TWI574382B - 半導體裝置 - Google Patents

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Description

半導體裝置
本發明係關於使用半導體元件的半導體裝置。
使用半導體元件的記憶體裝置概分為二種類別：當斷電時遺失儲存的資料之揮發性裝置，以及當未被供電時仍然固持儲存的資料之非揮發性裝置。
揮發性記憶體裝置的典型實施例是動態隨機存取記憶體(DRAM)。DRAM以包含於記憶元件中的電晶體被選取及電荷累積於電容器中的方式儲存資料。
揮發性記憶體裝置的另一實施例是靜態隨機存取記憶體(SRAM)。SRAM以例如正反器等電路來維持儲存的資料。
非揮發性記憶體裝置的典型實例是快閃記憶體。快閃記憶體在包含位於電晶體中的閘極電極與通道形成區之間的浮動閘極，以及藉由將電荷固持浮動閘極中來儲存資料。
使用半導體元件的此記憶體裝置包含記憶胞陣列及配置在記憶胞陣列的周圍之驅動電路作為主元件，記憶胞陣列包含眾多記憶胞，且半導體裝置的尺寸受限於驅動電路的面積。也就是說，即使當僅有記憶胞的面積縮時，除非驅動電路的面積縮減，半導體裝置仍然無法整體地微小化。因此，在微小化半導體裝置時，重要的是降低驅動電路的面積。
舉例而言，在專利文獻1中揭示的半導體裝置中，有連接記憶胞陣列部的佈線以及周邊電路部形成於其中的相鄰佈線區具有相同的佈局。
[參考文獻] [專利文獻1]
日本公開專利申請號2007-324299
慮及上述問題，揭示的發明的一實施例之目的是微小化半導體裝置。
揭示之發明的一實施例之另一目的是降低包含記憶元件的半導體裝置的驅動電路的面積。
在揭示的發明中，眾多基本胞(於下稱為胞)配置在第一方向上，在眾多基本胞中，輸入端及輸出端的位置是固定的，電連接至每一胞的輸入端或輸出端的眾多佈線堆疊於眾多胞上，以及，這些佈線在與胞所配置的第一方向相同的方向上延伸。具體而言，舉例而言，可以採用下述結構。
根據本發明的一實施例，半導體裝置包含：驅動電路，包含配置在第一方向的n個胞(n是大於或等於2的整數)；n輸入訊號線，電連接至設在各別胞中的輸入端；以及，n條輸出訊號線，電連接至設在各別胞中的輸出端。n條輸入訊號線及n條輸出訊號線在第一方向上延伸。設於眾多胞中之一上的輸入訊號線及輸出訊號線的總數是(n-1)。
根據本發明的另一實施例，半導體裝置包含：驅動電路，包含配置在第一方向的n個胞(n是大於或等於2的整數)；n條輸入訊號線，電連接至設在各別胞中的輸入端；以及，n條輸出訊號線，電連接至設在各別胞中的輸出端。N條輸入訊號線及n條輸出訊號線在第一方向上延伸。至少(n-1)條輸入訊號線及至少(n-1)條輸出訊號線包含彎曲區。設於眾多胞中之一上的輸入訊號線及輸出訊號線的總數是(n-1)。
在上述半導體裝置中，在眾多胞之一中，連接輸入端及輸出端的直線、及設於所述胞上的輸入訊號線或輸出訊號線之交叉總數可為(n-1)。
上述半導體裝置又包含記憶胞陣列，以及包含於記憶胞陣列中的輸入端及n條輸出訊號線可以彼此電連接。
在上述半導體裝置中，第一方向可以是記憶胞陣列的列方向。
在上述半導體裝置中，第一方向可以是記憶胞陣列的行方向。
注意，在本說明書等中，「在...之上」或「在...之下」並非一定意指元件設置為「直接在另一元件之上」或「直接在另一元件之下」。舉例而言，「在閘極絕緣層上的閘極電極」之說明可以意指閘極絕緣層與閘極電極之間有其它元件的情形。
此外，在本說明書等中，例如「電極」或「佈線」等名詞並非限定元件的功能。舉例而言，「電極」有時可以作為「佈線」的一部份，反之亦然。此外，舉例而言，「電極」或「佈線」等詞也意指包含複數「電極」或「佈線」的組合。
舉例而言，當使用具有相反極性的電晶體時或在電路操作時改變電流方向時，「源極」和「汲極」的功能有時可以互相取代。因此，在本說明書中，「源極」和「汲極」可以彼此取互換。
注意，在本說明書等中，「電連接」一詞包含經由「具有任何電功能的物體」而連接複數個元件之情形。只要可以在經由物體而連接的複數個元件之間傳送及接收電訊號，則對於「具有任何電功能的物體」並無特別限定。
「具有任何電功能的物體」的實施例是例如電晶體等切換元件、電阻器、電感器、電容器、及具有各種不同功能的元件與電極和佈線。
根據本發明的一實施例，提供微小化的半導體裝置。
根據本發明的一實施例，提供面積縮小之包含記憶元件及用於驅動記憶元件的電路之半導體裝置。
於下，將參考附圖，詳述本發明的實施例。注意，本發明不限於下述說明，以及，習於此技藝者清楚可知，在不悖離本發明的精神及範圍之下，可以以不同方式修改模式及細節。因此，本發明不應被解釋成侷限於下述實施例的說明。
注意，在某些情形中，為了便於瞭解，圖式等所示的每一結構的位置、尺寸、範圍、等等未準確地表示。因此，揭示的發明不限於圖式等中揭示的位置、尺寸、範圍、等等。
在本說明書等中，為了避免元件之間的混淆，使用例如「第一」、「第二」、及「第三」等序數，但是這些名詞不是以數字限定元件。
(實施例1)
在本實施例中，將參考附圖，說明根據揭示的發明的一實施例之半導體裝置的結構。
圖1顯示根據本發明的一實施例之半導體裝置的結構。本實施例中揭示的半導體裝置250包含包括眾多記憶胞的記憶胞陣列200及驅動記憶胞陣列200之第一驅動電路部1111、第二驅動電路部1112、第三驅動電路部1113、及第四驅動電路部1114。注意，驅動電路部的數目不限於圖1中的結構。
非揮發性記憶體或揮發性記憶體可以應用至記憶胞陣列200。當記憶胞陣列200包含具有浮動閘極的電晶體時，取得非揮發性記憶體。注意，關於非揮發性記憶體，可以使用NOR(反或)型非揮發性記憶體或是NAND(反及)型非揮發性記憶體。
或者，記憶胞陣列200可以具有DRAM、SRAM、或鐵電記憶體的電路結構。
記憶胞陣列200包含使用能帶隙比矽半導體的能帶隙還寬之半導體的電晶體以及包含矽半導體的電晶體。藉由使用具有寬的能帶隙之半導體，電晶體關閉狀態電流可以較低，以致於能夠實現具有新穎結構的記憶體。碳化矽(SiC)、氮化鎵(GaN)、等等已知比矽半導體具有更寬的能帶隙，但是，由於它們的製程溫度比矽半導體的製程溫度還高，所以，無法高產量地製造包含此半導體的裝置。相反地，以濺射法、印刷法、等等，可以容易地形成能帶隙2.5 eV或更高、較佳地3 eV或更高的氧化物半導體(較佳地，金屬氧化物半導體)，且製程溫度低。
此外，圖1中所示的第一驅動電路部1111至第四驅動電路部1114中至少之一包含圖2中所示的驅動電路100。在本實施例中，驅動電路100包含至少n個(n是大於或等於2的整數)配置在第一方向(圖2箭頭所示的方向)上的胞102、電連接至設在胞102中的各別輸入端(IN)之n條輸入訊號線(I)、及電連接至設在胞102中的各別輸出端(OUT)之n條輸出訊號線(O)。
胞102是邏輯合成及配置時使用的電路元件，其具有預定的電路基本功能。具體而言，舉例而言，可以使用當輸入訊號由例如NOT、OR、AND、NOR、NAND(反及)、XOR、或XNOR等操作所決定時具有決定輸出訊號的功能之胞等等。或者，可以使用具有例如正反(FF)或佇鎖(LAT)等根據輸入訊號的歷史而取得輸出的功能之胞。此外，可以使用位準偏移器或多工器。
在圖2中所示的n個胞102中，輸入端(IN)及輸出端(OUT)的位置是固定的。注意，第一方向較佳的是圖1中的記憶胞陣列200的行方向或列方向。
注意，在圖2中，連接至胞102的輸入端(IN)之輸入訊號線(I)以實線表示，而連接至胞102的輸出端(OUT)之輸出訊號線(O)以虛線表示。此外，具有類似功能的佈線以添加至它們名稱尾端的“_1”、“_2”、“_n”等等作區別。
在胞102配置的第一方向中延伸的輸入訊號線(I)及輸出訊號線(O)延伸至與胞102(包括包含於胞102中的例如電晶體等半導體元件)重疊，而以絕緣層設於其間。當輸入訊號線及輸出訊號線堆疊於胞102上時，驅動電路的面積可以降低；因此，半導體裝置可以微小化。
n條輸入訊號線(I)的第一輸入訊號線(I_1)連接至第一胞102_1的輸入端，n條輸入訊號線(I)的第二輸入訊號線(I_2)連接至第二胞102_2的輸入端。接著，以類似方式，第(n-1)輸入訊號線(I_(n-1))連接至第(n-1)胞102_(n-1)的輸入端，第n輸入訊號線(I_n)連接至第n胞102_n的輸入端。
也在輸出訊號線(O)中，n條輸出訊號線中的第一輸出訊號線(O_1)連接至第一胞102_1的輸出端，n條輸出訊號線中的第二輸出訊號線(O_2)連接至第二胞102_2的輸出端。第(n-1)輸出訊號線(O_(n-1))連接至第(n-1)胞102_(n-1)的輸出端，第n輸出訊號線(O_n)連接至第n胞102_n的輸出端。
此外，在每一胞102中，輸入端及輸出端使用與包含在胞102中的電晶體的半導體層等相同的佈線層而彼此連接。舉例而言，包含在胞102中的電晶體的閘極佈線及連接胞102的輸入端與輸出端的佈線可以在相同步驟中形成。或者，包含在胞102中之電晶體的源極佈線(或汲極佈線)及連接胞102的輸入端及輸出端的佈線可以在相同步驟中形成。
在胞102_1上，配置連接至各別胞102_2至102_n的(n-1)條輸入訊號線。在胞102_n上，配置連接至各別胞102_1至102_(n-1)的(n-1)條輸出訊號線。在胞102_k上(k是大於或等於2的且小於或等於(n-1)的整數)，配置連接至各別胞102_(k+1)至102_n的輸入訊號線(I)以及連接至各別胞102_1至102_(k-1)的輸出訊號線(O)。因此，在胞102_k上，以{n-(k+1)+1}+(k-1)的值，配置全部(n-1)條輸入訊號線(I)及輸出訊號線(O)。
由於輸入端及輸出端的位置固定在胞102中，所以，第一輸入訊號線以外的(n-1)條輸入訊號線及第n輸出訊號線以外的(n-1)條輸出訊號線包含彎曲區。(n-1)條輸入訊號線或(n-1)條輸出訊號線均包含彎曲區；因此，訊號線可以設在胞102上而不會彼此交會。注意，在一輸入訊號線或一輸出訊號線中的彎曲區不一定是一個區。雖然輸入訊號線或輸出訊號線在垂直於圖2中的第一方向上彎曲，但是，本發明的實施例不限於此。但是，(n-1)條輸入訊號線或(n-1)條輸出訊號線較佳地在一方向上彎曲。此外，彎曲區可以設在第一輸入訊號線或第n輸出訊號線中。
此外，連接胞102的輸入端及輸出端的直線(包含與垂直於紙的方向上的直線相重疊的直線)與設在胞102上的輸入訊號線及輸出訊號線的交會總數是(n-1)。也可以說，設在胞102上的(n-1)條輸入訊號線及輸出訊號線均配置在輸入端與輸出端之間的區域中。如上所述，胞102中的輸入端及輸出端的位置固定，以及，為了增進輸入/輸出訊號線的佈線佈局的自由度，較佳的是它們之間的區域是寬的。舉例而言，輸入端及輸出端較佳地設在胞的訊號線上。
如上所述，輸入端及輸出端的位置固定之眾多胞配置在第一方向上，電連接至每一胞的輸入端或輸出端的眾多佈線堆疊在眾多胞上，以及，眾多佈線在與胞配置的第一方向相同的方向上延伸，因而將驅動電路微小化。此外，包含驅動電路的半導體裝置微小化。
注意，揭示的發明之實施例的半導體裝置的電路佈線等等不限於上述，可以根據實施例而適當改變，只要半導體裝置能夠操作即可。
本實施例中所述的結構、方法、等等可以與其它實施例中所述的任何結構、方法、等等適當地結合。
(實施例2)
在本實施例中，將參考圖式，說明可應用至實施例1中所述的半導體裝置之記憶胞的實施例。
圖3A至3C顯示半導體裝置的結構實施例。圖3A顯示半導體裝置的剖面，圖3B顯示半導體裝置的平面視圖。此處，圖3A顯示延著圖3B中的線A1-A2及B1-B2取得的剖面。此外，圖3C顯示使用半導體裝置作為記憶元件的電路圖實施例。圖3A及3B中所示的半導體裝置在下部中包含包括第一半導體材料的電晶體160、及在上部中包含包括第二半導體材料的電晶體162。在本實施例中，第一半導體材料是氧化物半導體以外的半導體材料，第二半導體材料是氧化物半導體。關於氧化物半導體以外的半導體材料，舉例而言，可以使用矽、鍺、矽鍺、碳化矽、砷化鎵、等等，較佳地使用單晶半導體。包含此半導體材料的電晶體能夠容易地高速操作。另一方面，包含氧化物半導體的電晶體歸因於其特徵而能夠長時間地固持電荷。
注意，在電晶體162中，較佳的是藉由充份地移除例如氫等雜質或充份地供應氧而將氧化物半導體層144高度純化。具體而言，氧化物半導體144中的氫濃度是5×1019原子/cm3或更低，較佳地為5×1018原子/cm3或更低、更較佳地為5×1017原子/cm3或更低。注意，以二次離子質譜儀(SIMS)測量氧化物半導體層144中的氫濃度。藉由充份地移除氧化物半導體層144中的氫濃度或供應足夠數量的氧而降低氧化物半導體層144中導因於氧不足的能隙中的缺陷能階，而將氧化物半導體層144高度純化，在此高度純化的氧化物半導體層144中，載子濃度小於1×1012/cm3，較佳地小於1×1011/cm3，又較佳地小於1.45×1010/cm3。舉例而言，室溫下(25℃)關閉狀態電流(此處，每微米(μm)的通道長度之電流)低於或等於100 zA(1 zA(介安培(zeptoampere)是1×10-21A)、較佳地低於或等於10 zA。依此方式，藉由使用製成i型的(本質的)或實質上i型的氧化物半導體，取得具有相當有利的關閉狀態電流特徵之電晶體162。
此外，例如鹼金屬及鹼土金屬等雜質被降低的氧化物半導體層144是較佳的。舉例而言，氧化物半導體層144中的鈉濃度為5×1016 cm-3或更低、較佳地為1×1016 cm-3或更低、更佳地為1×1015 cm-3或更低。氧化物半導體層144中的鋰濃度為5×1015 cm-3或更低、較佳地為1×1015 cm-3或更低，以及，氧化物半導體層144中的鉀濃度為5×1015 cm-3或更低、較佳地為1×1015 cm-3或更低。注意，以二次離子質譜儀(SIMS)測量上述氧化物半導體層144中的鈉濃度、鋰濃度、及鉀濃度。
已有文獻指出氧化物半導體對於雜質不敏感，當可觀數量的金屬雜質含於膜中時不會有問題，因此，也可以使用含有例如鈉等大量鹼金屬且不昂貴的鈉鈣玻璃(Kamiya,Nomura,及Hosono等所著的「Carrier Transport Properties and Electronic Structures of Amorphous Oxide Semiconductors: The present status」,KOTAI BUTSURI(SOLID STATE PHYSICS),2009,Vol. 44,pp. 621-633)。但是此考量並不適當。鹼金屬不是包含於氧化物半導體中的元素，因此是雜質。而且，在鹼土金屬不是包含於氧化物半導體中之情形中，鹼土金屬也是雜質。當接觸氧化物半導體膜的絕緣膜是氧化物時，鹼金屬，特別是Na擴散至絕緣層並變成Na+。此外，在氧化物半導體膜中，Na進入或切斷包含於氧化物半導體中的金屬與氧之間的鍵。結果，舉例而言，發生例如導因於臨界電壓在負方向上偏移之電晶體常開狀態、或遷移率降低等電晶體特徵劣化。此外，也發生特徵變異。當氧化物半導體膜中的氫濃度很低時，此導因於雜質之特徵變異及電晶體特徵劣化出現。因此，當氧化物半導體膜中的氫濃度為5×1019 cm-3或更低時，特別地，5×1018 cm-3或更低時，鹼金屬濃度較佳地降低。
此外，氧化物半導體較佳的是費米能階(Ef)及本質費米能階(Ei)相等(Ef=Ei)或是本質費米能階(Ei)高於費米能階(Ef)(Ef<Ei)，亦即，所謂的p-型半導體。舉例而言，錫添加至氧化物半導體作為摻雜劑，因而取得p-型氧化物半導體。注意，當氧化物半導體是i型的(本質的)或實質上i型時，藉由添加雜質，更容易控制費米能階(Ef)，這是較佳的。此外，關於閘極電極，較佳地使用具有高功函數(Φ M)的材料。藉由上述結構，電晶體是常關的且逆向偏壓施加至電晶體是有效的。因此，舉例而言，取得具有85℃下小於或等於1 yA及室溫下小於或等於0.1 yA的小關閉狀態電流之電晶體；藉由使用電晶體作為記憶元件，取得具有增進的資料固持特徵(記憶固持)之半導體裝置。
圖3A至3C中的電晶體160包含設於包括半導體材料(例如矽)的基底300中的通道形成區116、設置成將通道形成區116夾於其間的複數雜質區120、接觸雜質區120的金屬化合物區124、設於通道形成區116上的閘極絕緣層108、及設於閘極絕緣層108上的閘極電極110。
關於包含半導體材料的基底300，可以使用矽、碳化矽等等的單晶半導體基底或多晶半導體基底；矽鍺等等的化合物半導體基底；SOI基底；等等。注意，雖然「SOI基底」一詞通常意指矽半導體層設於絕緣表面上的基底，但是，在本說明書等中，「SOI」基底也包含矽以外的材料的半導體層設於絕緣表面上的基底。亦即，包含於「SOI」基底中的半導體層不限於矽半導體層。此外，SOI基底可以具有半導層設於例如玻璃基底等絕緣基底並以絕緣層設於其間的結構。
電極126連接至電晶體160的金屬化合物區124的一部份。此處，電極126作為電晶體160的源極電極或汲極電極。此外，元件隔離絕緣層106設於基底300上以致於圍繞電晶體160，以及，絕緣層128設置成遮蓋電晶體160。注意，較佳的是如圖3A至3C所示，電晶體160未具有側壁絕緣層以實現高度集成。另一方面，當重點在於電晶體160的特徵時，側壁絕緣層可以設於閘極電極110的側表面上，以及，雜質區120可以包含具有不同雜質濃度的區域。
電晶體160可以由已知的技術形成。關於氧化物半導體以外的半導體材料，舉例而言，使用矽、鍺、矽鍺、碳化矽、砷化鎵、等等，因而電晶體160能夠高速操作。因此，當使用電晶體作為讀取電晶體時，可以高速地讀取資料。此外，經由與電晶體160相同的製程，可以製造設於驅動電路的胞中的電晶體。
在形成電晶體160之後，絕緣層128接受CMP處理以致於閘極電極110的上表面曝露，以作為形成電晶體162和電容器164之前的處理。關於使閘極電極110的上表面曝露的處理，也可以使用蝕刻處理等等以取代CMP處理，但是，為了增進電晶體162的特徵，使絕緣層128的表面儘可能地平坦。
接著，在絕緣層128上形成氧化物半導體層，以及，選擇性地蝕刻氧化物半導體層以形成氧化物半導體層144。關於用於氧化物半導體層的材料，可以使用例如In-Sn-Ga-Zn-O為基礎的材料等四元素金屬氧化物材料；例如In-Ga-Zn-O為基礎的材料、In-Sn-Zn-O為基礎的材料、In-Al-Zn-O為基礎的材料、Sn-Ga-Zn-O為基礎的材料、Al-Ga-Zn-O為基礎的材料、或Sn-Al-Zn-O為基礎的材料等三元素金屬氧化物材料；例如In-Zn-O為基礎的材料、Sn-Zn-O為基礎的材料、Al-Zn-O為基礎的材料、Zn-Mg-O為基礎的材料、Sn-Mg-O為基礎的材料、In-Mg-O為基礎的材料、或In-Ga-O為基礎的材料等二元素金屬氧化物材料；In-O為基礎的材料、Sn-O為基礎的材料、Zn-O為基礎的材料；等等。此外，上述材料可以含有SiO2。此處，舉例而言，In-Ga-Zn-O為基礎的材料意指含銦(In)、鎵(Ga)、及鋅(Zn)之氧化物，且對於成分比例並無特別限定。此外，In-Ga-Zn-O為基礎的氧化物半導體材料含有In、Ga、及Zn以外的元素。
使用包含化學式InMO3(ZnO)m(m>0)表示的材料之薄膜作為氧化物半導體層。此處，M代表選自Ga、Al、Mn、及Co之一或更多金屬元素。例如，M可以是Ga，Ga和Al，Ga和Mn，Ga和Co或類似者。
在使用In-Zn-O為基礎的材料作為氧化物半導體的情形中，用於其的靶具有In：Zn=50:1至1:2原子比的成分(In2O3：ZnO=25:1至1:4莫耳比)，較佳地具有In：Zn=20:1至1:1原子比的成分(In2O3：ZnO=10:1至1:2莫耳比)，更佳地具有In：Zn=15:1至1.5:1原子比的成分(In2O3：ZnO=15:2至3:4莫耳比)。舉例而言，在用於形成具有In：Zn：O=X:Y:Z的原子比之In-Zn-O為基礎的氧化物半導體的靶中，滿足Z>1.5X+Y的關係。
氧化物半導體層的厚度較佳的是大於或等於3 nm且小於或等於30 nm。這是因為當氧化物半導體層太厚時(例如，當厚度大於或等於50 nm時)，電晶體可能是常開的。
以使例如氫、水、羥基、或氫化物等雜質不容易進入氧化物半導體層之方法，較佳地形成氧化物半導體層。舉例而言，使用濺射方法。
之後，對氧化物半導體層較佳地執行熱處理(第一熱處理)。藉由第一熱處理，移除氧化物半導體層中過量的氫(包含水及羥基)。舉例而言，第一熱處理的溫度高於或等於300℃且小於550℃，較佳地高於或等於400℃且小於或等於500℃。
以下述方式執行第一熱處理：舉例而言，將要加熱的物體導入使用電阻加熱元件等的電熱爐中並在氮氛圍中以450℃加熱一小時。在熱處理期間，氧化物半導體層未曝露至空氣中，以致於可以防止水或氫進入。
接著，在曝露的閘極電極110、絕緣層128、氧化物半導體層144、等等之上形成導體層，並將導體層選擇性地蝕刻，以致於形成源極電極142a和汲極電極142b。
以例如濺射法等PVD法、或例如電漿CVD法等CVD法，形成導體層。此外，關於導體層的材料，可以使用選自鋁、鉻、銅、鉭、鈦、鉬、和鎢之元素、包含上述元素作為其成分的合金、或類似者。可以使用錳、鎂、鋯、鈹、釹、及鈧中的任何元素、或是包含任何這些元素的組合之材料。
導體層可以具有單層結構或包含二或更多層的疊層結構。舉例而言，導體層具有鈦膜或氮化鈦膜的單層結構、含矽的鋁膜之單層結構、鈦膜堆疊於鋁膜上之雙層結構、鈦膜堆疊於氮化鈦膜上之雙層結構、或鈦膜、鋁膜、及鈦膜依序堆疊的三層結構。注意，在導體層具有鈦膜或氮化鈦膜的單層結構之情形中，具有導體層容易處理成具有推拔狀的源極電極142a和汲極電極142b之優點。
上電晶體162的通道長度(L)由源極電極142a的下邊緣部份與汲極電極142b的下邊緣部份之間的距離決定。注意，形成通道長度(L)短於25 nm的電晶體之情形中所使用的掩罩的形成曝光中，較佳的是使用波長短至數奈米至數十奈米的極度紫外光。
然後，形成遮蓋源極電極142a和汲極電極142b且接觸氧化物半導體層144之閘極絕緣層146。
接著，在閘極絕緣層146上，在與氧化物半導體層144重疊的區域中形成閘極電極148a，以及，在與源極電極142a重疊的區域中形成電極148b。
在形成閘極絕緣層146之後，在惰性氣體氛圍或氧氛圍中，較佳地執行第二熱處理。熱處理的溫度高於或等於200℃且低於或等於450℃，較佳地高於或等於250℃且低於或等於350℃。舉例而言，在氮氛圍中，以250℃執行熱處理一小時。藉由執行第二熱處理，可以降低電晶體的電特徵變異。此外，當閘極絕緣層146含有氧且於受加熱時接觸氧化物半導體層144時，因而閘極絕緣層146供應氧化物半導體的主要成分之一且可能經由上述脫水(脫氫)處理而降低的氧至氧化物半導體層144，以填充氧化物半導體層144中的氧空乏；因而形成i型(本質的)或實質上i型的氧化物半導體層。
注意，第二熱處理的時機未特別限定於此。舉例而言，可以在形成閘極電極之後執行第二熱處理。
如上所述般，執行第一熱處理及第二熱處理，以致於氧化物半導體層144被純化至含有儘可能少的非主成份之雜質。
以導體層形成在閘極絕緣層146上、然後被選擇性地蝕刻之方式，形成閘極電極148a和電極148b。
接著，在閘極絕緣層146、閘極電極148a、和電極148b上，形成絕緣層151和絕緣層152。以濺射法、CVD法、等等，形成絕緣層151和絕緣層152。絕緣層151和絕緣層152由包含例如氧化矽、氧氮化矽、氮化矽、氧化鉿、或氧化鋁等無機絕緣材料形成。
接著，在閘極絕緣層146、絕緣層151、及絕緣層152中，形成抵達汲極電極142b的開口。使用掩罩等，藉由選擇性蝕刻，形成開口。
之後，在開口中形成電極154，以及，在絕緣層152上形成接觸電極154的佈線156。
舉例而言，以下述方式形成電極154：在包含開口的區域中，以PVD法、CVD法、等等，形成導體層，然後，藉由蝕刻處理、CMP、等等，移除部份導體層。
以例如濺射法為代表的PVD法、或例如電漿CVD法等CVD法形成導體層、然後將導體層圖型化，以此方式形成佈線156。此外，關於導體層的材料，可以使用選自鋁、鉻、銅、鉭、鈦、鉬、和鎢之元素、包含任何上述元素作為其成分的合金、或類似者。可以使用錳、鎂、鋯、鈹、釹、及鈧中的任何元素、或是包含任何這些元素的組合之材料。細節類似於源極或汲極電極等的細節。
經由上述製程，完成包含高度純化的氧化物半導體層144的電晶體162和電容器164。電容器164包含源極電極142a、氧化物半導體層144、閘極絕緣層146、以及電極148b。
圖3C顯示使用半導體裝置作為記憶元件的電路圖實施例。在圖3C中，電晶體162的源極電極和汲極電極之一、電容器164的一電極、以及電晶體160的閘極電極彼此電連接。第一佈線(第一線，也稱為源極線)電連接至電晶體160的源極電極。第二佈線(第二線，也稱為位元線)電連接至電晶體160的汲極電極。第三佈線(第三線，也稱為第一訊號線)電連接至電晶體162的源極電極和汲極電極中之另一者。第四佈線(第四線，也稱為第二訊號線)電連接至電晶體162的閘極電極。第五佈線(第五線，也稱為字線)電連接至電晶體164的另一電極。
包含氧化物半導體的電晶體162具有相當低的關閉狀態電流；因此，當電晶體162處於關閉狀態時，電晶體162的源極和汲極電極中之一的節點電位(下文稱節點FG)、電容器164之一電極、以及電晶體160的閘極電極彼此電連接之節點的電位可以保持相當長的時間。電容器164便於保持給予節點FG的電荷以及讀取被固持的資料。
當資料儲存於半導體裝置中時(在資料寫入時)，首先，第四佈線的電位設定於使電晶體162開啟的電位，因而開啟電晶體162。如此，第三佈線的電位施加至節點FG以及預定數量的電荷累積於節點FG中。此處，用於施加二不同的電位位準中之任一位準的電荷((於下稱為低位準電荷及高位準電荷)施加至節點FG。之後，第四佈線的電位設定於使電晶體162關閉的電位，因而關閉電晶體162。這使得節點FG浮動以及將預定數量的電荷固持於節點FG中。預定數量的電荷如此累積及固持於節點FG中，因而記憶胞可以儲存資料。
由於電晶體162的關閉狀態電流相當小，所以，累積於節點FG中的電荷被長時間地固持。這可以不需更新操作或大幅地降低更新操作的頻率，導致耗電充份降低。此外，即使未被供電時，仍然可以長時間地儲存所儲存的資料。
當儲存的資料被讀出(在讀取資料)時，在預定的電位(固定電位)施加至第一佈線時，適當的電位(讀出電位)施加至第五佈線，因而電晶體160視被固持在節點FG的電荷量而改變其狀態。這是因為一般而言當電晶體160是n通道電晶體時，在高位準電荷被固持於節點FG中的情形中電晶體160的視在臨界值Vth_H低於低位準電荷被固持於節點FG中的情形中電晶體160的視在臨界值Vth_L。此處，視在臨界電壓意指第五佈線的電位，此為開啟電晶體160所需的電位。因此，藉由將第五佈線的電位設定在Vth_H與Vth_L之間的電位V0，可以決定固持在節點FG中的電荷。舉例而言，在寫入時施予高位準電荷的情形中，當第五佈線的電位設定於V0(>Vth_H)時，電晶體160開啟。在寫入時施予低位準電荷的情形中，即使當第五佈線的電位設定於V0(<Vth_L)時，電晶體160維持在關閉狀態。依此方式，藉由控制第五佈線的電位及決定電晶體160處於開啟狀態或關閉狀態(讀出第二佈線的電位)，讀出儲存的資料。
此外，為了改寫儲存的資料，新電位施加至正固持上述寫入時被施予預定數量的電荷之節點FG，以致於新資料的電荷固持在節點FG中。具體而言，第四佈線的電位設定在使電晶體162開啟的電位，因而開啟電晶體162。如此，第三佈線的電位(新資料的電位)施加至節點FG，以及，預定數量的電荷累積於節點FG中。之後，第四佈線的電位設定在使電晶體162關閉的電位，因而關閉電晶體162。如此，新資料的電荷固持在節點FG。換言之，當在第一寫入時被寫施予的預定數量的電荷固持在節點FG時，執行與第一寫入相同的操作(第二寫入)，因而可以覆寫儲存的資料。
藉由使用被高度純化且是本質的氧化物半導體層144，可以充份地降低本實施例中所述的電晶體162的關閉狀態電流。藉由使用此電晶體，取得能夠長時間地儲存所儲存的資料之半導體裝置。
在本實施例中所述的半導體裝置中，電晶體160及電晶體162彼此重疊；因此，可以實現集成度充份地增進的半導體裝置。藉由結合實施例1中所述的驅動電路的結構，半導體裝置可以進一步微小化。
本實施例中所述的結構、方法、等等可以與其它實施例中所述的任何結構、方法、等等適當地結合。
(實施例3)
在本實施例中，參考圖4A至4F，說明任何上述實施例中所述的半導體裝置應用至電子裝置。在本實施例中，說明半導體裝置應用至例如電腦、蜂巢式電話手機(也稱為蜂巢式電話或蜂巢式電話裝置)、個人數位助理(包含可攜式遊戲機、音頻再生裝置、等等)、例如數位相機或數位攝影機等像機、電子紙、以及電視機(也稱為電視或電視接收器)等電子裝置。
圖4A是膝上型個人電腦，其包含機殼701、機殼702、顯示部703、鍵盤704、等等。任何上述實施例中所述的半導體裝置設置在機殼701及機殼702中至少之一。如此，實現能夠高速寫入及讀取資料、長時間地固持資料、及充份降低耗電之膝上型個人電腦。
圖4B是個人數位助理(PDA)。主體711設有顯示部713、外部介面715、操作鍵714、等等。此外，提供尖筆712等等以用於個人數位助理的操作。在主體711中，設置任何上述實施例中所述的半導體裝置。如此，實現能夠高速寫入及讀取資料、長時間地固持資料、及充份降低耗電之個人數位助理。
圖4C是設有電子紙的電子書讀取器720。電子書讀取器720具有二機殼721和723。機殼721和機殼723分別包含顯示部725及顯示部727。機殼721和機殼723藉由軸部737而彼此連接且以軸部737為軸開啟及關閉。機殼721設有電源開關731、操作鍵733、揚音器735、等等。機殼721和機殼723中至少之一設有任何上述實施例中所述的半導體裝置。如此，實現能夠高速寫入及讀取資料、長時間地固持資料、及充份降低耗電之電子書讀取器。
圖4D是蜂巢式電話手機，其包含二機殼740及741。此外，如圖4D中所示展開之機殼740和機殼741可以藉由滑動而彼此重疊；因此，可以縮小蜂巢式電話手機的尺寸，使得蜂巢式電話手機適於攜帶。機殼741包含顯示面板742、揚音器743、麥克風744、操作鍵745、指標裝置746、相機鏡頭747、外部連接端子748、等等。機殼740包含用於儲存蜂巢式電話手機中的電力的太陽能電池749、外部記憶體槽750、等等。此外，天線併入機殼741中。機殼740和機殼741中至少之一設有任何上述實施例中所述的半導體裝置。如此，實現能夠高速寫入及讀取資料、長時間地固持資料、及充份降低耗電之蜂巢式電話手機。
圖4E是數位相機，其包含主體761、顯示部767、目鏡763、操作開關764、顯示部765、電池766、等等。在主體761中，設有任何上述實施例中所述的半導體裝置。如此，實現能夠高速寫入及讀取資料、長時間地固持資料、及充份降低耗電之數位相機。
圖4F是電視機770，其包含機殼771、顯示部773、支架775、等等。以機殼771的操作開關或遙控器780，操作電視機770。任何上述實施例中所述的半導體裝置安裝於機殼771及遙控器780上。如此，實現能夠高速寫入及讀取資料、長時間地固持資料、及充份降低耗電之電視機。
如上所述，本實施例中所述的電子裝置均包含根據任何上述實施例的半導體裝置。因此，能夠實現低耗電的電子裝置。
本申請案根據2010年9月13日向日本專利局申請之日本專利申請序號2010-204408，其整體內容於此一併列入參考。
100．．．驅動電路
102．．．胞
106．．．元件隔離絕緣層
108．．．閘極絕緣層
110．．．閘極電極
116．．．通道形成區
120．．．雜質區
124．．．金屬化合物區
126．．．電極
128．．．絕緣層
142a．．．源極電極
142b．．．汲極電極
144．．．氧化物半導體層
146．．．閘極絕緣層
148a．．．閘極電極
148b．．．電極
151．．．絕緣層
152．．．絕緣層
154．．．電極
156．．．佈線
160．．．電晶體
162．．．電晶體
164．．．電容器
200．．．記憶胞陣列
250．．．半導體裝置
300．．．基底
701．．．機殼
702．．．機殼
703．．．顯示部
704．．．鍵盤
711．．．主體
712．．．尖筆
713．．．顯示部
714．．．操作鍵
715．．．外部介面
720．．．電子書讀取器
721．．．機殼
723．．．機殼
725．．．顯示部
727．．．顯示部
731．．．電源開關
735．．．揚音器
737．．．軸部
740．．．機殼
741．．．機殼
742．．．顯示面板
743．．．揚音器
744．．．麥克風
745．．．操作鍵
746．．．指標裝置
747．．．相機鏡頭
748．．．外部連接端子
749．．．太陽能電池
750．．．外部記憶體槽
761．．．主體
763．．．目鏡
764．．．操作開關
765．．．顯示部
766．．．電池
767．．．顯示部
770．．．電視機
771．．．機殼
773．．．顯示部
775．．．支架
780．．．遙控器
1111．．．第一驅動電路部
1112．．．第二驅動電路部
1113．．．第三驅動電路部
1114．．．第四驅動電路部
圖1是半導體裝置的概要圖；
圖2是半導體裝置的概要圖；
圖3A至3C是剖面視圖、平面視圖、及電路圖顯示半導體裝置實施例。
圖4A至4F是電子裝置實施例。
100．．．驅動電路
102_1．．．第一胞
102_2．．．第二胞
102_n．．．第n胞
102_(n-1)．．．第(n-1)胞
I_1．．．第一輸入訊號線
I_2．．．第二輸入訊號線
I_n．．．第n輸入訊號線
I_(n-1)．．．第(n-1)輸入訊號線
O_1．．．第一輸出訊號線
O_2．．．第二輸出訊號線
O_n．．．第n輸出訊號線
O_(n-1)．．．第(n-1)輸出訊號線
IN．．．輸入端
OUT．．．輸出端

Claims (11)

  1. 一種半導體裝置，包含：驅動電路，該驅動電路包括：配置在第一方向的n個胞，該n個胞中的每一胞均具有輸入端及輸出端，n是大於或等於2的整數；n條輸入訊號線，每一該輸入訊號線對應於該n個胞中之一及連接至該對應胞的輸入端；以及n條輸出訊號線，每一該輸出訊號線對應於該n個胞中之一及連接至該對應胞的輸出端，其中，該n條輸入訊號線及該n條輸出訊號線在該第一方向上延伸，以及其中，設於該n個胞中之一上的該輸入訊號線及該輸出訊號線的總數是(n-1)。
  2. 一種半導體裝置，包含：驅動電路，該驅動電路包括：配置在第一方向的n個胞，該n個胞中的每一胞均具有輸入端及輸出端，n是大於或等於2的整數；n條輸入訊號線，每一該輸入訊號線對應於該n個胞中之一及連接至該對應胞的輸入端；以及n條輸出訊號線，每一該輸出訊號線對應於該n個胞中之一及連接至該對應胞的輸出端，其中，該n條輸入訊號線及該n條輸出訊號線在該第一方向上延伸，其中，第一輸入訊號線以外的該(n-1)條輸入訊號 線中的每一輸入訊號線包含至少一彎曲區，其中，第n輸出訊號線以外的該(n-1)條輸出訊號線中的每一輸出訊號線包含至少一彎曲區，以及其中，設於該n個胞中之一上的該輸入訊號線及該輸出訊號線的總數是(n-1)。
  3. 一種半導體裝置，包含：記憶胞陣列，包括眾多記憶胞；以及驅動電路，配置在該記憶胞陣列的周圍，其中，該驅動電路包括：配置在第一方向的n個胞，該n個胞中的每一胞均具有輸入端及輸出端，n是大於或等於2的整數；n條輸入訊號線，每一該輸入訊號線對應於該n個胞中之一及連接至該對應胞的輸入端；以及n條輸出訊號線，每一該輸出訊號線對應於該n個胞中之一及連接至該對應胞的輸出端；其中，該n條輸入訊號線及該n條輸出訊號線在該第一方向上延伸，其中，設於該n個胞中之一上的該輸入訊號線及該輸出訊號線的總數是(n-1)，以及其中，包含於該記憶胞陣列中的輸入端及該n條輸出訊號線彼此電連接。
  4. 一種半導體裝置，包含：記憶胞陣列，包括眾多記憶胞；以及驅動電路，配置在該記憶胞陣列的周圍， 其中，該驅動電路包括：配置在第一方向的n個胞，該n個胞中的每一胞均具有輸入端及輸出端，n是大於或等於2的整數；n條輸入訊號線，每一該輸入訊號線對應於該n個胞中之一及連接至該對應胞的輸入端；以及n條輸出訊號線，每一該輸出訊號線對應於該n個胞中之一及連接至該對應胞的輸出端；其中，該n條輸入訊號線及該n條輸出訊號線在該第一方向上延伸，其中，第一輸入訊號線以外的該(n-1)條輸入訊號線中的每一輸入訊號線包含至少一彎曲區，其中，第n輸出訊號線以外的該(n-1)條輸出訊號線中的每一輸出訊號線包含至少一彎曲區，其中，設於該n個胞中之一上的該輸入訊號線及該輸出訊號線的總數是(n-1)，以及其中，包含於該記憶胞陣列中的輸入端及該n條輸出訊號線彼此電連接。
  5. 如申請專利範圍第1至4項中之任一項之半導體裝置，其中，在該n個胞中之一中，連接該輸入端及該輸出端的直線、與設於該n個胞中的每一胞上的該輸入訊號線或該輸出訊號線之交叉總數為(n-1)。
  6. 如申請專利範圍第1至4項中之任一項之半導體裝置，其中，該n條輸入訊號線及該n條輸出訊號線設於絕緣層上，該絕緣層設於該n個胞、與該n條輸入訊號線 及該n條輸出訊號線之間。
  7. 如申請專利範圍第1至4項中之任一項之半導體裝置，其中，該n條輸入訊號線及該n條輸出訊號線未比此交會。
  8. 如申請專利範圍第3或4項之半導體裝置，其中，該第一方向是該記憶胞陣列的列方向。
  9. 如申請專利範圍第3或4項之半導體裝置，其中，該第一方向是該記憶胞陣列的行方向。
  10. 如申請專利範圍第3或4項之半導體裝置，其中，該眾多記憶胞中的每一記憶胞均包含第一電晶體、第二電晶體、及電容器。
  11. 如申請專利範圍第3或4項之半導體裝置，其中，該眾多記憶胞中的每一記憶胞均包含第一電晶體、第二電晶體、及電容器，並且其中，該第一電晶體包括氧化物半導體。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012029638A1 (en) * 2010-09-03 2012-03-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2012256821A (ja) 2010-09-13 2012-12-27 Semiconductor Energy Lab Co Ltd 記憶装置
TWI614747B (zh) 2011-01-26 2018-02-11 半導體能源研究所股份有限公司 記憶體裝置及半導體裝置
US9076505B2 (en) 2011-12-09 2015-07-07 Semiconductor Energy Laboratory Co., Ltd. Memory device
WO2014034820A1 (en) * 2012-09-03 2014-03-06 Semiconductor Energy Laboratory Co., Ltd. Microcontroller
KR102168987B1 (ko) 2012-10-17 2020-10-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 마이크로컨트롤러 및 그 제조 방법
WO2014065389A1 (en) 2012-10-25 2014-05-01 Semiconductor Energy Laboratory Co., Ltd. Central control system
JP7139552B2 (ja) * 2019-07-05 2022-09-21 東芝情報システム株式会社 半導体集積回路の配線設計装置及び半導体集積回路の配線設計用プログラム
US11777011B2 (en) 2020-09-21 2023-10-03 Micron Technology, Inc. Integrated circuitry, method used in the fabrication of a vertical transistor, and method used in the fabrication of integrated circuitry
US11264395B1 (en) 2020-09-21 2022-03-01 Micron Technology, Inc. Vertical transistor, integrated circuitry, method of forming a vertical transistor, and method of forming integrated circuitry

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100195391A1 (en) * 2009-01-30 2010-08-05 Minamoto Takatoshi Semiconductor memory device with memory cells each including a charge accumulation layer and a control gate

Family Cites Families (102)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69635107D1 (de) 1995-08-03 2005-09-29 Koninkl Philips Electronics Nv Halbleiteranordnung mit einem transparenten schaltungselement
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4103968B2 (ja) 1996-09-18 2008-06-18 株式会社半導体エネルギー研究所 絶縁ゲイト型半導体装置
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
JP2000250961A (ja) * 1999-03-02 2000-09-14 Fujitsu Ltd 半導体集積回路装置、配線レイアウト作成方法、及び記録媒体
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP2001118999A (ja) * 1999-10-15 2001-04-27 Hitachi Ltd ダイナミック型ｒａｍと半導体装置
JP4632107B2 (ja) * 2000-06-29 2011-02-16 エルピーダメモリ株式会社 半導体記憶装置
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
JP2002093162A (ja) * 2000-09-20 2002-03-29 Toshiba Corp 半導体メモリ集積回路
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
WO2003040441A1 (en) 2001-11-05 2003-05-15 Japan Science And Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
JP2004085806A (ja) * 2002-08-26 2004-03-18 Nec Yamagata Ltd 表示パネルの駆動装置
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
CN102867855B (zh) 2004-03-12 2015-07-15 独立行政法人科学技术振兴机构 薄膜晶体管及其制造方法
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
CA2585071A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
RU2369940C2 (ru) 2004-11-10 2009-10-10 Кэнон Кабусики Кайся Аморфный оксид и полевой транзистор с его использованием
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
AU2005302963B2 (en) 2004-11-10 2009-07-02 Cannon Kabushiki Kaisha Light-emitting device
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI481024B (zh) 2005-01-28 2015-04-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI562380B (en) 2005-01-28 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
JP4010333B2 (ja) * 2005-06-30 2007-11-21 セイコーエプソン株式会社 集積回路装置及び電子機器
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
EP1995787A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method therof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101577293B (zh) 2005-11-15 2012-09-19 株式会社半导体能源研究所 半导体器件及其制造方法
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP4127711B2 (ja) 2006-05-31 2008-07-30 株式会社東芝 半導体メモリ
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
KR100827694B1 (ko) * 2006-11-09 2008-05-07 삼성전자주식회사 반도체 메모리 장치의 서브워드라인 드라이버들의 레이아웃구조
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
CN101663762B (zh) 2007-04-25 2011-09-21 佳能株式会社 氧氮化物半导体
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5781720B2 (ja) 2008-12-15 2015-09-24 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
JP4764493B2 (ja) * 2009-04-22 2011-09-07 ルネサスエレクトロニクス株式会社 半導体装置及びそれを用いた表示装置のデータドライバ

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100195391A1 (en) * 2009-01-30 2010-08-05 Minamoto Takatoshi Semiconductor memory device with memory cells each including a charge accumulation layer and a control gate

Also Published As

Publication number Publication date
US20120063207A1 (en) 2012-03-15
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JP5986722B2 (ja) 2016-09-06

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