JP6145140B2 - 信号処理回路の作製方法 - Google Patents

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Description

電源電圧の供給を停止しても記憶している論理状態（データ）が消えない不揮発性の記
憶素子を用いた半導体装置に関する。特に、不揮発性の記憶素子を用いたページバッファ
等の一時記憶回路に関する。当該一時記憶回路を有する記憶装置に関する。また、当該記
憶装置を用いた信号処理回路に関する。更に当該記憶装置や当該信号処理回路を用いた電
子機器に関する。
ページバッファを備えたメモリ（記憶装置）において、ページバッファは、メモリを構
成するメモリセルアレイの少なくとも１ブロック分（例えば、同一のワード線に電気的に
接続された複数のメモリセル分）に対応するデータを一時的に保持する機能を有する。メ
モリに入力されたデータをページバッファに保持した後、ページバッファに保持されたデ
ータをメモリセルアレイの１ブロックに書き込む。また、メモリセルアレイの１ブロック
に保持されたデータを読み出してページバッファに保持した後、ページバッファに保持さ
れたデータを読み出す。または、ページバッファに保持されたデータをメモリセルアレイ
の１ブロックに再び書き込む。または、ページバッファに保持されたデータをメモリセル
アレイの別の１ブロックに書き込むことができる。
特許文献１に記載のページバッファは、ラッチ回路と、ラッチ回路へのデータの入力を
選択するスイッチとして機能するトランジスタと、ラッチ回路からのデータの出力を選択
するスイッチとして機能するトランジスタと、の組を複数有する。ラッチ回路は、２つの
インバータでなるフリップフロップによって構成されている（特許文献１中、図１等参照
）。
特開２０１０−１７６８３１号公報
特許文献１に示すようなページバッファでは、回路を構成するトランジスタの数が多い
。例えば、インバータは２つのトランジスタで構成されるとすると、ラッチ回路は少なく
とも４つのトランジスタで構成される。また、ラッチ回路へのデータ入力及びラッチ回路
からのデータ出力を選択するスイッチとして、少なくとも２つのトランジスタが必要であ
る。そのため、ページバッファを構成する複数の記憶素子それぞれは、少なくとも６つの
トランジスタが必要である。そのため、ページバッファの回路面積が大きく、回路の集積
が困難である。
また、特許文献１に示すようなページバッファでは、ページバッファを構成する複数の
記憶素子それぞれは、電源電圧が供給されているときのみデータを保持する、揮発性の記
憶素子である。そのため、ページバッファにおいてデータの入出力が無い間も、電源電圧
が必要となる。
そこで、トランジスタの数を少なくした構成の記憶素子を用いた一時記憶回路（例えば
、ページバッファ）を提供することを課題の一つとする。
また、トランジスタの数を少なくした構成であって、且つ電源電圧の供給を停止しても
記憶しているデータが消えない記憶素子を用いた一時記憶回路（例えば、ページバッファ
）を提供することを課題の一つとする。
更に、電源電圧の供給を停止しても記憶しているデータが消えない記憶素子を用いたメ
モリセルアレイと、上記一時記憶回路（例えば、ページバッファ）と、を有する記憶装置
を提供することを課題の一つとする。
（一時記憶回路の構成の一態様）
本発明の一時記憶回路の構成の一態様は、以下のとおりである。
なお、一時記憶回路とは、記憶装置においてメモリセルアレイとは別に設けられ、メモ
リセルアレイの少なくとも１ブロック分（例えば、同一のワード線に電気的に接続された
複数のメモリセル分）に対応するデータを一時的に保持する機能を有する回路のことを示
すものとする。一時記憶回路は、例えば、ページバッファである。また、一時記憶回路と
して、データラッチ回路もその範疇に含める。
（一時記憶回路の構成１）
複数の記憶素子を有し、複数の記憶素子それぞれは、以下の（記憶素子の構成１）とす
る。
（記憶素子の構成１）
第１のトランジスタと、第２のトランジスタとを有し、第１のトランジスタはチャネル
が酸化物半導体層に形成され、第１のトランジスタのゲートは第１の配線と電気的に接続
され、第１のトランジスタのソース及びドレインの一方は第２の配線と電気的に接続され
、第１のトランジスタのソース及びドレインの他方は、第２のトランジスタのゲートと電
気的に接続され、第２のトランジスタのソース及びドレインの一方は、第３の配線と電気
的に接続され、第２のトランジスタのソース及びドレインの他方は、第４の配線と電気的
に接続される。
上記（記憶素子の構成１）において、更に容量素子を有してもよい。容量素子の一対の
電極のうちの一方は、第２のトランジスタのゲートと電気的に接続された構成とすること
ができる。また、容量素子の一対の電極のうちの他方は、第５の配線と電気的に接続され
た構成とすることができる。
上記（記憶素子の構成１）を別の表現で表すと以下のとおりになる。
第１のトランジスタと、第２のトランジスタとを有し、第１のトランジスタはチャネル
が酸化物半導体層に形成され、ゲートに入力される制御信号（第１の配線に入力される制
御信号）によってオン状態を選択された第１のトランジスタを介して、データに対応する
信号電位（第２の配線に入力される信号電位）を第２のトランジスタのゲートに入力する
。その後、ゲートに入力される制御信号（第１の配線に入力される制御信号）によって第
１のトランジスタをオフ状態とすることによって、第２のトランジスタのゲートに当該信
号電位を保持する。そして、第２のトランジスタのソース及びドレインの一方（第３の配
線）を所定の電位（第１の電位、例えば、低電源電位）としたとき、当該信号電位に応じ
て、第２のトランジスタのソースとドレイン間の状態が異なる。ここで、トランジスタの
ソースとドレイン間の状態とは、非導通状態であるか導通状態であるかを示すものとする
。なお、導通状態においてオン抵抗の抵抗値が異なる複数の状態があってもよい。第２の
トランジスタのソースとドレイン間の状態を検出することによって、記憶素子に保持され
たデータを読み出す。
なお、（記憶素子の構成１）において、更に容量素子を有する場合、第５の配線の電位
を制御することによって、記憶素子に保持されたデータに関わらず、第２のトランジスタ
をオン状態、つまり、トランジスタのソースとドレイン間を導通状態とすることもできる
。また、第５の配線の電位を制御することによって、記憶素子に保持されたデータに関わ
らず、第２のトランジスタをオフ状態、つまり、トランジスタのソースとドレイン間を非
導通状態とすることもできる。
上記（一時記憶回路の構成１）とは別の構成の一時記憶回路を、（一時記憶回路の構成
２）として以下に示す。
（一時記憶回路の構成２）
複数の記憶素子を有し、複数の記憶素子それぞれは、以下の（記憶素子の構成２）とす
る。
（記憶素子の構成２）
トランジスタと、容量素子とを有し、トランジスタはチャネルが酸化物半導体層に形成
され、トランジスタのゲートは第１の配線と電気的に接続され、トランジスタのソース及
びドレインの一方は第２の配線と電気的に接続され、トランジスタのソース及びドレイン
の他方は、容量素子の一対の電極のうちの一方と電気的に接続される。
上記（記憶素子の構成２）において、容量素子の一対の電極のうちの他方は、第３の配
線と電気的に接続された構成とすることができる。第３の配線は、一定の電位（例えば、
接地電位等の低電源電位）が入力される構成とすることができる。
上記（記憶素子の構成２）を別の表現で表すと以下のとおりになる。
トランジスタと、容量素子とを有し、トランジスタはチャネルが酸化物半導体層に形成
され、ゲートに入力される制御信号（第１の配線に入力される制御信号）によってオン状
態を選択されたトランジスタを介して、データに対応する信号電位（第２の配線に入力さ
れる信号電位）を容量素子の一対の電極のうちの一方に入力する。その後、ゲートに入力
される制御信号（第１の配線に入力される制御信号）によってトランジスタをオフ状態と
することによって、容量素子に当該信号電位を保持する。そして、ゲートに入力される制
御信号（第１の配線に入力される制御信号）によってトランジスタをオン状態として、第
２の配線から容量素子の一対の電極のうちの一方に保持されていた電位を検出することに
よって、記憶素子に保持されたデータを読み出す。
以上が、一時記憶回路の構成の一態様である。
（記憶装置）
なお、本発明の記憶装置の一態様は、上記一時記憶回路と読み出し回路とを有する構成
とすることができる。
一時記憶回路が有する記憶素子として上記（記憶素子の構成１）を適用した場合の読み
出し回路の一態様は、以下の（読み出し回路の構成１）とすることができる。
（読み出し回路の構成１）
読み出し回路は、複数の読み出し素子を有し、複数の読み出し素子それぞれは、第６の
配線と、負荷と、スイッチと、センスアンプとを有する構成とすることができる。なお、
複数の読み出し素子において、第６の配線は共有することもできる。
読み出し素子が動作する際、第６の配線には、一定の電位（例えば、第１の電位とは異
なる第２の電位、例えば高電源電位）が入力される。第４の配線は、オン状態となったス
イッチ及び負荷を順に介して第６の配線と電気的に接続される。こうして、第２のトラン
ジスタのソースとドレイン間の状態に応じて、負荷とスイッチとの接続部分（以下、ノー
ドＭという）の電位が定まる。言い換えると、第２のトランジスタのソースとドレイン間
が非導通状態の場合には、ノードＭと第３の配線との電気的接続は切断されるため、第６
の配線の電位（第２の電位）（またはそれに近い電位）がノードＭの電位となる。一方、
第２のトランジスタのソースとドレイン間が導通状態の場合には、第２のトランジスタの
ソースとドレイン間のオン抵抗の抵抗値をＲｔとし、負荷の抵抗値をＲ０とすると、第３
の配線の電位（第１の電位）と第６の配線の電位（第２の電位）との電位差がＲｔとＲ０
で抵抗分割され、ノードＭの電位が定まる。
そして、ノードＭの電位をセンスアンプに入力し、増幅することによって、記憶素子に
保持されたデータを読み出す。例えば、センスアンプはオペアンプを用いて構成すること
ができる。このとき、オペアンプの非反転入力端子にノードＭの電位を入力し、オペアン
プの反転入力端子には参照電位が入力される構成とすることができる。オペアンプは、ノ
ードＭの電位と参照電位とを比較し、ハイレベル電位またはローレベル電位を出力、つま
り信号「１」または信号「０」を出力する。この出力信号は、記憶素子に保持されたデー
タに対応する信号であるため、当該信号から記憶素子に保持されたデータを読み出すこと
ができる。なお、センスアンプの出力信号をインバータ等の演算回路に入力し、センスア
ンプの出力信号の反転信号を読み出し素子の出力としてもよい。
一時記憶回路が有する記憶素子として上記（記憶素子の構成２）を適用した場合の読み
出し回路の一態様は、以下の（読み出し回路の構成２）とすることができる。
（読み出し回路の構成２）
読み出し回路は、複数の読み出し素子を有し、複数の読み出し素子それぞれは、センス
アンプを有する構成とすることができる。
ゲートに入力される制御信号（第１の配線に入力される制御信号）によってトランジス
タをオン状態とすると、容量素子の一対の電極のうちの一方の電位は第２の配線に出力さ
れる。そして、第２の配線の電位をセンスアンプに入力し、増幅することによって、記憶
素子に保持されたデータを読み出す。例えば、センスアンプはオペアンプを用いて構成す
ることができる。このとき、オペアンプの非反転入力端子に第２の配線の電位を入力し、
オペアンプの反転入力端子には参照電位が入力される構成とすることができる。オペアン
プは、第２の配線の電位と参照電位とを比較し、ハイレベル電位またはローレベル電位を
出力、つまり信号「１」または信号「０」を出力する。この出力信号は、記憶素子に保持
されたデータに対応する信号であるため、当該信号から記憶素子に保持されたデータを読
み出すことができる。なお、センスアンプの出力信号をインバータ等の演算回路に入力し
、センスアンプの出力信号の反転信号を読み出し素子の出力としてもよい。
（メモリセルアレイ及びその駆動回路を含む記憶装置の一態様）
本発明の記憶装置の一態様は、上記一時記憶回路（（記憶素子の構成１）を複数有する
もの、または（記憶素子の構成２）を複数有するもの）と、上記一時記憶回路からデータ
を読み出す上記読み出し回路（以下、第１の読み出し回路と呼ぶ）の他に更に、複数の記
憶素子を有するメモリセルアレイと、メモリセルアレイからデータを読み出す第２の読み
出し回路と、ｘデコーダと、ｙデコーダと、とを有する構成とすることができる。なお、
一時記憶回路、第１の読み出し回路、第２の読み出し回路、ｘデコーダ、及びｙデコーダ
は、メモリセルアレイの駆動回路と呼ぶこともできる。
記憶装置に入力されたデータは、一時記憶回路に保持される。第１の読み出し回路によ
って一時記憶回路から読み出されたデータは、メモリセルアレイに含まれるメモリセルの
うち、ｘデコーダ及びｙデコーダによって指定されたメモリセルに書き込まれる構成とす
ることができる。ここで、ｘデコーダ及びｙデコーダによって複数のメモリセルを同時に
指定することができる。以下、同時に指定される複数のメモリセルをブロックと呼ぶこと
にする。
また、メモリセルアレイに含まれるメモリセルのうち、ｘデコーダ及びｙデコーダによ
って指定されたメモリセル（またはブロック）に記憶されたデータは、第２の読み出し回
路によって読み出され、読み出されたデータが一時記憶回路に保持される。そして、一時
記憶回路に保持されたデータを、第１の読み出し回路によって読み出し、記憶装置から出
力することができる。
メモリセルアレイに含まれるメモリセルのうち、ｘデコーダ及びｙデコーダによって指
定されたメモリセル（またはブロック）に記憶されたデータは、第２の読み出し回路によ
って読み出され、読み出されたデータが一時記憶回路に保持される。そして、一時記憶回
路に保持されたデータを、第１の読み出し回路によって読み出し、ｘデコーダ及びｙデコ
ーダによって指定された別のメモリセル（または別のブロック）に書き込むことができる
。こうして、メモリセルアレイ内で、データをコピーすることができる。
メモリセルアレイに含まれるメモリセルのうち、ｘデコーダ及びｙデコーダによって指
定されたメモリセル（またはブロック）に記憶されたデータは、第２の読み出し回路によ
って読み出され、読み出されたデータが一時記憶回路に保持される。そして、一時記憶回
路に保持されたデータを、第１の読み出し回路によって読み出し、ｘデコーダ及びｙデコ
ーダによって指定された同じメモリセル（または同じブロック）に書き込むことができる
。こうして、メモリセルアレイ内で、データを再書き込み（リフレッシュ）することがで
きる。
ここで、メモリセルアレイが有する複数の記憶素子それぞれは、上記（記憶素子の構成
１）や（記憶素子の構成２）とすることができる。メモリセルアレイが有する複数の記憶
素子を（記憶素子の構成１）とした場合には、第２の読み出し回路として（読み出し回路
の構成１）を適用することができる。メモリセルアレイが有する複数の記憶素子を、（記
憶素子の構成２）とした場合には、第２の読み出し回路として（読み出し回路の構成２）
を適用することができる。
メモリセルアレイが有する複数の記憶素子を（記憶素子の構成１）とし、一時記憶回路
が有する複数の記憶素子を（記憶素子の構成１）とした場合には、第１の読み出し回路及
び第２の読み出し回路を共有し、共有する読み出し回路として（読み出し回路の構成１）
を適用することができる。メモリセルアレイが有する複数の記憶素子を（記憶素子の構成
２）とし、一時記憶回路が有する複数の記憶素子を（記憶素子の構成２）とした場合には
、第１の読み出し回路及び第２の読み出し回路を共有し、共有する読み出し回路として（
読み出し回路の構成２）を適用することができる。
（信号処理回路の構成）
本発明の信号処理回路の一態様は、当該記憶装置を用いた信号処理回路とすることがで
きる。
さらに、信号処理回路は、上記記憶装置に加え、記憶装置とデータのやり取り（入出力
）を行う演算回路等の各種論理回路を有してもよい。そして、記憶装置へ電源電圧の供給
を停止すると共に、当該記憶装置とデータのやり取りを行う演算回路への電源電圧の供給
を停止するようにしても良い。
なお、ＣＰＵ、マイクロプロセッサ、画像処理回路、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇ
ｎａｌ Ｐｒｏｃｅｓｓｏｒ）、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇ
ａｔｅ Ａｒｒａｙ）等のＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｃ
ｉｒｃｕｉｔ）は、本発明の信号処理回路の範疇に含まれる。
トランジスタを２つ、若しくはトランジスタを２つと容量素子（記憶素子の構成１）、
またはトランジスタを１つと容量素子（記憶素子の構成２）で構成することができる記憶
素子を用いた一時記憶回路（例えば、ページバッファ）を提供することができる。こうし
て、一時記憶回路の回路面積を小さくすることができる。
また、酸化物半導体層にチャネルが形成されるトランジスタ（（記憶素子の構成１）に
おける第１のトランジスタ、（記憶素子の構成２）におけるトランジスタ）はオフ電流が
著しく小さい。そのため、（記憶素子の構成１）において、記憶素子に電源電圧が供給さ
れない間も、第２のトランジスタのゲートの電位は長時間にわたって保持される。よって
、電源電圧の供給を停止した後も記憶素子はデータを保持することができる。また、（記
憶素子の構成２）において、記憶素子に電源電圧が供給されない間も、容量素子の一対の
電極のうちの一方の電位は長時間にわたって保持される。よって、電源電圧の供給を停止
した後も記憶素子はデータを保持することができる。
こうして、回路面積が小さく、且つ電源電圧の供給を停止しても記憶しているデータが
消えない記憶素子を用いた一時記憶回路（例えば、ページバッファ）を提供することがで
きる。
更に、電源電圧の供給を停止しても記憶しているデータが消えない記憶素子を用いたメ
モリセルアレイと、上記一時記憶回路（例えば、ページバッファ）と、を有する記憶装置
を提供することができる。
また、記憶装置において、一時記憶回路のデータを読み取る読み出し回路と、メモリセ
ルアレイのデータを読み取る読み出し回路とを共有することによって、記憶装置を更に小
型化することができる。一方、一時記憶回路のデータを読み取る読み出し回路と、メモリ
セルアレイのデータを読み取る読み出し回路とを個別に設けることによって、一時記憶回
路からのデータの読み出しと、メモリセルアレイからのデータの読み出しとを並行して行
うこともできる。
このような記憶装置を信号処理回路に用いることで、電源電圧の供給停止によるデータ
の消失を防ぐことができる。また、電源電圧の供給を再開した後、短時間で電源供給停止
前の状態に復帰することができる。
記憶素子の構成及び一時記憶回路の構成を示す図。 読み出し素子の構成及び読み出し回路の構成を示す図。 記憶装置の構成を示す図。 メモリセルアレイの構成を示す図。 メモリセルアレイの構成及び記憶素子の構成を示す図。 記憶素子の作製工程を示す図。 記憶素子の作製工程を示す図。 記憶素子の作製工程を示す図。 記憶素子の構成を示す断面図。 酸化物半導体層にチャネルが形成されるトランジスタの構成を示す断面図。 記憶装置の構成を示す断面図。 記憶装置の構成を示す断面図。 携帯用の電子機器のブロック図。 メモリ回路のブロック図。 電子書籍のブロック図。 信号処理回路のブロック図。 メモリセルアレイの構成を示す図。 記憶素子の構成及びメモリセルアレイの構成を示す図。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明
は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及
び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発
明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合
や、回路動作において電流の方向が変化する場合などには入れかわることがある。このた
め、本明細書においては、「ソース」や「ドレイン」の用語は、入れかえて用いることが
できるものとする。
「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている
場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気
信号の授受を可能とするものであれば、特に制限はない。例えば、「何らかの電気的作用
を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗
素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
回路図上は独立している構成要素どうしが電気的に接続しているように図示されている
場合であっても、実際には、例えば配線の一部が電極としても機能する場合など、一の導
電膜が、複数の構成要素の機能を併せ持っている場合もある。本明細書において電気的に
接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、
その範疇に含める。
「上」や「下」の用語は、構成要素の位置関係が「直上」または「直下」であることを
限定するものではない。例えば、「ゲート絶縁層上のゲート電極」の表現であれば、ゲー
ト絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。
図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の
位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずし
も、図面等に開示された位置、大きさ、範囲などに限定されない。
「第１」、「第２」、「第３」などの序数詞は、構成要素の混同を避けるために付すも
のである。
（実施の形態１）
本発明の一時記憶回路の一態様について説明する。
（一時記憶回路１００Ａの構成）
図１（Ｄ）に本発明の一時記憶回路の一態様を示す。図１（Ｄ）において、一時記憶回
路１００Ａは、ｎ（ｎは２以上の自然数）個の記憶素子（１００ａ−１乃至１００ａ−ｎ
）を有し、ｎ個の記憶素子（１００ａ−１乃至１００ａ−ｎ）それぞれは、図１（Ａ）に
示す記憶素子１００ａとすることができる。一時記憶回路１００Ａは、ｎ個の記憶素子（
１００ａ−１乃至１００ａ−ｎ）の端子Ｄを入力端子（ＩＮ１乃至ＩＮｎ）とし、ｎ個の
記憶素子（１００ａ−１乃至１００ａ−ｎ）の端子Ｂを出力端子（ＯＵＴ１乃至ＯＵＴｎ
）とする構成とすることができる。
なお、ｎ個の記憶素子（１００ａ−１乃至１００ａ−ｎ）それぞれにおいて、端子Ｂと
端子Ｄを電気的に接続し、入力端子（ＩＮ１乃至ＩＮｎ）兼、出力端子（ＯＵＴ１乃至Ｏ
ＵＴｎ）とすることもできる。
なお、図１（Ｄ）に示す一時記憶回路１００Ａでは、ｎ個の記憶素子（１００ａ−１乃
至１００ａ−ｎ）の端子Ｗは電気的に接続され、同じ制御信号ＷＳが入力される構成を示
したがこれに限定されない。ｎ個の記憶素子（１００ａ−１乃至１００ａ−ｎ）の一部の
端子Ｗに入力される制御信号と、それ以外の端子Ｗに入力される制御信号とは異なってい
てもよい。
なお、図１（Ｄ）に示す一時記憶回路１００Ａでは、ｎ個の記憶素子（１００ａ−１乃
至１００ａ−ｎ）の端子Ｓは電気的に接続され、同じ電位（または制御信号）ＶＳが入力
される構成を示したがこれに限定されない。ｎ個の記憶素子（１００ａ−１乃至１００ａ
−ｎ）の一部の端子Ｓに入力される電位（または制御信号）と、それ以外の端子Ｓに入力
される電位（または制御信号）とは異なっていてもよい。
更に、一時記憶回路は、図１（Ｄ）に示す一時記憶回路１００Ａを複数有する構成であ
ってもよい。
一時記憶回路１００Ａは、入力端子（ＩＮ１乃至ＩＮｎ）それぞれに入力されたデータ
に対応する信号電位を、ｎ個の記憶素子（１００ａ−１乃至１００ａ−ｎ）それぞれに保
持し、保持されたデータを出力端子（ＯＵＴ１乃至ＯＵＴｎ）から読み出すことができる
。
以下、一時記憶回路１００Ａの有する記憶素子１００ａの構成及び駆動方法の一態様に
ついて説明する。
（記憶素子１００ａの構成）
図１（Ａ）に示す記憶素子１００ａは、トランジスタ１０１と、トランジスタ１０２と
を有する。トランジスタ１０１はチャネルが酸化物半導体層に形成される。トランジスタ
１０１のゲートは端子Ｗと電気的に接続される。トランジスタ１０１のソース及びドレイ
ンの一方は端子Ｄと電気的に接続される。トランジスタ１０１のソース及びドレインの他
方は、トランジスタ１０２のゲートと電気的に接続される。トランジスタ１０２のソース
及びドレインの一方は、端子Ｓと電気的に接続される。トランジスタ１０２のソース及び
ドレインの他方は、端子Ｂと電気的に接続される。各端子（端子Ｗ、端子Ｂ、端子Ｓ、端
子Ｄ）は、配線や電極と電気的に接続される。なお図１（Ａ）において、トランジスタ１
０１は酸化物半導体層にチャネルが形成されるトランジスタであることを示すためにＯＳ
の符号を付す。
（記憶素子１００ａの駆動方法）
図１（Ａ）に示した記憶素子１００ａの駆動方法について説明する。
まず、記憶素子１００ａにデータを書き込む動作について説明する。ゲートに入力され
る制御信号（端子Ｗに入力される制御信号）によってオン状態を選択されたトランジスタ
１０１を介して、データに対応する信号電位（端子Ｄに入力される信号電位）をトランジ
スタ１０２のゲートに入力する。その後、ゲートに入力される制御信号（端子Ｗに入力さ
れる制御信号）によってトランジスタ１０１をオフ状態とすることによって、トランジス
タ１０２のゲートに当該信号電位を保持する。こうして、記憶素子１００ａにデータを書
き込むことができる。
ここで、酸化物半導体層にチャネルが形成されるトランジスタ１０１はオフ電流が著し
く小さい。そのため、記憶素子１００ａにおいて、記憶素子１００ａに電源電圧が供給さ
れない間も、トランジスタ１０２のゲートの電位は長時間にわたって保持される。よって
、電源電圧の供給を停止した後も記憶素子１００ａはデータを保持することができる。
次いで、記憶素子１００ａからデータを読み出す動作について説明する。トランジスタ
１０２のソース及びドレインの一方（端子Ｓ）を所定の電位（第１の電位、例えば、低電
源電位）としたとき、トランジスタ１０２のゲートに保持された信号電位に応じて、トラ
ンジスタ１０２のソースとドレイン間の状態が異なる。ここで、トランジスタ１０２のソ
ースとドレイン間の状態とは、非導通状態であるか導通状態であるかを示すものとする。
なお、導通状態において、オン抵抗の抵抗値が異なる複数の状態があってもよい。トラン
ジスタ１０２のソースとドレイン間の状態を検出することによって、記憶素子１００ａに
保持されたデータを読み出す。
以上が、記憶素子１００ａの駆動方法についての説明である。一時記憶回路１００Ａの
有する複数の記憶素子１００ａそれぞれにおいて、上記のようにデータの書き込み及び読
み出しを行うことによって、一時記憶回路１００Ａは複数のデータの書き込み及び読み出
しを行うことができる。
（一時記憶回路１００Ｂの構成）
本発明の一時記憶回路の一態様であって図１（Ｄ）とは異なる一態様を、図１（Ｅ）に
示す。図１（Ｅ）において、一時記憶回路１００Ｂは、ｎ個の記憶素子（１００ｂ−１乃
至１００ｂ−ｎ）を有し、ｎ個の記憶素子（１００ｂ−１乃至１００ｂ−ｎ）それぞれは
、図１（Ｂ）に示す記憶素子１００ｂとすることができる。一時記憶回路１００Ｂは、ｎ
個の記憶素子（１００ｂ−１乃至１００ｂ−ｎ）の端子Ｄを入力端子（ＩＮ１乃至ＩＮｎ
）とし、ｎ個の記憶素子（１００ｂ−１乃至１００ｂ−ｎ）の端子Ｂを出力端子（ＯＵＴ
１乃至ＯＵＴｎ）とする構成とすることができる。
なお、ｎ個の記憶素子（１００ｂ−１乃至１００ｂ−ｎ）それぞれにおいて、端子Ｂと
端子Ｄを電気的に接続し、入力端子（ＩＮ１乃至ＩＮｎ）兼、出力端子（ＯＵＴ１乃至Ｏ
ＵＴｎ）とすることもできる。
なお、図１（Ｅ）に示す一時記憶回路１００Ｂでは、ｎ個の記憶素子（１００ｂ−１乃
至１００ｂ−ｎ）の端子Ｗは電気的に接続され、同じ制御信号ＷＳが入力される構成を示
したがこれに限定されない。ｎ個の記憶素子（１００ｂ−１乃至１００ｂ−ｎ）の一部の
端子Ｗに入力される制御信号と、それ以外の端子Ｗに入力される制御信号とは異なってい
てもよい。
なお、図１（Ｅ）に示す一時記憶回路１００Ｂでは、ｎ個の記憶素子（１００ｂ−１乃
至１００ｂ−ｎ）の端子Ｓは電気的に接続され、同じ電位（または制御信号）ＶＳが入力
される構成を示したがこれに限定されない。ｎ個の記憶素子（１００ｂ−１乃至１００ｂ
−ｎ）の一部の端子Ｓに入力される電位（または制御信号）と、それ以外の端子Ｓに入力
される電位（または制御信号）とは異なっていてもよい。
なお、図１（Ｅ）に示す一時記憶回路１００Ｂでは、ｎ個の記憶素子（１００ｂ−１乃
至１００ｂ−ｎ）の端子Ｃは電気的に接続され、同じ電位（または制御信号）ＣＳが入力
される構成を示したがこれに限定されない。ｎ個の記憶素子（１００ｂ−１乃至１００ｂ
−ｎ）の一部の端子Ｃに入力される電位（または制御信号）と、それ以外の端子Ｃに入力
される電位（または制御信号）とは異なっていてもよい。
更に、一時記憶回路は、図１（Ｅ）に示す一時記憶回路１００Ｂを複数有する構成であ
ってもよい。
一時記憶回路１００Ｂは、入力端子（ＩＮ１乃至ＩＮｎ）それぞれに入力されたデータ
に対応する信号電位を、ｎ個の記憶素子（１００ｂ−１乃至１００ｂ−ｎ）それぞれに保
持し、保持されたデータを出力端子（ＯＵＴ１乃至ＯＵＴｎ）から読み出すことができる
。
以下、一時記憶回路１００Ｂの有する記憶素子１００ｂの構成及び駆動方法の一態様に
ついて説明する。
（記憶素子１００ｂの構成）
図１（Ｂ）に示す記憶素子１００ｂは、図１（Ａ）に示した記憶素子１００ａの構成要
素の他に、更に容量素子１０３を有する。容量素子１０３の一対の電極のうちの一方は、
トランジスタ１０１のゲートと電気的に接続される。また、容量素子１０３の一対の電極
のうちの他方は、端子Ｃと電気的に接続される。端子Ｃは、配線や電極と電気的に接続さ
れる。
（記憶素子１００ｂの駆動方法）
図１（Ｂ）に示した記憶素子１００ｂの駆動方法は、図１（Ａ）に示した記憶素子１０
０ａの駆動方法と同様である。なお、図１（Ｂ）に示した記憶素子１００ｂでは、端子Ｃ
に入力される電位（または制御信号）を制御することによって、記憶素子１００ｂに保持
されたデータに関わらず、トランジスタ１０２をオン状態、つまり、トランジスタ１０２
のソースとドレイン間を導通状態とすることができる。また、端子Ｃに入力される電位（
または制御信号）を制御することによって、記憶素子１００ｂに保持されたデータに関わ
らず、トランジスタ１０２をオフ状態、つまり、トランジスタ１０２のソースとドレイン
間を非導通状態とすることができる。
以上が、記憶素子１００ｂの駆動方法についての説明である。一時記憶回路１００Ｂの
有する複数の記憶素子１００ｂそれぞれにおいて、上記のようにデータの書き込み及び読
み出しを行うことによって、一時記憶回路１００Ｂは複数のデータの書き込み及び読み出
しを行うことができる。
（一時記憶回路１００Ｃの構成）
本発明の一時記憶回路の一態様であって図１（Ｄ）や図１（Ｅ）とは異なる一態様を、
図１（Ｆ）に示す。図１（Ｆ）において、一時記憶回路１００Ｃは、ｎ個の記憶素子（１
００ｃ−１乃至１００ｃ−ｎ）を有し、ｎ個の記憶素子（１００ｃ−１乃至１００ｃ−ｎ
）それぞれは、図１（Ｃ）に示す記憶素子１００ｃとすることができる。一時記憶回路１
００Ｃは、ｎ個の記憶素子（１００ｃ−１乃至１００ｃ−ｎ）の端子Ｂを入力端子（ＩＮ
１乃至ＩＮｎ）兼、出力端子（ＯＵＴ１乃至ＯＵＴｎ）とする構成とすることができる。
なお、図１（Ｆ）に示す一時記憶回路１００Ｃでは、ｎ個の記憶素子（１００ｃ−１乃
至１００ｃ−ｎ）の端子Ｗは電気的に接続され、同じ制御信号ＷＳが入力される構成を示
したがこれに限定されない。ｎ個の記憶素子（１００ｃ−１乃至１００ｃ−ｎ）の一部の
端子Ｗに入力される制御信号と、それ以外の端子Ｗに入力される制御信号とは異なってい
てもよい。
なお、図１（Ｆ）に示す一時記憶回路１００Ｃでは、ｎ個の記憶素子（１００ｃ−１乃
至１００ｃ−ｎ）の端子Ｃは電気的に接続され、同じ電位ＶＳが入力される構成を示した
がこれに限定されない。ｎ個の記憶素子（１００ｃ−１乃至１００ｃ−ｎ）の一部の端子
Ｃに入力される電位と、それ以外の端子Ｃに入力される電位とは異なっていてもよい。
更に、一時記憶回路は、図１（Ｆ）に示す一時記憶回路１００Ｃを複数有する構成であ
ってもよい。
一時記憶回路１００Ｃは、入力端子（ＩＮ１乃至ＩＮｎ）それぞれに入力されたデータ
に対応する信号電位を、ｎ個の記憶素子（１００ｃ−１乃至１００ｃ−ｎ）それぞれに保
持し、保持されたデータを出力端子（ＯＵＴ１乃至ＯＵＴｎ）から読み出すことができる
。
以下、一時記憶回路１００Ｃの有する記憶素子１００ｃの構成及び駆動方法の一態様に
ついて説明する。
（記憶素子１００ｃの構成）
図１（Ｃ）に示す記憶素子１００ｃは、トランジスタ１０４と、容量素子１０５とを有
する。トランジスタ１０４はチャネルが酸化物半導体層に形成され、トランジスタ１０４
のゲートは端子Ｗと電気的に接続される。トランジスタ１０４のソース及びドレインの一
方は端子Ｂと電気的に接続される。トランジスタ１０４のソース及びドレインの他方は、
容量素子１０５の一対の電極のうちの一方と電気的に接続される。容量素子１０５の一対
の電極のうちの他方は、端子Ｃと電気的に接続された構成とすることができる。各端子（
端子Ｗ、端子Ｂ、端子Ｃ）は、配線や電極と電気的に接続される。端子Ｃは、一定の電位
（例えば、接地電位等の低電源電位）が入力される構成とすることができる。なお図１（
Ｃ）において、トランジスタ１０４は酸化物半導体層にチャネルが形成されるトランジス
タであることを示すためにＯＳの符号を付す。
（記憶素子１００ｃの駆動方法）
まず、記憶素子１００ｃにデータを書き込む動作について説明する。ゲートに入力され
る制御信号（端子Ｗに入力される制御信号）によってオン状態を選択されたトランジスタ
１０４を介して、データに対応する信号電位（端子Ｂに入力される信号電位）を容量素子
１０５の一対の電極のうちの一方に入力する。その後、ゲートに入力される制御信号（端
子Ｗに入力される制御信号）によってトランジスタ１０４をオフ状態とすることによって
、容量素子１０５に当該信号電位を保持する。こうして、記憶素子１００ｃにデータを書
き込むことができる。
ここで、酸化物半導体層にチャネルが形成されるトランジスタ１０４はオフ電流が著し
く小さい。そのため、記憶素子１００ｃにおいて、記憶素子１００ｃに電源電圧が供給さ
れない間も、容量素子１０５の一対の電極のうちの一方の電位は長時間にわたって保持さ
れる。よって、電源電圧の供給を停止した後も記憶素子１００ｃはデータを保持すること
ができる。
次いで、記憶素子１００ｃからデータを読み出す動作について説明する。ゲートに入力
される制御信号（端子Ｗに入力される制御信号）によってトランジスタ１０４をオン状態
として、端子Ｂから容量素子１０５の一対の電極のうちの一方に保持されていた電位を検
出することによって、記憶素子１００ｃに保持されたデータを読み出す。
以上が、記憶素子１００ｃの駆動方法についての説明である。一時記憶回路１００Ｃの
有する複数の記憶素子１００ｃそれぞれにおいて、上記のようにデータの書き込み及び読
み出しを行うことによって、一時記憶回路１００Ｃは複数のデータの書き込み及び読み出
しを行うことができる。
（一時記憶回路の構成のバリエーション）
以下、一時記憶回路の構成のバリエーションについて説明する。
一時記憶回路１００Ａ、一時記憶回路１００Ｂ、一時記憶回路１００Ｃや、これら一時
記憶回路が有する記憶素子は、ダイオード、抵抗素子、インダクタ、演算回路（演算素子
）、スイッチを更に有していても良い。演算回路（演算素子）としては、バッファ、イン
バータ、ＮＡＮＤ回路、ＮＯＲ回路、スリーステートバッファ、クロックドインバータ等
を用いることができる。スイッチとしては、例えばアナログスイッチ、トランジスタ等を
用いることができる。また、スイッチとして、クロック信号及びクロック信号の反転信号
の一方または両方が入力される演算回路（演算素子）を用いることもできる。
例えば、記憶素子１００ａ、記憶素子１００ｂ、記憶素子１００ｃの代わりに、図５（
Ｂ）に示すような記憶素子１００ｄを用いても良い。記憶素子１００ｄでは、図１（Ａ）
に示した記憶素子１００ａの構成に加えて、ダイオード１４２を有する。トランジスタ１
０２のソース及びドレインの他方は、ダイオード１４２を介して端子Ｂと電気的に接続さ
れる。
例えば、記憶素子１００ａ、記憶素子１００ｂ、記憶素子１００ｃの代わりに、図５（
Ｃ）に示すような記憶素子１００ｅを用いても良い。記憶素子１００ｅでは、図１（Ａ）
に示した記憶素子１００ａの構成に加えて、スイッチ１４０を有する。スイッチ１４０は
、例えばトランジスタ１４１によって構成することができる。トランジスタ１４１のゲー
トは端子Ｘに電気的に接続され、トランジスタ１０２のソース及びドレインの他方は、ト
ランジスタ１４１を介して端子Ｂと電気的に接続される。
記憶素子１００ａ及び記憶素子１００ｂにおけるトランジスタ１０１、並びに記憶素子
１００ｃにおけるトランジスタ１０４は、酸化物半導体層を挟んで上下に２つのゲートを
有するトランジスタとすることができる。一方のゲートに制御信号（ＷＳ）を入力し、他
方のゲートには、別の制御信号を入力することができる。別の制御信号は、一定の電位で
あってもよい。一定の電位は、低電源電位や高電源電位であってもよい。なお、２つのゲ
ートを電気的に接続し、制御信号（ＷＳ）を入力してもよい。他方のゲートに入力する信
号によって、トランジスタ１０１及びトランジスタ１０４のしきい値電圧等を制御するこ
とが可能である。また、トランジスタ１０１及びトランジスタ１０４のオフ電流を更に低
減することも可能である。トランジスタ１０１及びトランジスタ１０４のオン電流を増大
させることも可能である。
例えば、記憶素子１００ａ、記憶素子１００ｂ、記憶素子１００ｃの代わりに、図５（
Ｄ）に示すような記憶素子１００ｆを用いても良い。記憶素子１００ｆでは、図１（Ａ）
に示した記憶素子１００ａの構成において、トランジスタ１０１を酸化物半導体層を挟ん
で上下に２つのゲートを有するトランジスタとした例である。図５（Ｄ）において、トラ
ンジスタ１０１の一方のゲートは端子Ｗと電気的に接続され、他方のゲートは、端子Ｗと
は別の端子ＷＢと電気的に接続される構成を模式的に示している。
トランジスタ１０２は、酸化物半導体以外の半導体でなる層または基板にチャネルが形
成されるトランジスタとすることができる。例えば、シリコン層またはシリコン基板にチ
ャネルが形成されるトランジスタとすることができる。また、トランジスタ１０２を、チ
ャネルが酸化物半導体層に形成されるトランジスタとすることもできる。
ここで、シリコン層またはシリコン基板にチャネルが形成されるトランジスタは、チャ
ネルが酸化物半導体層に形成されるトランジスタよりもスイッチング速度が速く、オン電
流が大きいという特徴がある。そのため、シリコン層またはシリコン基板にチャネルが形
成されるトランジスタと、チャネルが酸化物半導体層に形成されるトランジスタとを組み
合わせて用いた回路では、当該回路の動作速度を高めつつ、リーク電流を抑制することが
できる。例えば、記憶素子１００ａ及び記憶素子１００ｂにおいて、チャネルが酸化物半
導体層に形成されるトランジスタ１０１と、シリコン層またはシリコン基板にチャネルが
形成されるトランジスタ１０２と、を組み合わせて用いることによって、記憶素子１００
ａ及び記憶素子１００ｂの動作速度を高めつつ、消費電力を低減することが可能である。
以上が一時記憶回路の構成のバリエーションについての説明である。
上述のとおり、トランジスタを２つ、若しくはトランジスタを２つと容量素子、または
トランジスタを１つと容量素子で構成することができる記憶素子を用いた一時記憶回路を
提供することができる。こうして、一時記憶回路の回路面積を小さくすることができる。
電源電圧の供給を停止した後も、一時記憶回路が有する複数の記憶素子それぞれはデータ
を保持することができる。こうして、回路面積が小さく、且つ電源電圧の供給を停止して
も記憶しているデータが消えない記憶素子を用いた一時記憶回路を提供することができる
。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態２）
本実施の形態では、実施の形態１で示した一時記憶回路（一時記憶回路１００Ａ、一時
記憶回路１００Ｂ、一時記憶回路１００Ｃ）に保持されたデータを読み出すための読み出
し回路の一態様について説明する。
本発明の記憶装置の一態様は、一時記憶回路と読み出し回路とを有する構成とすること
ができる。
（読み出し回路１１０Ａの構成）
一時記憶回路１００Ａ及び一時記憶回路１００Ｂに保持されたデータは、図２（Ｃ）に
示す読み出し回路１１０Ａによって読み出すことができる。読み出し回路１１０Ａは、ｎ
個の読み出し素子（１１０ａ−１乃至１１０ａ−ｎ）を有し、ｎ個の読み出し素子（１１
０ａ−１乃至１１０ａ−ｎ）それぞれは、図２（Ａ）に示す読み出し素子１１０ａとする
ことができる。
更に、読み出し回路は、図２（Ｃ）に示す読み出し回路１１０Ａを複数有する構成であ
ってもよい。
読み出し回路１１０Ａの入力端子（ＩＮ１乃至ＩＮｎ）それぞれには、一時記憶回路１
００Ａまたは一時記憶回路１００Ｂの出力端子（ＯＵＴ１乃至ＯＵＴｎ）が電気的に接続
される。そして、読み出し回路１１０Ａは、一時記憶回路１００Ａまたは一時記憶回路１
００Ｂに保持されたデータを読み出し、読み出し回路１１０Ａの出力端子（ＯＵＴ１乃至
ＯＵＴｎ）から出力する。読み出し回路１１０Ａの出力端子（ＯＵＴ１乃至ＯＵＴｎ）か
ら出力されたデータは、複数の記憶素子によって構成されるメモリセルアレイ２００に入
力される。
以下、読み出し回路１１０Ａの有する読み出し素子１１０ａの構成及び駆動方法の一態
様について説明する。
（読み出し素子１１０ａの構成）
図２（Ａ）に示す読み出し素子１１０ａは、端子Ｖと、負荷１２１と、スイッチ１２３
と、センスアンプ１１１とを有する構成とすることができる。負荷１２１としては、例え
ばトランジスタ１２２を用いることができる。トランジスタ１２２は、ゲートとソース及
びドレインの一方とが電気的に接続されている。センスアンプ１１１としては、オペアン
プ１１２を用いることができる。なお、スイッチ１２３としては、トランジスタを用いる
ことができる。端子Ｖは、配線や電極と電気的に接続される。
なお、負荷１２１の代わりに、スイッチを用いてもよい。また当該スイッチとしてトラ
ンジスタを用いてもよい。
読み出し素子１１０ａにおいて、端子Ｖと入力端子ＩＮの間に、負荷１２１と、スイッ
チ１２３がこの順に直列に電気的に接続されている。負荷１２１と、スイッチ１２３の接
続部分（ノードＭ：図２（Ａ）中、Ｍで表記）は、センスアンプ１１１の入力端子ｉｎと
電気的に接続される。センスアンプ１１１の入力端子ｉｎに入力された電位は、オペアン
プ１１２の非反転入力端子（＋）に入力される。オペアンプ１１２の反転入力端子（−）
には、参照電位Ｖｒが入力される。センスアンプ１１１の出力端子ｏｕｔから出力された
信号は、読み出し素子１１０ａの出力端子ＯＵＴから出力される信号となる。
（読み出し素子１１０ａの駆動方法）
図２（Ａ）に示した読み出し素子１１０ａの駆動方法について説明する。
読み出し素子１１０ａが動作する際、端子Ｖには一定の電位（記憶素子１００ａや記憶
素子１００ｂにおけるトランジスタ１０２のソース及びドレインの一方（端子Ｓ）に与え
られる第１の電位とは異なる第２の電位、例えば高電源電位）が与えられる。読み出し素
子１１０ａの入力端子ＩＮは、オン状態となったスイッチ１２３及び負荷１２１を順に介
して端子Ｖと電気的に接続される。ここで、読み出し素子１１０ａの入力端子ＩＮは、一
時記憶回路（一時記憶回路１００Ａや一時記憶回路１００Ｂ）の出力端子（ＯＵＴ１乃至
ＯＵＴｎ）のいずれかと電気的に接続されており、一時記憶回路（一時記憶回路１００Ａ
や一時記憶回路１００Ｂ）の出力端子（ＯＵＴ１乃至ＯＵＴｎ）は、当該一時記憶回路が
有する複数の記憶素子（記憶素子１００ａや記憶素子１００ｂ）の端子Ｂと電気的に接続
されている。そのため、読み出し素子１１０ａの入力端子ＩＮに端子Ｂが電気的に接続さ
れた記憶素子（記憶素子１００ａや記憶素子１００ｂ）のトランジスタ１０２のソースと
ドレイン間の状態に応じて、ノードＭの電位が定まる。言い換えると、トランジスタ１０
２のソースとドレイン間が非導通状態の場合には、ノードＭと第１の電位が与えられる端
子Ｓとの電気的接続は切断されるため、端子Ｖの電位（第１の電位とは異なる第２の電位
）（またはそれに近い電位）がノードＭの電位となる。一方、トランジスタ１０２のソー
スとドレイン間が導通状態の場合には、トランジスタ１０２のソースとドレイン間のオン
抵抗の抵抗値をＲｔとし、負荷１２１の抵抗値をＲ０とすると、端子Ｓの電位（第１の電
位）と端子Ｖの電位（第２の電位）との電位差がＲｔとＲ０で抵抗分割され、ノードＭの
電位が定まる。
そして、ノードＭの電位をセンスアンプ１１１の入力端子ｉｎに入力する。センスアン
プ１１１の入力端子ｉｎに入力された電位は、オペアンプ１１２の非反転入力端子（＋）
に入力される。オペアンプ１１２は、ノードＭの電位と参照電位Ｖｒとを比較し、ハイレ
ベル電位またはローレベル電位を出力、つまり信号「１」または信号「０」を出力する。
この出力信号は、読み出し素子１１０ａの入力端子ＩＮに端子Ｂが電気的に接続された記
憶素子（記憶素子１００ａや記憶素子１００ｂ）に保持されたデータに対応する信号であ
るため、当該信号から当該記憶素子に保持されたデータを読み出すことができる。なお、
センスアンプ１１１の出力信号をインバータ等の演算回路に入力し、センスアンプ１１１
の出力信号の反転信号を読み出し素子１１０ａの出力としてもよい。
読み出し素子１１０ａの駆動方法について、具体的に、記憶素子（記憶素子１００ａや
記憶素子１００ｂ）が有するトランジスタ１０２がｎチャネル型トランジスタであり、当
該記憶素子に入力されるデータが「１」のとき、当該記憶素子に入力される電位はハイレ
ベル電位（ＶＨ）であり、当該記憶素子に入力されるデータが「０」のとき、当該記憶素
子に入力される電位はローレベル電位（ＶＬ）であり、負荷１２１の抵抗値Ｒ０はトラン
ジスタ１０２のソースとドレイン間のオン抵抗の抵抗値Ｒｔよりも十分に大きく設定され
ている場合の一例を説明する。この記憶素子からデータを読み出すとき、例えば、記憶素
子の端子Ｓに与えられる第１の電位を接地電位（ＧＮＤ）、読み出し素子１１０ａの端子
Ｖに与えられる第２の電位を高電源電位（ＶＤＤ）、オペアンプ１１２の反転入力端子（
−）に入力される参照電位ＶｒをＧＮＤとＶＤＤの間の電位とする。参照電位Ｖｒは、例
えばＧＮＤとＶＤＤの中間の電位とすることができる。ここで、記憶素子にデータ「１」
が入力され保持されているとき、トランジスタ１０２はオン状態となる。即ち、トランジ
スタ１０２のソースとドレイン間は導通状態となる。ここで、スイッチ１２３がオン状態
となると、ノードＭの電位は第１の電位である接地電位（ＧＮＤ）に近い値となる。この
電位をセンスアンプ１１１に入力すると、参照電位Ｖｒよりも小さいため、センスアンプ
１１１の出力信号は「０」となる。一方、記憶素子にデータ「０」が入力され保持されて
いるとき、トランジスタ１０２はオフ状態となる。即ち、トランジスタ１０２のソースと
ドレイン間は非導通状態となる。そのため、スイッチ１２３がオン状態となると、ノード
Ｍの電位は第２の電位である高電源電位（ＶＤＤ）となる。この電位をセンスアンプ１１
１に入力すると、参照電位Ｖｒよりも大きいため、センスアンプ１１１の出力信号は「１
」となる。このように、記憶素子に保持されていたデータをその反転信号として読み出す
ことができる。なお、センスアンプ１１１の出力信号をインバータ等の演算回路に入力し
、センスアンプ１１１の出力信号の反転信号を読み出し素子の出力としてもよい。
以上が、読み出し素子１１０ａの駆動方法についての説明である。読み出し回路１１０
Ａの有する複数の読み出し素子１１０ａそれぞれにおいて、上記のようにデータの読み出
しを行う。こうして、読み出し回路１１０Ａは、一時記憶回路１００Ａや一時記憶回路１
００Ｂに保持された複数のデータの読み出しを行うことができる。
（読み出し回路１１０Ｂの構成）
一時記憶回路１００Ｃに保持されたデータは、図２（Ｄ）に示す読み出し回路１１０Ｂ
によって読み出すことができる。読み出し回路１１０Ｂは、ｎ個の読み出し素子（１１０
ｂ−１乃至１１０ｂ−ｎ）を有し、ｎ個の読み出し素子（１１０ｂ−１乃至１１０ｂ−ｎ
）それぞれは、図２（Ｂ）に示す読み出し素子１１０ｂとすることができる。
更に、読み出し回路は、図２（Ｄ）に示す読み出し回路１１０Ｂを複数有する構成であ
ってもよい。
読み出し回路１１０Ｂの入力端子（ＩＮ１乃至ＩＮｎ）それぞれには、一時記憶回路１
００Ｃの出力端子（ＯＵＴ１乃至ＯＵＴｎ）が電気的に接続される。そして、読み出し回
路１１０Ｂは、一時記憶回路１００Ｃに保持されたデータを読み出し、読み出し回路１１
０Ｂの出力端子（ＯＵＴ１乃至ＯＵＴｎ）から出力する。読み出し回路１１０Ｂの出力端
子（ＯＵＴ１乃至ＯＵＴｎ）から出力されたデータは、複数の記憶素子によって構成され
るメモリセルアレイ２００に入力される。
以下、読み出し回路１１０Ｂの有する読み出し素子１１０ｂの構成及び駆動方法の一態
様について説明する。
（読み出し素子１１０ｂの構成）
図２（Ｂ）に示す読み出し素子１１０ｂは、センスアンプ１１１を有する構成とするこ
とができる。センスアンプ１１１としては、オペアンプ１１２を用いることができる。
読み出し素子１１０ｂの入力端子ＩＮは、センスアンプ１１１の入力端子ｉｎと電気的
に接続される。センスアンプ１１１の入力端子ｉｎに入力された電位は、オペアンプ１１
２の非反転入力端子（＋）に入力される。オペアンプ１１２の反転入力端子（−）には、
参照電位Ｖｒが入力される。センスアンプ１１１の出力端子ｏｕｔから出力された信号は
、読み出し素子１１０ｂの出力端子ＯＵＴから出力される信号となる。
（読み出し素子１１０ｂの駆動方法）
図２（Ｂ）に示した読み出し素子１１０ｂの駆動方法について説明する。
読み出し素子１１０ｂの入力端子ＩＮに入力された信号は、センスアンプ１１１の入力
端子ｉｎに入力されて、オペアンプ１１２の非反転入力端子（＋）に入力される。オペア
ンプ１１２は、入力端子ｉｎに入力された電位と参照電位Ｖｒとを比較し、ハイレベル電
位またはローレベル電位を出力、つまり信号「１」または信号「０」を出力する。この出
力信号は、読み出し素子１１０ｂの入力端子ＩＮに端子Ｂが電気的に接続された記憶素子
（記憶素子１００ｃ）に保持されたデータに対応する信号であるため、当該信号から当該
記憶素子に保持されたデータを読み出すことができる。なお、センスアンプ１１１の出力
信号をインバータ等の演算回路に入力し、センスアンプ１１１の出力信号の反転信号を読
み出し素子１１０ｂの出力としてもよい。
以上が、読み出し素子１１０ｂの駆動方法についての説明である。読み出し回路１１０
Ｂの有する複数の読み出し素子１１０ｂそれぞれにおいて、上記のようにデータの読み出
しを行う。こうして、読み出し回路１１０Ｂは、一時記憶回路１００Ｃに保持された複数
のデータの読み出しを行うことができる。
（読み出し回路の構成のバリエーション）
以下、読み出し回路の構成のバリエーションについて説明する。
読み出し回路１１０Ａ、読み出し回路１１０Ｂや、これら読み出し回路が有する読み出
し素子は、ダイオード、抵抗素子、インダクタ、演算回路（演算素子）、スイッチを更に
有していても良い。演算回路（演算素子）としては、バッファ、インバータ、ＮＡＮＤ回
路、ＮＯＲ回路、スリーステートバッファ、クロックドインバータ等を用いることができ
る。スイッチとしては、例えばアナログスイッチ、トランジスタ等を用いることができる
。また、スイッチとして、クロック信号及びクロック信号の反転信号の一方または両方が
入力される演算回路（演算素子）を用いることもできる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態３）
本実施の形態では、記憶装置が有するメモリセルアレイの構成の一態様について説明す
る。
（メモリセルアレイの構成１）
メモリセルアレイの一態様を図４（Ａ）に示す。図４（Ａ）において、メモリセルアレ
イ２００はｍ×ｎ（ｍは２以上の自然数、ｎは２以上の自然数）個の記憶素子（記憶素子
１００ｂ（ｉ，ｊ）：ｉはｍ以下の自然数、ｊはｎ以下の自然数）を有する。ｍ×ｎ個の
記憶素子（記憶素子１００ｂ（ｉ，ｊ））それぞれは、図１（Ｂ）に示した記憶素子１０
０ｂとすることができる。メモリセルアレイ２００に含まれる複数の記憶素子それぞれを
メモリセルとも呼ぶ。
図４（Ａ）において、同じ列に並んだ記憶素子において、端子Ｂに電気的に接続される
配線（ＢＬｊ）を共有している。例えば、第１列に並んだ記憶素子（記憶素子１００ｂ（
１，１）乃至記憶素子１００ｂ（ｍ，１））において、端子Ｂに電気的に接続される配線
（ＢＬ１）を共有している。配線（ＢＬｊ）はビット線と呼ぶこともできる。
図４（Ａ）において、同じ列に並んだ記憶素子において、端子Ｄに電気的に接続される
配線（ＤＬｊ）を共有している。例えば、第１列に並んだ記憶素子（記憶素子１００ｂ（
１，１）乃至記憶素子１００ｂ（ｍ，１））において、端子Ｄに電気的に接続される配線
（ＤＬ１）を共有している。
図４（Ａ）において、同じ列に並んだ記憶素子において、端子Ｓに電気的に接続される
配線（ＳＬｊ）を共有している。例えば、第１列に並んだ記憶素子（記憶素子１００ｂ（
１，１）乃至記憶素子１００ｂ（ｍ，１））において、端子Ｓに電気的に接続される配線
（ＳＬ１）を共有している。なお、端子Ｓに電気的に接続される配線（ＳＬｊ）は、メモ
リセルアレイに含まれる全ての記憶素子において共有することもできる。
図４（Ａ）において、同じ行に並んだ記憶素子において、端子Ｗに電気的に接続される
配線（ＷＬｉ）を共有している。例えば、第１行に並んだ記憶素子（記憶素子１００ｂ（
１，１）乃至記憶素子１００ｂ（１，ｎ））において、端子Ｗに電気的に接続される配線
（ＷＬ１）を共有している。配線（ＷＬｉ）は第１のワード線と呼ぶこともできる。
図４（Ａ）において、同じ行に並んだ記憶素子において、端子Ｃに電気的に接続される
配線（ＣＬｉ）を共有している。例えば、第１行に並んだ記憶素子（記憶素子１００ｂ（
１，１）乃至記憶素子１００ｂ（１，ｎ））において、端子Ｃに電気的に接続される配線
（ＣＬ１）を共有している。配線（ＣＬｉ）は第２のワード線と呼ぶこともできる。
しかし、これに限定されず、同じ列に並んだ記憶素子において、複数の配線（ＢＬｊ）
、複数の配線（ＤＬｊ）、複数の配線（ＳＬｊ）を設けてもよいし、同じ行に並んだ記憶
素子において、複数の配線（ＷＬｉ）、複数の配線（ＣＬｉ）を設けてもよい。
また、各配線は共有することもできる。配線を共有することによって、メモリセルアレ
イ２００の微細化及び高集積化を実現することができる。例えば、配線（ＢＬｊ）と配線
（ＤＬｊ）を共有することができる。この構成を図１７に示す。図１７に示したメモリセ
ルアレイ２００では、記憶素子１００ｂ（ｉ，ｊ）の端子Ｄ及び端子Ｂは、同じ配線（Ｂ
Ｌｊ）に電気的に接続されている。配線（ＢＬｊ）をビット線と呼ぶこともできる。
図４（Ａ）や図１７に示すメモリセルアレイ２００では、配線（ＷＬｉ）に入力される
信号によって指定された行の記憶素子（記憶素子１００ｂ（ｉ，ｊ））において選択的に
、データの書き込みが行われる。また、配線（ＣＬｉ）に入力される信号によって指定さ
れた行の記憶素子（記憶素子１００ｂ（ｉ，ｊ））において選択的に、データの読み出し
が行われる。具体的には、配線（ＣＬｉ）に入力される信号によって、同じ配線（ＢＬｊ
）に電気的に接続された記憶素子において、データを読み出す対象の記憶素子以外のトラ
ンジスタ１０２を（保持されたデータに関わらず）オフ状態とする。指定された記憶素子
におけるデータの書き込み及び読み出しの方法は、上記実施の形態で説明した一時記憶回
路１００Ｂのデータの書き込み及び読み出しと同様であるため説明は省略する。
また、メモリセルアレイ２００の有する記憶素子１００ｂ（ｉ，ｊ）として、図１（Ｂ
）で示した記憶素子１００ｂを用いる場合には、メモリセルアレイ２００からデータを読
み出す読み出し回路として、図２（Ｃ）で示した読み出し回路１１０Ａと同様の構成の読
み出し回路を用いることができる。ここで、メモリセルアレイ２００からデータを読み出
す読み出し回路の入力端子（ＩＮ）は、メモリセルアレイ２００の配線（ＢＬｊ）が電気
的に接続される。
（メモリセルアレイの構成２）
メモリセルアレイの別の一態様を図４（Ｂ）に示す。図４（Ｂ）において、メモリセル
アレイ２００はｍ×ｎ個の記憶素子（記憶素子１００ｃ（ｉ，ｊ））を有する。ｍ×ｎ個
の記憶素子（記憶素子１００ｃ（ｉ，ｊ））それぞれは、図１（Ｃ）に示した記憶素子１
００ｃとすることができる。
図４（Ｂ）において、同じ列に並んだ記憶素子において、端子Ｂに電気的に接続される
配線（ＢＬｊ）を共有している。例えば、第１列に並んだ記憶素子（記憶素子１００ｃ（
１，１）乃至記憶素子１００ｃ（ｍ，１））において、端子Ｂに電気的に接続される配線
（ＢＬ１）を共有している。配線（ＢＬｊ）はビット線と呼ぶこともできる。
図４（Ｂ）において、同じ行に並んだ記憶素子において、端子Ｗに電気的に接続される
配線（ＷＬｉ）を共有している。例えば、第１行に並んだ記憶素子（記憶素子１００ｃ（
１，１）乃至記憶素子１００ｃ（１，ｎ））において、端子Ｗに電気的に接続される配線
（ＷＬ１）を共有している。配線（ＷＬｉ）はワード線と呼ぶこともできる。
しかし、これに限定されず、同じ列に並んだ記憶素子において、複数の配線（ＢＬｊ）
を設けてもよいし、同じ行に並んだ記憶素子において、複数の配線（ＷＬｉ）を設けても
よい。また、ｍ×ｎ個の記憶素子（記憶素子１００ｃ（ｉ，ｊ））において、端子Ｃは同
じ電極や配線と電気的に接続されていても良いし、異なる電極や配線と電気的に接続され
ていてもよい。
図４（Ｂ）に示すメモリセルアレイ２００では、配線（ＷＬｉ）に入力される信号によ
って指定された行の記憶素子（記憶素子１００ｃ（ｉ，ｊ））において選択的に、データ
の書き込み及び読み出しが行われる。指定された記憶素子におけるデータの書き込み及び
読み出しの方法は、上記実施の形態で説明した一時記憶回路１００Ｃのデータの書き込み
及び読み出しと同様であるため説明は省略する。
また、メモリセルアレイ２００の有する記憶素子１００ｃ（ｉ，ｊ）として、図１（Ｃ
）に示した記憶素子１００ｃを用いる場合には、メモリセルアレイ２００からデータを読
み出す読み出し回路として、図２（Ｄ）で示した読み出し回路１１０Ｂと同様の構成の読
み出し回路を用いることができる。ここで、メモリセルアレイ２００からデータを読み出
す読み出し回路の入力端子（ＩＮ）は、メモリセルアレイ２００の配線（ＢＬｊ）が電気
的に接続される。
（メモリセルアレイの構成３）
メモリセルアレイの別の一態様を図５（Ａ）に示す。図５（Ａ）において、メモリセル
アレイ２００はｍ×ｎ個の記憶素子（記憶素子１００ｂ（ｉ，ｊ））を有する。ｍ×ｎ個
の記憶素子（記憶素子１００ｂ（ｉ，ｊ））それぞれは、図１（Ｂ）に示した記憶素子１
００ｂとすることができる。なお、メモリセルアレイは、図５（Ａ）に示したメモリセル
アレイ２００を複数有していてもよい。
図５（Ａ）に示す構成では、メモリセルアレイ２００中の同じ列に配置される複数の記
憶素子において、隣接する記憶素子のうち一方の記憶素子の端子Ｓが他方の記憶素子の端
子Ｂと電気的に接続される。つまり、メモリセルアレイ２００中の同じ列に配置される複
数の記憶素子において、トランジスタ１０２を直列に電気的に接続した構成となる。この
とき、直列に接続された複数のトランジスタ１０２のうち、一端のトランジスタ１０２の
ソース及びドレインの一方に配線（ＳＬｊ）が電気的に接続され、他端のトランジスタ１
０２のソース及びドレインの他方に配線（ＢＬｊ）が電気的に接続される構成とすること
ができる。ここで、直列に接続された複数のトランジスタ１０２のうち、端部以外のトラ
ンジスタ１０２のソース及びドレインの一方は、同じ列に配置された他の記憶素子のトラ
ンジスタ１０２を介して配線（ＳＬｊ）と電気的に接続される。また、直列に接続された
複数のトランジスタ１０２のうち、端部以外のトランジスタ１０２のソース及びドレイン
の他方は、同じ列に配置された他の記憶素子のトランジスタ１０２を介して配線（ＢＬｊ
）と電気的に接続される。
図５（Ａ）において、トランジスタ１０２が直列に電気的に接続された複数の記憶素子
を、記憶素子群２００＿ｊで示す。なお、図５（Ａ）では、記憶素子群２００＿ｊが１行
分設けられた構成のメモリセルアレイ２００を例示したがこれに限定されない。メモリセ
ルアレイ２００には、記憶素子群２００＿ｊがマトリクス状に設けられていてもよい。
図５（Ａ）において、同じ列に並んだ記憶素子において配線（ＢＬｊ）を共有している
。例えば、第１列に並んだ記憶素子（記憶素子１００ｂ（１，１）乃至記憶素子１００ｂ
（ｍ，１））において、配線（ＢＬ１）を共有している。配線（ＢＬｊ）はビット線と呼
ぶこともできる。
図５（Ａ）において、同じ列に並んだ記憶素子において、端子Ｄに電気的に接続される
配線（ＤＬｊ）を共有している。例えば、第１列に並んだ記憶素子（記憶素子１００ｂ（
１，１）乃至記憶素子１００ｂ（ｍ，１））において、端子Ｄに電気的に接続される配線
（ＤＬ１）を共有している。
図５（Ａ）において、同じ列に並んだ記憶素子において配線（ＳＬｊ）を共有している
。例えば、第１列に並んだ記憶素子（記憶素子１００ｂ（１，１）乃至記憶素子１００ｂ
（ｍ，１））において、配線（ＳＬ１）を共有している。
図５（Ａ）において、同じ行に並んだ記憶素子において、端子Ｗに電気的に接続される
配線（ＷＬｉ）を共有している。例えば、第１行に並んだ記憶素子（記憶素子１００ｂ（
１，１）乃至記憶素子１００ｂ（１，ｎ））において、端子Ｗに電気的に接続される配線
（ＷＬ１）を共有している。配線（ＷＬｉ）は第１のワード線と呼ぶこともできる。
図５（Ａ）において、同じ行に並んだ記憶素子において、端子Ｃに電気的に接続される
配線（ＣＬｉ）を共有している。例えば、第１行に並んだ記憶素子（記憶素子１００ｂ（
１，１）乃至記憶素子１００ｂ（１，ｎ））において、端子Ｃに電気的に接続される配線
（ＣＬ１）を共有している。配線（ＣＬｉ）は第２のワード線と呼ぶこともできる。
しかし、これに限定されず、同じ列に並んだ記憶素子において、複数の配線（ＢＬｊ）
、複数の配線（ＤＬｊ）、複数の配線（ＳＬｊ）を設けてもよいし、同じ行に並んだ記憶
素子において、複数の配線（ＷＬｉ）、複数の配線（ＣＬｉ）を設けてもよい。
また、各配線は共有することもできる。配線を共有することによって、メモリセルアレ
イ２００の微細化及び高集積化を実現することができる。例えば、配線（ＢＬｊ）と配線
（ＤＬｊ）を共有することができる。この構成を図１８（Ｂ）に示す。図１８（Ｂ）に示
したメモリセルアレイ２００では、記憶素子群２００＿ｊの両端の一方に位置する記憶素
子（記憶素子１００ｂ（１，ｊ））において、端子Ｄは配線（ＢＬｊ）に電気的に接続さ
れ、端子Ｂはスイッチとして機能するトランジスタ１８１を介して配線（ＢＬｊ）に電気
的に接続されている。記憶素子群２００＿ｊの両端の他方に位置する記憶素子（記憶素子
１００ｂ（ｍ，ｊ））において、端子Ｓはスイッチとして機能するトランジスタ１８２を
介して配線（ＳＬｊ）に電気的に接続されている。なお、トランジスタ１８２を省略し、
記憶素子群２００＿ｊの両端の他方に位置する記憶素子（記憶素子１００ｂ（ｍ，ｊ））
において、端子Ｓが直接、配線（ＳＬｊ）に電気的に接続されていてもよい。記憶素子群
２００＿ｊの両端以外の記憶素子では、隣接する記憶素子のうち一方の記憶素子の端子Ｆ
が他方の記憶素子の端子Ｄと電気的に接続される。ここで、端子Ｆは、図１８（Ａ）に示
すとおり、トランジスタ１０２のゲートと電気的に接続されるノードに設けられた端子で
ある。よって、図１８（Ｂ）に示す構成では、記憶素子群２００＿ｊに含まれるトランジ
スタ１０１が直列に電気的に接続された構成であるとみなすこともできる。ここで、配線
（ＢＬｊ）をビット線と呼ぶこともできる。
図５（Ａ）に示すメモリセルアレイ２００では、配線（ＷＬｉ）に入力される信号によ
って指定された行の記憶素子（記憶素子１００ｂ（ｉ，ｊ））において選択的に、データ
の書き込みが行われる。また、配線（ＣＬｉ）に入力される信号によって指定された行の
記憶素子（記憶素子１００ｂ（ｉ，ｊ））において選択的に、データの読み出しが行われ
る。具体的には、配線（ＣＬｉ）に入力される信号によって、同じ配線（ＢＬｊ）に電気
的に接続された記憶素子において、データを読み出す対象の記憶素子以外のトランジスタ
１０２を（保持されたデータに関わらず）オン状態とする。指定された記憶素子における
データの書き込み及び読み出しの方法は、上記実施の形態で説明した一時記憶回路１００
Ｂのデータの書き込み及び読み出しと同様であるため説明は省略する。
図１８（Ｂ）に示すメモリセルアレイ２００では、配線（ＷＬｉ）に入力される信号に
よって指定された行の記憶素子（記憶素子１００ｂ（ｉ，ｊ））において選択的に、デー
タの書き込みが行われる。具体的には、配線（ＳＬｊ）に近い側に配置された記憶素子か
ら順にデータの書き込みが行われる。書き込み対象の記憶素子及び当該記憶素子よりも配
線（ＢＬｊ）に近い側に設けられた全ての記憶素子のトランジスタ１０１を、配線（ＷＬ
ｉ）に入力される信号によってオン状態とする。また、書き込み対象の記憶素子よりも配
線（ＳＬｊ）に近い側に配置された全ての記憶素子のトランジスタ１０１を、配線（ＷＬ
ｉ）に入力される信号によってオフ状態とする。こうして、書き込み対象の記憶素子に配
線（ＢＬｊ）からデータに対応する信号電位を入力する。なお、データを書き込む間は、
トランジスタ１８１及びトランジスタ１８２はオフ状態である。また、配線（ＣＬｉ）に
入力される信号によって指定された行の記憶素子（記憶素子１００ｂ（ｉ，ｊ））におい
て選択的に、データの読み出しが行われる。具体的には、配線（ＣＬｉ）に入力される信
号によって、同じ配線（ＢＬｊ）に電気的に接続された記憶素子において、データを読み
出す対象の記憶素子以外のトランジスタ１０２を（保持されたデータに関わらず）オン状
態とする。なお、データを読み出す間は、トランジスタ１８１及びトランジスタ１８２は
オン状態である。指定された記憶素子におけるデータの書き込み及び読み出しの方法は、
上記実施の形態で説明した一時記憶回路１００Ｂのデータの書き込み及び読み出しと同様
であるため説明は省略する。
また、メモリセルアレイ２００の有する記憶素子１００ｂ（ｉ，ｊ）として、図１（Ｂ
）や図１８（Ａ）に示した記憶素子１００ｂを用いる場合には、メモリセルアレイ２００
からデータを読み出す読み出し回路として、図２（Ｃ）で示した読み出し回路１１０Ａと
同様の構成の読み出し回路を用いることができる。ここで、メモリセルアレイ２００から
データを読み出す読み出し回路の入力端子（ＩＮ）は、メモリセルアレイ２００の配線（
ＢＬｊ）が電気的に接続される。
（メモリセルアレイの構成のバリエーション）
以下、メモリセルアレイの構成のバリエーションについて説明する。
メモリセルアレイ２００や、これらメモリセルアレイが有する記憶素子は、ダイオード
、抵抗素子、インダクタ、演算回路（演算素子）、スイッチを更に有していても良い。演
算回路（演算素子）としては、バッファ、インバータ、ＮＡＮＤ回路、ＮＯＲ回路、スリ
ーステートバッファ、クロックドインバータ等を用いることができる。スイッチとしては
、例えばアナログスイッチ、トランジスタ等を用いることができる。また、スイッチとし
て、クロック信号及びクロック信号の反転信号の一方または両方が入力される演算回路（
演算素子）を用いることもできる。
例えば、メモリセルアレイ２００が有する複数の記憶素子として、図５（Ｂ）に示すよ
うな記憶素子１００ｄを用いても良い。記憶素子１００ｄでは、図１（Ａ）に示した記憶
素子１００ａの構成に加えて、ダイオード１４２を有する。トランジスタ１０２のソース
及びドレインの他方は、ダイオード１４２を介して端子Ｂと電気的に接続される。
例えば、メモリセルアレイ２００が有する複数の記憶素子として、図５（Ｃ）に示すよ
うな記憶素子１００ｅを用いても良い。記憶素子１００ｅでは、図１（Ａ）に示した記憶
素子１００ａの構成に加えて、スイッチ１４０を有する。スイッチ１４０は、例えばトラ
ンジスタ１４１によって構成することができる。トランジスタ１４１のゲートは端子Ｘに
電気的に接続され、トランジスタ１０２のソース及びドレインの他方は、トランジスタ１
４１を介して端子Ｂと電気的に接続される。記憶素子１００ｅを用いたメモリセルアレイ
２００では、図５（Ａ）に示した様な、トランジスタ１０２が直列に電気的に接続される
構成であっても、端子Ｘに入力される制御信号によって、特定の行の記憶素子において選
択的にデータの読み出しを行うことができる。
例えば、メモリセルアレイ２００が有する複数の記憶素子として、図５（Ｄ）に示すよ
うな記憶素子１００ｆを用いても良い。記憶素子１００ｆでは、図１（Ａ）に示した記憶
素子１００ａの構成において、トランジスタ１０１を酸化物半導体層を挟んで上下に２つ
のゲートを有するトランジスタとした例である。図５（Ｄ）において、トランジスタ１０
１の一方のゲートは端子Ｗと電気的に接続され、他方のゲートには、端子Ｗとは別の端子
ＷＢと電気的に接続される構成を模式的に示している。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態４）
本実施の形態では、実施の形態１で示した一時記憶回路と、実施の形態２で示した、一
時記憶回路からデータを読み出す読み出し回路（以下、第１の読み出し回路と呼ぶ）と、
実施の形態３で示した、複数の記憶素子を有するメモリセルアレイ２００との他に更に、
メモリセルアレイ２００からデータを読み出す第２の読み出し回路と、ｘデコーダと、ｙ
デコーダと、とを有する構成の記憶装置について説明する。
図３（Ａ）に記憶装置の一態様を示す。図３（Ａ）において、記憶装置２２２は、一時
記憶回路１０００、第１の読み出し回路１１００と、メモリセルアレイ２００と、第２の
読み出し回路１１１０と、ｘデコーダ２０２と、ｙデコーダ２０１と、とを有する。
一時記憶回路１０００としては、実施の形態１で示した一時記憶回路を用いることがで
きる。第１の読み出し回路１１００としては、実施の形態２で示した読み出し回路を用い
ることができる。メモリセルアレイ２００としては、実施の形態３で示したメモリセルア
レイを用いることができる。第２の読み出し回路１１１０としては、実施の形態２で示し
た読み出し回路と同様の読み出し回路を用いることができる。ｘデコーダ２０２及びｙデ
コーダ２０１としては、公知の構成のデコーダを用いることができる。なお、ｘデコーダ
２０２、ｙデコーダ２０１は、コラムデコーダ、ローデコーダと呼ぶこともできる。
一時記憶回路１０００として、一時記憶回路１００Ａまたは一時記憶回路１００Ｂを用
いる場合には、第１の読み出し回路１１００として読み出し回路１１０Ａを用いることが
できる。一時記憶回路１０００として、一時記憶回路１００Ｃを用いる場合には、第１の
読み出し回路１１００として読み出し回路１１０Ｂを用いることができる。メモリセルア
レイ２００が有する複数の記憶素子として、記憶素子１００ｂを用いた場合には、第２の
読み出し回路１１１０として読み出し回路１１０Ａを用いることができる。メモリセルア
レイ２００が有する複数の記憶素子として、記憶素子１００ｃを用いた場合には、第２の
読み出し回路１１１０として読み出し回路１１０Ｂを用いることができる。
なお、メモリセルアレイ２００が有する記憶素子と、一時記憶回路１０００が有する記
憶素子とが同じ構成の場合には、第１の読み出し回路１１００と第２の読み出し回路１１
１０とを共有することができる。図３（Ｂ）は、第１の読み出し回路１１００と第２の読
み出し回路１１１０とを共有し、読み出し回路１１１１とした例である。
（記憶装置の駆動方法）
次いで、記憶装置の駆動方法の一態様について説明する。
（図３（Ａ）に示す記憶装置２２２の駆動方法）
記憶装置２２２にデータが入力されると、当該データは一時記憶回路１０００に入力さ
れ（図３（Ａ）中、Ｆ１の矢印参照）、一時記憶回路１０００において保持される。その
後、第１の読み出し回路１１００によって一時記憶回路１０００からデータが読み出され
（図３（Ａ）中、Ｆ２の矢印参照）、メモリセルアレイ２００に含まれる複数の記憶素子
（メモリセル）のうち、ｘデコーダ２０２及びｙデコーダ２０１によって指定されたメモ
リセルに書き込まれる（図３（Ａ）中、Ｆ３の矢印参照）。ここで、ｘデコーダ２０２及
びｙデコーダ２０１によって複数のメモリセルを同時に指定することができる。以下、同
時に指定される複数のメモリセルをブロックと呼ぶことにする。
また、メモリセルアレイ２００に含まれるメモリセルのうち、ｘデコーダ２０２及びｙ
デコーダ２０１によって指定されたメモリセル（またはブロック）に記憶されたデータは
、第２の読み出し回路１１１０によって読み出され（図３（Ａ）中、Ｆ４の矢印参照）、
読み出されたデータは一時記憶回路１０００に入力され（図３（Ａ）中、Ｆ５の矢印参照
）、保持される。そして、一時記憶回路１０００に保持されたデータを、第１の読み出し
回路１１００によって読み出し（図３（Ａ）中、Ｆ２の矢印参照）、記憶装置から出力す
る（図３（Ａ）中、Ｆ６の矢印参照）。
メモリセルアレイ２００に含まれるメモリセルのうち、ｘデコーダ２０２及びｙデコー
ダ２０１によって指定されたメモリセル（またはブロック）に記憶されたデータは、第２
の読み出し回路１１１０によって読み出され（図３（Ａ）中、Ｆ４の矢印参照）、読み出
されたデータが一時記憶回路１０００に入力され（図３（Ａ）中、Ｆ５の矢印参照）、保
持される。そして、一時記憶回路１０００に保持されたデータを、第１の読み出し回路１
１００によって読み出し（図３（Ａ）中、Ｆ２の矢印参照）、ｘデコーダ２０２及びｙデ
コーダ２０１によって指定された別のメモリセル（または別のブロック）に書き込む（図
３（Ａ）中、Ｆ３の矢印参照）。こうして、メモリセルアレイ２００内で、データをコピ
ーすることができる。
メモリセルアレイ２００に含まれるメモリセルのうち、ｘデコーダ２０２及びｙデコー
ダ２０１によって指定されたメモリセル（またはブロック）に記憶されたデータは、第２
の読み出し回路１１１０によって読み出され（図３（Ａ）中、Ｆ４の矢印参照）、読み出
されたデータが一時記憶回路１０００に入力され（図３（Ａ）中、Ｆ５の矢印参照）、保
持される。そして、一時記憶回路１０００に保持されたデータを、第１の読み出し回路１
１００によって読み出し（図３（Ａ）中、Ｆ２の矢印参照）、ｘデコーダ２０２及びｙデ
コーダ２０１によって指定された同じメモリセル（または同じブロック）に書き込む（図
３（Ａ）中、Ｆ３の矢印参照）。こうして、メモリセルアレイ２００内で、データを再書
き込み（リフレッシュ）することができる。
以上が、図３（Ａ）に示す記憶装置２２２の駆動方法の一態様である。なお、第２の読
み出し回路１１１０によってメモリセルアレイ２００から読み出したデータを、一時記憶
回路１０００に入力することなく、外部に出力してもよい。
（図３（Ｂ）に示す記憶装置２２２の駆動方法）
記憶装置２２２にデータが入力されると、当該データは一時記憶回路１０００に入力さ
れ（図３（Ｂ）中、Ｆ１の矢印参照）、一時記憶回路１０００において保持される。その
後、読み出し回路１１１１によって一時記憶回路１０００からデータが読み出され（図３
（Ｂ）中、Ｆ２の矢印参照）、メモリセルアレイ２００に含まれる複数の記憶素子（メモ
リセル）のうち、ｘデコーダ２０２及びｙデコーダ２０１によって指定されたメモリセル
に書き込まれる（図３（Ｂ）中、Ｆ３の矢印参照）。ここで、ｘデコーダ２０２及びｙデ
コーダ２０１によって複数のメモリセルを同時に指定することができる。以下、同時に指
定される複数のメモリセルをブロックと呼ぶことにする。
また、メモリセルアレイ２００に含まれるメモリセルのうち、ｘデコーダ２０２及びｙ
デコーダ２０１によって指定されたメモリセル（またはブロック）に記憶されたデータは
、読み出し回路１１１１によって読み出される（図３（Ｂ）中、Ｆ４の矢印参照）、読み
出されたデータは一時記憶回路１０００に入力され（図３（Ｂ）中、Ｆ５の矢印参照）、
保持される。そして、一時記憶回路１０００に保持されたデータを、読み出し回路１１１
１によって読み出し（図３（Ｂ）中、Ｆ２の矢印参照）、記憶装置から出力する（図３（
Ｂ）中、Ｆ６の矢印参照）。
メモリセルアレイ２００に含まれるメモリセルのうち、ｘデコーダ２０２及びｙデコー
ダ２０１によって指定されたメモリセル（またはブロック）に記憶されたデータは、読み
出し回路１１１１によって読み出され（図３（Ｂ）中、Ｆ４の矢印参照）、読み出された
データが一時記憶回路１０００に入力され（図３（Ｂ）中、Ｆ５の矢印参照）、保持され
る。そして、一時記憶回路１０００に保持されたデータを、読み出し回路１１１１によっ
て読み出し（図３（Ｂ）中、Ｆ２の矢印参照）、ｘデコーダ２０２及びｙデコーダ２０１
によって指定された別のメモリセル（または別のブロック）に書き込む（図３（Ｂ）中、
Ｆ３の矢印参照）。こうして、メモリセルアレイ２００内で、データをコピーすることが
できる。
メモリセルアレイ２００に含まれるメモリセルのうち、ｘデコーダ２０２及びｙデコー
ダ２０１によって指定されたメモリセル（またはブロック）に記憶されたデータは、読み
出し回路１１１１によって読み出され（図３（Ｂ）中、Ｆ４の矢印参照）、読み出された
データが一時記憶回路１０００に入力され（図３（Ｂ）中、Ｆ５の矢印参照）、保持され
る。そして、一時記憶回路１０００に保持されたデータを、読み出し回路１１１１によっ
て読み出し（図３（Ｂ）中、Ｆ２の矢印参照）、ｘデコーダ２０２及びｙデコーダ２０１
によって指定された同じメモリセル（または同じブロック）に書き込む（図３（Ｂ）中、
Ｆ３の矢印参照）。こうして、メモリセルアレイ２００内で、データを再書き込み（リフ
レッシュ）することができる。
以上が、図３（Ｂ）に示す記憶装置２２２の駆動方法の一態様である。なお、メモリセ
ルアレイ２００から読み出し回路１１１１によって読み出したデータを、一時記憶回路１
０００に入力することなく、外部に出力してもよい。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態５）
本実施の形態では、実施の形態４で示した記憶装置を用いた信号処理回路の構成につい
て説明する。
図１６に、本発明の一態様に係る信号処理回路の一例を示す。信号処理回路は、一また
は複数の演算回路と、一または複数の記憶装置（レジスタ、メインメモリ等）とを少なく
とも有する。具体的に、図１６に示す信号処理回路１５０は、演算回路１５１、演算回路
１５２、レジスタ１５３、レジスタ１５４、メインメモリ１５５、制御装置１５６、電源
制御回路１５７を有する。
演算回路１５１、演算回路１５２は、単純な論理演算を行う論理回路をはじめ、加算器
、乗算器、さらには各種演算回路などを含む。そして、レジスタ１５３は、演算回路１５
１における演算処理の際に、データを一時的に保持する記憶装置である。レジスタ１５４
は、演算回路１５２における演算処理の際に、データを一時的に保持する記憶装置である
。
また、メインメモリ１５５は、制御装置１５６が実行するプログラムをデータとして記
憶する、或いは演算回路１５１、演算回路１５２からのデータを記憶することができる。
制御装置１５６は、信号処理回路１５０が有する演算回路１５１、演算回路１５２、レ
ジスタ１５３、レジスタ１５４、メインメモリ１５５の動作を統括的に制御する回路であ
る。なお、図１６では、制御装置１５６が信号処理回路１５０の一部である構成を示して
いるが、制御装置１５６は信号処理回路１５０の外部に設けられていても良い。
実施の形態１で示した一時記憶回路や、実施の形態４で示した記憶装置をメインメモリ
１５５に用いることで、メインメモリ１５５への電源電圧の供給を停止しても、データを
保持することができる。よって、信号処理回路１５０の消費電力を抑えることができる。
また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰することがで
きる。
また、メインメモリ１５５への電源電圧の供給が停止されるのに合わせて、メインメモ
リ１５５とデータのやり取りを行う演算回路または制御回路への、電源電圧の供給を停止
するようにしても良い。
また、電源制御回路１５７は、信号処理回路１５０が有する演算回路１５１、演算回路
１５２、レジスタ１５３、レジスタ１５４、メインメモリ１５５、制御装置１５６へ供給
する電源電圧の大きさを制御する。そして、電源電圧の供給を停止する場合、電源電圧の
供給を停止するためのスイッチング素子は、電源制御回路１５７に設けられていても良い
し、演算回路１５１、演算回路１５２、メインメモリ１５５、制御装置１５６のそれぞれ
に設けられていても良い。後者の場合、電源制御回路１５７は、必ずしも本発明の信号処
理回路に設ける必要はない。
なお、メインメモリ１５５と、演算回路１５１、演算回路１５２、制御装置１５６の間
に、キャッシュメモリとして機能する記憶装置を設けても良い。キャッシュメモリを設け
ることで、低速なメインメモリへのアクセスを減らして演算処理などの信号処理を高速化
させることができる。キャッシュメモリとして機能する記憶装置にも、実施の形態１で示
した一時記憶回路や、実施の形態４で示した記憶装置を用いることで、信号処理回路１５
０の消費電力を抑えることができる。また、電源電圧の供給を再開した後、短時間で電源
供給停止前の状態に復帰することができる。
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態６）
図１（Ｂ）に示した記憶素子１００ｂの作製方法について説明する。トランジスタ１０
２は、チャネルがシリコンに形成されるトランジスタである場合を例に挙げる。本実施の
形態では、トランジスタ１０２と、チャネルが酸化物半導体層に形成されるトランジスタ
１０１と、容量素子１０３とを例に挙げて、記憶素子１００ｂの作製方法について説明す
る。
なお、記憶素子１００ａにおけるトランジスタ１０１及びトランジスタ１０２は、記憶
素子１００ｂにおけるトランジスタ１０１及びトランジスタ１０２と同様に作製すること
ができる。記憶素子１００ｃにおけるトランジスタ１０４及び容量素子１０５は、記憶素
子１００ｂにおけるトランジスタ１０１及び容量素子１０３と同様に作製することができ
る。
更に、一時記憶回路が有するその他のトランジスタや容量素子も、記憶素子１００ｂに
おけるトランジスタ１０１、トランジスタ１０２、容量素子１０３と同様に作製すること
ができる。また、読み出し回路が有するトランジスタや容量素子も、記憶素子１００ｂに
おけるトランジスタ１０１、トランジスタ１０２、容量素子１０３と同様に作製すること
ができる。メモリセルアレイが有するトランジスタや容量素子も、記憶素子１００ｂにお
けるトランジスタ１０１、トランジスタ１０２、容量素子１０３と同様に作製することが
できる。
まず、図６（Ａ）に示すように、基板７００上に絶縁膜７０１と、単結晶の半導体基板
から分離された半導体膜７０２とを形成する。
基板７００として使用することができる素材に大きな制限はないが、少なくとも、後の
加熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、基板７００に
は、フュージョン法やフロート法で作製されるガラス基板、石英基板、半導体基板、セラ
ミック基板等を用いることができる。ガラス基板としては、後の加熱処理の温度が高い場
合には、歪み点が７３０℃以上のものを用いると良い。
また、本実施の形態では、半導体膜７０２が単結晶のシリコンである場合を例に挙げて
、以下、トランジスタ１０２の作製方法について説明する。なお、具体的な単結晶の半導
体膜７０２の作製方法の一例について、簡単に説明する。まず、単結晶の半導体基板であ
るボンド基板に、電界で加速されたイオンでなるイオンビームを注入し、ボンド基板の表
面から一定の深さの領域に、結晶構造が乱されることで局所的に脆弱化された脆化層を形
成する。脆化層が形成される領域の深さは、イオンビームの加速エネルギーとイオンビー
ムの入射角によって調節することができる。そして、ボンド基板と、絶縁膜７０１が形成
された基板７００とを、間に当該絶縁膜７０１が挟まるように貼り合わせる。貼り合わせ
は、ボンド基板と基板７００とを重ね合わせた後、ボンド基板と基板７００の一部に、１
Ｎ／ｃｍ２以上５００Ｎ／ｃｍ２以下、好ましくは１１Ｎ／ｃｍ２以上２０Ｎ／ｃｍ２以
下程度の圧力を加える。圧力を加えると、その部分からボンド基板と絶縁膜７０１とが接
合を開始し、最終的には密着した面全体に接合がおよぶ。次いで、加熱処理を行うことで
、脆化層に存在する微小ボイドどうしが結合して、微小ボイドの体積が増大する。その結
果、脆化層においてボンド基板の一部である単結晶半導体膜が、ボンド基板から分離する
。上記加熱処理の温度は、基板７００の歪み点を越えない温度とする。そして、上記単結
晶半導体膜をエッチング等により所望の形状に加工することで、半導体膜７０２を形成す
ることができる。
半導体膜７０２には、閾値電圧を制御するために、硼素、アルミニウム、ガリウムなど
のｐ型の導電性を付与する不純物元素、若しくはリン、砒素などのｎ型の導電性を付与す
る不純物元素を添加しても良い。閾値電圧を制御するための不純物元素の添加は、所定の
形状にエッチング加工する前の半導体膜に対して行っても良いし、所定の形状にエッチン
グ加工した後の半導体膜７０２に対して行っても良い。また、閾値電圧を制御するための
不純物元素の添加を、ボンド基板に対して行っても良い。若しくは、不純物元素の添加を
、閾値電圧を大まかに調整するためにボンド基板に対して行った上で、閾値電圧を微調整
するために、所定の形状にエッチング加工する前の半導体膜に対して、又は所定の形状に
エッチング加工した後の半導体膜７０２に対しても行っても良い。
なお、本実施の形態では、単結晶の半導体膜を用いる例について説明しているが、本発
明はこの構成に限定されない。例えば、絶縁膜７０１上に気相成長法を用いて形成された
多結晶、微結晶、非晶質の半導体膜を用いても良いし、上記半導体膜を公知の技術により
結晶化しても良い。公知の結晶化方法としては、レーザ光を用いたレーザ結晶化法、触媒
元素を用いる結晶化法がある。或いは、触媒元素を用いる結晶化法とレーザ結晶化法とを
組み合わせて用いることもできる。また、石英のような耐熱性に優れている基板を用いる
場合、電熱炉を使用した熱結晶化方法、赤外光を用いたランプ加熱結晶化法、触媒元素を
用いる結晶化法、９５０℃程度の高温加熱法を組み合わせた結晶化法を用いても良い。
次に、図６（Ｂ）に示すように、半導体膜７０２上にゲート絶縁膜７０３を形成した後
、ゲート絶縁膜７０３上にマスク７０５を形成し、導電性を付与する不純物元素を半導体
膜７０２の一部に添加することで、不純物領域７０４を形成する。
ゲート絶縁膜７０３は、高密度プラズマ処理、熱処理などを行うことにより半導体膜７
０２の表面を酸化又は窒化することで形成することができる。高密度プラズマ処理は、例
えばＨｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガスと酸素、酸化窒素、アンモニア、窒素、水素な
どの混合ガスとを用いて行う。この場合、プラズマの励起をマイクロ波の導入により行う
ことで、低電子温度で高密度のプラズマを生成することができる。このような高密度のプ
ラズマで生成された酸素ラジカル（ＯＨラジカルを含む場合もある）や窒素ラジカル（Ｎ
Ｈラジカルを含む場合もある）によって、半導体膜の表面を酸化又は窒化することにより
、１〜２０ｎｍ、望ましくは５〜１０ｎｍの絶縁膜が半導体膜に接するように形成できる
。例えば、亜酸化窒素（Ｎ２Ｏ）をＡｒで１〜３倍（流量比）に希釈して、１０〜３０Ｐ
ａの圧力にて３〜５ｋＷのマイクロ波（２．４５ＧＨｚ）電力を印加して半導体膜７０２
の表面を酸化若しくは窒化させる。この処理により１ｎｍ〜１０ｎｍ（好ましくは２ｎｍ
〜６ｎｍ）の絶縁膜を形成する。更に亜酸化窒素（Ｎ２Ｏ）とシラン（ＳｉＨ４）を導入
し、１０〜３０Ｐａの圧力にて３〜５ｋＷのマイクロ波（２．４５ＧＨｚ）電力を印加し
て気相成長法により酸化窒化珪素膜を形成してゲート絶縁膜を形成する。固相反応と気相
成長法による反応を組み合わせることにより界面準位密度が低く絶縁耐圧の優れたゲート
絶縁膜を形成することができる。
上述した高密度プラズマ処理による半導体膜の酸化又は窒化は固相反応で進むため、ゲ
ート絶縁膜７０３と半導体膜７０２との界面準位密度を極めて低くすることができる。ま
た高密度プラズマ処理により半導体膜７０２を直接酸化又は窒化することで、形成される
絶縁膜の厚さのばらつきを抑えることができる。また半導体膜が結晶性を有する場合、高
密度プラズマ処理を用いて半導体膜の表面を固相反応で酸化させることにより、結晶粒界
においてのみ酸化が速く進んでしまうのを抑え、均一性が良く、界面準位密度の低いゲー
ト絶縁膜を形成することができる。高密度プラズマ処理により形成された絶縁膜を、ゲー
ト絶縁膜の一部又は全部に含んで形成されるトランジスタは、特性のばらつきを抑えるこ
とができる。
また、プラズマＣＶＤ法又はスパッタリング法などを用い、酸化珪素、窒化酸化珪素、
酸化窒化珪素、窒化珪素、酸化ハフニウム、酸化アルミニウム又は酸化タンタル、酸化イ
ットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加
されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加された
ハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））等を含む膜を、単層で、
又は積層させることで、ゲート絶縁膜７０３を形成しても良い。
なお、本明細書において酸化窒化物とは、その組成として、窒素よりも酸素の含有量が
多い物質であり、また、窒化酸化物とは、その組成として、酸素よりも窒素の含有量が多
い物質を意味する。
ゲート絶縁膜７０３の厚さは、例えば、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎ
ｍ以上５０ｎｍ以下とすることができる。本実施の形態では、プラズマＣＶＤ法を用いて
、酸化珪素を含む単層の絶縁膜を、ゲート絶縁膜７０３として用いる。
次いで、マスク７０５を除去した後、図６（Ｃ）に示すように、ゲート絶縁膜７０３の
一部を除去して、不純物領域７０４と重畳する領域にエッチング等により開口部７０６を
形成した後、ゲート電極７０７及び導電膜７０８を形成する。
ゲート電極７０７及び導電膜７０８は、開口部７０６を覆うように導電膜を形成した後
、該導電膜を所定の形状に加工することで、形成することができる。導電膜７０８は、開
口部７０６において不純物領域７０４と接している。上記導電膜の形成にはＣＶＤ法、ス
パッタリング法、蒸着法、スピンコート法等を用いることができる。また、導電膜は、タ
ンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニ
ウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等を用いることができる。
上記金属を主成分とする合金を用いても良いし、上記金属を含む化合物を用いても良い。
又は、半導体膜に導電性を付与するリン等の不純物元素をドーピングした、多結晶珪素な
どの半導体を用いて形成しても良い。
なお、本実施の形態ではゲート電極７０７及び導電膜７０８を単層の導電膜で形成して
いるが、本実施の形態はこの構成に限定されない。ゲート電極７０７及び導電膜７０８は
積層された複数の導電膜で形成されていても良い。
２つの導電膜の組み合わせとして、１層目に窒化タンタル又はタンタルを、２層目にタ
ングステンを用いることができる。上記例の他に、窒化タングステンとタングステン、窒
化モリブデンとモリブデン、アルミニウムとタンタル、アルミニウムとチタン等が挙げら
れる。タングステンや窒化タンタルは、耐熱性が高いため、２層の導電膜を形成した後の
工程において、熱活性化を目的とした加熱処理を行うことができる。また、２層の導電膜
の組み合わせとして、例えば、ｎ型の導電性を付与する不純物元素がドーピングされた珪
素とニッケルシリサイド、ｎ型の導電性を付与する不純物元素がドーピングされた珪素と
タングステンシリサイド等も用いることができる。
３つ以上の導電膜を積層する３層構造の場合は、モリブデン膜とアルミニウム膜とモリ
ブデン膜の積層構造を採用するとよい。
また、ゲート電極７０７及び導電膜７０８に酸化インジウム、酸化インジウム酸化スズ
、酸化インジウム酸化亜鉛、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム
、又は酸化亜鉛ガリウム等の透光性を有する酸化物導電膜を用いることもできる。
なお、マスクを用いずに、液滴吐出法を用いて選択的にゲート電極７０７及び導電膜７
０８を形成しても良い。液滴吐出法とは、所定の組成物を含む液滴を細孔から吐出又は噴
出することで所定のパターンを形成する方法を意味し、インクジェット法などがその範疇
に含まれる。
また、ゲート電極７０７及び導電膜７０８は、導電膜を形成後、ＩＣＰ（Ｉｎｄｕｃｔ
ｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用い
、エッチング条件（コイル型の電極層に印加される電力量、基板側の電極層に印加される
電力量、基板側の電極温度等）を適宜調節することにより、所望のテーパー形状を有する
ようにエッチングすることができる。また、テーパー形状は、マスクの形状によっても角
度等を制御することができる。なお、エッチング用ガスとしては、塩素、塩化硼素、塩化
珪素もしくは四塩化炭素などの塩素系ガス、四弗化炭素、弗化硫黄もしくは弗化窒素など
のフッ素系ガス又は酸素を適宜用いることができる。
次に、図６（Ｄ）に示すように、ゲート電極７０７及び導電膜７０８をマスクとして一
導電性を付与する不純物元素を半導体膜７０２に添加することで、ゲート電極７０７と重
なるチャネル形成領域７１０と、チャネル形成領域７１０を間に挟む一対の不純物領域７
０９と、不純物領域７０４の一部に更に不純物元素が添加された不純物領域７１１とが、
半導体膜７０２に形成される。
本実施の形態では、半導体膜７０２にｐ型を付与する不純物元素（例えばボロン）を添
加する場合を例に挙げる。
次いで、図７（Ａ）に示すように、ゲート絶縁膜７０３、ゲート電極７０７、導電膜７
０８を覆うように、絶縁膜７１２、絶縁膜７１３を形成する。具体的に、絶縁膜７１２、
絶縁膜７１３は、酸化珪素、窒化珪素、窒化酸化珪素、酸化窒化珪素、窒化アルミニウム
、窒化酸化アルミニウムなどの無機の絶縁膜を用いることができる。特に、絶縁膜７１２
、絶縁膜７１３に誘電率の低い（ｌｏｗ−ｋ）材料を用いることで、各種電極や配線の重
なりに起因する容量を十分に低減することが可能になるため好ましい。なお、絶縁膜７１
２、絶縁膜７１３に、上記材料を用いた多孔性の絶縁膜を適用しても良い。多孔性の絶縁
膜では、密度の高い絶縁膜と比較して誘電率が低下するため、電極や配線に起因する寄生
容量を更に低減することが可能である。
本実施の形態では、絶縁膜７１２として酸化窒化珪素、絶縁膜７１３として窒化酸化珪
素を用いる場合を例に挙げる。また、本実施の形態では、ゲート電極７０７及び導電膜７
０８上に絶縁膜７１２、絶縁膜７１３を形成している場合を例示しているが、本発明はゲ
ート電極７０７及び導電膜７０８上に絶縁膜を１層だけ形成していても良いし、３層以上
の複数の絶縁膜を積層するように形成していても良い。
次いで、図７（Ｂ）に示すように、絶縁膜７１２及び絶縁膜７１３にＣＭＰ（化学的機
械研磨）処理やエッチング処理を行うことにより、ゲート電極７０７及び導電膜７０８の
表面を露出させる。なお、後に形成されるトランジスタ１０１の特性を向上させるために
、絶縁膜７１２、絶縁膜７１３の表面は可能な限り平坦にしておくことが好ましい。
以上の工程により、トランジスタ１０２を形成することができる。
次いで、トランジスタ１０１の作製方法について説明する。まず、図７（Ｃ）に示すよ
うに、絶縁膜７１２又は絶縁膜７１３上に酸化物半導体層７１６を形成する。
酸化物半導体層７１６は、絶縁膜７１２及び絶縁膜７１３上に形成した酸化物半導体膜
を所望の形状に加工することで、形成することができる。上記酸化物半導体膜の膜厚は、
２ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下、更に好ましくは３ｎｍ
以上２０ｎｍ以下とする。酸化物半導体膜は、酸化物半導体をターゲットとして用い、ス
パッタ法により成膜する。また、酸化物半導体膜は、希ガス（例えばアルゴン）雰囲気下
、酸素雰囲気下、又は希ガス（例えばアルゴン）及び酸素混合雰囲気下においてスパッタ
法により形成することができる。
なお、酸化物半導体膜をスパッタ法により成膜する前に、アルゴンガスを導入してプラ
ズマを発生させる逆スパッタを行い、絶縁膜７１２及び絶縁膜７１３の表面に付着してい
る塵埃を除去することが好ましい。逆スパッタとは、ターゲット側に電圧を印加せずに、
アルゴン雰囲気下で基板側にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成
して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウムなどを用
いてもよい。また、アルゴン雰囲気に酸素、亜酸化窒素などを加えた雰囲気で行ってもよ
い。また、アルゴン雰囲気に塩素、四フッ化炭素などを加えた雰囲気で行ってもよい。
酸化物半導体層としては、少なくともＩｎ、Ｇａ、Ｓｎ及びＺｎから選ばれた一種以上
の元素を含有する。例えば、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸
化物半導体や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−
Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｇａ−Ｚ
ｎ−Ｏ系酸化物半導体、Ａｌ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系
酸化物半導体や、二元系金属の酸化物であるＩｎ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｚｎ
−Ｏ系酸化物半導体、Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｚｎ−Ｍｇ−Ｏ系酸化物半導体、
Ｓｎ−Ｍｇ−Ｏ系酸化物半導体、Ｉｎ−Ｍｇ−Ｏ系酸化物半導体や、Ｉｎ−Ｇａ−Ｏ系の
材料、一元系金属の酸化物であるＩｎ−Ｏ系酸化物半導体、Ｓｎ−Ｏ系酸化物半導体、Ｚ
ｎ−Ｏ系酸化物半導体などを用いることができる。また、上記酸化物半導体にＩｎとＧａ
とＳｎとＺｎ以外の元素、例えばＳｉＯ２を含ませてもよい。
例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体とは、インジウム（Ｉｎ）、ガリウム（
Ｇａ）、亜鉛（Ｚｎ）を有する酸化物半導体、という意味であり、その組成比は問わない
。
また、酸化物半導体層は、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される薄膜
を用いることができる。ここで、Ｍは、Ｚｎ、Ｇａ、Ａｌ、Ｍｎ及びＣｏから選ばれた一
または複数の金属元素を示す。例えばＭとして、Ｇａ、Ｇａ及びＡｌ、Ｇａ及びＭｎ、ま
たはＧａ及びＣｏなどがある。
また、酸化物半導体としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲットの
組成比は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ２Ｏ
３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比
に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝
１５：１〜１．５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１５：２〜３：４）
とする。例えば、Ｉｎ−Ｚｎ−Ｏ系酸化物半導体の形成に用いるターゲットは、原子数比
がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。
本実施の形態では、Ｉｎ（インジウム）、Ｇａ（ガリウム）、及びＺｎ（亜鉛）を含む
ターゲットを用いたスパッタ法により得られる膜厚３０ｎｍのＩｎ−Ｇａ−Ｚｎ−Ｏ系酸
化物半導体の薄膜を、酸化物半導体膜として用いる。上記ターゲットとして、例えば、各
金属の組成比がＩｎ：Ｇａ：Ｚｎ＝１：１：０．５、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、又
はＩｎ：Ｇａ：Ｚｎ＝１：１：２であるターゲットを用いることができる。また、Ｉｎ、
Ｇａ、及びＺｎを含むターゲットの充填率は９０％以上１００％以下、好ましくは９５％
以上１００％未満である。充填率の高いターゲットを用いることにより、成膜した酸化物
半導体膜は緻密な膜となる。
本実施の形態では、減圧状態に保持された処理室内に基板を保持し、処理室内の残留水
分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、上記ターゲットを用い
て酸化物半導体膜を成膜する。成膜時に、基板温度を１００℃以上６００℃以下、好まし
くは２００℃以上４００℃以下としても良い。基板を加熱しながら成膜することにより、
成膜した酸化物半導体膜に含まれる不純物濃度を低減することができる。また、スパッタ
リングによる損傷が軽減される。処理室内の残留水分を除去するためには、吸着型の真空
ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリ
メーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコ
ールドトラップを加えたものであってもよい。クライオポンプを用いて処理室を排気する
と、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原
子を含む化合物も）等が排気されるため、当該処理室で成膜した酸化物半導体膜に含まれ
る不純物の濃度を低減できる。
成膜条件の一例としては、基板とターゲットの間との距離を１００ｍｍ、圧力０．６Ｐ
ａ、直流（ＤＣ）電源０．５ｋＷ、酸素（酸素流量比率１００％）雰囲気下の条件が適用
される。なお、パルス直流（ＤＣ）電源を用いると、成膜時に発生する塵埃が軽減でき、
膜厚分布も均一となるために好ましい。
また、スパッタリング装置の処理室のリークレートを１×１０−１０Ｐａ・ｍ３／秒以
下とすることで、スパッタリング法による成膜途中における酸化物半導体膜への、アルカ
リ金属、水素化物等の不純物の混入を低減することができる。また、排気系として上述し
た吸着型の真空ポンプを用いることで、排気系からのアルカリ金属、水素原子、水素分子
、水、水酸基、または水素化物等の不純物の逆流を低減することができる。
また、ターゲットの純度を、９９．９９％以上とすることで、酸化物半導体膜に混入す
るアルカリ金属、水素原子、水素分子、水、水酸基、または水素化物等を低減することが
できる。また、当該ターゲットを用いることで、酸化物半導体膜において、リチウム、ナ
トリウム、カリウム等のアルカリ金属の濃度を低減することができる。
なお、酸化物半導体膜に水素、水酸基及び水分がなるべく含まれないようにするために
、成膜の前処理として、スパッタリング装置の予備加熱室で絶縁膜７１２及び絶縁膜７１
３までが形成された基板７００を予備加熱し、基板７００に吸着した水分又は水素などの
不純物を脱離し排気することが好ましい。なお、予備加熱の温度は、１００℃以上４００
℃以下、好ましくは１５０℃以上３００℃以下である。また、予備加熱室に設ける排気手
段はクライオポンプが好ましい。なお、この予備加熱の処理は省略することもできる。ま
た、この予備加熱は、後に行われるゲート絶縁膜７２１の成膜前に、導電膜７１９、導電
膜７２０まで形成した基板７００にも同様に行ってもよい。
なお、酸化物半導体層７１６を形成するためのエッチングは、ドライエッチングでもウ
ェットエッチングでもよく、両方を用いてもよい。ドライエッチングに用いるエッチング
ガスとしては、塩素を含むガス（塩素系ガス、例えば塩素（Ｃｌ２）、三塩化硼素（ＢＣ
ｌ３）、四塩化珪素（ＳｉＣｌ４）、四塩化炭素（ＣＣｌ４）など）が好ましい。また、
フッ素を含むガス（フッ素系ガス、例えば四弗化炭素（ＣＦ４）、六弗化硫黄（ＳＦ６）
、三弗化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）など）、臭化水素（ＨＢｒ）
、酸素（Ｏ２）、これらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを添
加したガス、などを用いることができる。
ドライエッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃ
ｈｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘
導結合型プラズマ）エッチング法を用いることができる。所望の形状にエッチングできる
ように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加され
る電力量、基板側の電極温度等）を適宜調節する。
ウェットエッチングに用いるエッチング液として、燐酸と酢酸と硝酸を混ぜた溶液、ク
エン酸やシュウ酸などの有機酸を用いることができる。本実施の形態では、ＩＴＯ−０７
Ｎ（関東化学社製）を用いる。
酸化物半導体層７１６を形成するためのレジストマスクをインクジェット法で形成して
もよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため
、製造コストを低減できる。
なお、次工程の導電膜を形成する前に逆スパッタを行い、酸化物半導体層７１６及び絶
縁膜７１２及び絶縁膜７１３の表面に付着しているレジスト残渣などを除去することが好
ましい。
なお、スパッタ等で成膜された酸化物半導体膜中には、不純物としての水分又は水素（
水酸基を含む）が多量に含まれていることがある。水分又は水素はドナー準位を形成しや
すいため、酸化物半導体にとっては不純物である。そこで、本発明の一態様では、酸化物
半導体膜中の水分又は水素などの不純物を低減（脱水化または脱水素化）するために、酸
化物半導体層７１６に対して、減圧雰囲気下、窒素や希ガスなどの不活性ガス雰囲気下、
酸素ガス雰囲気下、又は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法
）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下
、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）雰囲気下で、酸化物半導
体層７１６に加熱処理を施す。
酸化物半導体層７１６に加熱処理を施すことで、酸化物半導体層７１６中の水分又は水
素を脱離させることができる。具体的には、２５０℃以上７５０℃以下、好ましくは４０
０℃以上基板の歪み点未満の温度で加熱処理を行えば良い。例えば、５００℃、３分間以
上６分間以下程度で行えばよい。加熱処理にＲＴＡ法を用いれば、短時間に脱水化又は脱
水素化が行えるため、ガラス基板の歪点を超える温度でも処理することができる。
本実施の形態では、加熱処理装置の一つである電気炉を用いる。
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導又は熱
輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、ＧＲＴＡ（Ｇａｓ
Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ
Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎ
ｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライ
ドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧
水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置
である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。気体には、ア
ルゴンなどの希ガス、又は窒素のような、加熱処理によって被処理物と反応しない不活性
気体が用いられる。
加熱処理においては、窒素、又はヘリウム、ネオン、アルゴン等の希ガスに、水分又は
水素などが含まれないことが好ましい。又は、加熱処理装置に導入する窒素、又はヘリウ
ム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは
７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１
ｐｐｍ以下）とすることが好ましい。
なお、酸化物半導体は不純物に対して鈍感であり、膜中にはかなりの金属不純物が含ま
れていても問題がなく、ナトリウムのようなアルカリ金属が多量に含まれる廉価なソーダ
石灰ガラスも使えると指摘されている（神谷、野村、細野、「アモルファス酸化物半導体
の物性とデバイス開発の現状」、固体物理、２００９年９月号、Ｖｏｌ．４４、ｐｐ．６
２１−６３３．）。しかし、このような指摘は適切でない。アルカリ金属は酸化物半導体
を構成する元素ではないため、不純物である。アルカリ土類金属も、酸化物半導体を構成
する元素ではない場合において、不純物となる。特に、アルカリ金属のうちＮａは、酸化
物半導体層に接する絶縁膜が酸化物である場合、当該絶縁膜中に拡散してＮａ＋となる。
また、Ｎａは、酸化物半導体層内において、酸化物半導体を構成する金属と酸素の結合を
分断する、或いは、その結合中に割り込む。その結果、例えば、閾値電圧がマイナス方向
にシフトすることによるノーマリオン化、移動度の低下等の、トランジスタの特性の劣化
が起こり、加えて、特性のばらつきも生じる。この不純物によりもたらされるトランジス
タの特性の劣化と、特性のばらつきは、酸化物半導体層中の水素濃度が十分に低い場合に
おいて顕著に現れる。従って、酸化物半導体層中の水素濃度が１×１０１８／ｃｍ３以下
、より好ましくは１×１０１７／ｃｍ３以下である場合には、上記不純物の濃度を低減す
ることが望ましい。具体的に、二次イオン質量分析法によるＮａ濃度の測定値は、５×１
０１６／ｃｍ３以下、好ましくは１×１０１６／ｃｍ３以下、更に好ましくは１×１０１
５／ｃｍ３以下とするとよい。同様に、Ｌｉ濃度の測定値は、５×１０１５／ｃｍ３以下
、好ましくは１×１０１５／ｃｍ３以下とするとよい。同様に、Ｋ濃度の測定値は、５×
１０１５／ｃｍ３以下、好ましくは１×１０１５／ｃｍ３以下とするとよい。
なお、酸化物半導体層は、アモルファス（非晶質）であってもよいし、結晶性を有して
いてもよい。後者の場合、単結晶でもよいし、多結晶でもよいし、一部分が結晶性を有す
る構成でもよいし、アモルファス中に結晶性を有する部分を含む構造でもよいし、非アモ
ルファスでもよい。例えば、酸化物半導体層として、ｃ軸配向し、かつａｂ面、表面また
は界面の方向から見て三角形状または六角形状の原子配列を有し、ｃ軸においては金属原
子が層状または金属原子と酸素原子とが層状に配列しており、ａｂ面においてはａ軸また
はｂ軸の向きが異なる（ｃ軸を中心に回転した）結晶を（ＣＡＡＣ：Ｃ Ａｘｉｓ Ａｌ
ｉｇｎｅｄ Ｃｒｙｓｔａｌともいう。）を含む酸化物を用いることができる。
ＣＡＡＣを含む酸化物を用いた酸化物半導体膜は、スパッタリング法によっても作製す
ることができる。スパッタリング法によってＣＡＡＣを得るには酸化物半導体膜の堆積初
期段階において六方晶の結晶が形成されるようにすることと、当該結晶を種として結晶が
成長されるようにすることが肝要である。そのためには、ターゲットと基板の距離を広く
とり（例えば、１５０ｍｍ〜２００ｍｍ程度）、基板加熱温度を１００℃〜５００℃、好
適には２００℃〜４００℃、さらに好適には２５０℃〜３００℃にすると好ましい。また
、これに加えて、成膜時の基板加熱温度よりも高い温度で、堆積された酸化物半導体膜を
熱処理することで膜中に含まれるミクロな欠陥や、積層界面の欠陥を修復することができ
る。
ＣＡＡＣを含む酸化物とは、広義に、非単結晶であって、そのａｂ面に垂直な方向から
見て、三角形、六角形、正三角形または正六角形の原子配列を有し、かつｃ軸方向に垂直
な方向から見て、金属原子が層状、または金属原子と酸素原子が層状に配列した相を含む
結晶をいう。
ＣＡＡＣは単結晶ではないが、非晶質のみから形成されているものでもない。また、Ｃ
ＡＡＣは結晶化した部分（結晶部分）を含むが、１つの結晶部分と他の結晶部分の境界を
明確に判別できないこともある。
ＣＡＡＣに酸素が含まれる場合、酸素の一部は窒素で置換されてもよい。また、ＣＡＡ
Ｃを構成する個々の結晶部分のｃ軸は一定の方向（例えば、ＣＡＡＣを支持する基板面、
ＣＡＡＣの表面などに垂直な方向）に揃っていてもよい。または、ＣＡＡＣを構成する個
々の結晶部分のａｂ面の法線は一定の方向（例えば、ＣＡＡＣを支持する基板面、ＣＡＡ
Ｃの表面などに垂直な方向）を向いていてもよい。
ＣＡＡＣは、その組成などに応じて、導体であったり、半導体であったり、絶縁体であ
ったりする。また、その組成などに応じて、可視光に対して透明であったり不透明であっ
たりする。
このようなＣＡＡＣの例として、膜状に形成され、膜表面または支持する基板面に垂直
な方向から観察すると三角形または六角形の原子配列が認められ、かつその膜断面を観察
すると金属原子または金属原子および酸素原子（または窒素原子）の層状配列が認められ
る結晶を挙げることもできる。
次いで、図８（Ａ）に示すように、ゲート電極７０７と接し、なおかつ酸化物半導体層
７１６とも接する導電膜７１９と、導電膜７０８と接し、なおかつ酸化物半導体層７１６
とも接する導電膜７２０とを形成する。導電膜７１９及び導電膜７２０は、ソース電極又
はドレイン電極として機能する。
具体的に、導電膜７１９及び導電膜７２０は、ゲート電極７０７及び導電膜７０８を覆
うようにスパッタ法や真空蒸着法で導電膜を形成した後、該導電膜を所定の形状に加工す
ることで、形成することができる。
導電膜７１９及び導電膜７２０となる導電膜は、アルミニウム、クロム、銅、タンタル
、チタン、モリブデン、タングステンからから選ばれた元素、又は上述した元素を成分と
する合金か、上述した元素を組み合わせた合金膜等が挙げられる。また、アルミニウム、
銅などの金属膜の下側もしくは上側にクロム、タンタル、チタン、モリブデン、タングス
テンなどの高融点金属膜を積層させた構成としても良い。また、アルミニウム又は銅は、
耐熱性や腐食性の問題を回避するために、高融点金属材料と組み合わせて用いると良い。
高融点金属材料としては、モリブデン、チタン、クロム、タンタル、タングステン、ネオ
ジム、スカンジウム、イットリウム等を用いることができる。
また、導電膜７１９及び導電膜７２０となる導電膜は、単層構造でも、２層以上の積層
構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜
上にチタン膜を積層する２層構造、チタン膜と、そのチタン膜上に重ねてアルミニウム膜
を積層し、更にその上にチタン膜を成膜する３層構造などが挙げられる。また、Ｃｕ−Ｍ
ｇ−Ａｌ合金、Ｍｏ−Ｔｉ合金、Ｔｉ、Ｍｏ、は、酸化膜との密着性が高い。よって、下
層にＣｕ−Ｍｇ−Ａｌ合金、Ｍｏ−Ｔｉ合金、Ｔｉ、或いはＭｏで構成される導電膜、上
層にＣｕで構成される導電膜を積層し、上記積層された導電膜を導電膜７１９及び導電膜
７２０に用いることで、酸化膜である絶縁膜と、導電膜７１９及び導電膜７２０との密着
性を高めることができる。
また、導電膜７１９及び導電膜７２０となる導電膜としては、導電性の金属酸化物で形
成しても良い。導電性の金属酸化物としては酸化インジウム、酸化スズ、酸化亜鉛、酸化
インジウム酸化スズ、酸化インジウム酸化亜鉛又は前記金属酸化物材料にシリコン若しく
は酸化シリコンを含ませたものを用いることができる。
導電膜形成後に加熱処理を行う場合には、この加熱処理に耐える耐熱性を導電膜に持た
せることが好ましい。
なお、導電膜のエッチングの際に、酸化物半導体層７１６がなるべく除去されないよう
にそれぞれの材料及びエッチング条件を適宜調節する。エッチング条件によっては、酸化
物半導体層７１６の露出した部分が一部エッチングされることで、溝部（凹部）が形成さ
れることもある。
本実施の形態では、導電膜にチタン膜を用いる。そのため、アンモニアと過酸化水素水
を含む溶液（アンモニア過水）を用いて、選択的に導電膜をウェットエッチングすること
ができる。具体的には、３１重量％の過酸化水素水と、２８重量％のアンモニア水と水と
を、体積比５：２：２で混合したアンモニア過水を用いる。或いは、塩素（Ｃｌ２）、塩
化硼素（ＢＣｌ３）などを含むガスを用いて、導電膜をドライエッチングしても良い。
なお、フォトリソグラフィ工程で用いるフォトマスク数及び工程数を削減するため、透
過した光に多段階の強度をもたせる多階調マスクによって形成されたレジストマスクを用
いてエッチング工程を行ってもよい。多階調マスクを用いて形成したレジストマスクは複
数の膜厚を有する形状となり、エッチングを行うことで更に形状を変形することができる
ため、異なるパターンに加工する複数のエッチング工程に用いることができる。よって、
一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジス
トマスクを形成することができる。よって露光マスク数を削減することができ、対応する
フォトリソグラフィ工程も削減できるため、工程の簡略化が可能となる。
また、酸化物半導体層７１６と、ソース電極又はドレイン電極として機能する導電膜７
１９及び導電膜７２０との間に、ソース領域及びドレイン領域として機能する酸化物導電
膜を設けるようにしても良い。酸化物導電膜の材料としては、酸化亜鉛を成分として含む
ものが好ましく、酸化インジウムを含まないものであることが好ましい。そのような酸化
物導電膜として、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、酸化亜鉛
ガリウムなどを適用することができる。
例えば、酸化物導電膜を形成する場合、酸化物導電膜を形成するためのエッチング加工
と、導電膜７１９及び導電膜７２０を形成するためのエッチング加工とを一括で行うよう
にしても良い。
ソース領域及びドレイン領域として機能する酸化物導電膜を設けることで、酸化物半導
体層７１６と導電膜７１９及び導電膜７２０の間の抵抗を下げることができるので、トラ
ンジスタの高速動作を実現させることができる。また、ソース領域及びドレイン領域とし
て機能する酸化物導電膜を設けることで、トランジスタの耐圧を高めることができる。
次いで、Ｎ２Ｏ、Ｎ２、又はＡｒなどのガスを用いたプラズマ処理を行うようにしても
良い。このプラズマ処理によって露出している酸化物半導体層の表面に付着した水などを
除去する。また、酸素とアルゴンの混合ガスを用いてプラズマ処理を行ってもよい。
なお、プラズマ処理を行った後、図８（Ｂ）に示すように、導電膜７１９及び導電膜７
２０と、酸化物半導体層７１６とを覆うように、ゲート絶縁膜７２１を形成する。そして
、ゲート絶縁膜７２１上において、酸化物半導体層７１６と重なる位置にゲート電極７２
２を形成し、導電膜７１９と重なる位置に導電膜７２３を形成する。
ゲート絶縁膜７２１は、ゲート絶縁膜７０３と同様の材料、同様の積層構造を用いて形
成することが可能である。なお、ゲート絶縁膜７２１は、水分や、水素などの不純物を極
力含まないことが望ましく、単層の絶縁膜であっても良いし、積層された複数の絶縁膜で
構成されていても良い。ゲート絶縁膜７２１に水素が含まれると、その水素が酸化物半導
体層７１６へ侵入し、又は水素が酸化物半導体層７１６中の酸素を引き抜き、酸化物半導
体層７１６が低抵抗化（ｎ型化）してしまい、寄生チャネルが形成されるおそれがある。
よって、ゲート絶縁膜７２１はできるだけ水素を含まない膜になるように、成膜方法に水
素を用いないことが重要である。上記ゲート絶縁膜７２１には、バリア性の高い材料を用
いるのが望ましい。例えば、バリア性の高い絶縁膜として、窒化珪素膜、窒化酸化珪素膜
、窒化アルミニウム膜、又は窒化酸化アルミニウム膜などを用いることができる。複数の
積層された絶縁膜を用いる場合、窒素の含有比率が低い酸化珪素膜、酸化窒化珪素膜など
の絶縁膜を、上記バリア性の高い絶縁膜よりも、酸化物半導体層７１６に近い側に形成す
る。そして、窒素の含有比率が低い絶縁膜を間に挟んで、導電膜７１９及び導電膜７２０
及び酸化物半導体層７１６と重なるように、バリア性の高い絶縁膜を形成する。バリア性
の高い絶縁膜を用いることで、酸化物半導体層７１６内、ゲート絶縁膜７２１内、或いは
、酸化物半導体層７１６と他の絶縁膜の界面とその近傍に、水分又は水素などの不純物が
入り込むのを防ぐことができる。また、酸化物半導体層７１６に接するように窒素の比率
が低い酸化珪素膜、酸化窒化珪素膜などの絶縁膜を形成することで、バリア性の高い材料
を用いた絶縁膜が直接酸化物半導体層７１６に接するのを防ぐことができる。
本実施の形態では、スパッタ法で形成された膜厚２００ｎｍの酸化珪素膜上に、スパッ
タ法で形成された膜厚１００ｎｍの窒化珪素膜を積層させた構造を有する、ゲート絶縁膜
７２１を形成する。成膜時の基板温度は、室温以上３００℃以下とすればよく、本実施の
形態では１００℃とする。
なお、ゲート絶縁膜７２１を形成した後に、加熱処理を施しても良い。加熱処理は、窒
素、超乾燥空気、又は希ガス（アルゴン、ヘリウムなど）の雰囲気下において、好ましく
は２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下で行う。上記ガスは、水
の含有量が２０ｐｐｍ以下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下で
あることが望ましい。本実施の形態では、例えば、窒素雰囲気下で２５０℃、１時間の加
熱処理を行う。或いは、導電膜７１９及び導電膜７２０を形成する前に、水分又は水素を
低減させるための酸化物半導体層に対して行った先の加熱処理と同様に、高温短時間のＲ
ＴＡ処理を行っても良い。酸素を含むゲート絶縁膜７２１が設けられた後に、加熱処理が
施されることによって、酸化物半導体層７１６に対して行った先の加熱処理により、酸化
物半導体層７１６に酸素欠損が発生していたとしても、ゲート絶縁膜７２１から酸化物半
導体層７１６に酸素が供与される。そして、酸化物半導体層７１６に酸素が供与されるこ
とで、酸化物半導体層７１６において、ドナーとなる酸素欠損を低減し、化学量論的組成
比を満たすことが可能である。酸化物半導体層７１６には、化学量論的組成比を超える量
の酸素が含まれていることが好ましい。その結果、酸化物半導体層７１６をｉ型に近づけ
ることができ、酸素欠損によるトランジスタの電気特性のばらつきを軽減し、電気特性の
向上を実現することができる。この加熱処理を行うタイミングは、ゲート絶縁膜７２１の
形成後であれば特に限定されず、他の工程、例えば樹脂膜形成時の加熱処理や、透明導電
膜を低抵抗化させるための加熱処理と兼ねることで、工程数を増やすことなく、酸化物半
導体層７１６をｉ型に近づけることができる。
また、酸素雰囲気下で酸化物半導体層７１６に加熱処理を施すことで、酸化物半導体に
酸素を添加し、酸化物半導体層７１６中においてドナーとなる酸素欠損を低減させても良
い。加熱処理の温度は、例えば１００℃以上３５０℃未満、好ましくは１５０℃以上２５
０℃未満で行う。上記酸素雰囲気下の加熱処理に用いられる酸素ガスには、水、水素など
が含まれないことが好ましい。又は、加熱処理装置に導入する酸素ガスの純度を、６Ｎ（
９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち酸素中の
不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
或いは、イオン注入法又はイオンドーピング法などを用いて、酸化物半導体層７１６に
酸素を添加することで、ドナーとなる酸素欠損を低減させても良い。例えば、２．４５Ｇ
Ｈｚのマイクロ波でプラズマ化した酸素を酸化物半導体層７１６に添加すれば良い。
また、ゲート電極７２２及び導電膜７２３は、ゲート絶縁膜７２１上に導電膜を形成し
た後、該導電膜をエッチング加工することで形成することができる。ゲート電極７２２及
び導電膜７２３は、ゲート電極７０７、或いは導電膜７１９及び導電膜７２０と同様の材
料を用いて形成することが可能である。
ゲート電極７２２及び導電膜７２３の膜厚は、１０ｎｍ〜４００ｎｍ、好ましくは１０
０ｎｍ〜２００ｎｍとする。本実施の形態では、タングステンターゲットを用いたスパッ
タ法により１５０ｎｍのゲート電極用の導電膜を形成した後、該導電膜をエッチングによ
り所望の形状に加工することで、ゲート電極７２２及び導電膜７２３を形成する。なお、
レジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット
法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
以上の工程により、トランジスタ１０１が形成される。
なお、ゲート絶縁膜７２１を間に挟んで導電膜７１９と導電膜７２３とが重なる部分が
、容量素子１０３に相当する。
また、トランジスタ１０１はシングルゲート構造のトランジスタを用いて説明したが、
必要に応じて、電気的に接続された複数のゲート電極を有することで、チャネル形成領域
を複数有する、マルチゲート構造のトランジスタも形成することができる。
なお、酸化物半導体層７１６に接する絶縁膜（本実施の形態においては、ゲート絶縁膜
７２１が該当する。）は、第１３族元素及び酸素を含む絶縁材料を用いるようにしても良
い。酸化物半導体材料には第１３族元素を含むものが多く、第１３族元素を含む絶縁材料
は酸化物半導体との相性が良く、これを酸化物半導体層に接する絶縁膜に用いることで、
酸化物半導体層との界面の状態を良好に保つことができる。
第１３族元素を含む絶縁材料とは、絶縁材料に一又は複数の第１３族元素を含むことを
意味する。第１３族元素を含む絶縁材料としては、例えば、酸化ガリウム、酸化アルミニ
ウム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどがある。ここで、酸化
アルミニウムガリウムとは、ガリウムの含有量（原子％）よりアルミニウムの含有量（原
子％）が多いものを示し、酸化ガリウムアルミニウムとは、ガリウムの含有量（原子％）
がアルミニウムの含有量（原子％）以上のものを示す。
例えば、ガリウムを含有する酸化物半導体層に接して絶縁膜を形成する場合に、絶縁膜
に酸化ガリウムを含む材料を用いることで酸化物半導体層と絶縁膜の界面特性を良好に保
つことができる。例えば、酸化物半導体層と酸化ガリウムを含む絶縁膜とを接して設ける
ことにより、酸化物半導体層と絶縁膜の界面における水素のパイルアップを低減すること
ができる。なお、絶縁膜に酸化物半導体の成分元素と同じ族の元素を用いる場合には、同
様の効果を得ることが可能である。例えば、酸化アルミニウムを含む材料を用いて絶縁膜
を形成することも有効である。なお、酸化アルミニウムは、水を透過させにくいという特
性を有しているため、当該材料を用いることは、酸化物半導体層への水の侵入防止という
点においても好ましい。
また、酸化物半導体層７１６に接する絶縁膜は、酸素雰囲気下による熱処理や、酸素ド
ープなどにより、絶縁材料を化学量論的組成比より酸素が多い状態とすることが好ましい
。酸素ドープとは、酸素をバルクに添加することをいう。なお、当該バルクの用語は、酸
素を薄膜表面のみでなく薄膜内部に添加することを明確にする趣旨で用いている。また、
酸素ドープには、プラズマ化した酸素をバルクに添加する酸素プラズマドープが含まれる
。また、酸素ドープは、イオン注入法又はイオンドーピング法を用いて行ってもよい。
例えば、酸化物半導体層７１６に接する絶縁膜として酸化ガリウムを用いた場合、酸素
雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムの組成をＧａ２Ｏ
Ｘ（Ｘ＝３＋α、０＜α＜１）とすることができる。
また、酸化物半導体層７１６に接する絶縁膜として酸化アルミニウムを用いた場合、酸
素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化アルミニウムの組成をＡ
ｌ２ＯＸ（Ｘ＝３＋α、０＜α＜１）とすることができる。
また、酸化物半導体層７１６に接する絶縁膜として酸化ガリウムアルミニウム（酸化ア
ルミニウムガリウム）を用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うこ
とにより、酸化ガリウムアルミニウム（酸化アルミニウムガリウム）の組成をＧａＸＡｌ
２−ＸＯ３＋α（０＜Ｘ＜２、０＜α＜１）とすることができる。
酸素ドープ処理を行うことにより、化学量論的組成比より酸素が多い領域を有する絶縁
膜を形成することができる。このような領域を備える絶縁膜と酸化物半導体層が接するこ
とにより、絶縁膜中の過剰な酸素が酸化物半導体層に供給され、酸化物半導体層中、又は
酸化物半導体層と絶縁膜の界面における酸素欠陥を低減し、酸化物半導体層をｉ型化又は
ｉ型に限りなく近くすることができる。
なお、化学量論的組成比より酸素が多い領域を有する絶縁膜は、酸化物半導体層７１６
に接する絶縁膜のうち、上層に位置する絶縁膜又は下層に位置する絶縁膜のうち、どちら
か一方のみに用いても良いが、両方の絶縁膜に用いる方が好ましい。化学量論的組成比よ
り酸素が多い領域を有する絶縁膜を、酸化物半導体層７１６に接する絶縁膜の、上層及び
下層に位置する絶縁膜に用い、酸化物半導体層７１６を挟む構成とすることで、上記効果
をより高めることができる。
また、酸化物半導体層７１６の上層又は下層に用いる絶縁膜は、上層と下層で同じ構成
元素を有する絶縁膜としても良いし、異なる構成元素を有する絶縁膜としても良い。例え
ば、上層と下層とも、組成がＧａ２ＯＸ（Ｘ＝３＋α、０＜α＜１）の酸化ガリウムとし
ても良いし、上層と下層の一方を組成がＧａ２ＯＸ（Ｘ＝３＋α、０＜α＜１）の酸化ガ
リウムとし、他方を組成がＡｌ２ＯＸ（Ｘ＝３＋α、０＜α＜１）の酸化アルミニウムと
しても良い。
また、酸化物半導体層７１６に接する絶縁膜は、化学量論的組成比より酸素が多い領域
を有する絶縁膜の積層としても良い。例えば、酸化物半導体層７１６の上層に組成がＧａ
２ＯＸ（Ｘ＝３＋α、０＜α＜１）の酸化ガリウムを形成し、その上に組成がＧａＸＡｌ
２−ＸＯ３＋α（０＜Ｘ＜２、０＜α＜１）の酸化ガリウムアルミニウム（酸化アルミニ
ウムガリウム）を形成してもよい。なお、酸化物半導体層７１６の下層を、化学量論的組
成比より酸素が多い領域を有する絶縁膜の積層としても良いし、酸化物半導体層７１６の
上層及び下層の両方を、化学量論的組成比より酸素が多い領域を有する絶縁膜の積層とし
ても良い。
次に、図８（Ｃ）に示すように、ゲート絶縁膜７２１、導電膜７２３、ゲート電極７２
２を覆うように、絶縁膜７２４を形成する。絶縁膜７２４は、ＰＶＤ法やＣＶＤ法などを
用いて形成することができる。また、酸化珪素、酸化窒化珪素、窒化珪素、酸化ハフニウ
ム、酸化ガリウム、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成すること
ができる。なお、絶縁膜７２４には、誘電率の低い材料や、誘電率の低い構造（多孔性の
構造など）を用いることが望ましい。絶縁膜７２４の誘電率を低くすることにより、配線
や電極などの間に生じる寄生容量を低減し、動作の高速化を図ることができるためである
。なお、本実施の形態では、絶縁膜７２４を単層構造としているが、本発明の一態様はこ
れに限定されず、２層以上の積層構造としても良い。
次に、ゲート絶縁膜７２１、絶縁膜７２４に開口部７２５を形成し、導電膜７２０の一
部を露出させる。その後、絶縁膜７２４上に、上記開口部７２５において導電膜７２０と
接する配線７２６を形成する。
配線７２６は、ＰＶＤ法や、ＣＶＤ法を用いて導電膜を形成した後、当該導電膜をエッ
チング加工することによって形成される。また、導電膜の材料としては、アルミニウム、
クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述し
た元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウ
ム、ベリリウム、ネオジム、スカンジウムのいずれか、又はこれらを複数組み合わせた材
料を用いてもよい。
より具体的には、例えば、絶縁膜７２４の開口を含む領域にＰＶＤ法によりチタン膜を
薄く形成し、ＰＶＤ法によりチタン膜を薄く（５ｎｍ程度）形成した後に、開口部７２５
に埋め込むようにアルミニウム膜を形成する方法を適用することができる。ここで、ＰＶ
Ｄ法により形成されるチタン膜は、被形成面の酸化膜（自然酸化膜など）を還元し、下部
電極など（ここでは導電膜７２０）との接触抵抗を低減させる機能を有する。また、アル
ミニウム膜のヒロックを防止することができる。また、チタンや窒化チタンなどによるバ
リア膜を形成した後に、メッキ法により銅膜を形成してもよい。
絶縁膜７２４に形成する開口部７２５は、導電膜７０８と重畳する領域に形成すること
が望ましい。このような領域に開口部７２５を形成することで、コンタクト領域に起因す
る素子面積の増大を抑制することができる。
ここで、導電膜７０８を用いずに、不純物領域７０４と導電膜７２０との接続と、導電
膜７２０と配線７２６との接続とを重畳させる場合について説明する。この場合、不純物
領域７０４上に形成された絶縁膜７１２、絶縁膜７１３に開口部（下部の開口部と呼ぶ）
を形成し、下部の開口部を覆うように導電膜７２０を形成した後、ゲート絶縁膜７２１及
び絶縁膜７２４において、下部の開口部と重畳する領域に開口部（上部の開口部と呼ぶ）
を形成し、配線７２６を形成することになる。下部の開口部と重畳する領域に上部の開口
部を形成する際に、エッチングにより下部の開口部に形成された導電膜７２０が断線して
しまうおそれがある。これを避けるために、下部の開口部と上部の開口部が重畳しないよ
うに形成することにより、素子面積が増大するという問題がおこる。
本実施の形態に示すように、導電膜７０８を用いることにより、導電膜７２０を断線さ
せずに上部の開口部を形成することが可能となる。これにより、下部の開口部と上部の開
口部を重畳させて設けることができるため、開口部に起因する素子面積の増大を抑制する
ことができる。つまり、半導体装置の集積度を高めることができる。
次に、配線７２６を覆うように絶縁膜７２７を形成する。上述した一連の工程により、
記憶素子１００ｂを作製することができる。
なお、上記作製方法では、ソース電極及びドレイン電極として機能する導電膜７１９及
び導電膜７２０が、酸化物半導体層７１６の後に形成されている。よって、図８（Ｂ）に
示すように、上記作製方法によって得られるトランジスタ１０１は、導電膜７１９及び導
電膜７２０が、酸化物半導体層７１６の上に形成されている。しかし、トランジスタ１０
１は、ソース電極及びドレイン電極として機能する導電膜が、酸化物半導体層７１６の下
、すなわち、酸化物半導体層７１６と絶縁膜７１２及び絶縁膜７１３の間に設けられてい
ても良い。
図９に、ソース電極及びドレイン電極として機能する導電膜７１９及び導電膜７２０が
、酸化物半導体層７１６と絶縁膜７１２及び絶縁膜７１３の間に設けられている場合の、
トランジスタ１０１の断面図を示す。図９に示すトランジスタ１０１は、絶縁膜７１３を
形成した後に導電膜７１９及び導電膜７２０の形成を行い、次いで酸化物半導体層７１６
の形成を行うことで、得ることができる。
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態７）
本実施の形態では、実施の形態６とは異なる構造を有した、酸化物半導体層を用いたト
ランジスタについて説明する。
図１０（Ａ）に示すトランジスタ９０１は、絶縁膜９０２上に形成された、活性層とし
て機能する酸化物半導体層９０３と、酸化物半導体層９０３上に形成されたソース電極９
０４及びドレイン電極９０５と、酸化物半導体層９０３、ソース電極９０４及びドレイン
電極９０５上のゲート絶縁膜９０６と、ゲート絶縁膜９０６上において酸化物半導体層９
０３と重なる位置に設けられたゲート電極９０７とを有する。
図１０（Ａ）に示すトランジスタ９０１は、ゲート電極９０７が酸化物半導体層９０３
の上に形成されているトップゲート型であり、なおかつ、ソース電極９０４及びドレイン
電極９０５が酸化物半導体層９０３の上に形成されているトップコンタクト型である。そ
して、トランジスタ９０１は、ソース電極９０４及びドレイン電極９０５と、ゲート電極
９０７とが重なっていない。すなわち、ソース電極９０４及びドレイン電極９０５とゲー
ト電極９０７との間には、ゲート絶縁膜９０６の膜厚よりも大きい間隔が設けられている
。よって、トランジスタ９０１は、ソース電極９０４及びドレイン電極９０５とゲート電
極９０７との間に形成される寄生容量を小さく抑えることができるので、高速動作を実現
することができる。
また、酸化物半導体層９０３は、ゲート電極９０７が形成された後に酸化物半導体層９
０３にｎ型の導電性を付与するドーパントを添加することで得られる、一対の高濃度領域
９０８を有する。また、酸化物半導体層９０３のうち、ゲート絶縁膜９０６を間に挟んで
ゲート電極９０７と重なる領域がチャネル形成領域９０９である。酸化物半導体層９０３
では、一対の高濃度領域９０８の間にチャネル形成領域９０９が設けられている。高濃度
領域９０８を形成するためのドーパントの添加は、イオン注入法を用いることができる。
ドーパントは、例えばヘリウム、アルゴン、キセノンなどの希ガスや、窒素、リン、ヒ素
、アンチモンなどの５族原子などを用いることができる。
例えば、窒素をドーパントとして用いた場合、高濃度領域９０８中の窒素原子の濃度は
、５×１０１９／ｃｍ３以上１×１０２２／ｃｍ３以下であることが望ましい。
ｎ型の導電性を付与するドーパントが添加されている高濃度領域９０８は、酸化物半導
体層９０３中の他の領域に比べて導電性が高くなる。よって、高濃度領域９０８を酸化物
半導体層９０３に設けることで、ソース電極９０４とドレイン電極９０５の間の抵抗を下
げることができる。
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体を酸化物半導体層９０３に用いた場合、窒
素を添加した後、３００℃以上６００℃以下で１時間程度加熱処理を施すことにより、高
濃度領域９０８中の酸化物半導体はウルツ鉱型の結晶構造を有するようになる。高濃度領
域９０８中の酸化物半導体がウルツ鉱型の結晶構造を有することで、さらに高濃度領域９
０８の導電性を高め、ソース電極９０４とドレイン電極９０５の間の抵抗を下げることが
できる。なお、ウルツ鉱型の結晶構造を有する酸化物半導体を形成して、ソース電極９０
４とドレイン電極９０５の間の抵抗を効果的に下げるためには、窒素をドーパントとして
用いた場合、高濃度領域９０８中の窒素原子の濃度を、１×１０２０／ｃｍ３以上７ａｔ
ｏｍｓ％以下とすることが望ましい。しかし、窒素原子が上記範囲よりも低い濃度であっ
ても、ウルツ鉱型の結晶構造を有する酸化物半導体が得られる場合もある。
また、酸化物半導体層９０３は、ＣＡＡＣを含む酸化物を用いて構成されていても良い
。酸化物半導体層９０３がＣＡＡＣを含む酸化物を用いて構成されている場合、非晶質の
場合に比べて酸化物半導体層９０３の導電率を高めることができるので、ソース電極９０
４とドレイン電極９０５の間の抵抗を下げることができる。
そして、ソース電極９０４とドレイン電極９０５の間の抵抗を下げることで、トランジ
スタ９０１の微細化を進めても、高いオン電流と、高速動作を確保することができる。ま
た、トランジスタ９０１の微細化により、当該トランジスタを用いた記憶素子の占める面
積を縮小化し、単位面積あたりの記憶容量を高めることができる。
図１０（Ｂ）に示すトランジスタ９１１は、絶縁膜９１２上に形成されたソース電極９
１４及びドレイン電極９１５と、ソース電極９１４及びドレイン電極９１５上に形成され
た活性層として機能する酸化物半導体層９１３と、酸化物半導体層９１３、ソース電極９
１４及びドレイン電極９１５上のゲート絶縁膜９１６と、ゲート絶縁膜９１６上において
酸化物半導体層９１３と重なる位置に設けられたゲート電極９１７とを有する。
図１０（Ｂ）に示すトランジスタ９１１は、ゲート電極９１７が酸化物半導体層９１３
の上に形成されているトップゲート型であり、なおかつ、ソース電極９１４及びドレイン
電極９１５が酸化物半導体層９１３の下に形成されているボトムコンタクト型である。そ
して、トランジスタ９１１は、トランジスタ９０１と同様に、ソース電極９１４及びドレ
イン電極９１５と、ゲート電極９１７とが重なっていないので、ソース電極９１４及びド
レイン電極９１５とゲート電極９１７との間に形成される寄生容量を小さく抑えることが
でき、高速動作を実現することができる。
また、酸化物半導体層９１３は、ゲート電極９１７が形成された後に酸化物半導体層９
１３にｎ型の導電性を付与するドーパントを添加することで得られる、一対の高濃度領域
９１８を有する。また、酸化物半導体層９１３のうち、ゲート絶縁膜９１６を間に挟んで
ゲート電極９１７と重なる領域がチャネル形成領域９１９である。酸化物半導体層９１３
では、一対の高濃度領域９１８の間にチャネル形成領域９１９が設けられている。
高濃度領域９１８は、上述した、トランジスタ９０１が有する高濃度領域９０８の場合
と同様に、イオン注入法を用いて形成することができる。そして、高濃度領域９１８を形
成するためのドーパントの種類については、高濃度領域９０８の場合を参照することがで
きる。
例えば、窒素をドーパントとして用いた場合、高濃度領域９１８中の窒素原子の濃度は
、５×１０１９／ｃｍ３以上１×１０２２／ｃｍ３以下であることが望ましい。
ｎ型の導電性を付与するドーパントが添加されている高濃度領域９１８は、酸化物半導
体層９１３中の他の領域に比べて導電性が高くなる。よって、高濃度領域９１８を酸化物
半導体層９１３に設けることで、ソース電極９１４とドレイン電極９１５の間の抵抗を下
げることができる。
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体を酸化物半導体層９１３に用いた場合、窒
素を添加した後、３００℃以上６００℃以下程度で加熱処理を施すことにより、高濃度領
域９１８中の酸化物半導体はウルツ鉱型の結晶構造を有するようになる。高濃度領域９１
８中の酸化物半導体がウルツ鉱型の結晶構造を有することで、さらに高濃度領域９１８の
導電性を高め、ソース電極９１４とドレイン電極９１５の間の抵抗を下げることができる
。なお、ウルツ鉱型の結晶構造を有する酸化物半導体を形成して、ソース電極９１４とド
レイン電極９１５の間の抵抗を効果的に下げるためには、窒素をドーパントとして用いた
場合、高濃度領域９１８中の窒素原子の濃度を、１×１０２０／ｃｍ３以上７ａｔｏｍｓ
％以下とすることが望ましい。しかし、窒素原子が上記範囲よりも低い濃度であっても、
ウルツ鉱型の結晶構造を有する酸化物半導体が得られる場合もある。
また、酸化物半導体層９１３は、ＣＡＡＣを含む酸化物を用いて構成されていても良い
。酸化物半導体層９１３がＣＡＡＣを含む酸化物を用いて構成されている場合、非晶質の
場合に比べて酸化物半導体層９１３の導電率を高めることができるので、ソース電極９１
４とドレイン電極９１５の間の抵抗を下げることができる。
そして、ソース電極９１４とドレイン電極９１５の間の抵抗を下げることで、トランジ
スタ９１１の微細化を進めても、高いオン電流と、高速動作を確保することができる。ま
た、トランジスタ９１１の微細化により、当該トランジスタを用いた記憶素子の占める面
積を縮小化し、単位面積あたりの記憶容量を高めることができる。
図１０（Ｃ）に示すトランジスタ９２１は、絶縁膜９２２上に形成された、活性層とし
て機能する酸化物半導体層９２３と、酸化物半導体層９２３上に形成されたソース電極９
２４及びドレイン電極９２５と、酸化物半導体層９２３、ソース電極９２４及びドレイン
電極９２５上のゲート絶縁膜９２６と、ゲート絶縁膜９２６上において酸化物半導体層９
２３と重なる位置に設けられたゲート電極９２７とを有する。さらに、トランジスタ９２
１は、ゲート電極９２７の側部に設けられた、絶縁膜で形成されたサイドウォール９３０
を有する。
図１０（Ｃ）に示すトランジスタ９２１は、ゲート電極９２７が酸化物半導体層９２３
の上に形成されているトップゲート型であり、なおかつ、ソース電極９２４及びドレイン
電極９２５が酸化物半導体層９２３の上に形成されているトップコンタクト型である。そ
して、トランジスタ９２１は、トランジスタ９０１と同様に、ソース電極９２４及びドレ
イン電極９２５と、ゲート電極９２７とが重なっていないので、ソース電極９２４及びド
レイン電極９２５とゲート電極９２７との間に形成される寄生容量を小さく抑えることが
でき、高速動作を実現することができる。
また、酸化物半導体層９２３は、ゲート電極９２７が形成された後に酸化物半導体層９
２３にｎ型の導電性を付与するドーパントを添加することで得られる、一対の高濃度領域
９２８と、一対の低濃度領域９２９とを有する。また、酸化物半導体層９２３のうち、ゲ
ート絶縁膜９２６を間に挟んでゲート電極９２７と重なる領域がチャネル形成領域９３１
である。酸化物半導体層９２３では、一対の高濃度領域９２８の間に一対の低濃度領域９
２９が設けられ、一対の低濃度領域９２９の間にチャネル形成領域９３１が設けられてい
る。そして、一対の低濃度領域９２９は、酸化物半導体層９２３中の、ゲート絶縁膜９２
６を間に挟んでサイドウォール９３０と重なる領域に設けられている。
高濃度領域９２８及び低濃度領域９２９は、上述した、トランジスタ９０１が有する高
濃度領域９０８の場合と同様に、イオン注入法を用いて形成することができる。そして、
高濃度領域９２８を形成するためのドーパントの種類については、高濃度領域９０８の場
合を参照することができる。
例えば、窒素をドーパントとして用いた場合、高濃度領域９２８中の窒素原子の濃度は
、５×１０１９／ｃｍ３以上１×１０２２／ｃｍ３以下であることが望ましい。また、例
えば、窒素をドーパントとして用いた場合、低濃度領域９２９中の窒素原子の濃度は、５
×１０１８／ｃｍ３以上５×１０１９／ｃｍ３未満であることが望ましい。
ｎ型の導電性を付与するドーパントが添加されている高濃度領域９２８は、酸化物半導
体層９２３中の他の領域に比べて導電性が高くなる。よって、高濃度領域９２８を酸化物
半導体層９２３に設けることで、ソース電極９２４とドレイン電極９２５の間の抵抗を下
げることができる。また、低濃度領域９２９をチャネル形成領域９３１と高濃度領域９２
８の間に設けることで、短チャネル効果による閾値電圧のマイナスシフトを軽減すること
ができる。
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体を酸化物半導体層９２３に用いた場合、窒
素を添加した後、３００℃以上６００℃以下程度で加熱処理を施すことにより、高濃度領
域９２８中の酸化物半導体はウルツ鉱型の結晶構造を有するようになる。またさらに、低
濃度領域９２９も、窒素の濃度によっては、上記加熱処理によりウルツ鉱型の結晶構造を
有する場合もある。高濃度領域９２８中の酸化物半導体がウルツ鉱型の結晶構造を有する
ことで、さらに高濃度領域９２８の導電性を高め、ソース電極９２４とドレイン電極９２
５の間の抵抗を下げることができる。なお、ウルツ鉱型の結晶構造を有する酸化物半導体
を形成して、ソース電極９２４とドレイン電極９２５の間の抵抗を効果的に下げるために
は、窒素をドーパントとして用いた場合、高濃度領域９２８中の窒素原子の濃度を、１×
１０２０／ｃｍ３以上７ａｔｏｍｓ％以下とすることが望ましい。しかし、窒素原子が上
記範囲よりも低い濃度であっても、ウルツ鉱型の結晶構造を有する酸化物半導体が得られ
る場合もある。
また、酸化物半導体層９２３は、ＣＡＡＣを含む酸化物を用いて構成されていても良い
。酸化物半導体層９２３がＣＡＡＣを含む酸化物を用いて構成されている場合、非晶質の
場合に比べて酸化物半導体層９２３の導電率を高めることができるので、ソース電極９２
４とドレイン電極９２５の間の抵抗を下げることができる。
そして、ソース電極９２４とドレイン電極９２５の間の抵抗を下げることで、トランジ
スタ９２１の微細化を進めても、高いオン電流と、高速動作を確保することができる。ま
た、トランジスタ９２１の微細化により、当該トランジスタを用いたメモリセルの占める
面積を縮小化し、セルアレイの単位面積あたりの記憶容量を高めることができる。
図１０（Ｄ）に示すトランジスタ９４１は、絶縁膜９４２上に形成されたソース電極９
４４及びドレイン電極９４５と、ソース電極９４４及びドレイン電極９４５上に形成され
た活性層として機能する酸化物半導体層９４３と、酸化物半導体層９４３、ソース電極９
４４及びドレイン電極９４５上のゲート絶縁膜９４６と、ゲート絶縁膜９４６上において
酸化物半導体層９４３と重なる位置に設けられたゲート電極９４７とを有する。さらに、
トランジスタ９４１は、ゲート電極９４７の側部に設けられた、絶縁膜で形成されたサイ
ドウォール９５０を有する。
図１０（Ｄ）に示すトランジスタ９４１は、ゲート電極９４７が酸化物半導体層９４３
の上に形成されているトップゲート型であり、なおかつ、ソース電極９４４及びドレイン
電極９４５が酸化物半導体層９４３の下に形成されているボトムコンタクト型である。そ
して、トランジスタ９４１は、トランジスタ９０１と同様に、ソース電極９４４及びドレ
イン電極９４５と、ゲート電極９４７とが重なっていないので、ソース電極９４４及びド
レイン電極９４５とゲート電極９４７との間に形成される寄生容量を小さく抑えることが
でき、高速動作を実現することができる。
また、酸化物半導体層９４３は、ゲート電極９４７が形成された後に酸化物半導体層９
４３にｎ型の導電性を付与するドーパントを添加することで得られる、一対の高濃度領域
９４８と、一対の低濃度領域９４９とを有する。また、酸化物半導体層９４３のうち、ゲ
ート絶縁膜９４６を間に挟んでゲート電極９４７と重なる領域がチャネル形成領域９５１
である。酸化物半導体層９４３では、一対の高濃度領域９４８の間に一対の低濃度領域９
４９が設けられ、一対の低濃度領域９４９の間にチャネル形成領域９５１が設けられてい
る。そして、一対の低濃度領域９４９は、酸化物半導体層９４３中の、ゲート絶縁膜９４
６を間に挟んでサイドウォール９５０と重なる領域に設けられている。
高濃度領域９４８及び低濃度領域９４９は、上述した、トランジスタ９０１が有する高
濃度領域９０８の場合と同様に、イオン注入法を用いて形成することができる。そして、
高濃度領域９４８を形成するためのドーパントの種類については、高濃度領域９０８の場
合を参照することができる。
例えば、窒素をドーパントとして用いた場合、高濃度領域９４８中の窒素原子の濃度は
、５×１０１９／ｃｍ３以上１×１０２２／ｃｍ３以下であることが望ましい。また、例
えば、窒素をドーパントとして用いた場合、低濃度領域９４９中の窒素原子の濃度は、５
×１０１８／ｃｍ３以上５×１０１９／ｃｍ３未満であることが望ましい。
ｎ型の導電性を付与するドーパントが添加されている高濃度領域９４８は、酸化物半導
体層９４３中の他の領域に比べて導電性が高くなる。よって、高濃度領域９４８を酸化物
半導体層９４３に設けることで、ソース電極９４４とドレイン電極９４５の間の抵抗を下
げることができる。また、低濃度領域９４９をチャネル形成領域９５１と高濃度領域９４
８の間に設けることで、短チャネル効果による閾値電圧のマイナスシフトを軽減すること
ができる。
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体を酸化物半導体層９４３に用いた場合、窒
素を添加した後、３００℃以上６００℃以下程度で加熱処理を施すことにより、高濃度領
域９４８中の酸化物半導体はウルツ鉱型の結晶構造を有するようになる。またさらに、低
濃度領域９４９も、窒素の濃度によっては、上記加熱処理によりウルツ鉱型の結晶構造を
有する場合もある。高濃度領域９４８中の酸化物半導体がウルツ鉱型の結晶構造を有する
ことで、さらに高濃度領域９４８の導電性を高め、ソース電極９４４とドレイン電極９４
５の間の抵抗を下げることができる。なお、ウルツ鉱型の結晶構造を有する酸化物半導体
を形成して、ソース電極９４４とドレイン電極９４５の間の抵抗を効果的に下げるために
は、窒素をドーパントとして用いた場合、高濃度領域９４８中の窒素原子の濃度を、１×
１０２０／ｃｍ３以上７ａｔｏｍｓ％以下とすることが望ましい。しかし、窒素原子が上
記範囲よりも低い濃度であっても、ウルツ鉱型の結晶構造を有する酸化物半導体が得られ
る場合もある。
また、酸化物半導体層９４３は、ＣＡＡＣを含む酸化物を用いて構成されていても良い
。酸化物半導体層９４３がＣＡＡＣを含む酸化物を用いて構成されている場合、非晶質の
場合に比べて酸化物半導体層９４３の導電率を高めることができるので、ソース電極９４
４とドレイン電極９４５の間の抵抗を下げることができる。
そして、ソース電極９４４とドレイン電極９４５の間の抵抗を下げることで、トランジ
スタ９４１の微細化を進めても、高いオン電流と、高速動作を確保することができる。ま
た、トランジスタ９４１の微細化により、当該トランジスタを用いた記憶素子の占める面
積を縮小化し、単位面積あたりの記憶容量を高めることができる。
なお、酸化物半導体を用いたトランジスタにおいて、ソース領域またはドレイン領域と
して機能する高濃度領域をセルフアラインプロセスにて作製する方法の一つとして、酸化
物半導体層の表面を露出させて、アルゴンプラズマ処理をおこない、酸化物半導体層のプ
ラズマにさらされた領域の抵抗率を低下させる方法が開示されている（Ｓ． Ｊｅｏｎ
ｅｔ ａｌ． ”１８０ｎｍ Ｇａｔｅ Ｌｅｎｇｔｈ Ａｍｏｒｐｈｏｕｓ ＩｎＧａ
ＺｎＯ Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ ｆｏｒ Ｈｉｇｈ Ｄｅｎｓｉｔ
ｙ Ｉｍａｇｅ Ｓｅｎｓｏｒ Ａｐｐｌｉｃａｔｉｏｎ”， ＩＥＤＭ Ｔｅｃｈ．
Ｄｉｇ．， ｐ．５０４， ２０１０．）。
しかしながら、上記作製方法では、ゲート絶縁膜を形成した後に、ソース領域またはド
レイン領域となるべき部分を露出するべく、ゲート絶縁膜を部分的に除去する必要がある
。よって、ゲート絶縁膜が除去される際に、下層の酸化物半導体層も部分的にオーバーエ
ッチングされ、ソース領域またはドレイン領域となるべき部分の膜厚が小さくなってしま
う。その結果、ソース領域またはドレイン領域の抵抗が増加し、また、オーバーエッチン
グによるトランジスタの特性不良が起こりやすくなる。
トランジスタの微細化を進めるには、加工精度の高いドライエッチング法を採用する必
要がある。しかし、上記オーバーエッチングは、酸化物半導体層とゲート絶縁膜の選択比
が十分に確保できないドライエッチング法を採用する場合に、顕著に起こりやすい。
例えば、酸化物半導体層が十分な厚さであればオーバーエッチングも問題にはならない
が、チャネル長を２００ｎｍ以下とする場合には、短チャネル効果を防止する上で、チャ
ネル形成領域となる部分の酸化物半導体層の厚さは２０ｎｍ以下、好ましくは１０ｎｍ以
下であることが求められる。そのような薄い酸化物半導体層を扱う場合には、酸化物半導
体層のオーバーエッチングは、上述したような、ソース領域またはドレイン領域の抵抗が
増加、トランジスタの特性不良を生じさせるため、好ましくない。
しかし、本発明の一態様のように、酸化物半導体層へのドーパントの添加を、酸化物半
導体層を露出させず、ゲート絶縁膜を残したまま行うことで、酸化物半導体層のオーバー
エッチングを防ぎ、酸化物半導体層への過剰なダメージを軽減することができる。また、
加えて、酸化物半導体層とゲート絶縁膜の界面も清浄に保たれる。従って、トランジスタ
の特性及び信頼性を高めることができる。
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態８）
本実施の形態では、記憶装置の構造の一形態について説明する。
図１１及び図１２は、記憶装置の断面図である。図１１及び図１２に示す記憶装置は上
部に、多層に形成された複数の記憶素子を有し、下部に論理回路３００４を有する。複数
の記憶素子のうち、記憶素子３１７０ａと、記憶素子３１７０ｂを代表で示す。記憶素子
３１７０ａ及び記憶素子３１７０ｂとしては、例えば、上記に実施の形態において説明し
た記憶素子１００ａ、記憶素子１００ｂ、記憶素子１００ｃ等と同様の構成とすることも
できる。
なお、記憶素子３１７０ａに含まれるトランジスタ３１７１ａを代表で示す。記憶素子
３１７０ｂに含まれるトランジスタ３１７１ｂを代表で示す。トランジスタ３１７１ａ及
びトランジスタ３１７１ｂは、酸化物半導体層にチャネル形成領域を有する。酸化物半導
体層にチャネル形成領域が形成されるトランジスタの構成については、その他の実施の形
態において説明した構成と同様であるため、説明は省略する。
トランジスタ３１７１ａのソース電極及びドレイン電極と同じ層に形成された電極３５
０１ａは、電極３５０２ａによって、電極３００３ａと電気的に接続されている。トラン
ジスタ３１７１ｂのソース電極及びドレイン電極と同じ層に形成された電極３５０１ｃは
、電極３５０２ｃによって、電極３００３ｃと電気的に接続されている。
また、論理回路３００４は、酸化物半導体以外の半導体材料をチャネル形成領域として
用いたトランジスタ３００１を有する。トランジスタ３００１は、半導体材料（例えば、
シリコンなど）を含む基板３０００に素子分離絶縁膜３１０６を設け、素子分離絶縁膜３
１０６に囲まれた領域にチャネル形成領域となる領域を形成することによって得られるト
ランジスタとすることができる。なお、トランジスタ３００１は、絶縁表面上に形成され
たシリコン膜等の半導体膜や、ＳＯＩ基板のシリコン膜にチャネル形成領域が形成される
トランジスタであってもよい。トランジスタ３００１の構成については、公知の構成を用
いることが可能であるため、説明は省略する。
トランジスタ３１７１ａが形成された層と、トランジスタ３００１が形成された層との
間には、配線３１００ａ及び配線３１００ｂが形成されている。配線３１００ａとトラン
ジスタ３００１が形成された層との間には、絶縁膜３１４０ａが設けられ、配線３１００
ａと配線３１００ｂとの間には、絶縁膜３１４１ａが設けられ、配線３１００ｂとトラン
ジスタ３１７１ａが形成された層との間には、絶縁膜３１４２ａが設けられている。
同様に、トランジスタ３１７１ｂが形成された層と、トランジスタ３１７１ａが形成さ
れた層との間には、配線３１００ｃ及び配線３１００ｄが形成されている。配線３１００
ｃとトランジスタ３１７１ａが形成された層との間には、絶縁膜３１４０ｂが設けられ、
配線３１００ｃと配線３１００ｄとの間には、絶縁膜３１４１ｂが設けられ、配線３１０
０ｄとトランジスタ３１７１ｂが形成された層との間には、絶縁膜３１４２ｂが設けられ
ている。
絶縁膜３１４０ａ、絶縁膜３１４１ａ、絶縁膜３１４２ａ、絶縁膜３１４０ｂ、絶縁膜
３１４１ｂ、絶縁膜３１４２ｂは、層間絶縁膜として機能し、その表面は平坦化された構
成とすることができる。
配線３１００ａ、配線３１００ｂ、配線３１００ｃ、配線３１００ｄによって、記憶素
子間の電気的接続や、論理回路３００４と記憶素子との電気的接続等を行うことができる
。
論理回路３００４に含まれる電極３３０３は、上部に設けられた回路と電気的に接続す
ることができる。
例えば、図１１に示すように、電極３５０５によって電極３３０３は配線３１００ａと
電気的に接続することができる。配線３１００ａは、電極３５０３ａによって電極３５０
１ｂと電気的に接続することができる。こうして、配線３１００ａ及び電極３３０３を、
トランジスタ３１７１ａのソースまたはドレインと電気的に接続することができる。また
、電極３５０１ｂは、電極３５０２ｂによって、電極３００３ｂと電気的に接続すること
ができる。電極３００３ｂは、電極３５０３ｂによって配線３１００ｃと電気的に接続す
ることができる。
図１１では、電極３３０３とトランジスタ３１７１ａとの電気的接続は、配線３１００
ａを介して行われる例を示したがこれに限定されない。電極３３０３とトランジスタ３１
７１ａとの電気的接続は、配線３１００ｂを介して行われてもよいし、配線３１００ａと
配線３１００ｂの両方を介して行われてもよい。また、図１２に示すように、電極３３０
３とトランジスタ３１７１ａとの電気的接続は、配線３１００ａも配線３１００ｂも介さ
ず行われてもよい。図１２では、電極３３０３は、電極３５０３によって、電極３００３
ｂと電気的に接続されている。電極３００３ｂは、トランジスタ３１７１ａのソースまた
はドレインと電気的に接続される。こうして、電極３３０３とトランジスタ３１７１ａと
の電気的接続をとることができる。
なお、図１１及び図１２では、２つの記憶素子（記憶素子３１７０ａと、記憶素子３１
７０ｂ）が積層された構成を例として示したが、積層する記憶素子の数はこれに限定され
ない。
また、図１１及び図１２では、トランジスタ３１７１ａが形成された層と、トランジス
タ３００１が形成された層との間には、配線３１００ａが形成された配線層と、配線３１
００ｂが形成された配線層との、２つの配線層が設けられた構成を示したがこれに限定さ
れない。トランジスタ３１７１ａが形成された層と、トランジスタ３００１が形成された
層との間に、１つの配線層が設けられていてもよいし、３つ以上の配線層が設けられてい
てもよい。
また、図１１及び図１２では、トランジスタ３１７１ｂが形成された層と、トランジス
タ３１７１ａが形成された層との間には、配線３１００ｃが形成された配線層と、配線３
１００ｄが形成された配線層との、２つの配線層が設けられた構成を示したがこれに限定
されない。トランジスタ３１７１ｂが形成された層と、トランジスタ３１７１ａが形成さ
れた層との間に、１つの配線層が設けられていてもよいし、３つ以上の配線層が設けられ
ていてもよい。
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
本発明の一態様に係る信号処理回路を用いることで、消費電力の低い電子機器を提供す
ることが可能である。特に電力の供給を常時受けることが困難な携帯用の電子機器の場合
、本発明の一態様に係る消費電力の低い信号処理回路をその構成要素に追加することによ
り、連続使用時間が長くなるといったメリットが得られる。また、オフ電流が低いトラン
ジスタを用いることで、オフ電流の高さをカバーするための冗長な回路設計が不要となる
ため、信号処理回路の集積度を高めることができ、信号処理回路を高機能化させることが
できる。
本発明の一態様に係る信号処理回路は、表示装置、パーソナルコンピュータ、記録媒体
を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉ
ｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いる
ことができる。その他に、本発明の一態様に係る信号処理回路を用いることができる電子
機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラ
、デジタルスチルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナ
ビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー
等）、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機
（ＡＴＭ）、自動販売機などが挙げられる。
本発明の一態様に係る信号処理回路を、携帯電話、スマートフォン、電子書籍などの携
帯用の電子機器に応用した場合について説明する。
図１３は、携帯用の電子機器のブロック図である。図１３に示す携帯用の電子機器はＲ
Ｆ回路４２１、アナログベースバンド回路４２２、デジタルベースバンド回路４２３、バ
ッテリー４２４、電源回路４２５、アプリケーションプロセッサ４２６、フラッシュメモ
リ４３０、ディスプレイコントローラ４３１、メモリ回路４３２、ディスプレイ４３３、
タッチセンサ４３９、音声回路４３７、キーボード４３８などより構成されている。ディ
スプレイ４３３は表示部４３４、ソースドライバ４３５、ゲートドライバ４３６によって
構成されている。アプリケーションプロセッサ４２６はＣＰＵ４２７、ＤＳＰ４２８、イ
ンターフェース４２９を有している。ＣＰＵ４２７に上記実施の形態で示した信号処理回
路を採用することによって、消費電力を低減することができる。また、一般的にメモリ回
路４３２はＳＲＡＭまたはＤＲＡＭで構成されているが、メモリ回路４３２に上記実施の
形態で示した記憶装置を採用することによって、消費電力を低減することが可能になる。
図１４に、メモリ回路４３２の構成をブロック図で示す。メモリ回路４３２は、記憶装
置４４２、記憶装置４４３、スイッチ４４４、スイッチ４４５、及びメモリコントローラ
４４１を有している。
まず、ある画像データが、携帯用の電子機器において受信されるか、またはアプリケー
ションプロセッサ４２６によって形成される。この画像データは、スイッチ４４４を介し
て記憶装置４４２に記憶される。そして、スイッチ４４４を介して出力された画像データ
は、ディスプレイコントローラ４３１を介してディスプレイ４３３に送られる。ディスプ
レイ４３３が、画像データを用いて画像の表示を行う。
静止画のように、表示される画像に変更がなければ、通常３０Ｈｚ〜６０Ｈｚ程度の周
期で、記憶装置４４２から読み出された画像データが、スイッチ４４５を介して、ディス
プレイコントローラ４３１に送られ続ける。ユーザーが画面に表示されている画像を書き
換える操作を行ったとき、アプリケーションプロセッサ４２６は、新たな画像データを形
成し、その画像データはスイッチ４４４を介して記憶装置４４３に記憶される。新たな画
像データの記憶装置４４３への記憶が行われている間にも、記憶装置４４２からスイッチ
４４５を介して定期的に画像データが読み出される。
記憶装置４４３への新たな画像データの記憶が完了すると、次のフレーム期間より、記
憶装置４４３に記憶された新しい画像データが読み出され、スイッチ４４５、ディスプレ
イコントローラ４３１を介して、ディスプレイ４３３に上記画像データが送られる。ディ
スプレイ４３３では、送られてきた新しい画像データを用いて、画像の表示を行う。
この画像データの読み出しは、さらに次の新しい画像データが記憶装置４４２に記憶さ
れるまで、継続される。このように、記憶装置４４２、記憶装置４４３が交互に画像デー
タの書き込みと読み出しを行い、ディスプレイ４３３は画像の表示を行う。
記憶装置４４２、記憶装置４４３はそれぞれ別の記憶装置には限定されず、１つの記憶
装置が有するメモリ領域を、分割して使用してもよい。これらの記憶装置に上記実施の形
態で示した記憶装置を採用することによって、消費電力を低減することが可能になる。
図１５は電子書籍のブロック図である。電子書籍はバッテリー４５１、電源回路４５２
、マイクロプロセッサ４５３、フラッシュメモリ４５４、音声回路４５５、キーボード４
５６、メモリ回路４５７、タッチパネル４５８、ディスプレイ４５９、ディスプレイコン
トローラ４６０によって構成される。上記実施の形態で示した信号処理回路をマイクロプ
ロセッサ４５３に採用することで、消費電力を低減することが可能になる。また、上記実
施の形態で示した記憶装置をメモリ回路４５７に採用することで、消費電力を低減するこ
とが可能になる。
例えば、ユーザーが、書籍データ中の特定の箇所において、表示の色を変える、アンダ
ーラインを引く、文字を太くする、文字の書体を変えるなどにより、当該箇所とそれ以外
の箇所との違いを明確にするハイライト機能を利用する場合、書籍データのうちユーザー
が指定した箇所のデータを記憶する必要がある。メモリ回路４５７は、上記データを一時
的に記憶する機能を持つ。なお、上記データを長期に渡って保存する場合には、フラッシ
ュメモリ４５４に上記データをコピーしておいても良い。
本実施例は、上記実施の形態と適宜組み合わせて実施することが可能である。
１０１ トランジスタ
１０２ トランジスタ
１０３ 容量素子
１０４ トランジスタ
１０５ 容量素子
１１１ センスアンプ
１１２ オペアンプ
１２１ 負荷
１２２ トランジスタ
１２３ スイッチ
１４０ スイッチ
１４１ トランジスタ
１４２ ダイオード
１５０ 信号処理回路
１５１ 演算回路
１５２ 演算回路
１５３ レジスタ
１５４ レジスタ
１５５ メインメモリ
１５６ 制御装置
１５７ 電源制御回路
１８１ トランジスタ
１８２ トランジスタ
２００ メモリセルアレイ
２０１ ｙデコーダ
２０２ ｘデコーダ
２２２ 記憶装置
４２１ ＲＦ回路
４２２ アナログベースバンド回路
４２３ デジタルベースバンド回路
４２４ バッテリー
４２５ 電源回路
４２６ アプリケーションプロセッサ
４２７ ＣＰＵ
４２８ ＤＳＰ
４２９ インターフェース
４３０ フラッシュメモリ
４３１ ディスプレイコントローラ
４３２ メモリ回路
４３３ ディスプレイ
４３４ 表示部
４３５ ソースドライバ
４３６ ゲートドライバ
４３７ 音声回路
４３８ キーボード
４３９ タッチセンサ
４４１ メモリコントローラ
４４２ 記憶装置
４４３ 記憶装置
４４４ スイッチ
４４５ スイッチ
４５１ バッテリー
４５２ 電源回路
４５３ マイクロプロセッサ
４５４ フラッシュメモリ
４５５ 音声回路
４５６ キーボード
４５７ メモリ回路
４５８ タッチパネル
４５９ ディスプレイ
４６０ ディスプレイコントローラ
７００ 基板
７０１ 絶縁膜
７０２ 半導体膜
７０３ ゲート絶縁膜
７０４ 不純物領域
７０５ マスク
７０６ 開口部
７０７ ゲート電極
７０８ 導電膜
７０９ 不純物領域
７１０ チャネル形成領域
７１１ 不純物領域
７１２ 絶縁膜
７１３ 絶縁膜
７１６ 酸化物半導体層
７１９ 導電膜
７２０ 導電膜
７２１ ゲート絶縁膜
７２２ ゲート電極
７２３ 導電膜
７２４ 絶縁膜
７２５ 開口部
７２６ 配線
７２７ 絶縁膜
９０１ トランジスタ
９０２ 絶縁膜
９０３ 酸化物半導体層
９０４ ソース電極
９０５ ドレイン電極
９０６ ゲート絶縁膜
９０７ ゲート電極
９０８ 高濃度領域
９０９ チャネル形成領域
９１１ トランジスタ
９１２ 絶縁膜
９１３ 酸化物半導体層
９１４ ソース電極
９１５ ドレイン電極
９１６ ゲート絶縁膜
９１７ ゲート電極
９１８ 高濃度領域
９１９ チャネル形成領域
９２１ トランジスタ
９２２ 絶縁膜
９２３ 酸化物半導体層
９２４ ソース電極
９２５ ドレイン電極
９２６ ゲート絶縁膜
９２７ ゲート電極
９２８ 高濃度領域
９２９ 低濃度領域
９３０ サイドウォール
９３１ チャネル形成領域
９４１ トランジスタ
９４２ 絶縁膜
９４３ 酸化物半導体層
９４４ ソース電極
９４５ ドレイン電極
９４６ ゲート絶縁膜
９４７ ゲート電極
９４８ 高濃度領域
９４９ 低濃度領域
９５０ サイドウォール
９５１ チャネル形成領域
１０００ 一時記憶回路
１００Ａ 一時記憶回路
１００Ｂ 一時記憶回路
１００Ｃ 一時記憶回路
１００ａ 記憶素子
１００ｂ 記憶素子
１００ｃ 記憶素子
１００ｄ 記憶素子
１００ｅ 記憶素子
１００ｆ 記憶素子
１１００ 第１の読み出し回路
１１０Ａ 読み出し回路
１１０Ｂ 読み出し回路
１１０ａ 読み出し素子
１１０ｂ 読み出し素子
１１１０ 第２の読み出し回路
１１１１ 読み出し回路
３０００ 基板
３００１ トランジスタ
３００４ 論理回路
３１０６ 素子分離絶縁膜
３３０３ 電極
３５０３ 電極
３５０５ 電極
３００３ａ 電極
３００３ｂ 電極
３００３ｃ 電極
３１００ａ 配線
３１００ｂ 配線
３１００ｃ 配線
３１００ｄ 配線
３１４０ａ 絶縁膜
３１４０ｂ 絶縁膜
３１４１ａ 絶縁膜
３１４１ｂ 絶縁膜
３１４２ａ 絶縁膜
３１４２ｂ 絶縁膜
３１７０ａ 記憶素子
３１７０ｂ 記憶素子
３１７１ａ トランジスタ
３１７１ｂ トランジスタ
３５０１ａ 電極
３５０１ｂ 電極
３５０１ｃ 電極
３５０２ａ 電極
３５０２ｂ 電極
３５０２ｃ 電極
３５０３ａ 電極
３５０３ｂ 電極

Claims (2)

  1. 論理回路と、
    前記論理回路の上方の記憶回路と、を有し、
    前記論理回路は、酸化物半導体以外の半導体材料をチャネル形成領域に含む第１のトランジスタを有し、
    前記記憶回路は、積層された複数の記憶素子を有し、
    前記複数の記憶素子は、酸化物半導体をチャネル形成領域に含む第２のトランジスタをそれぞれ有し、
    前記第２のトランジスタは、脱水または脱水素化された前記チャネル形成領域に酸素が供給される工程を経て形成される信号処理回路の作製方法。
  2. 論理回路と、
    前記論理回路の上方の記憶回路と、を有し、
    前記論理回路は、酸化物半導体以外の半導体材料をチャネル形成領域に含む第１のトランジスタを有し、
    前記記憶回路は、積層された複数の記憶素子を有し、
    前記複数の記憶素子は、酸化物半導体をチャネル形成領域に含む第２のトランジスタをそれぞれ有し、
    前記第２のトランジスタは、脱水または脱水素化された前記チャネル形成領域に前記ゲート絶縁膜から酸素が供給される工程を経て形成される信号処理回路の作製方法。
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