TWI550611B - 暫存電路、儲存裝置、及信號處理電路 - Google Patents
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Description
本發明有關包含非揮發性儲存元件的半導體裝置，其中即使當停止電源供應電壓之供應時，亦不拭除所儲存的邏輯狀態(資料)。尤其，本發明有關包含非揮發性儲存元件之諸如頁面緩衝器的暫存電路；包含該暫存電路的儲存裝置；及包含該儲存裝置的信號處理電路。而且，本發明有關包含該儲存裝置或該信號處理電路的電子裝置。
在包含頁面緩衝器的記憶體(儲存裝置)中，頁面緩衝器具有暫時保持包含於該記憶體中之記憶體胞格陣列的至少一區塊(例如，電性連接至一字線之複數個記憶體胞格)之資料的功能。在將寫入至記憶體的資料保持於頁面緩衝器中之後，所保持於該頁面緩衝器中之資料係寫入至記憶體胞格陣列的一區塊。此外，在將保持於記憶體胞格陣列的一區塊中之資料讀出且保持於頁面緩衝器中之後，可讀出該頁面緩衝器中所保持之該資料。選擇性地，可將該頁面緩衝器中所保持之該資料再寫入至記憶體胞格陣列的該一區塊。進一步選擇性地，可將該頁面緩衝器中所保持之該資料寫入至記憶體胞格陣列的另一區塊。
在專利文獻1中所揭示之頁面緩衝器包含複數個組。每一個組包含閂鎖電路，作用成為開關而對閂鎖電路選擇資料之輸入的電晶體，及作用成為開關而自閂鎖電路選擇
資料之輸出的電晶體。該閂鎖電路包含正反器，而該正反器包含兩個反相器(請參閱專利文獻1中之第1圖及其類似圖式)。
[專利文獻1]日本公開專利申請案第2010-176831號
在如專利文獻1中所揭示的頁面緩衝器中，很多的電晶體係包含於電路中。例如，假定反相器包含兩個電晶體，閂鎖電路至少包含四個電晶體。進一步地，至少需要兩個電晶體做為對閂鎖電路選擇資料之輸入的開關，及自閂鎖電路選擇資料之輸出的開關。因而，包含於頁面緩衝器中之複數個儲存元件的每一者至少需要六個電晶體。因此，在頁面緩衝器中之電路的面積大，且因而，電路的集積並不容易。
此外，包含於如專利文獻1中所揭示的頁面緩衝器中之複數個儲存元件的每一者係揮發性儲存元件，而僅在當供應電源供應電壓時才保持資料。因此，即使當不輸入資料至頁面緩衝器或不自頁面緩衝器輸出資料時，亦需要電源供應電壓。
鑑於上述，本發明之目的在於提供包含儲存元件的暫存電路(例如，頁面緩衝器)，而該儲存元件包含縮減數
目之電晶體。
本發明之另一目的在於提供包含儲存元件的暫存電路(例如，頁面緩衝器)，而該儲存元件包含縮減數目之電晶體，且其中即使當停止電源供應電壓的供應時，所儲存之資料亦不會被拭除。
進一步地，本發明之再一目的在於提供儲存裝置，該儲存裝置包含包括儲存元件之上述暫存電路(例如，頁面緩衝器)和記憶體胞格陣列，其中即使當停止電源供應電壓的供應時，所儲存之資料亦不會被拭除。
以下係本發明暫存電路之結構的實施例。
注意的是，暫存電路意指其中與記憶體胞格陣列分離而設置於儲存裝置中，且具有暫時保持記憶體胞格陣列之至少一區塊(例如，電性連接至一字線之複數個記憶體胞格)的資料之功能的電路。做為暫存電路的實例，可給定頁面緩衝器。進一步地，在其種類中，暫存電路包含資料閂鎖電路。
暫存電路包含複數個儲存元件，且該複數個儲存元件之每一者具有以下之(儲存元件的結構1)。
儲存元件包含第一電晶體及第二電晶體。第一電晶體的通道係形成於氧化物半導體層中。第一電晶體之閘極係電性連接至第一佈線，第一電晶體之源極及汲極的其中一者係電性連接至第二佈線，以及第一電晶體之源極及汲極的另一者係電性連接至第二電晶體的閘極。第二電晶體之源極及汲極的其中一者係電性連接至第三佈線，以及第二電晶體之源極及汲極的另一者係電性連接至第四佈線。
上述之(儲存元件的結構1)可進一步包含電容器。該電容器之一對電極的其中一者可電性連接至第二電晶體的閘極。該電容器之該對電極的另一者可電性連接至第五佈線。
上述之(儲存元件的結構1)亦可表示如下。
儲存元件包含第一電晶體及第二電晶體。第一電晶體的通道係形成於氧化物半導體層中。對應於資料之信號電位(輸入至第二佈線的信號電位)係透過其中已藉由輸入至第一電晶體之閘極的控制信號(輸入至第一佈線的控制信號)所選擇成為導通之第一電晶體，而輸入至第二電晶體的閘極。然後，第一電晶體係藉由輸入至第一電晶體之閘極的控制信號(輸入至第一佈線的控制信號)所關閉，以致使該信號電位保持於第二電晶體的閘極中。當第二電晶體之源極及汲極的其中一者(第三佈線)係設定成預定之電位(第一電位，例如，低電源供應電位)時，則該第二電晶體之源極與汲極間的狀態會根據該信號電位而變化。在此，電晶體之源極與汲極間的狀態意指該源極及該汲
極是否係在導通狀態或非導通狀態中。注意的是，導通狀態可包含具有不同電阻值之導通電阻的複數個狀態。保持在儲存元件中的資料可藉由偵測第二電晶體之源極與汲極間的狀態而予以讀出。
在其中(儲存元件的結構1)進一步包含電容器的情況中，可藉由控制第五佈線的電位，而使第二電晶體導通，亦即，使第二電晶體的源極及汲極被設置於導通狀態中而不考慮儲存元件中所保持之資料。進一步地，可藉由控制第五佈線的電位，而使第二電晶體關閉，亦即，使第二電晶體的源極及汲極被設置於非導通狀態中而不考慮儲存元件中所保持之資料。
下文將敘述具有與上述(暫存電路的結構1)不同之結構的暫存電路做為(暫存電路的結構2)。
暫存電路包含複數個儲存元件，且該複數個儲存元件之每一者具有以下之(儲存元件的結構2)。
儲存元件包含電晶體及電容器。電晶體的通道係形成於氧化物半導體層中。電晶體之閘極係電性連接至第一佈線，電晶體之源極及汲極的其中一者係電性連接至第二佈線，以及電晶體之源極及汲極的另一者係電性連接至電容器之一對電極的其中一者。
在上述之(儲存元件的結構2)中，電容器之該對電極的另一者可電性連接至第三佈線。固定電位(例如，諸如接地電位之低電源供應電位)可被輸入至第三佈線。
上述之(儲存元件的結構2)亦可表示如下。
儲存元件包含電晶體及電容器。電晶體的通道係形成於氧化物半導體層中。對應於資料之信號電位(輸入至第二佈線的信號電位)係透過其中已藉由輸入至閘極的控制信號(輸入至第一佈線的控制信號)所選擇成為導通之電晶體而輸入至電容器之該對電極的其中一者。之後，電晶體係藉由輸入至閘極的控制信號(輸入至第一佈線的控制信號)所關閉，以致使該信號電位保持於電容器中。然後，電晶體係藉由輸入至閘極的控制信號(輸入至第一佈線的控制信號)所關閉，且保持於電容器之該對電極的其中一者之中的電位係透過第二佈線來予以偵測，而藉以讀出儲存元件之中所保持的資料。
上述係暫存電路之結構的實施例。
注意的是，本發明之儲存裝置的一實施例可具有包含上述暫存電路及讀取電路的結構。
在其中上述之(儲存元件的結構1)係施加至包含於暫存電路中之儲存元件的情況中，讀取電路的一實施例可係以下之(讀取電路的結構1)。
讀取電路包含複數個讀取元件，且該複數個讀取元件的每一者可具有包含第六佈線、負載、開關、及感測放大器之結構。注意的是，該第六佈線可由該複數個讀取元件所分享。
在讀取元件的操作中，固定電位(例如，諸如高電源供應電位之與第一電位不同的第二電位)係輸入至第六佈線。第四佈線係以此順序透過已導通之開關及負載，而電性連接至第六佈線。因而，在負載與開關間之連接部分(下文中稱為節點M)的電位係藉由第二電晶體之源極與汲極間之狀態所決定。換言之，在其中第二電晶體之源極及汲極係在非導通狀態中的情況中，節點M與第三佈線間的電性連接被阻斷，以致使節點M的電位變成(或變成接近於)第六佈線的電位(第二電位)。另一方面，在其中第二電晶體之源極及汲極係在導通狀態中的情況中，當第二電晶體之源極與汲極間的導通電阻之電阻值係藉由Rt所表示且負載之電阻值係藉由R0所表示時，則節點M之電位變成藉由Rt及R0而電阻畫分第三佈線的電位(第一電位)與第六佈線的電位(第二電位)間之電位差所決定的值。
節點M的電位係輸入至感測放大器，而被放大；因而，讀出儲存元件中所保持之資料。該感測放大器可使用例如，運算放大器而形成。在該情況中，可使用其中節點M的電位係輸入至運算放大器之非反相輸入端子，且參考
電位係輸入至運算放大器之反相輸入端子的結構。該運算放大器比較節點M的電位與參考電位，且輸出高位準電位或低位準電位，亦即，信號〝1〞或信號〝0〞。因為該輸出信號係對應至儲存元件中所保持之資料的信號，所以可根據此信號而讀出該儲存元件中所保持之該資料。注意的是，可將感測放大器的輸出信號輸入至諸如反相器之算術電路，使得感測放大器的輸出信號之反相信號自讀取元件而被輸出。
在其中上述之(儲存元件的結構2)係施加至包含於暫存電路中之儲存元件的情況中，讀取電路的一實施例可係以下之(讀取電路的結構2)。
讀取電路包含複數個讀取元件，且該複數個讀取元件的每一者可具有包含感測放大器之結構。
當電晶體係藉由輸入至閘極的控制信號(輸入至第一佈線之控制信號)所導通時，則電容器之該對電極的其中一者之電位係輸出至第二佈線。然後，第二佈線之電位係輸入至感測放大器，而被放大；因而，讀出儲存元件中所保持之資料。該感測放大器可使用例如，運算放大器而形成。在該情況中，可使用其中第二佈線的電位係輸入至運算放大器之非反相輸入端子，且參考電位係輸入至運算放大器之反相輸入端子的結構，該運算放大器比較第二佈線的電位與參考電位，且輸出高位準電位或低位準電位，亦
即，信號〝1〞或信號〝0〞。因為該輸出信號係對應至儲存元件中所保持之資料的信號，所以可根據此信號而讀出該儲存元件中所保持之該資料。注意的是，可將感測放大器的輸出信號輸入至諸如反相器之算術電路，使得感測放大器的輸出信號之反相信號自讀取元件而輸出。
除了上述暫存電路(其包含具有(暫存電路的結構1)或(暫存電路的結構2)之複數個儲存元件)及自暫存電路讀取資料的上述讀取電路(下文稱為第一讀取電路)之外，本發明之儲存裝置的一實施例可具有包含以下之結構：記憶體胞格陣列，包含複數個儲存元件；第二讀取電路，其自該記憶體胞格陣列讀取資料；x解碼器；以及y解碼器。注意的是，暫存電路、第一讀取電路、第二讀取電路、x解碼器、及y解碼器亦可稱為記憶體胞格陣列的驅動器電路。
輸入至儲存裝置的資料係保持於暫存電路中。藉由第一讀取電路而自暫存電路所讀取之資料可寫入至記憶體胞格，該記憶體胞格係藉由x解碼器及y解碼器而在包含於記憶體胞格陣列中的記憶體胞格中之所指明者。在此，該x解碼器及該y解碼器可同時指明複數個記憶體胞格。在下文中，被同時指明之複數個記憶體胞格稱為區塊。
儲存於其中藉由x解碼器及y解碼器而在包含於記憶
體胞格陣列中的該等記憶體胞格中所指明之記憶體胞格(或區塊)中的資料係藉由第二讀取電路而予以讀出，且所讀取之資料係保持於暫存電路中。保持於暫存電路中之資料可藉由第一讀取電路而被讀出，且自儲存裝置輸出。
儲存於其中藉由x解碼器及y解碼器而在包含於記憶體胞格陣列中的該等記憶體胞格中所指明之記憶體胞格(或區塊)中的資料係藉由第二讀取電路而予以讀出，且所讀取之資料係保持於暫存電路中。保持於暫存電路中之資料可藉由第一讀取電路而被讀出，且寫入至藉由x解碼器及y解碼器所指明之另一記憶體胞格(或另一區塊)。以此方式，可在記憶體胞格陣列中拷貝資料。
儲存於其中藉由x解碼器及y解碼器而在包含於記憶體胞格陣列中的該等記憶體胞格中所指明之記憶體胞格(或區塊)中的資料係藉由第二讀取電路而予以讀出，且所讀取之資料係保持於暫存電路中。保持於暫存電路中之資料可藉由第一讀取電路而被讀出，且寫入至藉由x解碼器及y解碼器所指明之相同的記憶體胞格(或相同的區塊)。以此方式，可在記憶體胞格陣列中重寫入(再新)資料。
在此，包含於記憶體胞格陣列中之複數個儲存元件可使用上述之(儲存元件的結構1)或(儲存元件的結構2)。在其中包含於記憶體胞格陣列中之複數個儲存元件各自具有(儲存元件的結構1)的情況中，可將(讀取電路的結構1)施加至第二讀取電路。在其中包含於記憶體胞
格陣列中之複數個儲存元件各自具有(儲存元件的結構2)的情況中，可將(讀取電路的結構2)施加至第二讀取電路。
在其中包含於記憶體胞格陣列中之複數個儲存元件各自具有(儲存元件的結構1)且包含於暫存電路中之複數個儲存元件各自具有(儲存元件的結構1)的情況中，可使用用作第一讀取電路及第二讀取電路二者之讀取電路，且可將(讀取電路的結構1)施加至該處。在其中包含於記憶體胞格陣列中之複數個儲存元件各自具有(儲存元件的結構2)且包含於暫存電路中之複數個儲存元件各自具有(儲存元件的結構2)的情況中，可使用用作第一讀取電路及第二讀取電路二者之讀取電路，且可將(讀取電路的結構2)施加至該處。
本發明之信號處理電路的一實施例可係包含該儲存裝置之信號處理電路。
進一步地，除了該儲存裝置之外，該信號處理電路可包含諸如算術電路之若干種類的邏輯電路，而與儲存裝置執行資料交換(輸入及輸出)。不僅可停止電源供應電壓對於儲存裝置的供應，而且可停止電源供應電壓對於其中與儲存裝置執行資料交換之算術電路的供應。
注意的是，在其種類中，本發明之信號處理電路包含諸如CPU之大型積體電路(LSI)、影像處理器、影像處
理電路、數位信號處理器(DSP)、或可場編程閘陣列(FPGA)。
可提供包含儲存元件之暫存電路(例如，頁面緩衝器)，而該儲存元件可藉由二電晶體、二電晶體及電容器(儲存元件的結構1)、或一電晶體及電容器(儲存元件的結構2)所構成。因而，可縮減暫存電路中之電路的面積。
其中通道係形成於氧化物半導體層之中的電晶體((儲存元件的結構1)中之第一電晶體及(儲存元件的結構2)中之電晶體)具有極低的截止狀態電流。因此，在(儲存元件的結構1)之中，第二電晶體之閘極的電位可長週期地保持，即使當不供應電源供應電壓至儲存元件時亦然。因而，甚至在停止電源供應電壓的供應之後，儲存元件亦可保持資料。進一步地，在(儲存元件的結構2)之中，即使當不供應電源供應電壓至儲存元件時，電容器的該對電極之該其中一者的電位亦可長週期地保持。因而，即使在停止電源供應電壓的供應之後，儲存元件亦可保持資料。
因此，可提供具有小的電路面積，且包含其中即使當停止電源供應電壓的供應時亦不會拭除所儲存之資料的儲存元件之暫存電路(例如，頁面緩衝器)。
進一步地，可提供包含上述暫存電路(例如，頁面緩衝器)及記憶體胞格陣列之儲存裝置，而該暫存電路及該記憶體胞格陣列包含其中即使當停止電源供應電壓的供應
時亦不會拭除所儲存之資料的儲存元件。
當使用用作自暫存電路讀取資料之讀取電路及自記憶體胞格陣列讀取資料之讀取電路二者的讀取電路時，則可進一步降低儲存裝置的尺寸。另一方面，當分離地設置自暫存電路讀取資料之讀取電路及自記憶體胞格陣列讀取資料之讀取電路時，可同時地執行自暫存電路之資料的讀取及自記憶體胞格陣列之資料的讀取。
藉由施加該儲存裝置至信號處理電路，可防止因為電源供應電壓之供應停止而失去資料。此外，在重新起動電源供應電壓的供應之後，儲存元件可在短時間返回至電源供應電壓的供應停止之前的狀態。
在下文中，將參照附圖來詳細敘述本發明之實施例及實例。然而，本發明並未受限於以下之說明，且熟習於本項技藝之該等人士將易於瞭解的是，模式和細節可予以各式各樣地改變而不會背離本發明之範疇和精神。因而，本發明不應被解讀成受限於下文之實施例和實例的說明。
注意的是，例如，〝源極〞及〝汲極〞的功能可在其中使用不同極性之電晶體的情況中或在其中電流流動的方向係在電路操作中改變的情況中予以切換。因此，在此說明書中，〝源極〞及〝汲極〞之用語可分別使用以表示汲極及源極。
注意的是，在此說明書及其類似物中，〝電性連接〞
之用語包含其中組件係透過〝具有任何電性功能的物體〞而連接之情況。在具有任何電性功能的物體上並無特殊之限制，只要電性信號可在透過該物體而連接的組件之間被傳送及接收即可。〝具有任何電性功能的物體〞之實例係諸如電晶體之開關元件、電阻器、電感器、電容器、及具有各式各樣功能之元件、以及電極和佈線。
此外，即使當電路圖顯示獨立的組件，而它們看起來像是彼此互相電性連接時，則實際上，存在有其中一導電膜具有複數個組件之功能的情況，例如，其中佈線的一部分亦作用成為電極的情況。在其種類中，於此說明書中之〝電性連接〞包含其中一導電膜具有複數個組件之功能的該情況。
在此說明書及其類似物中，於組件間之實體關係的說明中，〝在…的上面〞及〝在…的下面〞無需一定要分別意指〝直接在…之上〞及〝直接在…之下〞。例如，〝閘極電極在閘極絕緣層的上面〞之表示可意指其中在閘極絕緣層與閘極電極之間具有額外的組件之情況。
為容易瞭解的緣故，在某些情況中，於圖式及其類似物中所描繪之每一個組件的位置、尺寸、範圍、或其類似者並未被準確地顯示。因此，本發明無需一定要受限於如該等圖式及其類似物中所揭示之位置、尺寸、範圍、或其類似者。
諸如〝第一〞、〝第二〞、及〝第三〞之順序號碼係為了要避免組件間之混淆而使用。
將敘述本發明之暫存電路的實施例。
第1D圖描繪本發明之暫存電路的一實施例。在第1D圖中，暫存電路100A包含n個(n係大於或等於2的自然數)儲存元件(100a-1至100a-n)。在第1A圖中所描繪之儲存元件100a可使用做為該n個儲存元件(100a-1至100a-n)的每一者。在該暫存電路100A中，該n個儲存元件(100a-1至100a-n)的端子D可用作輸入端子(IN1至INn)，且該n個儲存元件(100a-1至100a-n)的端子B可用作輸出端子(OUT1至OUTn)。
注意的是，端子B及端子D可在該n個儲存元件(100a-1至100a-n)的每一者中彼此互相電性連接，以致使該等端子D及該等端子B可用作輸入端子(IN1至INn)及輸出端子(OUT1至OUTn)二者。
注意的是，在第1D圖中所描繪的暫存電路100A中，該n個儲存元件(100a-1至100a-n)的端子W係彼此互相電性連接，且相同的控制信號WS係輸入至該處；然而，本發明之一實施例並未受限於此結構。輸入至該n個儲存元件(100a-1至100a-n)的某些者之端子W的控制信號可與輸入至其他者之端子W的控制信號不同。
注意的是，在第1D圖中所描繪的暫存電路100A中
，該n個儲存元件(100a-1至100a-n)的端子S係彼此互相電性連接，且相同的電位(或控制信號)VS係輸入至該處；然而，本發明之一實施例並未受限於此結構。輸入至該n個儲存元件(100a-1至100a-n)的某些者之端子S的電位(或控制信號)可與輸入至其他者之端子S的電位(或控制信號)不同。
而且，暫存電路可包含複數個第1D圖中所描繪的暫存電路100A。
在暫存電路100A中，對應於所輸入至該等輸入端子(IN1至INn)之資料的信號電位可分別保持於該n個儲存元件(100a-1至100a-n)中，且所保持之資料可自輸出端子(OUT1至OUTn)讀取。
將敘述包含於暫存電路100A中之儲存元件100a的結構及驅動方法之實施例於下文。
在第1A圖中所描繪之儲存元件100a包含電晶體101及電晶體102。電晶體101的通道係形成於氧化物半導體層中。電晶體101的閘極係電性連接至端子W。電晶體101之源極及汲極的其中一者係電性連接至端子D。電晶體101之源極及汲極的另一者係電性連接至電晶體102的閘極。電晶體102之源極及汲極的其中一者係電性連接至端子S。電晶體102之源極及汲極的另一者係電性連接至端子B。各自端子(端子W、端子B、端子S、及端子D
)係電性連接至佈線或電極。注意的是，在第1A圖中，為了要指示電晶體101具有其中通道形成於氧化物半導體層中之結構，係將〝OS〞寫在該電晶體旁。
將敘述第1A圖中所描繪之儲存元件100a的驅動方法。
首先，將敘述寫入資料至儲存元件100a的操作。對應於資料之信號電位(輸入至端子D的信號電位)係透過其中藉由輸入至電晶體101之閘極的控制信號(輸入至端子W的控制信號)所選擇成為導通之電晶體101而輸入至電晶體102的閘極。然後，電晶體101係藉由輸入至電晶體101之閘極的控制信號(輸入至端子W的控制信號)所關閉。以致使該信號電位保持於電晶體102的閘極中。以此方式，可將資料寫入至儲存元件100a。
在此，其中通道係形成於氧化物半導體層中之電晶體101的截止狀態電流係極低。因此，在儲存元件100a中，第二電晶體102之閘極的電位可長週期地保持，即使當不供應電源供應電壓至儲存元件100a時亦然。因而，甚至在停止電源供應電壓的供應之後，儲存元件100a亦可保持資料。
其次，將敘述自儲存元件100a讀取資料之操作。當電晶體102之源極及汲極的其中一者(端子S)係設定成預定之電位(第一電位，例如，低電源供應電位)時，則
電晶體102之源極與汲極間的狀態會根據保持於電晶體102的閘極中之信號電位而變化。在此，電晶體102之源極與汲極間的狀態意指該源極及該汲極是否係在導通狀態或非導通狀態中。注意的是，導通狀態可包含具有不同電阻值之導通電阻的複數個狀態。保持在儲存元件100a中的資料可藉由偵測電晶體102之源極與汲極間的狀態而予以讀出。
上述係儲存元件100a之驅動方法的說明。資料之寫入及讀取係如上述地執行於暫存電路100A中所包含之複數個儲存元件100a的每一者之中；因而，可將複數個資料寫入至暫存電路100A及自該暫存電路100A予以讀出。
第1E圖描繪本發明之暫存電路的一實施例，其係與第1D圖中之暫存電路不同。在第1E圖中，暫存電路100B包含n個儲存元件(100b-1至100b-n)。在第1B圖中所描繪之儲存元件100b可使用做為該n個儲存元件(100b-1至100b-n)的每一者。在該暫存電路100B中，該n個儲存元件(100b-1至100b-n)的端子D可用作輸入端子(IN1至INn)，且該n個儲存元件(100b-1至100b-n)的端子B可用作輸出端子(OUT1至OUTn)。
注意的是，端子B及端子D可在該n個儲存元件(100b-1至100b-n)的每一者中彼此互相電性連接，以致
使該等端子D及該等端子B可用作輸入端子(IN1至INn)及輸出端子(OUT1至OUTn)二者。
注意的是，在第1E圖中所描繪的暫存電路100B中，該n個儲存元件(100b-1至100b-n)的端子W係彼此互相電性連接，且相同的控制信號WS係輸入至該處；然而，本發明之一實施例並未受限於此結構。輸入至該n個儲存元件(100b-1至100b-n)的某些者之端子W的控制信號可與輸入至其他者之端子W的控制信號不同。
注意的是，在第1E圖中所描繪的暫存電路100B中，該n個儲存元件(100b-1至100b-n)的端子S係彼此互相電性連接，且相同的電位(或控制信號)VS係輸入至該處；然而，本發明之一實施例並未受限於此結構。輸入至該n個儲存元件(100b-1至100b-n)的某些者之端子S的電位(或控制信號)可與輸入至其他者之端子S的電位(或控制信號)不同。
注意的是，在第1E圖中所描繪的暫存電路100B中，該n個儲存元件(100b-1至100b-n)的端子C係彼此互相電性連接，且相同的電位(或控制信號)CS係輸入至該處；然而，本發明之一實施例並未受限於此結構。輸入至該n個儲存元件(100b-1至100b-n)的某些者之端子C的電位(或控制信號)可與輸入至其他者之端子C的電位(或控制信號)不同。
而且，暫存電路可包含複數個第1E圖中所描繪的暫存電路100B。
在暫存電路100B中，對應於所輸入至該等輸入端子(IN1至INn)之資料的信號電位可分別保持於該n個儲存元件(100b-1至100b-n)中，且所保持之資料可自輸出端子(OUT1至OUTn)讀取。
將敘述包含於暫存電路100B中之儲存元件100b的結構及驅動方法之實施例於下文。
除了第1A圖中所描繪之儲存元件100a的該等組件之外，在第1B圖中所描繪的儲存元件100b包含電容器103。電容器103之一對電極的其中一者係電性連接至電晶體101的閘極。電容器103之該對電極的另一者係電性連接至端子C。該端子C係電性連接至佈線或電極。
第1B圖中所描繪之儲存元件100b的驅動方法係與第1A圖中所描繪之儲存元件100a的驅動方法相似。在第1B圖中所描繪的儲存元件100b中，可藉由輸入至端子C之電位(或控制信號)的控制而使電晶體102導通，亦即，使電晶體102的源極及汲極被置於導通狀態中，而不考慮該儲存元件100b之中所保持的資料。進一步地，可藉由輸入至端子C之電位(或控制信號)的控制而使電晶體102關閉，亦即，使電晶體102的源極及汲極被置於非導通狀態中，而不考慮該儲存元件100b之中所保持的資料
。
上述係儲存元件100b之驅動方法的說明。資料之寫入及讀取係如上述地執行於暫存電路100B中所包含之複數個儲存元件100b的每一者之中；因而，可將複數個資料寫入至暫存電路100B及自該暫存電路100B予以讀出。
第1F圖描繪本發明之暫存電路的一實施例，其係與第1D及1E圖中之該等暫存電路不同。在第1F圖中，暫存電路100C包含n個儲存元件(100c-1至100c-n)。在第1C圖中所描繪之儲存元件100c可使用做為該n個儲存元件(100c-1至100c-n)的每一者。在該暫存電路100C中，該n個儲存元件(100c-1至100c-n)的端子B可用作輸入端子(IN1至INn)及輸出端子(OUT1至OUTn)二者。
注意的是，在第1F圖中所描繪的暫存電路100C中，該n個儲存元件(100c-1至100c-n)的端子W係彼此互相電性連接，且相同的控制信號WS係輸入至該處；然而，本發明之一實施例並未受限於此結構。輸入至該n個儲存元件(100c-1至100c-n)的某些者之端子W的控制信號可與輸入至其他者之端子W的控制信號不同。
注意的是，在第1F圖中所描繪的暫存電路100C中，該n個儲存元件(100c-1至100c-n)的端子C係彼此
互相電性連接，且相同的電位VS係輸入至該處；然而，本發明之一實施例並未受限於此結構。輸入至該n個儲存元件(100c-1至100c-n)的某些者之端子C的電位可與輸入至其他者之端子C的電位不同。
而且，暫存電路可包含複數個第1F圖中所描繪的暫存電路100C。
在暫存電路100C中，對應於所輸入至該等輸入端子(IN1至INn)之資料的信號電位可分別保持於該n個儲存元件(100c-1至100c-n)中，且所保持之資料可自輸出端子(OUT1至OUTn)讀取。
將敘述包含於暫存電路100C中之儲存元件100c的結構及驅動方法之實施例於下文。
在第1C圖中所描繪之儲存元件100c包含電晶體104及電容器105。電晶體104的通道係形成於氧化物半導體層中。電晶體104的閘極係電性連接至端子W。電晶體104之源極及汲極的其中一者係電性連接至端子B。電晶體104之源極及汲極的另一者係電性連接至電容器105之一對電極的其中一者。電容器105之該對電極的另一者可電性連接至端子C。各自端子(端子W、端子B、及端子C)係電性連接至佈線或電極。固定電位(例如，諸如接地電位之低電源供應電位)可輸入至端子C。注意的是，在第1C圖中，為了要指示電晶體104具有其中通道係形
成於氧化物半導體層中之結構，係將〝OS〞寫在該電晶體旁。
首先，將敘述寫入資料至儲存元件100c的操作。對應於資料之信號電位(輸入至端子B的信號電位)係透過其中藉由輸入至閘極的控制信號(輸入至端子W的控制信號)所選擇成為導通之電晶體104而輸入至電容器105之該對電極的其中一者。然後，電晶體104係藉由輸入至閘極的控制信號(輸入至端子W的控制信號)所關閉，以致使該信號電位保持於電容器105中。以此方式，可將資料寫入至儲存元件100c。
在此，其中通道係形成於氧化物半導體層中之電晶體104的截止狀態電流係極低。因此，在儲存元件100c之中，電容器105的該對電極之其中一者的電位可長週期地保持，即使當不供應電源供應電壓至儲存元件100c時亦然。因而，甚至在停止電源供應電壓的供應之後，儲存元件100c亦可保持資料。
其次，將敘述自儲存元件100c讀取資料之操作。電晶體104係藉由輸入至閘極的控制信號(輸入至端子W的控制信號)所導通，且保持於電容器105之該對電極的其中一者中之電位係透過端子B而偵測，藉以讀出儲存元件100c中所保持之資料。
上述係儲存元件100c之驅動方法的說明。資料之寫
入及讀取係如上述地執行於暫存電路100C中所包含之複數個儲存元件100c的每一者之中；因而，可將複數個資料寫入至暫存電路100C及自該暫存電路100C予以讀出。
將敘述暫存電路之結構的變化例於下文。
暫存電路100A、暫存電路100B、暫存電路100C、及包含於該等暫存電路中之該等儲存元件可各自進一步地包含二極體、電阻器、電感器、算術電路(算術元件)、或開關。做為算術電路(算術元件)，可使用緩衝器、反相器、NAND電路、NOR電路、三態緩衝器、定時反相器、或其類似物。做為開關，例如，可使用類比開關、電晶體、或其類似物。選擇性地，可使用其中輸入時脈信號及該時脈信號之反相信號的其中任一者或二者之算術電路(算術元件)做為開關。
例如，可使用如第5B圖中所描繪的儲存元件100d以取代儲存元件100a、儲存元件100b、或儲存元件100c。除了第1A圖中所描繪之儲存元件100a的結構之外，儲存元件100d包含二極體142。電晶體102之源極及汲極的另一者係透過二極體142而電性連接至端子B。
例如，可使用如第5C圖中所描繪的儲存元件100e以取代儲存元件100a、儲存元件100b、或儲存元件100c。除了第1A圖中所描繪之儲存元件100a的結構之外，儲存
元件100e包含開關140。例如，開關140可使用電晶體141而形成。電晶體141的閘極係電性連接至端子X。電晶體102之源極及汲極的另一者係透過電晶體141而電性連接至端子B。
在儲存元件100a及儲存元件100b中之電晶體101以及在儲存元件100c中之電晶體104可各係包含二閘極的電晶體，該二閘極的其中一者係設置於氧化物半導體層之上，且其另一者係設置於氧化物半導體層的下面。控制信號(WS)可輸入至一閘極，且不同的控制信號可輸入至另一閘極。該不同的控制信號可係固定電位。該固定電位可係低電源供應電位或高電源供應電位。注意的是，該二閘極可彼此互相電性連接，且控制信號(WS)可輸入至該等閘極。電晶體101或電晶體104的臨限電壓或其類似者可藉由輸入至另一閘極的信號所控制。進一步地，電晶體101或電晶體104的截止狀態電流可被進一步地降低。此外，電晶體101或電晶體104的導通狀態電流可增加。
例如，可使用如第5D圖中所描繪的儲存元件100f以取代儲存元件100a、儲存元件100b、或儲存元件100c。該儲存元件100f係其中使用包含二閘極而其中一閘極係設置於氧化物半導體層上且其中另一閘極係設置於氧化物半導體層下面之電晶體做為第1A圖中所描繪之儲存元件100a結構中的電晶體101之實例。第5D圖示意地描繪其中電晶體101之閘極的其中一者係電性連接至端子W，且該等閘極的另一者係電性連接至與端子W不同之端子WB
的結構。
電晶體102可係其中具有通道於包含除了氧化物半導體外之半導體的層或基板之中的電晶體。例如，電晶體102可係具有通道於矽層或矽基板中之電晶體。選擇性地，電晶體102可係具有通道於氧化物半導體層中之電晶體。
在此，其中具有通道於矽層或矽基板中之電晶體具有比其中具有通道於氧化物半導體層中之電晶體更高的開關速度及更高的導通狀態電流。因而，在結合地包含具有通道於矽層或矽基板中之電晶體及具有通道於氧化物半導體層中之電晶體的電路中，可增進電路的操作速度且可降低漏電流。例如，透過使用具有通道於氧化物半導體層中之電晶體101及具有通道於矽層或矽基板中之電晶體102的組合於儲存元件100a或儲存元件100b中，可增進儲存元件100a或儲存元件100b的操作速度且可降低功率消耗。
上述係暫存電路之結構的變化例。
如上述地，可提供包含儲存元件的暫存電路，而該儲存元件可藉由二電晶體、二電晶體及電容器、或一電晶體及電容器所構成。因而，可縮減暫存電路中之電路的面積。包含於暫存電路中之複數個儲存元件的每一者可保持資料，即使在停止電源供應電壓的供應之後亦然。因此，可提供具有小的電路面積，且包含其中即使當停止電源供應電壓的供應時亦不會拭除儲存之資料的儲存元件之暫存電路。
此實施例可與任何其他的實施例適當地結合而實施。
在此實施例中，將敘述用以讀取實施例1中所述之暫存電路(暫存電路100A、暫存電路100B、或暫存電路100C)中所保持的資料之讀取電路的實施例。
本發明之儲存裝置的一實施例可具有包含暫存電路及讀取電路的結構。
保持於暫存電路100A或暫存電路100B中的資料可藉由第2C圖中所描繪之讀取電路110A而予以讀出。讀取電路110A包含n個讀取元件(110a-1至100a-n)。第2A圖中所描繪之讀取元件110a可使用做為該n個讀取元件(110a-1至110a-n)的每一者。
而且，讀取電路可包含複數個第2C圖中所描繪之讀取電路110A。
暫存電路100A或暫存電路100B的輸出端子(OUT1至OUTn)係分別電性連接至讀取電路110A的輸入端子(IN1至INn)。讀取電路110A讀出暫存電路100A或暫存電路100B中所保持之資料，且自讀取電路110A的輸出端子(OUT1至OUTn)輸出該等資料。自讀取電路110A之輸出端子(OUT1至OUTn)所輸出之資料係輸入至包含複數個儲存元件記憶體胞格陣列200。
將敘述包含於讀取電路110A中之讀取元件110a的結構及驅動方法之實施例於下文。
第2A圖中所描繪之讀取元件110a可具有包含端子V、負載121、開關123、及感測放大器111的結構。做為負載121，例如，可使用電晶體122。電晶體122的閘極係電性連接至該電晶體122之源極及汲極的其中一者。做為感測放大器111，例如，可使用運算放大器112。注意的是，可使用電晶體做為開關123。端子V係電性連接至佈線或電極。
注意的是，可使用開關以取代負載121。電晶體可被使用做為開關。
在讀取元件110a中，負載121及開關123係以此順序而串聯連接於端子V與輸入端子IN之間。在負載121與開關123之間的連接部分(節點M：藉由M而表示於第2A圖之中)係電性連接至感測放大器111的輸入端子〝in〞。輸入至感測放大器111之輸入端子〝in〞的電位係輸入至運算放大器112的非反相輸入端子(+)。參考電位Vr係輸入至運算放大器112的反相輸入端子(-)。自感測放大器111之輸出端子〝out〞所輸出的信號係自讀取元件110a的輸出端子OUT輸出。
將敘述第2A圖中所描繪之讀取元件110a的驅動方法。
在讀取元件110a的操作中，預定電位(與所供應至儲存元件100a或儲存元件100b中的電晶體102之源極及汲極的其中一者(端子S)之第一電位不同的第二電位，例如，高電源供應電位)係供應至端子V。讀取元件110a的輸入端子IN係以此順序透過開啟之開關123及負載121而電性連接至端子V。在此，讀取元件110a的輸入端子IN係電性連接至暫存電路(暫存電路100A或暫存電路100B)之輸出端子(OUT1至OUTn)的其中一者，且暫存電路(暫存電路100A或暫存電路100B)的輸出端子(OUT1至OUTn)係電性連接至包含於暫存電路中之複數個儲存元件(儲存元件100a或儲存元件100b)的端子B。因此，節點M的電位係藉由其中端子B係電性連接至讀取元件110a的輸入端子IN之儲存元件(儲存元件100a或儲存元件100b)的電晶體102之源極及汲極間的狀態所決定。換言之，在其中電晶體102之源極及汲極係在非導通狀態中的情況中，該節點M與其中供應第一電位之端子S間的電性連接被阻斷，以致使節點M的電位變成(或變成接近於)端子V的電位(其係與第一電位不同之第二電位)。另一方面，在其中電晶體102之源極及汲極係在導通狀態中的情況中，當電晶體102之源極及汲極間的導通電阻之電阻值係藉由Rt所表示且負載121之電阻值係藉由R0所表示時，則節點M之電位變成藉由
Rt及R0而電阻畫分端子S的電位(第一電位)與端子V的電位(第二電位)間之電位差所決定的值。
然後，節點M的電位係輸入至感測放大器111的輸入端子〝in〞。輸入至感測放大器111之輸入端子〝in〞的電位係輸入至運算放大器112的非反相輸入端子(+)。運算放大器112比較節點M的電位與參考電位Vr，且輸出高位準電位或低位準電位，亦即，信號〝1〞或信號〝0〞。因為該輸出信號係對應至其中端子B係電性連接至讀取元件110a的輸入端子IN之儲存元件(儲存元件100a或儲存元件100b)中所保持之資料的信號，所以可根據此信號而讀出該儲存元件中所保持之該資料。注意的是，可將感測放大器111的輸出信號輸入至諸如反相器之算術電路，使得感測放大器111的輸出信號之反相信號自讀取元件110a而被輸出。
關於讀取元件110a的驅動方法，特別地，將敘述其中包含於儲存元件(儲存元件100a或儲存元件100b)中之電晶體102係n通道電晶體，當輸入至儲存元件的資料係〝1〞時之所輸入至該儲存元件的電位係高位準電位(VH)，當輸入至儲存元件的資料係〝0〞時之所輸入至該儲存元件的電位係低位準電位(VL)，且負載121的電阻值R0係設定成為充分大於電晶體102之源極與汲極間的導通電阻之電阻值Rt的情況之實例。例如，當自此儲存元件讀取資料時，所供應至儲存元件之端子S的第一電位係設定成接地電位(GND)，所供應至讀取元件110a
之端子V的第二電位係設定成為高電源供應電位(VDD)，且所輸入至運算放大器112之反相輸入端子(-)的參考電位(Vr)係設定成GND與VDD之間的電位。該參考電位Vr可係GND與VDD間的中間電位。在此，當資料〝1〞係輸入至儲存元件且保持於該儲存元件之中時，則電晶體102係在導通狀態中。也就是說，電晶體102的源極及汲極係在導通狀態中。在此情況中，當開關123開啟時，節點M的電位變成接近於第一電位之接地電位(GND)的電位。當此電位係輸入至感測放大器111時，則因為該電位係小於參考電位Vr，所以感測放大器111的輸出信號係〝0〞。另一方面，當資料〝0〞係輸入至儲存元件且保持於該儲存元件之中時，則電晶體102係在截止狀態中。也就是說，電晶體102的源極及汲極係在非導通狀態中。因此，當開關123開啟時，節點M的電位變成第二電位之高電源供應電位(VDD)。當此電位係輸入至感測放大器111時，則因為該電位係大於參考電位Vr，所以感測放大器111的輸出信號係〝1〞。以此方式，可將保持於儲存元件中之資料讀出為其反相信號。注意的是，可將感測放大器111的輸出信號輸入至諸如反相器的算術電路，以致使該感測放大器111的輸出信號之反相信號自讀取元件輸出。
上述係讀取元件110a之驅動方法的說明。資料讀取係如上述地執行於讀取電路110A中所包含之複數個讀取元件110a的每一者之中。因而，讀取電路110A可讀出暫
存電路100A或暫存電路100B中所保持之複數個資料。
保持於暫存電路100C中的資料可藉由第2D圖中所描繪之讀取電路110B而予以讀出。讀取電路110B包含n個讀取元件(110b-1至110b-n)。第2B圖中所描繪之讀取元件110b可使用做為該n個讀取元件(110b-1至110b-n)的每一者。
而且，讀取電路可包含複數個第2D圖中所描繪之讀取電路110B。
暫存電路100C的輸出端子(OUT1至OUTn)係分別電性連接至讀取電路110B的輸入端子(IN1至INn)。讀取電路110B讀出暫存電路100C中所保持之資料，且自讀取電路110B的輸出端子(OUT1至OUTn)輸出該等資料。自讀取電路110B之輸出端子(OUT1至OUTn)所輸出之資料係輸入至包含複數個儲存元件的記憶體胞格陣列200。
將敘述包含於讀取電路110B中之讀取元件110b的結構及驅動方法之實施例於下文。
第2B圖中所描繪之讀取元件110b可具有包含感測放大器111的結構。做為感測放大器111，可使用運算放大器112。
讀取元件110b的輸入端子IN係電性連接至感測放大器111的輸入端子〝in〞。輸入至感測放大器111之輸入端子〝in〞的電位係輸入至運算放大器112的非反相輸入端子(+)。參考電位Vr係輸入至運算放大器112的反相輸入端子(-)。自感測放大器111之輸出端子〝out〞所輸出的信號係自讀取元件110b的輸出端子OUT輸出。
將敘述第2B圖中所描繪之讀取元件110b的驅動方法。
輸入至讀取元件110b之輸入端子IN的信號係輸入至感測放大器111之將被輸入至運算放大器112的非反相輸入端子(+)之輸入端子〝in〞。運算放大器112比較所輸入至輸入端子〝in〞的電位與參考電位Vr，且輸出高位準電位或低位準電位，亦即，信號〝1〞或信號〝0〞。因為該輸出信號係對應至其中端子B係電性連接至讀取元件110b的輸入端子IN之儲存元件(儲存元件100c)中所保持之資料信號，所以可根據此信號而讀出該儲存元件中所保持之資料。注意的是，可將感測放大器111的輸出信號輸入至諸如反相器之算術電路，使得感測放大器111的輸出信號之反相信號自讀取元件110b而被輸出。
上述係讀取元件110b之驅動方法的說明。資料讀取係如上述地執行於讀取電路110B中所包含之複數個讀取元件110b的每一者之中。因而，讀取電路110B可讀出暫
存電路110C中所保持之複數個資料。
將敘述讀取電路之結構的變化例於下文。
讀取電路110A、讀取電路110B，及包含於該讀取電路中之該等讀取元件可各自進一步地包含二極體、電阻器、電感器、算術電路(算術元件)、或開關。做為算術電路(算術元件)，可使用緩衝器、反相器、NAND電路、NOR電路、三態緩衝器、定時反相器、或其類似物。做為開關，例如，可使用類比開關、電晶體、或其類似物。選擇性地，可使用其中輸入時脈信號及該時脈信號之反相信號的其中任一者或二者之算術電路(算術元件)做為開關。
此實施例可與任何其他的實施例適當地結合而實施。
在此實施例中，將敘述包含於儲存裝置中之記憶體胞格陣列的結構之實施例。
第4A圖描繪記憶體胞格陣列的一實施例。在第4A圖中，記憶體胞格陣列200包含m×n個(m係大於或等於2之自然數，且n係大於或等於2之自然數)儲存元件(儲存元件100b(i、j)：i係小於或等於m之自然數；
且j係小於或等於n之自然數)。在第1B圖中所描繪之儲存元件100b可使用做為該m×n個儲存元件的每一者(儲存元件100b(i，j))。包含於記憶體胞格陣列200中之複數個儲存元件亦稱為記憶體胞格。
在第4A圖中，配置於相同行之中的儲存元件分享電性連接至端子B的佈線(BLj)。例如，配置於第一行之中的儲存元件(儲存元件100b(1，1)至100b(m，1))分享電性連接至端子B的佈線(BL1)。該佈線(BLj)亦稱為位元線。
在第4A圖中，配置於相同行之中的儲存元件分享電性連接至端子D的佈線(DLj)。例如，配置於第一行之中的儲存元件(儲存元件100b(1，1)至100b(m，1))分享電性連接至端子D的佈線(DL1)。
在第4A圖中，配置於相同行之中的儲存元件分享電性連接至端子S的佈線(SLj)。例如，配置於第一行之中的儲存元件(儲存元件100b(1，1)至100b(m，1))分享電性連接至端子S的佈線(SL1)。注意的是，電性連接至端子S的佈線(SLj)可由記憶體胞格陣列中之所有儲存元件所分享。
在第4A圖中，配置於相同列之中的儲存元件分享電性連接至端子W的佈線(WLi)。例如，配置於第一列之中的儲存元件(儲存元件100b(1，1)至100b(1，n))分享電性連接至端子W的佈線(WL1)。佈線(WLi)亦可稱為第一字線。
在第4A圖中，配置於相同列之中的儲存元件分享電性連接至端子C的佈線(CLi)。例如，配置於第一列之中的儲存元件(儲存元件100b(1，1)至100b(1，n))分享電性連接至端子C的佈線(CL1)。佈線(CLi)亦可稱為第二字線。
然而，無需受限於上述，可將複數個佈線(BLj)、複數個佈線(DLj)、及複數個佈線(SLj)設置於相同行之中所配置的該等儲存元件中，且可將複數個佈線(WLi)及複數個佈線(CLi)設置於相同列之中所配置的該等儲存元件中。
而且，可分享佈線。佈線的分享可實現記憶體胞格陣列200的小型化和更高的集積度。例如，可使用用作佈線(BLj)及佈線(DLj)二者之佈線。此結構係描繪於第17圖之中。在第17圖中所描繪的記憶體胞格陣列200中，儲存元件100b(i，j)的端子D及端子B係電性連接至一佈線(BLj)。該佈線(BLj)亦可稱為位元線。
在第4A圖或第17圖中所描繪的記憶體胞格陣列200中，資料寫入係選擇性地執行於藉由輸入至佈線(WLi)的信號所指明之列的儲存元件(儲存元件100b(i，j))中。進一步地，資料讀取係選擇性地執行於藉由輸入至佈線(CLi)的信號所指明之列的儲存元件(儲存元件100b(i，j))中。特別地，在電性連接至相同佈線(BLj)的儲存元件中，除了其中資料將被讀取的儲存元件外之儲存元件的電晶體102係藉由輸入至佈線(CLi)之信號所
關閉(而不考慮所儲存之資料)。用於所指明之儲存元件中之資料寫入和資料讀取的方法係與用於上述實施例中所述之暫存電路100B中之資料寫入和資料讀取的方法相似；因而，省略其說明。
在使用第1B圖中所描繪之儲存元件100b做為包含於記憶體胞格陣列200中之儲存元件100b(i，j)的情況中，可使用具有與第2C圖中所描繪之讀取電路110A相同結構的讀取電路，做為用以自記憶體胞格陣列200讀取資料的讀取電路。在此，記憶體胞格陣列200的佈線(BLj)係電性連接至用以自記憶體胞格陣列200讀取資料之讀取電路的輸入端子(IN)。
第4B圖描繪記憶體胞格陣列的另一實施例。在第4B圖中，記憶體胞格陣列200包含m×n個儲存元件(儲存元件100c(i，j))。在第1C圖中所描繪之儲存元件100c可使用做為該m×n個儲存元件的每一者(儲存元件100c(i，j))。
在第4B圖中，配置於相同行之中的儲存元件分享電性連接至端子B的佈線(BLj)。例如，配置於第一行之中的儲存元件(儲存元件100c(1，1)至100c(m，1)分享電性連接至端子B的佈線(BL1)。該佈線(BLj)亦稱為位元線。
在第4B圖中，配置於相同列之中的儲存元件分享電
性連接至端子W的佈線(WLi)。例如，配置於第一列之中的儲存元件(儲存元件100c(1，1)至100c(1，n))分享電性連接至端子W的佈線(WL1)。佈線(WLi)亦稱為字線。
然而，無需受限於上述，可將複數個佈線(BLj)設置於相同行之中所配置的該等儲存元件中，且可將複數個佈線(WLi)設置於相同列之中所配置的該等儲存元件中。在m×n個儲存元件(儲存元件100c(i，j))中，端子C可電性連接至相同的電極或佈線，或可電性連接至不同的電極或佈線。
在第4B圖中所描繪的記憶體胞格陣列200中，資料寫入和資料讀取係選擇性地執行於儲存元件(藉由輸入至佈線(WLi)的信號所指明之列的儲存元件100c(i，j))中。用於所指明之儲存元件中之資料寫入和資料讀取的方法係與用於上述實施例中所述之暫存電路100C中之資料寫入和資料讀取的方法相似；因而，省略其說明。
在使用第1C圖中所描繪之儲存元件100c做為包含於記憶體胞格陣列200中之儲存元件100c(i，j)的情況中，可使用具有與第2D圖中所描繪之讀取電路110B相同結構的讀取電路，做為用以自記憶體胞格陣列200讀取資料的讀取電路。在此，記憶體胞格陣列200的佈線(BLj)係電性連接至用以自記憶體胞格陣列200讀取資料之讀取電路的輸入端子(IN)。
第5A圖描繪記憶體胞格陣列的另一實施例。在第5A圖中，記憶體胞格陣列200包含m×n個儲存元件(儲存元件100b(i，j))。在第1B圖中所描繪之儲存元件100b可使用做為該m×n個儲存元件的每一者(儲存元件100b(i，j))。注意的是，記憶體胞格陣列可包含複數個第5A圖中所描繪的記憶體胞格陣列200。
在第5A圖中所描繪的結構中，於配置在記憶體胞格陣列200中之相同行中的複數個儲存元件中，鄰接之儲存元件的其中一者之端子S係電性連接至該等鄰接之儲存元件的另一者之端子B。換言之，在配置於記憶體胞格陣列200中之相同行中的複數個儲存元件中，電晶體102係串聯地電性連接。在此情況中，於串聯連接的該等電晶體102中，佈線(SLj)可電性連接至一末端的電晶體102之源極及汲極的其中一者，以及佈線(BLj)可電性連接至另一末端的電晶體102之源極及汲極的另一者。在此，於串聯連接的該等電晶體102中，除了在該等末端處的電晶體102外之電晶體102的源極或汲極係透過配置在相同行中之其他儲存元件的電晶體102，而電性連接至佈線(SLj)。進一步地，在串聯連接的該等電晶體102中，除了在該等末端處的電晶體102外之電晶體102的源極及汲極之其他者則透過配置在相同行中之其他儲存元件的電晶體102，而電性連接至佈線(BLj)。
在第5A圖中，其中電晶體102係串聯地電性連接之
複數個儲存元件係描繪成為儲存元件組群200_j。注意的是，第5A圖描繪其中提供列之儲存元件組群200_j的記憶體胞格陣列200之結構做為實例。儲存元件組群200_j可以以矩陣而設置於記憶體胞格陣列200中。
在第5A圖中，配置於相同行之中的儲存元件分享佈線(BLj)。例如，配置於第一行之中的儲存元件(儲存元件100b(1，1)至100b(m，1))分享佈線(BL1)。該佈線(BLj)亦可稱為位元線。
在第5A圖中，配置於相同行之中的儲存元件分享電性連接至端子D的佈線(DLj)。例如，配置於第一行之中的儲存元件(儲存元件100b(1，1)至100b(m，1))分享電性連接至端子D的佈線(DL1)。
在第5A圖中，配置於相同行之中的儲存元件分享佈線(SLj)。例如，配置於第一行之中的儲存元件(儲存元件100b(1，1)至100b(m，1))分享佈線(SL1)。
在第5A圖中，配置於相同列之中的儲存元件分享電性連接至端子W的佈線(WLi)。例如，配置於第一列之中的儲存元件(儲存元件100b(1，1)至100b(1，n))分享電性連接至端子W的佈線(WL1)。佈線(WLi)亦可稱為第一字線。
在第5A圖中，配置於相同列之中的儲存元件分享電性連接至端子C的佈線(CLi)。例如，配置於第一列之中的儲存元件(儲存元件100b(1，1)至100b(1，n)
)分享電性連接至端子C的佈線(CL1)。佈線(CLi)亦可稱為第二字線。
惟，無需受限於上述，可將複數個佈線(BLj)、複數個佈線(DLj)、及複數個佈線(SLj)設置於相同行之中所配置的該等儲存元件中，且可將複數個佈線(WLi)及複數個佈線(CLi)設置於相同列之中所配置的該等儲存元件中。
而且，可分享佈線。佈線的分享可實現記憶體胞格陣列200的小型化和更高的集積度。例如，可使用用作佈線(BLj)及佈線(DLj)二者之佈線。此結構係描繪於第18B圖之中。在第18B圖中所描繪的記憶體胞格陣列200中，於定位在儲存元件組群200_j的二末端之其中一者處的儲存元件(儲存元件100b(1，j))中，端子D係電性連接至佈線(BLj)，且端子B係透過作用成為開關之電晶體181而電性連接至佈線(BLj)。在定位於儲存元件組群200_j的二末端之另一者處的儲存元件(儲存元件100b(m，j))中，端子S係透過作用成為開關之電晶體182而電性連接至佈線(SLj)。注意的是，電晶體182可予以省略，以致使端子S係在定位於儲存元件組群200_j的二末端之另一者處的儲存元件(儲存元件100b(m，j))中直接地電性連接至佈線(SLj)。在除了該儲存元件組群200_j的二末端處的該等者之外的儲存元件中，鄰接之儲存元件的其中一者之端子F係電性連接至該鄰接之儲存元件的另一者之端子D。在此，如第18A圖中所
描繪地，端子F係設置於電性連接至電晶體102的閘極之節點處的端子。因此，在第18B圖中所描繪的結構可視為其中包含儲存元件組群200_j中之該等電晶體101係串聯地電性連接之結構。在此，佈線(BLj)亦可稱為位元線。
在第5A圖中所描繪的記憶體胞格陣列200中，資料寫入係選擇性地執行於藉由輸入至佈線(WLi)的信號所指明之列的儲存元件(儲存元件100b(i，j))中。進一步地，資料讀取係選擇性地執行於藉由輸入至佈線(CLi)的信號所指明之列的儲存元件(儲存元件100b(i，j))中。特別地，在電性連接至相同佈線(BLj)的儲存元件中，除了其中資料將被讀取的儲存元件外之儲存元件的電晶體102係藉由輸入至佈線(CLi)之信號所導通(而不考慮所儲存之資料)。用於所指明之儲存元件中之資料寫入和資料讀取的方法係與用於上述實施例中所述之暫存電路100B中之資料寫入和資料讀取的方法相似；因而，省略其說明。
在第18B圖中所描繪的記憶體胞格陣列200中，資料寫入係選擇性地執行於藉由輸入至佈線(WLi)的信號所指明之列的儲存元件(儲存元件100b(i，j))中。特別地，資料係自較接近於佈線(SLj)之側的儲存元件而順序寫入至該等儲存元件。其中資料將被寫入之儲存元件以及設置在比該儲存元件更接近於佈線(BLj)之側的所有儲存元件之電晶體101係藉由輸入至佈線(WLi)之信號
所導通。進一步地，設置在比其中資料將被寫入之儲存元件更接近於佈線(SLj)之側的所有儲存元件之電晶體101係藉由輸入至佈線(WLi)之信號所關閉。以此方式，可將對應於資料的信號電位自佈線(BLj)輸入至其中資料將被寫入之儲存元件。注意的是，當寫入資料時，電晶體181及182係在關閉狀態中。進一步地，資料讀取係選擇性地執行於藉由輸入至佈線(CLi)的信號所指明之列的儲存元件(儲存元件100b(i，j))中。特別地，在電性連接至相同佈線(BLj)的儲存元件中，除了其中資料將被讀取的儲存元件外之儲存元件的電晶體102係藉由輸入至佈線(CLi)之信號所導通(而不考慮所儲存之資料)。注意的是，當讀取資料時，電晶體181及182係在導通狀態中。用於所指明之儲存元件中之資料寫入和資料讀取的方法係與用於上述實施例中所述之暫存電路100B中之資料寫入和資料讀取的方法相似；因而，省略其說明。
在使用第1B圖或第18A圖中所描繪之儲存元件100b做為包含於記憶體胞格陣列200中之儲存元件100b(i，j)的情況中，可使用具有與第2C圖中所描繪之讀取電路110A相同結構的讀取電路，做為用以自記憶體胞格陣列200讀取資料的讀取電路。在此，記憶體胞格陣列200的佈線(BLj)係電性連接至用以自記憶體胞格陣列200讀取資料之讀取電路的輸入端子(IN)。
將敘述記憶體胞格陣列之結構的變化例於下文。
記憶體胞格陣列200及包含於記憶體胞格陣列200中之該等儲存元件可各自進一步地包含二極體、電阻器、電感器、算術電路(算術元件)、或開關。做為算術電路(算術元件)，可使用緩衝器、反相器、NAND電路、NOR電路、三態緩衝器、定時反相器、或其類似物。做為開關，例如，可使用類比開關、電晶體、或其類似物。選擇性地，可使用其中輸入時脈信號及該時脈信號之反相信號的其中任一者或二者之算術電路(算術元件)做為開關。
例如，可使用如第5B圖中所描繪之儲存元件100d做為包含於記憶體胞格陣列200中之複數個儲存元件的每一者。儲存元件100d包含除了第1A圖中所描繪之儲存元件100a的結構外之二極體142。電晶體102之源極及汲極的另一者係透過二極體142而電性連接至端子B。
例如，可使用如第5C圖中所描繪之儲存元件100e做為包含於記憶體胞格陣列200中之複數個儲存元件的每一者。儲存元件100e包含除了第1A圖中所描繪之儲存元件100a的結構外之開關140。例如，開關140可使用電晶體141而形成。電晶體141的閘極係電性連接至端子X。電晶體102之源極及汲極的另一者係透過電晶體141而電性連接至端子B。在包含儲存元件100e的記憶體胞格陣列200中，即使在其中該等電晶體102係如第5A圖中所描繪地串聯電性地連接之結構的情況中，資料可藉由輸入控
制信號至端子X而自預定列中之儲存元件選擇性地讀取。
例如，可使用如第5D圖中所描繪之儲存元件100f做為包含於記憶體胞格陣列200中之複數個儲存元件的每一者。該儲存元件100f係其中使用包含二閘極而其中一者係設置在氧化物半導體層之上且另一者係設置在氧化物半導體層的下面之電晶體做為第1A圖中所描繪之儲存元件100a的結構中之電晶體101的實例。第5D圖示意地描繪其中電晶體101之閘極的其中一者係電性連接至端子W，且該等閘極的另一者係電性連接至與端子W不同之端子WB的結構。
此實施例可與任何其他的實施例適當地結合而實施。
在此實施例中，將敘述儲存裝置，該儲存裝置包含除了實施例1中所敘述的暫存電路外之自記憶體胞格陣列200讀取資料的第二讀取電路、x解碼器及y解碼器，實施例2中所敘述之自暫存電路讀取資料的讀取電路(下文中稱為第一讀取電路)，以及實施例3中所敘述之包含複數個儲存元件的記憶體胞格陣列200。
第3A圖描繪儲存裝置的一實施例。在第3A圖中，儲存裝置222包含暫存電路1000、第一讀取電路1100、記憶體胞格陣列200、第二讀取電路1110、x解碼器202、及y解碼器201。
做為暫存電路1000，可使用實施例1中所敘述之暫存電路的任一者。做為第一讀取電路1100，可使用實施例2中所敘述之讀取電路的任一者。做為記憶體胞格陣列，可使用實施例3中所敘述之記憶體胞格陣列的任一者。做為第二讀取電路1110，可使用與實施例2中所敘述之該等讀取電路的任一者相似之讀取電路。做為x解碼器202及y解碼器201的每一者，可使用具有已知之結構的解碼器。注意的是，該x解碼器202及該y解碼器201亦可分別稱為行解碼器及列解碼器。
在其中使用暫存電路100A或暫存電路100B做為暫存電路1000的情況中，可將讀取電路110A使用做為第一讀取電路1100。在其中使用暫存電路100C做為暫存電路1000的情況中，可將讀取電路110B使用做為第一讀取電路1100。在其中使用儲存元件100b做為包含於記憶體胞格陣列200中之複數個儲存元件的每一者之情況中，可將讀取電路110A使用做為第二讀取電路1110。在其中使用儲存元件110c做為包含於記憶體胞格陣列200中之複數個儲存元件的每一者之情況中，可將讀取電路110B使用做為第二讀取電路1110。
注意的是，在其中包含於記憶體胞格陣列200中之儲存元件及包含於暫存電路1000中之儲存元件具有相同結構的情況中，可使用用作第一讀取電路1100及第二讀取電路1110二者之讀取電路。第3B圖描繪其中單一讀取電路用作第一讀取電路1100及第二讀取電路1110二者，且
稱為讀取電路1111之實例。
接著，將敘述儲存裝置之驅動方法的實施例。
當輸入資料至儲存裝置222時，資料係輸入至暫存電路1000(請參閱第3A圖中之箭頭F1)，且保持於暫存電路1000中。然後，資料係藉由第一讀取電路1110而自暫存電路1000讀取(請參閱第3A圖中之箭頭F2)，且寫入至包含於記憶體胞格陣列200中的複數個儲存元件(記憶體胞格)中之藉由x解碼器202及y解碼器201所指明的記憶體胞格(請參閱第3A圖中之箭頭F3)。在此，x解碼器202及y解碼器201可同時指明複數個記憶體胞格。在下文中，同時所指明之複數個記憶體胞格係稱為區塊。
儲存在包含於記憶體胞格陣列200中的該等記憶體胞格中之藉由x解碼器202及y解碼器201所指明的記憶體胞格(或區塊)中之資料係藉由第二讀取電路1110而予以讀出(請參閱第3A圖中之箭頭F4)，且讀取之資料係輸入至暫存電路1000(請參閱第3A圖中之箭頭F5)，而被保持。保持於暫存電路1000中之資料係藉由第一讀取電路1100所讀出(請參閱第3A圖中之箭頭F2)，且自儲存裝置輸出(請參閱第3A圖中之箭頭F6)。
儲存在包含於記憶體胞格陣列200中的該等記憶體胞格中之藉由x解碼器202及y解碼器201所指明的記憶體胞格(或區塊)中之資料係藉由第二讀取電路1110而予以讀出(請參閱第3A圖中之箭頭F4)，且讀取之資料係輸入至暫存電路1000(請參閱第3A圖中之箭頭F5)，而被保持。保持於暫存電路1000中之資料係藉由第一讀取電路1100所讀出(請參閱第3A圖中之箭頭F2)，且寫入至藉由x解碼器202及y解碼器201所指明之另一記憶體胞格(或另一區塊)(請參閱第3A圖中之箭頭F3)。以此方式，可將資料拷貝於記憶體胞格陣列200中。
儲存在包含於記憶體胞格陣列200中的該等記憶體胞格中之藉由x解碼器202及y解碼器201所指明的記憶體胞格(或區塊)中之資料係藉由第二讀取電路1110而予以讀出(請參閱第3A圖中之箭頭F4)，且讀取之資料係輸入至暫存電路1000(請參閱第3A圖中之箭頭F5)，而被保持。保持於暫存電路1000中之資料係藉由第一讀取電路1100所讀出(請參閱第3A圖中之箭頭F2)，且寫入至藉由x解碼器202及y解碼器201所指明之相同的記憶體胞格(或相同的區塊)(請參閱第3A圖中之箭頭F3)。以此方式，可將資料重寫入(再新)於記憶體胞格陣列200中。
上述係第3A圖中之儲存裝置222的驅動方法。注意的是，藉由第二讀取電路1110而自記憶體胞格陣列200所讀取之資料可無需輸入至暫存電路1000而被輸出至外
部。
當輸入資料至儲存裝置222時，資料係輸入至暫存電路1000(請參閱第3B圖中之箭頭F1)，且保持於暫存電路1000中。然後，資料係藉由讀取電路1111而自暫存電路1000讀取(請參閱第3B圖中之箭頭F2)，且寫入至包含於記憶體胞格陣列200中的複數個儲存元件(記憶體胞格)中之藉由x解碼器202及y解碼器201所指明的記憶體胞格(請參閱第3B圖中之箭頭F3)。在此，x解碼器202及y解碼器201可同時指明複數個記憶體胞格。在下文中，同時所指明之複數個記憶體胞格係稱為區塊。
儲存在包含於記憶體胞格陣列200中的該等記憶體胞格中之藉由x解碼器202及y解碼器201所指明的記憶體胞格(或區塊)中之資料係藉由讀取電路1111而予以讀出(請參閱第3B圖中之箭頭F4)，且讀取之資料係輸入至暫存電路1000(請參閱第3B圖中之箭頭F5)，而被保持。保持於暫存電路1000中之資料係藉由讀取電路1111所讀出(請參閱第3B圖中之箭頭F2)，且自儲存裝置輸出(請參閱第3B圖中之箭頭F6)。
儲存在包含於記憶體胞格陣列200中的該等記憶體胞格中之藉由x解碼器202及y解碼器201所指明的記憶體胞格(或區塊)中之資料係藉由讀取電路1111而予以讀出(請參閱第3B圖中之箭頭F4)，且讀取之資料係輸入
至暫存電路1000(請參閱第3B圖中之箭頭F5)，而被保持。保持於暫存電路1000中之資料係藉由讀取電路1111所讀出(請參閱第3B圖中之箭頭F2)，且寫入至藉由x解碼器202及y解碼器201所指明之另一記憶體胞格(或另一區塊)(請參閱第3B圖中之箭頭F3)。以此方式，可將資料拷貝於記憶體胞格陣列200中。
儲存在包含於記憶體胞格陣列200中的該等記憶體胞格中之藉由x解碼器202及y解碼器201所指明的記憶體胞格(或區塊)中之資料係藉由讀取電路1111而予以讀出(請參閱第3B圖中之箭頭F4)，且讀取之資料係輸入至暫存電路1000(請參閱第3B圖中之箭頭F5)，而被保持。保持於暫存電路1000中之資料係藉由讀取電路1111所讀出(請參閱第3B圖中之箭頭F2)，且寫入至藉由x解碼器202及y解碼器201所指明之相同的記憶體胞格(或相同的區塊)(請參閱第3B圖中之箭頭F3)。以此方式，可將資料重寫入(再新)於記憶體胞格陣列200中。
上述係第3B圖中之儲存裝置222的驅動方法。注意的是，藉由該讀取電路1111而自記憶體胞格陣列200所讀取之資料可無需輸入至暫存電路1000而被輸出至外部。
此實施例可與任何其他的實施例適當地結合而實施。
在此實施例中，將敘述包含實施例4中所述之儲存裝置的信號處理電路之結構。
第16圖描繪依據本發明一實施例之信號處理電路的實例。該信號處理電路至少包含一或更多個算術電路以及一或更多個儲存裝置(例如，暫存器或主記憶體)。特別地，第16圖中之信號處理電路150包含算術電路151、算術電路152、暫存器153、暫存器154、主記憶體155、控制裝置156、及電源供應控制電路157。
算術電路151及152各自包含加法器、乘法器、及各式各樣的算術電路，以及其中執行簡單邏輯算術處理的邏輯電路。暫存器153係儲存裝置，用以暫時保持當執行邏輯運算於算術電路151之中時的資料。暫存器154係儲存裝置，用以暫時保持當執行邏輯運算於算術電路152之中時的資料。
此外，主記憶體155可儲存控制裝置156所執行之程式成為資料，或可儲存來自算術電路151及算術電路152之資料。
控制裝置156係電路，其共同地控制信號處理電路150中所包含之算術電路151、算術電路152、暫存器153、暫存器154、及主記憶體155的操作。注意的是，在第16圖中，控制裝置156係設置成為信號處理電路150的一部分；然而，該控制裝置156可設置於信號處理電路150的外部。
透過使用實施例1中的暫存電路或實施例4中的儲存
裝置以供主記憶體155之用，即使在停止供應電源供應電壓至主記憶體155之後，亦可保持資料。因而，可抑制信號處理電路150之功率消耗。此外，在重新起動電源供應電壓的供應之後，儲存元件可短時間地返回至電源供應電壓停止供應之前的狀態。
此外，與停止供應電源供應電壓至主記憶體155一樣地，可停止供應電源供應電壓至其中與主記憶體155交換資料的控制電路或算術電路。
電源供應控制電路157控制所供應至信號處理電路150中所包含之算術電路151、算術電路152、暫存器153、暫存器154、主記憶體155、及控制裝置156的電源供應電壓之位準。進一步地，在其中停止供應電源供應電壓的情況中，用以停止電源供應電壓之供應的開關元件可設置用於電源供應控制電路157，或用於算術電路151、算術電路152、主記憶體155、及控制裝置156之每一者。在後者的情況中，電源供應控制電路157無需一定要依據本發明而設置於信號處理電路中。
作用成為快取記憶體之儲存裝置可設置於主記憶體155與算術電路151、算術電路152、及控制裝置156的每一者之間。藉由提供該快取記憶體，可減少對於主記憶體之低速存取，以及可使諸如算術處理之信號處理的速度變高。而且，藉由應用實施例1中所述之暫存電路或實施例4中所述之儲存裝置至作用成為快取記憶體的儲存裝置，可抑制信號處理電路150的功率消耗。此外，在重新開
始電源供應電壓的供應之後，儲存元件可短時間地返回至與電源供應電壓停止之前的狀態相同的狀態。
此實施例可與任何上述之實施例適當地結合而實施。
將敘述第1B圖中所描繪之儲存元件100b的製造方法。將敘述其中通道係形成於矽中之電晶體被使用成為電晶體102之情況，做為實例。在此實施例中，將敘述電晶體102、其中通道係形成於氧化物半導體層中之電晶體101、及電容器103的製造方法，做為用以解說儲存元件100b之製造方法的實例。
注意的是，在儲存元件100a中之電晶體101及電晶體102可如儲存元件100b中之電晶體101及電晶體102中一樣地被形成。在儲存元件100c中之電晶體104及電容器105可如儲存元件100b中之電晶體101及電容器103中一樣地形被形成。
進一步地，包含於暫存電路中之其他電晶體及電容器可如儲存元件100b中之電晶體101、電晶體102、及電容器103中一樣地被製造出。包含於讀取電路中之該等電晶體及電容器亦可如儲存元件100b中之電晶體101、電晶體102、及電容器103中一樣地被製造出。包含於記憶體胞格陣列中之該等電晶體及電容器亦可如儲存元件100b中之電晶體101、電晶體102、及電容器103中一樣地被製造出。
首先，如第6A圖中所描繪地，絕緣膜701及自單晶半導體基板所分離之半導體膜702係形成於基板700上。
雖然在其中可使用做為基板700之材料上並無特殊的限制，但至少具有熱阻能高到足以耐受將於稍後被執行之熱處理的材料則係必要的。例如，可使用藉由熔融處理或浮法處理所形成之玻璃基板、石英基板、半導體基板、陶質物基板、或其類似物做為基板700。在其中將於稍後被執行之熱處理的溫度係極高的情況，較佳地，使用其中應變點係730℃或更高之玻璃基板做為玻璃基板。
在此實施例中，將採用其中半導體膜702係使用單晶矽而形成的情況以敘述電晶體102之形成方法於下文，做為實例。注意的是，將簡單地敘述單晶半導體膜702之形成方法的特定實例。首先，包含其中係藉由電場而被加速之離子的離子束進入單晶半導體基板與其中因為晶體結構的局部無序係形成於距離接合結構之表面一定深度處的區域中而呈脆性的脆化層之接合基板內。其中形成該脆化層的深度可藉由離子束的加速能量及該離子束所進入之角度而予以調整。然後，使該接合基板與設置有絕緣膜701之基板700彼此互相附著，以致使絕緣膜701介於其間。在接合基板與基板700彼此互相重疊之後，施加大約1N/cm2至500N/cm2，較佳地，11N/cm2至20N/cm2的壓力至接合基板之一部分及基板700之一部分，使得該等基板彼此互相附著。當施加壓力時，在接合基板與絕緣膜701之間的接合起始自其中會導致整個表面之接合，亦即
，該接合基板及絕緣膜701係彼此互相密接之部分。隨後，執行熱處理，而藉以結合存在於脆化層中之很小的空隙，以致使該等很小的空隙增大體積。從而，其係接合基板之一部分的單晶半導體膜會沿著脆化層而自接合基板分離。該熱處理係執行於不超過基板700之應變點的溫度處。然後，藉由蝕刻法或其類似方法而將單晶半導體膜處理成為所欲形狀，以致可形成半導體膜702。
為了要控制臨限電壓，可將諸如硼、鋁、或鎵之給予p型導電性的雜質元素，或諸如磷或砷之給予n型導電性的雜質元素添加至半導體膜702。用以控制臨限電壓之雜質元素可添加至並未被蝕刻成具有預定形狀的半導體膜，或可添加至被蝕刻成具有預定形狀的半導體膜702。選擇性地，可將用以控制臨限電壓之雜質元素添加至接合基板。選擇性地，可將雜質元素添加至接合基板，以便粗略地控制臨限電壓，且可進一步地將雜質元素添加至並未被蝕刻成具有預定形狀的半導體膜，或被蝕刻成具有預定形狀的半導體膜702，以便精密地控制臨限電壓。
注意的是，雖然敘述其中使用單晶半導體膜的實例於此實施例中，但本發明並未受限於此結構。例如，可使用其中藉由氣相沈積而形成於絕緣膜701上之多晶、微晶、或非晶半導體膜。選擇性地，該半導體膜可藉由已知的技術而予以晶體化。做為晶體化之已知技術，係給定使用雷射光束之雷射結晶法以及使用催化元素之結晶法。選擇性地，可結合使用催化元素之結晶法與雷射結晶法。在使用
諸如石英基板之熱阻基板的情況中，可結合任何以下之結晶法：使用電熱爐之熱結晶法，使用紅外光之燈加熱結晶法，使用催化元素之結晶法，以及在大約950℃之高溫加熱法。
接著，如第6B圖中所描繪地，形成閘極絕緣膜703於半導體膜702上。然後，形成遮罩705於閘極絕緣膜703上，且將給予導電性之雜質元素添加至半導體膜702的一部分，以致使雜質區704形成。
閘極絕緣膜703可藉由以高密度電漿處理、熱處理、或其類似處理之半導體膜702的表面氧化或氮化所形成。例如，高密度電漿處理係藉由使用諸如He、Ar、Kr、或Xe惰性氣體與氧、氧化氮、氨、氮、氫、或其類似物的混合氣體，而予以執行。在此情況中，藉由以微波之引入而激勵電漿，可產生具有低電子溫度及高密度的電漿。藉由透過由該高密度電漿所產生之氧基(在某些情況中包含OH基)或氮基(在某些情況中包含NH基)的半導體膜之表面氧化或氮化，可形成具有1奈米至20奈米，較佳地，5奈米至10奈米之厚度的絕緣膜，以便與半導體膜接觸。例如，氧化氮(N2O)係以Ar而稀釋1至3倍(流速)，且3kW至5kW之微波(2.45GHz)電功率係以10Pa至30Pa的壓力而施加，以致可執行半導體膜702的表面氧化或氮化。藉由此處理，可形成具有1奈米至10奈米(較佳地，2奈米至6奈米)之厚度的絕緣膜。進一步地，引入氧化氮(N2O)及甲矽烷(SiH4)，且以10Pa
至30Pa的壓力而施加3kW至5kW微波(2.45GHz)電功率，以致使氮氧化矽膜可藉由氣相沈積所形成，而藉以形成閘極絕緣膜。透過固相反應及以氣相沈積法之反應的結合，可形成具有低的介面狀態密度及優異的耐壓之閘極絕緣膜。
藉由高密度電漿處理之半導體膜的氧化或氮化係按固相反應而進行。因而，可使閘極絕緣膜膜703與半導體膜702間的介面狀態密度變成極低。進一步地，藉由以高密度電漿處理之半導體膜702的直接氧化或氮化，可抑制將被形成之絕緣膜厚度的變化。此外，在其中半導體膜具有晶體性的情況中，半導體膜的表面係藉由高密度電漿處理而以固體反應來予以氧化，而制止僅在晶粒邊界之快速氧化；因此，可形成具有均勻度及低的介面狀態密度之閘極絕緣膜。在其中閘極絕緣膜部分地或全部地包含藉由高密度電漿處理所形成的絕緣膜之電晶體的特徵中之變化可予以抑制。
閘極絕緣膜703可使用單一層或堆疊層之膜而藉由電漿增強CVD、濺鍍、或其類似方法所形成，該膜可包含氧化矽、氧化氮化矽、氮氧化矽、氮化矽、氧化鉿、氧化鋁、氧化鉭、氧化釔、矽酸鉿(HfSixOy(x>0，y>0))、添加氮之矽酸鉿(HfSixOy(x>0，y>0))、添加氮之鋁酸鉿(HfAlxOy)(x>0，y>0))、或其類似物。
而且，在此說明書中，氮氧化物表示包含氧數量比氮數量更高之材料，以及氧化氮化物表示包含氮數量比氧數
量更高之材料。
例如，閘極絕緣膜703的厚度可大於或等於1奈米且小於或等於100奈米，較佳地，可大於或等於10奈米且小於或等於50奈米。在此實施例中，包含氧化矽之單層絕緣膜係藉由電漿增強CVD而形成為閘極絕緣膜703。
然後，在去除遮罩705之後，閘極絕緣膜703之一部分係如第6C圖中所描繪地去除，且開口706係藉由蝕刻或其類似方法而形成於與雜質區704重疊的區域中。之後，形成閘極電極707及導電膜708。
導電膜係形成以便覆蓋開口706，且然後，被處理成為預定形成，以致可形成閘極電極707及導電膜708。該導電膜708係在開口706中與雜質區704接觸。導電膜可藉由CVD、濺鍍、氣相沈積、旋塗、或其類似方法所形法。用於導電膜，可使用組(Ta)、鎢(W)、鈦(Ti)、鉬(Mo)、鋁(Al)、銅(Cu)、鉻(Cr)、鈮(Nb)、或其類似物。此外，可使用包含上述金屬做為主要成分之合金或包含上述金屬之化合物。選擇性地，導電膜可使用摻雜有給予導電性至半導體膜之諸如磷的雜質元素之諸如多晶矽的半導體而形成。
注意的是，雖然閘極電極707及導電膜708係在此實施例中使用單層導電膜而形成，但此實施例並未受限於此結構。閘極電極707及導電膜708可藉由複數個堆疊的導電膜所形成。
做為二導電膜的組合，可使用氮化鉭或鉭以供第一導
電膜之用以及可使用鉭以供第二導電膜之用。此外，可給定以下的組合：氮化鎢和鎢、氮化鉬和鉬、鋁和鉭、鋁和鈦、及其類似物。因為鎢及氮化鉭具有高的熱阻，所以目的在熱激活之熱處理可在形成該二導電膜之後執行於隨後的步驟中。選擇性地，做為二導電膜的組合，可使用例如，矽化鎳和摻雜有給予n型導電性之雜質元素的矽、矽化鎢和摻雜有給予n型導電性之雜質元素的矽、或其類似物。
在使用其中堆疊有超過三個導電膜之三層結構的情況，鉬膜、鋁膜、和鉬膜的堆疊結構係較佳的。
氧化銦、氧化銦-氧化錫、氧化銦-氧化鋅、氧化鋅、氧化鋅鋁、氮氧化鋅鋁、氧化鋅鎵、或其類似物之透光氧化物導電膜可使用做為閘極電極707及導電膜708。
選擇性地，閘極電極707及導電膜708可藉由微滴排放法來予以選擇性地形成，而無需使用遮罩。微滴排放法係藉由自注孔排放或注入包含預定組成物的微滴之預定圖案的形成方法，且在其種類中，包含噴墨法。
此外，閘極電極707及導電膜708可藉由形成導電膜而予以形成，且該導電膜係在適當控制的情形下(例如，所施加至螺旋電極層之電功率的數量，所施加至基板側電極層之電功率的數量，及基板側之電極溫度)藉由電感性耦合電漿(ICP)蝕刻來加以蝕刻，而具有所欲的錐形形狀。此外，該錐形形狀的角度及其類似者亦可藉由遮罩的形狀所控制。注意的是，做為蝕刻氣體，可適當地使用諸
如氯、氯化硼、氯化矽、或四氯化碳之氯基氣體；諸如四氟化碳、氟化硫、或氟化氮之氟基氣體；或氧。
其次，如第6D圖中所描繪地，當給予一導電性之雜質元素係透過被使用做為遮罩之閘極電極707及導電膜708而添加至半導體膜702時，則可將與閘極電極707重疊之通道形成區710、其間係介入通道形成區710之一對雜質區709、以及藉由進一步添加雜質元素至雜質區704的一部分所獲得之雜質區711形成於半導體膜702之中。
在此實施例中，係敘述其中添加給予p型導電性之雜質元素(例如，硼)至半導體膜702的情況。
接著，如第7A圖中所描繪地，絕緣膜712及713係形成以便覆蓋閘極絕緣膜703、閘極電極707、及導電膜708。特別地，可使用氧化矽、氮化矽、氧化氮化矽、氮氧化矽、氮化鋁、氧化氮化鋁、或其類似物之無機絕緣膜做為絕緣膜712及713。尤其，絕緣膜712及713係較佳地使用低電介質常數(低k)之材料而形成，因為可充分降低由於電極或佈線之重疊所造成之電容。注意的是，可使用包含該材料之多孔絕緣膜做為絕緣膜712及713。因為多孔絕緣膜具有比密質絕緣膜更低的電介質常數，所以可進一步降低由於電極或佈線之寄生電容。
在此實施例中，係敘述其中使用氮氧化矽於絕緣膜712以及使用氧化氮化矽於絕緣膜713之實例。此外，在此實施例中，雖然係形成絕緣膜712及713於閘極電極707及導電膜708之上，但依據本發明之一實施例，可僅
形成一絕緣膜於閘極電極707及導電膜708之上，或可將三個或更多個絕緣膜加以堆疊。
接著，如第7B圖中所描繪地，使絕緣膜712及713接受CMP(化學機械研磨)處理或蝕刻，以致暴露出閘極電極707及導電膜708的表面。注意的是，為了要增進稍後所形成之電晶體101的特徵，較佳地，使絕緣膜712及713的表面盡量地變平。
透過上述處理，可形成電晶體102。
其次，將敘述電晶體101的形成方法。首先，如第7C圖中所描繪地，形成氧化物半導體層716於絕緣膜712或絕緣膜713之上。
該氧化物半導體層716可藉由處理形成於閘極絕緣膜712及713上之氧化物半導體膜成為所欲形狀，而予以形成。該氧化物半導體膜的厚度係大於或等於2奈米且小於或等於200奈米，較佳地係大於或等於3奈米且小於或等於50奈米，更佳地係大於或等於3奈米且小於或等於20奈米。該氧化物半導體膜係藉由使用氧化物半導體靶極之濺鍍法所形成。此外，該氧化物半導體膜可在稀有氣體(例如，氬)氛圍、氧氛圍、或稀有氣體(例如，氬)和氧的混合氛圍下，藉由濺鍍法所形成。
注意的是，在藉由濺鍍法以形成氧化物半導體膜之前，於絕緣膜712及713的表面上之灰塵係較佳地藉由其中引入氬氣體且產生電漿之逆濺鍍法而予以去除。該逆濺鍍法意指其中無需施加電壓至靶極側，而是在氬氛圍中使用
RF電源以供施加電壓至基板側之用，而產生電漿於基板之附近，以修正表面之方法。注意的是，可使用氮氛圍、氦氛圍、或其似氛圍，以取代氬氛圍。選擇性地，可使用其中添加氧、氧化氮、或其類似物之氬氛圍。選擇性地，可使用其中添加氯、四氯化碳、或其類似物之氬氛圍。
氧化物半導體層包含選自In、Ga、Sn、及Zn之至少一元素。例如，可使用諸如In-Sn-Ga-Zn-O為主氧化物半導體之四成分金屬氧化物，諸如In-Ga-Zn-O為主氧化物半導體、In-Sn-Zn-O為主氧化物半導體、In-Al-Zn-O為主氧化物半導體、Sn-Ga-Zn-O為主氧化物半導體、Al-Ga-Zn-O為主氧化物半導體、或Sn-Al-Zn-O為主氧化物半導體之三成分金屬氧化物，諸如In-Zn-O為主氧化物半導體、Sn-Zn-O為主氧化物半導體、Al-Zn-O為主氧化物半導體、Zn-Mg-O為主氧化物半導體、Sn-Mg-O為主氧化物半導體、In-Mg-O為主氧化物半導體、或In-Ga-O為主氧化物半導體之二成分金屬氧化物，諸如In-O為主氧化物半導體、Sn-O為主氧化物半導體、或Zn-O為主氧化物半導體之單一成分金屬氧化物，或其類似物。此外，任何上述之氧化物半導體可包含除了In、Ga、Sn、及Zn之外的元素，例如SiO2。
例如，In-Ga-Zn-O為主氧化物半導體意指包含銦(In)、鎵(Ga)、及鋅(Zn)之氧化物膜，且在其組成比之上並無限制。
對於氧化物半導體層，可使用藉由InMO3(ZnO)m(
m>0)之化學式所表示的薄膜。在此，M表示選自Zn、Ga、Al、Mn、及Co之一或更多個金屬元素。例如，M可係Ga、Ga及Al、Ga及Mn、Ga及Co、或其類似物。
當使用In-Zn-O為主之材料做為氧化物半導體時，將被使用之靶極具有在原子比中之In：Zn=50：1至1：2(在分子比中之In2O3：ZnO=25：1至1：4)，較佳地，在原子比中之In：Zn=20：1至1：1(在分子比中之In2O3：ZnO=10：1至1：2)，更佳地，在原子比中之In：Zn=15：1至1.5：1(在分子比中之In2O3：ZnO=15：2至3：4)的組成比。例如，在使用於其中具有In：Zn：O=X：Y：Z之組成比的In-Zn-O為主氧化物半導體之形成的靶極中，應滿足Z>1.5X+Y的關係。
在此實施例中，係使用具有30奈米厚度之In-Gn-Zn-O為主氧化物半導體薄膜做為氧化物半導體膜，其係藉由使用包含銦(In)、鎵(Ga)、和鋅(Zn)之靶極的濺鍍法所獲得。做為該靶極，例如，可使用具有In：Ga：Zn=1：1：0.5、In：Ga：Zn=1：1：1、或In：Ga：Zn=1：1：2之組成比的靶極。包含In、Ga、及Zn之靶極的裝填率係高於或等於90%且低於或等於100%，較佳地，高於或等於95%且低於100%。透過具有高裝填率之靶極的使用，可形成密質氧化物半導體膜。
在此實施例中，氧化物半導體膜係以此方式而沈積，亦即，使基板保持於維持在降低壓力狀態中的處理室之中，引入其中去除氫和水分的濺鍍氣體，以及使用該靶極之
方式。在膜形成中之基板溫度可高於或等於100℃且低於或等於600℃，較佳地，高於或等於200℃且低於或等於400℃。藉由形成氧化物半導體膜於其中基板被加熱的狀態中，可使包含於所形成的氧化物半導體膜中之雜質的濃度降低。此外，可降低由於濺鍍之損壞。為了要去除處理室中之殘留的水分，較佳地使用捕集真空泵。例如，較佳地使用低溫泵、離子泵、或鈦昇華泵。抽空單元可係設置有冷凝管之渦輪泵。在其中係以低溫泵抽空的處理室中，可去除例如，氫原子、諸如水(H2O)之包含氫原子的化合物(而且更佳地，包含碳原子的化合物)、及其類似物，而可藉以降低形成於處理室中之氧化物半導體膜中的雜質濃度。
做為沈積情形之一實例，基板與靶極間之距離係100毫米，壓力係0.6Pa，直流(DC)電源係0.5kW，以及氛圍係氧氛圍(氧流動率之比例係100%)。注意的是，脈波式直流(DC)電源供應係較佳的，因為可降低沈積中所產生之灰塵且可使膜厚度均勻。
此外，當濺鍍設備之處理室的漏洩速率係設定為低於或等於1×10-10帕‧米3/秒(Pa‧m3/second)時，則可降低進入至正由濺鍍方法所形成氧化物半導體膜內之諸如鹼金屬或氫化物的雜質。進一步地，透過成為排氣系統之捕集真空泵的使用，可降低諸如鹼金屬、氫原子、氫分子、水、氫氧基、或氫化物的雜質之自排氣系統的反向流動。
當將靶極之純度設定為99.99%或更高時，可降低混
合至氧化物半導體膜之鹼金屬、氫原子、氫分子、水、氫氧基、氫化物、或其類似物。此外，當使用該靶極時，可降低氧化物半導體膜中之諸如鋰、鈉、或鉀之鹼金屬的濃度。
為了要使氧化物半導體膜盡量少地包含氫、氫氧基、及水分，較佳的是，在濺鍍設備的預加熱室中，藉由預加熱其中形成直至絕緣膜712及713的膜於上之基板700，而消除及去除吸附在該基板700上的雜質，當作用於膜形成的預加熱。用於預加熱之溫度係高於或等於100℃且低於或等於400℃，較佳地，係高於或等於150℃且低於或等於300℃。做為抽空裝置，較佳地設置低溫泵於預加熱室中。注意的是，此預加熱處理可予以省略。同樣地，此預加熱可在閘極絕緣膜721的形成之前被執行於其中形成導電膜719及720於上的基板700之上。
注意的是，用以形成氧化物半導體層716的蝕刻可係乾蝕刻、濕蝕刻、或乾蝕刻及濕蝕刻二者。做為使用於乾蝕刻之蝕刻氣體，較佳地使用包含氯之氣體(諸如氯氣(Cl2)、三氯化硼(BCl3)、四氯化矽(SiCl4)、或四氯化碳(CCl4)之氯為主氣體)。選擇性地，可使用包含氟之氣體(諸如四氟化碳(CF4)、六氟化硫(SF6)、三氟化氮(NF3)、或三氟甲烷(CHF3))、溴化氫(HBr)、氧(O2)、添加諸如氦(He)或氬(Ar)之稀有氣體的任何該等氣體、或其類似氣體。
做為乾蝕刻方法，可使用平行板RIE(反應性離子蝕
刻)法或ICP(電感性耦合電漿)蝕刻法。為了要蝕刻該膜成所欲形狀，應適當地調整蝕刻情形(例如，所施加至螺旋電極之電功率的數量，所施加至基板側電極之電功率的數量，及基板側之電極溫度)。
做為使用於濕蝕刻之蝕刻劑，可使用磷酸、醋酸、及硝酸之混合溶液，或諸如檸檬酸或草酸之有機酸。在此實施例中，係使用ITO-07N(由KANTO CHEMICAL CO.,INC.所生產)。
用以形成氧化物半導體層716所使用之阻體遮罩可藉由噴墨法所形成。藉由噴墨法之阻體遮罩的形成並不需要光罩；因而，可降低製造成本。
注意的是，較佳地，在導電膜的形成之前，應執行逆濺鍍法於隨後的步驟中，以便去除留在氧化物半導體層716和絕緣膜712及713的表面上之阻體殘留物或其類似物。
注意的是，在某些情況中，藉由濺鍍或其類似方法所沈積的氧化物半導體膜包含成為雜質之大量水分或氫(包含氫氧基)。水分或氫易於形成施體能階，且因而，用作氧化物半導體中之雜質。因此，在本發明之一實施例，為了要降低氧化物半導體膜中之諸如水分和氫的雜質(脫水或脫氫)，氧化物半導體層716係在降低壓力之氛圍，氮、稀有氣體、或其類似氣體之惰性氣體氛圍、氧氛圍、或超乾燥空氣氛圍(水分總量係20ppm(-55℃，藉由轉換成為露點)或更少，較佳地，1ppm或更少，更佳地，
10ppb或更少，其中測量係以光腔衰盪光譜術(CRDS)方法而藉由露點計所執行之情況)。
藉由執行熱處理於氧化物半導體層716上，可消除氧化物半導體層716中的水分或氫。特別地，熱處理可執行於高於或等於250℃且低於或等於750℃，較佳地，高於或等於400℃且低於基板的應變點之溫度。例如，該熱處理可在500℃執行大約3分鐘至6分鐘。當使用RTA於熱處理時，則可短時間地執行脫水或脫氫；因而，甚至可在高於玻璃基板之應變點的溫度處執行該處理。
在此實施例中，係使用電爐，其係熱處理設備的其中一者。
注意的是，熱處理設備並未受限於電爐，且可具有用以藉由來自諸如電阻加熱元件之加熱元件的熱傳導或熱輻射而加熱物件之裝置。例如，可使用諸如GRTA(氣體快速熱退火)設備或LRTA(燈快速熱退火)設備之RTA(快速熱退火)設備。LRTA設備係用以藉由來自諸如鹵素燈、金屬鹵化物燈、氙弧燈、碳弧燈、高壓鈉燈、或高壓水銀燈之燈所發射出的光(電磁波)之輻射，而加熱將被處理之物件的設備。GRTA設備係使用高溫氣體之熱處理設備。做為該氣體，可使用其中並不會由於熱處理而與將被處理之物件反應的惰性氣體，例如，氮或諸如氬之稀有氣體。
在該熱處理中，較佳的是，水分、氫、及其類似物不應包含於氮或諸如氦、氖、或氬之稀有氣體中。選擇性地
，所引入至熱處理設備內之氮或諸如氦、氖、或氬之稀有氣體的純度係較佳地大於或等於6N(99.9999%)，更佳地，大於或等於7N(99.99999%)(亦即，雜質濃度係較佳地小於或等於1ppm，更佳地，小於或等於0.1ppm)。
注意的是，氧化物半導體已被指出對於雜質不靈敏，當相當多量的金屬雜質係包含於該膜之中時，並不具有問題，且因此，亦可使用包含諸如鈉之大量鹼金屬且不昂貴的鈉鈣玻璃(Kamiya，Nomura，及Hosono之〝固態物理的工程應用：非晶氧化物半導體之載子傳輸性質及電子結構：現今狀態〞，KOTAI BUTSURI(SOLID STATR PHYSICS)，2009年，第44冊，第621至633頁)。惟，此考慮並不適當。鹼金屬並非包含於氧化物半導體中之元素，且因此，係雜質。而且，在其中鹼土金屬並不包含於氧化物半導體中的情況中，鹼土金屬係雜質。特別地，鹼金屬之Na會在當與氧化物半導體層接觸之絕緣膜係氧化物且Na擴散至該絕緣層之內時，變成Na+。進一步地，在氧化物半導體層中，Na會切斷或進入氧化物半導體中所包含之金屬與氧之間的鍵。因而，例如，諸如由於臨限電壓在負方向中之偏移所造成之電晶體的常態導通狀態，或遷移率的降低之電晶體特徵的劣化會發生。此外，特徵之變化亦會發生。由於該雜質所造成之電晶體特徵的該劣化及特徵的該變化會顯著地出現在當氧化物半導體層中之氫濃度係非常低時。因此，當氧化物半導體層中之氫的
濃度係1×1018/cm3或更低，較佳地係1×1017/cm3或更低時，較佳地，使雜質的濃度減低。特別地，藉由二次離子質譜測定術之Na濃度的測量值係較佳地小於或等於5×1016/cm3，更佳地小於或等於1×1016/cm3，仍更佳地小於或等於1×1015/cm3。以同樣的方式，Li濃度的測量值係較佳地小於或等於5×1015/cm3，更佳地小於或等於1×1015/cm3。以同樣的方式，K濃度的測量值係較佳地小於或等於5×1015/cm3，更佳地小於或等於1×1015/cm3。
注意的是，氧化物半導體層可係非晶性或晶性。在後者情況中，該氧化物半導體層可係單晶或多晶，可具有其中氧化物半導體層的一部分係晶性之結構，可具有包含晶性部分之非晶結構，或可具有非非晶之結構。做為氧化物半導體層，例如，可使用包含具有c軸配向之晶體(亦稱為c軸配向晶體(CAAC)的氧化物，而當從a-b面、表面、或介面之方向觀察時，該晶體具有三角形或六邊形的原子配置。在該晶體中，金屬原子係以層方式而配置，或金屬原子及氧原子係沿著c軸而以層方式配置，且a軸或b軸之方向係在a-b面中變化(晶體圍繞著c軸而轉動)。
可執行濺鍍以形成氧化物半導體膜，而包含具有CAAC之氧化物。為了要藉由濺鍍而獲得CAAC，形成六邊形晶體於氧化物半導體膜之沈積的最初階段，且致使自做為核心之六邊形晶體的晶體成長係重要的。為了要達成此，較佳地，使靶極與基板間之距離成為更長(例如，
150毫米至200毫米)，且使基板加熱溫度成為100℃至500℃，更佳地，200℃至400℃，仍更佳地，250℃至300℃。除此之外，使沈積之氧化物半導體膜接受熱處理於比沈積中之基板加熱溫度更高的溫度。因此，可補償膜中的微缺陷以及堆疊層之介面處的缺陷。
廣義上，包含CAAC之氧化物意指非單晶氧化物，而包含具有三角形、六邊形、正三角形、或正六邊形之原子配置的相態(當自垂直於a-b面之方向觀察時)，且其中金屬原子係以層方式而配置或金屬原子和氧原子係以層方式而配置(當自垂直於c軸方向之方向觀察時)。
CAAC係非單晶，但此並不意指該CAAC係僅由非晶成分所組成。雖然CAAC包含結晶部分(晶體部分)，但在某些情況中，一晶體部分與另一晶體部分之間的邊界並不明確。
在其中氧係包含於CAAC中的情況中，氮可置換該CAAC中所包含之氧的一部分。包含於CAAC中之個別晶體部分的c軸可以以一方向而配向(例如，垂直於其中形成CAAC於上之基板的表面或CAAC的表面之方向)。選擇性地，包含於CAAC中之個別晶體部分之a-b面的法線可以以一方向而配向(例如，垂直於其中形成CAAC於上之基板的表面或CAAC的表面之方向)。
該CAAC可根據其組成或其類似者而變成導體，半導體、或絕緣體。該CAAC可根據其組成或其類似者而透射或不透射可見光。
做為該CAAC之實例，具有其中被形成為膜形狀並具備三角形或六邊形之原子配置(當從垂直於該膜的表面或支撐基板的表面之方向所觀察時)的晶體，且其中金屬原子係以層方式而配置或金屬原子及氧原子(或氮原子)係以層方式而配置(當觀察該膜的橫剖面時)。
然後，如第8A圖中所描繪地，形成導電膜719及導電膜720，導電膜719係與閘極電極707及氧化物半導體層716接觸，且導電膜720係與導電膜708及氧化物半導體層716接觸。該等導電膜719及720作用成為源極及汲極電極。
特別地，導電膜719及720係以此方式而形成，亦即，導電膜係藉由濺鍍法或真空氣相沈積法所形成，以便覆蓋閘極電極707及導電膜708，且然後，被處理成為預定形狀。
針對用以形成導電膜719及720之導電膜，可使用以下之任一者：選自鋁、鉻、銅、鉭、鈦、鉬、及鎢之元素；包含該等元素之任一者的合金；包含上述元素之組合的合金；及其類似物。選擇性地，可使用其中諸如鉻、鉭、鈦、鉬、或鎢之耐火金屬的膜係堆疊於鋁或銅之金屬的上面或下面之結構。鋁或銅係較佳地與耐火金屬材料結合而使用，以避免伴隨熱阻及銹蝕之問題。做為耐火金屬材料，可使用鉬、鈦、鉻、鉭、鎢、釹、鈧、釔、或其類似物。
進一步地，用作導電膜719及720之導電膜可具有單
層的結構或二或更多層之成層的結構。例如，可給定包含矽之鋁膜的單層結構，其中鈦膜係堆疊於鋁膜之上的雙層結構，其中鈦膜、鋁膜、及鈦膜係以該順序而堆疊的三層結構，及其類似結構。Cu-Mg-Al合金、Mo-Ti合金、Ti、及Mo具有與氧化物膜之高的黏著度。因此，對於導電膜719及720，可使用其中包含Cu-Mg-Al合金、Mo-Ti合金、Ti、或Mo之導電膜係使用於下方層，且包含銅之導電膜係使用於上方層的結構；因此，在其係氧化物膜的絕緣膜與該等導電膜719及720之間的黏著度可增加。
對於用作導電膜719及720之導電膜，可使用導電性金屬氧化物。做為該導電性金屬氧化物，可使用氧化銦、氧化錫、氧化鋅、氧化銦-氧化錫、氧化銦-氧化鋅、或包含矽或氧化矽之導電性金屬氧化物材料。
在其中熱處理係在導電膜的形成之後才執行的情況中，較佳地，該導電膜具有足以耐受該熱處理的熱阻。
注意的是，材料及蝕刻情形應予以適當地調整，使得氧化物半導體層716盡量不在導電膜的蝕刻中被去除。根據蝕刻情形，具有其中氧化物半導體層716的暴露部分會被部分地蝕刻且因而，形成刻槽(凹陷部分)的一些情況。
在此實施例中，鈦膜係使用於導電膜。因此，可使用包含氨及雙氧水之溶液(過氧化氫氨混合物)而選擇性地執行濕蝕刻於導電膜上。做為該過氧化氫氨混合液，特別地，係使用其中31wt%(重量百分比)的雙氧水、28wt
%之氨水、以及水係以5：2：2的體積比而混合之溶液。選擇性地，乾蝕刻可透過包含氯(Cl2)、氯化硼(BCl3)、或其類似物之氣體的使用，而執行於導電膜上。
為了要降低光微影術步驟中之光罩和步驟的數目，蝕刻可透過利用多色調遮罩所形成之阻體遮罩的使用而執行，該多色調遮罩係曝光遮罩，其中光可透過其而透射，以便具有複數個強度。使用多色調遮罩所形成的阻體遮罩具有複數個厚度且可藉由蝕刻而在形狀中予以改變；因而，該阻體遮罩可使用於複數個蝕刻過程中，用以將膜處理成為不同的圖案。因此，對應於至少兩種或更多種不司圖案的阻體遮罩可藉由一多色調遮罩所形成。因而，可縮減曝光遮罩的數目，且亦可降低對應之光微影術步驟的數目，而可藉以實現處理之簡化。
進一步地，可將作用成為源極區及汲極區的氧化物導電膜設置於氧化物半導體層716與作用成為源極及汲極電極的導電膜719及720之間。該氧化物導電膜的材料較佳地包含氧化鋅做為成分，且較佳地，不包含氧化銦。用於該氧化物導電膜，可使用氧化鋅、氧化鋅鋁、氮氧化鋅鋁、氧化鎵銦、或其類似物。
例如，在其中形成氧化物導電膜的情況中，用以形成氧化物導電膜的蝕刻處理以及用以形成導電膜719及720的蝕刻處理可同時地執行。
藉由提供作用成為源極區及汲極區的氧化物導電膜，可減低氧化物半導體層716與導電膜719及720之間的電
阻，以致使電晶體可高速地操作。此外，透過作用成為源極區及汲極區之氧化物導電膜的設置，可增加電晶體的耐壓。
其次，電漿處理可使用諸如N2O、N2、或Ar之氣體而執行。藉由此電漿處理，可去除附著至氧化物半導體層之暴露表面的水或其類似物。電漿處理亦可使用氧和氬的混合氣體而執行。
在電漿處理之後，如第8B圖中所描繪地，閘極絕緣膜721係形成以便覆蓋導電膜719及720以及氧化物半導體層716。然後，閘極電極722係形成於閘極絕緣膜721上，以便與氧化物半導體層716重疊，且導電膜723係形成於閘極絕緣膜721上，以便與導電膜719重疊。
閘極絕緣膜721可使用與閘極絕緣膜703之材料及成層結構相似的材料及成層結構而形成。注意的是，較佳地，閘極絕緣膜721盡量少地包含諸如水分或氫之雜質，且該閘極絕緣膜721可使用單層之絕緣膜或堆疊之複數個絕緣膜而形成。當氫係包含於閘極絕緣膜721之中時，則氫會進入氧化物半導體層716或在氧化物半導體層716中之氧會由氫所提取，而使氧化物半導體層716藉以具有低的電阻(n型導電性)；因而，可形成寄生通道。因此，為了要形成盡量少地包含氫之閘極絕緣膜721，利用其中並不使用氫之沈積方法係重要的。較佳地，使用具有高阻障性質之材料於閘極絕緣膜721。做為具有高阻障性質之絕緣膜，例如，可使用氮化矽膜、氧化氮化矽膜、氮化鋁膜
、氧化氮化鋁膜、或其類似物。當使用堆疊之複數個絕緣膜時，則諸如氧化矽膜或氮氧化矽膜之具有較低比例的氮之絕緣膜係形成於比具有高阻障性質的絕緣膜更靠近氧化物半導體層716之側。然後，形成具有高阻障性質的絕緣膜，以便與導電膜719及720以及氧化物半導體層716重疊，而具有較低比例的氮之絕緣膜介於其間。當使用具有高阻障性質的絕緣膜時，可防止諸如水分及氫之雜質進入氧化物半導體層716、閘極絕緣膜721、或氧化物半導體層716與另一絕緣膜間之介面及其附近處。此外，與氧化物半導體層716接觸所形成之諸如氧化矽膜或氮氧化矽膜之具有較低比例的氮之絕緣膜可防止使用具有高阻障性質之材料所形成的絕緣膜與該氧化物半導體層716直接接觸。
在此實施例中，係形成具有其中藉由濺鍍所形成之100奈米厚的氮化矽膜係堆疊於藉由濺鍍所形成之200奈米厚的氧化矽膜上之結構的閘極絕緣膜721。在膜形成中之基板溫度可高於或等於室溫及低於或等於300℃，且在此實施例中，係100℃。
在形成閘極絕緣膜721之後，可執行熱處理。較佳地，該熱處理係在氮氛圍、超乾燥空氣之氛圍、或稀有氣體(例如，氬或氦)氛圍中，執行於高於或等於200℃且低於或等於400℃，例如，高於或等於250℃且低於或等於350℃之溫度處。較佳的是，在氣體中之水含量係20ppm或更少，較佳地係1ppm或更少，進一步較佳地係10ppb
或更少。例如，在此實施例中，熱處理係在氮氛圍中執行於250℃，1小時。選擇性地，用於高溫短時間之RTA處理可在導電膜719及720的形成之前，以與在氧化物半導體層上所執行之用以降低水分或氫之熱處理的方式相似之方式而執行。即使當氧缺乏係由於在氧化物半導體層716上所執行之藉由在提供包含氧的閘極絕緣膜721之後執行熱處理的前一熱處理，而產生於氧化物半導體層716之中時，氧亦可自閘極絕緣膜721供應至氧化物半導體層716。藉由供應氧至氧化物半導體層716，可降低氧化物半導體層716中之用作施體的氧缺乏，且可滿足化學計量的組成。較佳地，在該氧化物半導體層716中之氧的比例應比化學計量組成中之該氧的比例更高。因而，可使氧化物半導體層716成為實質地i型，且可降低由於氧缺乏所導致之電晶體電性特徵中的變化；因此，可增進電性特徵。此熱處理的時序並未受到特別的限制，只要其係在閘極絕緣膜721的形成之後即可。當此熱處理扮演成為諸如用於樹脂膜之形成的熱處理或用於透明導電膜之電阻降低的熱處理之另一步驟時，則可使氧化物半導體層716成為實質地i型，而無需增加步驟的數目。
此外，在氧化物半導體層716中之用作施體的氧缺乏可藉由使氧化物半導體層716接受氧氛圍中之熱處理，以致使氧被添加至氧化物半導體，而予以降低。該熱處理係執行於例如，高於或等於100℃且低於350℃，較佳地，高於或等於150℃且低於250℃的溫度。較佳的是，所使
用於氧氛圍下之熱處理的氧氣體並不包含水、氫、或其類似物。選擇性地，所引入至熱處理設備內之氧氣體的純度係較佳地大於或等於6N(99.9999%)，更佳地，大於或等於7N(99.99999%)(亦即，在氧氣體中之雜質濃度係小於或等於1ppm，較佳地，小於或等於0.1ppm)。
選擇性地，可藉由離子佈植法、離子摻雜法、或其類似方法而將氧添加至氧化物半導體層716，以降低用作施體之氧缺乏。例如，可將其中係以2.45GHz之微波而使成為電漿狀態之氧添加至氧化物半導體層716。
閘極電極722及導電膜723可以以此方式而形成，亦即，形成導電膜於閘極絕緣膜721之上，且然後，藉由蝕刻而予以處理之方式。該閘極電極722及該導電膜723可使用與閘極電極707或導電膜719及720之材料相似的材料而形成。
閘極電極722及導電膜723之厚度各自係10奈米至400奈米，較佳地係100奈米至200奈米。在此實施例中，於藉由使用鎢靶極之濺鍍而形成用於閘極電極之150奈米厚的導電膜之後，將該導電膜蝕刻成具有所欲之形狀，以致使形成閘極電極722及導電膜723。注意的是，阻體遮罩可藉由噴墨法所形成。藉由噴墨法之阻體遮罩的形成並不需要光罩；因而，可降低製造成本。
電晶體101係透過上述該等步驟而形成。
注意的是，其中導電膜719與導電膜723彼此互相重疊，而閘極絕緣膜721介於其間的部分對應至電容器103
。
雖然電晶體101係敘述成為單一閘極電晶體，但可視需要地形成當包含電性連接的複數個閘極電極時之包含複數個通道形成區的多重閘極電晶體。
注意的是，與氧化物半導體層716接觸之絕緣膜(其對應至此實施例中之閘極絕緣膜721)可使用包含族13(Group 13)元素及氧的絕緣材料而形成。許多氧化物半導體材料包含族13元素，且包含族13元素的絕緣材料與氧化物半導體作功良好。藉由使用包含族13元素的絕緣材料以供與氧化物半導體層接觸的絕緣膜之用，則與該氧化物半導體層一起的介面可保持有利的狀態。
包含族13元素的絕緣材料意指包含一或更多個族13元素之絕緣材料。做為包含族13元素的絕緣材料，可給定氧化鎵、氧化鋁、氧化鋁鎵、氧化鎵鋁、或其類似物做為實例。在此，氧化鋁鎵意指其中在原子百分比中之鋁的數量係大於鎵的數量之材料，且氧化鎵鋁意指其中在原子百分比中之鎵的數量係大於或等於鋁的數量。
例如，當包含氧化鎵之材料係使用於與包含鎵之氧化物半導體層接觸的絕緣膜時，則可使該氧化物半導體層與該絕緣膜間之介面處的特徵保持有利。例如，氧化物半導體層與包含氧化鎵的絕緣膜係彼此互相接觸而設置，以致可降低該氧化物半導體層與該絕緣膜間的介面處之氫的堆積。注意的是，相似的功效可在其中使用與氧化物半導體之組成元素相同的族中之元素於絕緣膜中的情況之中獲得
。例如，透過包含氧化鋁之材料的使用而形成絕緣膜係有效的。注意的是，氧化鋁具有不易透水之性質。因此，就防止水進入至氧化物半導體層之內而言，使用包含氧化鋁之材料係較佳的。
與氧化物半導體層716接觸之絕緣膜的絕緣材料係較佳地藉由在氧氛圍中之熱處理或藉由氧摻雜，而以高於化學計量組成中之比例的比例包含氧。〝氧摻雜〞意指添加氧至巨塊之內。注意的是，〝巨塊〞之用語係為了要釐清氧不僅被添加至薄膜表面，且亦被添加至薄膜內部而使用。此外，〝氧摻雜〞包含〝氧電漿摻雜〞，其中係將製成為電漿之氧添加至巨塊。氧摻雜可藉由離子佈植或離子摻雜而予以執行。
例如，在其中與氧化物半導體層716接觸之絕緣膜係使用氧化鎵而形成的情況中，可藉由氧氛圍中之熱處理或藉由氧摻雜而將氧化鎵的組成設定成Ga2Ox(x=3+α，0<α<1)。
在其中與氧化物半導體層716接觸之絕緣膜係使用氧化鋁而形成的情況中，可藉由氧氛圍中之熱處理或藉由氧摻雜而將氧化鋁的組成設定成Al2Ox(x=3+α，0<α<1)。
在其中與氧化物半導體層716接觸之絕緣膜係使用氧化鎵鋁(氧化鋁鎵)而形成的情況中，可藉由氧氛圍中之熱處理或藉由氧摻雜而將氧化鎵鋁(氧化鋁鎵)的組成設定成GaxAl2-xO3+α(0<x<2，0<α<1)。
藉由氧摻雜，可形成包含其中氧的比例係高於化學計量組成中之氧的比例之區域的絕緣膜。當包含該區域之絕緣膜係與氧化物半導體層接觸時，則在絕緣膜中之過量氧會被供應至氧化物半導體層，且在氧化物半導體層中或在氧化物半導體層與絕緣膜間之介面處的氧缺陷會降低。因而，可使該氧化物半導體層成為i型的或實質i型的氧化物半導體。
注意的是，包含其中氧的比例係高於化學計量組成中之氧的比例之區域的絕緣膜可應用至與氧化物半導體層716接觸的該等絕緣膜之位於氧化物半導體層716的上方側之絕緣膜，或位於氧化物半導體層716的下方側之絕緣膜；然而，較佳的是，應用該絕緣膜至與氧化物半導體層716接觸之該等絕緣膜二者。上述功效可以以其中氧化物半導體層716係介於各自包含其中氧的比例係高於化學計量組成中之氧的比例之區域的絕緣膜之間，而該等絕緣膜係使用做為與氧化物半導體層716接觸且位於氧化物半導體層716的上方側及下方側之結構，而予以增強。
在氧化物半導體層716的上方側及下方側之該等絕緣膜可包含相同的組成元素或不同的組成元素。例如，在上方側及下方側之該等絕緣膜均可藉由其中組成係Ga2Ox(x=3+α，0<α<1)的氧化鎵所形成。選擇性地，在上方側及下方側之該等絕緣膜的其中一者可藉由Ga2Ox(x=3+α，0<α<1)所形成，且另一者可藉由其中組成係Al2Ox(x=3+α，0<α<1)的氧化鋁所形成。
與氧化物半導體層716接觸之絕緣膜可藉由堆疊各自包含其中氧的比例係高於化學計量組成中之氧的比例之區域的絕緣膜所形成。例如，在氧化物半導體層716的上方側之絕緣膜可如下地形成：形成其中組成係Ga2Ox(x=3+a，0<a<1)的氧化鎵，且形成其中組成係GaxAl2-xO3+a(0<x<2，0<a<1)的氧化鎵鋁(氧化鋁鎵)於其上。注意的是，在氧化物半導體層716的下方側之絕緣膜可藉由堆疊各自包含其中氧的比例係高於化學計量組成中之氧的比例之區域的絕緣膜所形成。進一步地，在氧化物半導體層716的上方側及下方側之該等絕緣膜二者均可藉由堆疊各自包含其中氧的比例係高於化學計量組成中之氧的比例之區域的絕緣膜所形成。
接著，如第8C圖中所描繪地，絕緣膜724係形成以便覆蓋閘極絕緣膜721、導電膜723、及閘極電極722。絕緣膜724可藉由PVD、CVD、或其類似者所形成。絕緣膜724可使用包含諸如氧化矽、氮氧化矽、氮化矽、氧化鉿、氧化鎵、或氧化鋁之無機絕緣材料的材料而形成。注意的是，用於絕緣膜724，較佳地，係使用具有低電介質常數的材料或具有低電介質常數的結構(例如，多孔結構)。當絕緣膜724的電介質常數減低時，可降低佈線或電極之間所產生的寄生電容，而導致更高速度的操作。注意的是，雖然在此實施例中之絕緣膜724具有單層的結構，但本發明之一實施例並未受限於此。該絕緣膜724可具有二或更多層之成層的結構。
接著，開口725係形成於閘極絕緣膜721及絕緣膜724中，以致使導電膜720的一部分暴露出。之後，形成其中透過該開口725而與導電膜720接觸的佈線726於絕緣膜724之上。
佈線726係以此方式而形成，亦即，導電膜係藉由PVD法或CVD法所形成，且然後，該導電膜係藉由蝕刻所處理。做為導電膜的材料，可使用選自鋁、鉻、銅、鉭、鈦、鉬、或鎢之元素；包含任何該等元素做為成分之合金；或其類似物。可使用包含錳、鎂、鋯、鈹、釹、及鈧的其中一者，或任何該等元素的組合之材料。
特別地，例如，可使用其中薄的鈦膜係藉由PVD而形成於包含絕緣膜724的開口之區域中，以及薄的鈦膜(具有約5奈米之厚度)係藉由PVD所形成，且然後，鋁膜係形成以便嵌入於開口725中之方法。在此，藉由PVD所形成的鈦膜具有降低其中形成鈦膜於上之表面上所形成的氧化物膜(例如，天然氧化物膜)、減少與下方電極的接觸電阻、或其類似者之功能(在此，導電膜720)。此外，可防止鋁膜的小丘。銅膜可在鈦、氮化鈦、或其類似物之阻障層的形成之後，藉由電鍍法所形成。
形成於絕緣膜724中之開口725係較佳地形成於與導電膜708重疊的區域中。透過該區域中之開口725的設置，可防止由於接觸區域所造成之元件面積的增加。
在此，將敘述其中雜質區704與導電膜720的連接位置及導電膜720與佈線726的連接位置彼此互相重疊，而
不使用導電膜708之情況。在該情況中，開口(亦稱為下方部分中之開口)係形成於被形成在雜質區704上的絕緣膜712及713中，且導電膜720係形成以便覆蓋下方部分中之開口。之後，開口(亦稱為上方部分中之開口)係形成於與下方部分中之開口重疊的區域中之閘極絕緣膜721及絕緣膜724中，且佈線726被形成。當在上方部分中之開口係形成於與下方部分之開口重疊的區域之中時，則在下方部分中之開口中所形成的導電膜720會由於蝕刻而斷開。為了要避免該斷開，在下方部分中及在上方部分中之該等開口係形成以便不會彼此互相重疊，以致使元件面積增加的問題發生。
如在此實施例中所敘述地，透過導電膜708的使用，可無需導電膜720的斷開而形成上方部分中之開口。因此，在下方部分中及在上方部分中之開口可形成以便彼此互相重疊，以致可抑制由於該等開口所造成之元件面積的增加。換言之，可增加半導體裝置的集積度。
接著，形成絕緣膜727，以便覆蓋佈線726。透過該序列之步驟，可製造出儲存元件100b。
注意的是，在該製造方法中，作用成為源極及汲極電極的導電膜719及720係在氧化物半導體層716的形成之後形成。因而，如第8B圖中所描繪地，在藉由該製造方法所獲得的電晶體101中，導電膜719及720係形成於氧化物半導體層716之上。然而，在電晶體101中，作用成為源極及汲極電極之該等導電膜可形成於氧化物半導體層
716的下面，亦即，在氧化物半導體層716與絕緣膜712及713之間。
第9圖係在其中作用成為源極及汲極電極之導電膜719及720係設置於氧化物半導體716與絕緣膜712及713之間的情況中之電晶體101的橫剖面視圖。在第9圖中所描繪之電晶體101可以以此方式而獲得，亦即，導電膜719及720係在絕緣膜713的形成之後形成，且然後，氧化物半導體層716被形成之方式。
此實施例可與上述該等實施例的任一者適當地結合而實施。
在此實施例中，將敘述包含氧化物半導體層的電晶體，而該電晶體具有與實施例6中之結構不同的結構。
在第10A圖中所描繪的電晶體901包含：氧化物半導體層903，其係形成於絕緣膜902上且作用成為主動層；源極電極904及汲極電極905，係形成於氧化物半導體層903上；閘極絕緣膜906，在氧化物半導體層903和源極電極904及汲極電極905上；以及閘極電極907，其係設置於閘極絕緣膜906上，以便與氧化物半導體層903重疊。
第10A圖中所描繪的電晶體901係頂部閘極型，其中閘極電極907係形成於氧化物半導體層903之上，且亦係頂部接觸型，其中源極電極904及汲極電極905係形成
於氧化物半導體層903之上。在電晶體901中，源極電極904及汲極電極905並不與閘極電極907重疊。也就是說，在閘極電極907與源極電極904及汲極電極905的每一者之間的距離係大於閘極絕緣膜906的厚度。因此，在電晶體901中，於閘極電極907與源極電極904及汲極電極905的每一者之間所產生的寄生電容可變小，以致使電晶體901可高速度地操作。
氧化物半導體層903包含一對高濃度區908，其係在形成閘極電極907之後，藉由添加給予n型導電性的摻雜物至氧化物半導體層903所獲得。進一步地，氧化物半導體層903包含通道形成區909，其係與閘極電極907重疊，而閘極絕緣膜906介於其間。在氧化物半導體層903中，通道形成區909係設置於該對高濃度區908之間。用以形成該等高濃度區908之摻雜物的添加可藉由離子佈植法所執行。諸如氦、氬、或氙之稀有氣體；諸如氮、磷、砷、或銻之屬於族5之原子；或其類似物可使用做為摻雜物。
例如，在其中使用氮做為摻雜物的情況中，在高濃度區908中之氮原子的濃度係較佳地高於或等於5×1019/cm3且低於或等於1×1022/cm3。
其中添加給予n型導電性之摻雜物的高濃度區908具有比氧化物半導體層903中之其他區域更高的導電性。因此，藉由提供高濃度區908於氧化物半導體層903之中，可減低源極電極904與汲極電極905之間的電阻。
在其中使用In-Ga-Zn-O為主氧化物半導體以供氧化物半導體層903之用的情況中，熱處理係在添加氮之後被執行於高於或等於300℃且低於或等於600℃的溫度，1小時。因此，在高濃度區908中之氧化物半導體具有纖維鋅礦的晶體結構。因為在高濃度區908中之氧化物半導體具有纖維鋅礦的晶體結構，所以可進一步增加高濃度區908的導電性且可減低源極電極904與汲極電極905之間的電阻。注意的是，為了要藉由形成具有纖維鋅礦晶體結構之氧化物半導體以有效減低源極電極904與汲極電極905之間的電阻，在使用氮做為摻雜物的情況中，於高濃度區908中之氮原子的濃度係較佳地高於或等於1×1020/cm3，且低於或等於7原子百分比。然而，亦具有其中即使當氮原子的濃度係低於上述範圍時，亦可獲得具有纖維鋅礦晶體結構之氧化物半導體的情況。
氧化物半導體層903可包含包括CAAC之氧化物。在其中氧化物半導體層903包含包括CAAC之氧化物的情況中，當與非晶半導體的情況相較時，則氧化物半導體層903的導電性可增加；因而，在源極電極904與汲極電極905之間的電阻可減低。
藉由減低源極電極904與汲極電極905之間的電阻，則即使當使電晶體901小型化時，亦可確保高的導通狀態電流和高速度的操作。透過電晶體901的小型化，可降低包含該電晶體之儲存元件所占有的面積，以及可增加每一單位面積的儲存容量。
在第10B圖中所描繪的電晶體911包含：源極電極914及汲極電極915，係形成於絕緣膜912上；氧化物半導體層913，其係形成於源極電極914及汲極電極915上且作用成為主動層；閘極絕緣膜916，在氧化物半導體層913和源極電極914及汲極電極915上；以及閘極電極917，其係設置於閘極絕緣膜916上，以便與氧化物半導體層913重疊。
第10B圖中所描繪的電晶體911係頂部閘極型，其中閘極電極917係形成於氧化物半導體層913之上，且亦係底部接觸型，其中源極電極914及汲極電極915係形成於氧化物半導體層913的下面。在電晶體911中，源極電極914及汲極電極915係如在電晶體901中似地不與閘極電極917重疊；因此，在閘極電極917與源極電極914及汲極電極915的每一者之間所產生的寄生電容可變小，以致使電晶體911可高速度地操作。
氧化物半導體層913包含一對高濃度區918，其係在形成閘極電極917之後，藉由添加給予n型導電性的摻雜物至氧化物半導體層913所獲得。進一步地，氧化物半導體層913包含通道形成區919，其係與閘極電極917重疊，而閘極絕緣膜916介於其間。在氧化物半導體層913中，通道形成區919係設置於該對高濃度區918之間。
與包含於電晶體901中之上述高濃度區908一樣地，該等高濃度區918可藉由離子佈植法所形成。在高濃度區908的情況中之摻雜物的種類可被引用為用以形成高濃度
區918之摻雜物的種類。
例如，在其中使用氮做為摻雜物的情況中，在高濃度區918中之氮原子的濃度係較佳地高於或等於5×1019/cm3且低於或等於1×1022/cm3。
其中添加給予n型導電性之摻雜物的高濃度區918具有比氧化物半導體層913中之其他區域更高的導電性。因此，藉由提供高濃度區918於氧化物半導體層913之中，可減低源極電極914與汲極電極915之間的電阻。
在其中使用In-Ga-Zn-O為主氧化物半導體以供氧化物半導體層913之用的情況中，熱處理係在添加氮之後被執行於高於或等於300℃且低於或等於600℃的溫度。因此，在高濃度區918中之氧化物半導體具有纖維鋅礦的晶體結構。因為在高濃度區918中之氧化物半導體具有纖維鋅礦的晶體結構，所以可進一步增加高濃度區918的導電性且可減低源極電極914與汲極電極915之間的電阻。注意的是，為了要藉由形成具有纖維鋅礦晶體結構之氧化物半導體以有效減低源極電極914與汲極電極915之間的電阻，在使用氮做為摻雜物的情況中，於高濃度區918中之氮原子的濃度係較佳地高於或等於1×1020/cm3，且低於或等於7原子百分比。然而，亦具有其中即使當氮原子的濃度係低於上述範圍時，亦可獲得具有纖維鋅礦晶體結構之氧化物半導體的情況。
氧化物半導體層913可包含包括CAAC之氧化物。在其中氧化物半導體層913包含包括CAAC之氧化物的情況
中，當與非晶半導體的情況相較時，則氧化物半導體層913的導電性可增加；因而，在源極電極914與汲極電極915之間的電阻可減低。
藉由減低源極電極914與汲極電極915之間的電阻，則即使當使電晶體911小型化時，亦可確保高的導通狀態電流和高速度的操作。透過電晶體911的小型化，可降低包含該電晶體的儲存元件所占有的面積，以及可增加每一單位面積的儲存容量。
在第10C圖中所描繪的電晶體921包含：氧化物半導體層923，其係形成於絕緣膜922上且作用成為主動層；源極電極924及汲極電極925，係形成於氧化物半導體923上；閘極絕緣膜926，在氧化物半導體層923和源極電極924及汲極電極925上；以及閘極電極927，其係設置於閘極絕緣膜926上，以便與氧化物半導體層923重疊。電晶體921進一步包含側壁930，該等側壁930係設置於閘極電極927的末端處且係使用絕緣膜而形成。
第10C圖中所描繪的電晶體921係頂部閘極型，其中閘極電極927係形成於氧化物半導體層923之上，且亦係頂部接觸型，其中源極電極924及汲極電極925係形成於氧化物半導體層923之上。在電晶體921中，源極電極924及汲極電極925係如在電晶體901中似地不與閘極電極927重疊；因此，在閘極電極927與源極電極924及汲極電極925的每一者之間所產生的寄生電容可變小，以致使電晶體921可高速度地操作。
氧化物半導體層923包含一對高濃度區928及一對低濃度區929，其係在形成閘極電極927之後，藉由添加給予n型導電性的摻雜物至氧化物半導體層923所獲得。進一步地，氧化物半導體層923包含通道形成區931，其係與閘極電極927重疊，而閘極絕緣膜926介於其間。在氧化物半導體層923中，通道形成區931係設置於該對低濃度區929之間，而該對低濃度區929係設置於該對高濃度區928之間。進一步地，該對低濃度區929係設置於氧化物半導體層923之與該等側壁930重疊的區域中，而閘極絕緣膜926介於其間。
與包含於電晶體901中之上述高濃度區908一樣地，該等高濃度區928及該等低濃度區929可藉由離子佈植法所形成。在高濃度區908的情況中之摻雜物的種類可被引用為用以形成高濃度區928之摻雜物的種類。
例如，在其中使用氮做為摻雜物的情況中，在高濃度區928中之氮原子的濃度係較佳地高於或等於5×1019/cm3且低於或等於1×1022/cm3。進一步地，例如，在其中使用氮做為摻雜物的情況中，在低濃度區929中之氮原子的濃度係較佳地高於或等於5×1018/cm3且低於5×1019/cm3。
其中添加給予n型導電性之摻雜物的高濃度區928具有比氧化物半導體層923中之其他區域更高的導電性。因此，藉由提供高濃度區928於氧化物半導體層923之中，可減低源極電極924與汲極電極925之間的電阻。低濃度區929係設置於通道形成區931與高濃度區928之間，而
由於短通道效應之臨限電壓的負偏移可藉以降低。
在其中使用In-Ga-Zn-O為主氧化物半導體以供氧化物半導體層923之用的情況中，熱處理係在添加氮之後被執行於高於或等於300℃且低於或等於600℃的溫度。因此，在高濃度區928中之氧化物半導體具有纖維鋅礦的晶體結構。進一步地，根據氮濃度，低濃度區929亦具有由於熱處理之纖維鋅礦的晶體結構。因為在高濃度區928中之氧化物半導體具有纖維鋅礦的晶體結構，所以可進一步增加高濃度區928的導電性且可減低源極電極924與汲極電極925之間的電阻。注意的是，為了要藉由形成具有纖維鋅礦晶體結構之氧化物半導體以有效減低源極電極924與汲極電極925之間的電阻，在使用氮做為摻雜物的情況中，於高濃度區928中之氮原子的濃度係較佳地高於或等於1×1020/cm3，且低於或等於7原子百分比。然而，亦具有其中即使當氮子的濃度係低於上述範圍時，亦可獲得具有纖維鋅礦晶體結構之氧化物半導體的情況。
氧化物半導體層923可包含包括CAAC之氧化物。在其中氧化物半導體層923包含包括CAAC之氧化物的情況中，當與非晶半導體的情況相較時，則氧化物半導體層923的導電性可增加；因而，在源極電極924與汲極電極925之間的電阻可減低。
藉由減低源極電極924與汲極電極925之間的電阻，則即使當使電晶體921小型化時，亦可確保高的導通狀態電流和高速度的操作。透過電晶體921的小型化，可降低
包含該電晶體之儲存元件所占有的面積，以及可增加每一單位面積的儲存容量。
在第10D圖中所描繪的電晶體941包含：源極電極944及汲極電極945，係形成於絕緣膜942上；氧化物半導體層943，其係形成於源極電極944及汲極電極945上且作用成為主動層；閘極絕緣膜946，形成於氧化物半導體層943和源極電極944及汲極電極945上；以及閘極電極947，其係設置於閘極絕緣膜946上，以便與氧化物半導體層943重疊。電晶體941進一步包含側壁950，該等側壁950係設置於閘極電極947的末端處且係使用絕緣膜而形成。
第10D圖中所描繪的電晶體941係頂部閘極型，其中閘極電極947係形成於氧化物半導體層943之上，且亦係底部接觸型，其中源極電極944及汲極電極945係形成於氧化物半導體層943的下面。在電晶體941中，源極電極944及汲極電極945係如在電晶體901中似地不與閘極電極947重疊。因此，在閘極電極947與源極電極944及汲極電極945的每一者之間所產生的寄生電容可變小，以致使電晶體941可高速度地操作。
氧化物半導體層943包含一對高濃度區948及一對低濃度區949，其係在形成閘極電極947之後，藉由添加給予n型導電性的摻雜物至氧化物半導體層943所獲得。進一步地，氧化物半導體層943包含通道形成區951，其係與閘極電極947重疊，而閘極絕緣膜946介於其間。在氧
化物半導體層943中，通道形成區951係設置於該對低濃度區949之間，而該對低濃度區949係設置於該對高濃度區948之間。進一步地，該對低濃度區949係設置於氧化物半導體層943之與該等側壁950重疊的區域中，而閘極絕緣膜946介於其間。
與包含於電晶體901中之上述高濃度區908一樣地，該等高濃度區948及該等低濃度區949可藉由離子佈植法所形成。在高濃度區908的情況中之摻雜物的種類可被引用為用以形成高濃度區948之摻雜物的種類。
例如，在其中使用氮做為摻雜物的情況中，在高濃度區948中之氮原子的濃度係較佳地高於或等於5×1019/cm3且低於或等於1×1022/cm3。進一步地，例如，在其中使用氮做為摻雜物的情況中，在低濃度區949中之氮原子的濃度係較佳地高於或等於5×1018/cm3且低於5×1019/cm3。
其中添加給予n型導電性之摻雜物的高濃度區948具有比氧化物半導體層943中之其他區域更高的導電性。因此，藉由提供高濃度區948於氧化物半導體層943之中，可減低源極電極944與汲極電極945之間的電阻。低濃度區949係設置於通道形成區951與高濃度區948之間，而由於短通道效應之臨限電壓的負偏移可藉以降低。
在其中使用In-Ga-Zn-O為主氧化物半導體以供氧化物半導體層943之用的情況中，熱處理係在添加氮之後被執行於高於或等於300℃且低於或等於600℃的溫度。因此，在高濃度區948中之氧化物半導體具有纖維鋅礦的晶
體結構。進一步地，根據氮濃度，低濃度區949亦具有由於熱處理之纖維鋅礦的晶體結構。因為在高濃度區948中之氧化物半導體具有纖維鋅礦的晶體結構，所以可進一步增加高濃度區948的導電性且可減低源極電極944與汲極電極945之間的電阻。注意的是，為了要藉由形成具有纖維鋅礦晶體結構之氧化物半導體以有效減低源極電極944與汲極電極945之間的電阻，在使用氮做為摻雜物的情況中，於高濃度區948中之氮原子的濃度係較佳地高於或等於1×1020/cm3，且低於或等於7原子百分比。然而，亦具有其中即使當氮原子的濃度係低於上述範圍時，亦可獲得具有纖維鋅礦晶體結構之氧化物半導體的情況。
氧化物半導體層943可包含包括CAAC之氧化物。在其中氧化物半導體層943包含包括CAAC之氧化物的情況中，當與非晶半導體的情況相較時，則氧化物半導體層943的導電性可增加；因而，在源極電極944與汲極電極945之間的電阻可減低。
藉由減低源極電極944與汲極電極945之間的電阻，則即使當使電晶體941小型化時，亦可確保高的導通狀態電流和高速度的操作。透過電晶體941的小型化，可降低包含該電晶體之儲存元件所占有的面積，以及可增加每一單位面積的儲存容量。
注意的是，做為用以透過自行對齊之處理而形成作用成為源極區及汲極區的高濃度區於包含氧化物半導體之電晶體中的方法之一，已揭示其中暴露氧化物半導體層的表
面，執行氬電漿處理，且降低所暴露至電漿之氧化物半導體層中之區域的電阻之方法(S.Jeon等人之〝用於高密度影像感測器應用之180奈米閘極長度非晶InGaZnO薄膜電晶體〞，IEDN技術文摘，第504頁，2010年)。
然而，在上述之製造方法中，於形成閘極絕緣膜之後，該閘極絕緣膜需予以部分地去除，使得其中將成為源極區及汲極區之部分被暴露出。因此，在去除該閘極絕緣膜時，將部分地過蝕刻位於閘極絕緣膜下面的氧化物半導體層；因而，其中將成為源極區及汲極區之部分的厚度會變小。因此，源極區及汲極區的電阻會增加，且由於過蝕刻之電晶體特徵的缺陷易於發生。
為了要使電晶體小型化，必須使用具有高處理精確度的乾蝕刻法。然而，當使用其中無法充分確保氧化物半導體層與閘極絕緣膜間之選擇性的乾蝕刻法時，上述過蝕刻將更可能發生。
例如，當氧化物半導體層具有足夠厚度時，則過蝕刻並不會造成任何問題；然而，在其中通道長度係短於或等於200奈米的情況中，為了要避免短通道效應，將成為氧化物半導體層中之通道形成區的部分需具有20奈米或更小，較佳地，10奈米或更小的厚度。當氧化物半導體層具有此一小的厚度時，則該氧化物半導體層的過蝕刻係不利的，因為源極區及汲極區的電阻會增加，且電晶體特徵的缺陷會被如上述地造成。
然而，如在本發明之一實施例中，對於氧化物半導體
層之摻雜物的添加係執行於其中留下閘極絕緣膜以便不會暴露出氧化物半導體的狀態中；因而，可防止氧化物半導體層的過蝕刻，且可降低對於氧化物半導體層的過度損壞。此外，在氧化物半導體層與閘極絕緣膜之間的介面可保持乾淨。因而，可增進電晶體的特徵和可靠度。
此實施例可與上述任何實施例適當地結合而實施。
在此實施例中，將敘述儲存裝置之結構的一實施例。
第11圖及第12圖係儲存裝置的橫剖面視圖。在第11圖及第12圖中所描繪之儲存裝置的每一者中，在複數個層中之複數個儲存元件係形成於上方部分中，且邏輯電路3004係形成於下方部分中。做為複數個儲存元件之實例，係描繪儲存元件3170a及儲存元件3170b。儲存元件3170a及儲存元件3170b可各自具有例如，與上述實施例中所敘述之儲存元件100a、儲存元件100b、儲存元件100c、及其類似者之任一者的結構相似的結構。
注意的是，在儲存元件3170a中之電晶體3171a係描繪做為代表。在儲存元件3170b中之電晶體3171b係描繪做為代表。在電晶體3171a及電晶體3171b中，通道形成區係形成於氧化物半導體層中。其中通道形成區係形成於氧化物半導體層中之電晶體的結構係與上述實施例中所敘述之電晶體的結構相似；因而，將省略其說明於此。
形成於與電晶體3171a之源極電極及汲極電極的層相
同層之中的電極3501a係透過電極3502a，而電性連接至電極3003a。形成於與電晶體3171b之源極電極及汲極電極的層相同層之中的電極3501c係透過電極3502c，而電性連接至電極3003c。
邏輯電路3004包含電晶體3001，其中係使用除了氧化物半導體之外的半導體材料做為通道形成區。該電晶體3001可以此方式而獲得，亦即，元件隔離絕緣膜3106係設置於包含半導體材料(例如，矽)的基板3000上，且將成為通道形成區的區域係形成於藉由該元件隔離絕緣膜3106所包圍的區域中。注意的是，電晶體3001可係其中通道形成區係形成於諸如矽膜的半導體膜中，而該半導體膜係形成於SOI基板中的絕緣表面或矽膜上之電晶體。可使用已知的結構以供電晶體3001的結構之用；因而，將省略其說明於此。
佈線3100a及佈線3100b係形成於其中形成電晶體3171a的層與其中形成電晶體3001的層之間。絕緣膜3140a係設置於佈線3100a與其中形成電晶體3001的層之間，絕緣膜3141a係設置於佈線3100a與佈線3100b之間，以及絕緣膜3142a係設置於佈線3100b與其中形成電晶體3171a的層之間。
同樣地，佈線3100c及佈線3100d係形成於其中形成電晶體3171b的層與其中形成電晶體3171a的層之間。絕緣膜3140b係設置於佈線3100c與其中形成電晶體3171a的層之間，絕緣膜3141b係設置於佈線3100c與佈線
3100d之間，以及絕緣膜3142b係設置於佈線3100d與其中形成電晶體3171b的層之間。
絕緣膜3140a、絕緣膜3141a、絕緣膜3142a、絕緣膜3140b、絕緣膜3141b、及絕緣膜3142b作用成為層間絕緣膜，且其表面被平坦化。
透過佈線3100a、佈線3100b、佈線3100c、及佈線3100d，可建立儲存元件之間的電性連接、邏輯電路3004與儲存元件之間的電性連接、及其類似連接。
包含於邏輯電路3004之中的電極3003可電性連接至設置在上方部分之中的電路。
例如，如第11圖中所描繪地，電極3303可透過電極3505而電性連接至佈線3100a。佈線3100a可透過電極3503a而電性連接至電極3501b。以此方式，佈線3100a及電極3303可電性連接至電晶體3171a之源極或汲極。電極3501b可透過電極3502b而電性連接至電極3303b。電極3303b可透過電極3503b而電性連接至佈線3100c。
第11圖描繪其中電極3303及電晶體3171a係透過佈線3100a而彼此互相電性連接的實例；然而，本發明之實施例並未受限於此。電極3303及電晶體3171a可透過佈線3100b而彼此互相電性連接，或可透過佈線3100a及佈線3100b而彼此互相電性連接。進一步地，如第12圖中所描繪地，電晶體3303及電晶體3171a可不透過佈線3100a或佈線3100b而彼此互相電性連接。在第12圖中，電極3303係透過電極3503而電性連接至電極3303b。
該電極3303b係電性連接至電晶體3171a的源極及汲極。以此方式，可建立電極3303與電晶體3171a之間的電性連接。
注意的是，第11圖及第12圖描繪其中堆疊兩個儲存元件(儲存元件3170a及儲存元件3170b)的實例；然而，堆疊之儲存元件的數目並未受限於二。
第11圖及第12圖描繪其中二佈線層，亦即，其中形成佈線3100a之佈線層及其中形成佈線3100b之佈線層係設置於其中形成電晶體3171a的層與其中形成電晶體3001的層之間的實例；然而，設置在其間之佈線層的數目並未受限於二。可設置一佈線層或可設置三或更多個佈線層於其中形成電晶體3171a的層與其中形成電晶體3001的層之間。
第11圖及第12圖描繪其中二佈線層，亦即，其中形成佈線3100c之佈線層及其中形成佈線3100d之佈線層係設置於其中形成電晶體3171b的層與其中形成電晶體3171a的層之間的實例；然而，設置在其間之佈線層的數目並未受限於二。可設置一佈線層或可設置三或更多個佈線層於其中形成電晶體3171b的層與其中形成電晶體3171a的層之間。
此實施例可與上述任何實施例適當地結合而實施。
透過依據本發明一實施例之信號處理電路的使用，可
提供具有低功率消耗的電子裝置。尤其，在其中於連續接收電力中具有困難度的攜帶式電子裝置之情況中，當添加依據本發明一實施例之具有低功率消耗的信號處理電路做為該裝置的組件時，則可獲得增加連續操作時間之優點。進一步地，藉由具有小的截止狀態電流之電晶體的使用，則無需一定要冗餘電路設計以補償由於大的截止狀態電流所導致之失效；因此，可增加信號處理電路的集積度，且可形成具有更高功能性的信號處理電路。
依據本發明一實施例之信號處理電路可使用於顯示裝置、個人電腦、或設置有記錄媒體之影像再生裝置(典型地，可再生諸如數位多功能碟片(DVD)之記錄媒體的內容且具有用以顯示再生之影像的顯示器之裝置)。除了上述者之外，做為其中可使用依據本發明一實施例之信號處理電路的電子裝置，可給定行動電話、攜帶式遊戲機、攜帶式資訊終端機、電子書閱讀器、諸如攝影機及數位靜像相機之相機、眼鏡型顯示器(頭戴式顯示器)、導航系統、聲頻再生裝置(例如，汽車音響系統及數位聲頻播放器)、拷貝機、傳真機、印表機、多功能印表機、自動櫃員機(ATM)、販賣機、及其類似物。
將敘述其中應用本發明一實施例之信號處理電路至諸如行動電話、智慧型手機、及電子書閱讀器之電子裝置的情況。
第13圖係攜帶式電子裝置的方塊圖。第13圖中所描繪之攜帶式電子裝置包含RF電路421、類比基頻帶電路
422、數位基頻帶電路423、電池424、電源供應電路425、應用處理器426、快閃記憶體430、顯示控制器431、記憶體電路432、顯示器433、觸控感測器439、聲頻電路437、鍵盤438、及其類似物。顯示器433包含顯示部434、源極驅動器435、及閘極驅動器436。應用處理器426包含CPU 427、DSP 428、及介面429。在上述實施例中所敘述的信號處理電路係使用於CPU 427，而可藉以降低功率消耗。通常，SRAM或DRAM係使用於記憶體電路432中；然而，在上述實施例中所敘述之儲存裝置係使用於記憶體電路432中，而功率消耗可藉以降低。
第14圖係描繪記憶體電路432之結構的方塊圖。該記憶體電路432包含儲存裝置442、儲存裝置443、開關444、開關445、及記憶體控制器441。
首先，影像資料係藉由攜帶式電子裝置所接收，且係藉由應用處理器426所形成。此影像資料係透過開關444而儲存於儲存裝置442中。然後，透過開關444所輸出之影像資料係透過顯示控制器431而傳送至顯示器433。該顯示器433使用影像資料而顯示影像。
若顯示之影像係如在靜止影像的情況中一樣地未改變時，則自儲存裝置442所讀取的影像資料大致地以大約30Hz至60Hz之頻率透過開關445，而連續傳送至顯示控制器431。當用以重寫入螢幕上所顯示之影像的操作係藉由使用者所執行時，則新的影像資料係藉由應用處理器426所形成，且係透過開關444而儲存於儲存裝置443中
。即使當新的影像資料係儲存於儲存裝置443之中時，影像資料亦係透過開關445而自儲存裝置442週期性地讀取。
在終止儲存裝置443中之新的影像資料的儲存之後，儲存於儲存裝置443中之新的影像資料係在下一個像框週期中被讀取，且影像資料係透過開關445及顯示控制器431而傳輸至顯示器433。顯示器433使用所傳送之新的影像資料而顯示影像。
此影像資料之讀取係持續直至下一新的影像資料被儲存於儲存裝置442之中為止。在此方式中，儲存裝置442及儲存裝置443交變地執行影像資料之寫入及讀取，且顯示器433顯示影像。
儲存裝置442及儲存裝置443無需一定要係不同的儲存裝置；包含於一儲存裝置之中的記憶體區可由儲存裝置442及儲存裝置443所分割使用。在上述實施例中所敘述之儲存裝置係使用於該等儲存裝置，而功率消耗可藉以降低。
第15圖係電子書讀取器的方塊圖。該電子書讀取器包含電池451、電源供應電路452、微處理器453、快閃記憶體454、聲頻電路455、鍵盤456、記憶體電路457、觸控面板458、顯示器459、及顯示控制器460。在上述實施例中所敘述之信號處理電路係使用於微處理器453，而功率消耗可藉以降低。進一步地，在上述實施例中所敘述之儲存裝置係使用於記憶體電路457，而可藉以降低功
率消耗。
例如，在其中使用者使用改變顯示色之強調功能、繪製底線、使用粗體字、改變字型、或其類似者於電子書資料中的特定部分之中，以致使該特定部分係在相對於其他部分的明顯對比中之情況中，在電子書資料中之由使用者所指明之該部分的資料必須加以儲存。記憶體電路457具有暫時儲存該資料的功能。注意的是，在其中將長時間地保持該資料的情況中，可將其拷貝至快閃記憶體454。
此實例可與上述任何實施例適當地結合而實施。
此申請案係根據2011年1月26日在日本專利局所申請之日本專利申請案序號2011-014026，該申請案的全部內部係結合於本文以供參考。
100A，100B，100C，1000‧‧‧暫存電路
100a-1~100a-n，100b-1~100b-n，100c-1~100c-n
，100a，100b，100c，100d，100e，100f，3170a，3170b‧‧‧儲存元件
IN1~INn‧‧‧輸入端子
OUT1~OUTn‧‧‧輸出端子
B，D，S，W，C，X，WB，V‧‧‧端子
WS，VS，CS‧‧‧控制信號
101，102，104，122，141，181，182，901，911，921，941，3171a，3171b，3001‧‧‧電晶體
103，105‧‧‧電容器
140，123，444，445‧‧‧開關
142‧‧‧二極體
110A，110B‧‧‧讀取電路
110a，110b，110a-1~110a-n，110b-1~110b-n‧‧‧讀取元件
200‧‧‧記憶體胞格陣列
121‧‧‧負載
111‧‧‧感測器放大器
112‧‧‧運算放大器
M‧‧‧節點
Vr‧‧‧參考電位
BLj，DLj，SLj，WLj，CLj，WLi，CLi，726，3100a，3100b，3100c，3100d‧‧‧佈線
200-j‧‧‧儲存元件組群
222，442，443‧‧‧儲存裝置
1100‧‧‧第一讀取電路
202‧‧‧x解碼器
201‧‧‧y解碼器
1110‧‧‧第二讀取電路
1111‧‧‧讀取電路
150‧‧‧信號處理電路
151，152‧‧‧算術電路
153，154‧‧‧暫存器
155‧‧‧主記憶體
156‧‧‧控制裝置
157‧‧‧電源供應控制電路
700，3000‧‧‧基板
701，712，713，724，727，902，912，922，942，3141a，3142a，3141b，3140a，3140b，3142b‧‧‧絕緣膜
702‧‧‧半導體膜
703，721，906，916，926，946‧‧‧閘極絕緣膜
704，709，711‧‧‧雜質區
705‧‧‧遮罩
706，725‧‧‧開口
707，722，907，917，927，947‧‧‧閘極電極
708，719，720，723‧‧‧導電膜
710，909，919，931，951‧‧‧通道形成區
716，903，913，923，943‧‧‧氧化物半導體層
CAAC‧‧‧c軸配向晶體
904，914，924，944‧‧‧源極電極
905，915，925，945‧‧‧汲極電極
908，918，928‧‧‧高濃度區
930，948‧‧‧側壁
929，949‧‧‧低濃度區
3004‧‧‧邏輯電路
3501a，3003a，3003c，3502c，3303，3505，3503，3502b，3503a，3501b，3503b，3502a，3501c，3003b‧‧‧電極
3106‧‧‧元件隔離絕緣膜
421‧‧‧RF電路
422‧‧‧類比基頻帶電路
423‧‧‧數位基頻帶電路
424，451‧‧‧電池
425，452‧‧‧電源供應電路
426‧‧‧應用處理器
430，454‧‧‧快閃記憶體
431，460‧‧‧顯示控制器
432，457‧‧‧記憶體電路
433，459‧‧‧顯示器
439‧‧‧觸控感測器
437，455‧‧‧聲頻電路
438，456‧‧‧鍵盤
434‧‧‧顯示部
435‧‧‧源極驅動器
436‧‧‧閘極驅動器
427‧‧‧CPU
428‧‧‧DSP
441‧‧‧記憶體控制器
429‧‧‧介面
453‧‧‧微處理器
458‧‧‧觸控面板
第1A至1F圖描繪儲存元件及暫存電路的結構；第2A至2D圖描繪讀取元件及讀取電路的結構；第3A及3B圖各自描繪儲存裝置的結構；第4A及4B圖各自描繪記憶體胞格陣列的結構；第5A至5D圖描繪記憶體胞格陣列及儲存元件的結構；第6A至6D圖描繪儲存元件的製造步驟；第7A至7C圖描繪儲存元件的製造步驟；第8A至8C圖描繪儲存元件的製造步驟；第9圖係橫剖面視圖，描繪儲存元件的結構；
第10A至10D圖係橫剖面視圖，各自描繪其中通道係形成於氧化物半導體層中之電晶體的結構；第11圖係橫剖面視圖，描繪儲存裝置的結構；第12圖係橫剖面視圖，描繪儲存裝置的結構；第13圖係攜帶式電子裝置的方塊圖；第14圖係記憶體電路的方塊圖；第15圖係電子書閱讀器的方塊圖；第16圖係信號處理電路的方塊圖；第17圖描繪記憶體胞格陣列的結構；以及第18A及18B圖描繪儲存元件及記憶體胞格陣列的結構。
200‧‧‧記憶體胞格陣列
201‧‧‧y解碼器
202‧‧‧x解碼器
222‧‧‧儲存裝置
1000‧‧‧暫存電路
1100‧‧‧第一讀取電路
1110‧‧‧第二讀取電路
Claims (11)
- 一種半導體裝置，包含：第一儲存電路，包含儲存元件，該儲存元件包含第一電晶體；以及第二儲存電路，其中該第一電晶體包含有包含氧化物半導體的通道形成區，其中該第一儲存電路係組構以儲存第一資料並輸出該第一資料，其中該第二儲存電路係組構以於該第一儲存電路輸出該第一資料之後，儲存該第一資料，其中該第一儲存電路係組構以於電源供應電壓對該第一儲存電路的供應停止之後，保持該第一資料，且其中該第一儲存電路係組構以於該電源供應電壓的供應重新起動之後，保持該第一資料。
- 一種半導體裝置，包含：第一儲存電路，包含儲存元件，該儲存元件包含第一電晶體；以及第二儲存電路，其中該第一電晶體包含有包含氧化物半導體的通道形成區，其中該第一儲存電路係組構以儲存第一資料並輸出該第一資料，其中該第二儲存電路係組構以於該第一儲存電路輸出 該第一資料之後，儲存該第一資料並輸出第二資料，且其中該第一儲存電路係組構以於該第二儲存電路輸出該第二資料之後，儲存該第二資料並組構以輸出該第二資料。
- 如申請專利範圍第2項之半導體裝置，其中該第一儲存電路係組構以於電源供應電壓對該第一儲存電路的供應停止之後，保持該第一資料。
- 如申請專利範圍第3項之半導體裝置，其中該第一儲存電路係組構以於該電源供應電壓的供應重新起動之後，保持該第一資料。
- 一種半導體裝置，包含：第一儲存電路，包含儲存元件，該儲存元件包含第一電晶體；以及第二儲存電路，其中該第一電晶體包含有包含氧化物半導體的通道形成區，其中該第一儲存電路係組構以儲存第一資料並輸出該第一資料，其中該第二儲存電路係組構以於該第一儲存電路輸出該第一資料之後，儲存該第一資料並輸出第二資料，其中該第一儲存電路係組構以於該第二儲存電路輸出該第二資料之後，儲存該第二資料並組構以輸出該第二資料，且其中該第二儲存電路係組構以於該第一儲存電路輸出 該第二資料之後，儲存該第二資料。
- 如申請專利範圍第5項之半導體裝置，其中該第一儲存電路係組構以於電源供應電壓對該第一儲存電路的供應停止之後，保持該第一資料。
- 如申請專利範圍第6項之半導體裝置，其中該第一儲存電路係組構以於該電源供應電壓的供應重新起動之後，保持該第一資料。
- 如申請專利範圍第1、4及7項中任一項之半導體裝置，其中該第二儲存電路包含第一區塊，該第一區塊包含字線及電性連接至該字線之複數個記憶體胞格，且其中該第一儲存電路係組構以儲存對應至該複數個記憶體胞格之資料。
- 如申請專利範圍第1、4及7項中任一項之半導體裝置，其中該儲存元件包含第二電晶體，其中該第一電晶體的第一端子係電性連接至該第二電晶體的閘極，其中該儲存元件係組構以當第一電壓係供應至該第一電晶體之閘極且第二電壓係供應至該第一電晶體之第二端子時，儲存資料，其中該儲存元件係組構以當第三電壓係供應至該第一電晶體之閘極時的同時，保持該資料，且其中該儲存元件係組構以當第四電壓係供應至該第二 電晶體之第一端子時的同時，輸出該資料。
- 如申請專利範圍第1、4及7項中任一項之半導體裝置，其中該儲存元件包含第二電晶體及電容器，其中該第一電晶體的第一端子係電性連接至該第二電晶體的閘極及該電容器的第一端子，其中該儲存元件係組構以當第一電壓係供應至該第一電晶體之閘極且第二電壓係供應至該第一電晶體之第二端子時，儲存資料，其中該儲存元件係組構以當第三電壓係供應至該第一電晶體之閘極時的同時，保持該資料，且其中該儲存元件係組構以當第四電壓係供應至該第二電晶體之第一端子且第五電壓係供應至該電容器之第二端子時的同時，輸出該資料。
- 如申請專利範圍第1、4及7項中任一項之半導體裝置，其中該儲存元件包含電容器，其中該第一電晶體的第一端子係電性連接至該電容器的第一端子，其中該儲存元件係組構以當第一電壓係供應至該第一電晶體之閘極且第二電壓係供應至該第一電晶體之第二端子時，儲存資料，其中該儲存元件係組構以當第三電壓係供應至該第一電晶體之閘極時的同時，保持該資料，且 其中該儲存元件係組構以當第四電壓係供應至該第一電晶體之閘極時的同時，輸出該資料。
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