JP5839477B2 - 記憶回路 - Google Patents

Description

電源を切っても記憶している論理状態が消えない記憶回路に関する。また、当該記憶回路を用いた、記憶装置や信号処理回路に関する。更に、当該記憶回路、当該記憶装置、当該信号処理回路の駆動方法に関する。更に当該信号処理回路を用いた電子機器に関する。

中央演算処理装置（ＣＰＵ：Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）などの信号処理回路は、その用途によって多種多様な構成を有しているが、一般的に、データやプログラムを記憶するためのメインメモリの他に、レジスタ、キャッシュメモリなど、各種の記憶装置が設けられている。レジスタは、演算処理やプログラムの実行状態の保持などのために一時的にデータを保持する役割を担っている。また、キャッシュメモリは、演算回路とメインメモリの間に介在し、低速なメインメモリへのアクセスを減らして演算処理を高速化させることを目的として設けられている。

レジスタやキャッシュメモリ等の記憶装置は、メインメモリよりも高速でデータの書き込みを行う必要がある。よって、通常は、レジスタとしてフリップフロップ回路が、キャッシュメモリとしてＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等が用いられる。つまり、これらのレジスタ、キャッシュメモリ等には、電源電位の供給が途絶えるとデータを消失してしまう揮発性の記憶装置が用いられている。

消費電力を抑えるため、データの入出力が行われない期間において信号処理回路への電源電圧の供給を一時的に停止するという方法が提案されている。その方法では、レジスタ、キャッシュメモリ等の揮発性の記憶装置の周辺に不揮発性の記憶装置を配置し、上記データをその不揮発性の記憶装置に一時的に記憶させる。こうして、信号処理回路において電源電位の供給を停止する間も、レジスタ、キャッシュメモリ等はデータを保持する（例えば、特許文献１参照）。

また、信号処理回路において長時間の電源電圧の供給停止を行う際には、電源電圧の供給停止の前に、揮発性の記憶装置内のデータをハードディスク、フラッシュメモリ等の外部記憶装置に移すことで、データの消失を防ぐこともできる。

特開平１０−０７８８３６号公報

信号処理回路において電源電圧の供給を停止する間、揮発性の記憶装置の周辺に配置した不揮発性の記憶装置へ揮発性の記憶装置のデータを移して記憶させる方法では、このような不揮発性の記憶装置を構成する記憶回路として主に磁気素子や強誘電体素子が用いられている。強誘電体を用いた記憶回路では、データの書き込みを繰り返すことによって、強誘電体材料が疲労し、書き込み不良となる等の問題があり、書き換え回数が制限される。

不揮発性の記憶装置としてフラッシュメモリを用いた場合、各記憶回路において高電圧を印加してトンネル電流により電子を注入または放出する動作を行うため、データの書き換えを繰り返すことによる各記憶回路の劣化が激しい等の問題があり、書き換え回数が制限される。

また、信号処理回路において電源電圧の供給を停止する間、外部記憶装置に揮発性の記憶装置のデータを移して記憶させる方法では、外部記憶装置から揮発性の記憶装置にデータを戻すのには時間を要する。よって、外部記憶装置によるデータのバックアップは、消費電力の低減を目的とした頻繁な電源電圧の供給停止には適さない。

そこで、上述の課題に鑑み、電源電圧の供給が停止した後もデータを保持することができる、新たな構成の記憶回路及びその駆動方法を提供することを目的の一つとする。

また、消費電力を低減することができる信号処理回路、当該信号処理回路の駆動方法の提供を目的の一つとする。特に、電源電圧の供給停止により消費電力を低減することができる信号処理回路、当該信号処理回路の駆動方法の提供を目的の一つとする。

本発明の記憶回路の一態様は、以下のとおりである。

（記憶回路の構成）
記憶回路は、オフ電流が極めて小さいトランジスタと、容量素子と、第１の演算回路と、第２の演算回路と、第３の演算回路と、スイッチと、を有する。第１の演算回路の出力端子は、第２の演算回路の入力端子と電気的に接続される。第２の演算回路の入力端子は、スイッチを介して第３の演算回路の出力端子と電気的に接続される。第２の演算回路の出力端子は、第１の演算回路の入力端子と電気的に接続される。第１の演算回路の入力端子は、上記トランジスタのソース及びドレインの一方と電気的に接続される。上記トランジスタのソース及びドレインの他方は、容量素子の一対の電極のうちの一方、及び第３の演算回路の入力端子と電気的に接続される。

ここで、オフ電流が極めて小さいトランジスタとしては、シリコンよりも広いバンドギャップを有する半導体でなる層や基板中にチャネルが形成されるトランジスタを用いることができる。シリコンよりも広いバンドギャップを有する半導体として化合物半導体があり、例えば、酸化物半導体、窒化物半導体などがある。例えば、オフ電流が極めて小さいトランジスタとして、チャネルが酸化物半導体層に形成されるトランジスタを用いることができる。

上記（記憶回路の構成）において、第１の演算回路としては、インバータ、スリーステートバッファ、クロックドインバータ、ＮＡＮＤ回路、ＮＯＲ回路等を用いることができる。第２の演算回路としては、インバータ、スリーステートバッファ、クロックドインバータ、ＮＡＮＤ回路、ＮＯＲ回路等を用いることができる。第３の演算回路としては、インバータ、スリーステートバッファ、クロックドインバータ、ＮＡＮＤ回路、ＮＯＲ回路等を用いることができる。スイッチとしては、例えばアナログスイッチ、トランジスタ等を用いることができる。

なお、第３の演算回路としてスイッチの機能を有する回路を採用し、上記スイッチを省略することも可能である。例えば、第３の演算回路として、スリーステートバッファやクロックドインバータを用い、スイッチを省略することも可能である。

上記（記憶回路の構成）において、第１の演算回路、第２の演算回路、第３の演算回路、及びスイッチをトランジスタを用いて構成する場合に、当該トランジスタは、酸化物半導体以外の半導体でなる層または基板にチャネルが形成されるトランジスタとすることができる。例えば、シリコン層またはシリコン基板にチャネルが形成されるトランジスタとすることができる。

上記（記憶回路の構成）において、オフ電流が極めて小さいトランジスタは、チャネルが形成される層（活性層）を挟んで上下に２つのゲートを有するトランジスタとすることができる。一方のゲートに制御信号を入力し、他方のゲートには別の制御信号を入力することができる。別の制御信号は、一定の電位の信号であってもよい。一定の電位は、低電源電位や高電源電位であってもよい。なお、２つのゲートを電気的に接続し、制御信号を入力してもよい。他方のゲートに入力する信号によって、トランジスタのしきい値電圧等を制御することが可能である。また、トランジスタのオフ電流を更に低減することも可能である。トランジスタのオン電流を増大させることも可能である。

上記（記憶回路の構成）において容量素子の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位が入力される構成とすることができる。

上記（記憶回路の構成）では、電源電圧が供給されている間は、第１の演算回路と第２の演算回路によって帰還ループが形成され、この帰還ループによってデータを保持することができる。第１の演算回路と第２の演算回路とを有し、帰還ループによってデータを保持する回路としては、フリップフロップ回路等が挙げられる。また、フリップフロップ回路等の帰還ループによってデータを保持する回路は、クロック信号やクロック信号の反転信号に同期して、データの入出力を行う構成とすることができる。ここで、フリップフロップ回路はラッチ回路もその範疇に含むとする。例えば、レベルセンシティブラッチ回路や、エッジセンシティブラッチ回路もフリップフロップ回路の範疇に含むものとする。本発明の記憶回路の一態様は、フリップフロップ回路等の帰還ループによってデータを保持する回路において、オフ電流が極めて小さいトランジスタと、容量素子と、演算回路（上記第３の演算回路）と、スイッチとを追加した構成に相当する。よって、上記（記憶回路の構成）を別の表現で表すと以下の通りとなる。

記憶回路は、フリップフロップ回路と、オフ電流が極めて小さいトランジスタと、容量素子と、演算回路と、スイッチとを有する。フリップフロップ回路は、第１のノードと第２のノードを有し、電源電圧が供給されている間、第２のノードに保持される信号は、第１のノードに保持された信号の反転信号となる。上記トランジスタのソース及びドレインの一方は、第１のノードと電気的に接続される。上記トランジスタのソース及びドレインの他方は、容量素子の一対の電極のうちの一方、及び演算回路の入力端子と電気的に接続される。演算回路の出力端子は、スイッチを介して第２のノードと電気的に接続される。

（記憶回路の駆動方法）
上記記憶回路の駆動方法の一態様について説明する。上記記憶回路において、電源電圧の供給の後、消費電力を削減するために電源電圧の供給を停止し、再び電源電圧を供給する場合の駆動方法は以下のようにすることができる。

（電源電圧供給時の動作）
記憶回路へ電源電圧が供給され、且つクロック信号やクロック信号の反転信号は、ハイレベルまたはローレベルにレベル（電位）が周期的に変化する信号とする。このとき、クロック信号やクロック信号の反転信号に同期して、第１の演算回路及び第２の演算回路によって構成される帰還ループがデータに対応する信号（及びその反転信号）を保持する。ここで、スイッチはオフ状態である。こうして、記憶回路は、入力されたデータを帰還ループによって保持し、また帰還ループによって保持されたデータを出力する。ここで、酸化物半導体層にチャネルが形成されるトランジスタは、シリコン層やシリコン基板にチャネルが形成されるトランジスタと比較して移動度が低い。移動度が低いトランジスタが帰還ループ上に存在すると、帰還ループにおけるデータ入力及び出力のスピードが遅くなる。本発明の記憶回路の一態様では、帰還ループ上に、酸化物半導体層にチャネルが形成されるトランジスタ等の移動度が低いトランジスタが存在しない。そのため、帰還ループによるデータの書き込み及び読み出しは高速に行うことができ、記憶回路におけるデータの書き込み及び読み出し速度（動作速度）は速い。なお、このときオフ電流が極めて小さいトランジスタはオフ状態であることが好ましい。仮に、オフ電流が極めて小さいトランジスタが常にオン状態であると、帰還ループによるデータの書き込み及び読み出し時に、容量素子へもデータに対応する信号電位が常に入力されることとなり、帰還ループによるデータの書き込み及び読み出しの速度が低下してしまう。

（電源電圧供給停止前の動作）
記憶回路への電源電圧の供給の停止をする前に、クロック信号やクロック信号の反転信号のレベル（電位）を固定する。即ち、クロック信号やクロック信号の反転信号のレベル（電位）を、所定のデータが帰還ループによって保持された状態のクロック信号やクロック信号の反転信号のレベル（電位）のままとする。つまり、通常、クロック信号やクロック信号の反転信号は、ハイレベルまたはローレベルにレベル（電位）が周期的に変化する信号であるが、この変化をさせない期間を設ける。ここで、クロック信号やクロック信号の反転信号のレベル（信号電位）を固定する期間を、クロック信号固定期間とも呼ぶ。そして、クロック信号固定期間において、オフ電流が極めて小さいトランジスタをオフ状態とする。例えば、クロック信号固定期間の直前において、オフ電流が極めて小さいトランジスタがオン状態であった場合には、クロック信号固定期間においてオフ電流が極めて小さいトランジスタをオフ状態とする。例えば、クロック信号固定期間の直前において、オフ電流が極めて小さいトランジスタがオフ状態であった場合には、クロック信号固定期間においてオフ電流が極めて小さいトランジスタを一旦オン状態とした後にオフ状態とする。こうして、帰還ループによって保持されていたデータに対応する信号（電位）を容量素子に移して保持する。なお、スイッチはオフ状態のままである。

このように、クロック信号やクロック信号の反転信号のレベルを一定に保った状態で、オフ電流が極めて小さいトランジスタをオフ状態とすることによって、帰還ループによって保持されたデータに対応する信号（電位）の変動を抑制した状態で、当該データに対応する信号（電位）を容量素子に移して保持することができる。

（電源電圧供給停止の動作）
上記（電源電圧供給停止前の動作）の後、記憶回路への電源電圧の供給を停止する。また、上記（電源電圧供給停止前の動作）の後、クロック信号及びクロック信号の反転信号の供給を停止することができる。こうして、電源電圧だけでなく、クロック信号及びクロック信号の反転信号の供給を停止することによって、クロック信号やクロック信号の反転信号を供給するための電力も削減することができる。なお、スイッチはオフ状態のままである。

ここで、オフ電流が極めて小さいトランジスタはオフ状態のままであり、記憶回路への電源電圧の供給が停止した後においても、帰還ループによって保持されていたデータに対応する信号（電位）が容量素子によって保持される。こうして、オフ電流が極めて小さいトランジスタを用いることによって、容量素子によって保持された信号（電位）を長期間保つことができるため、記憶回路は電源電圧の供給が停止した後も、長期間に渡ってデータを保持することができる。

なお、本発明の記憶回路の一態様では、オフ電流が極めて小さいトランジスタがオフ状態となり、且つスイッチがオフ状態となっている間は、容量素子の一対の電極のうちの一方と、帰還ループ中の各ノードとは、電気的に遮断されている。それ故、オフ電流が極めて小さいトランジスタがオフ状態となり、且つスイッチがオフ状態となっていれば、記憶回路への電源電圧の供給停止と、クロック信号及びクロック信号の反転信号の供給停止とは、同時に行うこともできるし、一方を行った後に他方を行うこともできる。つまり、電源電圧供給停止のシーケンスに自由度がある。

（電源電圧供給再開の動作）
記憶回路への電源電圧の供給を再開する。また、電源電圧の供給停止時におけるレベル（電位）に戻して固定された、クロック信号やクロック信号の反転信号を供給する。こうして、クロック信号固定期間を開始する。ここで、オフ電流が極めて小さいトランジスタがオフ状態となり、且つスイッチがオフ状態となっていれば、記憶回路への電源電圧の供給再開と、電源電圧の供給停止時におけるレベル（電位）に戻して固定されたクロック信号やクロック信号の反転信号の供給再開とは、同時に行うこともできるし、一方を行った後に他方を行うこともできる。つまり、電源電圧供給再開のシーケンスに自由度がある。

その後、スイッチをオン状態とする。なお、オフ電流が極めて小さいトランジスタはオフ状態のままである。容量素子によって保持された信号（電位）は第３の演算回路によって対応する信号に変換され、スイッチがオン状態となると、帰還ループの所定のノードに入力される。こうして、電源電圧の供給停止前に保持していたデータを再び帰還ループによって保持することができる。また、スイッチを再びオフ状態にした後、クロック信号やクロック信号の反転信号のレベル（電位）の固定を解除する。即ち、クロック信号やクロック信号の反転信号を、ハイレベルまたはローレベルにレベル（電位）が周期的に変化する通常の信号に戻す。こうして、記憶回路は、帰還ループによるデータの書き込み及び読み出しを再開することができる。その後の動作は、上記（電源電圧供給時の動作）と同様である。

上記のとおり、帰還ループに保持されたデータを容量素子に移して書き込むための経路（以下、データ待避経路ともいう）と、容量素子に保持されたデータを帰還ループに戻すための経路（以下、データ復帰経路ともいう）とが異なる。データ復帰経路に配置されるスイッチとして、移動度が高い素子を用いることにより、（電源電圧供給再開の動作）をより高速に行うことができる。

以上が、記憶回路の駆動方法の説明である。

（記憶装置、信号処理回路）
本発明の記憶装置の一態様は、上記記憶回路を一または複数用いて構成された記憶装置とすることができる。また、本発明の信号処理回路の一態様は、当該記憶装置を用いた信号処理回路とすることができる。例えば、信号処理回路が有するレジスタ、キャッシュメモリ等の記憶装置に上記記憶回路を用いることができる。

さらに、信号処理回路は、上記記憶装置に加え、記憶装置とデータのやり取りを行う演算回路等の各種論理回路を有してもよい。そして、記憶装置へ電源電圧の供給を停止すると共に、当該記憶装置とデータのやり取りを行う演算回路への電源電圧の供給を停止するようにしても良い。

本発明の信号処理回路の一態様は、ＣＰＵと、メモリと、メモリとＣＰＵとのアクセスを制御する周辺制御装置とを有し、ＣＰＵ、メモリ、及び周辺制御装置はそれぞれ、上記記憶回路を有する構成であってもよい。そして、ＣＰＵ、メモリ、及び周辺制御装置を有する信号処理回路の全体において、電源電圧の供給を停止するようにしてもよい。

電源電圧が供給され、且つハイレベルまたはローレベルにレベル（電位）が周期的に変化するクロック信号やクロック信号の反転信号が入力されている間は、記憶回路は、入力されたデータを帰還ループによって保持し、また帰還ループによって保持されたデータを出力する。ここで、帰還ループ上に、酸化物半導体層にチャネルが形成されるトランジスタ等の移動度が低いトランジスタが存在しない。そのため、帰還ループによるデータの書き込み及び読み出しは高速に行うことができ、記憶回路におけるデータの書き込み及び読み出し速度は速い。

電源電圧の供給が停止した間も、記憶回路は記憶内容（データ）を長期間にわたり保持することが可能であり、データの書き換えを繰り返すことによる記憶回路の疲労は少なく、データの書き換え可能な回数を多くすることができる。

また、帰還ループに保持されたデータを容量素子に書き込むための経路（データ待避経路）と、容量素子に保持されたデータを帰還ループに戻すための経路（データ復帰経路）とが異なる。ここで、データ待避経路には、電源電圧の供給が停止した後も容量素子の一対の電極のうちの一方の電位を保持するために、オフ電流が極めて小さいトランジスタを設ける必要がある。シリコン層やシリコン基板にチャネルが形成されるトランジスタと比較して、酸化物半導体層にチャネルが形成されるトランジスタは移動度が低い。しかしながら、データ待避経路とは別にデータ復帰経路が設けられるため、データ復帰経路に配置されるスイッチとして移動度の高い素子を用いることにより、電源電圧供給再開後の動作をより高速に行うことができる。

このような記憶回路を信号処理回路に用いることで、電源電圧の供給停止によるデータの消失を防ぐことができ、電源電圧を再供給した後、短時間で電源供給停止前の状態に復帰することができる。そのため、必要なときのみ電源電圧を供給する、ノーマリオフの駆動方法を採用することができ、消費電力を大幅に削減することができる。また、信号処理回路の動作速度を高速化することができ、更に信頼性も高めることができる。

記憶回路の回路図。 記憶回路の動作を示すタイミングチャート。 記憶回路の回路図。 記憶回路の動作を示すタイミングチャート。 記憶回路の作製工程を示す図。 記憶回路の作製工程を示す図。 記憶回路の作製工程を示す図。 記憶回路の構成を示す断面図。 酸化物半導体層にチャネルが形成されるトランジスタの構成を示す断面図。 携帯用の電子機器のブロック図。 電子書籍のブロック図。

以下では、実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。

なお、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れかわることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れかえて用いることができるものとする。

「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限はない。

回路図上は独立している構成要素どうしが電気的に接続しているように図示されている場合であっても、実際には、例えば配線の一部が電極や端子としても機能する場合など、一の導電膜が、複数の構成要素の機能を併せ持っている場合もある。本明細書において「電気的に接続」で表現されるケースは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。

「上」や「下」の用語は、構成要素の位置関係が「直上」または「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。

図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。

「第１」、「第２」、「第３」などの序数詞は、構成要素の混同を避けるために付すものである。

（実施の形態１）
本発明の記憶回路の一態様について説明する。図１（Ａ）に記憶回路の構成を示す。

図１（Ａ）において、記憶回路１００は、オフ電流が極めて小さいトランジスタ１０１と、容量素子１０２と、演算回路２２１と、演算回路２２２と、演算回路２２３と、スイッチ２２４と、を有する。トランジスタ１０１として、チャネルが酸化物半導体層に形成されるトランジスタを用いる例を示し、ＯＳの符号を付す。演算回路２２１の出力端子（図中、ｏｕｔ）は、演算回路２２２の入力端子（図中、ｉｎ）と電気的に接続される。演算回路２２２の入力端子は、スイッチ２２４を介して演算回路２２３の出力端子（図中、ｏｕｔ）と電気的に接続される。演算回路２２２の出力端子（図中、ｏｕｔ）は、演算回路２２１の入力端子（図中、ｉｎ）と電気的に接続される。演算回路２２１の入力端子は、トランジスタ１０１のソース及びドレインの一方と電気的に接続される。トランジスタ１０１のソース及びドレインの他方は、容量素子１０２の一対の電極のうちの一方、及び演算回路２２３の入力端子（図中、ｉｎ）と電気的に接続される。ここで、容量素子１０２の一対の電極のうちの一方を、ノードＦ（図中、Ｆ）で示す。

演算回路２２１としては、インバータ、スリーステートバッファ、クロックドインバータ、ＮＡＮＤ回路、ＮＯＲ回路等を用いることができる。演算回路２２２としては、インバータ、スリーステートバッファ、クロックドインバータ、ＮＡＮＤ回路、ＮＯＲ回路等を用いることができる。演算回路２２３としては、インバータ、スリーステートバッファ、クロックドインバータ、ＮＡＮＤ回路、ＮＯＲ回路等を用いることができる。図１（Ａ）では、演算回路２２３として、インバータ２３０を用いる例を示す。スイッチとしては、例えばアナログスイッチ、トランジスタ等を用いることができる。図１（Ａ）では、スイッチ２２４として、トランジスタ１０３を用いる例を示す。トランジスタ１０３は、例えば、シリコン層またはシリコン基板にチャネルが形成されるトランジスタとすることができる。

ここで、演算回路２２３とスイッチ２２４を合わせた電流駆動能力は、演算回路２２１の電流駆動能力よりも大きくすることが好ましい。なお、スイッチ２２４の電流駆動能力が十分に大きい場合には、演算回路２２３の電流駆動能力を、演算回路２２１の電流駆動能力よりも大きくすることが好ましい。こうして、ノードＭＢ（図中、ＭＢ）の電位を、容量素子１０２によって保持された信号（電位）に対応する信号とすることが容易となる。

例えば、演算回路２２１はインバータによって構成され、当該インバータと、インバータ２３０とは相補型のトランジスタを用いた構成である場合に、各トランジスタは次のように設計することが望ましい。インバータ２３０の有する一導電型のトランジスタのチャネル長をＬ１、チャネル幅をＷ１、移動度をμ１とし、演算回路２２１を構成するインバータの有する前記一導電型とは異なる導電型のトランジスタのチャネル長をＬ２、チャネル幅をＷ２、移動度をμ２とすると、μ１（Ｗ１／Ｌ１）＞μ２（Ｗ２／Ｌ２）とするのが好ましい。つまり、インバータ２３０の有するｎチャネル型のトランジスタのチャネル長をＬ１、チャネル幅をＷ１、移動度をμ１とし、演算回路２２１を構成するインバータの有するｐチャネル型のトランジスタのチャネル長をＬ２、チャネル幅をＷ２、移動度をμ２とすると、μ１（Ｗ１／Ｌ１）＞μ２（Ｗ２／Ｌ２）とするのが好ましい。または、インバータ２３０の有するｐチャネル型のトランジスタのチャネル長をＬ１、チャネル幅をＷ１、移動度をμ１とし、演算回路２２１を構成するインバータの有するｎチャネル型のトランジスタのチャネル長をＬ２、チャネル幅をＷ２、移動度をμ２とすると、μ１（Ｗ１／Ｌ１）＞μ２（Ｗ２／Ｌ２）とするのが好ましい。ここで、スイッチ２２４の電流駆動能力が十分に大きい場合とは、例えば、スイッチ２２４がトランジスタ１０３によって構成される場合に、トランジスタのチャネル長をＬ３、チャネル幅をＷ３、移動度をμ３としたとき、μ３（Ｗ３／Ｌ３）がμ２（Ｗ２／Ｌ２）やμ１（Ｗ１／Ｌ１）と比べて十分に大きいことをいう。μ３（Ｗ３／Ｌ３）が十分に大きい場合に、上記不等式が成立するように、各回路のトランジスタを設計するのが好ましい。

トランジスタ１０１のゲートは端子ＳＧ１と電気的に接続される。トランジスタ１０１は端子ＳＧ１に入力される制御信号によって、オン状態またはオフ状態が選択される。スイッチ２２４は端子ＳＧ２に入力される制御信号によって、オン状態またはオフ状態が選択される。図１（Ａ）では、端子ＳＧ２はトランジスタ１０３のゲートと電気的に接続されている。容量素子１０２の一対の電極のうちの他方は、端子Ｃと電気的に接続される。端子Ｃには、一定の電位が入力される構成とすることができる。例えば、低電源電位が入力される構成とすることができる。

演算回路２２１、演算回路２２２、演算回路２２３をトランジスタを用いて構成する場合に、当該トランジスタは、酸化物半導体以外の半導体でなる層または基板にチャネルが形成されるトランジスタとすることができる。例えば、シリコン層またはシリコン基板にチャネルが形成されるトランジスタとすることができる。

また、トランジスタ１０１は、酸化物半導体層を挟んで上下に２つのゲートを有するトランジスタとすることができる。一方のゲートに制御信号を入力し、他方のゲートには、別の制御信号を入力することができる。別の制御信号は、一定の電位の信号であってもよい。一定の電位は、低電源電位や高電源電位であってもよい。なお、２つのゲートを電気的に接続し、制御信号を入力してもよい。他方のゲートに入力する信号によって、トランジスタ１０１のしきい値電圧等を制御することが可能である。また、トランジスタ１０１のオフ電流を更に低減することも可能である。トランジスタ１０１のオン電流を増大させることも可能である。

図１（Ａ）に示した記憶回路１００では、電源電圧が供給されている間は、演算回路２２１と演算回路２２２によって帰還ループが形成され、帰還ループによってデータを保持することができる。演算回路２２１と演算回路２２２とを有し、帰還ループによってデータを保持する回路としては、フリップフロップ回路が挙げられる。図１（Ａ）に示す構成は、フリップフロップ回路２０１において、オフ電流が極めて小さいトランジスタ１０１と、容量素子１０２と、演算回路２２３と、スイッチ２２４とを追加した構成に相当する。図１（Ａ）においてこの追加した部分を回路２０２で示す。

フリップフロップ回路２０１は、ノードＭ（図中、Ｍ）とノードＭＢ（図中、ＭＢ）を有し、電源電圧が供給されている間、ノードＭＢに保持される信号は、ノードＭに保持された信号の反転信号となる。トランジスタ１０１のソース及びドレインの一方は、ノードＭと電気的に接続される。トランジスタ１０１のソース及びドレインの他方は、容量素子１０２の一対の電極のうちの一方、及び演算回路２２３の入力端子（図中、ｉｎ）と電気的に接続される。演算回路２２３の出力端子（図中、ｏｕｔ）は、スイッチ２２４を介してノードＭＢと電気的に接続される。

なお、図１（Ａ）では、演算回路２２３として入力された信号の反転信号を出力する回路を用い、スイッチ２２４を介してノードＭＢに当該出力を入力する構成を示したがこれに限定されない。図１（Ｂ）に示すように、演算回路２２３として入力された信号を反転させずに出力する回路を用い、スイッチ２２４を介してノードＭに当該出力を入力する構成としてもよい。このような演算回路２２３としては、例えば、インバータを偶数個直列に電気的に接続した構成を用いることができる。図１（Ｂ）では、演算回路２２３として、インバータ２３０ａとインバータ２３０ｂが直列に電気的に接続された構成を用いた例を示す。なお、図１（Ｂ）においてその他の部分は図１（Ａ）と同様であるため説明は省略する。

（記憶回路の駆動方法）
図１（Ａ）の記憶回路１００の駆動方法の一態様について説明する。記憶回路１００において、電源電圧の供給の後、消費電力を削減するために電源電圧の供給を停止し、再び電源電圧を供給する場合の駆動方法は以下のようにすることができる。なお、フリップフロップ回路２０１は、クロック信号及びクロック信号の反転信号に同期してデータの入出力を行う回路であるとして、以下の説明を行う。説明には図２のタイミングチャートを用い、図１（Ａ）の符号も参照する。

なお、図２において、ＭはノードＭの電位を示し、ＭＢはノードＭＢの電位を示し、ＦはノードＦの電位を示し、ＳＧ１は端子ＳＧ１に入力される制御信号の信号電位を示し、ＳＧ２は端子ＳＧ２に入力される制御信号の信号電位を示し、Ｖは電源電圧を示し、ＣＬＫはクロック信号の信号電位を示し、ＣＬＫＢはクロック信号の反転信号の信号電位を示す。図２中、斜線部分は、任意の信号電位とすることができる。

ここで、図２では、ＳＧ１がハイレベルの場合にトランジスタ１０１がオン状態となり、ＳＧ１がローレベルの場合にトランジスタ１０１がオフ状態となる例を示したがこれに限定されない。以下の説明とトランジスタ１０１のオン状態及びオフ状態の関係が同様となるようにＳＧ１の信号電位を適宜定めることができる。また、図２では、ＳＧ２がハイレベルの場合にトランジスタ１０３がオン状態となり、ＳＧ２がローレベルの場合にトランジスタ１０３がオフ状態となる例を示したがこれに限定されない。以下の説明とトランジスタ１０３のオン状態及びオフ状態の関係が同様となるようにＳＧ２の信号電位を適宜定めることができる。

（電源電圧供給時の動作）
期間１において、記憶回路１００へ電源電圧ＶとしてＶＤＤが供給され、且つクロック信号の信号電位ＣＬＫ、及びクロック信号の反転信号の信号電位ＣＬＫＢは、ハイレベルまたはローレベルに周期的に変化する。このとき、クロック信号やクロック信号の反転信号に同期して、演算回路２２１及び演算回路２２２によって構成される帰還ループがデータに対応する信号（及びその反転信号）を保持する。図２では、期間１の最後において、ノードＭに信号電位ＶＸが保持され、ノードＭＢに信号電位ＶＸＢが保持されている例を示す。ここで、信号電位ＶＸＢは、信号電位ＶＸに対応する信号の反転信号の電位に相当する。期間１では、ＳＧ２がローレベルであり、スイッチ２２４はオフ状態である。こうして、記憶回路１００は、入力されたデータを帰還ループによって保持し、また帰還ループによって保持されたデータを出力する。ここで、酸化物半導体層にチャネルが形成されるトランジスタ１０１は、シリコン層やシリコン基板にチャネルが形成されるトランジスタと比較して移動度が低い。移動度が低いトランジスタが帰還ループ上に存在すると、帰還ループにおけるデータ入力及び出力のスピードが遅くなる。記憶回路１００では、帰還ループ上に、酸化物半導体層にチャネルが形成されるトランジスタ１０１が存在しない。そのため、帰還ループによるデータの書き込み及び読み出しは高速に行うことができ、記憶回路１００におけるデータの書き込み及び読み出し速度（動作速度）は速い。なお、このとき酸化物半導体層にチャネルが形成されるトランジスタ１０１はオフ状態であることが好ましい。仮に、トランジスタ１０１が常にオン状態であると、帰還ループによるデータの書き込み及び読み出し時に、容量素子１０２へもデータに対応する信号電位が常に入力されることとなり、帰還ループによるデータの書き込み及び読み出しの速度が低下してしまう。

（電源電圧供給停止前の動作）
期間２において、クロック信号の信号電位ＣＬＫ、及びクロック信号の反転信号の信号電位ＣＬＫＢを固定する。即ち、クロック信号の信号電位ＣＬＫ、及びクロック信号の反転信号の信号電位ＣＬＫＢを、所定のデータが帰還ループによって保持された状態のクロック信号の信号電位ＣＬＫ、及びクロック信号の反転信号の信号電位ＣＬＫＢのままとする。つまり、通常、クロック信号やクロック信号の反転信号は、ハイレベルまたはローレベルにレベル（信号電位）が周期的に変化する信号であるが、この変化をさせない期間を設ける。ここで、クロック信号やクロック信号の反転信号のレベル（信号電位）を固定する期間を、クロック信号固定期間とも呼ぶ。期間２は、クロック信号固定期間に相当する。このため、クロック信号固定期間において、ノードＭは信号電位ＶＸのままであり、ノードＭＢは信号電位ＶＸＢのままである。図２では、クロック信号の信号電位ＣＬＫがローレベルに固定され、クロック信号の反転信号の信号電位ＣＬＫＢがハイレベルに固定される例を示したがこれに限定されない。クロック信号の信号電位ＣＬＫがハイレベルに固定され、クロック信号の反転信号の信号電位ＣＬＫＢがローレベルに固定されてもよい。そして、クロック信号固定期間において、ＳＧ１をハイレベルからローレベルに変化させることにより、オフ電流が極めて小さいトランジスタ１０１をオフ状態とする。例えば、クロック信号固定期間の直前において、ＳＧ１がハイレベルでありトランジスタ１０１がオン状態であった場合には、クロック信号固定期間においてＳＧ１をハイレベルからローレベルに変化させてトランジスタ１０１をオフ状態とする。例えば、クロック信号固定期間の直前において、ＳＧ１がローレベルでありトランジスタ１０１がオフ状態であった場合には、クロック信号固定期間においてＳＧ１をローレベルからハイレベルに変化させてトランジスタ１０１を一旦オン状態とした後に、ＳＧ１をローレベルとしてオフ状態とする。こうして、容量素子１０２の一対の電極のうちの一方に対応するノードＦの電位はＶＸとなる。なお、トランジスタ１０１がオン状態となった後、ノードＦの電位がＶＸとなる迄には、時間がかかる。こうして、帰還ループによって保持されていたデータに対応する信号（電位）を容量素子１０２に移して保持する。なお、ＳＧ２はローレベルであり、スイッチ２２４はオフ状態のままである。

このように、クロック信号やクロック信号の反転信号のレベルを一定に保った状態で、オフ電流が極めて小さいトランジスタ１０１をオフ状態とすることによって、帰還ループによって保持されたデータに対応する信号（電位）の変動を抑制した状態で、当該データに対応する信号（電位）を容量素子１０２に移して保持することができる。

（電源電圧供給停止の動作）
期間３において、記憶回路１００への電源電圧の供給を停止する（電源電圧Ｖを０にする）。こうして、期間３において、ノードＭ及びノードＭＢの電位は任意となる。また、期間３において、クロック信号及びクロック信号の反転信号の供給を停止することができる。ここで、クロック信号及びクロック信号の反転信号の供給を停止するとは、クロック信号の信号電位ＣＬＫ、及びクロック信号の反転信号の信号電位ＣＬＫＢを供に同じレベル（例えば、ローレベル）とすることに相当する。こうして、電源電圧だけでなく、クロック信号及びクロック信号の反転信号の供給を停止することによって、クロック信号やクロック信号の反転信号を供給するための電力も削減することができる。なお、ＳＧ２はローレベルであり、スイッチ２２４はオフ状態のままである。

ここで、ＳＧ１はローレベルであり、オフ電流が極めて小さいトランジスタ１０１はオフ状態のままであり、記憶回路１００への電源電圧Ｖの供給が停止した後においても、帰還ループによって保持されていたデータに対応する信号（電位）が容量素子１０２によって保持される。つまり、ノードＦの電位はＶＸのままである。こうして、オフ電流が極めて小さいトランジスタ１０１を用いることによって、容量素子１０２によって保持された信号（電位）を長期間保つことができるため、記憶回路１００は電源電圧の供給が停止した後も、長期間に渡ってデータを保持することができる。また、データの書き換えを繰り返すことによる記憶回路１００の疲労は少なく、データの書き換え可能な回数を多くすることができる。

なお、記憶回路１００では、オフ電流が極めて小さいトランジスタ１０１がオフ状態となり、且つスイッチ２２４がオフ状態となっている間は、容量素子１０２の一対の電極のうちの一方と、帰還ループの各ノードとは、電気的に遮断されている。それ故、トランジスタ１０１がオフ状態となり、且つスイッチ２２４がオフ状態となっていれば、記憶回路１００への電源電圧の供給停止と、クロック信号及びクロック信号の反転信号の供給停止とは、同時に行うこともできるし、一方を行った後に他方を行うこともできる。つまり、電源電圧供給停止のシーケンスに自由度がある。

（電源電圧供給再開の動作）
期間４において、電源電圧ＶをＶＤＤとして、記憶回路１００への電源電圧の供給を再開する。また、電源電圧の供給停止時におけるレベル（信号電位）に戻して固定された、クロック信号やクロック信号の反転信号を供給する。こうして、クロック信号固定期間を開始する。図２では、クロック信号の信号電位ＣＬＫがローレベルに固定され、クロック信号の反転信号の信号電位ＣＬＫＢがハイレベルに固定される。ここで、トランジスタ１０１がオフ状態となり、且つスイッチ２２４がオフ状態となっていれば、記憶回路１００への電源電圧の供給再開と、電源電圧の供給停止時におけるレベル（信号電位）に戻して固定されたクロック信号やクロック信号の反転信号の供給再開とは、同時に行うこともできるし、一方を行った後に他方を行うこともできる。つまり、電源電圧供給再開のシーケンスに自由度がある。

その後、ＳＧ２はハイレベルとして、スイッチ２２４をオン状態とする。なお、ＳＧ１はローレベルであり、オフ電流が極めて小さいトランジスタ１０１はオフ状態のままである。容量素子１０２によって保持された信号（電位）、つまりノードＦの電位ＶＸは演算回路２２３によって対応する信号ＶＸＢに変換され、スイッチ２２４がオン状態となると、帰還ループのノードＭＢに入力される。こうして、ノードＭＢの電位はやがてＶＸＢとなる。すると、ノードＭの電位もやがてＶＸとなる。こうして、電源電圧の供給停止前に保持していたデータを再び帰還ループによって保持することができる。その後、ＳＧ２はローレベルとして、スイッチ２２４を再びオフ状態とする。

ここで、演算回路２２３とスイッチ２２４を合わせた電流駆動能力は、演算回路２２１の電流駆動能力よりも大きくすることが好ましい。なお、スイッチ２２４の電流駆動能力が十分に大きい場合には、演算回路２２３の電流駆動能力を、演算回路２２１の電流駆動能力よりも大きくすることが好ましい。こうして、ノードＭＢの電位を、容量素子１０２によって保持された信号（電位）に対応する信号とすることが容易となる。

例えば、演算回路２２１はインバータによって構成され、当該インバータと、インバータ２３０とは相補型のトランジスタを用いた構成である場合に、各トランジスタは次にように設計することが望ましい。インバータ２３０の有する一導電型のトランジスタのチャネル長をＬ１、チャネル幅をＷ１、移動度をμ１とし、演算回路２２１を構成するインバータの有する前記一導電型とは異なる導電型のトランジスタのチャネル長をＬ２、チャネル幅をＷ２、移動度をμ２とすると、μ１（Ｗ１／Ｌ１）＞μ２（Ｗ２／Ｌ２）とするのが好ましい。つまり、インバータ２３０の有するｎチャネル型のトランジスタのチャネル長をＬ１、チャネル幅をＷ１、移動度をμ１とし、演算回路２２１を構成するインバータの有するｐチャネル型のトランジスタのチャネル長をＬ２、チャネル幅をＷ２、移動度をμ２とすると、μ１（Ｗ１／Ｌ１）＞μ２（Ｗ２／Ｌ２）とするのが好ましい。または、インバータ２３０の有するｐチャネル型のトランジスタのチャネル長をＬ１、チャネル幅をＷ１、移動度をμ１とし、演算回路２２１を構成するインバータの有するｎチャネル型のトランジスタのチャネル長をＬ２、チャネル幅をＷ２、移動度をμ２とすると、μ１（Ｗ１／Ｌ１）＞μ２（Ｗ２／Ｌ２）とするのが好ましい。ここで、スイッチ２２４の電流駆動能力が十分に大きい場合とは、例えば、スイッチを２２４がトランジスタ１０３によって構成される場合に、トランジスタのチャネル長をＬ３、チャネル幅をＷ３、移動度をμ３としたとき、μ３（Ｗ３／Ｌ３）がμ２（Ｗ２／Ｌ２）やμ１（Ｗ１／Ｌ１）と比べて十分に大きいことをいう。μ３（Ｗ３／Ｌ３）が十分に大きい場合に、上記不等式が成立するように、各回路のトランジスタを設計するのが好ましい。

期間５において、クロック信号やクロック信号の反転信号のレベル（信号電位）の固定を解除する。即ち、クロック信号やクロック信号の反転信号を、ハイレベルまたはローレベルにレベル（信号電位）が周期的に変化する通常の信号に戻す。こうして、記憶回路は、帰還ループによるデータの書き込み及び読み出しを再開することができる。その後の動作は、上記（電源電圧供給時の動作）と同様である。

上記のとおり、帰還ループに保持されたデータを容量素子１０２に移して書き込むための経路（データ待避経路）と、容量素子１０２に保持されたデータを帰還ループに戻すための経路（データ復帰経路）とが異なる。データ復帰経路に配置されるスイッチ２２４として、移動度が高い素子を用いることにより、（電源電圧供給再開の動作）をより高速に行うことができる。例えば、トランジスタ１０３として、シリコン層またはシリコン基板にチャネルが形成されるトランジスタを用いることによって、（電源電圧供給再開の動作）をより高速に行うことができる。

上述のとおり、図１（Ａ）における回路２０２は、電源電圧が供給されている間にフリップフロップ回路２０１に保持されたデータが入力端子（図中、ｉｎ）から入力され当該データを保持し、電源電圧が供給されない間も当該データを保持し、電源電圧が供給されるとフリップフロップ回路２０１に出力端子（図中、ｏｕｔ）から当該データ（に対応する信号）を提供する動作を行うので、不揮発性の記憶回路と呼ぶこともできる。データの書き換えを繰り返すことによる、当該不揮発性の記憶回路の疲労は少なく、データの書き換え可能な回数を多くすることができる。

以上が、記憶回路１００の駆動方法の説明である。

（記憶装置、信号処理回路）
本発明の記憶装置の一態様は、記憶回路１００を一または複数用いて構成された記憶装置とすることができる。また、本発明の信号処理回路の一態様は、当該記憶装置を用いた信号処理回路とすることができる。例えば、信号処理回路が有するレジスタ、キャッシュメモリ等の記憶装置に記憶回路１００を用いることができる。

さらに、信号処理回路は、上記記憶装置に加え、記憶装置とデータのやり取りを行う演算回路等の各種論理回路を有してもよい。そして、記憶装置へ電源電圧の供給を停止すると共に、当該記憶装置とデータのやり取りを行う演算回路への電源電圧の供給を停止するようにしても良い。

本発明の信号処理回路の一態様は、ＣＰＵと、メモリと、メモリとＣＰＵとのアクセスを制御する周辺制御装置とを有し、ＣＰＵ、メモリ、及び周辺制御装置はそれぞれ、記憶回路１００を有する構成であってもよい。そして、ＣＰＵ、メモリ、及び周辺制御装置を有する信号処理回路の全体において、電源電圧の供給を停止するようにしてもよい。

記憶回路１００を信号処理回路に用いることで、電源電圧の供給停止によるデータの消失を防ぐことができ、電源電圧を再供給した後、短時間で電源供給停止前の状態に復帰することができる。そのため、必要なときのみ電源電圧を供給する、ノーマリオフの駆動方法を採用することができ、消費電力を大幅に削減することができる。また、信号処理回路の動作速度を高速化することができ、更に信頼性も高めることができる。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。

（実施の形態２）
本実施に形態では、本発明の記憶回路の別の一態様を示す。記憶回路１００の構成を図３に示す。

図３において、記憶回路１００は、フリップフロップ回路２０１ａ、フリップフロップ回路２０１ｂ、回路２０２ａ、及び回路２０２ｂを有する。フリップフロップ回路２０１ａの出力端子（図中、ｏｕｔ）は、フリップフロップ回路２０１ｂの入力端子（図中、ｉｎ）と電気的に接続されている。フリップフロップ回路２０１ａの入力端子（図中、ｉｎ）が記憶回路１００の入力端子Ｄとなり、フリップフロップ回路２０１ｂの出力端子（図中、ｏｕｔ）が記憶回路１００の出力端子Ｑとなる。

回路２０２ａ及び回路２０２ｂは、図１（Ａ）における回路２０２と同様の構成とすることができる。

フリップフロップ回路２０１ａは、演算回路２２１ａ及び演算回路２２２ａを有し、演算回路２２１ａ、演算回路２２２ａ、及び回路２０２ａの電気的接続関係は、図１（Ａ）における演算回路２２１、演算回路２２２、及び回路２０２の電気的接続関係と同様とすることができる。なお、フリップフロップ回路２０１ａでは、アナログスイッチ２２６ａを有し、アナログスイッチ２２６ａを介して、フリップフロップ回路２０１ａの入力端子はノードＭａと電気的に接続されている。アナログスイッチ２２６ａ及び演算回路２２２ａには、クロック信号ＣＬＫ１及びクロック信号ＣＬＫ１の反転信号ＣＬＫ１Ｂが入力されている。ここで、クロック信号ＣＬＫ１及びクロック信号ＣＬＫ１の反転信号ＣＬＫ１Ｂによって、アナログスイッチ２２６ａがオン状態のときには、演算回路２２２ａの出力はフローティングとなり、アナログスイッチ２２６ａがオフ状態のときには、演算回路２２２ａは入力された信号を反転して出力するものとする。ノードＭＢａは、フリップフロップ回路２０１ａの出力端子と電気的に接続されている。

フリップフロップ回路２０１ｂは、演算回路２２１ｂ及び演算回路２２２ｂを有し、演算回路２２１ｂ、演算回路２２２ｂ、及び回路２０２ｂの電気的接続関係は、図１（Ａ）における演算回路２２１、演算回路２２２、及び回路２０２の電気的接続関係と同様とすることができる。なお、フリップフロップ回路２０１ｂは、アナログスイッチ２２６ｂを有し、アナログスイッチ２２６ｂを介して、フリップフロップ回路２０１ｂの入力端子はノードＭｂと電気的に接続されている。アナログスイッチ２２６ｂ及び演算回路２２２ｂには、クロック信号ＣＬＫ２及びクロック信号ＣＬＫ２の反転信号ＣＬＫ２Ｂが入力されている。ここで、クロック信号ＣＬＫ２及びクロック信号ＣＬＫ２の反転信号ＣＬＫ２Ｂによって、アナログスイッチ２２６ｂがオン状態のときには、演算回路２２２ｂの出力はフローティングとなり、アナログスイッチ２２６ｂがオフ状態のときには、演算回路２２２ｂは入力された信号を反転して出力するものとする。ノードＭＢｂは、フリップフロップ回路２０１ｂの出力端子と電気的に接続されている。

クロック信号ＣＬＫ２は、クロック信号ＣＬＫ１の反転信号とすることもできるし、クロック信号ＣＬＫ１の位相をずらした信号とすることもできる。即ち、図３における記憶回路１００に単相のクロック信号を供給する構成とすることもできるし、２相のクロック信号を供給する構成とすることもできる。２相のクロックを供給する構成とし、クロック信号ＣＬＫ１とクロック信号ＣＬＫ２それぞれのデユーティー比（１周期におけるハイレベルの期間の割合）を５０％未満とし、クロック信号ＣＬＫ１とクロック信号ＣＬＫ２が供にローレベルとなる期間を設けることによって、入力端子Ｄに入力されたデータがクロック信号（クロック信号ＣＬＫ１及びクロック信号ＣＬＫ２）に関係なく出力端子Ｑから出力されるのを抑制することができる。なお、入力端子Ｄに入力されたデータがクロック信号（クロック信号ＣＬＫ１及びクロック信号ＣＬＫ２）に関係なく出力端子Ｑから出力される現象は、データの筒抜け、データ・レーシング等と呼ばれる。

図３に示した記憶回路１００の駆動方法について図４のタイミングチャートを用いて説明する。図１（Ａ）、図３の符号も参照する。

なお、図４において、ＭａはノードＭａの電位を示し、ＭＢａはノードＭＢａの電位を示し、ＭｂはノードＭｂの電位を示し、ＭＢｂはノードＭＢｂの電位を示し、Ｖは電源電圧を示し、ＣＬＫ１はクロック信号ＣＬＫ１の信号電位を示し、ＣＬＫＢ１はクロック信号ＣＬＫ１の反転信号の信号電位を示し、ＣＬＫ２はクロック信号ＣＬＫ２の信号電位を示し、ＣＬＫＢ２はクロック信号ＣＬＫ２の反転信号の信号電位を示す。また、回路２０２ａ及び回路２０２ｂそれぞれについて、ＦはノードＦの電位を示し、ＳＧ１は端子ＳＧ１に入力される制御信号の信号電位を示し、ＳＧ２は端子ＳＧ２に入力される制御信号の信号電位を示す。図４中、斜線部分は、任意の信号電位とすることができる。

ここで、図４では、ＳＧ１がハイレベルの場合にトランジスタ１０１がオン状態となり、ＳＧ１がローレベルの場合にトランジスタ１０１がオフ状態となる例を示したがこれに限定されない。以下の説明とトランジスタ１０１のオン状態及びオフ状態の関係が同様となるようにＳＧ１の信号電位を適宜定めることができる。また、図４では、ＳＧ２がハイレベルの場合にトランジスタ１０３がオン状態となり、ＳＧ２がローレベルの場合にトランジスタ１０３がオフ状態となる例を示したがこれに限定されない。以下の説明とトランジスタ１０３のオン状態及びオフ状態の関係が同様となるようにＳＧ２の信号電位を適宜定めることができる。

（電源電圧供給時の動作）
期間１において、記憶回路１００へ電源電圧ＶとしてＶＤＤが供給され、且つＣＬＫ１、ＣＬＫ２、ＣＬＫＢ１及びＣＬＫＢ２は、ハイレベルまたはローレベルに周期的に変化する。ここで、図４に示す期間１では、クロック信号ＣＬＫ１とクロック信号ＣＬＫ２それぞれのデユーティー比（１周期におけるハイレベルの期間の割合）を５０％未満とし、クロック信号ＣＬＫ１とクロック信号ＣＬＫ２が供にローレベルとなる期間を設けることによって、入力端子Ｄに入力されたデータがクロック信号（クロック信号ＣＬＫ１及びクロック信号ＣＬＫ２）に関係なく出力端子Ｑから出力されるのを抑制している。

期間１では、クロック信号やクロック信号の反転信号に同期して、演算回路２２１ａ及び演算回路２２２ａによって構成される帰還ループ、並びに、演算回路２２１ｂ及び演算回路２２２ｂによって構成される帰還ループそれぞれが、データに対応する信号（及びその反転信号）を保持する。図４では、期間１の終わりにおいて、ノードＭａに信号電位ＶＸが保持され、ノードＭＢａに信号電位ＶＸＢが保持され、ノードＭｂに信号電位ＶＹＢが保持され、ノードＭＢｂに信号電位ＶＹが保持されている例を示す。ここで、信号電位ＶＸＢは、信号電位ＶＸに対応する信号の反転信号の電位に相当する。信号電位ＶＹＢは、信号電位ＶＹに対応する信号の反転信号の電位に相当する。期間１では、回路２０２ａ及び回路２０２ｂそれぞれにおいて、ＳＧ２がローレベルであり、スイッチ２２４はオフ状態である。こうして、記憶回路１００は、クロック信号ＣＬＫ１とクロック信号ＣＬＫ２に同期して、入力端子Ｄから入力されたデータをフリップフロップ回路２０１ａの帰還ループによって保持し、フリップフロップ回路２０１ａの帰還ループによって保持されたデータをフリップフロップ回路２０１ｂに入力し、フリップフロップ回路２０１ｂの帰還ループによって保持されたデータを出力端子Ｑから出力する。ここで、酸化物半導体層にチャネルが形成されるトランジスタ１０１は、シリコン層やシリコン基板にチャネルが形成されるトランジスタと比較して移動度が低い。移動度が低いトランジスタが帰還ループ上に存在すると、帰還ループにおけるデータ入力及び出力のスピードが遅くなる。記憶回路１００では、帰還ループ上に、酸化物半導体層にチャネルが形成されるトランジスタ１０１が存在しない。そのため、帰還ループによるデータの書き込み及び読み出しは高速に行うことができ、記憶回路１００におけるデータの書き込み及び読み出し速度（動作速度）は速い。なお、このとき、回路２０２ａ及び回路２０２ｂにおいて、酸化物半導体層にチャネルが形成されるトランジスタ１０１はオフ状態であることが好ましい。仮に、回路２０２ａ及び回路２０２ｂにおいて、トランジスタ１０１が常にオン状態であると、各帰還ループによるデータの書き込み及び読み出し時に、回路２０２ａの容量素子１０２及び回路２０２ｂの容量素子１０２へもデータに対応する信号電位が常に入力されることとなり、各帰還ループによるデータの書き込み及び読み出しの速度が低下してしまう。

（電源電圧供給停止前の動作）
期間２において、ＣＬＫ１、ＣＬＫ２、ＣＬＫＢ１及びＣＬＫＢ２を固定する。即ち、ＣＬＫ１、ＣＬＫ２、ＣＬＫＢ１及びＣＬＫＢ２それぞれを、所定のデータが帰還ループによって保持された状態のＣＬＫ１、ＣＬＫ２、ＣＬＫＢ１及びＣＬＫＢ２のままとする。つまり、通常、クロック信号やクロック信号の反転信号は、ハイレベルまたはローレベルにレベル（信号電位）が周期的に変化する信号であるが、この変化をさせない期間を設ける。ここで、クロック信号やクロック信号の反転信号のレベル（信号電位）を固定する期間を、クロック信号固定期間とも呼ぶ。期間２は、クロック信号固定期間に相当する。このため、クロック信号固定期間において、ノードＭａは信号電位ＶＸのままであり、ノードＭＢａは信号電位ＶＸＢのままであり、ノードＭｂは信号電位ＶＹＢのままであり、ノードＭＢｂは信号電位ＶＹのままである。図４では、ＣＬＫ１及びＣＬＫ２がローレベルに固定され、ＣＬＫＢ１及びＣＬＫＢ２がハイレベルに固定される例を示したがこれに限定されない。ＣＬＫ１及びＣＬＫ２がハイレベルに固定され、ＣＬＫＢ１及びＣＬＫＢ２がローレベルに固定されてもよい。そして、クロック信号固定期間において、回路２０２ａ及び回路２０２ｂそれぞれにおいて、ＳＧ１をハイレベルからローレベルに変化させることにより、オフ電流が極めて小さいトランジスタ１０１をオフ状態とする。例えば、回路２０２ａ及び回路２０２ｂそれぞれについて、クロック信号固定期間の直前において、ＳＧ１がハイレベルでありトランジスタ１０１がオン状態であった場合には、クロック信号固定期間においてＳＧ１をハイレベルからローレベルに変化させてトランジスタ１０１をオフ状態とする。例えば、回路２０２ａ及び回路２０２ｂそれぞれについて、クロック信号固定期間の直前において、ＳＧ１がローレベルでありトランジスタ１０１がオフ状態であった場合には、クロック信号固定期間においてＳＧ１をローレベルからハイレベルに変化させてトランジスタ１０１を一旦オン状態とした後に、ＳＧ１をローレベルとしてオフ状態とする。こうして、回路２０２ａにおいて、容量素子１０２の一対の電極のうちの一方に対応するノードＦの電位はＶＸとなり、回路２０２ｂにおいて、容量素子１０２の一対の電極のうちの一方に対応するノードＦの電位はＶＹＢとなる。なお、回路２０２ａ及び回路２０２ｂそれぞれにおいて、トランジスタ１０１がオン状態となった後、ノードＦの電位が上記電位となる迄には、時間がかかる。こうして、各帰還ループによって保持されていたデータに対応する信号（電位）を回路２０２ａ及び回路２０２ｂそれぞれの容量素子１０２に移して保持する。なお、回路２０２ａ及び回路２０２ｂそれぞれにおいて、ＳＧ２はローレベルであり、スイッチ２２４はオフ状態のままである。

このように、クロック信号やクロック信号の反転信号のレベルを一定に保った状態で、オフ電流が極めて小さいトランジスタ１０１をオフ状態とすることによって、各帰還ループによって保持されたデータに対応する信号（電位）の変動を抑制した状態で、当該データに対応する信号（電位）を回路２０２ａ及び回路２０２ｂそれぞれの容量素子１０２に移して保持することができる。

（電源電圧供給停止の動作）
期間３において、記憶回路１００への電源電圧の供給を停止する（電源電圧Ｖを０にする）。こうして、期間３において、ノードＭａ、ノードＭｂ、ノードＭＢａ及びノードＭＢｂの電位は任意となる。また、期間３において、クロック信号及びクロック信号の反転信号の供給を停止することができる。ここで、クロック信号及びクロック信号の反転信号の供給を停止するとは、ＣＬＫ１とＣＬＫＢ１を供に同じレベル（例えば、ローレベル）とし、ＣＬＫ２とＣＬＫＢ２を供に同じレベル（例えば、ローレベル）とすることに相当する。こうして、電源電圧だけでなく、クロック信号及びクロック信号の反転信号の供給を停止することによって、クロック信号やクロック信号の反転信号を供給するための電力も削減することができる。なお、回路２０２ａ及び回路２０２ｂそれぞれにおいて、ＳＧ２はローレベルであり、スイッチ２２４はオフ状態のままである。

ここで、回路２０２ａ及び回路２０２ｂそれぞれにおいて、ＳＧ１はローレベルであり、オフ電流が極めて小さいトランジスタ１０１はオフ状態のままであり、記憶回路１００への電源電圧Ｖの供給が停止した後においても、各帰還ループによって保持されていたデータに対応する信号（電位）が回路２０２ａ及び回路２０２ｂそれぞれの容量素子１０２によって保持される。つまり、回路２０２ａにおけるノードＦの電位はＶＸのままであり、回路２０２ｂにおけるノードＦの電位はＶＹＢのままである。こうして、オフ電流が極めて小さいトランジスタ１０１を用いることによって、回路２０２ａ及び回路２０２ｂそれぞれの容量素子１０２によって保持された信号（電位）を長期間保つことができるため、記憶回路１００は電源電圧の供給が停止した後も、長期間に渡ってデータを保持することができる。また、データの書き換えを繰り返すことによる記憶回路１００の疲労は少なく、データの書き換え可能な回数を多くすることができる。

なお、記憶回路１００では、回路２０２ａ及び回路２０２ｂそれぞれにおいて、オフ電流が極めて小さいトランジスタ１０１がオフ状態となり、且つスイッチ２２４がオフ状態となっている間は、容量素子１０２の一対の電極のうちの一方と、帰還ループの各ノードとは、電気的に遮断されている。それ故、回路２０２ａ及び回路２０２ｂそれぞれにおいて、トランジスタ１０１がオフ状態となり、且つスイッチ２２４がオフ状態となっていれば、記憶回路１００への電源電圧の供給停止と、クロック信号及びクロック信号の反転信号の供給停止とは、同時に行うこともできるし、一方を行った後に他方を行うこともできる。つまり、電源電圧供給停止のシーケンスに自由度がある。

（電源電圧供給再開の動作）
期間４において、電源電圧ＶをＶＤＤとして、記憶回路１００への電源電圧の供給を再開する。また、電源電圧の供給停止時におけるレベル（信号電位）に戻して固定された、クロック信号やクロック信号の反転信号を供給する。こうして、クロック信号固定期間を開始する。図４では、ＣＬＫ１及びＣＬＫ２がローレベルに固定され、ＣＬＫＢ１及びＣＬＫＢ２がハイレベルに固定される。ここで、回路２０２ａ及び回路２０２ｂそれぞれにおいて、トランジスタ１０１がオフ状態となり、且つスイッチ２２４がオフ状態となっていれば、記憶回路１００への電源電圧の供給再開と、電源電圧の供給停止時におけるレベル（信号電位）に戻して固定されたクロック信号やクロック信号の反転信号の供給再開とは、同時に行うこともできるし、一方を行った後に他方を行うこともできる。つまり、電源電圧供給再開のシーケンスに自由度がある。

その後、回路２０２ａ及び回路２０２ｂそれぞれにおいて、ＳＧ２はハイレベルとして、スイッチ２２４をオン状態とする。なお、回路２０２ａ及び回路２０２ｂそれぞれにおいて、ＳＧ１はローレベルであり、オフ電流が極めて小さいトランジスタ１０１はオフ状態のままである。回路２０２ａにおいて、容量素子１０２によって保持された信号（電位）、つまりノードＦの電位ＶＸは演算回路２２３によって対応する信号ＶＸＢに変換され、スイッチ２２４がオン状態となると、帰還ループのノードＭＢａに入力される。こうして、ノードＭＢａの電位はやがてＶＸＢとなる。すると、ノードＭａの電位もやがてＶＸとなる。回路２０２ｂにおいて、容量素子１０２によって保持された信号（電位）、つまりノードＦの電位ＶＹＢは演算回路２２３によって対応する信号ＶＹに変換され、スイッチ２２４がオン状態となると、帰還ループのノードＭＢｂに入力される。こうして、ノードＭＢｂの電位はやがてＶＹとなる。すると、ノードＭｂの電位もやがてＶＹＢとなる。こうして、電源電圧の供給停止前に保持していたデータを再び帰還ループによって保持することができる。その後、回路２０２ａ及び回路２０２ｂそれぞれにおいて、ＳＧ２はローレベルとして、スイッチ２２４を再びオフ状態とする。

期間５において、クロック信号やクロック信号の反転信号のレベル（信号電位）の固定を解除する。即ち、クロック信号やクロック信号の反転信号を、ハイレベルまたはローレベルにレベル（信号電位）が周期的に変化する通常の信号に戻す。こうして、記憶回路は、帰還ループによるデータの書き込み及び読み出しを再開することができる。その後の動作は、上記（電源電圧供給時の動作）と同様である。

上記のとおり、帰還ループに保持されたデータを容量素子１０２に移して書き込むための経路（データ待避経路）と、容量素子１０２に保持されたデータを帰還ループに戻すための経路（データ復帰経路）とが異なる。データ復帰経路に配置されるスイッチ２２４として、移動度が高い素子を用いることにより、（電源電圧供給再開の動作）をより高速に行うことができる。例えば、トランジスタ１０３として、シリコン層またはシリコン基板にチャネルが形成されるトランジスタを用いることによって、（電源電圧供給再開の動作）をより高速に行うことができる。

以上が、記憶回路１００の駆動方法の説明である。

（記憶装置、信号処理回路）
本発明の記憶装置の一態様は、記憶回路１００を一または複数用いて構成された記憶装置とすることができる。また、本発明の信号処理回路の一態様は、当該記憶装置を用いた信号処理回路とすることができる。例えば、信号処理回路が有するレジスタ、キャッシュメモリ等の記憶装置に記憶回路１００を用いることができる。

さらに、信号処理回路は、上記記憶装置に加え、記憶装置とデータのやり取りを行う演算回路等の各種論理回路を有してもよい。そして、記憶装置へ電源電圧の供給を停止すると共に、当該記憶装置とデータのやり取りを行う演算回路への電源電圧の供給を停止するようにしても良い。

本発明の信号処理回路の一態様は、ＣＰＵと、メモリと、メモリとＣＰＵとのアクセスを制御する周辺制御装置とを有し、ＣＰＵ、メモリ、及び周辺制御装置はそれぞれ、記憶回路１００を有する構成であってもよい。そして、ＣＰＵ、メモリ、及び周辺制御装置を有する信号処理回路の全体において、電源電圧の供給を停止するようにしてもよい。

記憶回路１００を信号処理回路に用いることで、電源電圧の供給停止によるデータの消失を防ぐことができ、電源電圧を再供給した後、短時間で電源供給停止前の状態に復帰することができる。そのため、必要なときのみ電源電圧を供給する、ノーマリオフの駆動方法を採用することができ、消費電力を大幅に削減することができる。また、信号処理回路の動作速度を高速化することができ、更に信頼性も高めることができる。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。

（実施の形態３）
図１に示した記憶回路１００の作製方法について説明する。本実施の形態では、記憶回路１００を構成する素子のうち、トランジスタ１０３と、チャネルが酸化物半導体層に形成されるトランジスタ１０１、及び容量素子１０２を例に挙げて、記憶回路１００の作製方法について説明する。ここで、トランジスタ１０３は、チャネルがシリコン層に形成されるトランジスタである場合を例に挙げる。

まず、図５（Ａ）に示すように、基板７００上に絶縁膜７０１と、単結晶の半導体基板から分離された半導体膜７０２とを形成する。

基板７００として使用することができる素材に大きな制限はないが、少なくとも、後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、基板７００には、フュージョン法やフロート法で作製されるガラス基板、石英基板、半導体基板、セラミック基板等を用いることができる。ガラス基板としては、後の加熱処理の温度が高い場合には、歪み点が７３０℃以上のものを用いると良い。

また、本実施の形態では、半導体膜７０２が単結晶のシリコンである場合を例に挙げて、以下、トランジスタ１０３の作製方法について説明する。なお、具体的な単結晶の半導体膜７０２の作製方法の一例について、簡単に説明する。まず、単結晶の半導体基板であるボンド基板に、電界で加速されたイオンでなるイオンビームを注入し、ボンド基板の表面から一定の深さの領域に、結晶構造が乱されることで局所的に脆弱化された脆化層を形成する。脆化層が形成される領域の深さは、イオンビームの加速エネルギーとイオンビームの入射角によって調節することができる。そして、ボンド基板と、絶縁膜７０１が形成された基板７００とを、間に当該絶縁膜７０１が挟まるように貼り合わせる。貼り合わせは、ボンド基板と基板７００とを重ね合わせた後、ボンド基板と基板７００の一部に、１Ｎ／ｃｍ^２以上５００Ｎ／ｃｍ^２以下、好ましくは１１Ｎ／ｃｍ^２以上２０Ｎ／ｃｍ^２以下程度の圧力を加える。圧力を加えると、その部分からボンド基板と絶縁膜７０１とが接合を開始し、最終的には密着した面全体に接合がおよぶ。次いで、加熱処理を行うことで、脆化層に存在する微小ボイドどうしが結合して、微小ボイドの体積が増大する。その結果、脆化層においてボンド基板の一部である単結晶半導体膜が、ボンド基板から分離する。上記加熱処理の温度は、基板７００の歪み点を越えない温度とする。そして、上記単結晶半導体膜をエッチング等により所望の形状に加工することで、半導体膜７０２を形成することができる。

半導体膜７０２には、閾値電圧を制御するために、硼素、アルミニウム、ガリウムなどのｐ型の導電性を付与する不純物元素、若しくはリン、砒素などのｎ型の導電性を付与する不純物元素を添加しても良い。閾値電圧を制御するための不純物元素の添加は、所定の形状にエッチング加工する前の半導体膜に対して行っても良いし、所定の形状にエッチング加工した後の半導体膜７０２に対して行っても良い。また、閾値電圧を制御するための不純物元素の添加を、ボンド基板に対して行っても良い。若しくは、不純物元素の添加を、閾値電圧を大まかに調整するためにボンド基板に対して行った上で、閾値電圧を微調整するために、所定の形状にエッチング加工する前の半導体膜に対して、又は所定の形状にエッチング加工した後の半導体膜７０２に対しても行っても良い。

なお、本実施の形態では、単結晶の半導体膜を用いる例について説明しているが、本発明はこの構成に限定されない。例えば、絶縁膜７０１上に気相成長法を用いて形成された多結晶、微結晶、非晶質の半導体膜を用いても良いし、上記半導体膜を公知の技術により結晶化しても良い。公知の結晶化方法としては、レーザ光を用いたレーザ結晶化法、触媒元素を用いる結晶化法がある。或いは、触媒元素を用いる結晶化法とレーザ結晶化法とを組み合わせて用いることもできる。また、石英のような耐熱性に優れている基板を用いる場合、電熱炉を使用した熱結晶化方法、赤外光を用いたランプ加熱結晶化法、触媒元素を用いる結晶化法、９５０℃程度の高温加熱法を組み合わせた結晶化法を用いても良い。

次に、図５（Ｂ）に示すように、半導体膜７０２を所定の形状に加工し、半導体層７０４を形成する。そして、半導体層７０４上にゲート絶縁膜７０３を形成する。

ゲート絶縁膜７０３は、例えば、プラズマＣＶＤ法又はスパッタリング法などを用い、酸化珪素、窒化酸化珪素、酸化窒化珪素、窒化珪素、酸化ハフニウム、酸化アルミニウム又は酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉ_ｘＯ_ｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉ_ｘＯ_ｙＮ_ｚ（ｘ＞０、ｙ＞０、ｚ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌ_ｘＯ_ｙＮ_ｚ（ｘ＞０、ｙ＞０、ｚ＞０））等を含む膜を、単層で、又は積層させることで、形成することができる。

なお、本明細書において酸化窒化物とは、その組成として、窒素よりも酸素の含有量が多い物質であり、また、窒化酸化物とは、その組成として、酸素よりも窒素の含有量が多い物質を意味する。

ゲート絶縁膜７０３の厚さは、例えば、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。本実施の形態では、プラズマＣＶＤ法を用いて、酸化珪素を含む単層の絶縁膜を、ゲート絶縁膜７０３として用いる。

次いで、図５（Ｃ）に示すように、ゲート電極７０７を形成する。

ゲート電極７０７は、導電膜を形成した後、該導電膜を所定の形状に加工することで、形成することができる。上記導電膜の形成にはＣＶＤ法、スパッタリング法、蒸着法、スピンコート法等を用いることができる。また、導電膜は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等を用いることができる。上記金属を主成分とする合金を用いても良いし、上記金属を含む化合物を用いても良い。又は、半導体膜に導電性を付与するリン等の不純物元素をドーピングした、多結晶珪素などの半導体を用いて形成しても良い。

なお、本実施の形態ではゲート電極７０７を単層の導電膜で形成しているが、本実施の形態はこの構成に限定されない。ゲート電極７０７は積層された複数の導電膜で形成されていても良い。

２つの導電膜の組み合わせとして、１層目に窒化タンタル又はタンタルを、２層目にタングステンを用いることができる。上記例の他に、窒化タングステンとタングステン、窒化モリブデンとモリブデン、アルミニウムとタンタル、アルミニウムとチタン等が挙げられる。タングステンや窒化タンタルは、耐熱性が高いため、２層の導電膜を形成した後の工程において、熱活性化を目的とした加熱処理を行うことができる。また、２層の導電膜の組み合わせとして、例えば、ｎ型の導電性を付与する不純物元素がドーピングされた珪素とニッケルシリサイド、ｎ型の導電性を付与する不純物元素がドーピングされた珪素とタングステンシリサイド等も用いることができる。

３つの導電膜を積層する３層構造の場合は、モリブデン膜とアルミニウム膜とモリブデン膜の積層構造を採用するとよい。

また、ゲート電極７０７に酸化インジウム、酸化インジウム酸化スズ、酸化インジウム酸化亜鉛、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、又は酸化亜鉛ガリウム等の透光性を有する酸化物導電膜を用いることもできる。

なお、マスクを用いずに、液滴吐出法を用いて選択的にゲート電極７０７を形成しても良い。液滴吐出法とは、所定の組成物を含む液滴を細孔から吐出又は噴出することで所定のパターンを形成する方法を意味し、インクジェット法などがその範疇に含まれる。

また、ゲート電極７０７は、導電膜を形成後、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用い、エッチング条件（コイル型の電極層に印加される電力量、基板側の電極層に印加される電力量、基板側の電極温度等）を適宜調節することにより、所望のテーパー形状を有するようにエッチングすることができる。また、テーパー形状は、マスクの形状によっても角度等を制御することができる。なお、エッチング用ガスとしては、塩素、塩化硼素、塩化珪素もしくは四塩化炭素などの塩素系ガス、四弗化炭素、弗化硫黄もしくは弗化窒素などのフッ素系ガス又は酸素を適宜用いることができる。

次に、図５（Ｄ）に示すように、ゲート電極７０７をマスクとして一導電性を付与する不純物元素を半導体層７０４に添加することで、ゲート電極７０７と重なるチャネル形成領域７１０と、チャネル形成領域７１０を間に挟む一対の不純物領域７０９とが、半導体層７０４に形成される。

本実施の形態では、半導体層７０４にｐ型を付与する不純物元素（例えばボロン）を添加する場合を例に挙げる。

次いで、図６（Ａ）に示すように、ゲート絶縁膜７０３、ゲート電極７０７を覆うように、絶縁膜７１２、絶縁膜７１３を形成する。具体的に、絶縁膜７１２、絶縁膜７１３は、酸化珪素、窒化珪素、窒化酸化珪素、酸化窒化珪素、窒化アルミニウム、窒化酸化アルミニウムなどの無機の絶縁膜を用いることができる。特に、絶縁膜７１２、絶縁膜７１３に誘電率の低い（ｌｏｗ−ｋ）材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能になるため好ましい。なお、絶縁膜７１２、絶縁膜７１３に、上記材料を用いた多孔性の絶縁膜を適用しても良い。多孔性の絶縁膜では、密度の高い絶縁膜と比較して誘電率が低下するため、電極や配線に起因する寄生容量を更に低減することが可能である。

本実施の形態では、絶縁膜７１２として酸化窒化珪素、絶縁膜７１３として窒化酸化珪素を用いる場合を例に挙げる。また、本実施の形態では、ゲート電極７０７上に絶縁膜７１２、絶縁膜７１３を形成している場合を例示しているが、本発明はゲート電極７０７上に絶縁膜を１層だけ形成していても良いし、３層以上の複数の絶縁膜を積層するように形成していても良い。

次いで、図６（Ｂ）に示すように、絶縁膜７１３にＣＭＰ（化学的機械研磨）処理やエッチング処理を行うことにより、絶縁膜７１３の上面を平坦化する。なお、後に形成されるトランジスタ１０１の特性を向上させるために、絶縁膜７１３の表面は可能な限り平坦にしておくことが好ましい。

以上の工程により、トランジスタ１０３を形成することができる。

次いで、トランジスタ１０１の作製方法について説明する。まず、図６（Ｃ）に示すように、絶縁膜７１３上に酸化物半導体層７１６を形成する。

酸化物半導体層７１６は、絶縁膜７１３上に形成した酸化物半導体膜を所望の形状に加工することで、形成することができる。上記酸化物半導体膜の膜厚は、２ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下、更に好ましくは３ｎｍ以上２０ｎｍ以下とする。酸化物半導体膜は、酸化物半導体をターゲットとして用い、スパッタ法により成膜する。また、酸化物半導体膜は、希ガス（例えばアルゴン）雰囲気下、酸素雰囲気下、又は希ガス（例えばアルゴン）及び酸素混合雰囲気下においてスパッタ法により形成することができる。

なお、酸化物半導体膜をスパッタ法により成膜する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、絶縁膜７１３の表面に付着している塵埃を除去することが好ましい。逆スパッタとは、ターゲット側に電圧を印加せずに、アルゴン雰囲気下で基板側にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウムなどを用いてもよい。また、アルゴン雰囲気に酸素、亜酸化窒素などを加えた雰囲気で行ってもよい。また、アルゴン雰囲気に塩素、四フッ化炭素などを加えた雰囲気で行ってもよい。

酸化物半導体層としては、少なくともＩｎ、Ｇａ、Ｓｎ及びＺｎから選ばれた一種以上の元素を含有する。例えば、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体や、二元系金属の酸化物であるＩｎ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｚｎ−Ｍｇ−Ｏ系酸化物半導体、Ｓｎ−Ｍｇ−Ｏ系酸化物半導体、Ｉｎ−Ｍｇ−Ｏ系酸化物半導体や、Ｉｎ−Ｇａ−Ｏ系酸化物半導体、一元系金属の酸化物であるＩｎ−Ｏ系酸化物半導体、Ｓｎ−Ｏ系酸化物半導体、Ｚｎ−Ｏ系酸化物半導体などを用いることができる。また、上記酸化物半導体にＩｎとＧａとＳｎとＺｎ以外の元素、例えばＳｉＯ_２を含ませてもよい。

例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物半導体、という意味であり、その組成比は問わない。

また、酸化物半導体層は、化学式ＩｎＭＯ_３（ＺｎＯ）_ｍ（ｍ＞０）で表記される薄膜を用いることができる。ここで、Ｍは、Ｚｎ、Ｇａ、Ａｌ、Ｍｎ及びＣｏから選ばれた一または複数の金属元素を示す。例えばＭとして、Ｇａ、Ｇａ及びＡｌ、Ｇａ及びＭｎ、またはＧａ及びＣｏなどがある。

また、酸化物半導体としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲットの組成比は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ_２Ｏ_３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比に換算するとＩｎ_２Ｏ_３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝１．５：１〜１５：１（モル数比に換算するとＩｎ_２Ｏ_３：ＺｎＯ＝３：４〜１５：２）とする。例えば、Ｉｎ−Ｚｎ−Ｏ系酸化物半導体の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。

本実施の形態では、Ｉｎ（インジウム）、Ｇａ（ガリウム）、及びＺｎ（亜鉛）を含むターゲットを用いたスパッタ法により得られる膜厚３０ｎｍのＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体の薄膜を、酸化物半導体膜として用いる。上記ターゲットとして、例えば、各金属の組成比がＩｎ：Ｇａ：Ｚｎ＝１：１：０．５、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、又はＩｎ：Ｇａ：Ｚｎ＝１：１：２であるターゲットを用いることができる。また、Ｉｎ、Ｇａ、及びＺｎを含むターゲットの充填率は９０％以上１００％以下、好ましくは９５％以上１００％未満である。充填率の高いターゲットを用いることにより、成膜した酸化物半導体膜は緻密な膜となる。

本実施の形態では、減圧状態に保持された処理室内に基板を保持し、処理室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、上記ターゲットを用いて酸化物半導体膜を成膜する。成膜時に、基板温度を１００℃以上６００℃以下、好ましくは２００℃以上４００℃以下としても良い。基板を加熱しながら成膜することにより、成膜した酸化物半導体膜に含まれる不純物濃度を低減することができる。また、スパッタリングによる損傷が軽減される。処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて処理室を排気すると、例えば、水素原子、水（Ｈ_２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、当該処理室で成膜した酸化物半導体膜に含まれる不純物の濃度を低減できる。

成膜条件の一例としては、基板とターゲットの間との距離を１００ｍｍ、圧力０．６Ｐａ、直流（ＤＣ）電源電力０．５ｋＷ、酸素（酸素流量比率１００％）雰囲気下の条件が適用される。なお、パルス直流（ＤＣ）電源を用いると、成膜時に発生する塵埃が軽減でき、膜厚分布も均一となるために好ましい。

また、スパッタリング装置の処理室のリークレートを１×１０^−１０Ｐａ・ｍ^３／秒以下とすることで、スパッタリング法による成膜途中における酸化物半導体膜への、アルカリ金属、水素化物等の不純物の混入を低減することができる。また、排気系として上述した吸着型の真空ポンプを用いることで、排気系からのアルカリ金属、水素原子、水素分子、水、水酸基、または水素化物等の不純物の逆流を低減することができる。

また、ターゲットの純度を、９９．９９％以上とすることで、酸化物半導体膜に混入するアルカリ金属、水素原子、水素分子、水、水酸基、または水素化物等を低減することができる。また、当該ターゲットを用いることで、酸化物半導体膜において、リチウム、ナトリウム、カリウム等のアルカリ金属の濃度を低減することができる。

なお、酸化物半導体膜に水素、水酸基及び水分がなるべく含まれないようにするために、成膜の前処理として、スパッタリング装置の予備加熱室で絶縁膜７１２及び絶縁膜７１３までが形成された基板７００を予備加熱し、基板７００に吸着した水分又は水素などの不純物を脱離し排気することが好ましい。なお、予備加熱の温度は、１００℃以上４００℃以下、好ましくは１５０℃以上３００℃以下である。また、予備加熱室に設ける排気手段はクライオポンプが好ましい。なお、この予備加熱の処理は省略することもできる。また、この予備加熱は、後に行われるゲート絶縁膜７２１の成膜前に、導電層７１９、導電層７２０まで形成した基板７００にも同様に行ってもよい。

なお、酸化物半導体膜は、単結晶、多結晶（ポリクリスタルともいう。）または非晶質などの状態をとる。

好ましくは、酸化物半導体膜は、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜とする。

ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜は、非晶質相に結晶部を有する結晶−非晶質混相構造の酸化物半導体膜である。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。

ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５°以上５°以下の範囲も含まれることとする。

なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。

ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線方向または表面の法線方向に平行な方向となる。結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。

ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動を低減することが可能である。よって、当該トランジスタは、信頼性が高い。

なお、酸化物半導体層７１６を形成するためのエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。ドライエッチングに用いるエッチングガスとしては、塩素を含むガス（塩素系ガス、例えば塩素（Ｃｌ_２）、三塩化硼素（ＢＣｌ_３）、四塩化珪素（ＳｉＣｌ_４）、四塩化炭素（ＣＣｌ_４）など）が好ましい。また、フッ素を含むガス（フッ素系ガス、例えば四弗化炭素（ＣＦ_４）、六弗化硫黄（ＳＦ_６）、三弗化窒素（ＮＦ_３）、トリフルオロメタン（ＣＨＦ_３）など）、臭化水素（ＨＢｒ）、酸素（Ｏ_２）、これらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを添加したガス、などを用いることができる。

ドライエッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いることができる。所望の形状にエッチングできるように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等）を適宜調節する。

ウェットエッチングに用いるエッチング液として、燐酸と酢酸と硝酸を混ぜた溶液、クエン酸やシュウ酸などの有機酸を用いることができる。本実施の形態では、ＩＴＯ−０７Ｎ（関東化学社製）を用いる。

酸化物半導体層７１６を形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。

なお、次工程の導電膜を形成する前に逆スパッタを行い、酸化物半導体層７１６及び絶縁膜７１３の表面に付着しているレジスト残渣などを除去することが好ましい。

なお、スパッタ等で成膜された酸化物半導体膜中には、不純物としての水分又は水素（水酸基を含む）が含まれていることがある。水分又は水素はドナー準位を形成しやすいため、酸化物半導体にとっては不純物である。そこで、本発明の一態様では、酸化物半導体膜中の水分又は水素などの不純物を低減（脱水化または脱水素化）するために、酸化物半導体層７１６に対して、減圧雰囲気下、窒素や希ガスなどの不活性ガス雰囲気下、酸素ガス雰囲気下、又は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）雰囲気下で、酸化物半導体層７１６に加熱処理を施す。

酸化物半導体層７１６に加熱処理を施すことで、酸化物半導体層７１６中の水分又は水素を脱離させることができる。具体的には、２５０℃以上７５０℃以下、好ましくは４００℃以上基板の歪み点未満の温度で加熱処理を行えば良い。例えば、５００℃、３分間以上６分間以下程度で行えばよい。加熱処理にＲＴＡ法を用いれば、短時間に脱水化又は脱水素化が行えるため、ガラス基板の歪点を超える温度でも処理することができる。

本実施の形態では、加熱処理装置の一つである電気炉を用いる。

なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導又は熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。気体には、アルゴンなどの希ガス、又は窒素のような、加熱処理によって被処理物と反応しない不活性気体が用いられる。

加熱処理においては、窒素、又はヘリウム、ネオン、アルゴン等の希ガスに、水分又は水素などが含まれないことが好ましい。又は、加熱処理装置に導入する窒素、又はヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。

なお、酸化物半導体は不純物に対して鈍感であり、膜中にはかなりの金属不純物が含まれていても問題がなく、ナトリウムのようなアルカリ金属が多量に含まれる廉価なソーダ石灰ガラスも使えると指摘されている（神谷、野村、細野、「アモルファス酸化物半導体の物性とデバイス開発の現状」、固体物理、２００９年９月号、Ｖｏｌ．４４、ｐｐ．６２１−６３３．）。しかし、このような指摘は適切でない。アルカリ金属は酸化物半導体を構成する元素ではないため、不純物である。アルカリ土類金属も、酸化物半導体を構成する元素ではない場合において、不純物となる。特に、アルカリ金属のうちＮａは、酸化物半導体層に接する絶縁膜が酸化物である場合、当該絶縁膜中に拡散してＮａ^＋となる。また、Ｎａは、酸化物半導体層内において、酸化物半導体を構成する金属と酸素の結合を分断する、或いは、その結合中に割り込む。その結果、例えば、閾値電圧がマイナス方向にシフトすることによるノーマリオン化、移動度の低下等の、トランジスタの特性の劣化が起こり、加えて、特性のばらつきも生じる。この不純物によりもたらされるトランジスタの特性の劣化と、特性のばらつきは、酸化物半導体層中の水素濃度が十分に低い場合において顕著に現れる。従って、酸化物半導体層中の水素濃度が１×１０^１８ａｔｏｍｓ／ｃｍ^３以下、より好ましくは１×１０^１７ａｔｏｍｓ／ｃｍ^３以下である場合には、上記不純物の濃度を低減することが望ましい。具体的に、二次イオン質量分析法によるＮａ濃度の測定値は、５×１０^１６ａｔｏｍｓ／ｃｍ^３以下、好ましくは１×１０^１６ａｔｏｍｓ／ｃｍ^３以下、更に好ましくは１×１０^１５ａｔｏｍｓ／ｃｍ^３以下とするとよい。同様に、Ｌｉ濃度の測定値は、５×１０^１５ａｔｏｍｓ／ｃｍ^３以下、好ましくは１×１０^１５ａｔｏｍｓ／ｃｍ^３以下とするとよい。同様に、Ｋ濃度の測定値は、５×１０^１５ａｔｏｍｓ／ｃｍ^３以下、好ましくは１×１０^１５ａｔｏｍｓ／ｃｍ^３以下とするとよい。

以上の工程により、酸化物半導体層７１６中の水素の濃度を低減し、高純度化することができる。それにより酸化物半導体層の安定化を図ることができる。また、ガラス転移温度以下の加熱処理で、キャリア密度が極端に少なく、バンドギャップの広い酸化物半導体層を形成することができる。このため、大面積基板を用いてトランジスタを作製することができ、量産性を高めることができる。また、当該水素濃度が低減され高純度化された酸化物半導体層を用いることで、耐圧性が高く、オフ電流の著しく低いトランジスタを作製することができる。上記加熱処理は、酸化物半導体層の成膜以降であれば、いつでも行うことができる。

次いで、図７（Ａ）に示すように、酸化物半導体層７１６と接する導電層７１９と、酸化物半導体層７１６と接する導電層７２０とを形成する。導電層７１９及び導電層７２０は、ソース電極又はドレイン電極として機能する。

具体的に、導電層７１９及び導電層７２０は、スパッタ法や真空蒸着法で導電膜を形成した後、該導電膜を所定の形状に加工することで、形成することができる。

導電層７１９及び導電層７２０となる導電膜は、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンからから選ばれた元素、又は上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜等が挙げられる。また、アルミニウム、銅などの金属膜の下側もしくは上側にクロム、タンタル、チタン、モリブデン、タングステンなどの高融点金属膜を積層させた構成としても良い。また、アルミニウム又は銅は、耐熱性や腐食性の問題を回避するために、高融点金属材料と組み合わせて用いると良い。高融点金属材料としては、モリブデン、チタン、クロム、タンタル、タングステン、ネオジム、スカンジウム、イットリウム等を用いることができる。

また、導電層７１９及び導電層７２０となる導電膜は、単層構造でも、２層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する２層構造、チタン膜と、そのチタン膜上に重ねてアルミニウム膜を積層し、更にその上にチタン膜を成膜する３層構造などが挙げられる。また、Ｃｕ−Ｍｇ−Ａｌ合金、Ｍｏ−Ｔｉ合金、Ｔｉ、Ｍｏ、は、酸化膜との密着性が高い。よって、下層にＣｕ−Ｍｇ−Ａｌ合金、Ｍｏ−Ｔｉ合金、Ｔｉ、或いはＭｏで構成される導電膜、上層にＣｕで構成される導電膜を積層し、上記積層された導電膜を導電層７１９及び導電層７２０に用いることで、酸化膜である絶縁膜と、導電層７１９及び導電層７２０との密着性を高めることができる。

また、導電層７１９及び導電層７２０となる導電膜としては、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウム、酸化スズ、酸化亜鉛、酸化インジウム酸化スズ、酸化インジウム酸化亜鉛又は前記金属酸化物材料にシリコン若しくは酸化シリコンを含ませたものを用いることができる。

導電膜形成後に加熱処理を行う場合には、この加熱処理に耐える耐熱性を導電膜に持たせることが好ましい。

なお、導電膜のエッチングの際に、酸化物半導体層７１６がなるべく除去されないようにそれぞれの材料及びエッチング条件を適宜調節する。エッチング条件によっては、酸化物半導体層７１６の露出した部分が一部エッチングされることで、溝部（凹部）が形成されることもある。

本実施の形態では、導電膜にチタン膜を用いる。そのため、アンモニアと過酸化水素水を含む溶液（アンモニア過水）を用いて、選択的に導電膜をウェットエッチングすることができる。具体的には、３１重量％の過酸化水素水と、２８重量％のアンモニア水と水とを、体積比５：２：２で混合したアンモニア過水を用いる。或いは、塩素（Ｃｌ_２）、塩化硼素（ＢＣｌ_３）などを含むガスを用いて、導電膜をドライエッチングしても良い。

なお、フォトリソグラフィ工程で用いるフォトマスク数及び工程数を削減するため、透過した光に多段階の強度をもたせる多階調マスクによって形成されたレジストマスクを用いてエッチング工程を行ってもよい。多階調マスクを用いて形成したレジストマスクは複数の膜厚を有する形状となり、エッチングを行うことで更に形状を変形することができるため、異なるパターンに加工する複数のエッチング工程に用いることができる。よって、一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジストマスクを形成することができる。よって露光マスク数を削減することができ、対応するフォトリソグラフィ工程も削減できるため、工程の簡略化が可能となる。

また、酸化物半導体層７１６と、ソース電極又はドレイン電極として機能する導電層７１９及び導電層７２０との間に、ソース領域及びドレイン領域として機能する酸化物導電膜を設けるようにしても良い。酸化物導電膜の材料としては、酸化亜鉛を成分として含むものが好ましく、酸化インジウムを含まないものであることが好ましい。そのような酸化物導電膜として、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、酸化亜鉛ガリウムなどを適用することができる。

例えば、酸化物導電膜を形成する場合、酸化物導電膜を形成するためのエッチング加工と、導電層７１９及び導電層７２０を形成するためのエッチング加工とを一括で行うようにしても良い。

ソース領域及びドレイン領域として機能する酸化物導電膜を設けることで、酸化物半導体層７１６と導電層７１９及び導電層７２０の間の抵抗を下げることができるので、トランジスタの高速動作を実現させることができる。また、ソース領域及びドレイン領域として機能する酸化物導電膜を設けることで、トランジスタの耐圧を高めることができる。

次いで、Ｎ_２Ｏ、Ｎ_２、又はＡｒなどのガスを用いたプラズマ処理を行うようにしても良い。このプラズマ処理によって露出している酸化物半導体層の表面に付着した水などを除去する。また、酸素とアルゴンの混合ガスを用いてプラズマ処理を行ってもよい。

なお、プラズマ処理を行った後、図７（Ｂ）に示すように、導電層７１９及び導電層７２０と、酸化物半導体層７１６とを覆うように、ゲート絶縁膜７２１を形成する。そして、ゲート絶縁膜７２１上において、酸化物半導体層７１６と重なる位置にゲート電極７２２を形成する。

そして、ゲート電極７２２が形成された後にゲート電極７２２をマスクとして酸化物半導体層７１６にｎ型の導電性を付与するドーパントを添加し、一対の高濃度領域９０８を形成する。なお、酸化物半導体層７１６のうち、ゲート絶縁膜７２１を間に挟んでゲート電極７２２と重なる領域がチャネル形成領域となる。酸化物半導体層７１６では、一対の高濃度領域９０８の間にチャネル形成領域が設けられている。高濃度領域９０８を形成するためのドーパントの添加は、イオン注入法を用いることができる。ドーパントは、例えばヘリウム、アルゴン、キセノンなどの希ガスや、窒素、リン、ヒ素、アンチモンなどの１５族原子などを用いることができる。例えば、窒素をドーパントとして用いた場合、高濃度領域９０８中の窒素原子の濃度は、５×１０^１９ａｔｏｍｓ／ｃｍ^３以上１×１０^２２ａｔｏｍｓ／ｃｍ^３以下であることが望ましい。ｎ型の導電性を付与するドーパントが添加されている高濃度領域９０８は、酸化物半導体層７１６中の他の領域に比べて導電性が高くなる。よって、高濃度領域９０８を酸化物半導体層７１６に設けることで、ソース電極とドレイン電極（導電層７１９と導電層７２０）の間の抵抗を下げることができる。

そして、ソース電極とドレイン電極（導電層７１９と導電層７２０）の間の抵抗を下げることで、トランジスタ１０１の微細化を進めても、高いオン電流と、高速動作を確保することができる。また、トランジスタ１０１の微細化により、当該トランジスタを用いたメモリセルアレイの占める面積を縮小化し、メモリセルアレイにおいて単位面積あたりの記憶容量を高めることができる。

また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体を酸化物半導体層７１６に用いた場合、窒素を添加した後、３００℃以上６００℃以下で１時間程度加熱処理を施すことにより、高濃度領域９０８中の酸化物半導体はウルツ鉱型の結晶構造を有するようになる。高濃度領域９０８中の酸化物半導体がウルツ鉱型の結晶構造を有することで、さらに高濃度領域９０８の導電性を高め、ソース電極とドレイン電極（導電層７１９と導電層７２０）の間の抵抗を下げることができる。なお、ウルツ鉱型の結晶構造を有する酸化物半導体を形成して、ソース電極とドレイン電極（導電層７１９と導電層７２０）の間の抵抗を効果的に下げるためには、窒素をドーパントとして用いた場合、高濃度領域９０８中の窒素原子の濃度を、１×１０^２０ａｔｏｍｓ／ｃｍ^３以上７ａｔｏｍｓ％以下とすることが望ましい。しかし、窒素原子が上記範囲よりも低い濃度であっても、ウルツ鉱型の結晶構造を有する酸化物半導体が得られる場合もある。

ゲート絶縁膜７２１は、ゲート絶縁膜７０３と同様の材料、同様の積層構造を用いて形成することが可能である。なお、ゲート絶縁膜７２１は、水分や、水素などの不純物を極力含まないことが望ましく、単層の絶縁膜であっても良いし、積層された複数の絶縁膜で構成されていても良い。ゲート絶縁膜７２１に水素が含まれると、その水素が酸化物半導体層７１６へ侵入し、又は水素が酸化物半導体層７１６中の酸素を引き抜き、酸化物半導体層７１６が低抵抗化（ｎ型化）してしまい、寄生チャネルが形成されるおそれがある。よって、ゲート絶縁膜７２１はできるだけ水素を含まない膜になるように、成膜方法に水素を用いないことが重要である。上記ゲート絶縁膜７２１には、バリア性の高い材料を用いるのが望ましい。例えば、バリア性の高い絶縁膜として、窒化珪素膜、窒化酸化珪素膜、窒化アルミニウム膜、又は窒化酸化アルミニウム膜などを用いることができる。複数の積層された絶縁膜を用いる場合、窒素の含有比率が低い酸化珪素膜、酸化窒化珪素膜などの絶縁膜を、上記バリア性の高い絶縁膜よりも、酸化物半導体層７１６に近い側に形成する。そして、窒素の含有比率が低い絶縁膜を間に挟んで、導電層７１９及び導電層７２０及び酸化物半導体層７１６と重なるように、バリア性の高い絶縁膜を形成する。バリア性の高い絶縁膜を用いることで、酸化物半導体層７１６内、ゲート絶縁膜７２１内、或いは、酸化物半導体層７１６と他の絶縁膜の界面とその近傍に、水分又は水素などの不純物が入り込むのを防ぐことができる。また、酸化物半導体層７１６に接するように窒素の比率が低い酸化珪素膜、酸化窒化珪素膜などの絶縁膜を形成することで、バリア性の高い材料を用いた絶縁膜が直接、酸化物半導体層７１６に接するのを防ぐことができる。

本実施の形態では、スパッタ法で形成された膜厚２００ｎｍの酸化珪素膜上に、スパッタ法で形成された膜厚１００ｎｍの窒化珪素膜を積層させた構造を有する、ゲート絶縁膜７２１を形成する。成膜時の基板温度は、室温以上３００℃以下とすればよく、本実施の形態では１００℃とする。

なお、ゲート絶縁膜７２１を形成した後に、加熱処理を施しても良い。加熱処理は、窒素、超乾燥空気、又は希ガス（アルゴン、ヘリウムなど）の雰囲気下において、好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下で行う。上記ガスは、水の含有量が２０ｐｐｍ以下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下であることが望ましい。本実施の形態では、例えば、窒素雰囲気下で２５０℃、１時間の加熱処理を行う。或いは、導電層７１９及び導電層７２０を形成する前に、水分又は水素を低減させるための酸化物半導体層に対して行った先の加熱処理と同様に、高温短時間のＲＴＡ処理を行っても良い。酸素を含むゲート絶縁膜７２１が設けられた後に、加熱処理が施されることによって、酸化物半導体層７１６に対して行った先の加熱処理により、酸化物半導体層７１６に酸素欠損が発生していたとしても、ゲート絶縁膜７２１から酸化物半導体層７１６に酸素が供与される。そして、酸化物半導体層７１６に酸素が供与されることで、酸化物半導体層７１６において、ドナーとなる酸素欠損を低減し、化学量論的組成比を満たすことが可能である。酸化物半導体層７１６には、化学量論的組成比を超える量の酸素が含まれていることが好ましい。その結果、酸化物半導体層７１６をｉ型に近づけることができ、酸素欠損によるトランジスタの電気特性のばらつきを軽減し、電気特性の向上を実現することができる。この加熱処理を行うタイミングは、ゲート絶縁膜７２１の形成後であれば特に限定されず、他の工程、例えば樹脂膜形成時の加熱処理や、透明導電膜を低抵抗化させるための加熱処理と兼ねることで、工程数を増やすことなく、酸化物半導体層７１６をｉ型に近づけることができる。

また、酸素雰囲気下で酸化物半導体層７１６に加熱処理を施すことで、酸化物半導体に酸素を添加し、酸化物半導体層７１６中においてドナーとなる酸素欠損を低減させても良い。加熱処理の温度は、例えば１００℃以上３５０℃未満、好ましくは１５０℃以上２５０℃未満で行う。上記酸素雰囲気下の加熱処理に用いられる酸素ガスには、水、水素などが含まれないことが好ましい。又は、加熱処理装置に導入する酸素ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち酸素中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。

或いは、イオン注入法又はイオンドーピング法などを用いて、酸化物半導体層７１６に酸素を添加することで、ドナーとなる酸素欠損を低減させても良い。例えば、２．４５ＧＨｚのマイクロ波でプラズマ化した酸素を酸化物半導体層７１６に添加すれば良い。

また、ゲート電極７２２は、ゲート絶縁膜７２１上に導電膜を形成した後、該導電膜をエッチング加工することで形成することができる。ゲート電極７２２は、ゲート電極７０７、或いは導電層７１９及び導電層７２０と同様の材料を用いて形成することが可能である。

ゲート電極７２２の膜厚は、１０ｎｍ〜４００ｎｍ、好ましくは１００ｎｍ〜２００ｎｍとする。本実施の形態では、タングステンターゲットを用いたスパッタ法により１５０ｎｍのゲート電極用の導電膜を形成した後、該導電膜をエッチングにより所望の形状に加工することで、ゲート電極７２２を形成する。なお、レジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。

以上の工程により、トランジスタ１０１が形成される。

トランジスタ１０１は、ソース電極及びドレイン電極（導電層７１９及び導電層７２０）と、ゲート電極７２２とが重なっていない。すなわち、ソース電極及びドレイン電極（導電層７１９及び導電層７２０）とゲート電極７２２との間には、ゲート絶縁膜７２１の膜厚よりも大きい間隔が設けられている。よって、トランジスタ１０１は、ソース電極及びドレイン電極とゲート電極との間に形成される寄生容量を小さく抑えることができるので、高速動作を実現することができる。

なお、トランジスタ１０１として、チャネルが酸化物半導体層に形成されるトランジスタに限定されず、シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体材料を、チャネル形成領域に含むトランジスタを用いることもできる。このような半導体材料としては、酸化物半導体の他に、例えば、炭化シリコン、窒化ガリウムなどが挙げられる。このような半導体材料をチャネル形成領域に含むことで、オフ電流が極めて低いトランジスタを実現することができる。

また、トランジスタ１０１はシングルゲート構造のトランジスタを用いて説明したが、必要に応じて、電気的に接続された複数のゲート電極を有することで、チャネル形成領域を複数有する、マルチゲート構造のトランジスタも形成することができる。

なお、酸化物半導体層７１６に接する絶縁膜（本実施の形態においては、ゲート絶縁膜７２１が該当する。）は、第１３族元素及び酸素を含む絶縁材料を用いるようにしても良い。酸化物半導体材料には第１３族元素を含むものが多く、第１３族元素を含む絶縁材料は酸化物半導体との相性が良く、これを酸化物半導体層に接する絶縁膜に用いることで、酸化物半導体層との界面の状態を良好に保つことができる。

第１３族元素を含む絶縁材料とは、絶縁材料に一又は複数の第１３族元素を含むことを意味する。第１３族元素を含む絶縁材料としては、例えば、酸化ガリウム、酸化アルミニウム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどがある。ここで、酸化アルミニウムガリウムとは、ガリウムの含有量（原子％）よりアルミニウムの含有量（原子％）が多いものを示し、酸化ガリウムアルミニウムとは、ガリウムの含有量（原子％）がアルミニウムの含有量（原子％）以上のものを示す。

例えば、ガリウムを含有する酸化物半導体層に接して絶縁膜を形成する場合に、絶縁膜に酸化ガリウムを含む材料を用いることで酸化物半導体層と絶縁膜の界面特性を良好に保つことができる。例えば、酸化物半導体層と酸化ガリウムを含む絶縁膜とを接して設けることにより、酸化物半導体層と絶縁膜の界面における水素のパイルアップを低減することができる。なお、絶縁膜に酸化物半導体の成分元素と同じ族の元素を用いる場合には、同様の効果を得ることが可能である。例えば、酸化アルミニウムを含む材料を用いて絶縁膜を形成することも有効である。なお、酸化アルミニウムは、水を透過させにくいという特性を有しているため、当該材料を用いることは、酸化物半導体層への水の侵入防止という点においても好ましい。

また、酸化物半導体層７１６に接する絶縁膜は、酸素雰囲気下による熱処理や、酸素ドープなどにより、絶縁材料を化学量論的組成比より酸素が多い状態とすることが好ましい。酸素ドープとは、酸素をバルクに添加することをいう。なお、当該バルクの用語は、酸素を薄膜表面のみでなく薄膜内部に添加することを明確にする趣旨で用いている。また、酸素ドープには、プラズマ化した酸素をバルクに添加する酸素プラズマドープが含まれる。また、酸素ドープは、イオン注入法又はイオンドーピング法を用いて行ってもよい。

例えば、酸化物半導体層７１６に接する絶縁膜として酸化ガリウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムの組成をＧａ_２Ｏ_Ｘ（Ｘ＝３＋α、０＜α＜１）とすることができる。

また、酸化物半導体層７１６に接する絶縁膜として酸化アルミニウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化アルミニウムの組成をＡｌ_２Ｏ_Ｘ（Ｘ＝３＋α、０＜α＜１）とすることができる。

また、酸化物半導体層７１６に接する絶縁膜として酸化ガリウムアルミニウム（酸化アルミニウムガリウム）を用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムアルミニウム（酸化アルミニウムガリウム）の組成をＧａ_ＸＡｌ_２−ＸＯ_３＋α（０＜Ｘ＜２、０＜α＜１）とすることができる。

酸素ドープ処理を行うことにより、化学量論的組成比より酸素が多い領域を有する絶縁膜を形成することができる。このような領域を備える絶縁膜と酸化物半導体層が接することにより、絶縁膜中の過剰な酸素が酸化物半導体層に供給され、酸化物半導体層中、又は酸化物半導体層と絶縁膜の界面における酸素欠陥を低減し、酸化物半導体層をｉ型化又はｉ型に限りなく近くすることができる。

なお、化学量論的組成比より酸素が多い領域を有する絶縁膜は、酸化物半導体層７１６に接する絶縁膜のうち、上層に位置する絶縁膜又は下層に位置する絶縁膜のうち、どちらか一方のみに用いても良いが、両方の絶縁膜に用いる方が好ましい。化学量論的組成比より酸素が多い領域を有する絶縁膜を、酸化物半導体層７１６に接する絶縁膜の、上層及び下層に位置する絶縁膜に用い、酸化物半導体層７１６を挟む構成とすることで、上記効果をより高めることができる。

また、酸化物半導体層７１６の上層又は下層に用いる絶縁膜は、上層と下層で同じ構成元素を有する絶縁膜としても良いし、異なる構成元素を有する絶縁膜としても良い。例えば、上層と下層とも、組成がＧａ_２Ｏ_Ｘ（Ｘ＝３＋α、０＜α＜１）の酸化ガリウムとしても良いし、上層と下層の一方を組成がＧａ_２Ｏ_Ｘ（Ｘ＝３＋α、０＜α＜１）の酸化ガリウムとし、他方を組成がＡｌ_２Ｏ_Ｘ（Ｘ＝３＋α、０＜α＜１）の酸化アルミニウムとしても良い。

また、酸化物半導体層７１６に接する絶縁膜は、化学量論的組成比より酸素が多い領域を有する絶縁膜の積層としても良い。例えば、酸化物半導体層７１６の上層に組成がＧａ_２Ｏ_Ｘ（Ｘ＝３＋α、０＜α＜１）の酸化ガリウムを形成し、その上に組成がＧａ_ＸＡｌ_２−ＸＯ_３＋α（０＜Ｘ＜２、０＜α＜１）の酸化ガリウムアルミニウム（酸化アルミニウムガリウム）を形成してもよい。なお、酸化物半導体層７１６の下層を、化学量論的組成比より酸素が多い領域を有する絶縁膜の積層としても良いし、酸化物半導体層７１６の上層及び下層の両方を、化学量論的組成比より酸素が多い領域を有する絶縁膜の積層としても良い。

次に、図７（Ｃ）に示すように、ゲート絶縁膜７２１、ゲート電極７２２を覆うように、絶縁膜７２４を形成する。絶縁膜７２４は、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化珪素、酸化窒化珪素、窒化珪素、酸化ハフニウム、酸化ガリウム、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。なお、絶縁膜７２４には、誘電率の低い材料や、誘電率の低い構造（多孔性の構造など）を用いることが望ましい。絶縁膜７２４の誘電率を低くすることにより、配線や電極などの間に生じる寄生容量を低減し、動作の高速化を図ることができるためである。なお、本実施の形態では、絶縁膜７２４を単層構造としているが、本発明の一態様はこれに限定されず、２層以上の積層構造としても良い。

次に、ゲート絶縁膜７２１、絶縁膜７２４に開口部を形成し、導電層７２０の一部を露出させる。その後、絶縁膜７２４上に、上記開口部において導電層７２０と接する配線７２６を形成する。

配線７２６は、ＰＶＤ法や、ＣＶＤ法を用いて導電膜を形成した後、当該導電膜をエッチング加工することによって形成される。また、導電膜の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、又はこれらを複数組み合わせた材料を用いてもよい。

より具体的には、例えば、絶縁膜７２４の開口を含む領域にＰＶＤ法によりチタン膜を薄く形成し、ＰＶＤ法によりチタン膜を薄く（５ｎｍ程度）形成した後に、開口部に埋め込むようにアルミニウム膜を形成する方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、被形成面の酸化膜（自然酸化膜など）を還元し、下部電極など（ここでは導電層７２０）との接触抵抗を低減させる機能を有する。また、アルミニウム膜のヒロックを防止することができる。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。

次に、図７（Ｄ）に示すように、配線７２６を覆うように絶縁膜７２７を形成する。更に絶縁膜７２７上に導電膜を形成し、当該導電膜をエッチング加工することによって導電層７３０１を形成する。その後、導電層７３０１を覆うように絶縁膜７３０２を形成し、絶縁膜７３０２上に導電膜７３０３を形成する。こうして容量素子１０２を形成することができる。容量素子１０２の一対の電極のうちの一方が導電層７３０１に対応し、一対の電極のうちの他方が導電膜７３０３に対応し、誘電体層が絶縁膜７３０２に対応する。ここで、絶縁膜７２７、導電層７３０１、絶縁膜７３０２、導電膜７３０３の材料は、その他絶縁膜や導電層と同様の材料を用いることができる。

上述した一連の工程により、記憶回路１００を作製することができる。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。

（実施の形態４）
本実施の形態では、実施の形態３とは異なる構造を有した、酸化物半導体層を用いたトランジスタについて説明する。なお、図７と同じ部分は同じ符号を用いて示し、説明は省略する。

図８（Ａ）に示すトランジスタ１０１は、ゲート電極７２２が酸化物半導体層７１６の上に形成されているトップゲート型であり、なおかつ、ソース電極及びドレイン電極（導電層７１９及び導電層７２０）が酸化物半導体層７１６の下に形成されているボトムコンタクト型である。

また、酸化物半導体層７１６は、ゲート電極７２２が形成された後に酸化物半導体層７１６にｎ型の導電性を付与するドーパントを添加することで得られる、一対の高濃度領域９１８を有する。また、酸化物半導体層７１６のうち、ゲート絶縁膜７２１を間に挟んでゲート電極７２２と重なる領域がチャネル形成領域９１９である。酸化物半導体層７１６では、一対の高濃度領域９１８の間にチャネル形成領域９１９が設けられている。

高濃度領域９１８は、実施の形態４において説明した高濃度領域９０８と同様に形成することができる。

図８（Ｂ）に示すトランジスタ１０１は、ゲート電極７２２が酸化物半導体層７１６の上に形成されているトップゲート型であり、なおかつ、ソース電極及びドレイン電極（導電層７１９及び導電層７２０）が酸化物半導体層７１６の上に形成されているトップコンタクト型である。そして、ゲート電極７２２の側部に設けられた、絶縁膜で形成されたサイドウォール９３０を有する。

また、酸化物半導体層７１６は、ゲート電極７２２が形成された後に酸化物半導体層７１６にｎ型の導電性を付与するドーパントを添加することで得られる、一対の高濃度領域９２８と、一対の低濃度領域９２９とを有する。また、酸化物半導体層７１６のうち、ゲート絶縁膜７２１を間に挟んでゲート電極７２２と重なる領域がチャネル形成領域９３１である。酸化物半導体層７１６では、一対の高濃度領域９２８の間に一対の低濃度領域９２９が設けられ、一対の低濃度領域９２９の間にチャネル形成領域９３１が設けられている。そして、一対の低濃度領域９２９は、酸化物半導体層７１６中の、ゲート絶縁膜７２１を間に挟んでサイドウォール９３０と重なる領域に設けられている。

高濃度領域９２８及び低濃度領域９２９は、実施の形態４において説明した高濃度領域９０８と同様に形成することができる。

図８（Ｃ）に示すトランジスタ１０１は、ゲート電極７２２が酸化物半導体層７１６の上に形成されているトップゲート型であり、なおかつ、ソース電極及びドレイン電極（導電層７１９及び導電層７２０）が酸化物半導体層７１６の下に形成されているボトムコンタクト型である。そして、ゲート電極７２２の側部に設けられた、絶縁膜で形成されたサイドウォール９５０を有する。

また、酸化物半導体層７１６は、ゲート電極７２２が形成された後に酸化物半導体層７１６にｎ型の導電性を付与するドーパントを添加することで得られる、一対の高濃度領域９４８と、一対の低濃度領域９４９とを有する。また、酸化物半導体層７１６のうち、ゲート絶縁膜７２１を間に挟んでゲート電極７２２と重なる領域がチャネル形成領域９５１である。酸化物半導体層７１６では、一対の高濃度領域９４８の間に一対の低濃度領域９４９が設けられ、一対の低濃度領域９４９の間にチャネル形成領域９５１が設けられている。そして、一対の低濃度領域９４９は、酸化物半導体層７１６中の、ゲート絶縁膜７２１を間に挟んでサイドウォール９５０と重なる領域に設けられている。

高濃度領域９４８及び低濃度領域９４９は、実施の形態４において説明した高濃度領域９０８と同様に形成することができる。

なお、酸化物半導体を用いたトランジスタにおいて、ソース領域またはドレイン領域として機能する高濃度領域をセルフアラインプロセスにて作製する方法の一つとして、酸化物半導体層の表面を露出させて、アルゴンプラズマ処理をおこない、酸化物半導体層のプラズマにさらされた領域の抵抗率を低下させる方法が開示されている（Ｓ． Ｊｅｏｎ ｅｔ ａｌ． ”１８０ｎｍ Ｇａｔｅ Ｌｅｎｇｔｈ Ａｍｏｒｐｈｏｕｓ ＩｎＧａＺｎＯ Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ ｆｏｒ Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｉｍａｇｅ Ｓｅｎｓｏｒ Ａｐｐｌｉｃａｔｉｏｎｓ”， ＩＥＤＭ Ｔｅｃｈ． Ｄｉｇ．， ｐｐ．５０４−５０７， ２０１０．）。

しかしながら、上記作製方法では、ゲート絶縁膜を形成した後に、ソース領域またはドレイン領域となるべき部分を露出するべく、ゲート絶縁膜を部分的に除去する必要がある。よって、ゲート絶縁膜が除去される際に、下層の酸化物半導体層も部分的にオーバーエッチングされ、ソース領域またはドレイン領域となるべき部分の膜厚が小さくなってしまう。その結果、ソース領域またはドレイン領域の抵抗が増加し、また、オーバーエッチングによるトランジスタの特性不良が起こりやすくなる。

トランジスタの微細化を進めるには、加工精度の高いドライエッチング法を採用する必要がある。しかし、上記オーバーエッチングは、酸化物半導体層とゲート絶縁膜の選択比が十分に確保できないドライエッチング法を採用する場合に、顕著に起こりやすい。

例えば、酸化物半導体層が十分な厚さであればオーバーエッチングも問題にはならないが、チャネル長を２００ｎｍ以下とする場合には、短チャネル効果を防止する上で、チャネル形成領域となる部分の酸化物半導体層の厚さは２０ｎｍ以下、好ましくは１０ｎｍ以下であることが求められる。そのような薄い酸化物半導体層を扱う場合には、酸化物半導体層のオーバーエッチングは、上述したような、ソース領域またはドレイン領域の抵抗が増加、トランジスタの特性不良を生じさせるため、好ましくない。

しかし、本発明の一態様のように、酸化物半導体層へのドーパントの添加を、酸化物半導体層を露出させず、ゲート絶縁膜を残したまま行うことで、酸化物半導体層のオーバーエッチングを防ぎ、酸化物半導体層への過剰なダメージを軽減することができる。また、加えて、酸化物半導体層とゲート絶縁膜の界面も清浄に保たれる。従って、トランジスタの特性及び信頼性を高めることができる。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。

（実施の形態５）
本実施の形態では、実施の形態３や実施の形態４とは異なる構造を有した、酸化物半導体層を用いたトランジスタについて説明する。なお、図７と同じ部分は同じ符号を用いて示し、説明は省略する。本実施の形態において示すトランジスタ１０１は、ゲート電極７２２が導電層７１９及び導電層７２０と重なる様に設けられている。また、実施の形態３や実施の形態４に示したトランジスタ１０１とは異なり、酸化物半導体層７１６に対して、ゲート電極７２２をマスクとした導電型を付与する不純物元素の添加が行われていない点が異なる。

図９（Ａ）に示すトランジスタ１０１は、導電層７１９及び導電層７２０の下方に酸化物半導体層７１６が設けられる例であり、図９（Ｂ）に示すトランジスタ１０１は、導電層７１９及び導電層７２０の上方に酸化物半導体層７１６が設けられる例である。なお、図９（Ａ）及び図９（Ｂ）において、絶縁膜７２４の上面が平坦化されていない構成を示したがこれに限定されない。絶縁膜７２４の上面が平坦化されていてもよい。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。

（実施の形態６）
一般に、不揮発性のランダムアクセスメモリとして磁気トンネル接合素子（ＭＴＪ素子）が知られている。ＭＴＪ素子は、絶縁膜を介して上下に配置している膜中のスピンの向きが平行であれば低抵抗状態、反平行であれば高抵抗状態となることで情報を記憶する素子である。一方、上記実施の形態で示す不揮発性の記憶回路は、チャネルが酸化物半導体層に形成されるトランジスタを利用したものであって、原理が全く異なっている。表１はＭＴＪ素子（表中、「スピントロニクス（ＭＴＪ素子）」で示す。）と、上記実施の形態で示す酸化物半導体を用いた不揮発性の記憶回路（表中、「ＯＳ／Ｓｉ」で示す。）との対比を示す。

ＭＴＪ素子は磁性材料を使用するためキュリー温度以上にすると磁性が失われてしまうという欠点がある。また、ＭＴＪ素子は電流駆動であるため、シリコンのバイポーラデバイスと相性が良いが、バイポーラデバイスは集積化に不向きである。そして、ＭＴＪ素子は書き込み電流が微少とはいえメモリの大容量化によって消費電力が増大してしまうといった問題がある。

原理的にＭＴＪ素子は磁界耐性に弱く強磁界にさらされるとスピンの向きが狂いやすい。また、ＭＴＪ素子に用いる磁性体のナノスケール化によって生じる磁化揺らぎを制御する必要がある。

さらに、ＭＴＪ素子は希土類元素を使用するため、ＭＴＪ素子のプロセスを金属汚染を嫌うシリコン半導体のプロセスに組み入れるには相当の注意を要する。ＭＴＪ素子はビット当たりの材料コストから見ても高価であると考えられる。

一方、上記実施の形態で示す不揮発性の記憶回路が有する、酸化物半導体層にチャネルが形成されるトランジスタは、チャネルが形成される領域が金属酸化物でなること以外は、素子構造や動作原理がシリコンＭＯＳＦＥＴと同様である。また、酸化物半導体層にチャネルが形成されるトランジスタは磁界の影響を受けず、ソフトエラーも生じ得ないといった特質を有する。このことからシリコン集積回路と非常に整合性が良いといえる。

本発明の一態様に係る信号処理回路を用いることで、消費電力の低い電子機器を提供することが可能である。特に電力の供給を常時受けることが困難な携帯用の電子機器の場合、本発明の一態様に係る消費電力の低い信号処理回路をその構成要素に追加することにより、連続使用時間が長くなるといったメリットが得られる。

本発明の一態様に係る信号処理回路は、表示装置、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る信号処理回路を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。

本発明の一態様に係る信号処理回路を、携帯電話、スマートフォン、電子書籍などの携帯用の電子機器に応用した場合について説明する。

図１０は、携帯用の電子機器のブロック図である。図１０に示す携帯用の電子機器はＲＦ回路４２１、アナログベースバンド回路４２２、デジタルベースバンド回路４２３、バッテリー４２４、電源回路４２５、アプリケーションプロセッサ４２６、フラッシュメモリ４３０、ディスプレイコントローラ４３１、メモリ回路４３２、ディスプレイ４３３、タッチセンサ４３９、音声回路４３７、キーボード４３８などより構成されている。ディスプレイ４３３は表示部４３４、ソースドライバ４３５、ゲートドライバ４３６によって構成されている。アプリケーションプロセッサ４２６はＣＰＵ４２７、ＤＳＰ４２８、インターフェース４２９を有している。上記実施の形態で示した信号処理回路を、例えばＣＰＵ４２７、デジタルベースバンド回路４２３、メモリ回路４３２、ＤＳＰ４２８、インターフェース４２９、ディスプレイコントローラ４３１、音声回路４３７のいずれかまたは全てに採用することによって、消費電力を低減することができる。

図１１は電子書籍のブロック図である。電子書籍はバッテリー４５１、電源回路４５２、マイクロプロセッサ４５３、フラッシュメモリ４５４、音声回路４５５、キーボード４５６、メモリ回路４５７、タッチパネル４５８、ディスプレイ４５９、ディスプレイコントローラ４６０によって構成される。マイクロプロセッサ４５３はＣＰＵ４６１、ＤＳＰ４６２、インターフェース４６３を有している。上記実施の形態で示した信号処理回路を、例えばＣＰＵ４６１、音声回路４５５、メモリ回路４５７、ディスプレイコントローラ４６０、ＤＳＰ４６２、インターフェース４６３のいずれかまたは全てに採用することで、消費電力を低減することが可能になる。

本実施例は、上記実施の形態と適宜組み合わせて実施することが可能である。

１００ 記憶回路
１０１ トランジスタ
１０２ 容量素子
１０３ トランジスタ
２０１ フリップフロップ回路
２０２ 回路
２２１ 演算回路
２２２ 演算回路
２２３ 演算回路
２２４ スイッチ
２３０ インバータ
４２１ ＲＦ回路
４２２ アナログベースバンド回路
４２３ デジタルベースバンド回路
４２４ バッテリー
４２５ 電源回路
４２６ アプリケーションプロセッサ
４２７ ＣＰＵ
４２８ ＤＳＰ
４２９ インターフェース
４３０ フラッシュメモリ
４３１ ディスプレイコントローラ
４３２ メモリ回路
４３３ ディスプレイ
４３４ 表示部
４３５ ソースドライバ
４３６ ゲートドライバ
４３７ 音声回路
４３８ キーボード
４３９ タッチセンサ
４５１ バッテリー
４５２ 電源回路
４５３ マイクロプロセッサ
４５４ フラッシュメモリ
４５５ 音声回路
４５６ キーボード
４５７ メモリ回路
４５８ タッチパネル
４５９ ディスプレイ
４６０ ディスプレイコントローラ
４６１ ＣＰＵ
４６２ ＤＳＰ
４６３ インターフェース
７００ 基板
７０１ 絶縁膜
７０２ 半導体膜
７０３ ゲート絶縁膜
７０４ 半導体層
７０７ ゲート電極
７０９ 不純物領域
７１０ チャネル形成領域
７１２ 絶縁膜
７１３ 絶縁膜
７１６ 酸化物半導体層
７１９ 導電層
７２０ 導電層
７２１ ゲート絶縁膜
７２２ ゲート電極
７２４ 絶縁膜
７２６ 配線
７２７ 絶縁膜
９０８ 高濃度領域
９１８ 高濃度領域
９１９ チャネル形成領域
９２８ 高濃度領域
９２９ 低濃度領域
９３０ サイドウォール
９３１ チャネル形成領域
９４８ 高濃度領域
９４９ 低濃度領域
９５０ サイドウォール
９５１ チャネル形成領域
２０１ａ フリップフロップ回路
２０１ｂ フリップフロップ回路
２０２ａ 回路
２０２ｂ 回路
２２１ａ 演算回路
２２１ｂ 演算回路
２２２ａ 演算回路
２２２ｂ 演算回路
２２６ａ アナログスイッチ
２２６ｂ アナログスイッチ
２３０ａ インバータ
２３０ｂ インバータ
７３０１ 導電層
７３０２ 絶縁膜
７３０３ 導電膜

Claims (4)

1. 第１のトランジスタと、容量素子と、第１の演算回路と、第２の演算回路と、第３の演算回路と、スイッチと、を有し、
   前記第１の演算回路の出力端子は、前記第２の演算回路の入力端子と電気的に接続され、
   前記第２の演算回路の入力端子は、前記スイッチを介して前記第３の演算回路の出力端子と電気的に接続され、
   前記第２の演算回路の出力端子は、前記第１の演算回路の入力端子と電気的に接続され、
   前記第１の演算回路の入力端子は、前記第１のトランジスタのソース及びドレインの一方と電気的に接続され、
   前記第１のトランジスタのソース及びドレインの他方は、前記容量素子の一対の電極のうちの一方、及び前記第３の演算回路の入力端子と電気的に接続され、
   前記第１のトランジスタのチャネルは酸化物半導体層に形成され、
   前記スイッチは、第２のトランジスタを有し、
   前記第２のトランジスタのチャネルは、シリコンに形成されることを特徴とする記憶回路。
2. フリップフロップ回路と、第１のトランジスタと、容量素子と、演算回路と、スイッチと、を有し、
   前記フリップフロップ回路は、第１のノードと第２のノードを有し、電源電圧が供給されている間、前記第２のノードに保持される信号は、前記第１のノードに保持された信号の反転信号となり、
   前記第１のトランジスタのソース及びドレインの一方は、前記第１のノードと電気的に接続され、
   前記第１のトランジスタのソース及びドレインの他方は、前記容量素子の一対の電極のうちの一方、及び前記演算回路の入力端子と電気的に接続され、
   前記演算回路の出力端子は、前記スイッチを介して前記第２のノードと電気的に接続され、
   前記第１のトランジスタのチャネルは、酸化物半導体層に形成され、
   前記スイッチは、第２のトランジスタを有し、
   前記第２のトランジスタのチャネルは、シリコンに形成されることを特徴とする記憶回路。
3. 請求項１又は請求項２において、
   前記第２のトランジスタの上方に、絶縁層を有し、
   前記絶縁層の上方に、前記酸化物半導体層を有することを特徴とする記憶回路。
4. 請求項１又は請求項２において、
   前記第２のトランジスタの上方に、絶縁層を有し、
   前記絶縁層の上方に、前記酸化物半導体層を有し、
   前記酸化物半導体層は、前記絶縁層の上面に垂直な方向に沿うようにｃ軸配向した結晶を有することを特徴とする記憶回路。

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