JP2005323295A - ラッチ回路及びフリップフロップ回路 - Google Patents
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Abstract
【課題】 低電圧で高速動作するラッチ回路の提供など。
【解決手段】この発明は、伝送ゲート５、インバータ回路６、データを記憶するキャパシタＣ２及びクロックドインバータ回路９からなる。伝送ゲート５を構成するＭＯＳトランジスタのしきい値電圧を、クロックドインバータ回路９を構成するＭＯＳトランジスタのしきい値電圧のよりも相対的に大きくした。クロック信号ＣＫのＨレベル時は、伝送ゲート５はオンして入力データを通過させてキャパシタＣ２の記憶データを更新するとともに、インバータ回路６はその更新データを反転出力し、かつ、クロックドインバータ回路９はオンして入力データを反転出力する。一方、クロック信号ＣＫのＬレベル時は、伝送ゲート５はオフしてキャパシタＣ２は記憶データを保持するとともに、インバータ回路６はその記憶データを反転出力し、かつ、クロックドインバータ回路９は出力を停止する。
【選択図】 図１
【解決手段】この発明は、伝送ゲート５、インバータ回路６、データを記憶するキャパシタＣ２及びクロックドインバータ回路９からなる。伝送ゲート５を構成するＭＯＳトランジスタのしきい値電圧を、クロックドインバータ回路９を構成するＭＯＳトランジスタのしきい値電圧のよりも相対的に大きくした。クロック信号ＣＫのＨレベル時は、伝送ゲート５はオンして入力データを通過させてキャパシタＣ２の記憶データを更新するとともに、インバータ回路６はその更新データを反転出力し、かつ、クロックドインバータ回路９はオンして入力データを反転出力する。一方、クロック信号ＣＫのＬレベル時は、伝送ゲート５はオフしてキャパシタＣ２は記憶データを保持するとともに、インバータ回路６はその記憶データを反転出力し、かつ、クロックドインバータ回路９は出力を停止する。
【選択図】 図１
Description
本発明は、低電圧で高速動作するラッチ回路およびそれを用いたフリップフロップ回路に関するものである。
近年、ＬＳＩ（集積回路）の低消費電力化、高速化、小型化、低コスト化が求められている。ＬＳＩの低消費電力化のためには低電圧化が有効である。しかし、電源電圧を低くすると、ＭＯＳトランジスタの駆動能力が下がり、ＬＳＩの高速化が妨げられる。そこで、ＬＳＩを低電圧で高速に動作させるためには、ＭＯＳトランジスタのしきい値電圧を低く設定し、その駆動能力を向上させる必要がある。しかし、しきい値電圧を低くすると、ＭＯＳトランジスタのリーク電流が指数関数的に増加するという問題が生じる（例えば、非特許文献１参照）。
一方、ＬＳＩにおいて前記の要求を満たすためには、その主要な記憶回路であるフリップフロップ回路も同様の要求を満たす必要がある。ＬＳＩの小型化、低コスト化のためにはレイアウト面積の削減が必要であり、この目的のためスタティックフリップフロップ回路に比べて構成する素子が少ないダイナミックフリップフロップ回路が広く用いられている（例えば、非特許文献２参照）。
このようなダイナミックフリップフロップ回路を構成する、従来からのダイナミックラッチ回路の一例を図１１に示す。
このダイナミックラッチ回路は、図１１に示すように、クロック信号ＣＫに基づいて反転信号ＣＫ１及び非反転信号ＣＫ２をそれぞれ生成するインバータ回路７、８と、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとを並列接続した伝送ゲート５と、伝送ゲート５とインバータ回路６との間のノードに寄生する寄生容量であるキャパシタＣ２と、ＰＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ２を組み合わせたＣＭＯＳインバータ回路からなるインバータ回路６と、から構成される。
このダイナミックラッチ回路は、図１１に示すように、クロック信号ＣＫに基づいて反転信号ＣＫ１及び非反転信号ＣＫ２をそれぞれ生成するインバータ回路７、８と、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとを並列接続した伝送ゲート５と、伝送ゲート５とインバータ回路６との間のノードに寄生する寄生容量であるキャパシタＣ２と、ＰＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ２を組み合わせたＣＭＯＳインバータ回路からなるインバータ回路６と、から構成される。
次に、このような構成からなる従来のダイナミックラッチ回路の動作原理について、図１２のタイミングチャートを参照して説明する。
いま、時刻ｔ１における入力データＤをデータＤＡＴＡ１とすると、時刻ｔ１以前のクロック信号ＣＫがＬレベル（ローレベル）のときには、伝送ゲート５はオフとなり、キャパシタＣ２に保持されているデータＤＡＴＡ０がインバータ回路６で反転されて、インバータ回路６の出力ＱはＤＡＴＡ０＿Ｎとなる。
いま、時刻ｔ１における入力データＤをデータＤＡＴＡ１とすると、時刻ｔ１以前のクロック信号ＣＫがＬレベル（ローレベル）のときには、伝送ゲート５はオフとなり、キャパシタＣ２に保持されているデータＤＡＴＡ０がインバータ回路６で反転されて、インバータ回路６の出力ＱはＤＡＴＡ０＿Ｎとなる。
次に、時刻ｔ１でクロック信号ＣＫがＨレベル（ハイレベル）に変化すると、伝送ゲート５はオンとなり、入力データＤＡＴＡ１が伝送ゲート５を通過してキャパシタＣ２に保持されるデータがＤＡＴＡ１に更新され、この更新データＤＡＴＡ１がインバータ回路６で反転されて、インバータ回路６の出力Ｑが反転データＤＡＴＡ１＿Ｎとなる。
さらに、クロック信号ＣＫが再びＬレベルになると、キャパシタＣ２に保持されているデータＤＡＴＡ１がインバータ回路６で反転されて、インバータ回路６の出力Ｑが反転データＤＡＴＡ１＿Ｎとなる。
さらに、クロック信号ＣＫが再びＬレベルになると、キャパシタＣ２に保持されているデータＤＡＴＡ１がインバータ回路６で反転されて、インバータ回路６の出力Ｑが反転データＤＡＴＡ１＿Ｎとなる。
以後、クロック信号ＣＫがＬレベルとＨレベルになるたびに、上記の動作を繰り返すことになる。
ところで、ＬＳＩの高速化のためには、フリップフロップ回路の動作速度を上げる必要があり、これを構成するラッチ回路においては、クロック信号ＣＫがＨレベルに変化する時刻ｔ１を起点として、データ入力端子２１に供給される入力データＤがデータ出力端子２２へ伝搬されるまでの遅延時間Ｔａ（図１２参照）を短縮することが重要である。
桜井貴康他「低消費電力、高速ＬＳＩ技術」リアライズ社、平成１０年１月３１日、Ｐ．６０−６１ 富沢孝、松山泰男監訳「ＣＭＯＳトランジスタＶＬＳＩ設計の原理」丸善、昭和６３年８月３０日、Ｐ．１７４−１７５
ところで、ＬＳＩの高速化のためには、フリップフロップ回路の動作速度を上げる必要があり、これを構成するラッチ回路においては、クロック信号ＣＫがＨレベルに変化する時刻ｔ１を起点として、データ入力端子２１に供給される入力データＤがデータ出力端子２２へ伝搬されるまでの遅延時間Ｔａ（図１２参照）を短縮することが重要である。
桜井貴康他「低消費電力、高速ＬＳＩ技術」リアライズ社、平成１０年１月３１日、Ｐ．６０−６１ 富沢孝、松山泰男監訳「ＣＭＯＳトランジスタＶＬＳＩ設計の原理」丸善、昭和６３年８月３０日、Ｐ．１７４−１７５
ところが、従来のダイナミックラッチ回路を低電圧電源の下で用いると、上記のようにＭＯＳトランジスタの駆動能力が下がるために、遅延時間Ｔａが長くなる。
そこで、その遅延時間Ｔａを短くするために、ダイナミックラッチ回路を構成する全てのＭＯＳトランジスタのしきい値電圧を低く設定すると、伝送ゲート５のＭＯＳトランジスタのリーク電流が増加する。このため、伝送ゲート５のオフ時にキャパシタＣ２の充電電荷が流れ出て、キャパシタＣ２はデータを安定して保持することができなくなり、ラッチ回路が誤動作してしまう。
すなわち、従来のダイナミックラッチ回路では、ＭＯＳトランジスタのしきい値電圧を低く設定することができず、低電圧で高速動作させることができないという不具合があった。
そこで、本発明の目的は、上記の点に鑑み、低電圧で高速動作できるラッチ回路およびそれを用いたフリップフロップ回路を提供することにある。
そこで、その遅延時間Ｔａを短くするために、ダイナミックラッチ回路を構成する全てのＭＯＳトランジスタのしきい値電圧を低く設定すると、伝送ゲート５のＭＯＳトランジスタのリーク電流が増加する。このため、伝送ゲート５のオフ時にキャパシタＣ２の充電電荷が流れ出て、キャパシタＣ２はデータを安定して保持することができなくなり、ラッチ回路が誤動作してしまう。
すなわち、従来のダイナミックラッチ回路では、ＭＯＳトランジスタのしきい値電圧を低く設定することができず、低電圧で高速動作させることができないという不具合があった。
そこで、本発明の目的は、上記の点に鑑み、低電圧で高速動作できるラッチ回路およびそれを用いたフリップフロップ回路を提供することにある。
上記の課題を解決し本発明の目的を達成するために、請求項１〜請求項６に係る発明は以下のような構成からなる。
すなわち、請求項１に係る発明は、クロック信号に同期してオンオフ動作するとともにＭＯＳトランジスタから構成するスイッチ回路と、このスイッチ回路の後段に接続されてＭＯＳトランジスタから構成するインバータ回路と、前記スイッチ回路と前記インバータ回路との間に設けられデータを記憶するメモリ要素回路と、を備え、前記クロック信号が第１レベルのときには、前記スイッチ回路はオンして入力データを通過させて前記メモリ要素回路の記憶データを更新し、前記インバータ回路はその更新データを反転出力するようにし、一方、前記クロック信号が第２レベルのときには、前記スイッチ回路はオフして前記メモリ要素回路は記憶データを保持し、前記インバータ回路はその保持データを反転出力するようにし、さらに、前記スイッチ回路を構成するＭＯＳトランジスタのしきい値電圧の絶対値を、前記インバータ回路を構成するＭＯＳトランジスタのしきい値電圧の絶対値よりも相対的に大きくするようにした。
このような構成のラッチ回路によれば、スイッチ回路のオフ時にメモリ要素回路の記憶データを安定して保持でき、かつ、クロック信号が第１レベルに変化するときに入力データが出力端子に出力されるまでの遅延時間を短くできる。
すなわち、請求項１に係る発明は、クロック信号に同期してオンオフ動作するとともにＭＯＳトランジスタから構成するスイッチ回路と、このスイッチ回路の後段に接続されてＭＯＳトランジスタから構成するインバータ回路と、前記スイッチ回路と前記インバータ回路との間に設けられデータを記憶するメモリ要素回路と、を備え、前記クロック信号が第１レベルのときには、前記スイッチ回路はオンして入力データを通過させて前記メモリ要素回路の記憶データを更新し、前記インバータ回路はその更新データを反転出力するようにし、一方、前記クロック信号が第２レベルのときには、前記スイッチ回路はオフして前記メモリ要素回路は記憶データを保持し、前記インバータ回路はその保持データを反転出力するようにし、さらに、前記スイッチ回路を構成するＭＯＳトランジスタのしきい値電圧の絶対値を、前記インバータ回路を構成するＭＯＳトランジスタのしきい値電圧の絶対値よりも相対的に大きくするようにした。
このような構成のラッチ回路によれば、スイッチ回路のオフ時にメモリ要素回路の記憶データを安定して保持でき、かつ、クロック信号が第１レベルに変化するときに入力データが出力端子に出力されるまでの遅延時間を短くできる。
また、請求項２に係る発明は、クロック信号に同期してオンオフ動作するとともにＭＯＳトランジスタから構成するスイッチ回路と、このスイッチ回路の後段に接続されるインバータ回路と、前記スイッチ回路と前記インバータ回路との間に設けられデータを記憶するメモリ要素回路と、前記スイッチ回路の入力端子と前記インバータ回路の出力端子との間に接続され、前記クロック信号に同期してオンオフ動作するとともにＭＯＳトランジスタから構成するクロックドインバータ回路とを備え、前記クロック信号が第１レベルのときには、前記スイッチ回路はオンして入力データを通過させて前記メモリ要素回路の記憶データを更新するとともに、前記インバータ回路はその更新データを反転出力し、かつ、前記クロックドインバータ回路はオンして前記入力データを反転出力するようにし、一方、前記クロック信号が第２レベルのときには、前記スイッチ回路はオフして前記メモリ要素回路は記憶データを保持するとともに、前記インバータ回路はその記憶データを反転出力し、かつ、前記クロックドインバータ回路はオフして前記入力データの出力を停止するようにし、さらに、前記スイッチ回路を構成するＭＯＳトランジスタのしきい値電圧の絶対値を、前記クロックドインバータ回路を構成するＭＯＳトランジスタのしきい値電圧の絶対値よりも相対的に大きくするようにした。
このような構成のラッチ回路によれば、スイッチ回路のオフ時にメモリ要素回路の記憶データを安定して保持できる。また、クロック信号が第１レベルに変化するときには、入力データがクロックドインバータ回路で反転出力されるので、クロック信号が第１レベルに変化するときにその入力データが出力端子に出力されるまでの遅延時間を短くすることができる。
また、請求項３に係る発明は、クロック信号に同期してオンオフ動作するとともにＭＯＳトランジスタから構成するスイッチ回路と、このスイッチ回路の後段に接続され、前記クロック信号に同期してオンオフ動作する第１クロックドインバータ回路と、前記スイッチ回路と前記第１クロックドインバータ回路との間に設けられデータを記憶するるメモリ要素回路と、前記スイッチ回路の入力端子と前記第１クロックドインバータ回路の出力端子との間に接続され、前記クロック信号に同期してオンオフ動作するとともにＭＯＳトランジスタから構成する第２クロックドインバータ回路とを備え、前記クロック信号が第１レベルのときには、前記スイッチ回路はオンして入力データを通過させて前記メモリ要素回路の記憶データを更新するとともに、前記第１クロックドインバータ回路はオフして出力を停止し、かつ、前記第２クロックドインバータ回路はオンして前記入力データを反転出力するようにし、一方、前記クロック信号が第２レベルのときには、前記スイッチ回路をオフして前記メモリ要素回路は記憶データを保持するとともに、前記第１クロックドインバータ回路はオンしてその記憶データを反転出力し、かつ、前記第２クロックドインバータ回路はオフして出力を停止するようにし、さらに、前記スイッチ回路を構成するＭＯＳトランジスタのしきい値電圧の絶対値を、前記第２クロックドインバータ回路を構成するＭＯＳトランジスタのしきい値電圧の絶対値よりも相対的に大きくするようにした。
このような構成のラッチ回路によれば、スイッチ回路のオフ時にメモリ要素回路の記憶データを安定して保持できる。また、クロック信号が第１レベルに変化したときに入力データが第２クロックドインバータ回路を通過して出力端子へ出力され、このとき、第１クロックドインバータ回路がオフして第１クロックドインバータ回路と第２クロックドインバータ回路の出力が衝突しないので、クロック信号が第１レベルに変化してから入力データが出力端子に出力するまでの遅延時間を短くできる。
また、請求項４に係る発明は、請求項１乃至請求項３うちのいずれかに記載のラッチ回路において、前記ラッチ回路は、正電源電圧と負電源電圧との間で駆動するようにし、前記スイッチ回路は、１つのＮＭＯＳトランジスタにより構成するようにし、かつ、前記ＮＭＯＳトランジスタがオンのときにはそのゲート電位が前記正電源電圧よりも高くなるようにした。
このような構成のラッチ回路によれば、スイッチ回路が安定した信号をドライブしかつ構成トランジスタ数が少なくレイアウト面積の削減において有利なラッチ回路を実現できる。
このような構成のラッチ回路によれば、スイッチ回路が安定した信号をドライブしかつ構成トランジスタ数が少なくレイアウト面積の削減において有利なラッチ回路を実現できる。
また、請求項５に係る発明は、請求項１乃至請求項３うちのいずれかに記載のラッチ回路において、前記ラッチ回路は、正電源電圧と負電源電圧との間で駆動するようにし、前記スイッチ回路は、１つのＰＭＯＳトランジスタにより構成するようにし、かつ、前記ＰＭＯＳトランジスタがオンのときにはそのゲート電位が前記負電源電圧よりも低くなるようにした。
このような構成のラッチ回路によれば、スイッチ回路が安定した信号をドライブしかつ構成トランジスタ数が少なくレイアウト面積の削減において有利なラッチ回路を実現できる。
このような構成のラッチ回路によれば、スイッチ回路が安定した信号をドライブしかつ構成トランジスタ数が少なくレイアウト面積の削減において有利なラッチ回路を実現できる。
さらに、請求項６に係る発明は、入力データをクロック信号に同期して取り込んで記憶するマスタ記憶回路と、このマスタ記憶回路に記憶されたデータを前記クロック信号に同期して取り込んで記憶するスレーブ記憶回路とを備え、前記マスタ記憶回路は、前記クロック信号が第２レベルのときに前記入力データに従って記憶データを更新するとともにその更新データを出力し、前記クロック信号が第１レベルのときに記憶データに従って出力を行い、前記スレーブ記憶回路は、前記クロック信号が第１レベルのときに前記マスタ記憶回路からのデータに従って記憶データを更新するとともにその更新データを出力し、前記クロック信号が第２レベルのときに記憶データに従って出力を行い、前記スレーブ記憶回路が請求項１乃至請求項５のうちのいずれかに記載のラッチ回路から構成するようにした。
このような構成のフリップフロップ回路によれば、請求項１〜請求項５に係るラッチ回路と同様の効果を持つフリップフロップ回路が実現できる。
このような構成のフリップフロップ回路によれば、請求項１〜請求項５に係るラッチ回路と同様の効果を持つフリップフロップ回路が実現できる。
本発明によれば、低電圧で高速動作するラッチ回路およびそれを用いたフリップフロップ回路を実現できる。
以下、本発明の実施形態について、図面を参照して説明する。
（ラッチ回路の第１実施形態）
本発明のラッチ回路の第１実施形態の構成について、図１を参照して説明する。
この第１実施形態に係るラッチ回路はダイナミックラッチ回路であり、図１に示すように、スイッチ制御回路２４と、クロック信号ＣＫに同期してオンオフ動作しスイッチ回路として機能する伝送ゲート５と、この伝送ゲート５の後段に接続されるインバータ回路６と、伝送ゲート５とインバータ回路６Ａとの間に設けられデータを記憶するメモリ要素回路であるキャパシタＣ２とを備え、伝送ゲート５はスイッチ制御回路２４によりオンオフ制御されるように構成する。
（ラッチ回路の第１実施形態）
本発明のラッチ回路の第１実施形態の構成について、図１を参照して説明する。
この第１実施形態に係るラッチ回路はダイナミックラッチ回路であり、図１に示すように、スイッチ制御回路２４と、クロック信号ＣＫに同期してオンオフ動作しスイッチ回路として機能する伝送ゲート５と、この伝送ゲート５の後段に接続されるインバータ回路６と、伝送ゲート５とインバータ回路６Ａとの間に設けられデータを記憶するメモリ要素回路であるキャパシタＣ２とを備え、伝送ゲート５はスイッチ制御回路２４によりオンオフ制御されるように構成する。
また、この第１実施形態では、伝送ゲート５を構成するＭＯＳトランジスタのしきい値電圧の絶対値を、インバータ回路６Ａを構成するＭＯＳトランジスタのしきい値電圧の絶対値よりも相対的に大きく設定するようにした。すなわち、伝送ゲート５は高しきい値電圧のＭＯＳトランジスタからなり、インバータ回路６は低しきい値電圧のＭＯＳトランジスタからなる。
さらに、この第１実施形態は、正電源電圧ＶＤＤと負電源電圧ＶＳＳとの間で駆動するようになっており、しかもその電源電圧が例えば３Ｖ以下というように低電圧で駆動するようになっている。
さらに、この第１実施形態は、正電源電圧ＶＤＤと負電源電圧ＶＳＳとの間で駆動するようになっており、しかもその電源電圧が例えば３Ｖ以下というように低電圧で駆動するようになっている。
従って、第１実施形態と図１１に示す従来のダイナミックラッチ回路との構成の相違点は、インバータ回路６Ａを低しきい値電圧のＭＯＳトランジスタＭ１’，Ｍ２’で構成するようにしたことである。
さらに詳述すると、スイッチ制御回路２４は、クロック入力端子２３に入力されるクロック信号ＣＫを反転して反転信号ＣＫ１を生成するインバータ回路７と、そのインバータ回路７の生成した反転信号ＣＫ１を反転して非反転信号ＣＫ２を生成するインバータ回路８とからなる。
さらに詳述すると、スイッチ制御回路２４は、クロック入力端子２３に入力されるクロック信号ＣＫを反転して反転信号ＣＫ１を生成するインバータ回路７と、そのインバータ回路７の生成した反転信号ＣＫ１を反転して非反転信号ＣＫ２を生成するインバータ回路８とからなる。
伝送ゲート５は、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとを並列接続したものであり、その入力側が入力データＤが供給されるデータ入力端子２１に接続され、その出力側が後段のインバータ回路６Ａの入力側に接続されている。伝送ゲート５を構成するＰＭＯＳトランジスタとＮＭＯＳトランジスタとには、スイッチ制御回路２４からの反転信号ＣＫ１と非反転信号ＣＫ２とが供給され、これにより伝送ゲート５のオンオフ制御が行われるようになっている。
ここで、伝送ゲート５を構成するＭＯＳトランジスタは、しきい値電圧が例えば０．８〔Ｖ〕程度というように、高しきい値電圧のＭＯＳトランジスタからなる。
キャパシタＣ２は、伝送ゲート５とインバータ回路６との間に形成される容量である。すなわち、キャパシタＣ２は、伝送ゲート５とインバータ回路６との間のノードに寄生する寄生容量であり、その一端側がそのノードに接続され、その他端側が接地されている。このキャパシタＣ２は、データ入力端子２１に入力される入力データＤを記憶する機能を有し、メモリ要素回路を形成する。
キャパシタＣ２は、伝送ゲート５とインバータ回路６との間に形成される容量である。すなわち、キャパシタＣ２は、伝送ゲート５とインバータ回路６との間のノードに寄生する寄生容量であり、その一端側がそのノードに接続され、その他端側が接地されている。このキャパシタＣ２は、データ入力端子２１に入力される入力データＤを記憶する機能を有し、メモリ要素回路を形成する。
インバータ回路６Ａは、ＰＭＯＳトランジスタＭ１’とＮＭＯＳトランジスタＭ２’とから構成するＣＭＯＳインバータ回路からなり、キャパシタＣ２に記憶されるデータを反転して出力するものである。インバータ回路６Ａの出力側は、データ出力端子２２に接続されている。
ここで、インバータ回路６Ａを構成するＭＯＳトランジスタＭ１’，Ｍ２’は、しきい値電圧が例えば０．３〔Ｖ〕程度というように、低しきい値電圧のＭＯＳトランジスタからなる。
ここで、インバータ回路６Ａを構成するＭＯＳトランジスタＭ１’，Ｍ２’は、しきい値電圧が例えば０．３〔Ｖ〕程度というように、低しきい値電圧のＭＯＳトランジスタからなる。
次に、このような構成からなる第１実施形態の動作例について、図２を参照して説明する。
いま、時刻ｔ１における入力データＤをデータＤＡＴＡ１とすると、時刻ｔ１以前のクロック信号ＣＫが第２レベルであるＬレベルのときには、伝送ゲート５はオフとなり、キャパシタＣ２に保持されているデータＤＡＴＡ０がインバータ回路６Ａで反転されて、インバータ回路６Ａの出力Ｑは反転データＤＡＴＡ０＿Ｎとなる。
いま、時刻ｔ１における入力データＤをデータＤＡＴＡ１とすると、時刻ｔ１以前のクロック信号ＣＫが第２レベルであるＬレベルのときには、伝送ゲート５はオフとなり、キャパシタＣ２に保持されているデータＤＡＴＡ０がインバータ回路６Ａで反転されて、インバータ回路６Ａの出力Ｑは反転データＤＡＴＡ０＿Ｎとなる。
次に、時刻ｔ１でクロック信号ＣＫが第１レベルであるＨレベルに変化すると、伝送ゲート５はオンとなり、入力データＤＡＴＡ１が伝送ゲート５を通過してキャパシタＣ２の保持データＤＡＴＡ０がデータＤＡＴＡ１に更新され、この更新データＤＡＴＡ１がインバータ回路６Ａで反転されて、インバータ回路６Ａの出力Ｑが反転データＤＡＴＡ１＿Ｎとなる。
さらに、クロック信号ＣＫが再びＬレベルになると、キャパシタＣ２に保持されているデータＤＡＴＡ１がインバータ回路６Ａで反転されて、インバータ回路６Ａの出力Ｑが反転データＤＡＴＡ１＿Ｎとなる。
以後、クロック信号ＣＫがＬレベルとＨレベルになるたびに、上記の動作を繰り返すことになる。
さらに、クロック信号ＣＫが再びＬレベルになると、キャパシタＣ２に保持されているデータＤＡＴＡ１がインバータ回路６Ａで反転されて、インバータ回路６Ａの出力Ｑが反転データＤＡＴＡ１＿Ｎとなる。
以後、クロック信号ＣＫがＬレベルとＨレベルになるたびに、上記の動作を繰り返すことになる。
以上説明したように、この第１実施形態では、伝送ゲート５を高しきい値電圧のＭＯＳトランジスタで構成したので、伝送ゲート５のオフ時に漏れ電流を防止でき、キャパシタＣ２はデータを確実に保持できる。また、インバータ回路６Ａを低しきい値電圧のＭＯＳトランジスタで構成したので、クロック信号ＣＫがＨレベルになってからデータ入力端子２１の入力データＤがデータ出力端子２２に出力されるまでの遅延時間Ｔｂ（図２参照）を、従来のダイナミックラッチ回路における遅延時間Ｔａ（図１２参照）と比較して短縮できる。
なお、この第１実施形態では、メモリ要素回路が、寄生容量Ｃ２によるダイナミックメモリの場合について説明したが、これに代えてインバータ回路などを用いた正帰還ループによるスタティックメモリでも良い。この点については、後述の第２実施形態〜第５実施形態についても同様である。
（ラッチ回路の第２実施形態）
本発明のラッチ回路の第２実施形態の構成について、図３を参照して説明する。
この第２実施形態に係るラッチ回路はダイナミックラッチ回路であり、図３に示すように、スイッチ制御回路２４と、クロック信号ＣＫに同期してオンオフ動作しスイッチ回路として機能する伝送ゲート５と、この伝送ゲート５の後段に接続されるインバータ回路６と、伝送ゲート５とインバータ回路６との間に設けられデータを記憶するメモリ要素回路であるキャパシタＣ２と、データ入力端子２１とデータ出力端子２２との間に接続されるクロックドインバータ回路９とを備え、伝送ゲート５およびクロックドインバータ回路９がスイッチ制御回路２４によりそれぞれオンオフ制御されるように構成する。
本発明のラッチ回路の第２実施形態の構成について、図３を参照して説明する。
この第２実施形態に係るラッチ回路はダイナミックラッチ回路であり、図３に示すように、スイッチ制御回路２４と、クロック信号ＣＫに同期してオンオフ動作しスイッチ回路として機能する伝送ゲート５と、この伝送ゲート５の後段に接続されるインバータ回路６と、伝送ゲート５とインバータ回路６との間に設けられデータを記憶するメモリ要素回路であるキャパシタＣ２と、データ入力端子２１とデータ出力端子２２との間に接続されるクロックドインバータ回路９とを備え、伝送ゲート５およびクロックドインバータ回路９がスイッチ制御回路２４によりそれぞれオンオフ制御されるように構成する。
また、この第２実施形態では、伝送ゲート５およびインバータ回路６を構成する各ＭＯＳトランジスタのしきい値電圧の絶対値を、クロックドインバータ回路９を構成するＭＯＳトランジスタのしきい値電圧の絶対値よりも相対的に大きく設定するようにした。すなわち、伝送ゲート５およびインバータ回路６は高しきい値電圧のＭＯＳトランジスタからなり、クロックドインバータ回路９は低しきい値電圧のＭＯＳトランジスタからなる。
さらに、この第２実施形態は、正電源電圧ＶＤＤと負電源電圧ＶＳＳとの間で駆動するようになっており、しかも低電圧で駆動するようになっている。
従って、第２実施形態と図１１に示す従来のダイナミックラッチ回路との構成の相違点は、クロックドインバータ回路９を追加するとともに、そのクロックドインバータ回路９を低しきい値電圧のＭＯＳトランジスタＭ９１〜Ｍ９４で構成していることである。
従って、第２実施形態と図１１に示す従来のダイナミックラッチ回路との構成の相違点は、クロックドインバータ回路９を追加するとともに、そのクロックドインバータ回路９を低しきい値電圧のＭＯＳトランジスタＭ９１〜Ｍ９４で構成していることである。
スイッチ制御回路２４は、クロック入力端子２３に入力されるクロック信号ＣＫを反転して反転信号ＣＫ１を生成するインバータ回路７と、このインバータ回路７の生成した反転信号ＣＫ１を反転して非反転信号ＣＫ２を生成するインバータ回路８とからなる。
伝送ゲート５は、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとを並列接続したものであり、その入力側が入力データＤが供給されるデータ入力端子２１に接続され、その出力側が後段のインバータ回路６の入力側に接続されている。伝送ゲート５を構成するＰＭＯＳトランジスタとＮＭＯＳトランジスタとには、スイッチ制御回路２４からの反転信号ＣＫ１と非反転信号ＣＫ２とが供給され、これにより伝送ゲート５のオンオフ制御が行われるようになっている。
伝送ゲート５は、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとを並列接続したものであり、その入力側が入力データＤが供給されるデータ入力端子２１に接続され、その出力側が後段のインバータ回路６の入力側に接続されている。伝送ゲート５を構成するＰＭＯＳトランジスタとＮＭＯＳトランジスタとには、スイッチ制御回路２４からの反転信号ＣＫ１と非反転信号ＣＫ２とが供給され、これにより伝送ゲート５のオンオフ制御が行われるようになっている。
ここで、伝送ゲート５を構成するＭＯＳトランジスタは、しきい値電圧が例えば０．８〔Ｖ〕程度というように、高しきい値電圧のＭＯＳトランジスタからなる。
キャパシタＣ２は、伝送ゲート５とインバータ回路６との間のノードに寄生する寄生容量であり、その一端側がそのノードに接続され、その他端側が接地されている。このキャパシタＣ２は、データ入力端子２１に入力される入力データＤを記憶する機能を有し、メモリ要素回路を形成する。
キャパシタＣ２は、伝送ゲート５とインバータ回路６との間のノードに寄生する寄生容量であり、その一端側がそのノードに接続され、その他端側が接地されている。このキャパシタＣ２は、データ入力端子２１に入力される入力データＤを記憶する機能を有し、メモリ要素回路を形成する。
インバータ回路６は、ＰＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ２とから構成するＣＭＯＳインバータ回路からなり、キャパシタＣ２に記憶されるデータを反転して出力するものである。インバータ回路６の出力側は、データ出力端子２２に接続されている。
クロックドインバータ回路９は、ＰＭＯＳトランジスタＭ９４、ＰＭＯＳトランジスタＭ９３、ＮＭＯＳトランジスタＭ９２、およびＮＭＯＳトランジスタＭ９１を直列に接続し、そのＰＭＯＳトランジスタＭ９４のソースに正電源電圧ＶＤＤを印加するとともに、そのＮＭＯＳトランジスタＭ９１のソースが共通接続部に接地されている。
クロックドインバータ回路９は、ＰＭＯＳトランジスタＭ９４、ＰＭＯＳトランジスタＭ９３、ＮＭＯＳトランジスタＭ９２、およびＮＭＯＳトランジスタＭ９１を直列に接続し、そのＰＭＯＳトランジスタＭ９４のソースに正電源電圧ＶＤＤを印加するとともに、そのＮＭＯＳトランジスタＭ９１のソースが共通接続部に接地されている。
ＰＭＯＳトランジスタＭ９４およびＮＭＯＳトランジスタＭ９１の各ゲートは、データ入力端子２１に接続され、入力データＤが入力されるようになっている。また、ＰＭＯＳトランジスタＭ９３のゲートには、スイッチ制御回路２４からの反転信号ＣＫ１が供給され、ＮＭＯＳトランジスタＭ９２のゲートには、スイッチ制御回路２４からの非反転信号ＣＫ２が供給されるようになっている。さらに、ＰＭＯＳトランジスタＭ９３とＮＭＯＳトランジスタＭ９２との共通接続部は、データ出力端子２２と接続されている。
ここで、クロックドインバータ回路９を構成するＭＯＳトランジスタＭ９１〜Ｍ９４は、しきい値電圧が例えば０．３〔Ｖ〕程度というように、低しきい値電圧のＭＯＳトランジスタからなる。
ここで、クロックドインバータ回路９を構成するＭＯＳトランジスタＭ９１〜Ｍ９４は、しきい値電圧が例えば０．３〔Ｖ〕程度というように、低しきい値電圧のＭＯＳトランジスタからなる。
次に、このような構成からなる第２実施形態の動作例について、図２を参照して説明する。
いま、時刻ｔ１における入力データＤをＤＡＴＡ１とすると、時刻ｔ１以前のクロック信号ＣＫがＬレベルのときには伝送ゲート５はオフし、キャパシタＣ２に保持されているデータＤＡＴＡ０がインバータ回路６で反転されて、インバータ回路６の出力Ｑは反転データであるＤＡＴＡ０＿Ｎとなる。このとき、クロックドインバータ回路９はオフの状態にあり、入力データＤであるＤＡＴＡ１の出力は行わない。
いま、時刻ｔ１における入力データＤをＤＡＴＡ１とすると、時刻ｔ１以前のクロック信号ＣＫがＬレベルのときには伝送ゲート５はオフし、キャパシタＣ２に保持されているデータＤＡＴＡ０がインバータ回路６で反転されて、インバータ回路６の出力Ｑは反転データであるＤＡＴＡ０＿Ｎとなる。このとき、クロックドインバータ回路９はオフの状態にあり、入力データＤであるＤＡＴＡ１の出力は行わない。
次に、時刻ｔ１でクロック信号ＣＫがＨレベルに変化すると、伝送ゲート５はオンになり、データ入力端子２１の入力データＤであるＤＡＴＡ１が伝送ゲート５を通過してキャパシタＣ２のデータがＤＡＴＡ０からＤＡＴＡ１に更新され、この更新データＤＡＴＡ１がインバータ回路６で反転されて、インバータ回路６の出力ＱはＤＡＴＡ１＿Ｎとなる。このとき、クロックドインバータ回路９はオンになり、入力データＤであるＤＡＴＡ１を反転させ、この反転させたデータＤＡＴＡ１＿Ｎをインバータ回路６と並列にデータ出力端子２２へ出力する。
その後、クロック信号ＣＫが再びＬレベルになると、キャパシタＣ２に保持されているデータＤＡＴＡ１がインバータ回路６で反転されて、インバータ回路６の出力Ｑが反転データＤＡＴＡ１＿Ｎとなる。このとき、クロックドインバータ回路９はオフとなり、入力データＤの出力は行わない。
以後、クロック信号ＣＫのＬレベル、Ｈレベルごとに、上記のような動作を繰り返すことになる。
以後、クロック信号ＣＫのＬレベル、Ｈレベルごとに、上記のような動作を繰り返すことになる。
ここで、クロック信号ＣＫが第１レベルであるＨレベルに変化してからデータ入力端子２１の入力データＤをデータ出力端子２２に伝搬する２つの経路（パス）に注目する。経路１０は従来のダイナミックラッチ回路と同じく伝送ゲート５とインバータ回路６を通過するものであり、経路１１はクロックドインバータ回路９を通過するものである。
２つの経路１０、１１について、クロック信号ＣＫがＨレベルになってからデータ入力端子２１の入力データＤがデータ出力端子２２に出力されるまでの遅延時間を比較すると、伝送ゲート５とインバータ回路６が高しきい値電圧のＭＯＳトランジスタで構成されるのに対して、クロックドインバータ回路９は低しきい値電圧のＭＯＳトランジスタにより構成されるため、経路１１の遅延時間の方が短い。
２つの経路１０、１１について、クロック信号ＣＫがＨレベルになってからデータ入力端子２１の入力データＤがデータ出力端子２２に出力されるまでの遅延時間を比較すると、伝送ゲート５とインバータ回路６が高しきい値電圧のＭＯＳトランジスタで構成されるのに対して、クロックドインバータ回路９は低しきい値電圧のＭＯＳトランジスタにより構成されるため、経路１１の遅延時間の方が短い。
ただし、このとき経路１０の出力と経路１１の出力が衝突するため、経路１１の出力を有効にするためにクロックドインバータ回路９の出力パワーをインバータ回路６の出力パワーに比べて充分に大きくしておくことが望ましい。
つまり、この第２実施形態のダイナミックラッチ回路によれば、クロック信号ＣＫがＨレベルになってからデータ入力端子２１の入力データがデータ出力端子２２に出力されるまでの遅延時間を、従来のダイナミックラッチ回路と比較して経路１０による遅延時間と経路１１による遅延時間との差分だけ短縮できる。
つまり、この第２実施形態のダイナミックラッチ回路によれば、クロック信号ＣＫがＨレベルになってからデータ入力端子２１の入力データがデータ出力端子２２に出力されるまでの遅延時間を、従来のダイナミックラッチ回路と比較して経路１０による遅延時間と経路１１による遅延時間との差分だけ短縮できる。
（ラッチ回路の第３実施形態）
本発明のラッチ回路の第３実施形態の構成について、図４を参照して説明する。
この第３実施形態に係るラッチ回路はダイナミックラッチ回路であり、図３に示す第２実施形態のインバータ回路６を、図４に示すようにクロックドインバータ回路１２に置き換えるようにしたものである。
すなわち、この第３実施形態は、図４に示すように、スイッチ制御回路２４と、クロック信号ＣＫに同期してオンオフ動作しスイッチ回路として機能する伝送ゲート５と、この伝送ゲート５の後段に接続されるクロックドインバータ回路１２と、伝送ゲート５とインバータ回路６との間に設けられデータを記憶するメモリ要素回路であるキャパシタＣ２と、データ入力端子２１とデータ出力端子２２との間に接続されるクロックドインバータ回路９とを備え、伝送ゲート５、クロックドインバータ回路１２、およびクロックドインバータ回路９がスイッチ制御回路２４によりそれぞれオンオフ制御されるように構成している。
本発明のラッチ回路の第３実施形態の構成について、図４を参照して説明する。
この第３実施形態に係るラッチ回路はダイナミックラッチ回路であり、図３に示す第２実施形態のインバータ回路６を、図４に示すようにクロックドインバータ回路１２に置き換えるようにしたものである。
すなわち、この第３実施形態は、図４に示すように、スイッチ制御回路２４と、クロック信号ＣＫに同期してオンオフ動作しスイッチ回路として機能する伝送ゲート５と、この伝送ゲート５の後段に接続されるクロックドインバータ回路１２と、伝送ゲート５とインバータ回路６との間に設けられデータを記憶するメモリ要素回路であるキャパシタＣ２と、データ入力端子２１とデータ出力端子２２との間に接続されるクロックドインバータ回路９とを備え、伝送ゲート５、クロックドインバータ回路１２、およびクロックドインバータ回路９がスイッチ制御回路２４によりそれぞれオンオフ制御されるように構成している。
また、この第３実施形態では、伝送ゲート５およびクロックドインバータ回路１２を構成する各ＭＯＳトランジスタのしきい値電圧の絶対値を、クロックドインバータ回路９を構成するＭＯＳトランジスタのしきい値電圧の絶対値よりも相対的に大きく設定するようにした。すなわち、伝送ゲート５およびクロックドインバータ回路１２は高しきい値電圧のＭＯＳトランジスタからなり、クロックドインバータ回路９は低しきい値電圧のＭＯＳトランジスタからなる。
さらに、この第３実施形態は、正電源電圧ＶＤＤと負電源電圧ＶＳＳとの間で駆動するようになっており、しかも低電圧で駆動するようになっている。
クロックインバータ回路１２は、ＰＭＯＳトランジスタＭ１４、ＰＭＯＳトランジスタＭ１３、ＮＭＯＳトランジスタＭ１２、およびＮＭＯＳトランジスタＭ１１を直列に接続し、そのＰＭＯＳトランジスタＭ１４のソースに正電源電圧ＶＤＤを印加するとともに、そのＮＭＯＳトランジスタＭ１１のソースが接地されている。
クロックインバータ回路１２は、ＰＭＯＳトランジスタＭ１４、ＰＭＯＳトランジスタＭ１３、ＮＭＯＳトランジスタＭ１２、およびＮＭＯＳトランジスタＭ１１を直列に接続し、そのＰＭＯＳトランジスタＭ１４のソースに正電源電圧ＶＤＤを印加するとともに、そのＮＭＯＳトランジスタＭ１１のソースが接地されている。
ＰＭＯＳトランジスタＭ１４およびＮＭＯＳトランジスタＭ１１の各ゲートは、伝送ゲート５の出力側およびキャパシタＣ２の一端側に接続され、キャパシタＣ２の記憶データが入力されるようになっている。また、ＮＭＯＳトランジスタＭ１２のゲートには、スイッチ制御回路２４からの反転信号ＣＫ１が供給され、ＰＭＯＳトランジスタＭ１３のゲートには、スイッチ制御回路２４からの非反転信号ＣＫ２が供給されるようになっている。さらに、ＰＭＯＳトランジスタＭ１３とＮＭＯＳトランジスタＭ１２との共通接続部は、データ出力端子２２と接続されている。
なお、第３実施形態は、上記のように、図３に示すインバータ回路６を図４に示すクロックドインバータ回路１２に置き換えた点を除けば、その他の構成は第２実施形態の構成と同様であるので、同一の構成要素には同一符号を付してその他の構成の詳細な説明は省略する。
なお、第３実施形態は、上記のように、図３に示すインバータ回路６を図４に示すクロックドインバータ回路１２に置き換えた点を除けば、その他の構成は第２実施形態の構成と同様であるので、同一の構成要素には同一符号を付してその他の構成の詳細な説明は省略する。
次に、このような構成からなる第３実施形態の動作例について、図２を参照して説明する。
いま、時刻ｔ１における入力データＤをＤＡＴＡ１とすると、時刻ｔ１以前のクロック信号ＣＫがＬレベルのときには伝送ゲート５はオフし、クロックドインバータ回路１２はオンしている。このため、キャパシタＣ２に保持されているデータＤＡＴＡ０はクロックドインバータ回路１２で反転されて、クロックドインバータ回路１２の出力Ｑは反転データＤＡＴＡ０＿Ｎとなる。このとき、クロックドインバータ回路９はオフであり、入力データＤの出力は行わない。
いま、時刻ｔ１における入力データＤをＤＡＴＡ１とすると、時刻ｔ１以前のクロック信号ＣＫがＬレベルのときには伝送ゲート５はオフし、クロックドインバータ回路１２はオンしている。このため、キャパシタＣ２に保持されているデータＤＡＴＡ０はクロックドインバータ回路１２で反転されて、クロックドインバータ回路１２の出力Ｑは反転データＤＡＴＡ０＿Ｎとなる。このとき、クロックドインバータ回路９はオフであり、入力データＤの出力は行わない。
次に、時刻ｔ１でクロック信号ＣＫがＨレベルに変化すると、伝送ゲート５はオンとなり、入力データＤＡＴＡ１が伝送ゲート５を通過してキャパシタＣ２の記憶データがＤＡＴＡ０からＤＡＴＡ１に更新されるが、クロックドインバータ回路１２はオフであり、その更新データＤＡＴＡ１の出力は行わない。このとき、クロックドインバータ回路９はオンになり、入力データＤであるＤＡＴＡ１を反転させ、この反転させたデータＤＡＴＡ１＿Ｎをデータ出力端子２２へ出力する。
その後、クロック信号ＣＫが再びＬレベルになると、クロックドインバータ回路１２はオンとなり、キャパシタＣ２に保持されているデータＤＡＴＡ１がクロックドインバータ回路１２で反転されて、クロックドインバータ回路１２の出力Ｑが反転データＤＡＴＡ１＿Ｎとなる。このとき、クロックドインバータ回路９はオフとなり、入力データＤの出力は行わない。
以後、クロック信号ＣＫのＬレベル、Ｈレベルごとに、上記のような動作を繰り返すことになる。
ここで、第２実施形態と同様にクロック信号ＣＫがＨレベルに変化してからデータ入力端子２１の入力データＤをデータ出力端子２２に伝搬する経路に注目すると、伝送ゲート５とクロックドインバータ回路１２を通過する経路１０は、クロック信号ＣＫがＨレベルのときクロックドインバータ回路１２はオフしているため、入力データを出力しない。つまり、クロックドインバータ回路９を通過する経路１１のみ入力データを出力し、第２実施形態のようにデータの衝突がない。
つまり、この第３実施形態のダイナミックラッチ回路によれば、クロック信号ＣＫがＨレベルになってからデータ入力端子２１の入力データＤをデータ出力端子２２に伝搬するまでの遅延時間を、第２実施形態のダイナミックラッチ回路と比較して更に短縮することができる。
ここで、第２実施形態と同様にクロック信号ＣＫがＨレベルに変化してからデータ入力端子２１の入力データＤをデータ出力端子２２に伝搬する経路に注目すると、伝送ゲート５とクロックドインバータ回路１２を通過する経路１０は、クロック信号ＣＫがＨレベルのときクロックドインバータ回路１２はオフしているため、入力データを出力しない。つまり、クロックドインバータ回路９を通過する経路１１のみ入力データを出力し、第２実施形態のようにデータの衝突がない。
つまり、この第３実施形態のダイナミックラッチ回路によれば、クロック信号ＣＫがＨレベルになってからデータ入力端子２１の入力データＤをデータ出力端子２２に伝搬するまでの遅延時間を、第２実施形態のダイナミックラッチ回路と比較して更に短縮することができる。
（ラッチ回路の第４実施形態）
本発明のラッチ回路の第４実施形態の構成について、図５を参照して説明する。
この第４実施形態に係るラッチ回路はダイナミックラッチ回路であり、図３に示す第２実施形態を基本とし、図３に示すスイッチ制御回路２４と伝送ゲート５とを、図５に示すようにスイッチ制御回路２４ＡとＮＭＯＳトランジスタのみで構成する伝送ゲート５１とに置き換えるようにしたものである。
本発明のラッチ回路の第４実施形態の構成について、図５を参照して説明する。
この第４実施形態に係るラッチ回路はダイナミックラッチ回路であり、図３に示す第２実施形態を基本とし、図３に示すスイッチ制御回路２４と伝送ゲート５とを、図５に示すようにスイッチ制御回路２４ＡとＮＭＯＳトランジスタのみで構成する伝送ゲート５１とに置き換えるようにしたものである。
すなわち、この第４実施形態は、図５に示すように、スイッチ制御回路２４Ａと、クロック信号ＣＫに同期してオンオフ動作しスイッチ回路として機能する伝送ゲート５１と、この伝送ゲート５１の後段に接続されるインバータ回路６と、伝送ゲート５１とインバータ回路６との間に設けられデータを記憶するメモリ要素回路であるキャパシタＣ２と、データ入力端子２１とデータ出力端子２２との間に接続されるクロックドインバータ回路９とを備え、伝送ゲート５１およびインバータ回路６がスイッチ制御回路２４Ａによりそれぞれオンオフ制御されるように構成する。
また、この第４実施形態では、伝送ゲート５１およびインバータ回路６を構成する各ＭＯＳトランジスタのしきい値電圧の絶対値を、クロックドインバータ回路９を構成するＭＯＳトランジスタのしきい値電圧の絶対値よりも相対的に大きく設定するようにした。すなわち、伝送ゲート５１およびインバータ回路６は高しきい値電圧のＭＯＳトランジスタから構成し、クロックドインバータ回路９は低しきい値電圧のＭＯＳトランジスタから構成する。
さらに、この第４実施形態は、正電源電圧ＶＤＤと負電源電圧ＶＳＳとの間で駆動するようになっており、しかも低電圧で駆動するようになっている。
スイッチ制御回路２４Ａは、クロック信号ＣＫを反転して反転信号ＣＫ１を生成するインバータ回路７と、反転信号ＣＫ１に反転して非反転信号ＣＫ２を生成する昇圧インバータ回路７８とからなる。
スイッチ制御回路２４Ａは、クロック信号ＣＫを反転して反転信号ＣＫ１を生成するインバータ回路７と、反転信号ＣＫ１に反転して非反転信号ＣＫ２を生成する昇圧インバータ回路７８とからなる。
昇圧インバータ回路７８は、自己が生成する非反転信号ＣＫ２がＨレベルのときに、その非反転信号ＣＫ２のＨレベルの値が、正電源電圧ＶＤＤと伝送ゲート５１を構成するＮＭＯＳトランジスタのしきい値電圧Ｖｔｈｎとを加算した電圧値（ＶＤＤ＋Ｖｔｈｎ）以上に昇圧するようになっている。
このため、インバータ回路７は通常の正電源電圧ＶＤＤで駆動され、昇圧インバータ回路７８はその正電源電圧ＶＤＤよりも高い電源電圧で駆動されるようになっている。
るようになっている。
このため、インバータ回路７は通常の正電源電圧ＶＤＤで駆動され、昇圧インバータ回路７８はその正電源電圧ＶＤＤよりも高い電源電圧で駆動されるようになっている。
るようになっている。
伝送ゲート５１を構成するＮＭＯＳトランジスタは、そのソースがデータ入力端子２１に接続され、そのドレインがインバータ回路６の入力側およびキャパタＣ２の一端側に接続されている。また、そのＮＭＯＳトランジスタは、ゲートにスイッチ制御回路２４Ａからの非反転信号ＣＫ２が供給され、その非反転信号ＣＫ２によりオンオフ制御されるようになっている。
なお、第４実施形態は、上記のように、図３に示すスイッチ制御回路２４および伝送ゲート５を図５に示すようなスイッチ制御回路２４Ａおよび伝送ゲート５１に置き換えた点を除けば、その他の構成は第２実施形態の構成と同様であるので、同一の構成要素には同一符号を付してその他の構成の詳細な説明は省略する。
なお、第４実施形態は、上記のように、図３に示すスイッチ制御回路２４および伝送ゲート５を図５に示すようなスイッチ制御回路２４Ａおよび伝送ゲート５１に置き換えた点を除けば、その他の構成は第２実施形態の構成と同様であるので、同一の構成要素には同一符号を付してその他の構成の詳細な説明は省略する。
次に、このような構成からなる第４実施形態の動作例について、図２を参照して説明する。
いま、時刻ｔ１における入力データＤをＤＡＴＡ１とすると、時刻ｔ１以前のクロック信号ＣＫがＬレベルのときには伝送ゲート５１はオフし、キャパシタＣ２に保持されているデータＤＡＴＡ０がインバータ回路６で反転されて、インバータ回路６の出力Ｑは反転データであるＤＡＴＡ０＿Ｎとなる。このとき、クロックドインバータ回路９はオフの状態にあり、入力データＤであるＤＡＴＡ１の出力は行わない。
いま、時刻ｔ１における入力データＤをＤＡＴＡ１とすると、時刻ｔ１以前のクロック信号ＣＫがＬレベルのときには伝送ゲート５１はオフし、キャパシタＣ２に保持されているデータＤＡＴＡ０がインバータ回路６で反転されて、インバータ回路６の出力Ｑは反転データであるＤＡＴＡ０＿Ｎとなる。このとき、クロックドインバータ回路９はオフの状態にあり、入力データＤであるＤＡＴＡ１の出力は行わない。
次に、時刻ｔ１でクロック信号ＣＫがＨレベルに変化すると、伝送ゲート５１はオンになり、データ入力端子２１の入力データＤであるＤＡＴＡ１が伝送ゲート５１を通過してキャパシタＣ２のデータがＤＡＴＡ０からＤＡＴＡ１に更新され、この更新データＤＡＴＡ１がインバータ回路６で反転されて、インバータ回路６の出力Ｑは反転データＤＡＴＡ１＿Ｎとなる。このとき、クロックドインバータ回路９はオンになり、入力データＤであるＤＡＴＡ１を反転させ、この反転させたデータＤＡＴＡ１＿Ｎをインバータ回路６と並列にデータ出力端子２２へ出力する。
その後、クロック信号ＣＫが再びＬレベルになると、キャパシタＣ２に保持されているデータＤＡＴＡ１がインバータ回路６で反転されて、インバータ回路６の出力Ｑが反転データＤＡＴＡ１＿Ｎとなる。このとき、クロックドインバータ回路９はオフとなり、入力データＤの出力は行わない。
以後、クロック信号ＣＫのＬレベル、Ｈレベルごとに、上記のような動作を繰り返すことになる。
以後、クロック信号ＣＫのＬレベル、Ｈレベルごとに、上記のような動作を繰り返すことになる。
ここで、第２実施形態と同様に、クロック信号ＣＫがＨレベルに変化してからデータ入力端子２１の入力データＤをデータ出力端子２２に伝搬する２つの経路１０、１１に注目する。経路１０はＮＭＯＳトランジスタからなる伝送ゲート５１とインバータ回路６を通過するものであり、経路１１はクロックドインバータ回路９を通過するものである。経路１０は第２実施形態のダイナミックラッチ回路の経路１０と比べて、相補型ＭＯＳトランジスタによるトランスファーゲート５をＮＭＯＳトランジスタのみで構成される伝送ゲート５１に置き換えている。このため、データ入力端子２１の入力データＤがＬレベルの時の遅延時間は変わらないが、Ｈレベルの時の遅延時間が大きくなる。
しかし、経路１１の遅延時間は第２実施形態と変わらないため、クロックＣＫがＨレベルになってからデータ入力端子２１の入力データＤをデータ出力端子２２に伝搬するまでの遅延時間は第２実施形態のダイナミックラッチ回路と変わらない。また、伝送ゲート５１がオン状態であるときに、その伝送ゲート５１を構成するＭＯＳトランジスタのゲート電位が（ＶＤＤ＋Ｖｔｈｎ）以上になるので、伝送ゲート５１は安定したＨレベルを通過させることができる。
つまり、第４実施形態のダイナミックラッチ回路によれば、第２実施形態のダイナミックラッチ回路と比べてクロック信号ＣＫがＨレベルになってからデータ入力端子２１の入力データＤをデータ出力端子２２に伝搬するまでの遅延時間の短縮の効果は変わらず、回路を構成する素子を減少できる。
つまり、第４実施形態のダイナミックラッチ回路によれば、第２実施形態のダイナミックラッチ回路と比べてクロック信号ＣＫがＨレベルになってからデータ入力端子２１の入力データＤをデータ出力端子２２に伝搬するまでの遅延時間の短縮の効果は変わらず、回路を構成する素子を減少できる。
（ラッチ回路の第５実施形態）
本発明のラッチ回路の第５実施形態の構成について、図６を参照して説明する。
この第５実施形態に係るラッチ回路はダイナミックラッチ回路であり、図３に示す第２実施形態を基本とし、図３に示すスイッチ制御回路２４と伝送ゲート５とを、図６に示すようにスイッチ制御回路２４ＢとＰＭＯＳトランジスタのみで構成する伝送ゲート５２とに置き換えるようにしたものである。
本発明のラッチ回路の第５実施形態の構成について、図６を参照して説明する。
この第５実施形態に係るラッチ回路はダイナミックラッチ回路であり、図３に示す第２実施形態を基本とし、図３に示すスイッチ制御回路２４と伝送ゲート５とを、図６に示すようにスイッチ制御回路２４ＢとＰＭＯＳトランジスタのみで構成する伝送ゲート５２とに置き換えるようにしたものである。
すなわち、この第５実施形態は、図６に示すように、スイッチ制御回路２４Ｂと、クロック信号ＣＫに同期してオンオフ動作しスイッチ回路として機能する伝送ゲート５２と、この伝送ゲート５２の後段に接続されるインバータ回路６と、伝送ゲート５２とインバータ回路６との間に形成されデータを記憶するメモリ要素回路であるキャパシタＣ２と、データ入力端子２１とデータ出力端子２２との間に接続されるクロックドインバータ回路９とを備え、伝送ゲート５２およびインバータ回路６がスイッチ制御回路２４Ｂによりそれぞれオンオフ制御されるように構成する。
また、この第５実施形態では、伝送ゲート５２およびインバータ回路６を構成する各ＭＯＳトランジスタのしきい値電圧の絶対値を、クロックドインバータ回路９を構成するＭＯＳトランジスタのしきい値電圧の絶対値よりも相対的に大きく設定するようにした。すなわち、伝送ゲート５２およびインバータ回路６は高しきい値電圧のＭＯＳトランジスタから構成し、クロックドインバータ回路９は低しきい値電圧のＭＯＳトランジスタから構成する。
さらに、この第５実施形態は、正電源電圧ＶＤＤと負電源電圧ＶＳＳとの間で駆動するようになっており、しかも低電圧で駆動するようになっている。
スイッチ制御回路２４Ｂは、クロック信号ＣＫを反転して反転信号ＣＫ１を生成する降圧インバータ回路８７と、この降圧インバータ回路８７の生成する反転信号ＣＫ１を反転して非反転信号ＣＫ２を生成するインバータ回路８とからなる。
スイッチ制御回路２４Ｂは、クロック信号ＣＫを反転して反転信号ＣＫ１を生成する降圧インバータ回路８７と、この降圧インバータ回路８７の生成する反転信号ＣＫ１を反転して非反転信号ＣＫ２を生成するインバータ回路８とからなる。
降圧インバータ回路８７は、自己が生成する反転信号ＣＫ１がＬレベルのときに、その反転信号ＣＫ１のＬレベルの値が、負電源電圧ＶＳＳから伝送ゲート５２を構成するＰＭＯＳトランジスタのしきい値電圧Ｖｔｈｐを減算した電圧値（ＶＳＳ−Ｖｔｈｐ）以下に降圧するようになっている。
このため、降圧インバータ回路８７は通常の負電源電圧ＶＳＳよりも低い電源電圧で駆動され、インバータ回路８は通常の負電源電圧ＶＳＳで駆動されるようになっている。
このため、降圧インバータ回路８７は通常の負電源電圧ＶＳＳよりも低い電源電圧で駆動され、インバータ回路８は通常の負電源電圧ＶＳＳで駆動されるようになっている。
伝送ゲート５２を構成するＰＭＯＳトランジスタは、そのソースがデータ入力端子２１に接続され、そのドレインがインバータ回路６の入力側およびキャパタＣ２の一端側に接続されている。また、そのＰＭＯＳトランジスタは、ゲートにスイッチ制御回路２４Ｂからの反転信号ＣＫ１が供給され、その反転信号ＣＫ１によりオンオフ制御されるようになっている。
なお、第５実施形態は、上記のように、図３に示すスイッチ制御回路２４および伝送ゲート５を図６に示すようなスイッチ制御回路２４Ｂおよび伝送ゲート５２に置き換えた点を除けば、その他の構成は第２実施形態の構成と同様であるので、同一の構成要素には同一符号を付してその他の構成の詳細な説明は省略する。
なお、第５実施形態は、上記のように、図３に示すスイッチ制御回路２４および伝送ゲート５を図６に示すようなスイッチ制御回路２４Ｂおよび伝送ゲート５２に置き換えた点を除けば、その他の構成は第２実施形態の構成と同様であるので、同一の構成要素には同一符号を付してその他の構成の詳細な説明は省略する。
次に、このような構成からなる第５実施形態の動作例について、図２を参照して説明する。
いま、時刻ｔ１における入力データＤをＤＡＴＡ１とすると、時刻ｔ１以前のクロック信号ＣＫがＬレベルのときには伝送ゲート５２はオフし、キャパシタＣ２に保持されているデータＤＡＴＡ０がインバータ回路６で反転されて、インバータ回路６の出力Ｑは反転データであるＤＡＴＡ０＿Ｎとなる。このとき、クロックドインバータ回路９はオフの状態にあり、入力データＤであるＤＡＴＡ１の出力は行わない。
いま、時刻ｔ１における入力データＤをＤＡＴＡ１とすると、時刻ｔ１以前のクロック信号ＣＫがＬレベルのときには伝送ゲート５２はオフし、キャパシタＣ２に保持されているデータＤＡＴＡ０がインバータ回路６で反転されて、インバータ回路６の出力Ｑは反転データであるＤＡＴＡ０＿Ｎとなる。このとき、クロックドインバータ回路９はオフの状態にあり、入力データＤであるＤＡＴＡ１の出力は行わない。
次に、時刻ｔ１でクロック信号ＣＫがＨレベルに変化すると、伝送ゲート５２はオンになり、データ入力端子２１の入力データＤであるＤＡＴＡ１が伝送ゲート５２を通過してキャパシタＣ２のデータがＤＡＴＡ０からＤＡＴＡ１に更新され、この更新データＤＡＴＡ１がインバータ回路６で反転されて、インバータ回路６の出力Ｑは反転データＤＡＴＡ１＿Ｎとなる。このとき、クロックドインバータ回路９はオンになり、入力データＤであるＤＡＴＡ１を反転させ、この反転させたデータＤＡＴＡ１＿Ｎをインバータ回路６と並列にデータ出力端子２２へ出力する。
その後、クロック信号ＣＫが再びＬレベルになると、キャパシタＣ２に保持されているデータＤＡＴＡ１がインバータ回路６で反転されて、インバータ回路６の出力Ｑが反転データＤＡＴＡ１＿Ｎとなる。このとき、クロックドインバータ回路９はオフとなり、入力データＤの出力は行わない。
以後、クロック信号ＣＫのＬレベル、Ｈレベルごとに、上記のような動作を繰り返すことになる。
以後、クロック信号ＣＫのＬレベル、Ｈレベルごとに、上記のような動作を繰り返すことになる。
ここで、第２実施形態と同様にクロック信号ＣＫがＨレベルに変化してからデータ入力端子２１の入力データＤをデータ出力端子２２に伝搬する２つの経路１０、１１に注目する。経路１０はＰＭＯＳトランジスタ５２とインバータ回路６を通過する経路であり、経路１１はクロックドインバータ回路９を通過する経路である。
経路１０は第２実施形態のダイナミックラッチ回路の経路１０と比べて、相補型ＭＯＳトランジスタによる伝送ゲート５をＰＭＯＳトランジスタのみで構成する伝送ゲート５２に置き換えているので、データ入力端子２１の入力データＤがＨレベルの時の遅延時間は変わらないが、Ｌレベルの時の遅延時間が大きくなる。
経路１０は第２実施形態のダイナミックラッチ回路の経路１０と比べて、相補型ＭＯＳトランジスタによる伝送ゲート５をＰＭＯＳトランジスタのみで構成する伝送ゲート５２に置き換えているので、データ入力端子２１の入力データＤがＨレベルの時の遅延時間は変わらないが、Ｌレベルの時の遅延時間が大きくなる。
しかし、経路１１の遅延時間は第２実施形態と変わらないため、クロックＣＫがＨレベルになってからデータ入力端子２１の入力データＤをデータ出力端子２２に伝搬するまでの遅延時間は、第２実施形態のダイナミックラッチ回路と変わらない。また、伝送ゲート５２がオン状態であるときにその伝送ゲート５２を構成するＰＭＯＳトランジスタのゲート電位が（ＶＳＳ−Ｖｔｈｐ）以下になることから、伝送ゲート５２は安定したＬレベルを通過させることができる。
つまり、この第５実施形態のダイナミックラッチ回路によれば、第２実施形態のダイナミックラッチ回路と比べてクロック信号ＣＫがＨレベルになってからデータ入力端子２１の入力データＤをデータ出力端子２２に伝搬するまでの遅延時間の短縮の効果は変わらず、回路を構成する素子を減少できる。
つまり、この第５実施形態のダイナミックラッチ回路によれば、第２実施形態のダイナミックラッチ回路と比べてクロック信号ＣＫがＨレベルになってからデータ入力端子２１の入力データＤをデータ出力端子２２に伝搬するまでの遅延時間の短縮の効果は変わらず、回路を構成する素子を減少できる。
（フリップフロップ回路の実施形態）
次に、本発明のフリップフロップ回路の実施形態の構成について、図７を参照して説明する。
この実施形態に係るフリップフロップ回路はダイナミックフリップフロップ回路であり、図７に示すように、スイッチ制御回路３４と、データ入力端子３１からの入力データＤをクロック信号ＣＫに同期して取り込んで記憶するマスタ記憶回路１と、このマスタ記憶回路１に記憶されたデータをクロック信号ＣＫに同期して取り込んで記憶するスレーブ記憶回路２とを備え、マスタ記憶回路１およびスレーブ記憶回路２はスイッチ制御回路３４により制御されるようになっている。
次に、本発明のフリップフロップ回路の実施形態の構成について、図７を参照して説明する。
この実施形態に係るフリップフロップ回路はダイナミックフリップフロップ回路であり、図７に示すように、スイッチ制御回路３４と、データ入力端子３１からの入力データＤをクロック信号ＣＫに同期して取り込んで記憶するマスタ記憶回路１と、このマスタ記憶回路１に記憶されたデータをクロック信号ＣＫに同期して取り込んで記憶するスレーブ記憶回路２とを備え、マスタ記憶回路１およびスレーブ記憶回路２はスイッチ制御回路３４により制御されるようになっている。
ここで、スレーブ記憶回路２としては、例えば図３に示すようなダイナミックラッチ回路が適用される。
スイッチ制御回路３４は、クロック入力端子３３に入力されるクロック信号ＣＫを反転して反転信号ＣＫ１を生成するインバータ回路７と、そのインバータ回路７の生成した反転信号ＣＫ１を反転して非反転信号ＣＫ２を生成するインバータ回路８とからなる。
スイッチ制御回路３４は、クロック入力端子３３に入力されるクロック信号ＣＫを反転して反転信号ＣＫ１を生成するインバータ回路７と、そのインバータ回路７の生成した反転信号ＣＫ１を反転して非反転信号ＣＫ２を生成するインバータ回路８とからなる。
マスタ記憶回路１は、図７に示すように、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとを並列接続した伝送ゲート３と、この伝送ゲート３の後段に接続されるインバータ回路４と、伝送ゲート３とインバータ回路４の間に形成されデータを記憶するキャパシタＣ１と、を備えている。
伝送ゲート３は、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとを並列接続したものであり、その入力側が入力データＤが供給されるデータ入力端子３１に接続され、その出力側が後段のインバータ回路４の入力側に接続されている。伝送ゲート３を構成するＰＭＯＳトランジスタとＮＭＯＳトランジスタとには、スイッチ制御回路３４からの反転信号ＣＫ１と非反転信号ＣＫ２とが供給され、これにより伝送ゲート３のオンオフ制御が行われるようになっている。
伝送ゲート３は、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとを並列接続したものであり、その入力側が入力データＤが供給されるデータ入力端子３１に接続され、その出力側が後段のインバータ回路４の入力側に接続されている。伝送ゲート３を構成するＰＭＯＳトランジスタとＮＭＯＳトランジスタとには、スイッチ制御回路３４からの反転信号ＣＫ１と非反転信号ＣＫ２とが供給され、これにより伝送ゲート３のオンオフ制御が行われるようになっている。
キャパシタＣ１は、伝送ゲート３とインバータ回路４との間のノードに寄生する寄生容量であり、その一端側がそのノードに接続され、その他端側が接地されている。このキャパシタＣ１は、データ入力端子３１に入力される入力データＤを記憶する機能を有し、メモリ要素回路を形成する。
インバータ回路４は、例えばＣＭＯＳインバータ回路からなり、キャパシタＣ１に記憶されるデータを反転して出力するものである。
インバータ回路４は、例えばＣＭＯＳインバータ回路からなり、キャパシタＣ１に記憶されるデータを反転して出力するものである。
スレーブ記憶回路２は、図７に示すように、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとを並列接続した伝送ゲート５と、この伝送ゲート５の後段に接続されるインバータ回路６と、伝送ゲート５とインバータ回路６の間に形成されデータを記憶するキャパシタＣ２と、マスタ記憶回路１の出力側とデータ出力端子３２との間に接続されるクロックドンバータ回路９と、を備えている。
伝送ゲート５は、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとを並列接続したものであり、その入力側がマスタ記憶回路１の出力側に接続され、その出力側が後段のインバータ回路６の入力側に接続されている。伝送ゲート５を構成するＰＭＯＳトランジスタとＮＭＯＳトランジスタとには、スイッチ制御回路３４からの反転信号ＣＫ１と非反転信号ＣＫ２とが供給され、これにより伝送ゲート５のオンオフ制御が行われるようになっている。
キャパシタＣ２は、伝送ゲート５とインバータ回路６との間のノードに寄生する寄生容量であり、その一端側がそのノードに接続され、その他端側が接地されている。このキャパシタＣ２は、マスタ記憶回路１からの出力データを記憶する機能を有し、メモリ要素回路を形成する。
インバータ回路６は、例えばＣＭＯＳインバータ回路からなり、キャパシタＣ２に記憶されるデータを反転して出力するものである。インバータ回路６の出力側は、データ出力端子３２に接続されている。
インバータ回路６は、例えばＣＭＯＳインバータ回路からなり、キャパシタＣ２に記憶されるデータを反転して出力するものである。インバータ回路６の出力側は、データ出力端子３２に接続されている。
クロックドインバータ回路９は、ＰＭＯＳトランジスタＭ９４、ＰＭＯＳトランジスタＭ９３、ＮＭＯＳトランジスタＭ９２、およびＮＭＯＳトランジスタＭ９１を直列に接続し、そのＰＭＯＳトランジスタＭ９４のソースに正電源電圧ＶＤＤを印加するとともに、そのＮＭＯＳトランジスタＭ９１のソースが接地されている。
ＰＭＯＳトランジスタＭ９４およびＮＭＯＳトランジスタＭ９１の各ゲートは、マスタ記憶回路１の出力側のノードＢに接続されている。また、ＰＭＯＳトランジスタＭ９３のゲートには、スイッチ制御回路３４からの反転信号ＣＫ１が供給され、ＮＭＯＳトランジスタＭ９２のゲートには、スイッチ制御回路３４からの非反転信号ＣＫ２が供給されるようになっている。さらに、ＰＭＯＳトランジスタＭ９３とＮＭＯＳトランジスタＭ９２との共通接続部は、データ出力端子３２と接続されている。
ＰＭＯＳトランジスタＭ９４およびＮＭＯＳトランジスタＭ９１の各ゲートは、マスタ記憶回路１の出力側のノードＢに接続されている。また、ＰＭＯＳトランジスタＭ９３のゲートには、スイッチ制御回路３４からの反転信号ＣＫ１が供給され、ＮＭＯＳトランジスタＭ９２のゲートには、スイッチ制御回路３４からの非反転信号ＣＫ２が供給されるようになっている。さらに、ＰＭＯＳトランジスタＭ９３とＮＭＯＳトランジスタＭ９２との共通接続部は、データ出力端子３２と接続されている。
次に、このような構成からなるフリップフロップ回路の実施形態の動作例について、図８を参照して説明する。
いま、図８に示すように、時刻ｔ１における入力データＤをＤＡＴＡ１とすると、時刻ｔ１以前のクロック信号ＣＫがＬレベルのときには、マスタ記憶回路１の伝送ゲート３がオンする。このため、そのデータＤＡＴＡ１は、伝送ゲート３を通過してキャパシタＣ１の記憶データがＤＡＴＡ０からＤＡＴＡ１に更新され、この更新されたデータＤＡＴＡ１がインバータ回路４で反転され、インバータ回路４の出力側のノードＢにはその反転データＤＡＴＡ１＿Ｎが出力される。
いま、図８に示すように、時刻ｔ１における入力データＤをＤＡＴＡ１とすると、時刻ｔ１以前のクロック信号ＣＫがＬレベルのときには、マスタ記憶回路１の伝送ゲート３がオンする。このため、そのデータＤＡＴＡ１は、伝送ゲート３を通過してキャパシタＣ１の記憶データがＤＡＴＡ０からＤＡＴＡ１に更新され、この更新されたデータＤＡＴＡ１がインバータ回路４で反転され、インバータ回路４の出力側のノードＢにはその反転データＤＡＴＡ１＿Ｎが出力される。
このときには、スレーブ記憶回路２の伝送ゲート５はオフであり、キャパシタＣ２に保持されているデータＤＡＴＡ０＿Ｎがインバータ回路６で反転され、データ出力端子３２からは反転データであるＤＡＴＡ０が出力される。また、このときには、クロックドインバータ回路９はオフとなり、マスタ記憶回路１から取り込んだデータの出力動作は行わない。
次に、時刻ｔ１でクロック信号ＣＫがＨレベルに変化すると、マスタ記憶回路１の伝送ゲート３はオフして、キャパシタＣ１に保持されたデータＤＡＴＡ１がインバータ回路４で反転されて、インバータ回路４の出力側のノードＢはその反転データＤＡＴＡ１＿Ｎとなり、そのノードＢはクロック信号ＣＫがＨレベルの間はＤＡＴＡ１＿Ｎのまま変化しない。
このとき、スレーブ記憶回路２の伝送ゲート５はオンとなり、インバータ回路４の出力側のノードＢのデータＤＡＴＡ１＿Ｎが伝送ゲート５を通過してキャパシタＣ１の記憶データがＤＡＴＡ１＿Ｎに更新され、この更新データＤＡＴＡ１＿Ｎがインバータ回路６で反転されて、データ出力端子３２からその反転データであるＤＡＴＡ１として出力される。また、このときには、クロックドインバータ回路９はオンとなり、データ入力端子３１の入力データＤのデータＤＡＴＡ１の反転データであるＤＡＴＡ１＿Ｎを、インバータ回路６と並列にデータ出力端子３２へ出力する。
その後、クロック信号ＣＫが再びＬレベルになると、マスター記憶回路１のキャパシタＣ１がデータＤＡＴＡ２に更新され、キャパシタＣ２に保持されているデータＤＡＴＡ１＿Ｎがインバータ回路６で反転され、データ出力端子３２からその反転データＤＡＴＡ１が出力される。
以後、クロック信号ＣＫのＬレベル、Ｈレベルごとに、上記のような動作を繰り返すことになる。
以後、クロック信号ＣＫのＬレベル、Ｈレベルごとに、上記のような動作を繰り返すことになる。
ここで、クロック信号ＣＫがＨレベルに変化する時刻ｔ１を起点として、スレーブ記憶回路２の入力データＤＡＴＡ１＿Ｎをデータ出力端子３２に伝搬する２つの経路１０、１１に注目する。経路１０は伝送ゲート５とインバータ回路６を通過する経路であり、経路１１はクロックドインバータ回路９を通過する経路である。
２つの経路１０、１１について、クロック信号ＣＫがＨレベルに変化してから入力データＤＡＴＡ１がデータ出力端子３２に出力されるまでの遅延時間を比較すると、伝送ゲート５とインバータ回路６が高しきい値電圧のＭＯＳトランジスタで構成されるのに対して、クロックドインバータ回路９は低しきい値電圧のＭＯＳトランジスタにより構成されるため、経路１１の遅延時間の方が短い。
２つの経路１０、１１について、クロック信号ＣＫがＨレベルに変化してから入力データＤＡＴＡ１がデータ出力端子３２に出力されるまでの遅延時間を比較すると、伝送ゲート５とインバータ回路６が高しきい値電圧のＭＯＳトランジスタで構成されるのに対して、クロックドインバータ回路９は低しきい値電圧のＭＯＳトランジスタにより構成されるため、経路１１の遅延時間の方が短い。
ただし、このとき経路１０の出力と経路１１の出力が衝突するため、経路１１の出力を有効にするためにクロックドインバータ回路９の出力パワーをインバータ回路６の出力パワーに比べて充分大きくしておくことが望ましい。
つまり、この実施形態のダイナミックラッチ回路によれば、クロック信号ＣＫがハイレベルになってからマスター記憶回路１の出力信号をデータ出力端子３２が出力するまでの遅延時間を、従来のダイナミックフリップフロップ回路と比較して経路１０と経路１１の時間差分短縮することができる。
つまり、この実施形態のダイナミックラッチ回路によれば、クロック信号ＣＫがハイレベルになってからマスター記憶回路１の出力信号をデータ出力端子３２が出力するまでの遅延時間を、従来のダイナミックフリップフロップ回路と比較して経路１０と経路１１の時間差分短縮することができる。
なお、この実施形態に係るフリップフロップ回路では、スレーブ記憶回路２として図７に示すようなダイナミックラッチ回路（図３に示すラッチ回路の第２実施形態）を適用した場合について説明した。しかし、スレーブ記憶回路２として、図１または図３〜図６に示すいずれのラッチ回路を適用するようにしても良い。
（シフトレジスタ回路の実施形態）
次に、本発明のフリップフロップ回路を用いたシフトレジスタ回路の実施形態の構成について、図９を参照して説明する。
この実施形態に係るシフトレジスタ回路は、図９に示すように、直列に接続されるＮ個の従来のフリップフロップ回路ＦＦ１〜ＦＦＮと、フリップフロップ回路ＦＦＮの後段に接続される１つの本発明に係るフリップフロップ回路ＦＦＮ＋１と、から構成される。
ここで、終段のフリップフロップ回路ＦＦＮ＋１としては、例えば図７に示すようなフリップフロップ回路が適用される。
次に、本発明のフリップフロップ回路を用いたシフトレジスタ回路の実施形態の構成について、図９を参照して説明する。
この実施形態に係るシフトレジスタ回路は、図９に示すように、直列に接続されるＮ個の従来のフリップフロップ回路ＦＦ１〜ＦＦＮと、フリップフロップ回路ＦＦＮの後段に接続される１つの本発明に係るフリップフロップ回路ＦＦＮ＋１と、から構成される。
ここで、終段のフリップフロップ回路ＦＦＮ＋１としては、例えば図７に示すようなフリップフロップ回路が適用される。
初段のフリップフロップ回路ＦＦ１は、入力データＤを取り込むためにデータ入力端子４１と接続されている。また、終段のフリップフロップＦＦＮ＋１は、出力データを取り出すためにデータ出力端子２２に接続されている。さらに、フリップフロップ回路ＦＦ１〜ＦＦＮとフリップフロップ回路ＦＦＮ＋１は、クロック入力端子４３に接続され、そのクロック入力端子４３に供給されるクロック信号ＣＫに同期して動作するようになっている。
次に、このような構成からなるシフトレジスタ回路において、フリップフロップ回路ＦＦＮとフリップフロップ回路ＦＦＮ＋１の動作について、図１０を参照して説明する。
図１０に示すように、時刻ｔ１において、フリップフロップ回路ＦＦＮは、前段のフリップフロップＦＦＮ−１の出力ＱＮ−１のデータＤＡＴＡＮを保持し、この保持データを出力ＱＮとして出力する。また、フリップフロップ回路ＦＦＮ＋１は、フリップフロップ回路ＦＦＮの出力ＱＮ＋１のデータＤＡＴＡＮ−１を保持し出力する。
図１０に示すように、時刻ｔ１において、フリップフロップ回路ＦＦＮは、前段のフリップフロップＦＦＮ−１の出力ＱＮ−１のデータＤＡＴＡＮを保持し、この保持データを出力ＱＮとして出力する。また、フリップフロップ回路ＦＦＮ＋１は、フリップフロップ回路ＦＦＮの出力ＱＮ＋１のデータＤＡＴＡＮ−１を保持し出力する。
そして、時刻ｔ２でフリップフロップ回路ＦＦＮは、前段のフリップフロップ回路ＦＦＮ−１の出力ＱＮ−１のデータＤＡＴＡＮ＋１を保持し、この保持データを出力ＱＮとして出力する。また、フリップフロップ回路ＦＦＮ＋１は、フリップフロップ回路ＦＦＮの出力ＱＮ−１のデータＤＡＴＡＮを保持し出力する。
他のフリップフロップ回路ＦＦ１〜ＦＦＮ−１も同様に動作し、回路全体としてはクロック信号ＣＫの立ち上がりエッジごとに入力データを次段のフリップフロップ回路にシフトさせる動作を行う。
他のフリップフロップ回路ＦＦ１〜ＦＦＮ−１も同様に動作し、回路全体としてはクロック信号ＣＫの立ち上がりエッジごとに入力データを次段のフリップフロップ回路にシフトさせる動作を行う。
次に、この実施形態に係るシフトレジスタ回路が、上記のように従来のフリップフロップ回路と本発明に係るフリップフロップ回路の双方を使用した理由について説明する。
従来のフリップフロップ回路と本発明に係るフリップフロップ回路とを比較すると、本発明に係るフリップフロップ回路を使用する場合には、低しきい値電圧のＭＯＳトランジスタの増加により消費電流が増加し、またクロックドインバータ回路の付加によりレイアウト面積が増加する可能性がある。これらを最小限に抑えるためには、必要なところにのみ本発明によるフリップフロップ回路を使用すれば良い。
従来のフリップフロップ回路と本発明に係るフリップフロップ回路とを比較すると、本発明に係るフリップフロップ回路を使用する場合には、低しきい値電圧のＭＯＳトランジスタの増加により消費電流が増加し、またクロックドインバータ回路の付加によりレイアウト面積が増加する可能性がある。これらを最小限に抑えるためには、必要なところにのみ本発明によるフリップフロップ回路を使用すれば良い。
すなわち、シフトレジスタ回路において正しいシフト動作を行うためには、時刻ｔ１で保持し出力するデータＤＡＴＡＮは時刻ｔ２までに確定しなければならないが、フリップフロップ回路ＦＦ１〜ＦＦＮの出力から次段のフリップフロップ回路の入力までの間は、出力遅延のみで論理遅延等を持たず出力を高速化する必要がない。このため、フリップフロップ回路ＦＦ１〜ＦＦＮは従来のフリップフロップ回路で構成し、最終段のフリップフロップ回路ＦＦＮ＋１のみ本発明によるフリップフロップ回路で構成すれば、シフトレジスタ回路全体としての出力遅延時間は短くなる。
つまり、この実施形態のシフトレジスタ回路によれば、最終段の１つのみ本発明によるフリップフロップ回路を使用することにより、消費電流とレイアウト面積の増加を抑えつつ、回路全体としてより高速動作が可能なシフトレジスタ回路を実現できる。
つまり、この実施形態のシフトレジスタ回路によれば、最終段の１つのみ本発明によるフリップフロップ回路を使用することにより、消費電流とレイアウト面積の増加を抑えつつ、回路全体としてより高速動作が可能なシフトレジスタ回路を実現できる。
（その他の説明）
上記のように、ラッチ回路の各実施形態、およびフリップフロップ回路の実施形態では、その構成素子としてＭＯＳトランジスタを使用した場合について説明したが、回路の一部分あるいは全部がＭＯＳトランジスタ以外の回路要素、例えばバーポーラトランジスタ等の素子で実現しても良い。
また、ラッチ回路の実施形態では、伝送ゲート５をスイッチ回路として使用した場合について説明したが、スイッチ回路として伝送ゲート以外のクロックドインバータ回路等の信号経路をオン／オフできる回路で実現しても良い。
上記のように、ラッチ回路の各実施形態、およびフリップフロップ回路の実施形態では、その構成素子としてＭＯＳトランジスタを使用した場合について説明したが、回路の一部分あるいは全部がＭＯＳトランジスタ以外の回路要素、例えばバーポーラトランジスタ等の素子で実現しても良い。
また、ラッチ回路の実施形態では、伝送ゲート５をスイッチ回路として使用した場合について説明したが、スイッチ回路として伝送ゲート以外のクロックドインバータ回路等の信号経路をオン／オフできる回路で実現しても良い。
さらに、ラッチ回路の実施形態では、インバータ回路６，６Ａとクロックドインバータ回路９を上記のように構成したが、ＮＡＮＤ回路、ＮＯＲ回路の形状をなしていても、インバータ動作（信号反転動作）を行うものであれば良い。
また、ラッチ回路の実施形態などを駆動するクロック信号は、いくつかのグループに分けて別個のインバータ回路やＮＡＮＤ回路、ＮＯＲ等のドライバ素子でドライブされていても、またそれらが電源電圧の違うドライバ素子であっても、実質的に同じ位相であれば良い。
また、ラッチ回路の実施形態などを駆動するクロック信号は、いくつかのグループに分けて別個のインバータ回路やＮＡＮＤ回路、ＮＯＲ等のドライバ素子でドライブされていても、またそれらが電源電圧の違うドライバ素子であっても、実質的に同じ位相であれば良い。
１ マスタ記憶回路
２ スレーブ記憶回路
３，５，５１，５２ 伝送ゲート（スイッチ回路）
４，６，６Ａ インバータ回路
７８ 昇圧インバータ回路
８７ 降圧インバータ回路
９，１２ クロックドインバータ回路
１０，１１ 経路（パス）
Ｃ１，Ｃ２ キャパシタ（メモリ要素回路）
ＣＫ クロック信号
２ スレーブ記憶回路
３，５，５１，５２ 伝送ゲート（スイッチ回路）
４，６，６Ａ インバータ回路
７８ 昇圧インバータ回路
８７ 降圧インバータ回路
９，１２ クロックドインバータ回路
１０，１１ 経路（パス）
Ｃ１，Ｃ２ キャパシタ（メモリ要素回路）
ＣＫ クロック信号
Claims (6)
- クロック信号に同期してオンオフ動作するとともにＭＯＳトランジスタから構成するスイッチ回路と、
このスイッチ回路の後段に接続されてＭＯＳトランジスタから構成するインバータ回路と、
前記スイッチ回路と前記インバータ回路との間に設けられデータを記憶するメモリ要素回路と、を備え、
前記クロック信号が第１レベルのときには、前記スイッチ回路はオンして入力データを通過させて前記メモリ要素回路の記憶データを更新し、前記インバータ回路はその更新データを反転出力するようにし、
一方、前記クロック信号が第２レベルのときには、前記スイッチ回路はオフして前記メモリ要素回路は記憶データを保持し、前記インバータ回路はその保持データを反転出力するようにし、
さらに、前記スイッチ回路を構成するＭＯＳトランジスタのしきい値電圧の絶対値を、前記インバータ回路を構成するＭＯＳトランジスタのしきい値電圧の絶対値よりも相対的に大きくするようにしたことを特徴とするラッチ回路。 - クロック信号に同期してオンオフ動作するとともにＭＯＳトランジスタから構成するスイッチ回路と、
このスイッチ回路の後段に接続されるインバータ回路と、
前記スイッチ回路と前記インバータ回路との間に設けられデータを記憶するメモリ要素回路と、
前記スイッチ回路の入力端子と前記インバータ回路の出力端子との間に接続され、前記クロック信号に同期してオンオフ動作するとともにＭＯＳトランジスタから構成するクロックドインバータ回路とを備え、
前記クロック信号が第１レベルのときには、前記スイッチ回路はオンして入力データを通過させて前記メモリ要素回路の記憶データを更新するとともに、前記インバータ回路はその更新データを反転出力し、かつ、前記クロックドインバータ回路はオンして前記入力データを反転出力するようにし、
一方、前記クロック信号が第２レベルのときには、前記スイッチ回路はオフして前記メモリ要素回路は記憶データを保持するとともに、前記インバータ回路はその記憶データを反転出力し、かつ、前記クロックドインバータ回路はオフして前記入力データの出力を停止するようにし、
さらに、前記スイッチ回路を構成するＭＯＳトランジスタのしきい値電圧の絶対値を、前記クロックドインバータ回路を構成するＭＯＳトランジスタのしきい値電圧の絶対値よりも相対的に大きくするようにしたことを特徴とするラッチ回路。 - クロック信号に同期してオンオフ動作するとともにＭＯＳトランジスタから構成するスイッチ回路と、
このスイッチ回路の後段に接続され、前記クロック信号に同期してオンオフ動作する第１クロックドインバータ回路と、
前記スイッチ回路と前記第１クロックドインバータ回路との間に設けられデータを記憶するるメモリ要素回路と、
前記スイッチ回路の入力端子と前記第１クロックドインバータ回路の出力端子との間に接続され、前記クロック信号に同期してオンオフ動作するとともにＭＯＳトランジスタから構成する第２クロックドインバータ回路とを備え、
前記クロック信号が第１レベルのときには、前記スイッチ回路はオンして入力データを通過させて前記メモリ要素回路の記憶データを更新するとともに、前記第１クロックドインバータ回路はオフして出力を停止し、かつ、前記第２クロックドインバータ回路はオンして前記入力データを反転出力するようにし、
一方、前記クロック信号が第２レベルのときには、前記スイッチ回路をオフして前記メモリ要素回路は記憶データを保持するとともに、前記第１クロックドインバータ回路はオンしてその記憶データを反転出力し、かつ、前記第２クロックドインバータ回路はオフして出力を停止するようにし、
さらに、前記スイッチ回路を構成するＭＯＳトランジスタのしきい値電圧の絶対値を、前記第２クロックドインバータ回路を構成するＭＯＳトランジスタのしきい値電圧の絶対値よりも相対的に大きくするようにしたことを特徴とするラッチ回路。 - 前記ラッチ回路は、正電源電圧と負電源電圧との間で駆動するようにし、
前記スイッチ回路は、１つのＮＭＯＳトランジスタにより構成するようにし、かつ、前記ＮＭＯＳトランジスタがオンのときにはそのゲート電位が前記正電源電圧よりも高くなるようにしたことを特徴とする請求項１乃至請求項３のうちのいずれかに記載のラッチ回路。 - 前記ラッチ回路は、正電源電圧と負電源電圧との間で駆動するようにし、
前記スイッチ回路は、１つのＰＭＯＳトランジスタにより構成するようにし、かつ、前記ＰＭＯＳトランジスタがオンのときにはそのゲート電位が前記負電源電圧よりも低くなるようにしたことを特徴とする請求項１乃至請求項３のうちのいずれかに記載のラッチ回路。 - 入力データをクロック信号に同期して取り込んで記憶するマスタ記憶回路と、
このマスタ記憶回路に記憶されたデータを前記クロック信号に同期して取り込んで記憶するスレーブ記憶回路とを備え、
前記マスタ記憶回路は、前記クロック信号が第２レベルのときに前記入力データに従って記憶データを更新するとともにその更新データを出力し、前記クロック信号が第１レベルのときに記憶データに従って出力を行い、
前記スレーブ記憶回路は、前記クロック信号が第１レベルのときに前記マスタ記憶回路からのデータに従って記憶データを更新するとともにその更新データを出力し、前記クロック信号が第２レベルのときに記憶データに従って出力を行い、
前記スレーブ記憶回路が請求項１乃至請求項５のうちのいずれかに記載のラッチ回路から構成するようにしたことを特徴とするフリップフロップ回路。
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