JP2003338560A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】同一基板に、ゲート絶縁膜の厚さが異なる複数
のＭＯＳトランジスタを形成する半導体装置の製造方法
を提供する。 【解決手段】同一シリコン基板に、第１ＭＯＳトランジ
スタのゲート絶縁膜厚が第２ＭＯＳトランジスタよりも
大きい半導体装置の製造方法であって、第１ＭＯＳトラ
ンジスタのゲート絶縁膜及びゲート電極をそれぞれ形成
するための第１層及び第２層の酸化膜層を形成し、第１
層105と第２層106を整形して、第１ＭＯＳトランジスタ
のゲート絶縁膜及びゲート電極を形成し、形成された第
１ＭＯＳトランジスタのゲート絶縁膜及びゲート電極以
外の第１層及び第２層を除去し、第２ＭＯＳトランジス
タのゲート絶縁膜及びゲート電極をそれぞれ形成するた
めの第３層111及び第４層112を形成し、第３層と上記第
４層を整形して、第２ＭＯＳトランジスタのゲート絶縁
膜及びゲート電極を形成する半導体装置の製造方法。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＭＯＳトランジス
タを構成要素に持つ半導体集積回路に関し、特に２Ｖ以
下の低電圧電源下で動作させるのに適した、トンネル電
流が流れる程に薄いゲート絶縁膜を有するＭＯＳトラン
ジスタを用いた半導体集積回路装置に関する。

【０００２】

【従来の技術】微細なＭＯＳトランジスタからなる半導
体集積回路の一従来例として、「１９９４カスタム・イ
ンテグレーテッド・サーキット・コンファレンス（ＣＩ
ＣＣ）」の２６７ページから２７０ページに掲載されて
いる「Ｌｉｍｉｔａｔｉｏｎｏｆ ＣＭＯＳ Ｓｕｐｐ
ｌｙ−Ｖｏｌｔａｇｅ Ｓｃａｌｉｎｇ ｂｙ ＭＯＳ
ＦＥＴ Ｔｈｒｅｓｈｏｌｄ−Ｖｏｌｔａｇｅ Ｖａｒ
ｉａｔｉｏｎ」が挙げられる（非特許文献１参照）。こ
の文献には、トランジスタのしきい値と待機時のリーク
電流の関係が説明されている。

【０００３】

【非特許文献１】「１９９４カスタム・インテグレーテ
ッド・サーキット・コンファレンス（ＣＩＣＣ）」、２
６７ページから２７０ページ、「Ｌｉｍｉｔａｔｉｏｎ
ｏｆＣＭＯＳ Ｓｕｐｐｌｙ−Ｖｏｌｔａｇｅ Ｓｃ
ａｌｉｎｇ ｂｙ ＭＯＳＦＥＴ Ｔｈｒｅｓｈｏｌｄ
−Ｖｏｌｔａｇｅ Ｖａｒｉａｔｉｏｎ」

【非特許文献２】月刊semiconductor world １９９５
年７月号８０〜９４頁

【０００４】

【発明が解決しようとする課題】現在一般のＭＯＳトラ
ンジスタでは１．８〜２．５Ｖ程度のゲート電圧（ゲー
ト・ソース間電圧で、通常は電源電圧に等しい）で、５
〜６nm程度のゲート絶縁膜を用いている。一般にＭＯＳ
トランジスタの製造ルールが微細化されるにつれ、ゲー
ト絶縁膜も薄膜化される。発明者らは次世代のＭＯＳト
ランジスタでは、2V以下のゲート電圧で、４nm以下のゲ
ート絶縁膜を用いたトランジスタを予想している。

【０００５】ＭＯＳトランジスタの動作速度は原理的に
はゲート絶縁膜の厚さに反比例して高速化すると考えら
れる。しかし、あまりに薄い絶縁膜にはトンネル電流が
流れることが知られている。ＭＯＳトランジスタでは、
本来流れないはずのソース・ゲート電流あるいはドレイ
ン・ゲート電流といったリーク電流（トンネルリーク電
流）となって現われる。そしてＭＯＳトランジスタの待
機時消費電力を増大させるという問題を生じる。以下ト
ンネルリーク電流が流れるこのような絶縁膜を薄ゲート
絶縁膜と呼び、このような絶縁膜を用いたＭＯＳトラン
ジスタを薄膜ＭＯＳトランジスタと呼ぶことにする。ま
た、トンネルリーク電流が流れないＭＯＳトランジスタ
を厚膜ＭＯＳトランジスタということにする。トンネル
リーク電流の問題については、月刊semiconductor worl
d 1995年７月号80〜94頁（非特許文献２参照）に指摘が
あるが、この問題を解決するアイデアは提示されていな
かった（非特許文献２参照）。

【０００６】図１０を用いてトンネル電流による待機時
消費電力の増大について具体的に説明する。

【０００７】図１０（ａ）は、厚膜ＭＯＳトランジスタ
のドレイン電圧・電流特性を示している。ここではゲー
ト酸化膜の厚さを約６nmと想定した。酸化膜厚が十分に
厚いため、ゲート・ソース間およびゲート・ドレイン間
に流れるトンネルチーク電流は無視できる。

【０００８】図１０（ｂ）は薄膜ＭＯＳトランジスタの
ドレイン電圧・電流特性を示している。ゲート酸化膜の
厚さを３．５nmと想定した。酸化膜厚が薄いため、ゲー
ト・ソース間およびゲート・ドレイン間にリーク電流が
流れる。したがって、ドレイン電圧が０Ｖでもゲート電
圧が０Ｖでない場合、ゲート・ドレイン間に無視できな
い電流が流れる。（ｂ）ではゲート電圧が２．０Ｖのと
き、０．５ｍＡ程度のドレイン電流が流れている。

【０００９】厚膜ＭＯＳトランジスタで構成されたＣＭ
ＯＳ回路ではゲートリークは無視できる量なので、ソー
ス・ドレイン間にリーク電流がないかぎり定常電流（Ｄ
Ｃ電流）は流れない。ところが薄膜ＭＯＳトランジスタ
で構成されたＣＭＯＳ回路ではゲートリークが流れるの
で、定常電流（ＤＣ電流）が流れる。従って、回路が動
作していない場合でも電力を消費することになる。

【００１０】図１１にはゲート絶縁膜の厚さとゲートリ
ーク電流の関係を示す。ゲート電圧が２〜３Ｖ程度あっ
ても、絶縁膜の厚さが６nm程度以上あればトンネルリー
ク電流は問題のないレベルである。一方、ゲート電圧を
２〜１．５Ｖと現状より低くしたとしても、ゲート絶縁
膜の厚さが約３nm程度に薄くなると、リーク電流の大き
さが無視できなくなることがわかる。ゲート電圧２Ｖ前
後ならば、絶縁膜の厚さ４nm前後が境界と考えられる。
前掲semiconductor world によると、ゲート酸化膜の厚
さ5nmを臨界として量子力学的なトンネル効果が見られ
ることが指摘されており、ゲート酸化膜が1.5nmと薄い
場合はもちろん、3nm〜3.5nm程度でも顕著なトンネル電
流が流れることが指摘されている。図１１に示すように
省電力のためにゲート電圧は小さくなる方向にあるが、
それでも、ゲート絶縁膜が２．９nmから２．０nmへと薄
くなると、１Ｖ以下のゲート電圧でも大きなリーク電流
が流れることがわかる。なお、現在のところ酸化シリコ
ンの性質を維持しうるゲート酸化膜の最小厚さは１０オ
ングストローム程度と推測されている。

【００１１】また、ＭＯＳトランジスタのしきい値を上
昇させて、ソース・ドレイン間に流れるサブスレッシシ
ョルドリーク電流を抑制する技術を用いても、ソース・
ゲート間に流れるトンネル電流に起因する待機時消費電
力を低減させることは原理的に不可能である。

【００１２】ゲートリーク電流（トンネル電流）はゲー
ト絶縁膜の膜厚を厚くすることで対処でき待機時消費電
力を小さくできるが、既に述べたようにそのようなＭＯ
Ｓトランジスタを回路に用いれば回路動作速度が遅くな
り、所望の性能を得ることはできない。

【００１３】本発明の目的は、回路動作速度を犠牲にす
ることなく、待機時の消費電力を小さくすることが可能
な半導体集積回路装置を提供することにある。

【００１４】本発明は上記目的を達成するために、トン
ネルリーク電流を無視しうる厚膜ＭＯＳトランジスタ
と、トンネルリーク電流の問題があるが高速の動作可能
な薄膜ＭＯＳトランジスタを効果的に使い分け、低消費
電力で高性能な半導体集積回路装置を提供する。

【００１５】

【課題を解決するための手段】すなわち、同一基板上
に、ソース・ゲート間あるいはドレイン・ゲート間に流
れるリーク電流の大きさが異なる複数種類のＭＯＳトラ
ンジスタを設けるとともに、複数種類のＭＯＳトランジ
スタのうち、リーク電流が大きい少なくとも１つのＭＯ
Ｓトランジスタで構成された主回路と、主回路と２つの
電源の少なくとも一方の間に挿入され、リーク電流が小
さい少なくとも１つのＭＯＳトランジスタで構成された
制御回路を有する半導体集積回路装置として構成され
る。

【００１６】ＭＯＳトランジスタのゲート絶縁膜の厚さ
は、３．５ｎｍ以下でかなりの高速性能を得ることがで
き、また、３．０ｎｍ以下から、２．０ｎｍ以下へと薄
くすることにより、さらに高速となる。しかし、トンネ
ルリーク電流も増えるため、リーク電流の小さいＭＯＳ
トランジスタで、薄膜ＭＯＳトランジスタへの待機電源
を遮断することが望ましい。電源遮断用のＭＯＳトラン
ジスタのゲート絶縁膜の厚さは、５．０ｎｍ以上であれ
ば十分効果があり、高速性を要求されなければ、１０．
０ｎｍ以上とすることができる。

【００１７】このようなＭＯＳトランジスタは、ゲート
絶縁膜の厚さを変えたり、ゲート電極のキャリア濃度も
しくは分布を変えたり、ドレインあるいはソース電極の
キャリア濃度もしくは分布を変えることにより、所望の
特性を得ることができる。一般に、ゲート絶縁膜の厚さ
を厚くすると、ゲート長の大きさも増やす必要がある。

【００１８】また、製造プロセス上では、２種類のＭＯ
Ｓトランジスタのゲート絶縁膜、ゲート電極は別々に形
成すると特性制御が正確となる。特に、薄いゲート絶縁
膜の方がプロセス中の特性の制御が難しいため、厚いゲ
ート絶縁膜を先に形成し、薄いゲート絶縁膜を後に形成
する方が好ましい。また、２種類のＭＯＳトランジスタ
を別々に構成する際、ゲート電極層の上に保護用の絶縁
膜を形成しておくと、次のプロセスによるゲート電極の
劣化を防止することができる。

【００１９】ここで、本発明の半導体集積回路装置にお
いて、特に高速性を要求される情報信号を処理する部
分、例えばCPUの中の論理回路（NAND,NOR等の論理ゲー
ト）、ラッチ、高速性が要求されるメモリ、などは薄膜
ＭＯＳトランジスタで構成することが望ましい。

【００２０】また、これら薄膜ＭＯＳトランジスタの待
機中の電源を遮断するスイッチは電源遮断用トランジス
タとして厚膜ＭＯＳトランジスタを用いるのが好まし
い。さらに、高速性が要求されない回路、また、高耐圧
が要求される回路は厚膜ＭＯＳトランジスタで構成する
のがよい。例えば、高速性が要求されないＳＲＡＭ、Ｄ
ＲＡＭ、マスクＲＯＭなどのメモリセル、ゲート絶縁膜
破壊防止のために挿入される保護回路などである。ま
た、高電圧が印加される厚膜ＭＯＳトランジスタのソー
ス・ドレイン構造はLDD型のような電界緩和構造とする
ことが望ましい。

【００２１】また、本発明の半導体集積回路装置を集積
回路チップとして構成した場合には、チップ内外の信号
レベルが異なる場合があるため、信号のレベル変換を行
うレベル変換回路を備えることが望ましいが、このと
き、チップ外部の高い信号レベルがかかる部分には厚膜
ＭＯＳトランジスタを、チップ内部の低い信号レベルが
かかる部分には薄膜ＭＯＳトランジスタを用いることが
回路の信頼性からも望ましい。

【００２２】厚膜ＭＯＳトランジスタで構成されるメモ
リセルは機能的にはレジスタファイル、キャッシュメモ
リ、TBL、およびDRAMセルのうちの少なくとも一つを含
み、スタンバイ時にデータを保持するように構成される
のが好ましい。しかし、メモリセルはアクセス速度の速
い第１の種類のメモリと、それよりアクセス速度の遅い
第２の種類のメモリを含み、第１のメモリを構成するＭ
ＯＳトランジスタのリーク電流は、第２のメモリを構成
するＭＯＳトランジスタのリーク電流よりも大きいよう
に階層的に構成しても良い。

【００２３】さらに、電源遮断用トランジスタが薄膜Ｍ
ＯＳトランジスタの電源を遮断したとき、薄膜ＭＯＳト
ランジスタで構成される論理回路などの出力を保持する
レベル保持回路を有することにより、薄膜ＭＯＳトラン
ジスタの電源遮断による影響をなくすことができる。こ
のレベル保持回路はリーク電流が小さい厚膜ＭＯＳトラ
ンジスタで構成するのが好ましい。

【００２４】本発明に用いるような、薄膜ＭＯＳトラン
ジスタはゲート電圧が２Ｖに達しない０．８Ｖ、もしく
は、１．２Ｖ程度の電圧で動作されるときであっても、
リーク電流が大きくなるので、上記のような待機中の電
源の遮断は消費電流低減の効果大である。

【００２５】なお、このように、リーク電流が大きいＭ
ＯＳトランジスタとリーク電流が小さいＭＯＳトランジ
スタは異なるゲート電圧で駆動されることが望ましい。
具体的には、リーク電流が大きいＭＯＳトランジスタ
は、リーク電流が小さいＭＯＳトランジスタよりも低い
電圧をゲートとソースもしくはドレインの間に印加して
駆動される。

【００２６】また、本願発明の一側面はソース・ゲート
間あるいはドレイン・ゲート間に存在する絶縁膜の厚さ
が４nm以下の第１のＭＯＳトランジスタと、この絶縁膜
の厚さが４nmを越える第２のＭＯＳトランジスタが同一
のシリコン基板上に形成されている半導体集積回路装置
としても特徴化される。

【００２７】また、本願発明の他の側面ではソース・ゲ
ート間あるいはドレイン・ゲート間に存在する絶縁膜の
厚さが４nm以下の第１のＭＯＳトランジスタと、ソース
・ゲート間あるいはドレイン・ゲート間に存在する絶縁
膜の厚さが第１のＭＯＳトランジスタのそれよりも厚い
第２のＭＯＳトランジスタを有し、第１のＭＯＳトラン
ジスタのソース・ゲート間あるいはドレイン・ゲート間
に流れる電流を第２のＭＯＳトランジスタで制御する半
導体集積回路装置である。

【００２８】また、他の一側面ではソース・ゲート間あ
るいはドレイン・ゲート間に存在する絶縁膜の厚さが４
nm以下の第１のＭＯＳトランジスタと、第１のＭＯＳト
ランジスタへの電源の供給を遮断する第２のＭＯＳトラ
ンジスタを有し、電源の遮断中において第１のＭＯＳト
ランジスタの出力をホールドするレベルホールド回路を
有する半導体集積回路装置として具体化される。

【００２９】さらにまた他の側面ではソース・ゲート間
あるいはドレイン・ゲート間に流れるリーク電流の大き
い第１のＭＯＳトランジスタと、リーク電流が第１のＭ
ＯＳトランジスタよりも小さい第２のＭＯＳトランジス
タが同一のシリコン基板上に形成されており、第２のＭ
ＯＳトランジスタを第１のＭＯＳトランジスタよりも高
電圧の電源で駆動する半導体集積回路装置として表され
る。

【００３０】また、本発明の集積回路構成は、振幅電圧
Vcc2の入力信号を入力してこれに応答する半導体集積回
路装置であって、入力信号の振幅電圧をVcc1に降下させ
て内部信号を形成するレベル変換回路を有し、内部信号
を入力とするＭＯＳトランジスタのゲート・ソース間あ
るいはゲート・ドレイン間のリーク電流は、入力信号を
入力とするＭＯＳトランジスタのそれよりも大きい半導
体集積回路装として具体化される。

【００３１】また、本願発明を特にマイコンなどの集積
回路装置に適用すると、演算処理装置と、マスクＲＯ
Ｍ、ＳＲＡＭ、ＤＲＡＭのうち少なくとも一つを含む記
憶装置をＭＯＳトランジスタで構成した半導体集積回路
装置であって、演算装置中の論理回路を構成するＭＯＳ
トランジスタのゲート絶縁膜厚は、記憶装置のメモリセ
ルを構成するＭＯＳトランジスタのゲート絶縁膜よりも
薄い半導体集積回路装置として構成されることが望まし
い。

【００３２】本発明は、また同一シリコン基板上に、少
なくとも、ソース・ゲート間あるいはドレイン・ゲート
間に流れるトンネル電流の大きさが異なる複数種類のＭ
ＯＳトランジスタを設けるとともに、トンネル電流の大
きさが異なる複数種類のＭＯＳトランジスタのうち、ト
ンネル電流が大きい少なくとも１つのＭＯＳトランジス
タで構成された主回路と、トンネル電流が小さい少なく
とも１つのＭＯＳトランジスタで構成され、主回路と２
つの電源の少なくとも一方の間に挿入された制御回路と
を有し、制御回路に供給される制御信号により、主回路
を構成するトンネル電流が大きいＭＯＳトランジスタの
ソース・ゲート間あるいはドレイン・ゲート間に電流が
流れることの許容／不許容を制御するようにしたことを
特徴としている。

【００３３】また、複数種類のＭＯＳトランジスタは、
ゲート絶縁膜の厚さが異なるＭＯＳトランジスタ、また
は、同一種類でかつ濃度の異なる不純物が導入されたゲ
ート電極を有する同一導電型のＭＯＳトランジスタで構
成されることを特徴としている。

【００３４】さらに、ゲート絶縁膜の厚さが異なるＭＯ
Ｓトランジスタで構成した場合、厚いゲート絶縁膜を有
するＭＯＳトランジスタのゲート電極側壁にフッ化水素
酸に溶解しない絶縁材料からなるサイド・ウォール・ス
ペーサを被着したことを特徴としている。このサイド・
ウォール・スペーサは、前述のLDD構造を形成する際の
マスクとして用いることもできる。

【００３５】

【発明の実施の形態】本発明の好適な実施の形態では、
ソース・ゲート間あるいはドレイン・ゲート間にトンネ
ル電流が流れるＭＯＳトランジスタと実質的にこのよう
なトンネル電流が流れない（または流れても非常に小さ
い）ＭＯＳトランジスタを同一シリコン基板上に設け、
トンネル電流が流れるＭＯＳトランジスタを論理素子な
どの主回路として用い、トンネル電流が流れない（また
は流れても非常に小さい）ＭＯＳトランジスタを該主回
路への電源供給／遮断制御用の制御回路として用いる。
この構成により、回路動作速度を犠牲にすることなく、
待機時の消費電力を小さくすることが可能になる。

【００３６】以下、本発明の半導体集積回路装置を図面
を用いて説明する。

【００３７】図１および図２は、最小加工寸法０．１８
ミクロンの際に、トンネル電流が流れるＭＯＳトランジ
スタと実質的にこのようなトンネル電流が流れない（ま
たは流れても非常に小さい）ＭＯＳトランジスタを同一
シリコン基板上に設けた半導体集積回路装置の製造手順
を説明する図である。図１は厚さの異なる絶縁膜を用い
た本発明の第１の実施例を、図２は不純物濃度を利用し
た本発明の第２の実施例を示している。尚、ここで言う
最小加工寸法は、通常はＭＯＳトランジスタの加工ゲー
ト長で規定され、ソースおよびドレインとゲート電極の
重なりは殆ど無い。一方、ゲート長の形状加工寸法より
も、電気的な特性を評価して得られるゲート長を、敢え
て短くする製造方法も存在する。その場合、電気的特性
に基づいたゲート長、すなわち「実効ゲート長」が重要
となる。図1および図2では、ゲート長の形状加工寸法と
実効ゲート長とに殆ど差が無い形態を示すが、ゲート長
の形状加工寸法より実効ゲート長を意図的に短くする製
造方法でも、本技術の適用が可能である旨、明言してお
く。

【００３８】図１を用いて本発明の第１の実施例を説明
する。本実施例は、ゲート絶縁膜の厚さを変えることに
よってトンネル電流が流れるＭＯＳトランジスタと実質
的にこのようなトンネル電流が流れないＭＯＳトランジ
スタを製造する例である。本実施例はｐ型ＭＯＳトラン
ジスタおよびｎ型ＭＯＳトランジスタ双方で、２種類の
ゲート絶縁膜厚を有するものを製造するが、図が煩雑に
なることを防ぐため、ここではｐ型ＭＯＳトランジスタ
の断面のみを記載する。ｎ型シリコン基板１０１上に、
熱酸化膜３００ｎｍからなる素子分離絶縁領域１０２、
ｎ型不純物層１０３およびｎ型不純物層１０４を形成す
る。１０３および１０４は平均濃度 １×１０１７／ｃ
ｍ３ 程度であり、本来、同一チップ内に存在するｎ型
ＭＯＳトランジスタ（薄膜、厚膜共）との素子分離に必
要な領域である。１０３および１０４への不純物導入方
法は特に問わない。

【００３９】各ＭＯＳトランジスタのしきい値が所望の
値になるようにイオン打ち込みを行なった後、全面に厚
さ１０ｎｍのシリコンの熱酸化膜１０５を形成し、続い
て厚さ１２０ ｎｍのポリシリコン層１０６を全面に被
着する。１０６全面にリンイオンを導入して、ポリシリ
コン層１０６内部のリン平均濃度を １×１０２０／ｃ
ｍ３ 以上に調整する。この時のリンイオン導入方法
は、加速エネルギー４０ＫｅＶ程度で２×１０１５／ｃ
ｍ２ 程度のイオン打ち込みを用いてもよく、あるいは
ボロン・ドープト・ポリシリコンやプリデポジションを
用いてもよい。続いて、全面に膜厚５０ｎｍのシリコン
酸化膜からなるゲート電極保護膜１０７を被着する
（ａ）。１０７の作用については、後述する。

【００４０】熱酸化膜１０５、ポリシリコン層１０６お
よびゲート電極保護膜１０７をフォトリソグラフィとド
ライエッチング工程により加工し、ショート・チャネル
効果を考慮して加工ゲート長０．１８μｍ以上のゲート
電極１０８を形成する。このゲート電極１０８は厚膜Ｍ
ＯＳトランジスタのゲート電極を構成する。ゲート電極
をマスクとして、フッ化ボロンを２０ＫｅＶで２×１０
１４／ｃｍ２ 程度導入しｐ型導電層１０９Ｌとなし、
ゲート電極１０８に対するＬＤＤ型（Ｌｉｇｈｔｌｙ
Ｄｏｐｅｄ Ｄｒａｉｎ）ソース・ドレイン領域とす
る。その理由は、厚膜ＭＯＳトランジスタに印可される
電圧は、ホットキャリアによる特性劣化の影響を受けな
くなるほどには低くないからである。信頼性確保のた
め、ＬＤＤ構造に代表される電界緩和構造の採用が望ま
しい。ｐ型不純物の導入はイオン打込みを用い、平均濃
度 ５×１０１８／ｃｍ３ 程度とする。これは、必用と
するＭＯＳトランジスタの特性に応じて、調整して構わ
ない。

【００４１】ゲート電極１０８の側壁には窒化シリコン
からなる厚さ１００ｎｍのサイドウォール・スペーサ１
１０を形成する。サイドウォール・スペーサ１１０は、
この後全面をフッ化水素酸で洗浄する際に、ゲート電極
１０８直下の酸化シリコン膜（この膜はゲート電極１０
８のゲート絶縁膜として機能する）が浸食されないため
の保護膜として機能する。この直後にフッ化ボロンを２
０ＫｅＶで２×１０１５／ｃｍ２ 程度導入しｐ型導電
層１０９となし、ゲート電極１０８に対するソース・ド
レイン領域とする。ｐ型不純物の導入はイオン打込みを
用い、平均濃度５ラ１０１９／ｃｍ３ 程度とする。

【００４２】このように形成されたゲート電極１０８を
有するＭＯＳトランジスタのゲート絶縁膜は、本実施例
では、１０ｎｍである。本例に示した０．１８μｍのゲ
ート長でＭＯＳトランジスタを設計した場合、電源電圧
は１．８〜１．５Ｖとなる。ゲート酸化膜中の電界は
１．８ＭＶ／ｃｍ２ 程度となる。トンネル電流は１０
￣２０Ａ／ｃｍ２ 以下と非常に小さく、ＭＯＳトラン
ジスタの正常な動作を妨げることはない。ゲートリーク
電流による消費電力の増大もない。このｐ型ＭＯＳトラ
ンジスタは、ゲート絶縁膜が厚い（本実施例では１０ｎ
ｍ）ためにトンネル電流は殆ど流れない。このｐ型ＭＯ
Ｓトランジスタは、電源から主回路へ電荷を供給（ＯＮ
時）したり遮断（ＯＦＦ時）したりするために使用され
る。

【００４３】次に、サイドウォール・スペーサ１１０を
形成した後、全面をフッ化水素酸で洗浄し、素子分離絶
縁領域１０２、ゲート電極１０８が形成された領域以
外、即ちシリコン基板１０１が露出した表面に、厚さ
３．５ ｎｍの熱酸化膜１１１を形成する。引き続き厚
さ１８０ｎｍのポリシリコン１１２を全面に被着させ
る。ポリシリコン１１２全面にリンイオンを加速エネル
キー２５ ＫｅＶで５×１０１５／ｃｍ２ 程度導入し、
不純物平均濃度 １×１０２０／ｃｍ３ 程度のｎ型ポリ
シリコンにする。その直上に、膜厚１００ｎｍの酸化シ
リコン１１３を被着する（ｂ）。１１３はゲート電極の
保護膜である。

【００４４】熱酸化膜１１１、ポリシリコン１１２およ
び酸化シリコン１１３をフォトリソグラフィ工程および
ドライエッチング工程により加工し、ゲート長０．１８
μｍのゲート電極１１４とする。ゲート電極１１４は薄
膜ＭＯＳトランジスタのゲートを構成する。ここで、先
の工程で形成した１０７がなければ、１１３の加工時に
は、厚膜ＭＯＳトランジスタのゲート電極１０６も同時
に除去されてしまう。

【００４５】本製造形態では１０７は必要である。この
直後に、フッ化ボロン２０ＫｅＶ、２×１０１５／ｃｍ
２ 程度のイオン打込みによりｐ型ソース・ドレイン領
域１１５を設ける（ｃ）。薄膜ＭＯＳトランジスタで適
用される電圧はかなり低くなるため、厚膜ＭＯＳトラン
ジスタで懸念されるようなホットキャリアの影響は少な
くなるので、ＬＤＤ構造のような電界緩和構造とする必
要はない。

【００４６】続いて、ショートチャネル効果抑制のため
のイオン打込みを行なうが、図が煩雑になることを防ぐ
ためここでは記載を省略してある。そして層間絶縁膜１
１６を形成した後、第１の金属配線層１１７をもって各
トランジスタの端子を接続する（ｄ）。必要に応じて、
第２、第３の配線層を形成する。この薄いゲート酸化膜
を有するＭＯＳトランジスタは、電源電圧１．８Ｖとい
う低電源電圧であっても、ゲート酸化膜にかかる電界は
５ＭＶ／ｃｍ２ 以上となり、ゲートリーク電流は１×
１０￣６Ａ／ｃｍ２になる。この薄いゲート酸化膜を有
するＭＯＳトランジスタは、従来のスケーリング則に従
って製造されており、主回路に使用するのに適してい
る。尚、厚膜ＭＯＳトランジスタのゲート長は薄膜ＭＯ
Ｓトランジスタのゲート長、即ち、同一チップ内に存在
するトランジスタの最小ゲート長よりも大きくすること
が望ましい。厚膜ＭＯＳトランジスタのしきい値は薄膜
ＭＯＳトランジスタのそれよりも高く設定する必要があ
る。しかし、同一のゲート長でゲート酸化膜のみを厚く
すると、しきい値が低くなる傾向にあることがよく知ら
れている。しきい値が低くなると、ＭＯＳトランジスタ
が完全にオフしない状態になりやすい、即ち、サブスレ
ッショルド電流により、薄膜ＭＯＳトランジスタに電流
が供給されてしまう。これでは本発明の効果を発揮でき
なくなる。この現象は、ソース・トレインの距離を大き
くする、即ち、ゲート長を大きくすることで解決でき
る。この方法は、一般に「スケーリング則」として呼び
習わされてきた、ＭＯＳトランジスタの設計指針と整合
性が良い。即ち、スケーリングしなかったＭＯＳトラン
ジスタを適用すれば十分である。但し、その分、面積が
増大することは否めない。

【００４７】他の方法として、厚膜ＭＯＳトランジスタ
のチャネル部の不純物濃度を高くする方法が挙げられ
る。この手法は、先の方法よりもゲート長を小さくでき
るので、チップにおけるＭＯＳトランジスタの占める面
積を小さく抑える長所がある。短所としては、ＭＯＳト
ランジスタの内部にかかる電界が、スケーリング則で規
定される以上に大きくなるため、ＭＯＳトランジスタの
耐圧や信頼性が低くなることである。

【００４８】図５０は、ｎ型ＭＯＳトランジスタのみを
記載した形態である。これは図1で説明したＭＯＳトラ
ンジスタと同一基板上に製造することを前提にしてい
る。以下、簡略に製造方法を説明する。

【００４９】ｎ型シリコン基板５１０１上に、熱酸化膜
３００ｎｍからなる素子分離絶縁領域５１０２、ｎ型不
純物層５１０３およびｎ型不純物層５１０４を形成す
る。５１０３および５１０４は平均濃度１×１０１７／
ｃｍ３程度であり、本来、同一チップ内に存在するｐ型
ＭＯＳトランジスタ（薄膜、厚膜共）との素子分離に必
要な領域である。５１０３および５１０４への不純物導
入方法は特に問わない。

【００５０】各ＭＯＳトランジスタのしきい値が所望の
値になるようにイオン打ち込みを行なった後、全面に厚
さ１０ｎｍのシリコンの熱酸化膜５１０５を形成し、続
いて厚さ１２０ ｎｍのポリシリコン層５１０６を全面
に被着する。６１０６全面にボロンイオンを導入して、
ポリシリコン層５１０６内部のボロン平均濃度を １×
１０２０／ｃｍ３ 以上に調整する。この時のボロンイ
オン導入方法は、加速エネルギー４０ＫｅＶ程度で２×
１０１５／ｃｍ２ 程度のイオン打ち込みを用いてもよ
く、あるいはボロン・ドープト・ポリシリコンを用いて
もよい。続いて、全面に膜厚５０ｎｍのシリコン酸化膜
からなるゲート電極保護膜５１０７を被着する（ａ）。

【００５１】熱酸化膜５１０５、ポリシリコン層５１０
６およびゲート電極保護膜５１０７をフォトリソグラフ
ィとドライエッチング工程により加工し、ショート・チ
ャネル効果を考慮して加工ゲート長０．１８μｍ以上の
ゲート電極５１０８を形成する。このゲート電極５１０
８は厚膜ＭＯＳトランジスタのゲート電極を構成する。
ゲート電極をマスクとして、ヒ素を３５ＫｅＶで２×１
０１４／ｃｍ２ 程度導入しｎ型導電層５１０９Ｌとな
し、ゲート電極５１０８に対するＬＤＤ型（Ｌｉｇｈｔ
ｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）ソース・ドレイン領域と
する。その理由は、図１で詳述した通りである。このｎ
型不純物の導入はイオン打込みを用い、平均濃度 ５×
１０１８／ｃｍ３ 程度とする。これは、必用とするＭ
ＯＳトランジスタの特性に応じて、調整して構わない。

【００５２】ゲート電極５１０８の側壁には窒化シリコ
ンからなる厚さ１００ｎｍのサイドウォール・スペーサ
５１１０を形成する。サイドウォール・スペーサ５１１
０は、この後全面をフッ化水素酸で洗浄する際に、ゲー
ト電極５１０８直下の酸化シリコン膜（この膜はゲート
電極５１０８のゲート絶縁膜として機能する）が浸食さ
れないための保護膜として機能する。この直後にリンを
４０ＫｅＶで２×１０１５／ｃｍ２ 程度導入しｎ型導
電層５１０９となし、ゲート電極５１０８に対するソー
ス・ドレイン領域とする。ｎ型不純物の導入はイオン打
込みを用い、平均濃度 ５×１０１９／ｃｍ３ 程度とす
る。

【００５３】このように形成されたゲート電極５１０８
を有するＭＯＳトランジスタのゲート絶縁膜は、本実施
例では、１０ｎｍである。

【００５４】次に、サイドウォール・スペーサ５１１０
を形成した後、全面をフッ化水素酸で洗浄し、素子分離
絶縁領域５１０２、ゲート電極５１０８が形成された領
域以外、即ちシリコン基板５１０１が露出した表面に、
厚さ３．５ ｎｍの熱酸化膜５１１１を形成する。引き
続き厚さ１８０ｎｍのポリシリコン５１１２を全面に被
着させる。ポリシリコン５１１２全面にボロンイオンを
加速エネルギー４０ＫｅＶで５×１０１５／ｃｍ２ 程
度導入し、不純物平均濃度 １×１０２０／ｃｍ３ 程度
のｎ型ポリシリコンにする。その直上に、膜厚１００ｎ
ｍの酸化シリコン５１１３を被着する（ｂ）。

【００５５】熱酸化膜５１１１、ポリシリコン５１１２
および酸化シリコン５１１３をフォトリソグラフィ工程
およびドライエッチング工程により加工し、ゲート長
０．１８μｍのゲート電極５１１４とする。ゲート電極
５１１４は薄膜ＭＯＳトランジスタのゲートを構成す
る。この直後に、ヒ素４０ＫｅＶ、 ２×１０１５／ｃ
ｍ２ 程度のイオン打込みによりｎ型ソース・ドレイン
領域５１１５を設ける（ｃ）。

【００５６】続いて、ショートチャネル効果抑制のため
のイオン打込みを行なうが、図が煩雑になることを防ぐ
ためここでは記載を省略してある。そして層間絶縁膜５
１１６を形成した後、第１の金属配線層５１１７をもっ
て各トランジスタの端子を接続する（ｄ）。必要に応じ
て、第２、第３の配線層を形成する。

【００５７】図２を用いて本発明の第２の実施例を説明
する。本実施例は、ゲートおよびソース部分の不純物濃
度を変えることによってトンネル電流が流れるＭＯＳト
ランジスタと実質的にこのようなトンネル電流が流れな
いＭＯＳトランジスタを製造する例である。本実施例で
は、第１の実施例（図１）と同様に、ｐ型ＭＯＳトラン
ジスタの断面のみを記載する。ｎ型シリコン基板２０１
上に、素子分離絶縁領域２０２、ｎ型不純物層２０３お
よびｐ型不純物層２０４を形成する。ここでｎ型不純物
層２０３は、主回路を構成するトランジスタのウエル領
域に供するものであり、ｎ型不純物層２０４は主回路へ
の電源供給および電源遮断用ＭＯＳトランジスタのウエ
ルに供するものである。ｎ型不純物層２０３および２０
４の不純物平均濃度は １×１０１７／ｃｍ３程度であ
る。ｎ型不純物層２０３および２０４への不純物導入方
法は特に問わない。各トランジスタを形成する領域に、
しきい値調整用イオンをイオン打込みで導入した後、露
出した基板表面に厚さ３．５ ｎｍのシリコンの熱酸化
膜２０５を形成する。続いて、２０５直上全面に厚さは
１８０ ｎｍのポリシリコン層２０６を被着する
（ａ）。

【００５８】通常の回路動作をするためのトランジスタ
を形成する領域へは、リンイオン２０７ａを加速エネル
ギー２５ ＫｅＶで２×１０１５／ｃｍ２ 導入して、
ｎ型ポリシリコン２０７とする。

【００５９】電源遮断の機能を持つトランジスタを形成
する領域へのリンイオン２０８ａの導入は、３５ＫｅＶ
で２×１０１５／ｃｍ２ 導入して、ｎ型ポリシリコン
２０８を形成する（ｂ）。

【００６０】これらのボロンイオン導入工程の差異によ
り、電源遮断の機能を持つトランジスタのゲート電極は
上部のみ不純物濃度が高くなり（ほぼ１×１０２０／ｃ
ｍ３）、ゲート絶縁膜に近いゲート電極下部の不純物濃
度は低くなる（ほぼ１×１０１７／ｃｍ３）。従って、
ゲート電極下部のキャリア濃度は低くなり、ゲート絶縁
膜の厚いＭＯＳトランジスタに電気的に類似した特性を
示す。即ち、ゲート絶縁膜に流れるトンネル電流を小さ
く抑えることができる。

【００６１】リンイオン２０７ａおよび２０８ａの打込
み後、全面に１００ ｎｍのシリコン酸化膜２０９を堆
積する。熱酸化膜２０５、ｎ型ポリシリコン２０８、お
よびシリコン酸化膜２０９をフォトリソグラフィとドラ
イエッチング工程により加工し、ゲート電極２１０およ
び２１１を形成する（ｃ）。ゲート電極２１０のゲート
長は０．１８μｍとする。ゲート電極２１１はゲート酸
化膜が厚く見えるので、ショートチャネル効果を考慮し
てゲート長を０．１８μｍ以上とする。ゲート電極２１
０および２１１形成直後にｐ型導電層２１２を形成し、
ゲート電極２１０に対するソース・ドレイン領域とす
る。同様に、ｐ型導電層２１３を形成し、ゲート電極２
１１に対するソース・ドレイン領域とする（ｄ）。ｐ型
不純物の導入はイオン打込みを用い、フッ化ボロンを２
０ＫｅＶ、 ２×１０１５／ｃｍ２程度導入する。ショ
ートチャネル効果抑制のためのイオン打込みは、図が煩
雑になることを防ぐためここでも記載を省略してある。
層間絶縁膜２１４を形成した後、第１の金属配線層２１
５をもって各トランジスタの端子を接続する。必要に応
じて、第２、第３の配線層を形成する。なお、第２の実
施例（図２）の方法は、酸化膜のトンネル電流を根本的
に低減させるまでの効果はないので、図１記載の形態よ
りは消費電力低減効果は小さい。一方、単なるイオンの
打ち分けのみで済むプロセスであるから、簡便に製造で
きる長所がある。製造後のチェックは、実際に動作させ
る必要がある図２のプロセスによるものよりも、ゲート
絶縁膜の厚さを測定するだけで良い図１のプロセスによ
るものの方が有利である。

【００６２】次に、図３および図４を用いて本発明の第
３の実施例を説明する。図３および図４は本発明に係わ
る半導体集積回路装置の具体的構成例で、図３は本実施
例のレイアウト図であり、図４は、図３のレイアウト図
のＡ−Ａ'間の断面図である。本回路装置は連続した２
ＮＡＮＤゲート回路をもった例である。

【００６３】図３において、ＭＰおよびＭＮは電源遮断
用（制御回路用）のＭＯＳトランジスタであり、ゲート
絶縁膜の厚さは５nm程度でも使用可能であるが、本実施
例では１０ｎｍである。また、ＴＰおよびＴＮは論理回
路用（主回路用）のＭＯＳトランジスタであり、ゲート
絶縁膜の厚さは３．５ｎｍである。本実施例ではこのよ
うに、ゲート絶縁膜の厚さの異なる２種類のＭＯＳトラ
ンジスタを用いている。このとき、ゲート絶縁膜の厚さ
の厚いＭＯＳトランジスタのゲート長ＬＭは、ゲート絶
縁膜の厚さの薄いＭＯＳトランジスタのゲート長よりも
大きくしている。これは前述の通り、ゲート絶縁膜に適
したゲート長を設定する必要があり、絶縁膜が厚いとき
にゲート長が短いと、ソース・ドレイン間のサブスレッ
シショルドリークが生じ、on/offが完全に行えなくなる
からである。

【００６４】図４を用いて本実施例における半導体集積
回路装置の内部構造を説明する。この実施例においては
基本的に薄膜ＭＯＳトランジスタを用いて高速の動作を
得ているが、薄膜ＭＯＳトランジスタの待機時における
リーク電流の消費を防止するために、待機時の電源を遮
断するスイッチを設けるものである。そして、このスイ
ッチの部分にはトンネルリーク電流の小さな厚膜ＭＯＳ
トランジスタを用いる。

【００６５】ｎ型基板３０１上にｐ型ウエル３０２を設
け、素子分離領域３０３を設ける。３０４ないし３０７
は論理回路用ＭＯＳトランジスタＴＰのソース・ドレイ
ン領域、３０８および３０９は電源遮断用ＭＯＳトラン
ジスタＭＰのソース・ドレイン領域である。３１０およ
び３１１は論理回路用ＭＯＳトランジスタＴＰのゲート
電極、３１２は電源遮断用ＭＯＳトランジスタＭＰのゲ
ート電極である。ＧＩＴはＴＰのゲート酸化膜、ＧＩＭ
はＭＰのゲート酸化膜である。

【００６６】第１の層間膜３１３を形成し、それを穿孔
して第１の配線層３１４，３１５，３１６，３１７によ
り各トランジスタのソース、ドレインおよびゲート電極
に結線する。配線層３１４および３１６は論理回路用Ｍ
ＯＳトランジスタｐＭＯＳＬのソース領域へ、配線層３
１５は論理回路用ＭＯＳトランジスタｐＭＯＳＬのドレ
イン領域へ接続されている。配線層３１７は論理回路用
ＭＯＳトランジスタｐＭＯＳＬのソース領域と電源遮断
用ＭＯＳトランジスタｐＭＯＳＶのドレイン領域を接続
している。配線層３１８は電源遮断用ＭＯＳトランジス
タｐＭＯＳＶのソース領域へ接続されている。

【００６７】第２の層間膜３１９を形成した後、それを
穿孔して第２の配線層３２０，３２１を前記第１の配線
層の所望の領域に結線する。配線層３２０は電源遮断用
ＭＯＳトランジスタｐＭＯＳＶのドレインをシャントす
る。配線層３２１は電源遮断用ＭＯＳトランジスタｐＭ
ＯＳＶのソースをシャントする第１の電源線である。

【００６８】配線層３２１は穿孔した第２の層間膜３１
９を通じて第１の配線層３１８へ結線される。以上のレ
イアウトにより、論理回路用ＭＯＳトランジスタｐＭＯ
ＳＬおよびｎＭＯＳＬで構成される論理回路と第１の電
源との接続を電源遮断用ＭＯＳトランジスタｐＭＯＳＶ
で制御できる。なお、ここでもｐ型の電源遮断用ＭＯＳ
トランジスタｐＭＯＳＶのみを記したが、厚いゲート絶
縁膜を有するｎ型の電源遮断用ＭＯＳトランジスタｎＭ
ＯＳＶを、論理回路用ＭＯＳトランジスタｎＭＯＳＬと
第２の電源線の間に接続することもできる。以降説明す
る回路図（図５，図６ないし図９参照）ではこの構成も
記載してある。

【００６９】図５を用いて本発明の第４の実施例を説明
する。図５は、本発明を最も簡単なインバータ回路に適
用したものである。

【００７０】図５において、Ｌ１はＣＭＯＳインバータ
であり、ＴＰ１およびＭＰ１はｐ型ＭＯＳトランジス
タ、ＴＮ１およびＭＮ１はｎ型ＭＯＳトランジスタであ
る。（本出願のトランジスタ回路図では以降、ｐ型ＭＯ
Ｓトランジスタはゲート端子部に○印を付けて記す。）
ＴＰ１およびＴＮ１はそれぞれ図１のＴＰおよびＴＮに
対応する。ＴＰ１およびＴＮ１のＭＯＳトランジスタの
ゲート絶縁膜厚はＭＰ１およびＭＮ１のＭＯＳトランジ
スタのゲート絶縁膜厚よりも薄い。以下、ＴＰ１および
ＴＮ１のように薄いゲート絶縁膜を使用したトランジス
タを薄膜ＭＯＳトランジスタまたは薄膜トランジスタ、
ＭＰ１およびＭＮ１のように厚いゲート絶縁膜を使用し
たトランジスタを厚膜ＭＯＳトランジスタまたは厚膜ト
ランジスタと記す。（本出願のトランジスタ回路図では
以降、薄膜ＭＯＳトランジスタは円で囲んで示す。）な
お、通常、ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓ
ｔｏｒ）と呼ばれる薄膜トランジスタは絶縁基板上に薄
膜形成技術で作ったものであるが、本発明でいう薄膜、
厚膜トランジスタは単純にゲート絶縁膜の厚さの比較だ
けで便宜上定義付けしているものであることに注意され
たい。

【００７１】ＣＭＯＳインバータＬ１と第１の電源Ｖｄ
ｄ，第２の電源Ｖｓｓの間に厚膜ＭＯＳトランジスタＭ
Ｐ１およびＭＮ１が挿入されている。この回路を使用し
て信号を処理する際（定常時）には、制御信号ＣＳを
‘Ｈ’とする。この信号により、厚膜ＭＯＳトランジス
タＭＰ１およびＭＮ１はＯＮし、第１の電源Ｖｄｄおよ
び第２の電源Ｖｓｓを直接インバータＬ１に接続する。
ＣＭＯＳインバータＬ１は薄膜ＭＯＳトランジスタＴＰ
１およびＴＮ１で構成されているので、そのゲート・ソ
ース間およびゲート・ドレイン間にリーク電流（トンネ
ル電流）が流れる。このリーク電流は厚膜ＭＯＳトラン
ジスタＭＰ１およびＭＮ１を通じて第１の電源Ｖｄｄと
第２の電源Ｖｓｓ間に流れ、回路全体としての消費電力
が増加する。この回路を使用しない時、すなわち待機時
には、制御信号ＣＳを‘Ｌ’とする。この時、厚膜ＭＯ
ＳトランジスタＭＰ１およびＭＮ１はＯＦＦし、第１の
電源Ｖｄｄ，第２の電源ＶｓｓとＣＭＯＳインバータＬ
１は分離される。上記ゲート・ソース間およびゲート・
ドレイン間のリーク電流は、厚膜ＭＯＳトランジスタＭ
Ｐ１およびＭＮ１がオフであるため第１の電源Ｖｄｄと
第２の電源Ｖｓｓ間に流れることはない。この時、第１
の電源Ｖｄｄおよび第２の電源Ｖｓｓが供給されないの
でＣＭＯＳインバータＬ１はインバータとして機能しな
いが（ＣＳが‘Ｌ’の時、出力ＯＵＴはハイインピーダ
ンス状態になる。）、厚膜ＭＯＳトランジスタＭＰ１お
よびＭＮ１によって、上記リーク電流による消費電力増
加を防ぐことができる。この実施例では厚膜ＭＯＳトラ
ンジスタのゲート絶縁膜の厚さを3.5nm、薄膜ＭＯＳト
ランジスタのゲート絶縁膜の厚さを６.０nmとしたが、
膜厚の差が少しでもあれば（すなわち、厚膜トランジス
タのトンネルリーク電流が薄膜トランジスタのトンネル
リーク電流より少なければ）、待機時のリーク電流減少
の効果を得ることができる。なお、通常クロックドイン
バータ回路と呼ばれる回路はＣＳをクロック入力にした
形になっているが、ＭＰ１とＴＰ１およびＭＮ１とＴＮ
１が直列接続になっていれば、ＭＰ１とＴＰ１の順番お
よび、ＭＮ１とＴＮ１の順番を変えても回路動作には支
障がない。本発明の回路ではＭＰ１とＴＰ１の接続順番
を変えたり、ＭＮ１とＴＮ１の接続順番を変えたりする
とその効果がなくなるという点で性質の異なるものであ
る。

【００７２】次に、図６および図７を用いて本発明の第
５の実施例を説明する。本実施例は、本発明を薄膜ＰＭ
ＯＳトランジスタＴＰ１ないしＴＰ３と薄膜ｎ型ＭＯＳ
トランジスタＴＮ１ないしＴＮ３から構成された３段構
成のＣＭＯＳインバータに適用した実施例である。

【００７３】同図において、ｐ型ＭＯＳトランジスタＭ
Ｐ１ないしＭＰ３およびｎ型ＭＯＳトランジスタＭＮ１
ないしＭＮ３は厚膜トランジスタである。

【００７４】図６では、回路の第１の電源Ｖｄｄおよび
第２の電源Ｖｓｓと３個のＣＭＯＳインバータの各電源
電極Ｖｃｄ１，Ｖｃｓ１ないしＶｃｄ３，Ｖｃｓ３間に
厚膜ＭＯＳトランジスタを挿入している。厚膜ＭＯＳト
ランジスタに印加する制御信号ＣＳを‘Ｌ’にすること
で、薄膜ＭＯＳトランジスタＴＰ１ないしＴＰ３、ＴＮ
１ないしＴＮ３のゲート・ソース間およびゲート・ドレ
イン間に流れる電流を小さくすることができ、消費電力
を削減できる。

【００７５】図７の実施例では、３段のインバータを形
成する薄膜ＭＯＳトランジスタのソースを仮想電源線Ｖ
ｃｄ０，Ｖｃｓ０に接続し、仮想電源線Ｖｃｄ０，Ｖｃ
ｓ０および第１の電源Ｖｄｄ，第２の電源Ｖｓｓの間に
厚膜ＭＯＳトランジスタを挿入している。この構成によ
り図６の場合と同様の効果が得られる。

【００７６】図６と図７を比較すると、図７の方が小面
積になることが多い。ＭＰ１ないしＭＰ３およびＭＮ１
ないしＭＮ３のゲート幅は、それぞれのインバータの遅
延時間が、ＭＰ１ないしＭＰ３およびＭＮ１ないしＭＮ
３を挿入したことにより遅くならないように決定する必
要がある。図６の場合にはたとえばＭＰ１およびＭＮ１
のゲート幅はＴＰ１およびＴＮ１のゲート幅と同じ大き
さ程度にすることになる。ところが、図７ではそれぞれ
のインバータの活性化率を考慮に入れてＭＰ１およびＭ
Ｎ１のゲート幅を決めることができる。すなわち、ＭＰ
１およびＭＮ１に接続されている論理回路（図７の例で
は３段のインバータ）の最大活性化率を考慮してＭＰ１
およびＭＮ１のゲート幅を決める。図７の例では３段の
インバータのうち、一度に動作するインバータは１段だ
けなので、その１段のインバータに十分に電流を供給で
きるようなゲート幅にＭＰ１およびＭＮ１を設計すれば
よい。結果的には図６のＭＰ１ないしＭＰ３およびＭＮ
１ないしＭＮ３のゲート幅と同じゲート幅程度で済むこ
とになり、図７の方が図６よりも小面積になる。

【００７７】図８を用いて本発明の第６の実施例を説明
する。図８は、図７に示した第５の実施例にレベルホル
ダＬＨ１を接続し、制御信号ＣＳがＬ'になってインバ
ータの動作が停止し、出力（ＯＵＴ２）がハイインピー
ダンス状態になっても、出力ＯＵＴのレベルを保持でき
るようにした実施例である。制御信号ＣＳが‘Ｈ’から
‘Ｌ’に変わったときに、‘Ｈ’のときの最後の論理レ
ベルを保持する。ここではレベルホルダＬＨ１としてイ
ンバータ２個によるラッチで実現しているが、制御信号
ＣＳがＬ'のときに出力ＯＵＴのレベルが保持でき、出
力ＯＵＴを入力とする次段の回路に影響がないようなも
のであれば如何なるものでもよい。

【００７８】本実施例ではレベルホルダー回路LH1は高
速性を要求しないものとし、厚膜ＭＯＳトランジスタで
構成してリーク電流を押さえた。高速性を要求する場合
には、レベルホルダー回路は薄膜ＭＯＳトランジスタで
構成することもできるが、インバータ本体よりリーク電
流が増えては意味がないので、設計に留意する必要があ
る。

【００７９】また、レベルホルダー回路の挿入する場所
は回路中のどこであっても良いわけではない、たとえば
図８で、ＯＵＴ１やＯＵＴ２に挿入して意味がない。制
御信号ＣＳが‘Ｌ’のときも論理レベルを保持する必要
のある信号線（図８ではＯＵＴ３）に挿入する必要があ
る。

【００８０】図９を用いて本発明の第７の実施例を説明
する。上述した図５（第４の実施例）ないし図８（第６
の実施例）では薄膜ＭＯＳトランジスタで「インバー
タ」を形成した実施例を示したが、薄膜ＭＯＳトランジ
スタで構成された回路であれば如何なる機能をもつもの
でもよい。この例を図９に示す。図９は、図５のインバ
ータを２入力（ＩＮ１，ＩＮ２）を有するＮＡＮＤゲー
トに変えたものである。この構成によっても図５と同様
に消費電力の増加を防ぐことができる。

【００８１】図５ないし図９に示した実施例では、制御
信号ＣＳにつながれた制御回路として厚い酸化膜で構成
された厚膜ＭＯＳトランジスタを用いているが、制御信
号ＣＳによって薄膜ＭＯＳトランジスタのゲート・ソー
ス間およびゲート・ドレイン間のリーク電流の量を制御
できればるものであれば如何なるものでもよい。例え
ば、図２に示した製造工程に対応した、ゲート電極の空
乏化率が主回路のそれより大きいＭＯＳトランジスタ
や、薄膜ゲート絶縁膜でもあってもゲートリークが小さ
いゲート絶縁膜で構成されたＭＯＳトランジスタで構成
してもよい。

【００８２】また、図５ないし図９に示した実施例で
は、ＭＯＳトランジスタの基板電極について特に言及し
ていないが、本発明ではその接続は特に規定しない。例
えば、ｐ型ＭＯＳトランジスタの基板電極は第１の電源
Ｖｄｄに、ｎ型ＭＯＳトランジスタの基板電極は第２の
電源Ｖｓｓに接続してもよい。また、図５では薄膜ＭＯ
ＳトランジスタＴＰ１の基板電極をＶｃｄ１に、薄膜ト
ランジスタＴＮ１の基板電極をＶｃｓ１に接続してもよ
い。この場合、主回路であるインバータＬ１に、基板電
極を電源に接続しているＣＭＯＳインバータの標準セル
をそのまま使用できる。

【００８３】図１および図２に記載した手順で製造した
半導体集積回路装置は、下記、図５ないし図９全ての回
路構成に適用できる。さらに図５ないし図９に記載され
た実施例は、その回路の動作頻度が小さい回路へ用いれ
ばより効果がある。たとえば，メモリ回路のワードデコ
ータ・ドライバ回路が挙げられる。シングルポートのメ
モリ回路の場合，ワード線数だけあるワードデコータ・
ドライバ回路は一度に一つのワードデコータ・ドライバ
回路しか活性化されない。他の多数あるワードデコータ
・ドライバ回路は不活性のままであり、ゲートリークが
あると定常電流が流れ消費電力が増加する。上記実施例
を用いれば、多数ある不活性のワードデコータ・ドライ
バ回路の消費電力を低減できる。

【００８４】図１２〜図１９は薄膜ＭＯＳトランジスタ
TP1-TP4,TN1-TN4で構成された回路における待機時のリ
ーク電流を低減するための厚膜ＭＯＳトランジスタの挿
入方法の他の例を示す。

【００８５】図１２と図１３は待機時間中のINとOUTの
倫理レベルが等しい場合の例である。図１２に示すよう
に待機時間中にIN=OUT=Ｈ'であることがわかっていれ
ば、Vss側のみにスイッチMN1を挿入すればよく、Vdd側
には不要である。

【００８６】図１３に示すように待機時間中にIN=OUT=
‘Ｌ’であることがわかっていれば、Vss側のみにスイ
ッチMP1を挿入すればよく、Vdd側には不要である。ＬＨ
１はレベルホールド回路で、待機時間中に出力をホール
ドするものである。

【００８７】図１４〜図１７は待機時間中のINとOUTの
論理レベルが異なる場合の例である。図１４に示すよう
に、待機時間中にINとOutの論理レベルが異なる場合に
は、IN-OUT間のリークを防止するために、INまたはOUT
にスイッチを挿入する。IN=‘Ｈ’,OUT=‘Ｌ’の場合
は、VssとOUTに入れるかVddとINに入れる。図１４はVss
とOUTにスイッチNM1とスイッチMP4,MN4を入れたもので
ある。

【００８８】図１５はスイッチをVssとOUTに入れるので
はなく、VddとINに入れたものである（MP1,MP5,NM5で示
される）。負荷駆動能力の必要なOUTにスイッチを入れ
る場合、そのスイッチは大きなゲート幅のＭＯＳトラン
ジスタで構成する必要があるため望ましくないので、実
用上は図１５の例の方が良い。

【００８９】図１６に示すように、待機時間中にINの論
理レベルがOutの論理レベルと異なる場合には、IN-OUT
間のリークを防止するために、INまたはOUTにスイッチ
を挿入する。IN=‘Ｌ’,OUT=‘Ｈ’の場合は、VddとOUT
にスイッチMP1とMP4,MN4を入れる。

【００９０】図１７はスイッチをVddとOUTに入れるので
はなく、VssとINに入れたものである（MN1,MP5,NM5で示
される）。負荷駆動能力の必要なOUTにスイッチを入れ
ることは望ましくないので、実用上は図１７の例の方が
良い。

【００９１】図１８は待機時のIN,OUTの論理レベルは不
明だが、IN=OUTであることがわかっている場合の例であ
り、VddとVssにスイッチMP1とMN1を入れれば良い。inと
outにはスイッチは不要である。

【００９２】図１９は入力信号が複数（IN1,IN2）ある
場合の例を示す。待機時にはIN1=‘Ｈ’,IN2=OUT=
‘Ｌ’であり、VddとIN1にスイッチＭＰ１とＭＰ５，Ｍ
Ｎ５を入れれば良い。

【００９３】図１２から図１９の例で明らかなように、
ゲートリーク電流を削減するための厚膜ＭＯＳトランジ
スタの挿入箇所は回路によって最適な場所がある。した
がって、回路全体で同一の挿入方法にする必要はなく、
回路ブロック毎に最適な箇所に挿入すればよい。

【００９４】図２０と図２１は、レベルホールド回路LH
1の他の例を示す。図２０はインバータ２段構成として
おり、後段のトランジスタの電流駆動能力は、ＩＮに接
続されている論理ゲートのトランジスタのそれより十分
小さく、また、その論理ゲートのトンネルリーク電流よ
り十分大きくする。

【００９５】図２１は後段をクロックドインバータにし
た例であり、トランジスタの電流駆動能力の設計自由度
が大きくなる効果がある。

【００９６】以上の実施例の説明では、トランジスタの
しきい値については何も限定していないが、薄膜ＭＯＳ
トランジスタを低しきい値にし、厚膜ＭＯＳトランジス
タをそれよりも高しきい値にするのが効果的である。ト
ランジスタを低しきい値にするといわゆるサブスレッシ
ョルドリーク電流がソース・ドレイン間に流れるが、電
源間に挿入した高しきい値の厚膜ＭＯＳトランジスタで
そのリーク電流をカットすることができる。以下の図２
２からの実施例では基本的に厚膜ＭＯＳトランジスタは
サブスレッショルドリーク電流が問題にならない程度の
たとえば０．５Ｖ程度の高しきい値で、また、薄膜ＭＯ
Ｓトランジスタはたとえば０．１Ｖ程度の低しきい値で
構成した例を示す。

【００９７】また、以上の実施例では薄膜ＭＯＳトラン
ジスタのゲート端子に入力される電圧と厚膜ＭＯＳトラ
ンジスタのゲート端子に入力される電圧との関係につい
ては何も言及していないが、厚膜ＭＯＳトランジスタの
ゲート端子に入力される電圧を薄膜ＭＯＳトランジスタ
のゲート端子に入力される電圧よりも高くすると効果的
である。厚膜ＭＯＳトランジスタのゲート酸化膜は厚い
ために薄膜ＭＯＳトランジスタよりも高い電圧を印加で
き、これにより厚膜ＭＯＳトランジスタの電流駆動能力
を高めるられる。図５から図２１までの実施例ではＣＳ
および／ＣＳの信号振幅を大きくすればよい。その時に
は、厚膜ＭＯＳトランジスタのゲート長は薄膜ＭＯＳト
ランジスタのゲート長よりも長くするのがよい。厚膜Ｍ
ＯＳトランジスタのしきい値を高くできるし、高電圧で
動作する厚膜ＭＯＳトランジスタのデバイスの信頼性を
向上させることができる。以下の図２２からの実施例で
は基本的に厚膜ＭＯＳトランジスタにはたとえば３．３
Ｖ程度の高電圧を印加し、また、薄膜ＭＯＳトランジス
タにはたとえば１．５Ｖ程度の低電圧を印加した例を示
す。

【００９８】以下に本発明を用いた各種の半導体集積回
路例を示す。図２２は本発明による半導体集積回路のブ
ロック図を示したものである。以下の図において、面積
比率において主に薄膜ＭＯＳトランジスタで構成されて
いる回路ブロックを実線で、厚膜ＭＯＳトランジスタで
構成される回路ブロックを点線で、両者が混在する回路
ブロックを両者で囲んで区別した。

【００９９】CPUコアなどからなる主回路2201は入出力
回路2202を介して、入出力端子と信号をやりとりする。
主回路2201はまた、メモリ直接周辺回路2204を介してメ
モリセル2205（例えばDRAMで構成される）と信号をやり
とりする。スタンバイ制御回路（電源制御回路）2206は
上記各モジュール内の薄膜ＭＯＳトランジスタに対して
その電源等の制御する。通常半導体集積回路チップ内の
信号電圧とチップ外の信号振幅が異なるので、後述する
レベル変換回路で信号振幅のレベル変換を行っている。

【０１００】図２２において、点線で示されるメモリセ
ル２２０５は主にトンネルリーク電流が無視しうるゲー
ト酸化膜を有するMOS（厚膜ＭＯＳトランジスタ）によ
り構成される。ゲート酸化膜は例えば５〜１０nm程度の
厚い酸化膜である。

【０１０１】主回路2201、入出力回路2202、メモリ直接
周辺回路2204、およびスタンバイ制御回路2206は薄膜Ｍ
ＯＳトランジスタを主として用いる。特に論理素子を多
く含む主回路は、薄膜ＭＯＳトランジスタの割合が多
い。

【０１０２】これらの回路中にある薄膜ＭＯＳトランジ
スタは、図５から図２１で詳述したように、待機時のリ
ーク電流を低減するため電源制御用のスイッチで電源を
遮断できるようにしてある。電源制御用スイッチとなる
トランジスタにはリーク電流があると意味がないので、
厚膜ＭＯＳトランジスタを用いる。これら電源スイッチ
用MOSはスタンバイ制御回路２２０６からの制御によりo
n/offが行われる。

【０１０３】また、この半導体集積回路装置の中で、電
源スイッチ用の厚膜ＭＯＳトランジスタの他に、チップ
外部からの大きな信号振幅の入力が直接かかる部分のト
ランジスタ（Ｉ／Ｏ回路等）にも厚膜ＭＯＳトランジス
タを用いる。これは大きな信号振幅が入力されるＩ／Ｏ
回路には高ゲート耐圧ＭＯＳが必要で、一般に厚膜ＭＯ
Ｓトランジスタはゲート耐圧が高いためである。Ｉ／Ｏ
回路に用いる高耐圧ＭＯＳトランジスタに図５から図２
１までで説明した薄膜ＭＯＳトランジスタのゲートリー
ク削減のための厚膜ＭＯＳトランジスタを用いることが
できる。両者のＭＯＳトランジスタに同じ厚膜ＭＯＳト
ランジスタを用いることでプロセスの簡単化が実現でき
る。

【０１０４】メモリセル２２０５は待機時にデータを保
持する必要のあるメモリで、これらはトンネルリーク電
流が無視しうる厚膜ＭＯＳトランジスタで構成される。
メモリセルに厚膜ＭＯＳトランジスタを使用すれば動作
速度が遅くなるが、ゲートリークによる消費電力増加の
問題がないので、待機時にメモリセルに電源を供給し続
けることができる。逆に、待機時に情報を保持する必要
がないメモリはそのメモリセルに薄膜ＭＯＳトランジス
タを使用することができる。待機時には、メモリセルに
蓄えられている情報は消えてしまうが、メモリセルに供
給する電源をオフすることによってゲートリークによる
消費電力増加を防ぐことができる。また、メモリの容量
が小容量で待機時に電源を供給し続けてもゲートリーク
による消費電力増加が無視できるのであれば、同様にメ
モリセルを薄膜ＭＯＳトランジスタで構成することがで
きる。たとえばレジスタファイル等は小容量であるため
リーク電流がそれほど問題にならなず、速度が重視され
る。このようなメモリは薄膜ＭＯＳトランジスタで構成
することが望ましい。また、本実施例の半導体集積回路
装置においては、特にラッチ、フリップフロップ等のメ
モリ回路は高速を要求されるために薄膜ＭＯＳトランジ
スタを用いることが望ましい。なお、高電圧で駆動さ
れ、早い応答性が要求されない回路、例えば前述の薄膜
ＭＯＳトランジスタの電源制御用のスイッチは厚膜ＭＯ
Ｓトランジスタを用いることが望ましい。

【０１０５】図２２の例ではチップは少なくとも２種類
の電源で駆動されており、電源Ｖｃｃ２はＶｃｃ１より
大きく設定されている。厚膜ＭＯＳトランジスタは電流
供給能力の高いVcc2により駆動されることとし、膜膜Ｍ
ＯＳトランジスタはVcc1により駆動されることとする。
以下の実施例ではＶｃｃ１は１．５Ｖ、Ｖｃｃ２は3.3V
と仮定しているが、それぞれＶｃｃ２＞Ｖｃｃ１の関係
を満たせばどのような値であってもよいことは言うまで
ない。

【０１０６】以上で説明した図２２の半導体集積回路で
は、主な部分を薄膜ＭＯＳトランジスタで構成している
ので、高速の動作が可能となる。

【０１０７】図２３は半導体集積回路の他の実施例であ
る。基本構成は論理回路などで構成される主回路2301
と、入出力回路2302、およびスタンバイ制御回路2303で
構成されている。この例では、外部から供給される３．
３Ｖの電圧Vcc2を降圧回路2304で１．５VのVcc1に降圧
させる。降圧回路2304は主回路などと同一のチップ上に
あってもよいし、別のチップ上に形成されていてもよ
い。主回路2301は、主に薄膜ＭＯＳトランジスタで構成
され、高速動作が可能となる。降圧回路2304は主に厚膜
ＭＯＳトランジスタで構成される。入出力回路2302、ス
タンバイ制御回路には薄膜と厚膜のＭＯＳトランジスタ
が混在する。これらの回路において、薄膜ＭＯＳトラン
ジスタはVcc1で、厚膜ＭＯＳトランジスタはVcc2で駆動
することとする。スタンバイ制御回路は、リーク電流に
よる電力損失を押さえるために、回路の待機時に降圧回
路2304の出力をオフにする。また、入出力回路2302から
主回路2301への出力も‘Ｌ’とする。主回路2301への入
力が‘Ｌ’になり、かつ主回路に供給される電源電圧が
０Ｖになるため、主回路中の主なノードの電位がＬ'に
なりトンネルリークによる消費電力増加を削減できる。
なお、薄膜ＭＯＳトランジスタを低しきい値にした場
合、サブスレッショルドリーク電流による消費電力増加
も同時に削減できることは言うまでない。

【０１０８】図２４は他の実施例であり、図２３と共通
の部分は同じ符号で示した。この実施例では外部から２
種の電源Vcc1とVcc2がチップに供給されるが、Vcc1は厚
膜ＰＭＯＳトランジスタで構成されたスイッチ2404を介
して主回路2301などに供給される。待機時にはスタンバ
イ制御回路2303により、スイッチ2404がオフになり、Vc
c1の給電がオフとなる。また、図２３と同様に待機時に
は出力回路2302から主回路2301への出力は‘Ｌ’とな
る。スイッチ2404は主回路などと同一のチップ上にあっ
てもよいし、チップ外に外づけしたパワーＭＯＳトラン
ジスタであってもよい。ここでスイッチ2404は厚膜ＭＯ
Ｓトランジスタで構成されている。図２３と同様に、主
回路2301への入力が‘Ｌ’になり、かつ主回路に供給さ
れる電源電圧が０Ｖになるため、主回路中の主なノード
の電位が‘Ｌ’になりトンネルリークによる消費電力増
加を削減できる。

【０１０９】図２５は図２３にさらに主回路の動作速度
ばらつきを補償する回路を組み込んだ実施例を示す図で
ある。先の実施例と同様の構成は同一の番号を付した。
この実施例では主回路2501は遅延モニタ回路MONIを備え
ている。遅延モニタ回路MONIは主回路中の論理回路の遅
延時間をモニタするものである。したがって、この遅延
モニタ回路は原則として主回路の薄膜ＭＯＳトランジス
タと同様の薄膜ＭＯＳトランジスタで構成する。遅延モ
ニタ回路は、例えばリングオシレータで構成される。Vc
c2からVcc1を作る降圧回路2504は、主回路中の遅延モニ
タ回路HONIからの信号に応じて、主回路のトランジスタ
の製造及び温度等の環境の変化による主回路を構成する
論理回路の遅延時間のばらつきを補償するようにVcc1の
値を制御する。これは例えば図２８に示すようなPLL方
式で実現される。たとえば、温度が上昇し、主回路を構
成する論理回路の遅延時間が遅くなったときには、降圧
回路2504はその出力Ｖｃｃ１を上昇させる。また逆に、
温度が低下し、主回路を構成する論理回路の遅延時間が
速くなったときには、降圧回路2504はその出力Ｖｃｃ１
を下降させる。これにより主回路を構成する論理回路の
遅延時間を一定に保つことができる。

【０１１０】図２６は他の実施例を示す図である。図２
５ではモニタ回路ＭＯＮＩによって主回路を構成する論
理回路の遅延時間をモニタする実施例を示したが、ここ
では、チップの製造時の検査で主回路を構成するＭＯＳ
トランジスタあるいは論理回路の特性を測定し、そのデ
バイス情報を２６０５に格納しておく。この2605からの
制御信号に基づいて、降圧回路2604はVcc1の値を決定す
る。たとえば、チップ検査時に主回路を構成するトラン
ジスタのしきい値が設計値よりも大きめに製造されたこ
とが分かると、降圧回路２６０４がＶｃｃ１を設計値よ
りも大きな値で出力するように２６０５に記憶する。ま
た逆に、チップ検査時に主回路を構成するトランジスタ
のしきい値が設計値よりも小さめに製造されたことが分
かると、降圧回路２６０４がＶｃｃ１を設計値よりも小
さな値で出力するように２６０５に記憶する。このよう
にすることによって、製造ばらつきを補償できる。な
お、２６０５に記憶するデバイス情報はトランジスタの
しきい値でもよいし、トランジスタの飽和電流値でもよ
い、要は主回路を構成する論理回路の遅延時間を反映す
るものであればよい。また、その記憶方法は特に問わな
い。簡単な方法としてはたとえば図２７の降圧回路のＶ
ｒｅｆの値をイオンビームによってヒューズ（アルミ配
線等）を切断するＦＩＢ加工を用いた物理的な方法等で
変化させる方法でもよい。

【０１１１】図２５の方法では、主回路のトランジスタ
の製造及び温度等の環境の変化を補償することができる
が、図２６の方法では、主回路のトランジスタの製造ば
らつきのみを補償することができる。しかし、図２６の
方法の方が図２５の方法よりも簡便で面積オーバーヘッ
ドが小さくできるという利点がある。

【０１１２】図２５や図２６の方法以外にも、製造及び
温度等の環境の変化に伴う主回路の動作速度ばらつきを
補償する方法は考えられるが、いかなる方法でのよい。

【０１１３】図２７は、図２３で示した高電圧Vcc2を低
い電圧Vcc1に変換する降圧回路（電圧リミッタ）2304の
回路構成例である。この降圧回路はスタンバイ制御回路
2303からの制御信号STBで制御され、Vcc1の供給をon/of
fする。電圧リミッタは高い電圧をとりあつかうので、
原則として厚膜ＭＯＳトランジスタで構成する。ただ
し、位相補償容量CCはμＡ程度ならばリーク電流があっ
てもよい。薄膜ＭＯＳトランジスタで形成した方が回路
面積を小さくできる。特にCCは通常数百〜数千ｐＦであ
るので、チップの面積縮小に効果がある。分圧回路ＤＩ
Ｖ１を構成するトランジスタもμＡ程度のリーク電流は
許容でき、リークがあっても分圧抵抗として働くだけな
ので、薄ゲート絶縁膜を有するＭＯＳトランジスタで構
成できる。

【０１１４】図２８は図２５で説明した遅延モニタ回路
MONIと降圧回路2504の詳細回路図である。遅延モニタと
してはＣＭＯＳインバータで構成したリングオシレータ
を用いている。この回路はＰｈａｓｅ Ｌｏｃｋｅｄ
Ｌｏｏｐ（ＰＬＬ）を形成しており、遅延モニタMONIの
発振周波数と主回路へのクロック信号f1とを周波数位相
比較記PFDで比較し、レベル変換器LC3を通してチャージ
ポンプ回路CPを駆動する。CPの出力はローパスフィルタ
ーLPFを通過して、Vrefとして出力される。このVrefの
値をもとにVcc1が作られる。クロック信号f1に応じたVc
c1が作られる。ここで、リングオシレータＭＯＮＩ、周
波数位相比較器ＰＦＤは薄膜ＭＯＳトランジスタで構成
する。また、チャージポンプは電源としてＶｃｃ２を用
いるために厚膜ＭＯＳトランジスタで構成する。主回路
をクロック信号ｆ１に同期させて動作させることで、そ
のクロック周波数に最適な電源電圧で主回路を動作させ
ることができる。

【０１１５】図２９は図２８の遅延モニタ回路と降圧回
路の他の例を示す。基本構成は図２８と同様であるが、
主回路に供給する電源Vcc１を遅延モニタ回路に供給す
るVcc3とを分離している。Vcc1とVcc3は本来同じ電圧で
あるが、Vcc1には主回路からノイズが混入することがあ
る。そこで、Vcc1に混入するノイズの遅延モニタ回路へ
の影響を低減するため、遅延モニタ回路への電源Ｖｃｃ
３をＶｃｃ１とは独立にしてモニタ精度を向上させてい
る。

【０１１６】図３０は図２２〜図２６における入出力回
路2202,2302の例を示す。ここでは１ビット分のみを示
している。入出力回路はチップ内部と外部の信号を入出
力端子PADを介して行う。ＳＥＬが‘Ｌ’のときＰＡＤ
は入力端子となり、ＳＥＬが‘Ｈ’のときは出力端子と
なる。LC1はレベル変換回路であり、スタンバイ制御回
路2206,2303（図２２〜図２６参照）からの制御信号STB
が‘Ｌ’のときにVcc1の振幅の信号を振幅の大きなVcc2
の信号に変換して出力端子PADから外部に出力する。従
ってレベル変換回路LC1と入出力端子PADの間のトランジ
スタはVcc2で駆動される厚膜ＭＯＳトランジスタで構成
する。ここではPULLはプルアップする必要があるときに
‘Ｌ’にしてPMOSのプルアップトランジスタでプルアッ
プする。このPMOSは厚膜ＭＯＳトランジスタで構成す
る。回路のスタンバイ（待機）を示すSTBが‘Ｈ’のと
き、チップ内部の薄膜ＭＯＳトランジスタは電源を遮断
されているので、LC1は出力をホールドする。

【０１１７】入力側においては、外部から入力されるVc
c2の振幅を有する信号を、４００４Ｐおよび４００４Ｎ
で構成されるインバータでVcc1の振幅に変換する。従っ
て、その二つのトランジスタはレベル変換前の信号を扱
うので厚膜ＭＯＳトランジスタで構成する。待機時には
４０１５Ｐ２によってＰＡＤからの信号はカットされ、
INは‘Ｌ’に固定される。

【０１１８】抵抗Ｒ１、Ｒ２、ダイオード４００２Ｄ
１、４００２Ｄ２、トランジスタ４０１４Ｎは入力保護
回路である。なお、ダイオード４００２Ｄ１および４０
０２Ｄ２はＭＯＳトランジスタで構成しても良い。この
入力保護回路中のＭＯＳトランジスタは高耐圧の厚膜Ｍ
ＯＳトランジスタで構成する。

【０１１９】図３１は図３０のレベルホールド及びレベ
ル変換回路ＬＣ１の具体的な回路例を示している。スタ
ンバイ制御信号STBによって、レベルホールド回路3101
はVcc1の振幅の信号をホールドし、その後レベル変換回
路3102でVcc2の振幅に変換して出力する。

【０１２０】図３２は図３０のレベルホールド及びレベ
ル変換回路ＬＣ１の他の具体的な回路例を示している。
スタンバイ制御信号STBによって、レベルホールド回路3
201はレベル変換回路3202からみて出力側にあり、Vcc2
の振幅の信号に変換後の信号をホールドし出力する。

【０１２１】図３１と図３２を比較すると、機能的には
小さな振幅（Ｖｃｃ１）の信号を大きな振幅（Ｖｃｃ
２）の信号にレベル変換し、ＳＴＢがＨ'になったとき
にはその直前の値を出力し続けるという意味で同じであ
る。ただし、図３１の方が小面積で済むという利点があ
る。

【０１２２】図３３はスタンバイ制御回路2206,2303
（図２２〜図２６参照）の例を示す。主回路2202,2301
などから出されるSTBIN信号（Vcc1振幅）をVcc2にレベ
ル変換してSTBおよびその反転信号/STBを作る。速度が
重視されないので、リーク電流を防止するため主に厚膜
ＭＯＳトランジスタで構成するが、Ｖｃｃ１の信号振幅
を扱う部分は薄膜ＭＯＳトランジスタを用いている（円
で囲んだトランジスタ部分）。本図では、ＳＴＢＩＮ信
号を出力する回路もＳＴＢ信号により待機状態になるこ
とを想定し、待機時にSTBIN信号が不定となるのを、STB
出力を保持するようにゲート幅小（W小）のトランジス
タ3301,3302でラッチをかけて保護している。

【０１２３】図３４はマイコンの実施例である。記憶容
量が大きくてゲートリークが問題になるため、命令キャ
ッシュ3401とデータキャッシュ3402のメモリセル3403,3
404には厚膜ＭＯＳトランジスタを用いている。なお、
消費電力よりも高速性を重視し、高速が要求される部分
を薄膜ＭＯＳトランジスタで構成し、階層的なメモリ構
造とすることもできる。また、同様に速度を重視するＴ
ＬＢ（３４１０や３４１１中にある）やレジスタファイ
ル（３４０５や３４０６）は薄膜ＭＯＳトランジスタを
主体として消費電力を低減する。

【０１２４】命令発行ユニット3412、汎用レジスタ340
5、浮動小数点レジスタ3406、整数演算ユニット3407、
浮動小数点演算ユニット3408、ロード・ストアユニット
3409は、速度が重要であり、また、小容量であれば消費
電力の影響は無視できるので薄膜ＭＯＳトランジスタで
形成している。スタンバイ制御回路3413、入出力回路34
14はすでに説明したものと同様なので説明は省略する。

【０１２５】図３５は、図３０に示した入出力回路の部
分断面図である。図中Aで示す部分は入力保護回路であ
り、Bで示す部分は入出力回路領域である。入出力回路
領域はレベル変換回路を含んでいる。

【０１２６】ｎ型基板4006上にｐ型ウエル4007PとＮ型
ウエル4007Nを設け、素子分離領域4008を設ける。4010P
1,4009P1,4009P,4010N1は入力保護回路用ＭＯＳトラン
ジスタｐＭＯＳＬのソース・ドレイン領域である。Ｒ１
およびＲ２は抵抗素子、4004P1,4004P2,4000N2,4000P2,
4004N1,および4004N2はレベル変換回路ＭＯＳトランジ
スタのソース・ドレイン領域である。４００４Ｎ４、４
００４Ｐ４はＭＯＳトランジスタ４００４Ｐ，４００４
Ｎのゲート電極である。４００４Ｎ３、４００４Ｐ３は
ＭＯＳトランジスタ４００４Ｐ，４００４Ｎのゲート絶
縁膜である。また、配線層４０１３は、コンタクトホー
ル４０１２を介して電源を供給する。ここで、入力回路
領域中レベル変換回路は厚膜ＭＯＳトランジスタ4004P
3,4004N3で形成されている。その他の概略は図４に示す
構成と同様である。

【０１２７】図３６〜図４２は本発明のマスクROMの例
を示すものである。マスクＲＯＭでは、基本的にビット
線にプリチャージされた電荷を放電して接地電位とする
か、そのまま保持して高電位に保つかで２値の情報を蓄
積する。

【０１２８】図３６は拡散層プログラム方式のNOR型マ
スクＲＯＭのブロック図を示す。ワードデコーダ３６０
４はN組の行アドレスとM組の列アドレスを受けて、メモ
リセルの中の一つのアドレス（メモリセル単位）を選択
する。ワードドライバ３６０２はワードデコーダの出力
を受けて当該メモリセル単位を駆動する。ここで、後述
するようにメモリセルは厚膜ＭＯＳトランジスタで構成
しているため、ワード線振幅は大振幅（Ｖｃｃ２）にな
っている。このためワードドライバにはＶｃｃ２が給電
された厚膜ＭＯＳトランジスタで構成されており、通常
CPUなどから送られる小振幅（Ｖｃｃ１）のアドレス
は、レベル変換回路を通して信号振幅をVcc2の振幅に変
換してワードドライバに接続されている。小振幅信号を
扱うワードデコーダ３６０４は薄膜ＭＯＳトランジスタ
で構成されている。メモリセル３６０１を薄膜トランジ
スタで構成すると最大値として（一つのビット線につな
がれているメモリセルの数）×（メモリセル一個あたり
のゲートリーク電流）だけのリーク電流が、ワード線を
通じてビット線に流れてしまう。このため厚膜トランジ
スタで構成している。従って、一つのビット線につなが
れるメモリセル数が多くなる、すなわち、メモリが大容
量になるにつれ本発明の効果が大きくなる。メモリセル
３６０１を薄膜トランジスタで構成すると非選択セルか
らのリーク電流がながれ、ビット線へのノイズの混入と
同等の働きをし、Ｓ／Ｎを悪化させ、誤動作の原因とな
る。レベル変換回路３６０３、センスアンプ回路３６０
５、スタンバイ制御回路３６０６は薄膜ＭＯＳトランジ
スタと厚膜ＭＯＳトランジスタの両者を含む。

【０１２９】図３６の例では“１”を保持するセルMMN0
0には、トランジスタを形成しないようにする。すなわ
ち、拡散層を形成しない。ワード線W12を‘Ｈ’にする
とMMN11がonになり、ビット線BL1は‘Ｌ’になる。一方
“０”を保持するセルMMN11はトランジスタを構成し、
ワード線W11を‘Ｈ’にしても、ビット線BLIは‘Ｌ’に
ならない。

【０１３０】図３７はイオン打ち込みプログラム方式の
NOR型マスクROMの例を示す。基本的に図３６の例と同様
であるが、メモリセル３７０１内部構成が若干異なる。
ワード線W21,W22を‘Ｈ’にする際に、セルのトランジ
スタがonになるかoffになるかを、各MOSトランジスタの
閾値電圧Vthで制御する。

【０１３１】図３８は図３７のメモリセルの要部断面図
である。ワード線を選択した時にＭＯＳがonになるかど
うかで、情報を決定する。ワード線の電圧（メモリセル
のゲートに印加される電圧）は、ワードドライバの出力
の電圧なので、この回路の場合はVcc2（＞Vcc1）とな
る。よって、高いVthとはVth＞Vcc2を意味する。低いVt
hの場合は、ＭＯＳがonになれば十分なので、Vth＜Vccc
2となる。本実施例においては、ワード線W21に接続され
るＭＯＳのゲート絶縁膜直下の部分に低いVthとするた
めの拡散層を設けている。

【０１３２】図３９はコンタクトホールプログラム方式
のNOR型マスクROMの例を示す。基本的に図３６の例と同
様であるが、メモリセル３９０１内部構成が若干異な
る。各トランジスタMMN31,MMN32の構成は同一である
が、ビット線BL3に接続されているかどうかで、出力の
‘Ｈ’と‘Ｌ’を制御する。

【０１３３】図４０は図３９のメモリセル部分の要部断
面図である。右側のＭＯＳのはビット線BL3に接続され
ていない。

【０１３４】図４１はイオン打ち込みプログラム方式の
NAND型マスクROMの例を示す。基本的に図３６の例と同
様であるが、メモリセル４１０１の内部構成が若干異な
る。MOSトランジスタはセルブロックを構成している。
これらのＭＯＳトランジスタの閾値を正にするか（エン
ハンスメント型）、負にするか（デプリーション型）
で、記憶内容が“１”か“０”かが定まる。この例では
MMN4nをデプリーション型のMOSとする。選択ワード線BS
4を‘Ｈ’にすると、ブロック選択トランジスタBSMN4が
Onになる。同時にこのブロック内のワード線のどれかを
選択して‘Ｌ’にする。選択されたワード線がW4nだっ
た場合、このブロックにはセル電流が流れBSMN4を通じ
てビット線BL4に信号‘Ｌ’が出力される。

【０１３５】図４２は図４１のメモリセルの要部断面図
を示す。以上の図面で共通の部分は同一の符号をつけて
説明を省略した。

【０１３６】以上のように各種のマスクＲＯＭに本発明
は適用できるが、NOR方式のメモリでは、ＭＯＳトラン
ジスタが並列に多数アレイ化されており、入力が多いた
めリーク電流が多い構造なので、本発明によるリーク電
流低減の効果が顕著である。

【０１３７】図４３は本発明に関わるDRAMの例である。
主に厚膜ＭＯＳトランジスタで構成される入出力回路４
３１１、スタンバイ制御回路４３０６、およびワードド
ライバ４３１２はVcc1よりも高電圧に設定されるVcc2,V
PPで動作する。メモリセル４３０１中のトランジスタ
は、情報を電荷の形で貯めているキャパシタンスから電
荷が漏れるのを防ぐために厚膜ＭＯＳトランジスタで構
成する。その厚膜トランジスタを駆動するため、ワード
線Ｗは大振幅で駆動する。このとき、従来のＤＲＡＭの
ようにキャパシタンスから電荷が漏れるのを防ぐという
同様の目的で、メモリセル中のトランジスタを高しきい
値にするのがよい。小振幅信号を扱うデコーダ４３１
３、４３１８や、アドレスバッファ４３１５、４３１６
は薄膜ＭＯＳトランジスタで構成し、低電圧のVcc1で駆
動する。センスアンプ４３０５は厚膜ＭＯＳトランジス
タと薄膜ＭＯＳトランジスタが混在する。

【０１３８】入力回路４３１１に入力される信号Aiは大
きな振幅Vcc2を有しているので、これを小振幅Vcc1にし
てアドレスバッファ４３１５、４３１６、デコーダ４３
１３、４３１８で取り扱う。このため入力回路はVcc1へ
のレベル変換前の回路は厚膜ＭＯＳトランジスタが適し
ている。また、同様の理由で、出力回路４３２０も厚膜
ＭＯＳトランジスタを有する。アドレスバッファ４３１
５、４３１６、デコーダ４３１３、４３１８内の薄膜Ｍ
ＯＳトランジスタに供給する電源を厚膜ＭＯＳトランジ
スタで制御することは、既述の実施例と同様である。図
示されていないが、ロウデコーダ４３１３中にはレベル
変換回路があり、Vcc1の振幅の信号をより大きい振幅
（Ｖｐｐ）の信号にしてワードドライバ４３２１に供給
している。

【０１３９】本実施例では電圧Vcc2を3.3V,Vcc1を1.8
V、Vppを3.6V、VDDを1.5Vとした。これらの電圧は外部
から印加してもよいし、電圧コンバータを用いて内部で
電圧変換して形成しても良い。

【０１４０】図４４には、図４３のセンスアンプ４３０
５の内部構成を示す。待機時にはビット線対B,/Bはプリ
チャージ回路PCによってVDD1/2にプリチャージされてい
る。また、センスアンプ駆動線NCS,PCSは共にVDD1/2レ
ベルにある。従って、センスアンプSAを構成するトラン
ジスタTP11,TP12,TN11,TN12はいずれもソース、ドレイ
ン、ゲートがすべて同じ電位にあるため、サブスレッシ
ショルドリーク電流も、トンネルリーク電流も流れな
い。したがって、これらは薄膜ＭＯＳトランジスタで構
成し、センス動作を高速化することができる。

【０１４１】プリチャージ信号PCBは、待機時には高い
電位（＞VDD1/2）である。そこで、プリチャージ回路を
構成するトランジスタMN11-MN13は厚ゲート酸化膜を有
するＭＯＳで構成し、トンネルリーク電流を防止する。
なお、ソースとドレインが同電位なので高しきい値であ
る必要はない。

【０１４２】入出力ゲートYGを構成するトランジスタMN
14,MN15も厚膜ＭＯＳトランジスタで構成する。これら
のトランジスタのゲートにはカラムデコーダの出力YSが
入力されており、待機時には接地レベルにあるからであ
る。

【０１４３】図４５は、図４３のセンスアンプ回路４３
０５の詳細を示す。入力信号のうち、Ai,Ajはアドレス
信号、φはタイミング信号である。一般のメモリではメ
モリアレイが複数のサブアレイに分割されているため、
選択されたサブアレイのセンスアンプのみを動作させる
ためにアドレス信号（通常はロウアドレス信号のうち上
位の数ビット）が必要である。NANDゲートNA1及びイン
バータIV1,IV2は薄膜ＭＯＳトランジスタで構成する。
待機時にはAi,Aj，φは‘Ｌ’,SANも‘Ｌ’,SAPは
‘Ｈ’であるから、トンネルリーク電流を防止するため
に、NA1とIV1の電源側、IV2の接地側と入力にスイッチ
を入れて待機時の電源をカットする。また、SAN,SAPの
レベルを保持するためにレベルホールド回路LH1,LH2を
設ける。

【０１４４】NCS,PCSのプリチャージ回路は、厚膜ＭＯ
Ｓトランジスタとする。駆動トランジスタMN20,MP20は
厚膜ＭＯＳトランジスタとする。これらのトランジスタ
のソース、ドレイン、ゲートは待機時には全て異なる電
位にあるので、それらの間のリークを防止するためであ
る。

【０１４５】図４６は、図４３のメインアンプ４３０９
の構成例を示す。この例は２段階の差動アンプMA1,MA2
で構成されている。これらのアンプを構成するトランジ
スタは薄膜ＭＯＳトランジスタとして増幅動作の高速化
を図る。アンプの入力信号D0,/D0、１段目の出力信号D
1,/D1、２段目の出力回路D2,/D2は、いずれも図示され
ないプリチャージ回路によって、待機時にはＨ'になっ
ているのでリーク電流が流れないからである。しかし、
活性化トランジスタMN31,MN32は厚膜ＭＯＳトランジス
タとして、VSSへのリークを防止する。

【０１４６】図４７は本発明のSRAMの実施例である。基
本的な回路構成は既に述べたROM,DRAMと同様であり詳細
は省略する。ここでは、メモリセル４７０１の構造につ
いて説明する。メモリセル４７０１は基本的にはフリッ
プフロップで構成され、これは厚膜ＭＯＳトランジスタ
で構成される。

【０１４７】メモリセル４７０１を構成するトランジス
タの内、トランスファトランジスタ（アクセストランジ
スタとも呼ぶ）を薄膜トランジスタで構成すると最大値
として（一つのビット線につながれているメモリセルの
数）×（メモリセル一個あたりのゲートリーク電流）だ
けのリーク電流が、ワード線を通じてビット線に流れて
しまうので、ビット線へのノイズの混入と同等の働きを
し、Ｓ／Ｎを悪化させる。したがって、少なくともトラ
ンスファトランジスタは厚膜トランジスタとするのがよ
い。トランスファトランジスタ以外のトランジスタのゲ
ートリークは消費電力の増加にしか関与しないため、消
費電力を重視しないのであれば薄膜ＭＯＳトランジスタ
で構成してもよい。一つのビット線につながれるメモリ
セル数が多くなる、すなわち、メモリが大容量になるに
つれ本発明の効果が大きくなる。また、トランスファト
ランジスタのしきい値電圧についても同様のことが言え
る。トランスファトランジスタのしきい値が小さいと、
最大値として（一つのビット線につながれているメモリ
セルの数）×（メモリセル一個あたりのトランスファー
トランジスタのソース・ドレイン間サブスレッショルド
リーク電流）だけのリーク電流が、ビット線に流れる。
これはビット線へのノイズの混入と同等の働きをし、Ｓ
／Ｎを悪化させる。これを防ぐためには、トランスファ
トランジスタのしきい値を高くするとよい。これはたと
えばトランスファトランジスタへのチャネルインプラの
量を変えて調整してもよいし、トランスファトランジス
タのゲート長を少し長めに設計してもよい。

【０１４８】図４８は図４７のワードデコーダ４７０
４、ワードドライバ４７０２、レベル変換回路４７０３
の回路例を示す。ワードデコーダは小振幅の信号が入力
される。このため、薄膜ＭＯＳトランジスタで構成さ
れ、さらに、待機時のゲートリーク電流をカットするた
めの厚膜ＭＯＳトランジスタMN11を有する。ワード線は
大振幅で駆動されるため、ワードドライバはＶｃｃ２の
電源電圧で動作する回路となっており、ワードデコーダ
とワードドライバの間にレベル変換回路を有する。レベ
ル変換回路は小振幅から大振幅の信号を形成するため、
基本的に厚膜ＭＯＳトランジスタで構成する。基本的に
は図３３で説明したもの同様である。

【０１４９】待機時にはＳＴＢは‘Ｈ’となり、電源Ｖ
ｃｃ１はオフされる。厚膜ＭＯＳトランジスタＭＮ１２
によってレベル変換回路の出力ＷＬ２は‘Ｈ’（３．３
Ｖ）になり、ワード線ＷＬの電位は‘Ｌ’（０．０Ｖ）
に固定される。これにより待機時のメモリセルからビッ
ト線への電流漏れを防いでいる。

【０１５０】以上のワードデコーダ４７０４、ワードド
ライバ４７０２、レベル変換回路４７０３の構成は先に
述べたＳＲＡＭやＲＯＭにおいても基本的には同様であ
る。

【０１５１】図４９は図４３のセンスアンプ・ライト回
路４７０５の具体的回路の詳細を示す。データの保持に
はビット線電位は影響しないので、待機時には電源Ｖｃ
ｃ１をオフにすればよい。このセンスアンプ・ライト回
路は薄膜ＭＯＳトランジスタ回路で構成される。

【０１５２】

【発明の効果】本発明の半導体集積回路装置によれば、
回路動作速度を犠牲にすることなく、待機時の消費電力
を小さくすることが可能になり、実用的な効果が大き
い。

【図面の簡単な説明】

【図１】本発明の半導体集積回路装置を製造する一実施
例を示す断面図である。

【図２】本発明の半導体集積回路装置を製造する他の一
実施例を示す断面図である。

【図３】本発明の半導体集積回路装置の一実施例を示す
平面図である。

【図４】図３のＡ−Ａ'の断面図である。

【図５】本発明の実施例の回路図である。

【図６】本発明の他の実施例を示す回路図である。

【図７】本発明の他の実施例を示す回路図である。

【図８】本発明の他の実施例を示す回路図である。

【図９】本発明の他の実施例を示す回路図である。

【図１０】通常のＭＯＳトランジスタおよびゲート絶縁
膜にトンネル電流が流れるＭＯＳトランジスタの典型的
電流特性である。

【図１１】ゲート絶縁膜の厚さとゲート電流密度の関係
を表すグラフ図である。

【図１２】本発明の他の実施例を示す回路図である。

【図１３】本発明の他の実施例を示す回路図である。

【図１４】本発明の他の実施例を示す回路図である。

【図１５】本発明の他の実施例を示す回路図である。

【図１６】本発明の他の実施例を示す回路図である。

【図１７】本発明の他の実施例を示す回路図である。

【図１８】本発明の他の実施例を示す回路図である。

【図１９】本発明の他の実施例を示す回路図である。

【図２０】本発明の他の実施例を示す回路図である。

【図２１】本発明の他の実施例を示す回路図である。

【図２２】本発明の集積回路チップの平面図。

【図２３】本発明の他の実施例である集積回路チップの
平面図。

【図２４】本発明の他の実施例である集積回路チップの
平面図。

【図２５】本発明の他の実施例である集積回路チップの
平面図。

【図２６】本発明の他の実施例である集積回路チップの
平面図。

【図２７】本発明の降圧回路の回路図。

【図２８】本発明の他の実施例である降圧回路の回路
図。

【図２９】本発明の他の実施例である降圧回路の回路
図。

【図３０】入出力回路の回路図。

【図３１】レベルホールド付レベル変換回路の回路図。

【図３２】他のレベルホールド付レベル変換回路の回路
図。

【図３３】スタンバイ制御回路の回路図。

【図３４】本発明のマイクロコンピュータのブロック
図。

【図３５】入出力回路の断面図。

【図３６】本発明のマスクＲＯＭの回路図。

【図３７】本発明のマスクＲＯＭの他の回路図。

【図３８】図３７のマスクＲＯＭの部分断面図。

【図３９】本発明のマスクＲＯＭの他の回路図。

【図４０】図３９のマスクＲＯＭの部分断面図。

【図４１】本発明のマスクＲＯＭの他の回路図。

【図４２】図４１のマスクＲＯＭの部分断面図。

【図４３】本発明のDRAMの回路構成図。

【図４４】図４３のセンスアンプの回路図。

【図４５】図４３のセンスアンプ駆動信号発生回路の回
路図。

【図４６】図４３のメインアンプの回路図。

【図４７】本発明のSRAMの回路図。

【図４８】図４７のワードデコーダ、ワードドライバ、
レベル変換回路を示す回路図。

【図４９】図４７のセンスアンプ及びライト回路を示す
回路図。

【図５０】本発明のｎ型ＭＯＳトランジスタの要部拡大
断面図。

【符号の説明】

１０１…ｎ型シリコン基板、１０２…素子分離絶縁領
域、１０３，１０４…ｎ型不純物層、１０５…熱酸化
膜、１０６…ポリシリコン層、１０７…ゲート電極保護
膜、１０８…ゲート電極、１０９，１０９Ｌ…ｐ型導電
層、１１０…サイドウォール・スペーサ、１１１…熱酸
化膜、１１２…ポリシリコン、１１３…酸化シリコン、
１１４…ゲート電極、１１５…ｐ型ソース・ドレイン領
域、１１６…層間絶縁膜、１１７…第１の金属配線層、
２０１…ｎ型シリコン基板、２０２…素子分離絶縁領
域、２０３，２０４…ｎ型不純物層、２０５…熱酸化
膜、２０６…ポリシリコン層、２０７，２０８…ｎ型ポ
リシリコン、２０７ａ，２０８ａ…リンイオン、２０９
…シリコン酸化膜、２１０，２１１…ゲート電極、２１
２，２１３…ｐ型導電層、２１４…層間絶縁膜、２１５
…第１の金属配線層、５１０１…ｎ型シリコン基板、５
１０２…素子分離絶縁領域、５１０３，５１０４…ｎ型
不純物層、５１０５…熱酸化膜、５１０６…ポリシリコ
ン層、５１０７…ゲート電極保護膜、５１０８…ゲート
電極、５１０９，５１０９Ｌ…ｎ型導電層、５１１０…
サイドウォール・スペーサ、５１１１…熱酸化膜、５１
１２…ポリシリコン、５１１３…酸化シリコン、５１１
４…ゲート電極、５１１５…ｎ型ソース・ドレイン領
域、５１１６…層間絶縁膜、５１１７…第１の金属配線
層。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/10 ４８１ Ｈ０１Ｌ 27/10 ３８１ 27/108 Ｈ０３Ｋ 19/094 Ｂ 27/11 27/112 Ｈ０３Ｋ 19/00 19/0948 (72)発明者 堀口 真志 神奈川県川崎市多摩区中野島六丁目29番２ 号 207号室 Ｆターム(参考） 5F048 AB01 AB03 AB04 AC01 BB03 BB06 BB07 BB16 BB18 BC06 BC20 BD04 BD10 BE03 BE04 BF07 BF11 BF16 BG12 DA18 DA27 5F083 AD00 BS27 CR02 GA05 GA06 LA03 LA04 LA05 LA06 LA09 5J056 AA03 BB17 BB49 CC00 CC14 CC21 DD13 DD29 EE06 FF07 FF08 GG09 HH00 KK02

Claims (7)

【特許請求の範囲】
1. 【請求項１】同一シリコン基板に異なる厚さのゲート絶
   縁膜を有する複数のＭＯＳトランジスタを形成する半導
   体装置の製造方法であって、上記異なる厚さのゲート絶
   縁膜は別々に被着される半導体装置の製造方法。
2. 【請求項２】同一シリコン基板に異なる厚さのゲート絶
   縁膜を有する複数のＭＯＳトランジスタを形成する半導
   体装置の製造方法であって、厚さの厚いゲート絶縁膜を
   厚さの薄いゲート絶縁膜よりも先に形成する半導体装置
   の製造方法。
3. 【請求項３】同一シリコン基板にゲート絶縁膜とゲート
   絶縁電極の積層構造を有するＭＯＳトランジスタを複数
   有し、上記複数のＭＯＳトランジスタのうちには第１Ｍ
   ＯＳトランジスタと第２ＭＯＳトランジスタとを含み、
   上記第１ＭＯＳトランジスタのゲート絶縁膜厚は上記第
   ２ＭＯＳトランジスタのゲート絶縁膜厚よりも大きい半
   導体装置の製造方法であって、 上記第１ＭＯＳトランジスタのゲート絶縁膜及びゲート
   電極をそれぞれ形成するための第１層及び第２層を形成
   し、 上記第１層と上記第２層を整形して、上記第１ＭＯＳト
   ランジスタのゲート絶縁膜及び上記ゲート電極を形成
   し、上記形成された上記第１ＭＯＳトランジスタのゲー
   ト絶縁膜及び上記ゲート電極以外の上記第１層及び上記
   第２層を除去し、 上記第２ＭＯＳトランジスタのゲート絶縁膜及びゲート
   電極をそれぞれ形成するための第３層及び第４層を形成
   し、 上記第３層と上記第４層を整形して、上記第２ＭＯＳト
   ランジスタのゲート絶縁膜及び上記ゲート電極を形成す
   る半導体装置の製造方法。
4. 【請求項４】請求項３において、 上記第１ＭＯＳトランジスタのゲート絶縁膜厚は１０ｎ
   ｍであり、上記第２ＭＯＳトランジスタのゲート絶縁膜
   厚は３．５ｎｍである半導体装置の製造方法。
5. 【請求項５】請求項３において、 上記第１層と第２層は酸化膜層である半導体装置の製造
   方法。
6. 【請求項６】請求項５において、 上記第１ＭＯＳトランジスタの側壁に誘電体層を設ける
   半導体装置の製造方法。
7. 【請求項７】請求項６において、 上記誘電体層は窒化シリコンである半導体装置の製造方
   法。