TWI414149B - 具有以邏輯單元之單元拱台形成信號匯流排之積體電路 - Google Patents

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Description

具有以邏輯單元之單元拱台形成信號匯流排之積體電路
本發明大體而言係關於積體電路，且更具體言之，本發明係關於具有一以邏輯單元之單元拱台形成信號匯流排之積體電路。
積體電路之許多設計使用標準單元庫。該等標準單元庫提供邏輯單元之構建塊以允許設計師自電路設計階段快速進入至半導體晶片製造及測試階段。使用金屬互連將信號連接至一積體電路中之邏輯單元之每一者。
使用金屬互連將信號分配給邏輯單元之一實例為睡眠電晶體之休眠信號。休眠電晶體己增加至可用於標準單元庫中之邏輯單元的功能中。休眠電晶體受控於休眠信號且提供控制個別邏輯單元中之功率消耗的能力。
休眠信號可由休眠電晶體用於將個別邏輯單元切換至休眠模式。在休眠模式中，個別邏輯單元之功率消耗減小。休眠電晶體在使用積體電路之裝置中(例如在蜂巢式電話或行動電腦中)尤其重要，該等裝置中低功率消耗為一重要特徵。
因為積體電路中之空間係有限的，所以休眠電晶體及有關電路佔據之空間必須最小化。將休眠電晶體加至標準單元已導致邏輯單元高度的增加。增加之休眠電晶體亦需要額外的繞線資源(routing resource)，其歸因於積體電路布局之先存在設計而受到限制。在具有休眠電晶體之每一個別邏輯單元中，亦需要一單獨休眠插腳來接收休眠信號。因此，將休眠電晶體加至標準單元已導致增加之複雜性，其可導致布局擁塞塞及阻塞。
圖1為先前技術中之使用休眠電路之積體電路布局100的說明。積體電路布局100包括四個邏輯單元111、112、113及114。積體電路布局100亦包括VDD功率匯流排120、VDD分接頭125、VSS功率匯流排130、VSS分接頭135、休眠插腳140、休眠電晶體150及閘極160。積體電路布局100具有高度180。
邏輯單元111自VDD功率匯流排120及受控於休眠電晶體150之VSS功率匯流排130獲得其功率。邏輯單元111包含耦接至休眠插腳140之休眠電晶體150及閘極160。休眠電晶體150可經配置以回應於一在休眠插腳140處接收之休眠信號切換VSS功率以使邏輯單元111開啟及關閉，且從而控制邏輯單元111中之功率消耗。
每一邏輯單元111、112、113及114含有包含一大體上類似於休眠電晶體150之休眠電晶體之休眠電路。休眠插腳140需要一金屬層及一第二金屬互連下沉，從而使用一通道連接每一邏輯單元111、112、113及114之休眠插腳，因此需要兩個繞線資源、金屬層及第二金屬互連。另外，可以軌跡之增量界定邏輯單元，使得在繞線金屬互連時，軌跡之數目為整數。在圖1中，增加休眠電路需要一用於繞線金屬互連之額外軌跡，從而導致邏輯單元111、112、113及114之高度180及面積增加了約11%。
在另一實例中，多臨限值互補金屬半導體(MTCMOS)積體電路使用定位在積體電路之一區域中的一或多個休眠電晶體。自複數個邏輯單元之虛擬接地繞接至休眠電晶體之汲極，從而控制複數個邏輯單元之功率。然而，MTCMOS得承受電子遷移現象。由於虛擬接地承載脈衝直流電，故電子遷移限制積體電路之長時程可靠性。另外，在單元中使用虛擬接地通常需要另一高度軌跡。
因此，將包含休眠電晶體之休眠電路加至標準單元庫中之個別邏輯單元具有若干缺點。該等缺點包括增加邏輯單元之高度，增加金屬層，擁塞及繞接至每一邏輯單元中之休眠插腳之所得困難，及MTCMOS實例中之電子遷移問題。
本發明藉由提供一具有一以邏輯單元之單元拱台形成之信號匯流排之積體電路解決上述問題。積體電路包含至少兩個邏輯單元。信號匯流排係以至少兩個邏輯單元之單元拱台形成。信號匯流排經配置以接收一信號且將該信號分配給至少兩個邏輯單元之每一者。
信號匯流排可由一包含一多晶矽層之第一半導體層形成。信號匯流排可包含一休眠匯流排，其將一休眠信號分配給至少兩個邏輯單元之每一者。一休眠插腳可耦接至休眠匯流排且可接收該休眠信號。休眠電路可耦接至邏輯單元且可接收來自休眠匯流排之休眠信號且基於休眠信號可控制邏輯單元中之功率消耗。休眠電路可包含一或多個休眠電晶體。該等休眠電晶體之汲極可由一第二半導體層形成。休眠電晶體可包含NMOS電晶體或PMOS電晶體。
本發明之各種實施例包括一方法，該方法包含：使用一以至少兩個邏輯單元之單元拱台形成之信號匯流排接收一信號；及將該信號分配至該等至少兩個邏輯單元之每一者。
本文中論述之實施例為本發明之一實例的說明。由於參看說明描述本發明之此等實施例，故熟習此項技術者可明白所述方法及/或特定結構之多種修改或適應性變化。取決於本發明之教示之所有此等修改、適應性變化或改變(且經由此等教示提高此項技術)被視為在本發明之範疇內。因此，因為應瞭解本發明決不限於所說明之實施例，所以此等描述及圖式亦不應被認為具限制意義。
積體電路包含至少兩個邏輯單元及一以該等至少兩個邏輯單元之單元拱台形成之信號匯流排。該信號匯流排經配置以接收一信號且將該信號分配給該等至少兩個邏輯單元之每一者。一個優點為：該信號匯流排可提供邏輯單元之面積的整體減少。第二優點為：積體電路設計過程中信號匯流排之簡單繞線。第三優點為：使用一以單元拱台形成之信號匯流排之邏輯單元的效能不會降級。
一以單元拱台形成之信號匯流排包含由在邏輯單元之邊緣處耦接之鄰近邏輯單元形成的電路。在製造邏輯單元時，可藉由一跨越複數個邏輯單元之單一半導體層(諸如一多晶矽層)連接此等拱台區域。一如此形成之信號匯流排可將一信號分配給每一邏輯單元，該多晶矽層越過該等邏輯單元。
使用邏輯單元之單元拱台，可將多種信號經由信號匯流排分配給邏輯單元。信號匯流排之一實例為一休眠匯流排。圖2至圖7及相關描述揭示使用一休眠匯流排分配一休眠信號。然而，熟習此項技術者應瞭解，其他實施例包括使用一信號匯流排分配其他信號。
圖2為本發明之一例示性實施例中之一使用休眠電路之積體電路布局200的說明。積體電路布局200係製造於一半導體基板上且由多個摻雜區域層及摻雜層、金屬層及多晶矽層之多個層形成。積體電路布局200包括邏輯單元211、212及213、單元214、VDD功率匯流排220、VDD分接頭225、天線二極體227、VSS功率匯流排230、VSS分接頭235、休眠插腳240、休眠電晶體250及休眠匯流排260、n＋擴散部分265及毗連區域270。積體電路布局200具有高度280。
為簡明之目的，圖2僅描繪三個邏輯單元211、212及213。然而，在其他實施例中，積體電路可包括複數個邏輯單元。邏輯單元211為積體電路布局200中之邏輯單元之布局的實例。諸如邏輯單元212及213之其他邏輯單元可具有與邏輯單元211類似之布局及配置。
邏輯單元為最初設計用於執行諸如布林運算(boolean operation)之邏輯功能的標準單元。邏輯單元亦可執行一序列邏輯功能。邏輯單元211、212及213經配置以執行邏輯功能，其包括(但不限於)反相器、反或閘、反及閘、正反器及加法器。邏輯單元211、212及213各自耦接至在每一邏輯單元之頂部上之VDD功率匯流排220。VDD分接頭225亦耦接至VDD功率匯流排220
在多種實施例中，休眠電晶體250包含為休眠匯流排260之一部分覆蓋之下層n＋擴散部分265之一部分。休眠匯流排260係由一多晶矽層形成。為休眠匯流排260之一部分覆蓋之下層n＋擴散部分265之一部分的組合形成一NMOS電晶體(諸如休眠電晶體250)。休眠電晶體250之閘極係由包含多晶矽層之休眠匯流排260之一部分形成。邏輯單元212包括休眠電晶體251，其執行與邏輯單元211中之休眠電晶體250相同之功能。
休眠電路為耦接至邏輯單元之任何電路且其經配置以接收一來自休眠匯流排之休眠信號且基於休眠信號控制邏輯單元中之功率消耗。例如，邏輯單元212中之休眠電路包含由下層n＋擴散部分266之一部分及休眠匯流排260之一部分形成的休眠電晶體251。由於可用之有限空間及建構於邏輯單元211、212及213之每一者中之邏輯類型，故休眠電路之布局在每一邏輯單元內變化。
在其他實施例中，休眠電路可藉由用一下層p＋擴散區域(未圖示)之一部分覆蓋一多晶矽層使用PMOS電晶體(未圖示)建構。在此等實施例中，包含PMOS電晶體之休眠電路可鄰近VDD功率匯流排220定位。圖2至圖7及有關描述揭示包含一或多個NMOS電晶體之休眠電路。例如，圖2論述每一邏輯單元中之具有一個NMOS電晶體之休眠電路。在下面圖6中論述之另一實施例中，揭示於一單一邏輯單元中具有多個NMOS電晶體之休眠電路。在下面圖7中論述之另一實施例中，揭示具有一於三個邏輯單元之間共用的單一NMOS電晶體之休眠電路。然而，熟習此項技術者應瞭解，不同實施例包括包含一或多個PMOS電晶體之休眠電路，及包含NMOS及PMOS電晶體兩者之休眠電路。
邏輯單元211及212係經由包含休眠電晶體250及251之休眠電路耦接至VSS功率匯流排230，從而使得休眠電晶體250及251能夠控制至邏輯單元211及212之功率。休眠電晶體250及251回應於一來自休眠匯流排260之休眠信號控制至邏輯單元211及212之功率。休眠插腳240耦接至休眠匯流排260，且休眠插腳240為一休眠信號提供一外部連接(未圖示)。
一休眠匯流排為經配置以將一休眠信號分配給該等邏輯單元之每一者中之休眠電路的任何結構。舉例而言，休眠匯流排260形成一跨越邏輯單元211、212、213及單元214之每一者的連續半導體層。因為邏輯單元211、212及213係相鄰的，所以休眠匯流排260係藉由單元拱台耦接至邏輯單元211、212及213之每一者。圖2描繪耦接邏輯單元211與邏輯單元212之間的休眠匯流排260之毗連區域270。
積體電路布局200之一個優點為：邏輯單元之減小高度及面積。例如，休眠匯流排260及休眠電晶體250及251控制至邏輯單元211及212之功率。使用休眠匯流排260，一單一VSS分接頭235可置於單元214中，而非置於每一邏輯單元中。另外，自邏輯單元211、212及213移除VDD分接頭225之實例(instance)，且將一單一VDD分接頭225置於單元214中。因此，有較多空間可用於建構邏輯單元211、212及213中之邏輯功能，或視情況，邏輯單元之整體尺寸且因此之積體電路尺寸可減小。在一實施例中，邏輯單元211、212及213之高度218及面積比圖1之先前技術小約11%。
積體電路布局200之第二優點為：積體電路設計過程中之休眠匯流排之簡單繞線。休眠匯流排260可類似於一功率匯流排或接地匯流排繞線。另外，使用休眠匯流排260且將VDD分接頭225及VSS分接頭235定位在單元214中可利用九個軌跡(track)建構邏輯單元211、212及213。視金屬互連之繞線需要而定，邏輯單元(諸如邏輯單元211、212及213)之高度280特徵在於所需軌跡之總數。在圖1所示之先前技術中，由於繞線一金屬互連以耦接至休眠插腳140之需要，故休眠電路之增加需要總共十個軌跡，因此增加了布局之複雜性。在一實施例中，具休眠電路之邏輯單元在高度及面積上減小約11%。積體電路布局200視情況包括單元214中用於半導體製造過程中之靜電放電保護的天線二極體227。
第三優點為：具有休眠電路之邏輯單元之效能不會降級。邏輯單元211、212及213具有一大體上類似於或比圖1之先前技術較佳之效能，因為較多空間可用於積體電路布局200中之邏輯單元211、212及213。在某些實施例中，NMOS電晶體可比PMOS電晶體低地定位在邏輯單元211、212及213中。由於此等因素，經過邏輯單元211、212及213之延遲時間大體上類似於或比圖1之先前技術較佳。
使用單元拱台，一單一多晶矽層可經配置以將其他信號分配給邏輯單元211、212及213之每一者。在此實施例中，一信號匯流排將信號分配給複數個邏輯單元211、212及213。
在圖2所示之實施例中，VDD功率匯流排220之VDD分接頭225未定位在每一邏輯單元211、212及213中。實情為，VDD分接頭225定位在單元214中。VDD功率匯流排220經由VDD分接頭225耦接至一電源。休眠匯流排260亦耦接至單元214中之休眠插腳240。另外，VSS分接頭235定位在單元214中。單元214視情況以每隔25微米或積體電路鑄造(integrated circuit foundry)所需之其他間隔置放。
圖3為本發明之一例示性實施例中之一反相器邏輯單元300之積體電路布局的說明。反相器邏輯單元300包含VDD功率匯流排220、VSS功率匯流排230、休眠電晶體350、休眠匯流排260、n＋擴散部分365、休眠匯流排260之左延長部分371、休眠匯流排260之右延長部分372及n井375。反相器邏輯單元300具有高度380。
休眠匯流排360之左延長部分371及休眠匯流排360之右延長部分372說明單元拱台區域。當至少兩個邏輯單元(諸如邏輯單元211、212、213或反相器邏輯單元300之任一者)彼此鄰近定位時，休眠匯流排260跨越該等邏輯單元。如上文所論述的，休眠匯流排260因此藉由單元拱台耦接該等至少兩個邏輯單元，且將休眠信號分配該其他休眠電晶體。在此實施例中，因為僅需要九個軌跡，所以反相器邏輯單元300之高度380及面積比圖1之先前技術少約11%。
圖4為本發明之一例示性實施例中之一反相輸入的兩輸入端反及閘邏輯單元400之積體電路布局的說明。反相輸入的兩輸入端反及閘邏輯單元400包括VDD功率匯流排220、VSS功率匯流排230、休眠電晶體450、休眠匯流排260、n井475、休眠匯流排260之左延長部分471及休眠匯流排260之右延長部分472。反相輸入的兩輸入端反及閘邏輯單元400具有高度480。
圖4描繪包含休眠匯流排260之一左延長部分471及休眠匯流排260之右延長部分472之休眠匯流排260來說明單元拱台區域。在此實施例中，因為僅需要九個軌跡，所以高度480比圖1之先前技術少約11%。因此，與圖1之先前技術相比，反相輸入的兩輸入端反及閘400之面積減少約11%。
圖5為一非休眠反相器邏輯電路500之積體電路布局的說明。在本發明之一例示性實施例中，休眠匯流排260繞過非休眠反相器邏輯電路500。在各種實施例中，積體電路可需要需要連續功率之邏輯單元。非休眠反相器邏輯單元500為一個此種實例。非休眠反相器邏輯單元500未使用休眠電晶體。
為簡明之目的，圖5描繪一單一非休眠反相器邏輯單元500。非休眠反相器邏輯單元500包含VDD功率匯流排220、VSS功率匯流排230、休眠匯流排260、休眠匯流排260之左延長部分571及休眠匯流排260之右延長部分572、n井575及VSS功率耦合590。非休眠反相器邏輯單元500具有高度580。高度580可約等於反相器邏輯單元300之高度380。
圖5描繪包含一左延長部分571及一右延長部分572之休眠匯流排260來說明單元拱台區域。與圖3中所示之反相器邏輯單元300相比，非休眠反相器邏輯單元500之實施例不含一諸如休眠電晶體350之休眠電晶體。
非休眠反相器邏輯單元500不含一諸如n＋擴散部分365之n＋擴散下層休眠匯流排260，且因此未形成休眠電晶體。休眠匯流排260未耦接至VSS功率耦合590。休眠匯流排260越過或繞過VSS功率耦合590。在此實施例中，休眠匯流排260將非休眠反相器邏輯單元500上之休眠信號分配給鄰近邏輯單元，而不接收非休眠反相器邏輯單元500內之休眠信號。
圖6為本發明之一例示性實施例中之正反器邏輯單元600之積體電路布局的說明。正反器邏輯單元600包含VDD功率匯流排620、VSS功率匯流排630、休眠電晶體650、651及652、休眠匯流排660、n井675、休眠匯流排660之左延長部分671、休眠匯流排660之右延長部分672及n＋擴散部分665、666及667。圖6說明本發明之一實施例，其中在一單一邏輯單元中使用一個以上之休眠電晶體。舉例而言，休眠電晶體650、651及652皆包含於正反器邏輯單元600中。正反器邏輯單元600具有高度680。
圖6描繪包含休眠匯流排660之一左延長部分671及休眠匯流排660之一右延長部分672之休眠匯流排660來說明單元拱台區域。在此實施例中，高度680比圖1之先前技術少約11%。
圖7為本發明之一例示性實施例中之一使用一共用休眠電晶體之積體電路布局700的說明。積體電路布局700係製造於一半導體基板上且由多個摻雜區域層及摻雜層、金屬層及多晶矽層形成。積體電路布局700包括邏輯單元711、712及713、單元714、VDD功率匯流排720、VDD分接頭725、天線二極體727、VSS功率匯流排730、VSS分接頭735、休眠插腳740、共用休眠電晶體750、休眠匯流排760、延長汲極765、毗連區域770、毗連區域771及n井775。積體電路布局700具有高度780。在使用單元拱台之其他實施例中，一單一多晶矽層可經配置以將信號分配給邏輯單元711、712及713之每一者。在此等實施例中，一信號匯流排將信號分配給複數個邏輯單元711、712及713。
為簡明之目的，圖7僅描繪三個邏輯單元711、712及713。然而，在其他實施例中，積體電路可包括複數個邏輯單元。邏輯單元711為積體電路布局700中之邏輯單元之布局的一實例。其他邏輯單元(諸如邏輯單元712及713)具有類似布局及配置。
邏輯單元711、712及713經配置以執行邏輯功能，其包括(但不限於)反相器、反或閘極、反及閘、正反器及加法器。邏輯單元711、712及713各自耦接至在每一邏輯單元之頂部上之VDD功率匯流排720。VDD分接頭725耦接至VDD功率匯流排720。
邏輯單元711、712及713經由延長汲極765及共用休眠電晶體750耦接至VSS功率匯流排730，從而使得共用休眠電晶體750能夠控制至邏輯單元711、712及713之功率。共用休眠電晶體750回應於一來自休眠匯流排760之休眠信號控制至邏輯單元711、712及713之功率。
在各種實施例中，共用休眠電晶體750包含形成延長汲極765之一下層n＋擴散部分之一部分。延長汲極765跨越至少兩個邏輯單元且為休眠匯流排760之一部分覆蓋。休眠匯流排760係由一多晶矽層形成。為休眠匯流排760覆蓋之延長汲極765之組合形成一單一NMOS電晶體，諸如一共用休眠電晶體750，其由邏輯單元711、712及713共用。共用休眠電晶體750之閘極係由包含該多晶矽層之休眠匯流排760之一部分形成。
在其他實施例中，可藉由用一下層p＋擴散區域(未圖示)之一部分覆蓋一多晶矽層使用PMOS電晶體(未圖示)建構一共用休眠電晶體(類似於共用休眠電晶體750)。此等實施例中，共用休眠電晶體鄰近於VDD功率匯流排620定位。
因為邏輯單元711、712及713為鄰近的，所以休眠匯流排760係以單元拱台形成。以相同方式，延長汲極765係以單元拱台形成。圖7描繪邏輯單元711與邏輯單元712之間的毗連區域770及771、邏輯單元712與邏輯單元713之間的毗連區域772及773。因此，舉例而言，休眠匯流排760跨越邏輯單元711及712且耦接於毗連區域771處。以相同方式，延長汲極765跨越邏輯單元711及712且耦接於毗連區域770處。由於可用之有限空間及建構於邏輯單元711、712及713之每一者中之邏輯電路之種類，延長汲極765之布局在每一邏輯單元711、712及713內變化。休眠插腳740耦接至休眠匯流排760，且休眠插腳740為休眠信號提供外部連接(未圖示)。
單元714經由VDD分接頭725將VDD功率匯流排720耦接至一電源。VSS分接頭735將電源(power)耦接至VSS匯流排730。單元714亦將休眠匯流排760耦接至休眠插腳740。在圖7所示之實施例中，VDD功率匯流排720之VDD分接頭725未定位在每一邏輯單元711、712及713中。實情為，一單一VDD分接頭725定位在單元714中。另外，VSS分接頭735定位在單元714中。積體電路布局700視情況包括一用於半導體製造過程中之靜電放電保護的天線二極體727。單元714視情況以每隔25微米或積體電路鑄造所需之其他間隔置放。
藉由自邏輯單元711、712及713移除VDD分接頭725及VSS分接頭735且將一單一VDD分接頭725及一單一VSS分接頭735置於單元714中之實例，可提供更多空間建構邏輯單元711、712及713中之邏輯功能。在此實施例中，邏輯單元711、712及713之高度780及面積比先前技術少約11%。
形成共用休眠電晶體750之休眠匯流排760及延長汲極765之組合具有比先前技術之休眠電晶體需要的積體電路面積小的優點。一單一共用休眠電晶體760亦經由每一邏輯單元711、712及713改良延遲時間。另外，積體電路布局700有利地不使用一虛擬接地匯流排。歸因於電阻，虛擬接地匯流排會引起效能降級，且可經受電子遷移現象，其限制積體電路之長時程可靠性。
以上描述為說明性的而非限制性的。熟習此項技術者將在回顧此揭示案時明白本發明之許多改變。因此，本發明之範疇不應參考以上描述確定，而應參考隨附申請專利範圍連同其均等物之全部範疇確定。
100．．．積體電路布局
111、112、113、114．．．邏輯單元
120．．．VDD功率匯流排
125．．．VDD分接頭
130．．．VSS功率匯流排
135．．．VSS分接頭
140．．．休眠插腳
150．．．休眠電晶體
160．．．閘極
180．．．高度
200．．．積體電路布局
211、212、213．．．邏輯單元
214．．．單元
220．．．VDD功率匯流排
225．．．VDD分接頭
227．．．天線二極體
230．．．VSS功率匯流排
235．．．VSS分接頭
240．．．休眠插腳
250、251．．．休眠電晶體
260．．．休眠匯流排
265、266．．．n＋擴散部分
270．．．毗連區域
280．．．高度
300．．．反相器邏輯單元
350．．．休眠電晶體
365．．．n＋擴散部分
371．．．左延長部分
372．．．右延長部分
375．．．n井
380．．．高度
400．．．反相輸入的兩輸入端反及閘邏輯單元
450．．．休眠電晶體
471．．．左延長部分
472．．．右延長部分
475．．．n井
480．．．高度
500．．．非休眠反相器邏輯單元
571．．．左延長部分
572．．．右延長部分
575．．．n井
580．．．高度
590．．．VSS功率耦合
600．．．正反器邏輯單元
620．．．VDD功率匯流排
630．．．VSS功率匯流排
650、651、652．．．休眠電晶體
660．．．休眠匯流排
665、666、667．．．n＋擴散部分
671．．．左延長部分
672．．．右延長部分
675．．．n井
680．．．高度
700．．．積體電路布局
711、712、713．．．邏輯單元
714．．．單元
720．．．VDD功率匯流排
725．．．VDD分接頭
727．．．天線二極體
730．．．VSS功率匯流排
735．．．VSS分接頭
740．．．休眠插腳
750．．．共用休眠電晶體
760．．．休眠匯流排
765．．．延長汲極
770．．．毗連區域
771．．．毗連區域
772．．．毗連區域
773．．．毗連區域
775．．．n井
780．．．高度
圖1為使用先前技術中之休眠電路的一積體電路布局的說明；圖2為使用本發明之一例示性實施例中之休眠電路的一積體電路布局的說明；圖3為本發明之一例示性實施例中之一反相器邏輯單元之積體電路布局的說明；圖4為本發明之一例示性實施例中之一反相輸入的兩輸入端反及閘邏輯單元之積體電路布局的說明；圖5為本發明之一例示性實施例中之休眠匯流排繞過之一非休眠反相器邏輯單元之積體電路布局的說明；圖6為本發明之一例示性實施例中之一正反器邏輯單元之積體電路布局的說明；及圖7為本發明之一例示性實施例中之一使用一共用休眠電晶體之積體電路布局的說明；
200．．．積體電路布局
211、212、213．．．邏輯單元
214．．．單元
220．．．VDD功率匯流排
225．．．VDD分接頭
227．．．天線二極體
230．．．VSS功率匯流排
235．．．VSS分接頭
240．．．休眠插腳
250．．．休眠電晶體
251．．．休眠電晶體
260．．．休眠匯流排
265．．．n＋擴散部分
266．．．下層n＋擴散部分
270．．．毗連區域
280．．．高度

Claims (42)

  1. 一種積體電路，其包含：至少兩個邏輯單元；及一信號匯流排，其以該等至少兩個邏輯單元之單元拱台形成且經配置以接收用於減小功率之一信號且將該信號分配給該等至少兩個邏輯單元之每一者以使其處於一功率減小模式。
  2. 如請求項1之積體電路，其中該信號匯流排跨越該等至少兩個邏輯單元。
  3. 如請求項1之積體電路，其中該信號匯流排係由一第一半導體層形成。
  4. 如請求項3之積體電路，其中該第一半導體層包含一多晶矽層。
  5. 如請求項1至4中任一項之積體電路，其中該信號匯流排包含一休眠匯流排，該休眠匯流排經配置以將一休眠信號分配給該等至少兩個邏輯單元之每一者。
  6. 如請求項5之積體電路，其進一步包含一休眠插腳，該休眠插腳耦接至該休眠匯流排且經配置以接收該休眠信號。
  7. 如請求項5之積體電路，其進一步包含休眠電路，該休眠電路耦接至該等至少兩個邏輯單元且經配置以接收來自該休眠匯流排之該休眠信號且基於該休眠信號控制該等至少兩個邏輯單元中之功率消耗。
  8. 如請求項7之積體電路，其中該休眠電路包含一或多個休 眠電晶體。
  9. 如請求項8之積體電路，其中該或該等休眠電晶體之一汲極係由一第二半導體層形成。
  10. 如請求項8之積體電路，其中該或該等休眠電晶體包含NMOS電晶體。
  11. 如請求項8之積體電路，其中該或該等休眠電晶體包含PMOS電晶體。
  12. 一種使一電路進入功率節省模式之方法，其包含：使用一以至少兩個邏輯單元之單元拱台形成之信號匯流排接收一功率減小信號；及將該功率減小信號分配給該等至少兩個邏輯單元之每一者。
  13. 如請求項12之方法，其中該信號匯流排跨越該等至少兩個邏輯單元。
  14. 如請求項12之方法，其中分配該信號包含使用由一第一半導體層形成之該信號匯流排。
  15. 如請求項14之方法，其中該第一半導體層包含一多晶矽層。
  16. 如請求項12至15中任一項之方法，其中分配該信號包含使用一經配置以將一休眠信號分配給該等至少兩個邏輯單元之每一者的休眠匯流排。
  17. 如請求項16之方法，其進一步包含接收來自一耦接至該休眠匯流排之休眠插腳的該休眠信號。
  18. 如請求項16之方法，其中分配該休眠信號包含使用經配 置以控制該等至少兩個邏輯單元中之該功率消耗之休眠電路。
  19. 如請求項18之方法，其中該休眠電路包含一或多個休眠電晶體。
  20. 如請求項19之方法，其中該或該等休眠電晶體之一汲極係由一第二半導體層形成。
  21. 如請求項19之方法，其中該或該等休眠電晶體包含NMOS電晶體。
  22. 如請求項19之方法，其中該或該等休眠電晶體包含PMOS電晶體。
  23. 一種標準單元庫，其包含：至少兩個邏輯單元；及一信號匯流排，其係以該等至少兩個邏輯單元之單元拱台形成且經配置以接收用於減小功率之一信號且將該信號分配給該等至少兩個邏輯單元之每一者以使其處於一功率減小模式。
  24. 如請求項23之標準單元庫，其中該信號為一休眠信號，且該信號匯流排為一休眠信號匯流排。
  25. 如請求項23或24之標準單元庫，進一步包含休眠電路，該休眠電路耦接至該等至少兩個邏輯單元。
  26. 如請求項25之標準單元庫，其中該休眠電路經配置以接收來自該休眠信號匯流排之該休眠信號且基於該休眠信號控制該等至少兩個邏輯單元中之功率消耗。
  27. 一種積體電路，包含： 至少兩個邏輯單元；及一藉由該至少兩個邏輯單元之單元拱台形成之多晶矽層，該多晶矽層經配置以接收一用於減小功率之信號並將該信號分配給該等至少兩個邏輯單元之每一者，以使其處於功率減小模式。
  28. 如請求項27之積體電路，其中該多晶矽層跨越該等至少兩個邏輯單元。
  29. 如請求項28之積體電路，其進一步包含功率減小電路，該功率減小電路包括一或多個功率減小電晶體，且耦接至該等至少兩個邏輯單元，該功率減小電路經配置以接收來自該多晶矽層之該信號且基於該信號控制該等至少兩個邏輯單元中之功率消耗，其中該一或多個功率減小電晶體之一閘極係由該多晶矽層的一部分所形成。
  30. 如請求項27之積體電路，其進一步包含一插腳，該插腳耦接至該多晶矽層且經配置以接收該信號。
  31. 如請求項27之積體電路，進一步包含功率減小電路，其耦接至該等至少兩個邏輯單元，並經配置以接收來自該多晶矽層之該信號且基於該信號控制該等至少兩個邏輯單元中之功率消耗。
  32. 如請求項31之積體電路，其中該功率減小電路包含一或多個功率減小電晶體。
  33. 如請求項32之積體電路，其中至一供應電源的所有連接，係經由該等功率減小電晶體的其中之一的一汲極而耦合。
  34. 如請求項32之積體電路，其中該一或多個功率減小電晶體之一汲極係由一半導體層所形成。
  35. 如請求項32之積體電路，其中該一或多個功率減小電晶體之一閘極係由另一多晶矽層所形成。
  36. 如請求項32之積體電路，其中該一或多個功率減小電晶體包含NMOS電晶體。
  37. 如請求項32之積體電路，其中該一或多個功率減小電晶體包含PMOS電晶體。
  38. 如請求項32之積體電路，其中至一供應電源的所有電路連接係經由該一或多個功率減小電晶體的至少其中之一的一汲極。
  39. 如請求項32之積體電路，其中該一或多個功率減小電晶體的源極連接係經由擴散所製成。
  40. 如請求項32之積體電路，其中該一或多個功率減小電晶體的閘極係平行於一列標準單元。
  41. 如請求項27至40中任一項之積體電路，其中一週期間隔分接單元係連接至該多晶矽層。
  42. 如請求項41之積體電路，其中該分接單元包括選自一VDD分接頭及一VSS分接頭的其中之一。
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