JP5096321B2 - 論理セルのセル隣接により形成された信号バスを有する集積回路 - Google Patents

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Description

本発明は、概して集積回路に関し、より具体的には論理セルのセル隣接により形成された信号バスを有する集積回路に関する。
多くの集積回路設計は標準セル・ライブラリーを使用している。標準セル・ライブラリーは論理セルの構築ブロック群を提供し、設計者が回路設計から半導体チップの製造及び試験へと素早く前進することを可能にする。集積回路内の論理セル群の各々に信号を結合させるために金属相互接続が使用されている。
論理セルに信号を分配するために金属相互接続を使用する一例は、スリープトランジスタ用のスリープ信号である。スリープトランジスタは標準セル・ライブラリーで利用可能な論理セルの機能に付加されてきたものである。スリープトランジスタはスリープ信号によって制御され、個々の論理セルにおける電力消費を制御する能力を提供する。
スリープ信号は、個々の論理セルを休止モードに切り替えるためにスリープトランジスタによって使用され得る。休止モードにおいて、個々の論理セルの電力消費は削減される。スリープトランジスタは、例えば携帯電話又は携帯型コンピュータにおいてのように、一層の低消費電力が重要な特徴であるような集積回路を使用する装置にて特に重要である。
集積回路内の空間は限られているので、スリープトランジスタ及び関連回路によって占有される空間は最小化される必要がある。標準セルへのスリープトランジスタの付加は論理セルの高さを増大させる原因となっている。付加されたスリープトランジスタはまた、既存の集積回路レイアウト設計のために限られたものであるルーティング資源を更に必要とする。スリープトランジスタを有する個々の論理セルの各々にてスリープ信号を受信するために、別個のスリープピンも必要とされる。故に、標準セルへのスリープトランジスタの付加は複雑さを増大させ得るものであり、それによりレイアウトの過密性と障害とが発生され得る。
図１は、従来技術に係るスリープ回路を使用する集積回路レイアウト100を例示している。集積回路レイアウト100は４個の論理セル111、112、113及び114を含んでいる。集積回路レイアウト100はまた、ＶＤＤ電源バス120、ＶＤＤタップ125、ＶＳＳ電源バス130、ＶＳＳタップ135、スリープピン140、スリープトランジスタ150、及びゲート160を含んでいる。集積回路レイアウト100は高さ180を有している。
論理セル111はその電力を、ＶＤＤ電源バス120とスリープトランジスタ150によって制御されるＶＳＳ電源バス130とから引き入れている。論理セル111は、スリープトランジスタ150とスリープピン140に結合されたゲート160とを有している。スリープトランジスタ150は、スリープピン140にて受信されたスリープ信号に応答して論理セル111へのＶＳＳ電源をオン・オフ切り替えし、それにより論理セル111における電力消費を制御するように構成され得る。
各論理セル111、112、113及び114は、スリープトランジスタ150と実質的に同様なスリープトランジスタを有するスリープ回路を含んでいる。スリープピン140は、スリープピンを各論理セル111、112、113及び114から接続するために、金属層とビアを用いた第２の金属相互接続降下部とを必要とし、故に、金属層と金属相互接続という２つのルーティング資源を必要とする。さらに、金属相互接続をルーティングするとき配線数が整数であるように、論理セルは配線単位で規定されてもよい。図１において、スリープ回路の付加は金属相互接続をルーティングするための更なる配線を必要とし、論理セル111、112、113及び114の高さ180及び面積を約１１％増大させている。
他の一例において、マルチ閾値（Multi-Threshold）相補型金属酸化物半導体（ＭＴＣＭＯＳ）集積回路は、集積回路の一領域内に配置された１つ又は複数のスリープトランジスタを使用する。複数の論理セルからの仮想接地がスリープトランジスタのドレインへと経路付けられ、それにより複数の論理セルの電力が制御される。しかしながら、ＭＴＣＭＯＳはエレクトロマイグレーション現象という問題を抱えている。仮想接地はパルス化された直流を担持するので、エレクトロマイグレーションが集積回路の長期的な信頼性を制限してしまう。さらに、仮想接地の使用は一般的に、セル内に高さを有する別の配線を必要とする。
故に、スリープトランジスタを有するスリープ回路を標準セル・ライブラリー内の個々の論理セルに付加することは幾つかの欠点を有する。これら欠点には、論理セル高さの増大、金属層の付加、過密性とその結果としての各論理セルのスリープピンへのルーティングの困難性、及びＭＴＣＭＯＳの例におけるエレクトロマイグレーションの問題が含まれる。
米国特許第７３１２６４０号明細書 米国特許第７１９０２０９号明細書 米国特許第７１７６７４５号明細書 米国特許第６９８７４１５号明細書 米国特許第６８６４５３９号明細書 米国特許第６８３１４８３号明細書 米国特許第６１５４０９１号明細書 米国特許第５４８６７７４号明細書 米国特許第５３８７８１３号明細書 米国特許第６８１９１３６号明細書 米国特許第６４８６７０３号明細書 米国特許出願公開第２００１／０００２１０９号明細書 米国特許第６７７９１５８号明細書 米国特許第６８３１４８３号明細書 米国特許第６９３８２２６号明細書 米国特許第６８３９８８２号明細書 米国特許第６３０８３０９号明細書 米国特許第７２０５１９１号明細書 米国特許第６９７００１９号明細書 米国特許第６１７２５１８号明細書 米国特許出願公開第２００３／０２０４８２２号明細書 米国特許出願公開第２００１／００４３０８５号明細書 米国特許出願公開第２００４／０１４３７９７号明細書 米国特許出願公開第２００３／００２３９３７号明細書 米国特許出願公開第２００５／０００１２７１号明細書 米国特許出願公開第２００４／００７０４２５号明細書 米国特許第５５８３４５７号明細書 米国特許出願公開第２００２／０１１３６１６号明細書 米国特許第７１０６０９６号明細書 米国特許第７０６１２７０号明細書 米国特許第６６３５９３４号明細書 米国特許第７５０８２５６号明細書 米国特許第７５９０９６２号明細書 米国特許出願公開第２００５／００９１６２９号明細書 米国特許出願公開第２００６／００９３１２９号明細書 米国特許出願公開第２００５／０１３８５８８号明細書 米国特許出願公開第２００７／０１６８８９９号明細書 CN Patent Application No. 200680020927.5, First Office Action, 10 pages, Apr. 21, 2010. PCT/US06/18409, International Search Report and Written Opinion, 5 pages, Dec. 20, 2007. EP06770268.8 Extended European Search Report, 6 pages, Dec. 2, 2009.
本発明は、上述の問題を解決するため、論理セルのセル隣接（cell abutment）によって形成された信号バスを有する集積回路を提供することを目的とする。
集積回路は少なくとも２つの論理セルを有する。信号バスは前記少なくとも２つの論理セルのセル隣接によって形成されている。信号バスは信号を受信し、該信号を前記少なくとも２つの論理セルの各々に分配するように構成されている。
信号バスは、多結晶シリコン層から成る第１の半導体層から形成されていてもよい。信号バスは、前記少なくとも２つの論理セルの各々にスリープ信号を分配するスリープバスを有していてもよい。スリープバスにスリープピンが結合され、このスリープピンがスリープ信号を受信してもよい。スリープ回路が論理セルに結合され、このスリープ回路がスリープバスからスリープ信号を受信し、該スリープ信号に基づいて論理セルにおける電力消費を制御してもよい。スリープ回路は１つ以上のスリープトランジスタを有し得る。スリープトランジスタのドレインは第２の半導体層から形成されていてもよい。スリープトランジスタはＮＭＯＳトランジスタ又はＰＭＯＳトランジスタから成っていてもよい。
本発明の様々な実施形態は、少なくとも２つの論理セルのセル隣接によって形成された信号バスを用いて信号を受信する段階、及び前記少なくとも２つの論理セルの各々に前記信号を分配する段階、を有する方法を含む。
ここで説明される実施形態は本発明を例示するものである。本発明のこれらの実施形態は例を参照して記載されているので、記載された方法及び／又は具体的構造の様々な改良又は適応が当業者に明らかになるであろう。本発明の教示に基づく改良、適応又は変更の全て、及びこれら教示が技術を発展させる改良、適応又は変更の全ては、本発明の範囲に含まれるものである。従って、ここでの記載及び図面は限定的なものとして解されるべきではなく、理解されるように、本発明は決して、例示された実施形態のみに限定されるものではない。
集積回路は、少なくとも２つの論理セルと該少なくとも２つの論理セルのセル隣接によって形成された信号バスとを有する。信号バスは信号を受信し、その信号を該少なくとも２つの論理セルの各々に分配するように構成される。１つの利点は、この信号バスは論理セルの面積の全体的な削減をもたらし得ることである。第２の利点は、集積回路の設計過程において信号バスのルーティングが複雑でないことである。第３の利点は、セル隣接によって形成された信号バスを用いる論理セルの性能が低下されないことである。
セル隣接によって形成された信号バスは、論理セル群の端部において隣接し合う論理セルの結合によって形成された回路を有する。論理セルが製造されるとき、これら隣接領域は、例えば多結晶シリコン層などの、複数の論理セルにまたがる単一の半導体層によって接合され得る。このように形成された信号バスは、多結晶シリコン層が上を通る各論理セルに信号を分配し得る。
論理セルのセル隣接を使用し、様々な信号が信号バスを介して論理セルに分配されてもよい。信号バスの一例はスリープバスである。図２乃至７及びそれらに関する説明は、スリープバスを使用してスリープ信号を分配することを開示している。しかしながら、当業者に理解されるように、その他の実施形態は信号バスを使用してその他の信号を分配することを含んでいてもよい。
図２は、本発明の典型的な一実施形態に係るスリープ回路を使用する集積回路レイアウト200を例示している。
集積回路レイアウト200は半導体基板上に製造されており、複数のドーピングされた領域、金属層及び多結晶シリコン層から形成されている。集積回路レイアウト200は論理セル211、212及び213、セル214、ＶＤＤ電源バス220、ＶＤＤタップ225、アンテナダイオード227、ＶＳＳ電源バス230、ＶＳＳタップ235、スリープピン240、スリープトランジスタ250、スリープバス260、ｎ＋拡散領域265、並びに隣接領域270を含んでいる。集積回路レイアウト200は高さ280を有している。
図２は、単純化のために３個のみの論理セル211、212及び213を描写している。しかしながら、他の実施形態においては、集積回路は複数の論理セルを含んでいてもよい。論理セル211は集積回路レイアウト200における論理セルレイアウトの一例である。例えば論理セル212及び213等のその他の論理セルも論理セル211と同様のレイアウト及び構成を有していてもよい。
論理セルは主として例えばブール演算などの論理機能を実行するように設計された標準セルである。論理セルはまた一連の論理機能を実行してもよい。論理セル211、212及び213は、以下に限られないが、インバータ、ＮＯＲゲート、ＮＡＮＤゲート、フリップフロップ及び加算器を含む論理機能を実行するように構成されている。論理セル211、212及び213の各々は各論理セルの頂部にてＶＤＤ電源バス220に結合されている。ＶＤＤタップ225もＶＤＤ電源バス220に結合されている。
様々な実施形態において、スリープトランジスタ250は、下に位置するｎ＋拡散領域265の一部を有しており、このｎ＋拡散領域265の一部にはスリープバス260の一部が重ねられている。スリープバス260は多結晶シリコン層から形成されている。スリープバス260の一部が重ねられた下地のｎ＋拡散領域の一部は組み合わさって、例えばスリープトランジスタ250等のＮＭＯＳトランジスタを形成している。スリープトランジスタ250のゲートは、多結晶シリコン層から成るスリープバス260の一部によって形成されている。論理セル212は、論理セル211内のスリープトランジスタ250と同一の機能を果たすスリープトランジスタ251を含んでいる。
スリープ回路は、論理セルに結合され、且つスリープバスからスリープ信号を受信して該スリープ信号に基づいて論理セルの電力消費を制御するように構成された回路である。論理セル212内のスリープ回路は、例えば、下に位置するｎ＋拡散領域266の一部とスリープバス260の一部とから形成されたスリープトランジスタ251を有している。利用可能な空間が限られていることと、論理セル211、212及び213の各々に実装された論理の種類とによって、スリープ回路のレイアウトは各論理セル内で違ったものとなる。
スリープ回路は、他の実施形態においては、下に位置するｐ＋拡散領域（図示せず）の一部に多結晶シリコン層を重ねることによって、ＰＭＯＳトランジスタ（図示せず）を用いて実装されてもよい。これらの実施形態においては、ＰＭＯＳトランジスタを有するスリープ回路はＶＤＤ電源バス220に隣接するように配置されてもよい。図２乃至７及びそれらに関する説明は、１つ又は複数のＮＭＯＳトランジスタを有するスリープ回路を開示している。例えば、図２は各論理セル内に１つのＮＭＯＳトランジスタを有するスリープ回路を示している。図６で説明される他の一実施形態においては、単一の論理セル内に複数のＮＭＯＳトランジスタを有するスリープ回路が開示される。図７で説明される他の一実施形態においては、３個の論理セルに共有された単一のＮＭＯＳトランジスタを有するスリープ回路が開示される。しかしながら、当業者に理解されるように、様々な実施形態は１つ又は複数のＰＭＯＳトランジスタを有するスリープ回路や、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとの双方を有するスリープ回路を含む。論理セル211及び212は、スリープトランジスタ250及び251を有するスリープ回路を介してＶＳＳ電源バス230に結合されており、それにより、スリープトランジスタ250及び251は論理セル211及び212への電力を制御することが可能である。スリープトランジスタ250及び251はスリープバス260からのスリープ信号に応答して論理セル211及び212への電力を制御する。スリープピン240は、スリープバス260に結合されており、スリープ信号のための外部接続（図示せず）を提供する。
スリープバスは、各論理セル内のスリープ回路にスリープ信号を分配するように構成された構造である。スリープバス260は、例えば、論理セル211、212、213、及びセル214の各々を横切って延在する連続した半導体層を形成している。論理セル211、212及び213は隣接しているので、スリープバス260はセル隣接によって各論理セル211、212及び213に結合されている。図２は、論理セル211と論理セル212との間にスリープバス260を結合させる隣接領域270を描写している。
集積回路レイアウト200の１つの利点は、論理セルの高さと面積とが削減されることである。スリープバス260並びにスリープトランジスタ250及び251は、例えば、論理セル211及び212への電力を制御する。スリープバス260を用いることにより、全ての論理セルの代わりにセル214に単一のＶＳＳタップ235が配置されることができる。さらに、論理セル211、212及び213からＶＤＤタップ225が除去され、セル214に単一のＶＤＤタップ225が配置されている。故に、より多くの空間が論理セル211、212及び213において論理機能を実装するために利用可能であり、あるいは場合により、論理セル群全体の大きさ、ひいては集積回路の大きさが小さくされ得る。一実施形態において、論理セル211、212及び213の高さ280及び面積は、図１の従来技術より約１１％小さい。
集積回路レイアウト200の第２の利点は、集積回路の設計過程においてスリープバスのルーティングが複雑でないことである。スリープバス260は電源バス又は接地バスのようにルーティングされ得る。さらに、スリープバス260を用い、且つＶＤＤタップ225及びＶＳＳタップ235をセル214に配置することにより、論理セル211、212及び213を実装するために９個の配線を使用している。論理セル211、212及び213等の論理セルの高さ280は、金属相互接続をルーティングする必要性に応じて、必要とされる全配線数によって特徴付けられ得る。図１に示された従来技術においては、スリープ回路の付加は、各スリープピン140に結合するように金属相互接続をルーティングする必要性のため、全部で１０個の配線を必要とし、故に、レイアウトの複雑さを増大させてしまう。一実施形態において、スリープ回路を有する論理セルは高さ及び面積において約１１％小さくされる。集積回路レイアウト200は、必要に応じて、半導体製造プロセス中の静電放電保護のために、セル214内にアンテナダイオード227を含んでいる。
第３の利点は、スリープ回路を有する論理セルの性能が低下されないことである。論理セル211、212及び213は、集積回路レイアウト200内で該論理セル211、212及び213のために一層多くの空間を利用可能であるので、図１の従来技術と実質的に同等あるいはそれより良好な性能を有している。一部の実施形態において、ＮＭＯＳトランジスタが論理セル211、212及び213内でＰＭＯＳトランジスタより下方に配置されてもよい。これらの要因の結果として、論理セル211、212及び213での遅延時間は、図１の従来技術と実質的に同等あるいはそれより良好となる。
セル隣接を使用することにより、単一の多結晶シリコン層が論理セル211、212及び213の各々にその他の信号を分配するように構成されることができる。この実施形態において、信号バスは複数の論理セル211、212及び213に信号を分配する。
図２に示された実施形態においては、ＶＤＤ電源バス220のＶＤＤタップ225は各論理セル211、212及び213には配置されない。その代わりに、ＶＤＤタップ225はセル214内に配置される。ＶＤＤ電源バス220はＶＤＤタップ225を介して電源に結合されている。スリープバス260もセル214内でスリープピン240に結合されている。さらに、ＶＳＳタップ235もセル214内に配置されている。セル214は、場合により、２５μm又は集積回路製造工場によって要求されるその他の間隔ごとに配置される。
図３は、本発明の典型的な一実施形態に係るインバータ論理セル300の集積回路レイアウトを例示している。インバータ論理セル300は、ＶＤＤ電源バス220、ＶＳＳ電源バス230、スリープトランジスタ350、スリープバス260、ｎ＋拡散領域365、スリープバス260の左側延長部371、スリープバス260の右側延長部372、及びｎウェル375を有している。インバータ論理セル300は高さ380を有している。
スリープバス260の左側延長部371及びスリープバス260の右側延長部372はセル隣接領域を例示している。例えば論理セル211、212、213等の少なくとも２つの論理セル、又はインバータ論理セル300が互いに隣接配置されるとき、スリープバス260は論理セル群を横切って延在する。それにより、スリープバス260はセル隣接によって少なくとも２つの論理セルを結合させ、上述のようにスリープ信号をその他のトランジスタに分配する。この実施形態においては、９個のみの配線が必要とされるので、インバータ論理セル300の高さ380及び面積は図１の従来技術より約１１％小さい。
図４は、本発明の典型的な一実施形態に係る反転入力型二入力ＮＡＮＤゲート論理セル400の集積回路レイアウトを例示している。反転入力型二入力ＮＡＮＤゲート論理セル400は、ＶＤＤ電源バス220、ＶＳＳ電源バス230、スリープトランジスタ450、スリープバス260、ｎウェル475、スリープバス260の左側延長部471、及びスリープバス260の右側延長部472を含んでいる。反転入力型二入力ＮＡＮＤゲート論理セル400は高さ480を有している。
図４は、セル隣接領域を例示するために、左側延長部471及び右側延長部472を有するスリープバス260を描写している。この実施形態においては、９個のみの配線が必要とされるので、高さ480は図１の従来技術より約１１％小さい。故に、反転入力型二入力ＮＡＮＤゲート400の面積も、図１の従来技術と比較して約１１％小さくされる。
図５は、非休止（non-sleep）インバータ論理セル500の集積回路レイアウトを例示している。非休止インバータ論理セル500は、本発明の典型的な一実施形態に係るスリープバス260によって迂回される。集積回路は、様々な実施形態において、継続的に電力を必要とする論理セルを必要とする。非休止インバータ論理セル500はそのような１つの例である。非休止インバータ論理セル500はスリープトランジスタを使用していない。
図５は、単純化のため、単一の非休止インバータ論理セル500を描写している。非休止インバータ論理セル500は、ＶＤＤ電源バス220、ＶＳＳ電源バス230、スリープバス260、スリープバス260の左側延長部571、及びスリープバス260の右側延長部572、ｎウェル575、及びＶＳＳ電源カップリング590を有している。非休止インバータ論理セル500は高さ580を有している。高さ580はインバータ論理セル300の高さ380とほぼ等しくなり得る。
図５は、セル隣接領域を例示するために、左側延長部571及び右側延長部572を有するスリープバス260を描写している。図３に示されたインバータ論理セル300と対照的に、非休止インバータ論理セル500の実施形態は、スリープトランジスタ350等のスリープトランジスタを含んでいない。
非休止インバータ論理セル500は、スリープバス260の下に位置する例えばｎ＋拡散領域365のようなｎ＋拡散領域を含んでいないため、スリープトランジスタは形成されない。スリープバス260はＶＳＳ電源カップリング590に結合しておらず、ＶＳＳ電源カップリング590の上方を通り過ぎている。すなわち、スリープバス260はＶＳＳ電源カップリング590を迂回している。この実施形態においては、スリープバス260は、非休止インバータ論理セル500内でスリープ信号を受け取ることなく、この非休止インバータ論理セル500を横切って隣の論理セルにスリープ信号を分配する。
図６は、本発明の典型的な一実施形態に係るフリップフロップ論理セル600の集積回路レイアウトを例示している。フリップフロップ論理セル600は、ＶＤＤ電源バス620、ＶＳＳ電源バス630、スリープトランジスタ650、651及び652、スリープバス660、ｎウェル675、スリープバス660の左側延長部671、スリープバス660の右側延長部672、並びにｎ＋拡散領域665、666及び667を含んでいる。図６は、２つ以上のスリープトランジスタが単一の論理セル内で使用される本発明の一実施形態を例示している。例えば、スリープトランジスタ650、651及び652は全て、フリップフロップ論理セル600に含まれている。フリップフロップ論理セル600は高さ680を有している。
図６は、セル隣接領域を例示するために、左側延長部671及び右側延長部672を有するスリープバス660を描写している。この実施形態においては、高さ680は図１の従来技術より約１１％小さい。
図７は、本発明の典型的な一実施形態に係る、共有スリープトランジスタを使用する集積回路レイアウト700を例示している。集積回路レイアウト700は半導体基板上に製造されており、複数のドーピングされた領域、金属層及び多結晶シリコン層から形成されている。集積回路レイアウト700は論理セル711、712及び713、セル714、ＶＤＤ電源バス720、ＶＤＤタップ725、アンテナダイオード727、ＶＳＳ電源バス730、ＶＳＳタップ735、スリープピン740、共有スリープトランジスタ750、スリープバス760、拡張ドレイン765、隣接領域770、隣接領域771、並びにｎウェル775を含んでいる。集積回路レイアウト700は高さ780を有している。セル隣接を使用する他の実施形態においては、単一の多結晶シリコン層が論理セル711、712及び713の各々に信号を分配するように構成されることができる。これらの実施形態においては、信号バスは複数の論理セル711、712及び713に信号を分配する。
図７は、単純化のために３個のみの論理セル711、712及び713を描写している。しかしながら、他の実施形態においては、集積回路は複数の論理セルを含んでいてもよい。論理セル711は集積回路レイアウト700における論理セルレイアウトの一例である。例えば論理セル712及び713等のその他の論理セルも同様のレイアウト及び構成を有していてもよい。
論理セル711、712及び713は、以下に限られないが、インバータ、ＮＯＲゲート、ＮＡＮＤゲート、フリップフロップ及び加算器を含む論理機能を実行するように構成されている。論理セル711、712及び713の各々は各論理セルの頂部にてＶＤＤ電源バス720に結合されている。ＶＤＤタップ725もＶＤＤ電源バス720に結合されている。
論理セル711、712及び713は拡張ドレイン765及び共有スリープトランジスタ750を介してＶＳＳ電源バス730に結合されており、それにより、共有スリープトランジスタ750が論理セル711、712及び713への電力を制御することが可能にされている。共有スリープトランジスタ750はスリープバス760からのスリープ信号に応答して論理セル711、712及び713への電力を制御する。
様々な実施形態において、共有スリープトランジスタ750は、拡張ドレイン765を形成する下に位置するｎ＋拡散領域の一部を有している。拡張ドレイン765は少なくとも２つの論理セルを横切って延在しており、これにスリープバス760の一部が重ねられている。スリープバス760は多結晶シリコン層から形成されている。スリープバス760が重ねられた拡張ドレイン765は組み合わさって、例えば共有スリープトランジスタ750等の、論理セル711、712及び713によって共有された単一のＮＭＯＳトランジスタを形成している。共有スリープトランジスタ750のゲートは、多結晶シリコン層から成るスリープバス760の一部によって形成されている。
共有スリープトランジスタ750と同様の共有スリープトランジスタは、他の実施形態においては、下に位置するｐ＋拡散領域（図示せず）の一部に多結晶シリコン層を重ねることによって、ＰＭＯＳトランジスタ（図示せず）を用いて実装されてもよい。これらの実施形態においては、共有スリープトランジスタはＶＤＤ電源バス720に隣接するように配置されていてもよい。
論理セル711、712及び713は隣接しているので、スリープバス760はセル隣接によって形成される。同様に、拡張ドレイン765はセル隣接によって形成される。図７は、論理セル711と論理セル712との間の隣接領域770及び771と、論理セル712と論理セル713との間の隣接領域772及び773とを描写している。故に、例えば、スリープバス760は論理セル711及び712を横切って延在しており、隣接領域771にて結合されている。同様に、拡張ドレイン765は論理セル711及び712を横切って延在しており、隣接領域770にて結合されている。利用可能な空間が限られていることと、論理セル711、712及び713の各々に実装された論理回路の種類とによって、拡張ドレイン765のレイアウトは各論理セル711、712及び713内で違ったものとなる。スリープピン740はスリープバス760に結合されており、スリープ信号のための外部接続（図示せず）を提供する。
セル714は、ＶＤＤタップ725を介してＶＤＤ電源バス720を電源に結合させている。ＶＳＳタップ735はＶＳＳ電源バス730に電力を結合させている。セル714はまたスリープバス760をスリープピン740に結合させている。図７に示された実施形態においては、ＶＤＤ電源バス720のＶＤＤタップ725は各論理セル711、712及び713には配置されていない。その代わりに、単一のＶＤＤタップ725がセル714内に配置されている。さらに、ＶＳＳタップ735もセル714内に配置されている。集積回路レイアウト700は、必要に応じて、半導体製造プロセス中の静電放電保護のために、セル214内にアンテナダイオード727を含んでいる。セル714は、場合により、２５μm又は集積回路製造工場によって要求されるその他の間隔ごとに配置される。
論理セル711、712及び713からＶＤＤタップ725及びＶＳＳタップ735を除去し、セル714に単一のＶＤＤタップ725及び単一のＶＳＳタップ735を配置することにより、より多くの空間が論理セル711、712及び713において論理機能を実装するために提供される。この実施形態においては、論理セル711、712及び713の高さ780及び面積は従来技術より約１１％小さい。
共有スリープトランジスタ750を形成するスリープバス760と拡張ドレイン765との組み合わせは、従来技術に係るスリープトランジスタの場合よりも小さい面積のみを必要とするという利点を有する。単一の共有スリープトランジスタ750はまた、各論理セル711、712及び713での遅延時間を改善する。さらに、集積回路レイアウト700は有利には仮想接地バスを使用しない。仮想接地バスは、抵抗に起因して性能低下を生じさせ得るとともに、集積回路の長期的な信頼性を制限するエレクトロマイグレーション現象に悩まされ得るものである。
上述の説明は例示的なものであって限定的なものではない。この開示を見直すことにより当業者には本発明の数多くの変形例が明らかになるであろう。本発明の範囲は、故に、上述の説明を参照して決定されるものではなく、添付の特許請求の範囲及びその均等範囲全体を参照して決定されるべきものである。
従来技術に係るスリープ回路を使用する集積回路レイアウトを例示する図である。 本発明の典型的な一実施形態に係るスリープ回路を使用する集積回路レイアウトを例示する図である。 本発明の典型的な一実施形態に係るインバータ論理セルの集積回路レイアウトを例示する図である。 本発明の典型的な一実施形態に係る反転入力型二入力ＮＡＮＤゲート論理セルの集積回路レイアウトを例示する図である。 本発明の典型的な一実施形態に係る、スリープバスによって迂回される非休止インバータ論理セルの集積回路レイアウトを例示する図である。 本発明の典型的な一実施形態に係るフリップフロップ論理セルの集積回路レイアウトを例示する図である。 本発明の典型的な一実施形態に係る、共有スリープトランジスタを使用する集積回路レイアウトを例示する図である。

Claims (20)

  1. 少なくとも２つの論理セル；
    前記少なくとも２つの論理セルのセル隣接によって形成され、且つ電力を低減するための信号を受信し、前記少なくとも２つの論理セルを低電力モードに置くために該信号を前記少なくとも２つの論理セルの各々に分配するように構成された信号バス；及び
    前記信号バスに接続された、周期的に間隔を設けて配置されたタップセルであり、Ｖ ＤＤ タップ及びＶ ＳＳ タップのうちの選択された１つを含むタップセル、
    を有する集積回路。
  2. 前記信号バスは前記少なくとも２つの論理セルを横切って延在している、請求項１に記載の集積回路。
  3. 前記信号バスは第１の半導体層から形成されている、請求項１に記載の集積回路。
  4. 前記第１の半導体層は多結晶シリコン層から成る、請求項３に記載の集積回路。
  5. 前記信号バスは、前記少なくとも２つの論理セルの各々にスリープ信号を分配するように構成されたスリープバスを有する、請求項１乃至４の何れか一項に記載の集積回路。
  6. 前記スリープバスに結合され、且つ前記スリープ信号を受信するように構成されたスリープピン、を更に有する請求項５に記載の集積回路。
  7. 前記少なくとも２つの論理セルに結合され、且つ前記スリープバスから前記スリープ信号を受信し、該スリープ信号に基づいて前記少なくとも２つの論理セルにおける電力消費を制御するように構成されたスリープ回路、を更に有する請求項５に記載の集積回路。
  8. 前記スリープ回路は１つ以上のスリープトランジスタを有する、請求項７に記載の集積回路。
  9. 前記１つ以上のスリープトランジスタのドレインは第２の半導体層から形成されている、請求項８に記載の集積回路。
  10. 前記１つ以上のスリープトランジスタは、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタから成るグループから選択された型のトランジスタを有する、請求項８に記載の集積回路。
  11. 少なくとも２つの論理セル；
    前記少なくとも２つの論理セルのセル隣接によって形成され、且つ電力を低減するための信号を受信し、前記少なくとも２つの論理セルを低電力モードに置くために該信号を前記少なくとも２つの論理セルの各々に分配するように構成された多結晶シリコン層；及び
    前記多結晶シリコン層に接続された、周期的に間隔を設けて配置されたタップセルであり、Ｖ ＤＤ タップ及びＶ ＳＳ タップのうちの選択された１つを含むタップセル、
    を有する集積回路。
  12. １つ以上の電力低減トランジスタを含み且つ前記少なくとも２つの論理セルに結合された電力低減回路を更に有し、該電力低減回路は、前記多結晶シリコン層から前記信号を受信し、該信号に基づいて前記少なくとも２つの論理セルにおける電力消費を制御するように構成され、前記１つ以上の電力低減トランジスタのゲートは前記多結晶シリコン層の一部によって形成され、且つ前記多結晶シリコン層は前記少なくとも２つの論理セルを横切って延在している、請求項１１に記載の集積回路。
  13. 前記多結晶シリコン層に結合され、且つ前記信号を受信するように構成されたピン、を更に有する請求項１１に記載の集積回路。
  14. １つ以上の電力低減トランジスタを含む電力低減回路を更に有し、該電力低減回路は、前記少なくとも２つの論理セルに結合され、且つ前記多結晶シリコン層から前記信号を受信し、該信号に基づいて前記少なくとも２つの論理セルにおける電力消費を制御するように構成されている、請求項１１に記載の集積回路。
  15. 電源への全ての接続が、前記１つ以上の電力低減トランジスタのうちの１つのドレインを介して結合されている、請求項１４に記載の集積回路。
  16. 前記１つ以上の電力低減トランジスタのドレインは半導体層から形成されている、請求項１４に記載の集積回路。
  17. 前記１つ以上の電力低減トランジスタのゲートは別の多結晶シリコン層から形成されている、請求項１４に記載の集積回路。
  18. 前記１つ以上の電力低減トランジスタは、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタから成るグループから選択された型のトランジスタを有する、請求項１４に記載の集積回路。
  19. 前記１つ以上の電力低減トランジスタのソース接続は拡散によって形成されている、請求項１４に記載の集積回路。
  20. 前記１つ以上の電力低減トランジスタのゲートは標準セルの行に平行である、請求項１４に記載の集積回路。
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