JPS5864047A - マスタ−スライス半導体集積回路装置 - Google Patents
マスタ−スライス半導体集積回路装置Info
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- JPS5864047A JPS5864047A JP56163005A JP16300581A JPS5864047A JP S5864047 A JPS5864047 A JP S5864047A JP 56163005 A JP56163005 A JP 56163005A JP 16300581 A JP16300581 A JP 16300581A JP S5864047 A JPS5864047 A JP S5864047A
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- transistors
- gate
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- master slice
- polysilicon
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- 229920005591 polysilicon Polymers 0.000 claims abstract description 30
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 26
- 239000000758 substrate Substances 0.000 claims abstract description 9
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- 229910052710 silicon Inorganic materials 0.000 claims abstract description 8
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はマスタースライス半導体集積回路装置に係り、
特にメモリー構成が多く含まれる場合の有効な基本セル
の構造に関する。
特にメモリー構成が多く含まれる場合の有効な基本セル
の構造に関する。
近年、通信機や計算機のＩＣ化が進み、この際マスター
スライス方式のＬＳＩが利用されることが多い、マスタ
ースライス方式のＬＳＩはあらかじめ蝋められた位置に
トランジスタを規則的に配置しておき、各トランジスタ
の入出力端子を定められ友格子にアル１＝ウム導電膜を
形成することにより結線して、回路を実現するものであ
る。トランジスタの配置は、基本セルと呼ばれる構成単
位のくり返しによりチップ全体に配置されているのが一
般的である。又、トランジスタは動作スピード及び消費
電力、更には配置の規則性の上から相補型絶縁ゲート電
界効果トランジスタによる、いわゆる０ＭＯ８タイプが
使われている。
スライス方式のＬＳＩが利用されることが多い、マスタ
ースライス方式のＬＳＩはあらかじめ蝋められた位置に
トランジスタを規則的に配置しておき、各トランジスタ
の入出力端子を定められ友格子にアル１＝ウム導電膜を
形成することにより結線して、回路を実現するものであ
る。トランジスタの配置は、基本セルと呼ばれる構成単
位のくり返しによりチップ全体に配置されているのが一
般的である。又、トランジスタは動作スピード及び消費
電力、更には配置の規則性の上から相補型絶縁ゲート電
界効果トランジスタによる、いわゆる０ＭＯ８タイプが
使われている。
第１図は従来のＣＭＯＳタイプのマスタースライス方式
ＬＳＩの基本セルの平面図の一例を示す。
ＬＳＩの基本セルの平面図の一例を示す。
すなわち、Ｎ型シリコン基板１上のＰウェル層２にＰ
ソースドレイン層６．Ｎ ソースドレイン層３によって
直列となった各々２個のＰＭＯ８Ｔ １３゜１２がゲー
トポリシリ；ン８．５及びフィードスルーポリシリコン
９ｔ−伴なって形成され、それぞれのソースドレイン層
３，６、ゲートポリシリ；ン５．８、フィードスルーポ
リシリコン９には、コンタクト穴ｌＯが穿たれ、アルミ
ニウム導電膜により結線されて回路を構成されることを
示す。
ソースドレイン層６．Ｎ ソースドレイン層３によって
直列となった各々２個のＰＭＯ８Ｔ １３゜１２がゲー
トポリシリ；ン８．５及びフィードスルーポリシリコン
９ｔ−伴なって形成され、それぞれのソースドレイン層
３，６、ゲートポリシリ；ン５．８、フィードスルーポ
リシリコン９には、コンタクト穴ｌＯが穿たれ、アルミ
ニウム導電膜により結線されて回路を構成されることを
示す。
図にはＰ＋サブ婦トレードコンタクト４％Ｎ＋サブスト
レートコンタクト７にアルミニウム導電膜１ｔＡ（スナ
ワちＶＤＤ線）、１１ Ｂ （スｌｋｂチＶｓｓｉｌ）
のみを示す。
レートコンタクト７にアルミニウム導電膜１ｔＡ（スナ
ワちＶＤＤ線）、１１ Ｂ （スｌｋｂチＶｓｓｉｌ）
のみを示す。
これは第１図（ｂ）の簡略図で示され、構造はこの簡略
図を用いて説明できる。
図を用いて説明できる。
従来の基本セルは論理回路に対しては非常に有効な構造
をとうているが、メモリ回路に対しては構造上問題が多
い。このことを第２図を用いて説明する。
をとうているが、メモリ回路に対しては構造上問題が多
い。このことを第２図を用いて説明する。
第２図（ａｌはスタテックメモリ１ビツトの回路図を示
す、トランスファーゲートＴＧＩ、ＴＧ、は普通ＮＭＯ
８）ランジスタで形成されｔビット線Ｂとこの反転信号
百がこの入力に加えられる。トランスファーゲートのゲ
ートにはワード線Ｗの信号が加えられ、トランスファー
ゲートの出力はＣＭＤ８インバータＩ入、ＩＢからなる
７リツプフロ、プ回路の六方につながっている。この回
路を従来の基本セルで実現しようとすると、第２図（ｂ
）に太線でアルミニウム導電膜の結線を示すように３′
）の基本セルすなわち４１２個のトランジスタを使ｂ５
個の無駄なトランジスタ８Ａ、８Ａ’ 、５Ａ、８Ｃ。
す、トランスファーゲートＴＧＩ、ＴＧ、は普通ＮＭＯ
８）ランジスタで形成されｔビット線Ｂとこの反転信号
百がこの入力に加えられる。トランスファーゲートのゲ
ートにはワード線Ｗの信号が加えられ、トランスファー
ゲートの出力はＣＭＤ８インバータＩ入、ＩＢからなる
７リツプフロ、プ回路の六方につながっている。この回
路を従来の基本セルで実現しようとすると、第２図（ｂ
）に太線でアルミニウム導電膜の結線を示すように３′
）の基本セルすなわち４１２個のトランジスタを使ｂ５
個の無駄なトランジスタ８Ａ、８Ａ’ 、５Ａ、８Ｃ。
８Ｃ’、３Ｃが生じる。これはセルの利用率が７４λす
なわち＆８５１に落ちてしまうことを意味する。
なわち＆８５１に落ちてしまうことを意味する。
近年のマスタースライス方式のＬＳＩは、ケート数が大
きくなり、ＩＣ化装置のメモリ内在の要＊を満たす必要
がますます大きくなりでき九、しかるに従来の基本セル
ではメモリ形成に際してセルの利用率が大巾に下るとい
う欠点があった。
きくなり、ＩＣ化装置のメモリ内在の要＊を満たす必要
がますます大きくなりでき九、しかるに従来の基本セル
ではメモリ形成に際してセルの利用率が大巾に下るとい
う欠点があった。
本発明の目的はメモリ形成に重点を置くことにより従来
の欠点を除去し、論理回路とメモリ回路の両方をセル利
用率を下げずに構成できる基本セルを含むマスタースラ
イス半導体集積回路装置を提供することにある。
の欠点を除去し、論理回路とメモリ回路の両方をセル利
用率を下げずに構成できる基本セルを含むマスタースラ
イス半導体集積回路装置を提供することにある。
本発明は、素子領域と配線領域からなる基本セルが複数
個規則的に配置され−ｘ、ｙ方向に指定され九格子上に
アルミニウム導電膜を形成するマスタースライス半導体
集積回路装置にお−て、第１導電型シリコン基板上に形
成された第２導電型ソースドレイン層で直列となる第２
導電型トランジスタと、第１導電型ソースドレイン層で
直列となる第１導電型トランジスタとが、一方が４個、
他方が少なくとも一方の中央部の２個のトランジスタと
相補トランジスタの組を形成する関係で存在する基本セ
ルからなる構造によって構成される。
個規則的に配置され−ｘ、ｙ方向に指定され九格子上に
アルミニウム導電膜を形成するマスタースライス半導体
集積回路装置にお−て、第１導電型シリコン基板上に形
成された第２導電型ソースドレイン層で直列となる第２
導電型トランジスタと、第１導電型ソースドレイン層で
直列となる第１導電型トランジスタとが、一方が４個、
他方が少なくとも一方の中央部の２個のトランジスタと
相補トランジスタの組を形成する関係で存在する基本セ
ルからなる構造によって構成される。
次に本発明の実施例について図面を参照して説明する。
第３図を参照すると、本発明の第１の実施例は、Ｎ型シ
リコン基板１上にＰ ソースドレイン層６によって直列
となる２個のＰＭＯ８）ランジスタのゲートポリシリコ
ン８と、Ｎ ソースドレイン層３によって直列となる４
個のＮＭＯ８）ランジスタのゲートポリシリコン５と、
。ゲートポリシリコン５．８と、ソースドレイン層６，
３のコンタクト穴１０とで形成される。
リコン基板１上にＰ ソースドレイン層６によって直列
となる２個のＰＭＯ８）ランジスタのゲートポリシリコ
ン８と、Ｎ ソースドレイン層３によって直列となる４
個のＮＭＯ８）ランジスタのゲートポリシリコン５と、
。ゲートポリシリコン５．８と、ソースドレイン層６，
３のコンタクト穴１０とで形成される。
第４図は本発明の第１の実施例によって第２図（ａ）に
示したスタテックメそりセルの１ビツトを示したアルミ
ニウム導電膜パターン（実線で示す）を示したものであ
る０図でゲートポリシリコン５ＡはＴＧｌのゲート、５
ＤはＴ ０．２のゲートとなり、ゲートポリシリコン５
Ｂ、８ＡでＩＢ、ゲートポリシリコン５Ｃ，８ＢでｌＡ
ｔ−構成している６図に示すとおりメモリ構成に際して
のセル利用率はｔｏｏｓである。第３図の本発明の第１
の実施例と従来例の第１図を比べてみればわかるとお９
、左右端のＮＭＯ８Ｔのゲートポリシリコン５の２ケが
付加されただけで論理回路構成上の支障はない。
示したスタテックメそりセルの１ビツトを示したアルミ
ニウム導電膜パターン（実線で示す）を示したものであ
る０図でゲートポリシリコン５ＡはＴＧｌのゲート、５
ＤはＴ ０．２のゲートとなり、ゲートポリシリコン５
Ｂ、８ＡでＩＢ、ゲートポリシリコン５Ｃ，８ＢでｌＡ
ｔ−構成している６図に示すとおりメモリ構成に際して
のセル利用率はｔｏｏｓである。第３図の本発明の第１
の実施例と従来例の第１図を比べてみればわかるとお９
、左右端のＮＭＯ８Ｔのゲートポリシリコン５の２ケが
付加されただけで論理回路構成上の支障はない。
第５図は本発明の第１の実施例における２人力ＮＯＲ回
路実現例（ａ）と２人力ＮＡＮＤ回路実現例（ｂ）を示
す。第５図（ａ）においてゲートポリシリコン絨５Ｄが
おいている九め、このゲートポリシリコンをフィードス
ルーとして利用することができる。
路実現例（ａ）と２人力ＮＡＮＤ回路実現例（ｂ）を示
す。第５図（ａ）においてゲートポリシリコン絨５Ｄが
おいている九め、このゲートポリシリコンをフィードス
ルーとして利用することができる。
単純にトランジスタ部分だけを考えれば第１図の従来の
場合、セル利用率が１００％で本発明例では４７６、す
なわち６７％であるが、従来の場合のメモリ回路の実現
例である５８チより太き１点第１図のフィードスルーポ
リシリコン９が本発明の場合不必要である点、等から全
体のセル利用率、基本セルの集積度共従来の場合よりも
改善できる。
場合、セル利用率が１００％で本発明例では４７６、す
なわち６７％であるが、従来の場合のメモリ回路の実現
例である５８チより太き１点第１図のフィードスルーポ
リシリコン９が本発明の場合不必要である点、等から全
体のセル利用率、基本セルの集積度共従来の場合よりも
改善できる。
第５図（ｂ）は２人力ＮＡＮＤ回路の実現例を示す。
本来は第５図（ａ）の配線と類似形で定められるが２個
の余分なＮＭＯ８ｊｔ−有効利用して論理レベルを下げ
之改善例を示す。従来の場合出力Ｖｏと７８８間には２
個の直列ＮＭＯ８Ｔがあるが、本発明では２個の並列Ｎ
ＭＯ８Ｔが２個直列になってｂる。
の余分なＮＭＯ８ｊｔ−有効利用して論理レベルを下げ
之改善例を示す。従来の場合出力Ｖｏと７８８間には２
個の直列ＮＭＯ８Ｔがあるが、本発明では２個の並列Ｎ
ＭＯ８Ｔが２個直列になってｂる。
第６図Ｔ１）は本発明の第２の実施例を示し、中央部の
２個のゲートポリシリコン５８ｆ：つないだ例、及び左
右端のＮＭＯ８Ｔのゲートポリシリコンをフィードスル
ーポリシリコンとしても使えるようにのばした例を示す
。
２個のゲートポリシリコン５８ｆ：つないだ例、及び左
右端のＮＭＯ８Ｔのゲートポリシリコンをフィードスル
ーポリシリコンとしても使えるようにのばした例を示す
。
第６図（ｂ）は本発明の第３の実施例を示し、ＮＭＯ８
Ｔが２個でＰＭＯ８Ｔが４個の基本セルと、ＰＭＯ８Ｔ
が２個でＮＭＯ８Ｔが４個の基本セルとが混在している
場合を示す、この場合は論理セルを形成するときのセル
利用率が本発明の第１の実施例に比して大巾に上るとい
う特徴がある。但し第２図（ａｌにおけるゲー）ＴＧＩ
、ＴＧＩＥ共ＫＮＭＯ８Ｔの場合と共にＰＭＯ８Ｔの場
合とが混在するという欠点はあるが、回路上の支障はな
い。
Ｔが２個でＰＭＯ８Ｔが４個の基本セルと、ＰＭＯ８Ｔ
が２個でＮＭＯ８Ｔが４個の基本セルとが混在している
場合を示す、この場合は論理セルを形成するときのセル
利用率が本発明の第１の実施例に比して大巾に上るとい
う特徴がある。但し第２図（ａｌにおけるゲー）ＴＧＩ
、ＴＧＩＥ共ＫＮＭＯ８Ｔの場合と共にＰＭＯ８Ｔの場
合とが混在するという欠点はあるが、回路上の支障はな
い。
第６図（Ｃ）は本発明の第４の実施例を示す。この例テ
ハ、ＮＭＯ８Ｔ、ＰＭＯ８Ｔ と％Ｗｉ列ｆ）４ 個（
Ｄ トランジスタとし、中央部の２個のトランジスタが
相補トランジスタの組とするためゲートポリシリコン５
８によってつ危がっている。左右端のトランジスタのゲ
ートポリシリコン５と８は互に切り離される。この場合
、メモリ回路形成時は、第４図を参照すればわかるとお
りセル利用率は６／８、すなわち７５嘩となるが、論理
回路形成時は第５図を参照すればわかるとおり、セル利
用率が１００チと表り、セル利用率をメモリ回路、論理
回路のいずれに対しても十分高くとれるという長所があ
為。
ハ、ＮＭＯ８Ｔ、ＰＭＯ８Ｔ と％Ｗｉ列ｆ）４ 個（
Ｄ トランジスタとし、中央部の２個のトランジスタが
相補トランジスタの組とするためゲートポリシリコン５
８によってつ危がっている。左右端のトランジスタのゲ
ートポリシリコン５と８は互に切り離される。この場合
、メモリ回路形成時は、第４図を参照すればわかるとお
りセル利用率は６／８、すなわち７５嘩となるが、論理
回路形成時は第５図を参照すればわかるとおり、セル利
用率が１００チと表り、セル利用率をメモリ回路、論理
回路のいずれに対しても十分高くとれるという長所があ
為。
本発明は以上説明したとおり、マスタースライス方式Ｌ
ＳＩにおいて、２個の直列ＰＭＯ８Ｔと４個の直列ＮＭ
Ｏ８Ｔとにおいて中央の２個が相補トランジスタの組立
形成させた構造により、メモリ回路と論理回路のいずれ
に対してもセル利用率金高めることができるという効果
がある。
ＳＩにおいて、２個の直列ＰＭＯ８Ｔと４個の直列ＮＭ
Ｏ８Ｔとにおいて中央の２個が相補トランジスタの組立
形成させた構造により、メモリ回路と論理回路のいずれ
に対してもセル利用率金高めることができるという効果
がある。
第１図（ａ）、 （ｂ）は従来のＣＭ０８タイプマスタ
ースライス方式の基本°セルを示す図で第１図（１）は
平面図、第１図（ｂ）は簡略図、第２図（ａｌ、 （ｂ
）はスタテ。 クメモリ回路を示す図で第２図（ａｌは回路因、第２図
（ｂ）は第１図に示した従来の基本セルで実現した例、
第３図は本発明の第１の実施−を示す簡略図、第４図は
本発明の第１の実施例に示す基本セルでのスタテック！
そり回路の実施例を示す図、第５図（ａ）、 （ｂ）は
本発゛明の第１の実施例による論理回路の実現例で第５
図（１）は２込力ＮＯＲ回路の例、第５図（ｂｌは改良
され友２人力ＮＡＮＤ回路の例、ａｌＥｅ図（ａ）は本
発明の第２の実施例を示す簡略図、第６図（ｂ）は本発
明の第３の実施例を示す図、第６図（Ｃ）は本発明のｇ
４ｏ実施例を示す図、である。 なお図において、 １・・・・・・Ｎ型シリコン基板、２・・・・・・Ｐウ
ェル層、３・・・・・・Ｎ ソース、ドレイン層、４０
．・３．・Ｐ ナプコン層、５・・・・・・ＮＭＯ８Ｔ
ゲートポリシリコン層、６・・・・・・Ｐ＋ソースドレ
イン層、７・・・・・・Ｎ＋サブコン層、ｓ−・−・−
ＰＭＯ８Ｔゲートポリシリコン層、９・・・・・・フィ
ードスルーポリシリコン層、１０・・・・・・コンタク
ト穴、’ １１・・・・・・アル電ニウム導電膜、１２
・・・・・・ＮＭＯ８ＴＩｉ竣、１３・・・・・・ＰＭ
Ｏ８Ｔ領域、５８、・・、・・ＮＭＯ８’Ｉ’、 ＰＭ
Ｏ８’ｆ’共通ゲートポ共通ゲート層１フ１１フ ス ｆ 図（θ） 鵠 ２図（ｄ） 賞 Ｚ 図ｒｂ） ２００− ６３ 図 ｈ ４ 圓 爲 Ｓ図（ｂ）″ ２０１− 第 ６ 図（Ｃ）
ースライス方式の基本°セルを示す図で第１図（１）は
平面図、第１図（ｂ）は簡略図、第２図（ａｌ、 （ｂ
）はスタテ。 クメモリ回路を示す図で第２図（ａｌは回路因、第２図
（ｂ）は第１図に示した従来の基本セルで実現した例、
第３図は本発明の第１の実施−を示す簡略図、第４図は
本発明の第１の実施例に示す基本セルでのスタテック！
そり回路の実施例を示す図、第５図（ａ）、 （ｂ）は
本発゛明の第１の実施例による論理回路の実現例で第５
図（１）は２込力ＮＯＲ回路の例、第５図（ｂｌは改良
され友２人力ＮＡＮＤ回路の例、ａｌＥｅ図（ａ）は本
発明の第２の実施例を示す簡略図、第６図（ｂ）は本発
明の第３の実施例を示す図、第６図（Ｃ）は本発明のｇ
４ｏ実施例を示す図、である。 なお図において、 １・・・・・・Ｎ型シリコン基板、２・・・・・・Ｐウ
ェル層、３・・・・・・Ｎ ソース、ドレイン層、４０
．・３．・Ｐ ナプコン層、５・・・・・・ＮＭＯ８Ｔ
ゲートポリシリコン層、６・・・・・・Ｐ＋ソースドレ
イン層、７・・・・・・Ｎ＋サブコン層、ｓ−・−・−
ＰＭＯ８Ｔゲートポリシリコン層、９・・・・・・フィ
ードスルーポリシリコン層、１０・・・・・・コンタク
ト穴、’ １１・・・・・・アル電ニウム導電膜、１２
・・・・・・ＮＭＯ８ＴＩｉ竣、１３・・・・・・ＰＭ
Ｏ８Ｔ領域、５８、・・、・・ＮＭＯ８’Ｉ’、 ＰＭ
Ｏ８’ｆ’共通ゲートポ共通ゲート層１フ１１フ ス ｆ 図（θ） 鵠 ２図（ｄ） 賞 Ｚ 図ｒｂ） ２００− ６３ 図 ｈ ４ 圓 爲 Ｓ図（ｂ）″ ２０１− 第 ６ 図（Ｃ）
Claims (1)
- 第１導電型シリコン基板に形成され隣接するソース、ド
レイン領域が接続された複数個の第２導電型トランジス
タと、前記第１導電屋シリコン基板内の第２導電型ウェ
ル層内に形成され隣接するソース、ドレイン領域が接続
された複数個の第１導電型トランジスタとを含む基本セ
ルが規則的に配置され九マスタースライス半導体集積回
路装置において、直列に接続され九４個の前記第１導電
型トランジスタまたは４個の前記第２導電聾トランジス
タが該基本セル内に構成され、且つ該４個の第１ま九は
第２導電型トランジスタの中央の２個のトランジスタと
他の前記第２または第１導電型トランジスタとが共通の
ガートポリシリ−７層で接続され、前記４個の第１ｔた
は第２導電盤トランジスタの端部の２個のトランジスタ
は、各々独立なゲートポリシリコン層を有することを特
長とするマスタースライス半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56163005A JPS5864047A (ja) | 1981-10-13 | 1981-10-13 | マスタ−スライス半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56163005A JPS5864047A (ja) | 1981-10-13 | 1981-10-13 | マスタ−スライス半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5864047A true JPS5864047A (ja) | 1983-04-16 |
| JPH0252428B2 JPH0252428B2 (ja) | 1990-11-13 |
Family
ID=15765380
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56163005A Granted JPS5864047A (ja) | 1981-10-13 | 1981-10-13 | マスタ−スライス半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5864047A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5961047A (ja) * | 1982-09-29 | 1984-04-07 | Hitachi Ltd | 半導体集積回路装置 |
| JPS59127848A (ja) * | 1983-01-13 | 1984-07-23 | Seiko Epson Corp | 半導体装置 |
| EP0131463A2 (en) * | 1983-07-09 | 1985-01-16 | Fujitsu Limited | Masterslice semiconductor device |
| JPS61245548A (ja) * | 1985-04-23 | 1986-10-31 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| US4716450A (en) * | 1984-06-26 | 1987-12-29 | Nec Corporation | Semiconductor integrated circuit having complementary field effect transistors |
| US4779231A (en) * | 1985-12-06 | 1988-10-18 | Siemens Aktiengesellschaft | Gate array arrangement in complementary metal-oxide-semiconductor technology |
| US5117277A (en) * | 1989-01-27 | 1992-05-26 | Hitachi, Ltd. | Semiconductor integrated circuit device with improved connection pattern of signal wirings |
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Citations (1)
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1981
- 1981-10-13 JP JP56163005A patent/JPS5864047A/ja active Granted
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