JPS5864047A - マスタ−スライス半導体集積回路装置 - Google Patents

マスタ−スライス半導体集積回路装置

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JPS5864047A
JPS5864047A JP56163005A JP16300581A JPS5864047A JP S5864047 A JPS5864047 A JP S5864047A JP 56163005 A JP56163005 A JP 56163005A JP 16300581 A JP16300581 A JP 16300581A JP S5864047 A JPS5864047 A JP S5864047A
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JP
Japan
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transistors
gate
conductivity type
master slice
polysilicon
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JP56163005A
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Kunimitsu Fujiki
藤木 國光
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NEC Corp
Nippon Electric Co Ltd
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Publication date
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    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118Masterslice integrated circuits
    • H01L27/11803Masterslice integrated circuits using field effect technology
    • H01L27/11807CMOS gate arrays

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はマスタースライス半導体集積回路装置に係り、
特にメモリー構成が多く含まれる場合の有効な基本セル
の構造に関する。
近年、通信機や計算機のIC化が進み、この際マスター
スライス方式のLSIが利用されることが多い、マスタ
ースライス方式のLSIはあらかじめ蝋められた位置に
トランジスタを規則的に配置しておき、各トランジスタ
の入出力端子を定められ友格子にアル1=ウム導電膜を
形成することにより結線して、回路を実現するものであ
る。トランジスタの配置は、基本セルと呼ばれる構成単
位のくり返しによりチップ全体に配置されているのが一
般的である。又、トランジスタは動作スピード及び消費
電力、更には配置の規則性の上から相補型絶縁ゲート電
界効果トランジスタによる、いわゆる0MO8タイプが
使われている。
第1図は従来のCMOSタイプのマスタースライス方式
LSIの基本セルの平面図の一例を示す。
すなわち、N型シリコン基板1上のPウェル層2にP 
ソースドレイン層6.N ソースドレイン層3によって
直列となった各々2個のPMO8T 13゜12がゲー
トポリシリ;ン8.5及びフィードスルーポリシリコン
9t−伴なって形成され、それぞれのソースドレイン層
3,6、ゲートポリシリ;ン5.8、フィードスルーポ
リシリコン9には、コンタクト穴lOが穿たれ、アルミ
ニウム導電膜により結線されて回路を構成されることを
示す。
図にはP+サブ婦トレードコンタクト4%N+サブスト
レートコンタクト7にアルミニウム導電膜1tA(スナ
ワちVDD線)、11 B (スlkbチVssil)
のみを示す。
これは第1図(b)の簡略図で示され、構造はこの簡略
図を用いて説明できる。
従来の基本セルは論理回路に対しては非常に有効な構造
をとうているが、メモリ回路に対しては構造上問題が多
い。このことを第2図を用いて説明する。
第2図(alはスタテックメモリ1ビツトの回路図を示
す、トランスファーゲートTGI、TG、は普通NMO
8)ランジスタで形成されtビット線Bとこの反転信号
百がこの入力に加えられる。トランスファーゲートのゲ
ートにはワード線Wの信号が加えられ、トランスファー
ゲートの出力はCMD8インバータI入、IBからなる
7リツプフロ、プ回路の六方につながっている。この回
路を従来の基本セルで実現しようとすると、第2図(b
)に太線でアルミニウム導電膜の結線を示すように3′
)の基本セルすなわち412個のトランジスタを使b5
個の無駄なトランジスタ8A、8A’ 、5A、8C。
8C’、3Cが生じる。これはセルの利用率が74λす
なわち&851に落ちてしまうことを意味する。
近年のマスタースライス方式のLSIは、ケート数が大
きくなり、IC化装置のメモリ内在の要*を満たす必要
がますます大きくなりでき九、しかるに従来の基本セル
ではメモリ形成に際してセルの利用率が大巾に下るとい
う欠点があった。
本発明の目的はメモリ形成に重点を置くことにより従来
の欠点を除去し、論理回路とメモリ回路の両方をセル利
用率を下げずに構成できる基本セルを含むマスタースラ
イス半導体集積回路装置を提供することにある。
本発明は、素子領域と配線領域からなる基本セルが複数
個規則的に配置され−x、y方向に指定され九格子上に
アルミニウム導電膜を形成するマスタースライス半導体
集積回路装置にお−て、第1導電型シリコン基板上に形
成された第2導電型ソースドレイン層で直列となる第2
導電型トランジスタと、第1導電型ソースドレイン層で
直列となる第1導電型トランジスタとが、一方が4個、
他方が少なくとも一方の中央部の2個のトランジスタと
相補トランジスタの組を形成する関係で存在する基本セ
ルからなる構造によって構成される。
次に本発明の実施例について図面を参照して説明する。
第3図を参照すると、本発明の第1の実施例は、N型シ
リコン基板1上にP ソースドレイン層6によって直列
となる2個のPMO8)ランジスタのゲートポリシリコ
ン8と、N ソースドレイン層3によって直列となる4
個のNMO8)ランジスタのゲートポリシリコン5と、
。ゲートポリシリコン5.8と、ソースドレイン層6,
3のコンタクト穴10とで形成される。
第4図は本発明の第1の実施例によって第2図(a)に
示したスタテックメそりセルの1ビツトを示したアルミ
ニウム導電膜パターン(実線で示す)を示したものであ
る0図でゲートポリシリコン5AはTGlのゲート、5
DはT 0.2のゲートとなり、ゲートポリシリコン5
B、8AでIB、ゲートポリシリコン5C,8BでlA
t−構成している6図に示すとおりメモリ構成に際して
のセル利用率はtoosである。第3図の本発明の第1
の実施例と従来例の第1図を比べてみればわかるとお9
、左右端のNMO8Tのゲートポリシリコン5の2ケが
付加されただけで論理回路構成上の支障はない。
第5図は本発明の第1の実施例における2人力NOR回
路実現例(a)と2人力NAND回路実現例(b)を示
す。第5図(a)においてゲートポリシリコン絨5Dが
おいている九め、このゲートポリシリコンをフィードス
ルーとして利用することができる。
単純にトランジスタ部分だけを考えれば第1図の従来の
場合、セル利用率が100%で本発明例では476、す
なわち67%であるが、従来の場合のメモリ回路の実現
例である58チより太き1点第1図のフィードスルーポ
リシリコン9が本発明の場合不必要である点、等から全
体のセル利用率、基本セルの集積度共従来の場合よりも
改善できる。
第5図(b)は2人力NAND回路の実現例を示す。
本来は第5図(a)の配線と類似形で定められるが2個
の余分なNMO8jt−有効利用して論理レベルを下げ
之改善例を示す。従来の場合出力Voと788間には2
個の直列NMO8Tがあるが、本発明では2個の並列N
MO8Tが2個直列になってbる。
第6図T1)は本発明の第2の実施例を示し、中央部の
2個のゲートポリシリコン58f:つないだ例、及び左
右端のNMO8Tのゲートポリシリコンをフィードスル
ーポリシリコンとしても使えるようにのばした例を示す
第6図(b)は本発明の第3の実施例を示し、NMO8
Tが2個でPMO8Tが4個の基本セルと、PMO8T
が2個でNMO8Tが4個の基本セルとが混在している
場合を示す、この場合は論理セルを形成するときのセル
利用率が本発明の第1の実施例に比して大巾に上るとい
う特徴がある。但し第2図(alにおけるゲー)TGI
、TGIE共KNMO8Tの場合と共にPMO8Tの場
合とが混在するという欠点はあるが、回路上の支障はな
い。
第6図(C)は本発明の第4の実施例を示す。この例テ
ハ、NMO8T、PMO8T と%Wi列f)4 個(
D トランジスタとし、中央部の2個のトランジスタが
相補トランジスタの組とするためゲートポリシリコン5
8によってつ危がっている。左右端のトランジスタのゲ
ートポリシリコン5と8は互に切り離される。この場合
、メモリ回路形成時は、第4図を参照すればわかるとお
りセル利用率は6/8、すなわち75嘩となるが、論理
回路形成時は第5図を参照すればわかるとおり、セル利
用率が100チと表り、セル利用率をメモリ回路、論理
回路のいずれに対しても十分高くとれるという長所があ
為。
本発明は以上説明したとおり、マスタースライス方式L
SIにおいて、2個の直列PMO8Tと4個の直列NM
O8Tとにおいて中央の2個が相補トランジスタの組立
形成させた構造により、メモリ回路と論理回路のいずれ
に対してもセル利用率金高めることができるという効果
がある。
【図面の簡単な説明】
第1図(a)、 (b)は従来のCM08タイプマスタ
ースライス方式の基本°セルを示す図で第1図(1)は
平面図、第1図(b)は簡略図、第2図(al、 (b
)はスタテ。 クメモリ回路を示す図で第2図(alは回路因、第2図
(b)は第1図に示した従来の基本セルで実現した例、
第3図は本発明の第1の実施−を示す簡略図、第4図は
本発明の第1の実施例に示す基本セルでのスタテック!
そり回路の実施例を示す図、第5図(a)、 (b)は
本発゛明の第1の実施例による論理回路の実現例で第5
図(1)は2込力NOR回路の例、第5図(blは改良
され友2人力NAND回路の例、alEe図(a)は本
発明の第2の実施例を示す簡略図、第6図(b)は本発
明の第3の実施例を示す図、第6図(C)は本発明のg
4o実施例を示す図、である。 なお図において、 1・・・・・・N型シリコン基板、2・・・・・・Pウ
ェル層、3・・・・・・N ソース、ドレイン層、40
.・3.・P ナプコン層、5・・・・・・NMO8T
ゲートポリシリコン層、6・・・・・・P+ソースドレ
イン層、7・・・・・・N+サブコン層、s−・−・−
PMO8Tゲートポリシリコン層、9・・・・・・フィ
ードスルーポリシリコン層、10・・・・・・コンタク
ト穴、’ 11・・・・・・アル電ニウム導電膜、12
・・・・・・NMO8TIi竣、13・・・・・・PM
O8T領域、58、・・、・・NMO8’I’、 PM
O8’f’共通ゲートポ共通ゲート層1フ11フ ス f 図(θ) 鵠 2図(d) 賞 Z 図rb) 200− 63 図 h 4 圓 爲 S図(b)″ 201− 第 6 図(C)

Claims (1)

    【特許請求の範囲】
  1. 第1導電型シリコン基板に形成され隣接するソース、ド
    レイン領域が接続された複数個の第2導電型トランジス
    タと、前記第1導電屋シリコン基板内の第2導電型ウェ
    ル層内に形成され隣接するソース、ドレイン領域が接続
    された複数個の第1導電型トランジスタとを含む基本セ
    ルが規則的に配置され九マスタースライス半導体集積回
    路装置において、直列に接続され九4個の前記第1導電
    型トランジスタまたは4個の前記第2導電聾トランジス
    タが該基本セル内に構成され、且つ該4個の第1ま九は
    第2導電型トランジスタの中央の2個のトランジスタと
    他の前記第2または第1導電型トランジスタとが共通の
    ガートポリシリ−7層で接続され、前記4個の第1tた
    は第2導電盤トランジスタの端部の2個のトランジスタ
    は、各々独立なゲートポリシリコン層を有することを特
    長とするマスタースライス半導体集積回路装置。
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