KR101690170B1 - 커스텀 집적 회로 - Google Patents
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Abstract
웨이퍼 상에 커스터마이징 가능하지 않은 마스크층을 갖는 제 1 고정(비프로그래머블(non-programmable)) 영역으로서, 제 1 고정 영역은 베이스 셀을 형성하는 다수의 트랜지스터, 제 1 상호 접속층 및 제 1 상호 접속층 위의 제 2 상호 접속층을 포함하는 제 1 고정 영역; 및 제 1 고정 영역 위에 커스터마이징 가능한 마스크층을 갖는 프로그래머블 영역으로서, 프로그래머블 영역의 적어도 하나의 마스크층은 베이스 셀의 모든 트랜지스터 노드에 대한 전기적 액세스를 제공하는 제 2 상호 접속층에 결합되고, 프로그래머블 영역은 IC를 커스터마이징하도록 커스터마이징 가능한 마스크층에 결합된 제 3 상호 접속층을 포함하는 프로그래머블 영역을 포함하는 커스텀 IC(custom integrated circuit)를 형성하기 위한 시스템 및 방법을 개시한다. 제 2 고정 영역은, 다수의 고정 영역을 제공하고 커스텀 IC를 커스터마이징하는 데 있어 필요한 마스크의 수를 저감하도록 프로그래머블 영역 위에 형성될 수 있다.
Description
본 발명은 커스텀 반도체 집적 회로 디바이스에 관한 것이다.
오늘날의 복잡하고 고도로 집적된 ASIC(Application Specific Integrated Circuit) 또는 SoC(System On Chip)는, 특히 CPU(central processing unit), 메모리, 고속 트랜시버, 및 다른 풀 커스텀(full-custom) 또는 세미 커스텀(semi-custom) 기능 블록 등의 다수의 재사용 가능한 IP(Intellectual property)를 포함할 수 있다. 이들 IP 블록은, 잠재적으로 세 개 이상의 금속층 및 비아층을 통한 표준 셀 기술 또는 게이트 어레이 기술 등의 풀 커스텀 방법 및 세미 커스텀 방법으로 독립적으로 설계 및 구현될 수 있다. 예를 들면, ASIC 또는 SoC 설계에 있어 발견되는 하나의 공통적인 기능 블록은 RAM 블록일 수 있다. RAM 블록은 풀 커스텀 설계 또는 금속 프로그래머블 설계일 수 있고 잠재적으로 세 개 이상의 금속층 및 비아층을 포함할 수 있다. 또한, 오늘날의 ASIC 또는 SoC는 설계의 복잡도에 따라 6개 또는 7개 이상 및 10개까지의 금속층을 포함할 수 있는 것은 매우 일반적이다.
고도로 집적된 ASIC 또는 SoC의 제조 시에 일반적으로 사용되는 주지의 접근법의 하나는 표준 셀 기술이다. 이 기술은, 모든 층(활성층 및 상호 접속층)이 완전히 커스터마이징 가능하므로, 높은 수준의 유연성을 제공할 수 있다. 그 결과, 표준 셀의 접근법은 종종 가장 최적화된 다이 크기, 최고의 성능, 및 IP의 가장 용이한 통합을 달성한다. 그러나, 표준 셀 기술에서, 각 층은 실리콘 웨이퍼 상에 패턴을 투영하여 집적 회로를 제조하는 데 서로 다른 마스크를 필요로 하며, 오늘날의 첨단 IC 제조 프로세스 노드(예를 들면, 45nm)에서, 마스크의 비용은 마스크 세트당 백만 달러를 쉽게 넘어갈 수 있다. 따라서, 표준 셀 기술은 시간 및 비용 측면에서 다수의 ASIC 또는 SoC의 실현에 부적합해지고 있다.
표준 셀 기술의 단점, 특히 ASIC 또는 SoC에 대한 높은 마스크 비용 또는 긴 제조 시간을 극복하기 위해, 게이트 어레이 및 구조 ASIC 기술 등의 금속 프로그래머블 기술이 제안되어 왔다. 금속 프로그래머블 기술의 이점은, 설계 독립적인 고정 마스크층의 부분이 있을 수 있고 금속 또는 비아층만이 ASIC 또는 SoC를 제조하는 데 커스터마이징될 필요가 있으므로, 저감된 제조 시간 및 마스크 비용을 포함할 수 있다. 금속 프로그래머블 기술에서, 다수의 베이스 셀이 비프로그래머블층(예를 들면, 고정 영역)에 있을 수 있고, 베이스 셀의 커스터마이징은 금속층 또는 비아층에 의해서만 행해질 수 있다. 또한, 금속 프로그래머블 기술을 이용하는 ASIC 또는 SoC 디바이스는 커스터마이징 가능하지 않을 수 있는 많은 금속층을 이미 포함하고 있을 수 있는 다수의 IP 블록을 포함할 수 있으며, 그 이유는 이들 금속층이 IP 블록의 고유한 부분이며, ASIC 또는 SoC 내로 통합될 경우 변경되지 않을 수 있기 때문이다.
도 1a는 기존의 게이트 어레이 기술을 이용하여 집적 회로(100)를 제조하는 데 사용될 수 있는 예시적인 층의 스택을 나타낸다. 고정 영역(200)은 P 및 N 형 MOS 트랜지스터를 형성하도록 기판층(201), 확산층(202), 및 게이트 전극층(203)을 포함할 수 있다. 고정 영역(200)의 층은 커스터마이징 가능하지 않거나 변경되지 않을 수 있다. 따라서, 사용 가능한 트랜지스터 또는 베이스 셀은 미리 결정될 수 있고, 웨이퍼 상에 미리 제조될 수 있고, 프로그래머블 영역(210)의 층을 커스터마이징함으로써 추후에 커스터마이징 또는 프로그램될 수 있다. 기존의 게이트 어레이 기술은, 집적 회로(100)의 구현 시에 고정 영역(200)의 층이 공통일 수 있으므로, 표준 셀 기술에 비해 층 수가 저감되게 될 수 있다.
도 1b는 기존의 게이트 어레이 기술을 이용한 이중 입력 NAND 회로의 예시적인 레이아웃도를 나타낸다. 가장 일반적으로 사용되는 게이트 어레이 베이스 셀은 2 개의 P 형 MOS 트랜지스터(21) 및 2 개의 N 형 MOS 트랜지스터(22)를 포함한다. 이들 트랜지스터는 도 1a에서 고정 영역(200)의 일부인 기판층(201), 확산층(202), 및 게이트 전극층(203)으로 형성될 수 있다. 이 도면에서, 설계에 의해, 프로그래머블 영역(210)의 일부인 컨택트층(205) 및 금속층(211)을 이용하여 다양한 P 형 MOS 노드를 N 형 MOS 노드에 연결하여 NAND 기능 회로를 형성한다.
금속 프로그래머블 기술에서, 소형 다이 크기 및 보다 양호한 성능에 대한 잠재적인 이점을 제공하면서도, 여전히 금속 프로그래머블 기술만의 잠재적인 이점을 유지할 수 있는 많은 시도가 있어 왔다. 미국 특허 제5,341,041호, 제5,289,021호, 제4,816,887호, 제5,038,192호, 및 제4,668,972호는 게이트 밀도(예를 들면, 다이 크기)를 높이기 위해 많은 다양한 게이트 어레이 베이스 셀 아키텍처 및 베이스 셀 내의 다양한 크기의 트랜지스터를 개시하고 있다. 미국 특허 제6,617,761호는, 표준 셀의 제품화하기까지의 시간 및 글로벌 라우팅 및 게이트 어레이 기술을 강화하도록, 커스터마이징에 대해 게이트 밀도 및 상승 금속 레벨을 개선하는 두 가지 서로 다른 유형의 베이스 셀을 개시하고 있다. 미국 특허 제7,463,062호, 제6,985,012호, 제6,930,511호, 및 제6,194,912호는 FPGA(Field Programmable Gate Array)에서 일반적인 LUT(lookup table) 베이스 셀로 단일 비아층에 의해 커스터마이징될 수 있는 금속 프로그래머블 집적 회로를 개시한다. 이 개시에 의해 단일 마스크 프로그래머블 IC가 얻어질 수 있으며, 이는 마스크 비용을 절감한다. 그러나, 이러한 디바이스는 기존의 게이트 어레이와 비교하여 LUT 등의 보다 큰 베이스 셀에 의존할 수 있다. 또한, 이러한 디바이스는 표준 셀 기술에 필적하는 밀도, 파워 및 성능을 제공할 수 없을 수 있다. 미국 특허 제7,870,513호 및 제4,910,417호는 프로그래머블 마스크층의 수를 최소화하도록 멀티플렉서, 간단한 조합의 논리 셀, 또는 인버터를 포함할 수 있는 다양한 베이스 셀을 개시하고 있지만, 이러한 베이스 셀은 여전히 표준 셀 기술과 동일한 밀도, 파워, 및 성능을 제공하지 못한다.
제 1 양태에서, 웨이퍼 상에 커스터마이징 가능하지 않은 마스크층을 갖는 제 1 고정(비프로그래머블(non-programmable)) 영역으로서, 제 1 고정 영역은 베이스 셀을 형성하는 다수의 트랜지스터, 제 1 상호 접속층 및 제 1 상호 접속층 위의 제 2 상호 접속층을 포함하는 제 1 고정 영역; 및 제 1 고정 영역 위에 커스터마이징 가능한 마스크층을 갖는 프로그래머블 영역으로서, 프로그래머블 영역의 적어도 하나의 마스크층은 베이스 셀의 모든 트랜지스터 노드에 대한 전기적 액세스를 제공하는 제 2 상호 접속층에 결합되고, 프로그래머블 영역은 IC를 커스터마이징하도록 커스터마이징 가능한 마스크층에 결합된 제 3 상호 접속층을 포함하는 프로그래머블 영역을 포함하는 커스텀 IC(custom integrated circuit)를 형성하기 위한 시스템 및 방법을 개시한다.
제 2 양태에서, 커스텀 IC는 웨이퍼 상에 커스터마이징 가능하지 않은 마스크층을 갖는 제 1 고정(비프로그래머블) 영역으로서, 제 1 고정 영역은 베이스 셀을 형성하는 다수의 트랜지스터, 제 1 상호 접속층 및 제 1 상호 접속층 위의 제 2 상호 접속층을 포함하는 제 1 고정 영역; 제 1 고정 영역 위에 커스터마이징 가능한 마스크층을 갖는 프로그래머블 영역으로서, 프로그래머블 영역의 적어도 하나의 마스크층은 베이스 셀의 모든 트랜지스터 노드에 대한 전기적 액세스를 제공하는 제 2 상호 접속층에 결합되고, 프로그래머블 영역은 IC를 커스터마이징하도록 커스터마이징 가능한 마스크층에 결합된 제 3 상호 접속층을 포함하는 프로그래머블 영역; 및 다수의 고정 영역을 제공하고 커스텀 IC를 커스터마이징하는 데 있어 필요한 마스크의 수를 저감하도록 프로그래머블 영역 위에 제 2 고정 영역을 포함한다.
제 3 양태에서, 커스텀 IC의 제조 방법은, 웨이퍼 상에 커스터마이징 가능하지 않은 마스크층을 갖는 제 1 고정(비프로그래머블) 영역을 형성하고, 제 1 고정 영역의 하나 이상의 베이스 셀에 제 1 상호 접속층 및 제 2 상호 접속층을 형성하는 것, 제 1 고정 영역 위에 커스터마이징 가능한 마스크층을 갖는 프로그래머블 영역을 형성하는 것, 프로그래머블 영역 위에 제 2 고정(비프로그래머블) 영역을 형성하는 것, 프로그래머블 영역의 적어도 하나의 커스터마이징 가능한 마스크층을 제 1 고정 영역의 제 2 상호 접속층에 전기적으로 결합시키는 것, 및 프로그래머블 영역의 커스터마이징 가능한 마스크층을 통해 IC를 완전히 커스터마이징하도록 베이스 셀의 모든 트랜지스터에 대한 전체 액세스를 제공하는 것을 포함한다.
제 4 양태에서, 커스텀 IC의 제조 방법은, 웨이퍼 상에 커스터마이징 가능하지 않은 마스크층을 갖는 제 1 고정(비프로그래머블) 영역을 형성하고, 제 1 고정 영역의 하나 이상의 베이스 셀에 제 1 상호 접속층 및 제 2 상호 접속층을 형성하는 것, 제 1 고정 영역 위에 커스터마이징 가능한 마스크층을 갖는 프로그래머블 영역을 형성하는 것, 프로그래머블 영역의 적어도 하나의 커스터마이징 가능한 마스크층을 제 1 고정 영역의 제 2 상호 접속층에 전기적으로 결합시키는 것, 및 프로그래머블 영역의 커스터마이징 가능한 마스크층을 통해 IC를 완전히 커스터마이징하도록 베이스 셀의 모든 트랜지스터에 대한 전체 액세스를 제공하는 것을 포함한다.
상술한 양태의 구현은 다음 중 하나 이상을 포함할 수 있다. 시스템은, 기존의 게이트 어레이 커스터마이징 가능한 층(예를 들면, 컨택트 및 금속1 및 상호 접속층)보다 상위 상호 접속층(예를 들면, 후술하는 비아2 및 금속3 및 상호 접속층)을 통해 모두 커스터마이징 가능한 단일 반도체 집적 회로 디바이스 상의 다수의 상호 접속층과 함께, 프로그래머블 셀 어레이, RAM, ROM 및/또는 다른 기능(IP)을 포함할 수 있는 컴포넌트의 세트를 제공할 수 있다. 시스템은 ASIC 또는 SoC의 커스터마이징 시에 필요한 마스크의 수를 더 줄이도록 다수의 비프로그래머블층 영역을 마련할 수 있다. 시스템은 프로그래머블층을 상위 상호 접속층으로 높여 베이스 셀에 포함될 수 있는 확산, 게이트 전극 등의 트랜지스터의 모든 노드에 대한 액세스를 제공해서 LUT 등의 큰 베이스 셀 또는 다른 구조의 ASIC 베이스 셀을 갖는 다른 금속 프래그래머블 기술에 비해 향상된 밀도 및 성능을 달성할 수 있다. 상호 접속 요건에 의거하여 특정 프로그래머블층 및 고정층이 선택되는 가변 영역이 사용되어, 표준 셀 또는 게이트 어레이 기술에 비해, 프로그래머블층을 보다 상위 층이 되게 높임으로써 훨씬 상위 층 프로그래머블 능력을 제공할 수 있다.
바람직한 실시예의 잠재적인 이점은 다음의 하나 이상을 포함할 수 있다. 시스템은 많은 IP 및 다수의 고유한 금속층을 갖는 ASIC 또는 SoC에서 마스크 비용을 절감할 수 있는 한편, 여전히 표준 셀 기술의 제품화하기까지의 시간, 성능 및 밀도를 가능하게 한다. 이들 특징은 금속 프로그래머블 기술의 이점을 유지하면서 달성된다. 또한, 상위 상호 접속층의 사용 및 상기 특징으로 인해, 현재 사용 가능한 FPGA를 넘는 성능 이점 및 단위 비용 이점의 하나 또는 양쪽 모두가 얻어질 수 있고, 또한 필요한 마스크 수를 줄임으로써 기존의 게이트 어레이 및 표준 셀 솔루션에 비해 장비 비용 이점을 제공할 수 있다. 상위 상호 접속층의 이용 및 상기 특징은 표준 셀 기술에 필적하는 게이트 밀도 및 성능을 제공하고, 이는 빈 트랙 및 다수의 트랙 포트에 의한 향상된 라우팅 능력에 기인할 수 있다.
도 1a 및 도 1b는 예시적인 종래의 게이트 어레이 구조를 나타내는 도면.
도 2는 본 발명의 일 양태에 따른 예시적인 커스텀 고집적 회로(IC)를 나타내는 도면.
도 3은 커스텀 IC를 제조하는 데 사용될 수 있는 일반화된 층의 스택을 나타내는 도면.
도 4는 2 개의 고정 영역 사이에 끼워진 프로그래머블 영역을 형성하는 하나의 예시적인 층의 스택을 나타내는 도면.
도 5a 내지 도 5e는 고정 영역에 상호 접속층을 갖는 베이스 셀의 일부 바람직한 실시예를 나타내는 도면.
도 6a 내지 도 6c는 프로그래머블 영역을 갖는 집적 회로의 예시적인 레이아웃도.
도 7은 다수의 베이스 셀을 갖는 다른 예시적인 집적 회로 레이아웃을 나타내는 도면.
도 8a 내지 도 8c는 서로 다른 유형의 베이스 셀을 갖는 다양한 집적 회로 레이아웃 예를 나타내는 도면.
도 9는, 집적 회로가 하나 이상의 프로그래머블층 및 하나 이상의 고정층 또는 그 임의의 조합을 갖는 가변 프로그래머블 영역을 포함하는 또 다른 실시예를 나타내는 도면.
도 2는 본 발명의 일 양태에 따른 예시적인 커스텀 고집적 회로(IC)를 나타내는 도면.
도 3은 커스텀 IC를 제조하는 데 사용될 수 있는 일반화된 층의 스택을 나타내는 도면.
도 4는 2 개의 고정 영역 사이에 끼워진 프로그래머블 영역을 형성하는 하나의 예시적인 층의 스택을 나타내는 도면.
도 5a 내지 도 5e는 고정 영역에 상호 접속층을 갖는 베이스 셀의 일부 바람직한 실시예를 나타내는 도면.
도 6a 내지 도 6c는 프로그래머블 영역을 갖는 집적 회로의 예시적인 레이아웃도.
도 7은 다수의 베이스 셀을 갖는 다른 예시적인 집적 회로 레이아웃을 나타내는 도면.
도 8a 내지 도 8c는 서로 다른 유형의 베이스 셀을 갖는 다양한 집적 회로 레이아웃 예를 나타내는 도면.
도 9는, 집적 회로가 하나 이상의 프로그래머블층 및 하나 이상의 고정층 또는 그 임의의 조합을 갖는 가변 프로그래머블 영역을 포함하는 또 다른 실시예를 나타내는 도면.
다른 양태와 함께 본 발명의 상술한 양태 및 새로운 특징은 첨부 도면에 비추어 다음의 바람직한 실시예를 읽음으로써 완전히 명백해질 것이다. 그러나, 도면은 단지 설명의 목적을 위한 것이고, 본 발명은 이에 한정되는 것은 아니다.
본 발명의 바람직한 예시적인 실시예를 다음의 도면에 의거하여 상세히 설명한다.
다음의 설명에서, 다수의 특정 세부 내용이 본 발명의 완전한 이해를 제공하기 위해 제시된다. 그러나, 본 발명이 이러한 특정 세부 내용의 일부 또는 전부 없이도 실시될 수 있음은 당업자에게 명백할 것이다. 다른 예에서, 주지의 프로세스 작업은 본 발명을 불필요하게 모호하게 하는 것을 피하기 위해 상세하게 설명되지는 않는다.
도 2는 본 발명의 일 양태에 따른 예시적인 커스텀 고집적 회로(custom highly integrated circuit(IC))(100)를 나타낸다. 집적 회로(100)는, 마이크로프로세서, 마이크로컨트롤러, 상태 머신, 또는 다른 적절한 처리 유닛일 수 있는 하나 이상의 CPU(central processing unit)(101)를 포함할 수 있다. 집적 회로(100)는 또한, 시스템의 IC(100)와 다른 IC 사이에서 데이터 또는 신호를 전송하는 데 사용될 수 있는 다수의 입력 및 출력(I/O)(102)을 포함할 수 있다. IC(100)는 또한, 랜덤 액세스 메모리(RAM), 읽기 전용 메모리(ROM), 레지스터 파일, 또는 다른 유형의 메모리일 수 있는 다수의 메모리(103)를 포함할 수 있다. IC(100)는 또한, 본 발명을 구현하는 집적 회로(105)를 포함할 수 있고, 도 2에 나타나는 바와 같이 CPU(101)의 구성 요소로서 CPU(101)에 포함될 수 있다. 마찬가지로, 다수의 집적 회로(105)는 기능 회로 블록의 어느 것 또는 전체에 포함될 수 있다. 또한, 도 2에 나타난 기능 회로 블록(또는 IP)은 표준 셀, 풀 커스텀 또는 금속 프로그래머블 기술 등의 서로 다른 기술을 이용하여 실현될 수 있고, 이러한 기능 블록은 기능 블록의 일부인 고유의 상호 접속층을 포함할 수 있고 커스터마이징 가능하지 않을 수 있다. 예를 들면, 메모리(103)의 하나는 풀 커스텀 메모리(RAM)일 수 있고 메모리의 일부인 다수의 CMOS 트랜지스터 및 고유의 상호 접속층을 포함할 수 있고 커스터마이징 가능하지 않을 수 있고 변경되지 않을 수 있다. 집적 회로(100)가 금속3 고유의 상호 접속층까지 갖는 다수의 집적 회로(105) 및 메모리(103)로 형성될 경우, 집적 회로(105)는 잠재적으로 합리적인 라우팅 능력 및 다이 크기를 달성하도록 해당 비아층과 함께 5 개 이상의 금속층을 요할 수 있다. 이 예에서 메모리가 이미 금속3까지 갖고 있을 수 있으므로 추가적인 2개 이상의 층이 필요할 수 있고, 메모리를 통한 신호 연결을 하기 위해 적어도 2 개의 추가적인 상호 접속 금속층 및 해당 비아층이 필요할 수 있다. 예를 들면, 금속3 진성층까지 갖는 메모리를 통한 신호 연결 또는 라우팅은, 특히 금속4, 비아4 및 금속5 층을 이용하여 달성될 수 있다. 이 예에서, 모두 5 개의 금속층 및 해당 비아층이 기존 게이트 어레이를 사용한 커스터마이징에 필요할 수 있지만, 본 발명의 실시예의 하나는 커스터마이징에 3 개의 금속층 및 해당 비아층만이 필요하며 절감된 마스크 비용 및 단축된 제조 시간의 잠재적인 이점을 제공할 수 있다.
도 3은 IC(100)를 제조하는 데 사용될 수 있는 일반화한 층의 스택을 나타낸다. 도 3에서 설명하는 일반화한 층의 스택은 CMOS 제조 프로세스의 완벽한 설명을 나타내는 것을 의도하는 것은 아님을 이해해야 한다. 그러나, 집적 회로(105)는 표준 CMOS 제조 프로세스에 따라 구축될 수 있다. 일부 실시예는 n-웰 및 p-기판과 함께 CMOS 프로세스의 맥락에서 설명되지만, 이 개념이 트리플-웰 CMOS 또는 SOI(Silicon-On-Insulator) 등의 CMOS 기술의 모든 변형에 적용 가능함은 당업자에게 쉽게 이해되는 것이다.
이하 도 3으로 되돌아가면, 기판(201), 확산층(202) 및 게이트 전극층(203)은 다수의 P 및 N 형 MOS 트랜지스터를 형성하는 데 이용될 수 있다. 또한, 컨택트층(205), 금속1 층(211), 비아1 층(212) 및 추가적인 상호 접속층은 집적 회로(100)를 형성하는 데 사용될 수 있다. 오늘날의 CMOS 프로세스 기술에서는, 일반적으로 10 개까지의 금속층 및 비아층이 IC(100)를 형성하는 데 사용된다. 표준 셀 기술에서는, 도 3에 나타난 모든 층은 커스터마이징 가능할 수 있고 IC(100)에 대해 층마다 고유 패턴을 포함할 수 있으므로, 고유 마스크의 세트를 요할 수 있다.
금속 프로그래머블 기술에서, 두 개의 서로 다른 영역은 다수의 상호 접속층(예를 들면, 금속층 및 비아층)을 포함할 수 있다. 영역 중 하나는 이 영역의 마스크층이 고정되고 커스터마이징 가능하지 않을 수 있는 고정(비프로그래머블) 영역일 수 있고, 제 2 영역은 이 영역의 마스크층이 설계 특정의 집적 회로를 제조하는 데 커스터마이징될 수 있는 프로그래머블 영역일 수 있다.
도 4에 나타난 바와 같이, 바람직한 실시예는 잠재적으로 프로그래머블 영역에서 마스크의 수를 저감하면서 단지 프로그래머블 영역에서 마스크층을 이용하여 트랜지스터 레벨의 커스터마이징을 제공한다. 고정 영역 위의 가변 프로그래머블 영역은 고유의 상호 접속층을 가질 수 있는 다수의 기능 블록 또는 IP(intellectual property)를 갖는 집적 회로의 구현에 있어 유연성을 제공하는 데 사용될 수 있다. 도 4의 시스템은 프로그래머블 영역 위의 상호 접속층(다른 고정 영역)을 고정함으로써 커스터마이징 가능한 층의 존재를 저감하고, 이는, 예를 들면 시스템 리셋, 테스트 모드 및 테스트 이네이블 등의 글로벌 신호 네트워크, 클록 네트워크 및 전원 및 접지 분산 네트워크에 잠재적으로 사용될 수 있는 추가적인 마스크층을 포함할 수 있다.
도 4는 본 발명의 다양한 실시예에 따른 집적 회로(100)를 제조하는 데 사용되는 하나의 예시적인 층의 스택을 나타낸다. 도 4의 실시예는 고정 영역(300)의 층의 수를 증가시키고, 프로그래머블층이 상위 상호 접속층으로 이동하게 하여 프로그래머블 영역(310)으로 하고 있으므로, IC(100)를 제조하는 데 필요한 마스크의 수를 줄인다. IC(100)는, 이전의 메모리(RAM)로서 커스터마이징 가능하지 않을 수 있는 고유의 상호 접속층, 예를 들면 금속3까지의 고유의 상호 접속층을 갖는 다수의 집적 회로(105) 및 기능 블록을 포함할 수 있다.
도 4의 예에서, 고정 영역(300)은, 기존의 게이트 에레이 기술의 경우에 대해 도 1a에 나타난 고정 영역(200) 이외에도 컨택트층(205), 금속1 층(211), 비아1 층(212), 및 금속2 층(221)을 포함한다. 다양한 실시예는 고정층의 수를 증가시키고 커스터마이징 가능한 층의 수를 저감하여 추후에 설계 특정의 커스터마이징에 대해 금속2 층(221)에서 IC(100)의 사전 제조의 웨이퍼를 유지함으로써 장비 비용 및 제조 시간을 줄일 수 있다.
도 4에서, IC(100)는 또한 프로그래머블 영역(310) 위에 추가적인 고정 영역(320)을 마련하여, 프로그래머블층을 더 줄일 수 있다. 추가적인 고정 영역(320)은 비아5 층(252), 금속6 층(261), 및 추가적인 상호 접속층(270)을 포함할 수 있고, 이것은 예를 들면 시스템 리셋, 테스트 모드 및 테스트 이네이블 등의 글로벌 신호 네트워크, 클록 네트워크 및 전원 분산 네트워크에 사용될 수 있다.
도 5a 내지 도 5e는 프로그래머블 영역(310)의 하나 이상의 층을 이용함으로써 집적 회로(105)를 제조하는 다양한 바람직한 실시예를 나타낸다. 회로(105)는 또한, 마스크 비용 및 제조 시간을 줄이도록 미리 정의된 및 미리 제조되는 고정 영역(300)의 층들을 가질 수 있다.
도 5a는, 이 예에서 4 개의 MOS 트랜지스터를 포함하는 예시적인 베이스 셀(400)을 갖는 일 실시예의 개략도를 나타낸다. 베이스 셀은 또한 다른 실시예에서 6 개 이상의 MOS 트랜지스터를 포함할 수 있다. 베이스 셀은 2 개의 p 형 MOS 트랜지스터 및 2 개의 n 형 트랜지스터를 갖는다. MPL 및 MPR은 p 형 트랜지스터이고 왼쪽 p 형 트랜지스터 MPL 및 오른쪽 p 형 트랜지스터 MPR은 공통 드레인 노드 PM을 가지며 서로 연결되어 있다. 왼쪽 p 형 트랜지스터 MPL의 소스 노드는 PL로 레이블링되고 오른쪽 p 형 트랜지스터 MPR의 소스 노드는 PR로 레이블링된다. 마찬가지로 MNL 및 MNR은 n 형 MOS 트랜지스터이고, 왼쪽 n 형 트랜지스터 MNL 및 오른쪽 n 형 트랜지스터 MNR은 공통 드레인 노드 NM을 갖는다. 왼쪽 N 형 트랜지스터 MPL의 소스 노드는 NL로 레이블링되고 오른쪽 N 형 트랜지스터 MNR의 소스 노드는 NR로 레이블링된다. p 형 트랜지스터에 대한 바디 노드인 PB, 및 n 형 트랜지스터에 대한 바디 노드인 NB가 또한 나타나 있다. 모든 바디, 소스, 드레인, 및 게이트 노드는 상위 레벨(예를 들면, 금속2 층)로 높아질 수 있고 프로그래머블 영역(310)의 층에 의해 프로그램될 수 있다.
도 5b는 개략도 도 5a에 상당하는 베이스 셀(400)의 예시적인 레이아웃도를 나타낸다. MPL 및 MNL 트랜지스터의 게이트는 게이트 전극을 통해 접속되고 GL로 레이블링된다. 마찬가지로, MPR 및 MNR 트랜지스터의 게이트는 게이트 전극을 통해 접속되고 GR로 레이블링된다. 도 5b는 또한 상위 레벨(예를 들면, 금속2)로 높아질 수 있고 프로그래머블 영역(310)의 층에 의해 프로그램될 수 있는 모든 바디, 소스, 드레인 및 게이트 노드를 나타낸다.
도 5c는 도 5b에 나타난 베이스 셀(400)의 예시적인 레이아웃도를 나타내고 고정 영역(300)의 일부일 수 있는 컨택트층(205) 및 금속1 층(211)을 더 나타낸다. 기존의 표준 셀 기술 및 게이트 어레이 기술에서, 컨택트층(205) 및 금속1 층(211)은 도 1a 및 도 1b에 나타낸 바와 같이 소정의 기능부를 생성하도록 트랜지스터의 서로 다른 노드에 접속하는 데 이용된다. 도 5c의 실시예에서, 컨택트층(205) 및 금속1 층(211)은 모든 트랜지스터 노드에 대해 주로 상위 금속2 층(221)에의 도전 경로를 제공하는 데 이용될 수 있다.
다양한 실시예에서, 게이트 및 확산 노드에 대한 금속1 트레이스(trace)는 주로 게이트 전극 방향(y 방향)과 동일한 방향으로(병렬로) 위치 결정된다. 이 도면에서, 게이트 전극층(203)은 주로 수직 방향으로 되고 바디 노드를 제외한 모든 트랜지스터 노드에 대한 금속1 트레이스는 수직 방향일 수 있다. 본 발명의 또 다른 실시예에서, 전원 노드(VCC)에 대한 금속1 트레이스는 게이트 전극 방향에 직교할 수 있고 p 형 트랜지스터의 바디 노드에 접속될 수 있다. 접지 노드(VSS)에 대한 금속1 트레이스는 또한 게이트 전극 방향에 직교할 수 있으며 n 형 트랜지스터의 바디 노드에 접속한다.
도 5d는 도 5c에 나타난 베이스 셀(400)의 예시적인 레이아웃도를 나타내며 고정 영역(300)의 비아1 층(212) 및 금속2 층(221)을 더 나타내고 있다. 금속2 트레이스는, 전원(VCC) 및 접지(VSS) 트레이스를 제외하고 금속1 층에 직교할 수 있다. 일 실시예에서, 전원(VCC) 및 접지(VSS) 금속2 트레이스는 금속1 트레이스 상부에 마련되며 비아1 층(212)과 접속되어 통전 능력을 향상시키면서 베이스 셀(400)의 커스터마이징 시에 잠재적으로 보다 간단한 전원 및 접지 연결을 용이하게 해서 프로그래머블 영역(310)을 이용하여 서로 다른 기능성을 갖는 셀을 제조한다.
본 발명의 또 다른 실시예에서, 베이스 셀(400)은, 어떠한 트랜지스터 노드에도 연결되지 않을 수 있고 상위 레벨의 신호 연결을 위한 피드 스루(feed-through)로서 사용되는 다수의 금속2 트레이스(221)를 포함할 수 있다. 도 5d에서, 금속2 트레이스(411, 412 및 413)는 상위 상호 접속층에서 서로 다른 셀 기능을 형성하는 데 이용될 수 있는 피드 스루 트레이스이고 이들은 하나의 베이스 셀로부터 하나 이상의 베이스 셀로의 수평 신호 연결을 용이하게 할 수 있다. 도 5d에 나타난 바와 같이, 도 5a에 나타난 모든 트랜지스터 노드는 금속2 층(221)으로 높아지고(이용 가능하거나 전기적으로 액세스 가능해지고) 프로그래머블 영역(310)의 층을 사용하여 서로 다른 기능을 갖는 셀을 제조하는 데 사용될 수 있다.
도 5e는 도 5d의 단순화된 레이아웃도를 나타내며, 이것은 도 5a에 나타난 모든 트랜지스터 노드로부터 발생되는 대응 노드를 갖는 금속2 층만을 나타낸다. 도 5e는 또한, 금속3 층(231) 및 금속5 층(251)에 의해 사용될 수 있는 수직 트랙(420), 및 금속4 층(241) 및 금속6 층(261)에 의해 이용될 수 있는 및 수평 트랙(430)을 나타내고, 이들 트랙은 제조에 대해 금속 및 비아 간격 및 폭 설계 규칙에 의거하여 해당 층에 대해 최소 금속 피치일 수 있다.
일 실시예에 따르면, 금속2 층(221)은 바람직하게 수평 방향을 가질 수 있고, 금속3 층(231)은 바람직하게 수직 방향을 가질 수 있으며 이 방향은 금속2 층(221)의 바람직한 방향에 직교한다. 마찬가지로, 금속4 층(241)은 바람직하게 수평 방향을 가질 수 있고, 금속5 층(251)은 바람직하게 수직 방향을 가질 수 있으며 이 방향은 금속4 층(241)의 바람직한 방향에 직교하고 금속2 층(221)의 바람직한 방향과 동일하다.
다른 실시예에 따르면, 금속2 트레이스는 금속2 트레이스(411 및 412)로 나타낸 바와 같이 서로 다른 형상 및 길이를 가질 수 있다. 금속2 트레이스는 다른 층(예를 들면, 금속3, 금속5)으로부터의 수직 트레이스가 이용할 수 있는 2개 이상의 수직 라우팅 트랙을 덮어서, 서로 다른 기능 회로의 제조 시 레이아웃을 단순화하고 하나 이상의 빈 트랙(예를 들면 층에 대해 금속 트레이스가 없음)을 제공하여 게이트 이용 밀도를 증가시킨다.
본 발명의 또 다른 실시예에 따르면, 전원 VCC 및 접지 VSS를 위한 금속2 트레이스는 베이스 셀(400)의 다른 금속2 트레이스와 비교하여 동일하거나 다른 폭을 가질 수 있고, 다른 금속2 트레이스와 비교하여 동일하거나 서로 다른 간격(피치)을 가질 수 있다. 이 실시예의 잠재적인 이점은 전원 및 접지 분산 네트워크의 설계에 있어 향상된 유연성을 제공할 수 있고 프로그래머블 영역 금속층(310)을 이용한 전원 연결의 빈도를 저감하는 잠재적인 이점을 제공할 수 있어 보다 양호한 라우팅 능력 및 게이트 이용을 할 수 있다.
본 발명의 또 다른 실시예에 따르면, 베이스 셀(400)은 프로그래머블 영역(310)으로부터의 층만을 이용하여 인버터, 버퍼, NAND, NOR, 플립-플롭, 래치, 멀티플렉서 및 다른 기능 회로 등의 다수의 기능부를 형성하는 데 이용될 수 있다.
도 6a는 NAND 기능 회로를 제작하도록 프로그래머블 영역(300)으로부터의 비아2 층(222) 및 금속3 층(231)만을 이용하는 하나의 베이스 셀(400)을 갖는 본 발명의 특정 실시예에 따른 2중 입력 NAD 회로의 예시적 레이아웃도를 나타낸다. 베이스 셀(400)의 금속2 트레이스는 2개 이상의 수직 트랙을 덮을 수 있고 보다 간단한 트랜지스터 노드 접속을 제공하도록 배치될 수 있으므로, 얻어진 레이아웃은 기존 게이트 어레이에 비해 잠재적으로 점유되는 수직 금속 트랙의 수를 줄일 수 있고 집적 회로(100)를 제조하는 데 이용 가능한 하나 이상의 빈 수직 트랙(동일한 층 금속 트레이스 없이)을 마련할 수 있다.
이하 도 6a의 예를 참조하면, 4개 중 3개의 금속3 수직 트랙만이 NAND 기능을 형성하는 데 사용될 수 있다. 따라서, 디바이스는 집적 회로(100)의 구현에 사용 가능한 1개의 빈 금속3 수직 트랙(510)(금속3 트레이스 없음)을 가질 수 있다. 상기 잠재적인 이점은, 두 개의 서로 다른 이중 입력 NAND 회로가 서로 이웃하게 위치되는 도 6b로 나타날 수 있다. 이 예에서, 도 6a에서의 수직 트랙(510)인 수직 트랙(520)은 금속3 트레이스가 없으며 집적 회로(100)의 구현 시에 신호 연결에 사용 가능하다.
이하 도 6a로 돌아가면, 일부 실시예의 다른 예시적인 이점은, A2 포트(501) 및 ZN 포트(503)에 대한 금속3 트레이스는 포트의 수직 방향에 (액세스 가능) 다른 금속3 트레이스가 없어서, 금속3을 이용한 이들 포트에의 잠재적인 접속을 제공할 수 있고, 집적 회로(100)의 구현 시에 잠재적으로 라우터 능력 및 게이트 활용 밀도를 향상시킬 수 있다는 점이다. 도 6a의 실시예의 다른 이점은, A1, A2 및 A3 금속3 포트가 다수의 수평 트랙을 덮을 수 있고 집적 회로(100)의 구현 시에 자동 신호 라우터가 다수의 금속층 및 비아층으로 조그(jog) 또는 방향 변경 없이 신호 연결을 위한 가장 최적의 수평 라우팅 트랙을 선택할 수 있으므로 잠재적으로 향상된 신호 연결을 제공할 수 있다는 점이다. 예를 들면, 포트 ZN(503)은, 다수의 금속층 및 비아층으로 조그 또는 방향 변경 없이 짧고 바로 신호 연결(예를 들면, 금속4에서)을 제공하도록 자동 신호 라우터가 선택할 수 있는 10 개의 수평 라우팅 트랙을 덮는다.
도 6c는 3개의 베이스 셀(400)을 이용하여 인버터에 접속된 4중 입력 NAND에 의해 형성될 수 있는 4중 입력 AND 회로의 레이아웃도를 나타내고, 또한 추후 사용에 이용 가능한 하나 이상의 빈 금속3 수직 트랙이 있을 수 있음을 나타낸다. 수직 트랙(521, 522, 523)은 비어 있고, 금속3 트레이스가 없으므로, 집적 회로(100)의 구현에 있어 잠재적으로 향상된 신호 연결을 제공한다. 본 발명의 실시예에 따르면, 두 개 이상의 베이스 셀(400)로 구현될 수 있는 기능 회로는 잠재적으로 두 개 이상의 빈 금속3 수직 트랙을 가질 수 있으므로 보다 양호한 라우팅 능력 및 보다 높은 게이트 활용이 가능하다.
도 7은 다수의 베이스 셀(400)을 갖는 다른 예시적인 집적 회로(105)를 나타낸다. 예시적인 IC는 도 5e에 나타난 바와 같이 금속2 층만을 갖는 베이스 셀(400)의 4×4 어레이를 포함한다. 일 실시예에 따르면, 다수의 베이스 셀(400)은 행지어(in rows) 배치될 수 있고, 교호(交互) 행들은 전원(VCC) 또는 접지(VSS) 버스를 공유하도록 x 축을 중심으로 대칭일 수 있다(예를 들면, x 축을 중심으로 미러링됨). 특정 실시예는 베이스 셀(400)이 행지어 배치될 수 있지만, 다른 실시예는 베이스 셀(400)이 열지어(in columns) 배치될 수 있다.
본 발명의 다른 실시예는 기능 블록의 레이아웃을 더 용이하게 하기 위해 하나 이상의 서로 다른 유형의 베이스 셀(400)을 가질 수 있다. 도 8a 및 도 8b는, 서로 다른 금속2 트레이스 패턴을 가질 수 있고 도 5c에 나타난 동일한 베이스 셀(400)을 가질 수 있는 예시적인 베이스 셀을 나타낸다.
예를 들면 도 8a는 도 5e와 동일한 금속2 패턴을 갖는 베이스 셀(400)의 제 1 유형(TYPE A)일 수 있다. 도 8b는, 도 5e와 비교하여 상이할 수 있는 금속2 패턴을 갖고 하나 이상의 서로 다른 금속2 패턴이 있을 수 있는 베이스 셀(400)의 제 2 유형(TYPE B)일 수 있다. 도 8b는 이러한 예일 수 있고, 베이스 셀(400)의 제 2 유형은, 도 8a의 금속2 트레이스(701)와 상이할 수 있는 하나의 금속2 트레이스(701)를 포함한다.
도 8c는, 베이스 셀(400)의 제 1 및 제 2 유형을 다수 포함하는 집적 회로(105)의 다른 실시예를 나타낸다. 예시적인 형태는 두 유형의 베이스 셀(400)의 4×4 어레이를 포함한다. 실시예는, 큰 셀 기능부를 형성하는 데 보다 용이한 레이아웃을 제공할 수 있고 접속되는 다수의 베이스 셀(400)을 포함할 수 있는 보다 긴 금속2 트레이스(703)를 얻는다는 점에서 이점이 있다.
도 9는, 집적 회로(100)가 하나 이상의 프로그래머블층 및 하나 이상의 고정층 또는 그 임의의 조합을 갖는 가변 프로그래머블 영역(890)을 포함하는 또 다른 실시예를 나타낸다. 고정 영역(800)은 앞서 설명한 것과 동일할 수 있고 프로그래머블 영역(810)을 사용하여 집적 회로(105)를 형성하는 데 이용될 수 있다. 그러나, 다양한 고유의 금속층을 갖는 다수의 기능 블록을 갖는 집적 회로(100)를 형성하기 위해, 일부 경우에 추가적인 상호 접속층에 대한 필요가 있을 수 있다. 따라서, 도 9의 실시예는 증가된 수의 고정층(800)을 이용할 수 있으며, 집적 회로(105)의 형성에 있어 프로그래머블 영역(810)을 사용할 수 있으며, 또한 집적 회로(100)에 대한 상호 접속 요건에 의거하여 추가적인 프로그래머블 및 고정층을 추가할 수 있으며, 프로그래머블 상호 접속층의 수를 보다 최소화할 수 있다.
당업자는, 전술한 설명은 예시일뿐이며, 어떠한 방법으로 제한하는 것을 의도하는 것은 아님을 이해할 것이다. 본 발명의 다른 실시예가 본 개시 내에서의 검토로부터 당업자에게 쉽게 제시될 것이다.
본 발명의 특정 이로운 세부 내용을 나타내기 위해 바람직한 실시예가 변경 및 변형되어 제시되어 있지만, 추가적인 실시예, 변경 및 변형이 다음의 특허청구범위의 사상 및 범주에 의해 제시되는 본 발명의 보다 광범위한 측면에서 고려된다.
Claims (20)
- 커스텀 집적 회로(커스텀 IC; custom integrated circuit)로서,
2차원 어레이의 로직 게이트를 포함하는 게이트 어레이 층으로서, 각 로직 게이트는 다수의 트랜지스터들을 포함하고, 각 트랜지스터는 상기 트랜지스터들의 다른 단자들에 대응하는 다수의 트랜지스터 노드들을 포함하는, 상기 게이트 어레이층;
적어도 하나의 전력 분배 네트워크, 클록 네트워크 및 글로벌 신호 네트워크를 정의하기 위해 구성되고, 상기 게이트 어레이층에 연결된 적어도 하나의 상측 고정 금속층으로서, 상기 상측 고정 금속층의 트레이스의 구성은 상기 집적 회로의 설계 전에 미리 결정되는 상기 상측 고정 금속층;
베이스 셀들의 어레이를 정의하기 위해 구성되고, 상기 게이트 어레이층에 연결된 적어도 하나의 하측 고정 금속층으로서, 상기 적어도 하나의 하측 고정 금속층의 트레이스의 구성은 상기 집적 회로의 설계 전에 미리 결정되는 상기 하측 고정 금속층을 포함하고,
상기 셀들의 각각은,
다른 트랜지스터 노드들에 각각 연결되는 다수의 수평 트레이스로서, 각 트랜지스터는 회로의 일부를 형성하기 위해 상기 셀 내의 트레이스에 의해서 상호 연결되도록 상기 셀의 아래에 놓이고, 각 트랜지스터 노드는 상기 수평 트레이스 중 하나와 연결을 형성함으로써 트랜지스터 노드와 연결을 형성하도록 허용하기 위해서 접속가능한 상기 다수의 수평 트레이스; 및
상기 트랜지스터들의 다양한 상호 연결을 위해서 상기 수평 트레이스에 연결되는 수직 트레이스들을 필수적으로 구성하는 적어도 하나의 프로그래머블 금속층을 포함하고,
상기 적어도 하나의 프로그래머블 금속층은, 상기 적어도 하나의 상측 고정 금속층의 아래에 위치하고, 상기 적어도 하나의 하측 고정 금속층의 위에 위치하는, 커스텀 IC. - 제 1 항에 있어서,
상기 트랜지스터들 사이의 개별적인 트랜지스터-레벨의 상호 연결을 만들기 위해서 구성된 적어도 하나의 하측 고정 금속층을 더 포함하고,
상기 적어도 하나의 하측 고정 금속층의 트레이스 구성은, 상기 집적 회로의 설계 전에 미리 결정되는, 커스텀 IC. - 제 2 항에 있어서,
상기 고정 금속층 각각의 트레이스에 대해서, 인접 트레이스로부터 각 트레이스의 간격 및 각 트레이스의 길이는 상기 집적 회로의 설계 전에 미리 결정되는, 커스텀 IC. - 제 2 항에 있어서,
상기 고정 금속층 각각은 타일 방식으로 배열된 다수의 셀들을 포함하고, 상기 셀들의 적어도 일부는 동일한 지오메트리(geometry)를 갖는, 커스텀 IC. - 제 2 항에 있어서,
상기 트랜지스터들 사이의 개별적인 트랜지스터-레벨 상호 연결을 할 수 있도록 구성된 다수의 하측 고정 금속층을 더 포함하고,
상기 다수의 하측 고정 금속층 각각의 트레이스의 구성은, 상기 집적 회로를 설계하기 전에 미리 결정되는, 커스텀 IC. - 제 2 항에 있어서,
상기 적어도 하나의 프로그래머블 금속층은, 상기 적어도 하나의 하측 고정 금속층 위에 놓이는, 커스텀 IC. - 제 2 항에 있어서,
상기 트랜지스터들의 다양한 상호 연결을 위한 다수의 프로그래머블 금속층들을 더 포함하는, 커스텀 IC. - 제 7 항에 있어서,
상기 다수의 프로그래머블 금속층들은, 적어도 하나의 하측 고정 금속층 위에 놓이는, 커스텀 IC. - 제 2 항에 있어서,
상기 적어도 하나의 프로그래머블 금속층은, 적어도 하나의 그 밖의 하측 고정 금속층 위에 놓이는, 커스텀 IC. - 제 2 항에 있어서,
상기 트랜지스터들 사이의 개별적인 트랜지스터-레벨 상호 연결을 할 수 있도록 구성된, 상기 트랜지스터들의 다양한 상호 연결을 위한 다수의 그 밖의 하측 고정 금속층을 더 포함하고,
상기 다수의 그 밖의 하측 고정 금속층의 트레이스의 구성은, 상기 집적 회로의 설계 전에 미리 결정되는, 커스텀 IC. - 제 10 항에 있어서,
상기 적어도 하나의 프로그래머블 금속층은, 상기 다수의 그 밖의 하측 고정 금속층 위에 놓이는, 커스텀 IC. - 제 1 항에 있어서,
상기 트랜지스터들 사이의 개벌적인 트랜지스터-레벨 상호 연결을 할 수 있도록 구성된, 상기 트랜지스터들의 다양한 상호 연결을 위한 적어도 하나의 그 밖의 하측 고정 금속층을 더 포함하고,
상기 적어도 하나의 그 밖의 하측 고정 금속층은, 상기 집적 회로의 설계 전에 미리 결정되는, 커스텀 IC. - 제 1 항에 있어서,
상기 적어도 하나의 그 밖의 하측 고정 금속층은, 상기 트랜지스터들의 모든 트랜지스터 노드들과 전기적 엑세스(access)를 제공하기 위해서 구성되는, 커스텀 IC. - 커스텀 집적 회로(커스텀 IC; custom integrated circuit)로서,
2차원 어레이의 로직 게이트를 포함하는 게이트 어레이 층으로서, 각 로직 게이트는 다수의 트랜지스터들을 포함하고, 각 트랜지스터는 상기 트랜지스터들의 다른 단자들에 대응하는 다수의 트랜지스터 노드들을 포함하는, 상기 게이트 어레이층;
적어도 하나의 전력 분배 네트워크, 클록 네트워크 및 글로벌 신호 네트워크를 정의하기 위해 구성되고, 상기 게이트 어레이층에 연결된 적어도 하나의 상측 고정 금속층으로서, 상기 상측 고정 금속층의 트레이스의 구성은 상기 집적 회로의 설계 전에 미리 결정되는 상기 상측 고정 금속층;
베이스 셀들의 어레이를 정의하기 위해 구성되고, 상기 게이트 어레이층에 연결된 적어도 하나의 하측 고정 금속층으로서, 상기 적어도 하나의 하측 고정 금속층의 트레이스의 구성은 상기 집적 회로의 설계 전에 미리 결정되는 상기 하측 고정 금속층을 포함하고,
상기 셀들의 각각은,
다른 트랜지스터 노드들에 각각 연결되는 다수의 수평 트레이스로서, 각 트랜지스터는 회로의 일부를 형성하기 위해 상기 셀 내의 트레이스에 의해서 상호 연결되도록 상기 셀의 아래에 놓이고, 각 트랜지스터 노드는 상기 수평 트레이스 중 하나와 연결을 형성함으로써 트랜지스터 노드와 연결을 형성하도록 허용하기 위해서 접속가능한 상기 다수의 수평 트레이스; 및
상기 트랜지스터들의 다양한 상호 연결을 위한 다수의 프로그래머블 금속층을 포함하고,
상기 다수의 프로그래머블 금속층은, 상기 적어도 하나의 상측 고정 금속층 아래에 놓이고, 상기 수평 트레이스에 결합된 수직 트레이스를 필수적으로 구성하는 적어도 하나의 프로그래머블 금속층을 포함하는, 커스텀 IC. - 커스텀 집적 회로(커스텀 IC; custom integrated circuit)로서,
2차원 어레이의 로직 게이트를 포함하는 게이트 어레이 층으로서, 각 로직 게이트는 다수의 트랜지스터들을 포함하고, 각 트랜지스터는 상기 트랜지스터들의 다른 단자들에 대응하는 다수의 트랜지스터 노드들을 포함하는, 상기 게이트 어레이층;
적어도 하나의 전력 분배 네트워크, 클록 네트워크 및 글로벌 신호 네트워크를 정의하기 위해 구성되고, 상기 게이트 어레이층에 연결된 적어도 하나의 상측 고정 금속층으로서, 상기 상측 고정 금속층의 트레이스의 구성은 상기 집적 회로의 설계 전에 미리 결정되는 상기 상측 고정 금속층;
베이스 셀들의 어레이를 정의하기 위해 구성되고, 상기 게이트 어레이층에 연결된 적어도 하나의 하측 고정 금속층으로서, 상기 적어도 하나의 하측 고정 금속층의 트레이스의 구성은 상기 집적 회로의 설계 전에 미리 결정되는 상기 하측 고정 금속층을 포함하고,
상기 셀들의 각각은,
다른 트랜지스터 노드들에 각각 연결되는 다수의 수평 트레이스로서, 각 트랜지스터는 회로의 일부를 형성하기 위해 상기 셀 내의 트레이스에 의해서 상호 연결되도록 상기 셀의 아래에 놓이고, 각 트랜지스터 노드는 상기 수평 트레이스 중 하나와 연결을 형성함으로써 트랜지스터 노드와 연결을 형성하도록 허용하기 위해서 접속가능한 상기 다수의 수평 트레이스;
상기 트랜지스터들의 다양한 상호 연결을 위한 적어도 하나의 프로그래머블 금속층; 및
상기 트랜지스터들 사이의 개별적인 트랜지스터-레벨 상호 연결을 할 수 있도록 구성된, 상기 트랜지스터들의 다양한 상호 연결을 위한 적어도 하나의 그 밖의 하측 고정 금속층을 포함하고,
상기 적어도 하나의 그 밖의 하측 고정 금속층의 트레이스의 구성은, 상기 집적 회로의 설계 전에 미리 결정되는, 커스텀 IC. - 제 14 항에 있어서,
상기 트랜지스터들 사이의 개별적인 트랜지스터-레벨 상호 연결을 할 수 있도록 구성된, 상기 트랜지스터들의 다양한 상호 연결을 위한 적어도 하나의 그 밖의 하측 고정 금속층을 더 포함하고,
상기 적어도 하나의 그 밖의 하측 고정 금속층의 트레이스의 구성은, 상기 집적 회로의 설계 전에 미리 결정되는, 커스텀 IC. - 제 16 항에 있어서,
상기 적어도 하나의 그 밖의 하측 고정 금속층은, 상기 트랜지스터들의 모든 트랜지스터 노드들과 전기적 엑세스를 제공하기 위해서 구성되는, 커스텀 IC. - 제 15 항에 있어서,
상기 적어도 하나의 그 밖의 하측 고정 금속층은, 상기 트랜지스터들의 모든 트랜지스터 노드들과 전기적 엑세스를 제공하기 위해서 구성되는, 커스텀 IC. - 삭제
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