JP3677135B2 - 半導体集積回路とその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路とその製造方法に係り、特に半導体基板上に形成される金属配線層の本来必要とする数が相異なる複数のマクロセルが同一半導体チップ上に混載された大規模集積回路（ＬＳＩ）の３層以上の金属配線層とその製造方法に関するもので、例えばＡＳＩＣ（応用仕様のシステム）部と半導体メモリ部が混載されたなどに使用されるものである。
【０００２】
【従来の技術】
ＬＳＩにおいては、半導体基板上に形成される金属配線層の本来必要とする数が相異なる複数種類のマクロセルを同一チップ上に混載させる場合がある。
例えば図６に示すように、ＬＳＩチップ６０上で隣り合う領域にＡＳＩＣ部６１とメモリ部６２とを配置して形成する場合、従来技術により、例えば図７に示すように、半導体基板７０上に３層配線のＡＳＩＣ部６１と２層配線のメモリ部６２を混載させる場合を例とする。
【０００３】
この場合、ＡＳＩＣ部６１には第１配線層７１、第２配線層７２および第３配線層７３が存在し、メモリ部６２には第１配線層７１、第２配線層７２は存在するが第３配線層７３は存在しないことになる。
【０００４】
なお、図７において、７２ａは第２配線層７２を第１配線層７１に接続するための第１のコンタクトプラグ、７３ａは第３配線層７３を第２配線層７２に接続するための第２のコンタクトプラグ、７４は半導体基板上の第１絶縁層、７５は第１配線層７１上の第２絶縁層、７６は第２配線層７２上の第３絶縁層、７７はメモリ部６２における第３配線層７６上およびＡＳＩＣ部６１における第３配線層７３上に形成された第４絶縁層である。
【０００５】
このようにメモリ部と同一チップ上にＡＳＩＣ部６１の第３配線層７３を形成する場合、従来のプロセスでは、図７中に示すように、第２配線層７２の表面を平坦化して形成するので、その配線膜厚が薄くなり、その配線抵抗が増大する。
【０００６】
しかし、本来必要とする金属配線層の数が少ない方のマクロセル（本例ではメモリ部６２）において、最上位配線層（前記第２配線層７２）が電源線として使用されている場合には、その配線抵抗の増大分に起因する電圧降下が増大する。また、前記最上位配線層（前記第２配線層７２）がメモリの動作速度を決定する信号線として使用されている場合には、その配線抵抗の増大分に起因する配線遅延の増加による電気的特性（性能）の低下をまねいてしまう。
【０００７】
【発明が解決しようとする課題】
上記したように本来必要とする金属配線層の数が相異なる複数のマクロセルを同一チップ上に混載させた従来のＬＳＩは、本来必要とする数が少ない方のマクロセルの配線層の配線膜厚が薄くなり、その配線抵抗が増大し、その増大分に起因して電圧降下や配線遅延の増加をまねいてしまうという問題があった。
【０００８】
本発明は上記の問題点を解決すべくなされたもので、本来必要とする金属配線層の数が相異なる複数のマクロセルを同一チップ上に混載させた場合に、本来必要とする金属配線層の数が少ない方のマクロセルの配線層の配線膜厚が薄くなったとしても、その配線抵抗の増大を抑制し、その増大分に起因する電圧降下や配線遅延の増加を抑制し得る半導体集積回路とその製造方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】
第１の発明は、半導体基板上に形成される金属配線層の本来必要とする数が相異なる第１、第２のマクロセルが同一チップ上に混載された半導体集積回路であって、前記半導体集積回路には前記金属配線層からなるＮ（Ｎ≧３）層の配線層が設けられ、前記２個のマクロセルのうち本来必要とする金属配線層の数が少ない方のマクロセルは、第（Ｎ−２）配線層により形成された第（Ｎ−２）層配線パターンと、第（Ｎ−１）配線層により形成された第（Ｎ−１）層配線パターンと、前記第（Ｎ−１）配線層により形成された第（Ｎ−１）層配線コンタクトパターンと、第Ｎ配線層により形成され、前記第（Ｎ−１）層配線パターンと同じパターンを有する第Ｎ層配線パターンと、前記第Ｎ配線層により形成され、前記第（Ｎ−１）層配線コンタクトパターンと同じパターンを有する第Ｎ層配線コンタクトパターンと、前記第（Ｎ−１）層配線コンタクトパターンを前記第（Ｎ−２）層配線パターンに接続する第１のコンタクトプラグと、前記第Ｎ層配線コンタクトパターンを前記第（Ｎ−１）層配線コンタクトパターンに接続する第２のコンタクトプラグとを具備することを特徴とする。
【００１０】
第２の発明は、半導体基板上に形成される金属配線層の本来必要とする数が相異なる第１、第２のマクロセルが同一チップ上に混載された半導体集積回路であって、前記半導体集積回路には前記金属配線層からなるＮ（Ｎ≧３）層の配線層が設けられ、前記第１、第２のマクロセルのうち本来必要とする金属配線層の数が少ない方のマクロセルは、第（Ｎ−２）配線層により形成された第（Ｎ−２）層配線パターンと、第（Ｎ−１）配線層により形成された第（Ｎ−１）層配線コンタクトパターンと、第Ｎ配線層により形成された第Ｎ層配線パターンと、前記第Ｎ配線層により形成され、前記第（Ｎ−１）層配線コンタクトパターンと同じパターンを有する第Ｎ層配線コンタクトパターンと、前記第（Ｎ−１）層配線コンタクトパターンを前記第（Ｎ−２）層配線パターンに接続する第１のコンタクトプラグと、前記第Ｎ層配線コンタクトパターンを前記第（Ｎ−１）層配線コンタクトパターンに接続する第２のコンタクトプラグとを具備することを特徴とする。
【００１１】
第３の発明は、半導体基板上に形成される金属配線層の本来必要とする数が相異なる複数種類のマクロセルが同一チップ上に混載された半導体集積回路であって、本来必要とする金属配線層の数が少ない方のマクロセルの最上位配線層が本来必要とする金属配線層の数が多い方のマクロセルの最上位配線層と同じ配線層で形成され、本来必要とする金属配線層の数が少ない方のマクロセルの最上位配線層からなる最上位配線パターンがそれよりも下位の配線層からなる配線パターンと同じパターンを有し、かつ本来必要とする金属配線層の数が少ない方のマクロセルでは最上位配線層とそれよりも下位の配線層とが接続されていることを特徴とする。
【００１２】
第４の発明は、半導体基板上に形成される金属配線層の本来必要とする数が相異なる第１のマクロセル領域および第２のマクロセル領域が同一チップ上に混載する半導体集積回路の製造に際して、本来必要とする金属配線層の数が少ない方の一方のマクロセルの最上位配線層を本来必要とする金属配線層の数が多い方のマクロセルの最上位配線層と同じ配線層で形成し、本来必要とする金属配線層の数が少ない方のマクロセルの最上位配線層からなる最上位配線パターンがそれよりも下位の配線層からなる配線パターンと同じパターンを有するように形成すると共に本来必要とする金属配線層の数が少ない方のマクロセルの最上位配線層をそれよりも下位の配線層と接続させることを特徴とする。
【００１３】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
本発明のＬＳＩは、本来必要とする金属配線層の数が相異なる複数のマクロセルを、それぞれＮ（Ｎ≧３）層の金属配線層を具備するように同一チップ上に混載してなり、複数のマクロセルのうちの本来必要とする金属配線層の数が少ない方のマクロセルの金属配線構造に特徴を有する。
【００１４】
図１は、本発明の第１の実施の形態に係るＬＳＩの金属配線構造の断面の一例を示している。図２（ａ）、（ｂ）は、対応して図１中のメモリ部の第３層配線および第２層配線の平面パターンの一例を示している。
【００１５】
即ち、図１および図２（ａ）、（ｂ）に示すＬＳＩは、半導体基板１０上に形成されたそれぞれ金属配線層（例えばアルミニウム配線）からなる３層の配線層を有する第１のマクロセル１１と、同じく前記半導体基板１０上に形成され、前記第１のマクロセル１１と同じくそれぞれ金属配線層からなるＮ層の配線層を有する第２のマクロセル１２とを具備する。
【００１６】
前記第１のマクロセル１１は、例えばＣＰＵなどのロジック部、アナログ回路部などの少なくとも一部を含むＡＳＩＣ部であり、前記第２のマクロセル１２は例えば半導体メモリ部である。上記ＡＳＩＣ部１１とメモリ部１２とは、例えば図６に示したＡＳＩＣ部６１、メモリ部６２と同様に、ＬＳＩチップ上で隣り合う領域に配置されて形成されている。
【００１７】
前記ＡＳＩＣ部１１は、本来必要とする金属配線層の数が３層であり、半導体基板１０上に、第１絶縁層２１、第１配線層２２、第２絶縁層２３、第２層配線層２４、第３絶縁層２５、第３配線層２６、第４絶縁層２７、第２配線層２４を第１配線層２２にコンタクトするための第１のコンタクトプラグ２４ａ、第３配線層２６を第２配線層２４にコンタクトするための第２のコンタクトプラグ２６ａを具備する。
【００１８】
なお、第１配線層２２の膜厚は例えば５００ｎｍ、第２配線層２４の膜厚は例えば５００ｎｍ、第３配線層２６の膜厚は例えば１０００ｎｍであり、第２絶縁層２３の膜厚は例えば６００ｎｍ、第３絶縁層２５の膜厚は例えば７００ｎｍ、第４絶縁層２７の膜厚は例えば６００ｎｍである。
【００１９】
この場合、前記第１のコンタクトプラグ２４ａは、例えば第２配線層２４により形成されており、前記第２のコンタクトプラグ２６ａは、例えば第３配線層２６により形成されている。
【００２０】
一方、前記メモリ部１２は、本来必要とする金属配線層の数が２層であるが、前記ＡＳＩＣ部１１と同様に３層配線構造を有するように形成されており、かつ、メモリ部１２の各層の金属配線層がＡＳＩＣ部１１の対応する各層の金属配線層と同じ配線層で同じ膜厚で形成されている。
【００２１】
そして、ＡＳＩＣ部１１とメモリ部１２とを接続するために、例えば第３配線層によりマクロ間配線１３が形成されている。
即ち、前記メモリ部１２は、半導体基板１０上に、第１絶縁層２１、第１配線層２２、第２絶縁層２３、第２配線層２４、第３絶縁層２５、第３配線層２６、第４絶縁層２７、第２配線層２４を第１配線層２２にコンタクトするための第１のコンタクトプラグ２４ａ、第３配線層２６を第２配線層２４にコンタクトするための第２のコンタクトプラグ２６ａを具備する。
【００２２】
この場合、前記第１のコンタクトプラグ２４ａは、例えば第２配線層２４により形成されており、前記第２のコンタクトプラグ２６ａは、例えば第３配線層２６により形成されている。
【００２３】
また、図２（ａ）に示すように、第３配線層２６は、第３層配線パターン２６ｂおよび第３層配線コンタクトパターン２６ｃを有し、図２（ｂ）に示すように、第２配線層２４は、第２層配線パターン２４ｂおよび第２層配線コンタクトパターン２４ｃを有する。この場合、第３層配線パターン２６ｂは第２層配線パターン２４ｂと同じパターンであり、第３層配線コンタクトパターン２６ｃは第２層配線コンタクトパターン２４ｃと同じパターンである。なお、第２層配線パターン２４ｂと第１配線層２２の配線パターンとは通常はパターンが異なるが、
上記ＬＳＩの金属配線層のパターンをＣＡＤ（コンピュータ支援設計）により生成させる場合には、前記第３層配線パターン２６ｂは第２層配線パターン２４ｂと同じパターン、第３層配線コンタクトパターン２６ｃは第２層配線コンタクトパターン２４ｃと同じパターンを生成させればよいので、ＣＡＤのソフトウエア上の負担は少ない。
【００２４】
即ち、上記第１の実施の形態に係るＬＳＩの配線構造によれば、ＡＳＩＣ部１１とメモリ部１２とを同一チップ上に形成する場合、メモリ部１２の第２配線層２４の配線レイアウトをそのまま同じスケールで第３配線層２６に形成させ、その配線膜厚はＡＳＩＣ部１１の第３配線層２６と同じ膜厚で形成している。
【００２５】
従って、例えば最上位の金属配線層以外の金属配線層、最上位の絶縁層以外の絶縁層の表面を平坦化して形成するプロセスを採用した場合に、メモリ部１２の第２配線層２４の配線膜厚が薄くなったとしても、第３層配線パターン２６ｂにより膜厚を補っているので、第２層配線パターン２４ｂの配線抵抗の増大を抑制することが可能になる。
【００２６】
なお、前記第２層配線パターン２４ｂとして、前記メモリ部１２の動作電源を供給するための電源線のみが配置されている場合には、第２層配線パターン２４ｂの配線抵抗の増大を抑制し、その増大分に起因する電圧降下を抑制し、性能の低下を抑制することが可能になる。
【００２７】
また、前記第２層配線パターン２４ｂとして、前記メモリ部１２の動作電源を供給するための電源線およびメモリ部１２の信号を伝達するための信号線が配置されている場合には、第２層配線パターン２４の配線抵抗の増大を抑制し、その増大分に起因する電圧降下や配線遅延の増加を抑制し、性能の低下を抑制することが可能になる。この場合には、前記第３層配線パターン２６ｂとして、前記第２層配線パターン２４ｂにおける前記電源線および前記信号線のうちでメモリ部１２の動作速度を決定する信号線のみを配置してもよい。
【００２８】
なお、前記第３層配線パターン２６ｂは第２層配線パターン２４ｂと同じであり、両者は同一電位になるので、両者間の容量結合は比較的少ない。
図３は、本発明の第２の実施の形態に係るＬＳＩの金属配線構造の断面の一例を示している。図４（ａ）、（ｂ）、（ｃ）は、図３中のメモリ部の第３層配線、第２層配線および第１層配線の平面パターンの一例を示している。
【００２９】
即ち、図３および図４（ａ）、（ｂ）、（ｃ）に示すＬＳＩは、図１および図２（ａ）、（ｂ）を参照して前述したＬＳＩの金属配線構造と比べて、（１）メモリ部１２ａでは、第２層配線２４により第２層配線コンタクトパターン２４ｃのみ形成されている（第２層配線パターン２４ｂが形成されていない）、（２）メモリ部１２ａにおける第３層配線パターン２６ｂは第１配線層２２のパターンと同じである点であり、その他は同じであるので同一符号を付してその詳細な説明を省略する。
【００３０】
即ち、上記第２の実施の形態に係るＬＳＩの配線構造によれば、ＡＳＩＣ部１１とメモリ部１２ａとを同一チップ上に形成する場合、本来はメモリ部１２ａの第２配線層２４に形成される配線レイアウトを第３配線層２６に形成させ、その配線膜厚はＡＳＩＣ部１１の第３配線層と同じ膜厚で形成している。この場合、メモリ部１２ａの第２配線層２４には、メモリ部１２ａの第３配線層２６に形成されている配線レイアウトのコンタクトパターン２４ｃのみを残して形成している。そして、メモリ部１２ａの第２配線層２４に形成しているコンタクトパターン２４ｃの径は、メモリ部１２ａの第１配線層２２上のコンタクトパターンの径をＶ１とし、第２配線層２４のコンタクトパターン２４ｃのフリンジをｈ１とすれば、Ｖ１＋２＊ｈ１に設計すればよい。
【００３１】
従って、第２配線層２４の表面を平坦化して形成するプロセスを採用することによりメモリ部１２ａの第２配線層２４のコンタクトパターン２４ｃの膜厚が薄くなったとしても、第３層配線２６により膜厚を補っているので、配線抵抗の増大を抑制することが可能になる。
【００３２】
また、前記第２配線層２４のパターンはコンタクトパターン２４ｃであり、第３配線層２６／第２配線層２４のパターン対向面積および第２配線層２４／第１配線層２２のパターン対向面積はそれぞれ小さく、第３配線層２６／第１配線層２２の対向間隔は長いので、対向する配線パターン間の容量結合は前記第１の実施の形態に比べて少なくなっている。
【００３３】
図５（ａ）、（ｂ）は、本発明の第３の実施の形態に係るＬＳＩの第３層配線および第２層配線の平面パターンの一例を示している。
即ち、図５（ａ）、（ｂ）に示す配線層を有するＬＳＩは、図１および図２ （ａ）、（ｂ）を参照して前述したＬＳＩの金属配線構造と比べて、第３層配線パターン２６ｂの配線幅は、前記第２層配線パターン２４ｂの配線幅に対して変換差を有する（つまり、前記第３層配線パターン２６ｂと前記第２層配線パターン２４ｂとは配線幅が異なる）ように形成されている点が異なり、その他は同じであるので同一符号を付してその詳細な説明を省略する。
【００３４】
例えば第３配線層２６のデザインルールが第２配線層２４のデザインルールの１．２倍である場合（第２層配線パターン２４ｂの最小配線幅が例えば０．５μｍ、第３層配線パターン２６ｂの最小配線幅が例えば０．６μｍである場合）に、第３層配線パターン２６ｂとして第２層配線パターン２４ｂの配線幅の両側をそれぞれΔＴ＝０．０５μｍづづ太らせた（拡大した）配線幅を持たせている。
【００３５】
即ち、上記第３の実施の形態に係るＬＳＩの配線構造によれば、第２配線層２４のデザインルールと第３配線層２６のデザインルールとが異なる場合、それぞれの配線層のデザインルールに対応した変換差を持たせているので、デザインルールに違反しないチップ構成を実現するのに有効である。
【００３６】
次に、本発明に係るＬＳＩの配線構造の製造方法について説明する。
即ち、第４の実施の形態に係るＬＳＩの配線構造の製造方法は、例えば図１に示したように、第１のマクロセル１１領域および第２のマクロセル１２領域にそれぞれ素子を形成した後の半導体基板上にそれぞれ金属配線層からなるＮ（Ｎ≧３）層の配線層を形成する際、前記半導体基板１０上の第１絶縁層２１上に第 （Ｎ−２）配線層２２を形成する工程と、前記第（Ｎ−２）配線層上に第２絶縁層２３を形成する工程と、前記第２絶縁層上に第（Ｎ−１）配線層２４を形成する工程と、前記（Ｎ−１）配線層上に第３絶縁層２５を形成する工程と、前記第３絶縁層上に第Ｎ配線層２６を形成する工程とを具備し、前記２個のマクロセル領域のうちの一方のマクロセル領域には、第（Ｎ−２）配線層２２により形成された第（Ｎ−２）層配線パターンと、第（Ｎ−１）配線層２４により形成された第（Ｎ−１）層配線パターン２４ｂと、前記第（Ｎ−１）配線層により形成された第（Ｎ−１）層配線コンタクトパターン２４ｃと、第Ｎ配線層２６により形成され、前記第（Ｎ−１）層配線パターン２４ｂと同じパターンを有する第Ｎ層配線パターン２６ｂと、前記第Ｎ配線層２６により形成され、前記第（Ｎ−１）層配線コンタクトパターン２４ｃと同じパターンを有する第Ｎ層配線コンタクトパターン２６ｃを形成することを特徴とするものである。
【００３７】
なお、前記第Ｎ配線層２６以外の配線層および絶縁層を形成する際、配線層あるいは絶縁層の表面を平坦化する場合がある。
また、前記第（Ｎ−１）層配線パターン２４ｂとして、前記一方のマクロセル領域の動作電源を供給するための電源線のみを配置する場合と、前記第（Ｎ−１）層配線パターン２４ｂとして、前記一方のマクロセル領域の動作電源を供給するための電源線および信号伝達用の信号線を配置し、前記第Ｎ層配線パターン２６ｂとして、前記第（Ｎ−１）層配線パターン２４ｂにおける前記電源線および前記信号線のうちで動作速度を決定する信号線を配置する場合とがある。
【００３８】
また、上記第４の実施の形態において、前記第Ｎ層配線パターン２６ｂの配線幅を前記第（Ｎ−１）層配線パターン２４ｂの配線幅と異ならせるが可能である。 なお、第（Ｎ−１）層配線コンタクトパターン２４ｃを第（Ｎ−２）配線層２２のパターンに接続するための第１のコンタクトプラグ２４ａは、第２絶縁層２３にホールを開口した後の第（Ｎ−１）配線層２４の形成時に第（Ｎ−１）層配線パターン２４ｂと同時に形成してもよいが、第２絶縁層２３にホールを開口した後に埋め込みプロセスを採用して予めコンタクトプラグを埋め込むようにしてもよい。
【００３９】
上記と同様に、第Ｎ層配線コンタクトパターン２６ｃを第（Ｎ−１）配線層２４のコンタクトパターン２４ｃに接続するための第２のコンタクトプラグ２６ａは、第３絶縁層２５にホールを開口した後の第Ｎ配線層２６の形成時に第Ｎ層配線パターン２６ｂと同時に形成してもよいが、第３絶縁層２５にホールを開口した後に埋め込みプロセスを採用して予めコンタクトプラグを埋め込むようにしてもよい。
【００４０】
また、第５の実施の形態に係るＬＳＩの配線構造の製造方法は、例えば図３に示したように、第１のマクロセル１１領域および第２のマクロセル１２ａ領域にそれぞれ素子を形成した後の半導体基板上にそれぞれ金属配線層からなるＮ（Ｎ≧３）層の配線層を形成する際、前記半導体基板１０上の第１絶縁層２１上に第（Ｎ−２）配線層２２を形成する工程と、前記第（Ｎ−２）配線層上に第２絶縁層２３を形成する工程と、前記第２絶縁層上に第（Ｎ−１）配線層２４を形成する工程と、前記（Ｎ−１）配線層上に第３絶縁層２５を形成する工程と、前記第３絶縁層上に第Ｎ配線層２６を形成する工程とを具備し、前記２個のマクロセル領域のうちの一方のマクロセル領域には、第（Ｎ−２）配線層２２により形成された第（Ｎ−２）層配線パターンと、第（Ｎ−１）配線層２４により形成された第（Ｎ−１）層配線コンタクトパターン２４ｃと、第Ｎ配線層２６により形成され、第（Ｎ−２）層配線パターンと同じパターンを有する第Ｎ層配線パターン２６ｂと、前記第Ｎ配線層２６により形成され、前記第（Ｎ−１）層配線コンタクトパターン２４ｃと同じパターンを有する第Ｎ層配線コンタクトパターン２６ｃを形成することを特徴とするものである。
【００４１】
なお、前記第Ｎ配線層２６以外の配線層および絶縁層を形成する際、配線層あるいは絶縁層の表面を平坦化する場合がある。
また、前記第Ｎ層配線パターン２６ｂとして第（Ｎ−２）配線層２２のパターンと同じパターンを持たせたり、前記第Ｎ層配線パターン２６ｂの配線幅を前記第（Ｎ−２）配線層２２のパターンの配線幅と異ならせることが可能である。
【００４２】
なお、第（Ｎ−１）層配線コンタクトパターン２４ｃを第（Ｎ−２）配線層２２のパターンに接続するための第１のコンタクトプラグ２４ａは、第２絶縁層２３にホールを開口した後の第（Ｎ−１）配線層２４の形成時に第（Ｎ−１）層配線コンタクトパターン２４ｃと同時に形成してもよいが、第２絶縁層２３にホールを開口した後に埋め込みプロセスを採用して予めコンタクトプラグを埋め込むようにしてもよい。
【００４３】
上記と同様に、第Ｎ層配線コンタクトパターン２６ｃを第（Ｎ−１）配線層２４のコンタクトパターン２４ｃに接続するための第２のコンタクトプラグ２６ａは、第３絶縁層２５にホールを開口した後の第Ｎ配線層２６の形成時に第Ｎ層配線パターン２６ｂと同時に形成してもよいが、第３絶縁層２５にホールを開口した後に埋め込みプロセスを採用して予めコンタクトプラグを埋め込むようにしてもよい。
【００４４】
【発明の効果】
上述したように本発明によれば、本来必要とする金属配線層の数が相異なる複数のマクロセルを同一ＬＳＩチップ上に混載させた場合に、本来必要とする金属配線層の数が少ない方のマクロセルの配線層の配線膜厚が薄くなったとしても、その配線抵抗の増大を抑制し、その増大分に起因する電圧降下や配線遅延の増加を抑制し、性能の低下を抑制し得る半導体集積回路とその製造方法を実現することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るＬＳＩの金属配線構造の断面の一例を示す図。
【図２】図１中のメモリ部の第２層配線および第３層配線の平面パターンの一例を示す図。
【図３】本発明の第２の実施の形態に係るＬＳＩの金属配線構造の断面の一例を示す図。
【図４】図３中のメモリ部の第１層配線、第２層配線および第３層配線の平面パターンの一例を示す図。
【図５】本発明の第２の実施の形態に係るＬＳＩのメモリ部の第２層配線および第３層配線の平面パターンの一例を示す図。
【図６】ＬＳＩチップ上の隣り合う領域にＡＳＩＣ部とメモリ部とを配置して形成したパターンレイアウトの一例を示す図。
【図７】従来の技術により半導体基板上に３層配線のＡＳＩＣ部と２層配線のメモリ部を混載させたＬＳＩの金属配線構造の断面の一例を示す図。
【符号の説明】
１０…半導体基板、
１１…ＡＳＩＣ部、
１２…メモリ部、
１３…マクロ間配線、
２１…第１絶縁層、
２２…第（Ｎ−２）配線層、
２３…第２絶縁層、
２４…第（Ｎ−１）配線層、
２４ａ…第１のコンタクトフムラグ、
２４ｂ…第（Ｎ−１）層配線パターン、
２４ｃ…第（Ｎ−１）層配線コンタクトパターン、
２５…第３絶縁層、
２６…第Ｎ配線層、
２６ａ…第２のコンタクトフムラグ、
２６ｂ…第Ｎ層配線パターン、
２６ｃ…第Ｎ層配線コンタクトパターン、
２７…第３絶縁層。
【発明の属する技術分野】
本発明は、半導体集積回路とその製造方法に係り、特に半導体基板上に形成される金属配線層の本来必要とする数が相異なる複数のマクロセルが同一半導体チップ上に混載された大規模集積回路（ＬＳＩ）の３層以上の金属配線層とその製造方法に関するもので、例えばＡＳＩＣ（応用仕様のシステム）部と半導体メモリ部が混載されたなどに使用されるものである。
【０００２】
【従来の技術】
ＬＳＩにおいては、半導体基板上に形成される金属配線層の本来必要とする数が相異なる複数種類のマクロセルを同一チップ上に混載させる場合がある。
例えば図６に示すように、ＬＳＩチップ６０上で隣り合う領域にＡＳＩＣ部６１とメモリ部６２とを配置して形成する場合、従来技術により、例えば図７に示すように、半導体基板７０上に３層配線のＡＳＩＣ部６１と２層配線のメモリ部６２を混載させる場合を例とする。
【０００３】
この場合、ＡＳＩＣ部６１には第１配線層７１、第２配線層７２および第３配線層７３が存在し、メモリ部６２には第１配線層７１、第２配線層７２は存在するが第３配線層７３は存在しないことになる。
【０００４】
なお、図７において、７２ａは第２配線層７２を第１配線層７１に接続するための第１のコンタクトプラグ、７３ａは第３配線層７３を第２配線層７２に接続するための第２のコンタクトプラグ、７４は半導体基板上の第１絶縁層、７５は第１配線層７１上の第２絶縁層、７６は第２配線層７２上の第３絶縁層、７７はメモリ部６２における第３配線層７６上およびＡＳＩＣ部６１における第３配線層７３上に形成された第４絶縁層である。
【０００５】
このようにメモリ部と同一チップ上にＡＳＩＣ部６１の第３配線層７３を形成する場合、従来のプロセスでは、図７中に示すように、第２配線層７２の表面を平坦化して形成するので、その配線膜厚が薄くなり、その配線抵抗が増大する。
【０００６】
しかし、本来必要とする金属配線層の数が少ない方のマクロセル（本例ではメモリ部６２）において、最上位配線層（前記第２配線層７２）が電源線として使用されている場合には、その配線抵抗の増大分に起因する電圧降下が増大する。また、前記最上位配線層（前記第２配線層７２）がメモリの動作速度を決定する信号線として使用されている場合には、その配線抵抗の増大分に起因する配線遅延の増加による電気的特性（性能）の低下をまねいてしまう。
【０００７】
【発明が解決しようとする課題】
上記したように本来必要とする金属配線層の数が相異なる複数のマクロセルを同一チップ上に混載させた従来のＬＳＩは、本来必要とする数が少ない方のマクロセルの配線層の配線膜厚が薄くなり、その配線抵抗が増大し、その増大分に起因して電圧降下や配線遅延の増加をまねいてしまうという問題があった。
【０００８】
本発明は上記の問題点を解決すべくなされたもので、本来必要とする金属配線層の数が相異なる複数のマクロセルを同一チップ上に混載させた場合に、本来必要とする金属配線層の数が少ない方のマクロセルの配線層の配線膜厚が薄くなったとしても、その配線抵抗の増大を抑制し、その増大分に起因する電圧降下や配線遅延の増加を抑制し得る半導体集積回路とその製造方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】
第１の発明は、半導体基板上に形成される金属配線層の本来必要とする数が相異なる第１、第２のマクロセルが同一チップ上に混載された半導体集積回路であって、前記半導体集積回路には前記金属配線層からなるＮ（Ｎ≧３）層の配線層が設けられ、前記２個のマクロセルのうち本来必要とする金属配線層の数が少ない方のマクロセルは、第（Ｎ−２）配線層により形成された第（Ｎ−２）層配線パターンと、第（Ｎ−１）配線層により形成された第（Ｎ−１）層配線パターンと、前記第（Ｎ−１）配線層により形成された第（Ｎ−１）層配線コンタクトパターンと、第Ｎ配線層により形成され、前記第（Ｎ−１）層配線パターンと同じパターンを有する第Ｎ層配線パターンと、前記第Ｎ配線層により形成され、前記第（Ｎ−１）層配線コンタクトパターンと同じパターンを有する第Ｎ層配線コンタクトパターンと、前記第（Ｎ−１）層配線コンタクトパターンを前記第（Ｎ−２）層配線パターンに接続する第１のコンタクトプラグと、前記第Ｎ層配線コンタクトパターンを前記第（Ｎ−１）層配線コンタクトパターンに接続する第２のコンタクトプラグとを具備することを特徴とする。
【００１０】
第２の発明は、半導体基板上に形成される金属配線層の本来必要とする数が相異なる第１、第２のマクロセルが同一チップ上に混載された半導体集積回路であって、前記半導体集積回路には前記金属配線層からなるＮ（Ｎ≧３）層の配線層が設けられ、前記第１、第２のマクロセルのうち本来必要とする金属配線層の数が少ない方のマクロセルは、第（Ｎ−２）配線層により形成された第（Ｎ−２）層配線パターンと、第（Ｎ−１）配線層により形成された第（Ｎ−１）層配線コンタクトパターンと、第Ｎ配線層により形成された第Ｎ層配線パターンと、前記第Ｎ配線層により形成され、前記第（Ｎ−１）層配線コンタクトパターンと同じパターンを有する第Ｎ層配線コンタクトパターンと、前記第（Ｎ−１）層配線コンタクトパターンを前記第（Ｎ−２）層配線パターンに接続する第１のコンタクトプラグと、前記第Ｎ層配線コンタクトパターンを前記第（Ｎ−１）層配線コンタクトパターンに接続する第２のコンタクトプラグとを具備することを特徴とする。
【００１１】
第３の発明は、半導体基板上に形成される金属配線層の本来必要とする数が相異なる複数種類のマクロセルが同一チップ上に混載された半導体集積回路であって、本来必要とする金属配線層の数が少ない方のマクロセルの最上位配線層が本来必要とする金属配線層の数が多い方のマクロセルの最上位配線層と同じ配線層で形成され、本来必要とする金属配線層の数が少ない方のマクロセルの最上位配線層からなる最上位配線パターンがそれよりも下位の配線層からなる配線パターンと同じパターンを有し、かつ本来必要とする金属配線層の数が少ない方のマクロセルでは最上位配線層とそれよりも下位の配線層とが接続されていることを特徴とする。
【００１２】
第４の発明は、半導体基板上に形成される金属配線層の本来必要とする数が相異なる第１のマクロセル領域および第２のマクロセル領域が同一チップ上に混載する半導体集積回路の製造に際して、本来必要とする金属配線層の数が少ない方の一方のマクロセルの最上位配線層を本来必要とする金属配線層の数が多い方のマクロセルの最上位配線層と同じ配線層で形成し、本来必要とする金属配線層の数が少ない方のマクロセルの最上位配線層からなる最上位配線パターンがそれよりも下位の配線層からなる配線パターンと同じパターンを有するように形成すると共に本来必要とする金属配線層の数が少ない方のマクロセルの最上位配線層をそれよりも下位の配線層と接続させることを特徴とする。
【００１３】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
本発明のＬＳＩは、本来必要とする金属配線層の数が相異なる複数のマクロセルを、それぞれＮ（Ｎ≧３）層の金属配線層を具備するように同一チップ上に混載してなり、複数のマクロセルのうちの本来必要とする金属配線層の数が少ない方のマクロセルの金属配線構造に特徴を有する。
【００１４】
図１は、本発明の第１の実施の形態に係るＬＳＩの金属配線構造の断面の一例を示している。図２（ａ）、（ｂ）は、対応して図１中のメモリ部の第３層配線および第２層配線の平面パターンの一例を示している。
【００１５】
即ち、図１および図２（ａ）、（ｂ）に示すＬＳＩは、半導体基板１０上に形成されたそれぞれ金属配線層（例えばアルミニウム配線）からなる３層の配線層を有する第１のマクロセル１１と、同じく前記半導体基板１０上に形成され、前記第１のマクロセル１１と同じくそれぞれ金属配線層からなるＮ層の配線層を有する第２のマクロセル１２とを具備する。
【００１６】
前記第１のマクロセル１１は、例えばＣＰＵなどのロジック部、アナログ回路部などの少なくとも一部を含むＡＳＩＣ部であり、前記第２のマクロセル１２は例えば半導体メモリ部である。上記ＡＳＩＣ部１１とメモリ部１２とは、例えば図６に示したＡＳＩＣ部６１、メモリ部６２と同様に、ＬＳＩチップ上で隣り合う領域に配置されて形成されている。
【００１７】
前記ＡＳＩＣ部１１は、本来必要とする金属配線層の数が３層であり、半導体基板１０上に、第１絶縁層２１、第１配線層２２、第２絶縁層２３、第２層配線層２４、第３絶縁層２５、第３配線層２６、第４絶縁層２７、第２配線層２４を第１配線層２２にコンタクトするための第１のコンタクトプラグ２４ａ、第３配線層２６を第２配線層２４にコンタクトするための第２のコンタクトプラグ２６ａを具備する。
【００１８】
なお、第１配線層２２の膜厚は例えば５００ｎｍ、第２配線層２４の膜厚は例えば５００ｎｍ、第３配線層２６の膜厚は例えば１０００ｎｍであり、第２絶縁層２３の膜厚は例えば６００ｎｍ、第３絶縁層２５の膜厚は例えば７００ｎｍ、第４絶縁層２７の膜厚は例えば６００ｎｍである。
【００１９】
この場合、前記第１のコンタクトプラグ２４ａは、例えば第２配線層２４により形成されており、前記第２のコンタクトプラグ２６ａは、例えば第３配線層２６により形成されている。
【００２０】
一方、前記メモリ部１２は、本来必要とする金属配線層の数が２層であるが、前記ＡＳＩＣ部１１と同様に３層配線構造を有するように形成されており、かつ、メモリ部１２の各層の金属配線層がＡＳＩＣ部１１の対応する各層の金属配線層と同じ配線層で同じ膜厚で形成されている。
【００２１】
そして、ＡＳＩＣ部１１とメモリ部１２とを接続するために、例えば第３配線層によりマクロ間配線１３が形成されている。
即ち、前記メモリ部１２は、半導体基板１０上に、第１絶縁層２１、第１配線層２２、第２絶縁層２３、第２配線層２４、第３絶縁層２５、第３配線層２６、第４絶縁層２７、第２配線層２４を第１配線層２２にコンタクトするための第１のコンタクトプラグ２４ａ、第３配線層２６を第２配線層２４にコンタクトするための第２のコンタクトプラグ２６ａを具備する。
【００２２】
この場合、前記第１のコンタクトプラグ２４ａは、例えば第２配線層２４により形成されており、前記第２のコンタクトプラグ２６ａは、例えば第３配線層２６により形成されている。
【００２３】
また、図２（ａ）に示すように、第３配線層２６は、第３層配線パターン２６ｂおよび第３層配線コンタクトパターン２６ｃを有し、図２（ｂ）に示すように、第２配線層２４は、第２層配線パターン２４ｂおよび第２層配線コンタクトパターン２４ｃを有する。この場合、第３層配線パターン２６ｂは第２層配線パターン２４ｂと同じパターンであり、第３層配線コンタクトパターン２６ｃは第２層配線コンタクトパターン２４ｃと同じパターンである。なお、第２層配線パターン２４ｂと第１配線層２２の配線パターンとは通常はパターンが異なるが、
上記ＬＳＩの金属配線層のパターンをＣＡＤ（コンピュータ支援設計）により生成させる場合には、前記第３層配線パターン２６ｂは第２層配線パターン２４ｂと同じパターン、第３層配線コンタクトパターン２６ｃは第２層配線コンタクトパターン２４ｃと同じパターンを生成させればよいので、ＣＡＤのソフトウエア上の負担は少ない。
【００２４】
即ち、上記第１の実施の形態に係るＬＳＩの配線構造によれば、ＡＳＩＣ部１１とメモリ部１２とを同一チップ上に形成する場合、メモリ部１２の第２配線層２４の配線レイアウトをそのまま同じスケールで第３配線層２６に形成させ、その配線膜厚はＡＳＩＣ部１１の第３配線層２６と同じ膜厚で形成している。
【００２５】
従って、例えば最上位の金属配線層以外の金属配線層、最上位の絶縁層以外の絶縁層の表面を平坦化して形成するプロセスを採用した場合に、メモリ部１２の第２配線層２４の配線膜厚が薄くなったとしても、第３層配線パターン２６ｂにより膜厚を補っているので、第２層配線パターン２４ｂの配線抵抗の増大を抑制することが可能になる。
【００２６】
なお、前記第２層配線パターン２４ｂとして、前記メモリ部１２の動作電源を供給するための電源線のみが配置されている場合には、第２層配線パターン２４ｂの配線抵抗の増大を抑制し、その増大分に起因する電圧降下を抑制し、性能の低下を抑制することが可能になる。
【００２７】
また、前記第２層配線パターン２４ｂとして、前記メモリ部１２の動作電源を供給するための電源線およびメモリ部１２の信号を伝達するための信号線が配置されている場合には、第２層配線パターン２４の配線抵抗の増大を抑制し、その増大分に起因する電圧降下や配線遅延の増加を抑制し、性能の低下を抑制することが可能になる。この場合には、前記第３層配線パターン２６ｂとして、前記第２層配線パターン２４ｂにおける前記電源線および前記信号線のうちでメモリ部１２の動作速度を決定する信号線のみを配置してもよい。
【００２８】
なお、前記第３層配線パターン２６ｂは第２層配線パターン２４ｂと同じであり、両者は同一電位になるので、両者間の容量結合は比較的少ない。
図３は、本発明の第２の実施の形態に係るＬＳＩの金属配線構造の断面の一例を示している。図４（ａ）、（ｂ）、（ｃ）は、図３中のメモリ部の第３層配線、第２層配線および第１層配線の平面パターンの一例を示している。
【００２９】
即ち、図３および図４（ａ）、（ｂ）、（ｃ）に示すＬＳＩは、図１および図２（ａ）、（ｂ）を参照して前述したＬＳＩの金属配線構造と比べて、（１）メモリ部１２ａでは、第２層配線２４により第２層配線コンタクトパターン２４ｃのみ形成されている（第２層配線パターン２４ｂが形成されていない）、（２）メモリ部１２ａにおける第３層配線パターン２６ｂは第１配線層２２のパターンと同じである点であり、その他は同じであるので同一符号を付してその詳細な説明を省略する。
【００３０】
即ち、上記第２の実施の形態に係るＬＳＩの配線構造によれば、ＡＳＩＣ部１１とメモリ部１２ａとを同一チップ上に形成する場合、本来はメモリ部１２ａの第２配線層２４に形成される配線レイアウトを第３配線層２６に形成させ、その配線膜厚はＡＳＩＣ部１１の第３配線層と同じ膜厚で形成している。この場合、メモリ部１２ａの第２配線層２４には、メモリ部１２ａの第３配線層２６に形成されている配線レイアウトのコンタクトパターン２４ｃのみを残して形成している。そして、メモリ部１２ａの第２配線層２４に形成しているコンタクトパターン２４ｃの径は、メモリ部１２ａの第１配線層２２上のコンタクトパターンの径をＶ１とし、第２配線層２４のコンタクトパターン２４ｃのフリンジをｈ１とすれば、Ｖ１＋２＊ｈ１に設計すればよい。
【００３１】
従って、第２配線層２４の表面を平坦化して形成するプロセスを採用することによりメモリ部１２ａの第２配線層２４のコンタクトパターン２４ｃの膜厚が薄くなったとしても、第３層配線２６により膜厚を補っているので、配線抵抗の増大を抑制することが可能になる。
【００３２】
また、前記第２配線層２４のパターンはコンタクトパターン２４ｃであり、第３配線層２６／第２配線層２４のパターン対向面積および第２配線層２４／第１配線層２２のパターン対向面積はそれぞれ小さく、第３配線層２６／第１配線層２２の対向間隔は長いので、対向する配線パターン間の容量結合は前記第１の実施の形態に比べて少なくなっている。
【００３３】
図５（ａ）、（ｂ）は、本発明の第３の実施の形態に係るＬＳＩの第３層配線および第２層配線の平面パターンの一例を示している。
即ち、図５（ａ）、（ｂ）に示す配線層を有するＬＳＩは、図１および図２ （ａ）、（ｂ）を参照して前述したＬＳＩの金属配線構造と比べて、第３層配線パターン２６ｂの配線幅は、前記第２層配線パターン２４ｂの配線幅に対して変換差を有する（つまり、前記第３層配線パターン２６ｂと前記第２層配線パターン２４ｂとは配線幅が異なる）ように形成されている点が異なり、その他は同じであるので同一符号を付してその詳細な説明を省略する。
【００３４】
例えば第３配線層２６のデザインルールが第２配線層２４のデザインルールの１．２倍である場合（第２層配線パターン２４ｂの最小配線幅が例えば０．５μｍ、第３層配線パターン２６ｂの最小配線幅が例えば０．６μｍである場合）に、第３層配線パターン２６ｂとして第２層配線パターン２４ｂの配線幅の両側をそれぞれΔＴ＝０．０５μｍづづ太らせた（拡大した）配線幅を持たせている。
【００３５】
即ち、上記第３の実施の形態に係るＬＳＩの配線構造によれば、第２配線層２４のデザインルールと第３配線層２６のデザインルールとが異なる場合、それぞれの配線層のデザインルールに対応した変換差を持たせているので、デザインルールに違反しないチップ構成を実現するのに有効である。
【００３６】
次に、本発明に係るＬＳＩの配線構造の製造方法について説明する。
即ち、第４の実施の形態に係るＬＳＩの配線構造の製造方法は、例えば図１に示したように、第１のマクロセル１１領域および第２のマクロセル１２領域にそれぞれ素子を形成した後の半導体基板上にそれぞれ金属配線層からなるＮ（Ｎ≧３）層の配線層を形成する際、前記半導体基板１０上の第１絶縁層２１上に第 （Ｎ−２）配線層２２を形成する工程と、前記第（Ｎ−２）配線層上に第２絶縁層２３を形成する工程と、前記第２絶縁層上に第（Ｎ−１）配線層２４を形成する工程と、前記（Ｎ−１）配線層上に第３絶縁層２５を形成する工程と、前記第３絶縁層上に第Ｎ配線層２６を形成する工程とを具備し、前記２個のマクロセル領域のうちの一方のマクロセル領域には、第（Ｎ−２）配線層２２により形成された第（Ｎ−２）層配線パターンと、第（Ｎ−１）配線層２４により形成された第（Ｎ−１）層配線パターン２４ｂと、前記第（Ｎ−１）配線層により形成された第（Ｎ−１）層配線コンタクトパターン２４ｃと、第Ｎ配線層２６により形成され、前記第（Ｎ−１）層配線パターン２４ｂと同じパターンを有する第Ｎ層配線パターン２６ｂと、前記第Ｎ配線層２６により形成され、前記第（Ｎ−１）層配線コンタクトパターン２４ｃと同じパターンを有する第Ｎ層配線コンタクトパターン２６ｃを形成することを特徴とするものである。
【００３７】
なお、前記第Ｎ配線層２６以外の配線層および絶縁層を形成する際、配線層あるいは絶縁層の表面を平坦化する場合がある。
また、前記第（Ｎ−１）層配線パターン２４ｂとして、前記一方のマクロセル領域の動作電源を供給するための電源線のみを配置する場合と、前記第（Ｎ−１）層配線パターン２４ｂとして、前記一方のマクロセル領域の動作電源を供給するための電源線および信号伝達用の信号線を配置し、前記第Ｎ層配線パターン２６ｂとして、前記第（Ｎ−１）層配線パターン２４ｂにおける前記電源線および前記信号線のうちで動作速度を決定する信号線を配置する場合とがある。
【００３８】
また、上記第４の実施の形態において、前記第Ｎ層配線パターン２６ｂの配線幅を前記第（Ｎ−１）層配線パターン２４ｂの配線幅と異ならせるが可能である。 なお、第（Ｎ−１）層配線コンタクトパターン２４ｃを第（Ｎ−２）配線層２２のパターンに接続するための第１のコンタクトプラグ２４ａは、第２絶縁層２３にホールを開口した後の第（Ｎ−１）配線層２４の形成時に第（Ｎ−１）層配線パターン２４ｂと同時に形成してもよいが、第２絶縁層２３にホールを開口した後に埋め込みプロセスを採用して予めコンタクトプラグを埋め込むようにしてもよい。
【００３９】
上記と同様に、第Ｎ層配線コンタクトパターン２６ｃを第（Ｎ−１）配線層２４のコンタクトパターン２４ｃに接続するための第２のコンタクトプラグ２６ａは、第３絶縁層２５にホールを開口した後の第Ｎ配線層２６の形成時に第Ｎ層配線パターン２６ｂと同時に形成してもよいが、第３絶縁層２５にホールを開口した後に埋め込みプロセスを採用して予めコンタクトプラグを埋め込むようにしてもよい。
【００４０】
また、第５の実施の形態に係るＬＳＩの配線構造の製造方法は、例えば図３に示したように、第１のマクロセル１１領域および第２のマクロセル１２ａ領域にそれぞれ素子を形成した後の半導体基板上にそれぞれ金属配線層からなるＮ（Ｎ≧３）層の配線層を形成する際、前記半導体基板１０上の第１絶縁層２１上に第（Ｎ−２）配線層２２を形成する工程と、前記第（Ｎ−２）配線層上に第２絶縁層２３を形成する工程と、前記第２絶縁層上に第（Ｎ−１）配線層２４を形成する工程と、前記（Ｎ−１）配線層上に第３絶縁層２５を形成する工程と、前記第３絶縁層上に第Ｎ配線層２６を形成する工程とを具備し、前記２個のマクロセル領域のうちの一方のマクロセル領域には、第（Ｎ−２）配線層２２により形成された第（Ｎ−２）層配線パターンと、第（Ｎ−１）配線層２４により形成された第（Ｎ−１）層配線コンタクトパターン２４ｃと、第Ｎ配線層２６により形成され、第（Ｎ−２）層配線パターンと同じパターンを有する第Ｎ層配線パターン２６ｂと、前記第Ｎ配線層２６により形成され、前記第（Ｎ−１）層配線コンタクトパターン２４ｃと同じパターンを有する第Ｎ層配線コンタクトパターン２６ｃを形成することを特徴とするものである。
【００４１】
なお、前記第Ｎ配線層２６以外の配線層および絶縁層を形成する際、配線層あるいは絶縁層の表面を平坦化する場合がある。
また、前記第Ｎ層配線パターン２６ｂとして第（Ｎ−２）配線層２２のパターンと同じパターンを持たせたり、前記第Ｎ層配線パターン２６ｂの配線幅を前記第（Ｎ−２）配線層２２のパターンの配線幅と異ならせることが可能である。
【００４２】
なお、第（Ｎ−１）層配線コンタクトパターン２４ｃを第（Ｎ−２）配線層２２のパターンに接続するための第１のコンタクトプラグ２４ａは、第２絶縁層２３にホールを開口した後の第（Ｎ−１）配線層２４の形成時に第（Ｎ−１）層配線コンタクトパターン２４ｃと同時に形成してもよいが、第２絶縁層２３にホールを開口した後に埋め込みプロセスを採用して予めコンタクトプラグを埋め込むようにしてもよい。
【００４３】
上記と同様に、第Ｎ層配線コンタクトパターン２６ｃを第（Ｎ−１）配線層２４のコンタクトパターン２４ｃに接続するための第２のコンタクトプラグ２６ａは、第３絶縁層２５にホールを開口した後の第Ｎ配線層２６の形成時に第Ｎ層配線パターン２６ｂと同時に形成してもよいが、第３絶縁層２５にホールを開口した後に埋め込みプロセスを採用して予めコンタクトプラグを埋め込むようにしてもよい。
【００４４】
【発明の効果】
上述したように本発明によれば、本来必要とする金属配線層の数が相異なる複数のマクロセルを同一ＬＳＩチップ上に混載させた場合に、本来必要とする金属配線層の数が少ない方のマクロセルの配線層の配線膜厚が薄くなったとしても、その配線抵抗の増大を抑制し、その増大分に起因する電圧降下や配線遅延の増加を抑制し、性能の低下を抑制し得る半導体集積回路とその製造方法を実現することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るＬＳＩの金属配線構造の断面の一例を示す図。
【図２】図１中のメモリ部の第２層配線および第３層配線の平面パターンの一例を示す図。
【図３】本発明の第２の実施の形態に係るＬＳＩの金属配線構造の断面の一例を示す図。
【図４】図３中のメモリ部の第１層配線、第２層配線および第３層配線の平面パターンの一例を示す図。
【図５】本発明の第２の実施の形態に係るＬＳＩのメモリ部の第２層配線および第３層配線の平面パターンの一例を示す図。
【図６】ＬＳＩチップ上の隣り合う領域にＡＳＩＣ部とメモリ部とを配置して形成したパターンレイアウトの一例を示す図。
【図７】従来の技術により半導体基板上に３層配線のＡＳＩＣ部と２層配線のメモリ部を混載させたＬＳＩの金属配線構造の断面の一例を示す図。
【符号の説明】
１０…半導体基板、
１１…ＡＳＩＣ部、
１２…メモリ部、
１３…マクロ間配線、
２１…第１絶縁層、
２２…第（Ｎ−２）配線層、
２３…第２絶縁層、
２４…第（Ｎ−１）配線層、
２４ａ…第１のコンタクトフムラグ、
２４ｂ…第（Ｎ−１）層配線パターン、
２４ｃ…第（Ｎ−１）層配線コンタクトパターン、
２５…第３絶縁層、
２６…第Ｎ配線層、
２６ａ…第２のコンタクトフムラグ、
２６ｂ…第Ｎ層配線パターン、
２６ｃ…第Ｎ層配線コンタクトパターン、
２７…第３絶縁層。
Claims (23)
- 半導体基板上に形成される金属配線層の本来必要とする数が相異なる第１、第２のマクロセルが同一チップ上に混載された半導体集積回路であって、
前記半導体集積回路には前記金属配線層からなるＮ（Ｎ≧３）層の配線層が設けられ、
前記２個のマクロセルのうち本来必要とする金属配線層の数が少ない方のマクロセルは、
第（Ｎ−２）配線層により形成された第（Ｎ−２）層配線パターンと、
第（Ｎ−１）配線層により形成された第（Ｎ−１）層配線パターンと、
前記第（Ｎ−１）配線層により形成された第（Ｎ−１）層配線コンタクトパターンと、
第Ｎ配線層により形成され、前記第（Ｎ−１）層配線パターンと同じパターンを有する第Ｎ層配線パターンと、
前記第Ｎ配線層により形成され、前記第（Ｎ−１）層配線コンタクトパターンと同じパターンを有する第Ｎ層配線コンタクトパターンと、
前記第（Ｎ−１）層配線コンタクトパターンを前記第（Ｎ−２）層配線パターンに接続する第１のコンタクトプラグと、
前記第Ｎ層配線コンタクトパターンを前記第（Ｎ−１）層配線コンタクトパターンに接続する第２のコンタクトプラグとを具備することを特徴とする半導体集積回路。 - 請求項１記載の半導体集積回路において、
前記第（Ｎ−１）層配線パターンとして、前記本来必要とする金属配線層の数が少ない方のマクロセルの動作電源を供給するための電源線のみが配置されていることを特徴とする半導体集積回路。 - 請求項１記載の半導体集積回路において、
前記第（Ｎ−１）層配線パターンとして、前記本来必要とする金属配線層の数が少ない方のマクロセルの動作電源を供給するための電源線および前記本来必要とする金属配線層の数が少ない方のマクロセルの信号を伝達するための信号線が配置されており、前記第Ｎ層配線パターンとして、前記第（Ｎ−１）層配線パターンにおける前記電源線および前記信号線が配置されていることを特徴とする半導体集積回路。 - 請求項１乃至３のいずれか１項に記載の半導体集積回路において、前記第Ｎ層配線パターンと前記第（Ｎ−１）層配線パターンとは配線幅が異なることを特徴とする半導体集積回路。
- 半導体基板上に形成される金属配線層の本来必要とする数が相異なる第１、第２のマクロセルが同一チップ上に混載された半導体集積回路であって、
前記半導体集積回路には前記金属配線層からなるＮ（Ｎ≧３）層の配線層が設けられ、
前記第１、第２のマクロセルのうち本来必要とする金属配線層の数が少ない方のマクロセルは、
第（Ｎ−２）配線層により形成された第（Ｎ−２）層配線パターンと、
第（Ｎ−１）配線層により形成された第（Ｎ−１）層配線コンタクトパターンと、
第Ｎ配線層により形成された第Ｎ層配線パターンと、
前記第Ｎ配線層により形成され、前記第（Ｎ−１）層配線コンタクトパターンと同じパターンを有する第Ｎ層配線コンタクトパターンと、
前記第（Ｎ−１）層配線コンタクトパターンを前記第（Ｎ−２）層配線パターンに接続する第１のコンタクトプラグと、
前記第Ｎ層配線コンタクトパターンを前記第（Ｎ−１）層配線コンタクトパターンに接続する第２のコンタクトプラグとを具備することを特徴とする半導体集積回路。 - 請求項５記載の半導体集積回路において、
前記第Ｎ層配線パターンは第（Ｎ−２）層配線パターンと同じであることを特徴とする半導体集積回路。 - 請求項５または６記載の半導体集積回路において、
前記第Ｎ層配線パターンと前記第（Ｎ−２）層配線パターンとは配線幅が異なることを特徴とする半導体集積回路。 - 請求項１乃至７のいずれか１項に記載の半導体集積回路において、前記第１のコンタクトプラグのパターン形状が前記第２のコンタクトプラグのパターン形状よりも小さいことを特徴とする半導体集積回路。
- 請求項１乃至８のいずれか１項に記載の半導体集積回路において、前記第１のマクロセルと第２のマクロセルとを接続するためのマクロ間配線が同一配線層により形成されていることを特徴とする半導体集積回路。
- 請求項１乃至９のいずれか１項に記載の半導体集積回路において、前記２個のマクロセルの同一配線層は同じ厚さを有することを特徴とする半導体集積回路。
- 請求項１乃至９のいずれか１項に記載の半導体集積回路において、前記２個のマクロセルの同一絶縁層は同じ厚さを有することを特徴とする半導体集積回路。
- 請求項１乃至１１のいずれか１項に記載の半導体集積回路において、前記２個のマクロセルの最上位以外の金属配線層は下位の金属配線層よりも厚いことを特徴とする半導体集積回路。
- 請求項１乃至１１のいずれか１項に記載の半導体集積回路において、前記２個のマクロセルの最上位以外の金属配線層の表面は平坦化されていることを特徴とする半導体集積回路。
- 請求項１乃至１３のいずれか１項に記載の半導体集積回路において、前記本来必要とする金属配線層の数が少ない方のマクロセルはメモリ部であり、本来必要とする金属配線層の数が多い方のマクロセルはＡＳＩＣ部であることを特徴とする半導体集積回路。
- 半導体基板上に形成される金属配線層の本来必要とする数が相異なる複数種類のマクロセルが同一チップ上に混載された半導体集積回路であって、本来必要とする金属配線層の数が少ない方のマクロセルの最上位配線層が本来必要とする金属配線層の数が多い方のマクロセルの最上位配線層と同じ配線層で形成され、本来必要とする金属配線層の数が少ない方のマクロセルの最上位配線層からなる最上位配線パターンがそれよりも下位の配線層からなる配線パターンと同じパターンを有し、かつ本来必要とする金属配線層の数が少ない方のマクロセルでは最上位配線層とそれよりも下位の配線層とが接続されていることを特徴とする半導体集積回路。
- 半導体基板上に形成される金属配線層の本来必要とする数が相異なる第１のマクロセル領域および第２のマクロセル領域が同一チップ上に混載する半導体集積回路の製造に際して、
本来必要とする金属配線層の数が少ない方の一方のマクロセルの最上位配線層を本来必要とする金属配線層の数が多い方のマクロセルの最上位配線層と同じ配線層で形成し、本来必要とする金属配線層の数が少ない方のマクロセルの最上位配線層からなる最上位配線パターンがそれよりも下位の配線層からなる配線パターンと同じパターンを有するように形成すると共に本来必要とする金属配線層の数が少ない方のマクロセルの最上位配線層をそれよりも下位の配線層と接続させることを特徴とする半導体集積回路の製造方法。 - 第１のマクロセル領域および第２のマクロセル領域にそれぞれ素子を形成した後の半導体基板上にそれぞれ本来必要とする数が相異なる金属配線層からなるＮ（Ｎ≧３）層の配線層を形成する際、
前記半導体基板上の第１絶縁層上に第（Ｎ−２）配線層を形成する工程と、
前記第（Ｎ−２）配線層上に第２絶縁層を形成する工程と、
前記第２絶縁層上に第（Ｎ−１）層配線を形成する工程と、
前記（Ｎ−１）配線層上に第３絶縁層を形成する工程と、
前記第３絶縁層上に第Ｎ配線層を形成する工程
とを具備し、前記２個のマクロセル領域のうち本来必要とする金属配線層の数が少ない方のマクロセル領域には、
第（Ｎ−２）配線層により形成された第（Ｎ−２）層配線パターンと、
第（Ｎ−１）配線層により形成された第（Ｎ−１）層配線パターンと、
前記第（Ｎ−１）配線層により形成された第（Ｎ−１）層配線コンタクトパターンと、
第Ｎ配線層により形成され、前記第（Ｎ−１）層配線パターンと同じパターンを有する第Ｎ層配線パターンと、
前記第Ｎ配線層により形成され、前記第（Ｎ−１）層配線コンタクトパターンと同じパターンを有する第Ｎ層配線コンタクトパターンと、
前記第Ｎ層配線コンタクトパターンを前記第（Ｎ−１）層配線コンタクトパターンに接続するコンタクトプラグを形成することを特徴とする半導体集積回路の製造方法。 - 請求項１７記載の半導体集積回路の製造方法において、
前記第（Ｎ−１）層配線パターンとして、前記本来必要とする金属配線層の数が少ない方のマクロセル領域の動作電源を供給するための電源線のみを配置することを特徴とする半導体集積回路の製造方法。 - 請求項１７記載の半導体集積回路の製造方法において、
前記第（Ｎ−１）層配線パターンとして、前記本来必要とする金属配線層の数が少ない方のマクロセル領域の動作電源を供給するための電源線および前記本来必要とする金属配線層の数が少ない方のマクロセル領域の信号を伝達するための信号線を配置し、前記第Ｎ層配線パターンとして、前記第（Ｎ−１）層配線パターンにおける前記電源線および前記信号線を配置することを特徴とする半導体集積回路の製造方法。 - 請求項１７乃至１９のいずれか１項に記載の半導体集積回路の製造方法において、
前記第Ｎ層配線パターンの配線幅を前記第（Ｎ−１）層配線パターンの配線幅とは異ならせることを特徴とする半導体集積回路の製造方法。 - 第１のマクロセル領域および第２のマクロセル領域にそれぞれ素子を形成した後の半導体基板上にそれぞれ本来必要とする数が相異なる金属配線層からなるＮ（Ｎ≧３）層の配線層を形成する際、
前記半導体基板上の第１絶縁層上に第（Ｎ−２）配線層を形成する工程と、
前記第（Ｎ−２）配線層上に第２絶縁層を形成する工程と、
前記第２絶縁層上に第（Ｎ−１）層配線を形成する工程と、
前記（Ｎ−１）配線層上に第３絶縁層を形成する工程と、
前記第３絶縁層上に第Ｎ配線層を形成する工程
とを具備し、前記２個のマクロセル領域のうち本来必要とする金属配線層の数が少ない方のマクロセル領域には、
第（Ｎ−２）配線層により形成された第（Ｎ−２）層配線パターンと、
第（Ｎ−１）配線層により形成された第（Ｎ−１）層配線コンタクトパターンと、
第Ｎ配線層により形成され、第（Ｎ−２）層配線パターンと同じパターンを有する第Ｎ層配線パターンと、
前記第Ｎ配線層により形成され、前記第（Ｎ−１）層配線コンタクトパターンと同じパターンを有し、前記第（Ｎ−１）層配線コンタクトパターンと接続された第Ｎ層配線コンタクトパターンとを形成することを特徴とする半導体集積回路の製造方法。 - 請求項２１記載の半導体集積回路の製造方法において、
前記第Ｎ層配線パターンの配線幅を前記第（Ｎ−２）層配線パターンの配線幅とは異ならせることを特徴とする半導体集積回路の製造方法。 - 請求項１７乃至２２のいずれか１項に記載の半導体集積回路の製造方法において、前記２個のマクロセル領域のうち本来必要とする金属配線層の数が少ない方のマクロセル領域には半導体メモリを形成することを特徴とする半導体集積回路の製造方法。
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