JPH1056162A - 半導体集積回路およびその設計方法 - Google Patents

半導体集積回路およびその設計方法

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JPH1056162A
JPH1056162A JP9124432A JP12443297A JPH1056162A JP H1056162 A JPH1056162 A JP H1056162A JP 9124432 A JP9124432 A JP 9124432A JP 12443297 A JP12443297 A JP 12443297A JP H1056162 A JPH1056162 A JP H1056162A
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line group
integrated circuit
semiconductor integrated
power supply
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Yasunobu Umemoto
安伸 梅本
Yukinori Uchino
幸則 内野
Toshikazu Sei
俊和 清
Muneaki Maeno
宗昭 前野
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Original Assignee
Toshiba Corp
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Abstract

(57)【要約】 【課題】 不具合を招くことなく集積度を向上させたマ
スタースライス方式の半導体集積回路を提供する。 【解決手段】 基本ゲートセル３ａ，３ｂ上に配線チャ
ネル格子を構成する一方向の線群Ｘ０〜Ｘ１１，および
これに直交する他方向の線群Ｙ０〜Ｙ６を規定し、線群
Ｘ０〜Ｘ１１，Ｙ０〜Ｙ６に沿って金属配線層を形成す
る場合において、線群Ｘ０〜Ｘ１１，Ｙ０〜Ｙ６の少な
くとも一方は２種以上の間隔からなる線群で構成してい
る。かかる不均一なピッチを用いた配線チャネル格子を
用いることにより、配線層の設計基準と、その他の層の
設計基準との調和を図る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は複数のゲート基本
セルをあらかじめＬＳＩチップ上に形成しておき、その
上部の配線層の設計だけを追加して所望の論理回路を構
築するマスタースライス方式の半導体集積回路に関し、
配線層のパターンの微細化および集積密度の向上を図っ
た半導体集積回路の構造およびそのレイアウトの計算機
を利用した自動設計の方法に関する。
【０００２】
【従来の技術】半導体集積回路のレイアウト設計の方法
は、集積回路の規模や設計手法によってさまざまであ
る。すべての層の設計と製造を行うフルカスタムＩＣは
高性能ＩＣを大量に製造する場合に適している。一方Ａ
ＳＩＣ−ＩＣ等の配線層レベル以下を層をあらかじめ製
造しておき、要求に応じて配線層のみを設計，製造する
セミカスタムＩＣは特別の用途のＩＣを短期間に製造す
る場合に適している。またセミカスタムＩＣは設計コス
トや製造コストも安くなるという利点がある。ＡＳＩＣ
はゲートアレイあるいはマスタースライス方式とも呼ば
れるが、この種の半導体集積回路の基本セルレイアウト
の一例を図２７に示す。
【０００３】図２７に示すレイアウトは２個のゲート基
本セル３ａ，３ｂとこの間に形成されたサブストレート
・コンタクト領域４ａ，４ｂとから構成されている。各
ゲート基本セルはそれぞれ２個のソース／ドレイン拡散
領域１２，１４，４個のゲートポリシリコン領域１１と
から構成されている。図２７において、配線層を設計す
る場合の基礎となる配線チャネル格子は、例えばＸ方向
にＸ０〜Ｘ１１の１２本、Ｙ方向にＹ０〜Ｙ６の７本の
線が規定されている。このように配線チャネル格子が規
定されているゲート基本セルのレイアウトにおいて、例
えば図２８の機能ブロックレイアウトパターンに示すよ
うに、縦方向の金属配線（ＶＤＤ（高位）電源配線５
ａ，ＶＳＳ（低位）電源配線５ｂ）及び横方向の金属配
線（接続配線６）を用いてそれぞれのトランジスタ１
ａ，１ｂ，２ａ，２ｂを接続配線することにより、４入
力（Ａ，Ｂ，Ｃ，Ｄ）のＮＡＮＤゲート（Ｚ出力）が構
築される。
【０００４】このようなゲート基本セルのレイアウトに
おいて、従来技術においては配線チャネル格子のピッチ
は、レイアウトＣＡＤとの整合性を重視して一律の値も
しくはＸ方向、Ｙ方向でそれぞれ一律に規定されてい
た。配線チャネル格子のピッチの設計値は、論理機能ブ
ロックが形成される領域や配線領域における設計基準の
論理積で決められ、微細化が進むにつれて配線チャネル
格子のピッチを狭くする必要がある。
【０００５】一方、半導体集積回路の技術分野におい
て、ＬＳＩの開発は急速に進歩し、ディープサブミクロ
ン世代、サブ・クォーターミクロン世代と呼ばれる微細
加工技術の領域にさしかかっている。これらの世代では
微細化による弊害要素が顕著になってきている。たとえ
ば、電源金属配線の微細化においては、エレクトロマイ
グレーションの発生ならびに配線抵抗の増加によってチ
ップ内部のトランジスタのソース電圧降下を引き起こ
し、素子の動作に悪影響を及ぼすおそれが問題となって
きている。このため、金属配線の線幅の微細化の歩み
は、トランジスタのゲート長の微細化の歩みと比べ、１
９８０年代半ばから遅れ始めている。また、コンタクト
径の微細化によりコンタクト抵抗が増加するため、同様
に、トランジスタのソース電圧降下を引き起こし、素子
の動作速度に影響を及ぼし始めている。
【０００６】このような理由で、電源金属配線の線幅
は、常温超電導配線を使わない限り、０．３〜０．５μ
ｍ程度が材料の抵抗値による技術的限界との予想も提案
され、電源金属配線の微細化は従来技術のままでは限界
にきているといえる。特に抵抗値が現在主流のＡｌより
低いＡｇ，Ａｕ，Ｃｕ等を用いても高々微細化は２／３
程度しか改善されないと言われている。すなわち、電源
金属配線等の特定の配線以外はさらなる微細化の可能性
を有するが、電源金属配線等の特定の配線の線幅等が設
計ルールを律速することになり従来のような一律のピッ
チの配線チャネル格子では集積度を向上させることが困
難であることが明らかになってきた。
【０００７】配線チャネル格子のピッチを設計する場合
には、大きく分けて２つの場合がある。
【０００８】（ｉ）一つは、配線工程の設計基準、すな
わち配線幅と配線相互の間隔、コンタクトホール径とコ
ンタクトホール相互の間隔、多層配線におけるビアホー
ルコンタクト径とビアホールコンタクト相互の間隔等だ
けを考慮すればよい場合である。
【０００９】（ii）他の一つは、前者の設計基準にさら
に配線工程よりも前の段階、すなわち基本セルの製造工
程（基本セル工程）の設計基準を考慮して設計しなけれ
ばならない場合である。以下においては基本セルの製造
工程、すなわちゲートポリシリコンの上に層間絶縁膜を
形成する以前の工程、たとえば酸化によるフィールド酸
化膜の形成、ＣＶＤおよびＲＩＥによるゲートポリシリ
コンのパターニングの工程、イオン注入によるソース・
ドレイン領域形成の工程、ＣＶＤによる層間絶縁膜形成
の工程等の一連の工程を「基本セル工程」と呼ぶ。そし
て、層間絶縁膜が形成された以降の工程、すなわちこの
層間絶縁膜にコンタクトホールを開孔し、さらにその上
部に配線層を形成する等の後半の工程を「配線工程」と
呼ぶこととする。
【００１０】図２７に示すゲート基本セルのレイアウト
において、配線チャネル格子を構成する線Ｘ１〜Ｘ２〜
Ｘ３〜Ｘ４、Ｘ７〜Ｘ８〜Ｘ９〜Ｘ１０のピッチを規定
するためには、配線工程の設計基準のみを考慮すればよ
いことになり、上述した（ｉ）の場合となる。一方、配
線チャネル格子を構成する線Ｘ０〜Ｘ１、Ｘ４〜Ｘ５、
Ｘ６〜Ｘ７、Ｘ１０〜Ｘ１１のピッチを規定するには、
ポリシリコン領域１１に対するコンタクト余裕やポリシ
リコン領域１１とソース・ドレイン領域１２，１４との
間隔ならびにソース・ドレイン領域１２，１４に対する
コンタクト余裕の設計基準をも加えて設計する必要があ
り、上述した（ii）の場合となる。同様に配線チャネル
格子を構成する線Ｘ５〜Ｘ６、Ｘ１１〜Ｘ０のピッチを
規定するには、ポリシリコン領域１１に対するコンタク
ト余裕やポリシリコン領域１１相互の間隔の設計基準を
考慮する必要がある。ここで、Ｘ０は右側に隣接するブ
ロックの配線チャネル格子の一番左側の線である。線群
Ｙ０〜Ｙ１〜Ｙ２、Ｙ４〜Ｙ５〜Ｙ６のピッチを規定す
るには、ゲートポリシリコン領域１１に対するコンタク
ト余裕、あるいはソース・ドレイン領域１２，１４に対
するコンタクトホールとＭＯＳＦＥＴのゲート長を決め
る部分となるポリシリコン領域の最も狭い部分との間隔
の設計基準を、線群Ｙ２〜Ｙ３〜Ｙ４のピッチを規定す
るには、ソース・ドレイン領域１２，１４とサブストレ
ート・コンタクト領域４ａ，４ｂとの間隔の設計基準
を、それぞれ、配線工程の設定の設計基準に加えて考慮
する必要がある。さらに上側に隣接するブロックの配線
チャネル格子の一番下の線をＹ０とし、線群Ｙ６〜Ｙ０
のピッチを規定するには、隣接するブロックの各ソース
・ドレイン領域１４，１２の間の間隔の設計基準を、配
線工程の設計基準に加えて考慮する必要がある。これら
はいずれも上述した（ii）の場合となる。
【００１１】ゲートポリシリコン領域相互の分離の問題
や、コンタクト余裕等を考えると、通常、基本セル工程
の設計基準は小信号用の信号配線に係る配線工程の設計
基準に比べて微細化が困難である。つまり、基本セル工
程の設計基準を考慮しなければならない縦方向の線群Ｘ
０〜Ｘ１、Ｘ４〜Ｘ５、Ｘ５〜Ｘ６、Ｘ６〜Ｘ７、Ｘ１
０〜Ｘ１１、Ｘ１１〜Ｘ０のピッチ、および配線チャネ
ル格子を構成する横方向の線群Ｙ０〜Ｙ１〜Ｙ２〜Ｙ３
〜Ｙ４〜Ｙ５〜Ｙ６〜Ｙ０のピッチは、線群Ｘ１〜Ｘ２
〜Ｘ３〜Ｘ４、Ｘ７〜Ｘ８〜Ｘ９〜Ｘ１０のピッチに比
べて広く設計しなければならなくなる。したがって、配
線チャネル格子のピッチを一律に規定する場合には、配
線チャネル格子ピッチの最も大きいところで設計ルール
が規定されることになる。
【００１２】
【発明が解決しようとする課題】現在の半導体製造技術
では、次第に配線工程の設計基準と基本セル工程の設計
基準との差は顕著になってきている。つまり、小電流し
か流れない信号配線の基礎となる配線チャネル格子を構
成する線群Ｘ１〜Ｘ２〜Ｘ３〜Ｘ４、Ｘ７〜Ｘ８〜Ｘ９
〜Ｘ１０のピッチは狭くできるにもかかわらず、設計基
準の最も厳しい線群Ｙ０〜Ｙ１〜Ｙ２、Ｙ４〜Ｙ５〜Ｙ
６のピッチは狭くできないという状況が発生している。
結局、配線チャネル格子のピッチを一律にした場合は配
線チャネル格子を構成する線群Ｘ１〜Ｘ２〜Ｘ３〜Ｘ
４、Ｘ７〜Ｘ８〜Ｘ９〜Ｘ１０はピッチは大きく維持さ
れたままとなり、これ以上集積度を上げることができな
くなるという問題が明らかになってきている。すなわち
配線チャネル格子のピッチが一律に設定されている従来
技術においては、配線工程の設計基準と、基本セル工程
の設計基準との差が顕著になりつつある状況において
は、この設計基準の不調和のために半導体集積回路の集
積度を高めることが出来ないという問題が明らかになっ
てきている。また設計基準の不調和の問題以外にも、配
線材料に起因した問題もあった。すなわち配線チャネル
格子のピッチを一律に狭くすれば電源配線や大電流が流
れる信号配線も細くしなければならなくなるので、配線
抵抗やコンタクト抵抗が増大しソース電圧の降下が生じ
たり、エレクトロマイグレーション等に起因した配線不
良等が生じるために、誤動作や作動速度の低下といった
不具合を招くという問題があった。
【００１３】そこで、この発明は、上記問題点に鑑みて
なされたものであり、その目的とするところは、新たな
設計思想に基づくＣＡＤ用の配線チャネル格子を提供
し、これによる半導体集積回路を提供することである。
すなわち、回路動作に不具合を招くことがないように形
成しようとする配線の目的や種類に応じて配線幅が設定
され、集積度を向上させた半導体集積回路を提供するこ
とにある。
【００１４】本発明の他の目的は配線工程の設計基準と
基本セル工程の設計基準との較差が大きい場合において
も設計基準相互の調和を図り、無駄な占有面積を削減
し、より微細化が可能な半導体集積回路を提供すること
である。
【００１５】本発明のさらに他の目的は金属配線層中に
おけるエレクトロマイグレーションの発生を抑制し、し
かも集積密度を向上させることができる半導体集積回路
を提供することである。
【００１６】本発明のさらに他の目的は配線幅の減少に
よる電源電圧の低下を伴うことなく集積密度を向上させ
ることができる半導体集積回路を提供することである。
【００１７】本発明のさらに他の目的は半導体集積回路
の特性を高く維持しつつ容易に集積密度を向上させるこ
とが可能な、計算機を用いた自動的なパターン設計方法
を提供することである。
【００１８】
【課題を解決するための手段】そこで、本発明では、配
線チャネル格子のピッチを一律に規定せず、回路のそれ
ぞれの領域において最適化されるように、それぞれの層
の金属配線の目的や種類に対応した配線チャネル格子と
なるような新たな設計思想を導入し、配線チャネル格子
のピッチを不均一にするようにしている。より具体的に
は、半導体チップ上に複数のゲート基本セルが配列さ
れ、この基本ゲートセル上に規定されたチャネル格子に
沿って配置された金属配線によりゲート基本セルが接続
されたマスタースライス方式の半導体集積回路であっ
て、この配線チャネル格子が不均一なピッチで規定され
ていることを第１の特徴とする。「不均一なピッチ」と
は配線チャネル格子を第１の間隔を有した第１の線群と
第１の間隔より狭い第２の間隔を有した第２の線群とを
少なくとも含んで一方向の線群を構成し、この一方向の
線群と直交する他方向の線群とで格子を形成するように
構成されていることを意味する。一方向とはたとえば横
方向で、これと直交する他方向とは縦方向である。一方
向を縦方向、他方向を横方向としても良いことはもちろ
んである。直交する他方向の線群も第３の間隔を有した
第３の線群と第３の間隔より狭い第４の間隔を有した第
４の線群とを少なくとも含んで構成してもよい。さら
に、一方向（横方向）、これと直交する他方向（縦方
向）のいずれにおいても３種以上の間隔を有した線群で
構成してもよい。
【００１９】特に配線チャネル格子の内、高位電源配線
又は低位電源配線が設けられる配線チャネル格子のピッ
チを必要な値よりも配線幅が狭くならないように所定の
値に維持したまま、高位電源配線又は低位電源配線以外
の他の配線が設けられる配線チャネル格子のピッチをこ
の所定の値よりも可能な限り狭く設定できるようにして
いることが好ましい。そしてこの場合高位電源配線又は
低位電源配線の配線幅は、最小コンタクトホールを複数
個、あるいは最小コンタクトホールの複数個分の面積の
コンタクトホールを配置できる寸法を有することが好ま
しい。
【００２０】本発明の第１の特徴によれば、配線チャネ
ル格子を不均一なピッチで規定することにより、特定の
配線を所定の値に太く維持しながら他の配線の配線幅は
十分に狭くし、全体としては微細化による集積度の向上
が達成できる。このため特定の配線の電流密度を一定値
以下に担保でき、エレクトロマイグレーションが抑制さ
れる。したがって信頼性の高い半導体集積回路を提供す
ることができる。また配線抵抗による電源電圧の降下や
コンタクトホールの微小化に伴なうコンタクト抵抗等の
増大等の寄生抵抗の問題も抑制され、素子の動作速度の
低下を押えた半導体集積回路を提供することができる。
【００２１】なお、本発明の第１の特徴において、上記
不均一なピッチで規定されてなる配線チャネル格子を構
成する互いに直交する線群をゲート基本セルのＸ方向又
はＹ方向に関して対称となるようにすればフリップ配置
も容易に実現できる。また、上記の高位電源配線又は低
位電源配線は、その配線幅の中心が配線チャネル格子に
対してずれるように配置してもよい。あるいは高位電源
配線又は低位電源配線以外の特殊信号配線の配線チャネ
ル格子についてもピッチ（線の間隔）が広い格子を用い
てもよい。ここで「特殊信号配線」とはクロック配線や
アナログ信号用配線等の低抵抗、大電流等の特性が要求
される信号配線を言う。さらに本発明のピッチが広く設
定されてなる配線チャネル格子は、太い配線幅を有した
配線用の格子として用いるだけでなく、複数本分の細い
配線の配線チャネル格子として用いてもよい。
【００２２】本発明の第２の特徴は、半導体チップ上に
複数の機能ブロックが配列され、この機能ブロック間及
び機能ブロック上に配線チャネル格子が規定されて配線
領域が設けられ、配列された機能ブロックを配線チャネ
ル格子に沿って接続することにより、配線工程の変更の
みで所望の論理回路を構成するマスタースライス方式の
半導体集積回路であって、この配線チャネル格子を不均
一なピッチで規定していることである。
【００２３】本発明の第２の特徴によれば、配線チャネ
ル格子を不均一なピッチで規定することにより特定の配
線の配線幅を太く維持したままその他の配線を細くした
り、配線の本数を増やすことにより集積度の高い半導体
集積回路が提供できる。特定の配線の配線幅が太いので
エレクトロマイグレーションや電源電圧の降下も抑制さ
れ、高速、低消費電力の半導体集積回路が簡単かつ短時
間に提供できる。
【００２４】本発明の第３の特徴は、半導体チップ上に
複数のゲート基本セルのパターンを配列するステップ
と、このゲート基本セルのパターン上に配線チャネル格
子を規定するステップと、配線チャネル格子に沿って配
線層のパターンを配置して論理機能ブロックを構成する
ステップとを少なくとも含んだマスタースライス方式の
半導体集積回路の設計方法において、配線チャネル格子
が不均一なピッチで規定されていることである。
【００２５】本発明の第３の特徴によれば、配線チャネ
ル格子を不均一なピッチで規定しているので特定の配線
の配線幅のみを太くしたり、特定の場所や領域における
配線の本数を増やすことを計算機を用いて自動設計する
ことが容易となる。したがって、集積度の高い配線レイ
アウトの自動設計が短時間で安価に設計できる。つま
り、エレクトロマイグレーションや電源電圧の降下を防
止し、素子の動作速度の低下を抑えるための配線幅の所
要の値を担保した設計の要求と高集積化のための微細寸
法、微細パターンの設計の要求とが同時に満足され、調
和された半導体集積回路が簡単かつ短時間に設計でき
る。
【００２６】本発明の第４の特徴は、半導体チップ上に
複数の機能ブロックを配列するステップと、この機能ブ
ロック間及び機能ブロック上に配線チャネル格子を規定
した配線領域を設けるステップと、配列された機能ブロ
ックを配線チャネル格子に沿って接続することにより、
配線工程の変更のみで所望の論理回路を構成するステッ
プとを少なくとも含むマスタースライス方式の半導体集
積回路の設計方法であって、この配線チャネル格子を不
均一なピッチで規定していることである。
【００２７】本発明の第４の特徴によれば、配線チャネ
ル格子を不均一なピッチで規定することにより電源配線
や特定の信号配線の配線幅のみを太くし、他を細くした
り、配線の本数を増やすことが容易となる。したがって
集積度の高い半導体集積回路の計算機を用いた配線レイ
アウトが安価かつ、短時間に設計できる。また配線幅の
微細化という設計要求とエレクトロマイグレーションの
防止や配線抵抗やコンタクト抵抗に起因した電源電圧の
降下の抑制のための配線幅の所定の値への維持という設
計要求とのトレードオフ関係を解消し、一見相異なる設
計要求を同時に満足させ、調和させた半導体集積回路が
簡単かつ短時間に自動設計できる。
【００２８】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。図１〜４は本発明の第１の実施の
形態に係わる半導体集積回路の構成を示す図である。図
１は図２７と同様のゲート基本セルのレイアウトを示す
図であり、図１において図２７と同符号のものは同一物
である。図１に示すレイアウトの特徴とするところは、
設計基準の厳しい、すなわち微細寸法が困難なソース・
ドレイン領域１２，１４に対するコンタクトホールとゲ
ートポリシリコン領域１１との間の寸法の設計基準を満
たすために、配線チャネル格子を構成する横方向の線群
Ｙ０〜Ｙ１〜Ｙ２間と線群Ｙ４〜Ｙ５〜Ｙ６の間のピッ
チは所定の値に維持して他の配線チャネル格子のピッチ
はこの所定の値に比べて狭めるようにしたことにある。
所定の値とはたとえば、従来用いられているピッチ間隔
で良い。このような配線チャネル格子のピッチの設定に
おいて、図２８に示すと同様に４入力ＮＡＮＤゲートを
構築すると、図２に示すようになる。本発明の４入力Ｎ
ＡＮＤゲートは縦方向の線Ｘ８，Ｘ３，Ｘ５，Ｘ４に係
る金属配線（信号配線）の端部をそれぞれ入力端子Ａ，
Ｂ，Ｃ，Ｄとしている。入力端子Ａはゲート基本セル３
ａを構成するｎＭＯＳ１ａおよびｐＭＯＳ２ａのゲート
ポリシリコン領域１１に接続されている。入力端子Ｂは
ゲート基本セル３ａを構成するｎＭＯＳ１ｂおよびｐＭ
ＯＳ２ｂのゲートポリシリコン領域１１に接続されてい
る。入力端子Ｃはゲート基本セル３ｂを構成するｎＭＯ
Ｓ１ａおよびｐＭＯＳ２ａのゲートポリシリコン領域１
１に、入力端子Ｄはゲート基本セル３ｂを構成するｎＭ
ＯＳ１ｂおよびｐＭＯＳ２ｂのゲートポリシリコン１１
に接続されている。線Ｘ９に沿って高位電源（ＶＤＤ）
配線５ａが形成され、ｎウェル中のｐＭＯＳ２ａ，２ｂ
のソース領域１４およびサブストレート・コンタクト領
域４ｂに接続され、４つのｐＭＯＳを並列接続してい
る。線Ｘ２に沿って低位電源（ＶＳＳ）配線５ｂが形成
され、ｐウェル中の１つのｎＭＯＳ１ｂのソース領域１
２およびサブストレート・コンタクト領域４ａに接続さ
れている。線Ｘ７に沿った信号配線の端部が出力端子Ｚ
となり、この出力端子Ｚが４つのｐＭＯＳ２ａ，２ｂの
各ドレイン領域１４および１つのｎＭＯＳ１ａのソース
領域１２に接続されている。４つのｎＭＯＳ１ａ，１ｂ
は線Ｘ３に沿った配線６を用いて互いに直列接続されて
いる。図２に示す４入力ＮＡＮＤゲートの等価回路表示
が図３である。入力端子Ａ，Ｂ，Ｃ，Ｄは図示を省略し
た前段の機能ブロックに、出力端子Ｚは図示を省略した
後段の機能ブロックに所定の配線により接続されてい
る。又高位電源配線５ａ，低位電源配線５ｂは図示を省
略した他の機能ブロックの上部に延長され共通の電源配
線となっている。
【００２９】図４は図２の配線チャネル格子を構成する
線Ｙ６に沿った断面図である。図４に示すようにシリコ
ン（１００）基板３１の上部にｐウェル３２，ｎウェル
３４が形成されている。フィールド酸化膜３５によりト
ランジスタ領域が画定され、フィールド酸化膜３５の窓
部にｎＭＯＳのソース／ドレイン領域となるｎ+ 拡散層
１２，およびｐＭＯＳのソース／ドレイン領域となるｐ
+ 拡散層１４が形成されている。フィールド酸化膜３５
の上にはゲートポリシリコン領域１１が形成されてい
る。ゲートポリシリコン領域は図示を省略したゲート酸
化膜の上部から延長して形成されている。ゲートポリシ
リコン領域１１の上部にはＳｉＯ2 膜、ＰＳＧ膜、ＢＰ
ＳＧ膜等の層間絶縁膜３６が堆積されている。層間絶縁
膜３６の上部にはＡｌ，Ａｌ−Ｓｉ，Ａｌ−Ｃｕ−Ｓｉ
等の高位電源配線５ａ，低位電源配線５ｂ，信号配線６
が形成されている。これらの配線は所定のコンタクトホ
ールを介してソース・ドレイン領域１２，１４およびゲ
ートポリシリコン領域１１と電気的に接続している。
【００３０】本発明の第１の実施の形態においては配線
チャネル格子を構成している縦方向の複数の線Ｘ０〜Ｘ
１１は等間隔であるが横方向の複数の線は２種類の間隔
を有している。すなわちＹ０〜Ｙ２，およびＹ４〜Ｙ６
の間隔を規定する第１の間隔とＹ２〜Ｙ４，Ｙ６〜Ｙ０
の間隔を規定する第１の間隔より狭い第２の間隔とから
構成されている。図１の一番上に示した横方向の線Ｙ０
は上側に隣接するゲート基本セル上に規定された線であ
る。図２に示すように配線チャネル格子を構成している
縦方向の線群Ｘ０〜Ｘ１１と横方向の線群Ｙ２〜Ｙ４が
従来に比べて狭ピッチとなっているので、配線チャネル
格子のピッチを一律に規定した従来の半導体集積回路に
比べてＸ方向及びＹ方向ともにゲート基本セルの形成面
積が縮小されている。つまり本発明の第１実施の形態に
よれば、従来の集積回路に比べ２０〜５０％集積度を高
めることができる。この結果、配線工程の設計基準と基
本セル工程の設計基準との差がより顕著になるサブ・ク
ォーターミクロン世代のＬＳＩの集積度向上が可能であ
り、しかもその設計は通常のＣＡＤの技術で容易に行う
ことができる。
【００３１】図５〜７は本発明の第２の実施の形態に係
わる半導体集積回路の構成を示す図である。図５に示す
半導体集積回路の特徴とするところは、図１に示すレイ
アウトに対して、配線チャネル格子を構成する線Ｘ１〜
Ｘ２〜Ｘ３、Ｘ８〜Ｘ９〜Ｘ１０の間のピッチを広く設
計したことにある。すなわち本発明の第２の実施の形態
においては第１の間隔を有する線群Ｙ０〜Ｙ２，Ｙ４〜
Ｙ６と、第１の間隔よりも狭い線群Ｙ２〜Ｙ４，Ｙ６〜
Ｙ０によって横方向の線群が規定されていると同時に第
３の間隔を有する線群Ｘ１〜Ｘ３，Ｘ８〜Ｘ１０および
第４の間隔を有する線群Ｘ０〜Ｘ１，Ｘ３〜Ｘ８，Ｘ１
０〜Ｘ１１〜Ｘ０とによって縦方向の線群が規定されて
いる。図５の右端に示した縦方向の線Ｘ０は右側に隣接
するゲート基本セル上に規定された線である。第３の間
隔は第４の間隔よりも広い。このため図６に示すよう
に、配線チャネル格子を構成する線Ｘ２に沿って形成さ
れるＶＳＳ（低位）電源配線５ｂと、線Ｘ９に沿って形
成されるＶＤＤ（高位）電源配線５ａを太くすることが
可能である。この配線幅は配線幅方向に例えば２個の最
小サイズのコンタクトホール７を並べることができる程
度に太くすることが可能である。なお、電源配線５ａ，
５ｂに対して用いるコンタクトホールの個数ならびに大
きさは設計的事項として任意に設定でき、３個〜４個を
一列に並べることができる配線幅を設定してもよい。
【００３２】図７は図６の配線チャネル格子を構成する
線Ｙ６に沿った断面図である。図７に示すようにシリコ
ン（１００）基板３１の上部にｐウェル３２，ｎウェル
３４が形成されている。フィールド酸化膜３５によりト
ランジスタ領域が画定され、フィールド酸化膜３５の窓
部にｎＭＯＳのソース／ドレイン領域となるｎ+ 拡散層
１２，およびｐＭＯＳのソース／ドレイン領域となるｐ
+ 拡散層１４が形成されている。フィールド酸化膜３５
の上には図示を省略したゲート酸化膜の上部から延長し
て形成されたゲートポリシリコン領域１１が形成され、
さらにその上部にはＳｉＯ2 膜、ＰＳＧ膜、ＢＰＳＧ膜
等の層間絶縁膜３６が堆積されている。層間絶縁膜３６
の上面は化学的機械研磨（ＣＭＰ）等により平坦化され
ている。この層間絶縁膜３６の上部にはＡｌ，Ａｌ−Ｓ
ｉ，Ａｌ−Ｃｕ−Ｓｉ等の高位電源配線５ａ，低位電源
配線５ｂ，信号配線６が形成されている。これらの配線
はコンタクトホール中に形成されたドープド・ポリシリ
コンやＷ，Ｔｉ等の高融点金属，あるいはＷＳｉ2 等の
シリサイド等のプラグ電極３７を介してソース・ドレイ
ン領域１２，１４およびゲートポリシリコン領域１１と
電気的に接続している。
【００３３】図６および図７に示すように、電源配線の
配設領域の配線チャネル格子のピッチを他の領域の配線
チャネル格子に比べて広く設定することにより、電源配
線の配線幅を太くすることが可能となり、配線抵抗の増
加による電源電圧の低下やエレクトロマイグレーション
による配線不良を防止することができる。さらにソース
コンタクトホールの総面積を大きくできるのでソースコ
ンタクト抵抗が小さくなり、動作速度の低下を抑制する
ことができる。
【００３４】本発明の第２の実施の形態では、配線チャ
ネル格子を構成する線群Ｙ０〜Ｙ２、Ｙ４〜Ｙ６の間隔
を第１の間隔とし、電源配線に対応した線群Ｘ１〜Ｘ
３，Ｘ８〜Ｘ１０を第３の間隔として比較的広い間隔を
担保し、他の線群の間隔（第２および第４の間隔）を可
能なかぎり狭くしている。このため比較的大電流の流れ
る電源配線の配線幅を拡げると共に微小電流の流れる信
号配線の配線幅は狭くでき、配線チャネル格子のピッチ
を一律に規定する従来に比べて、所定の部分のパターン
の微細化を図り、全体としてチップ面積を縮小すること
ができる。これにより、従来では達成が困難であった、
金属配線が細いことによって招かれていた不具合の解決
と集積度の向上の双方を満足させることができる。した
がって、サブ・クォーターミクロンからナノメータオー
ダーに向いつつあるＬＳＩのさらなる集積度向上にブレ
ーク・スルーを与えることになる。つまり基本セル工程
においてはゲート長は０．１μｍの以下は可能である
が、配線工程においては配線の抵抗値から要求される線
幅、たとえば０．３〜０．５μｍ程度が限界であるとい
うような限界論を本発明は打破する。本発明の第２の実
施の形態によれば、抵抗の増加等が問題とならない微小
信号用の配線の線幅については、０．３μｍ〜０．１μ
ｍ以下の配線が容易に実現できることとなる。
【００３５】図８，９および１０は本発明の第２の実施
の形態の変形例に係わる半導体集積回路の構成を示す図
である。図８に示すゲート基本セルのレイアウトの特徴
とするところは、図５に示すレイアウトに対して、Ｘ方
向に対称性をもたせたことにある。すなわち、配線チャ
ネル格子を構成する線群Ｘ３〜Ｘ４、Ｘ７〜Ｘ８間の間
隔を線群Ｘ１〜Ｘ２〜Ｘ３、Ｘ７〜Ｘ８〜Ｘ９の間隔と
等しい第３の間隔とし広く設定し、線群Ｘ０〜Ｘ１，Ｘ
４〜Ｘ７，Ｘ１０〜Ｘ１１〜Ｘ０を第４の間隔として狭
く設定して、Ｘ方向について対称性をもたせている。こ
のような配線チャネル格子のピッチ設定を行なえば、図
９に示すような４入力ＮＡＮＤゲートが構成される。そ
して、配線チャネル格子を構成する縦方向の線群に対称
性を持たせているので、図９に示すゲートのレイアウト
に対して図１０に示すようにフリップ配置のレイアウト
が容易に実現することができ、複数のゲート基本セルを
連続して配置し所望の論理回路を構成する際に好都合で
ある。
【００３６】図１１〜１３は本発明の第３の実施の形態
に係わる半導体集積回路の構成を示す図である。図１１
に示すゲート基本セルのレイアウトの特徴とするところ
は、配線チャネル格子を構成する横方向の線群を第１の
間隔を有した線群Ｙ０〜Ｙ２，Ｙ４〜Ｙ６，第２の間隔
を有した線群Ｙ２〜Ｙ４，Ｙ６〜Ｙ０とし、縦方向の線
群を第３の間隔を有した線群Ｘ２〜Ｘ３，Ｘ８〜Ｘ９，
第４の間隔を有した線群Ｘ０〜Ｘ２，Ｘ３〜Ｘ８，Ｘ９
〜Ｘ１１〜Ｘ０とによって構成した点である。すなわち
図２に示すレイアウトに対して、線群Ｘ２〜Ｘ３、Ｘ８
〜Ｘ９間で示される第３の間隔を線群Ｘ０〜Ｘ２，Ｘ３
〜Ｘ８，Ｘ９〜Ｘ１１〜Ｘ０間が呈する第４の間隔より
も広くしたことにある。第１の間隔が第２の間隔よりも
広いことは図２と同様である。このような配線チャネル
格子において、図１２に示すように、配線チャネル格子
を構成する線Ｘ９に対して配線中心をずらしてＶＤＤ
（高位）電源配線５ａを形成し、線Ｘ２に対して配線中
心をずらしてＶＳＳ（低位）電源配線５ｂを形成してい
る。本発明の第３の実施の形態においては、第２の実施
の形態に比べて、図９に示すと同等の電源配線幅を得て
配線チャネル格子のＸ方向のサイズを縮小することがで
きる。また、本発明の第３の実施の形態においては、配
線チャネル格子のＸ方向に関して対称であるので、図１
３に示すように容易に図１２に示す配置のフリップ配置
を行うことができる。
【００３７】図１４は本発明の第３の実施の形態の変形
例に係わる半導体集積回路の構成を示す図である。図１
４に示す配線層のレイアウトの特徴とするところは、図
１１に示すゲート基本セルの領域に対して配線チャネル
格子を構成する線Ｘ９に沿った第１層の金属配線８１お
よび線Ｙ５に沿った第２層の金属配線８２を太くした多
層配線構造とすることにより電源配線だけでなく、クロ
ック信号配線や大電流が流れる信号配線等の特殊信号配
線を太くしたことある。図１４に示す第３の実施の形態
の変形例によれば、広い配線幅が求められるクロック信
号配線やアナログ回路用の信号線等の多くの電流が流れ
る信号配線等の特種信号配線のみを太くし、他の配線を
細くすることにより全体としての集積度の向上を簡単に
実現することができる。
【００３８】図１５〜１９は本発明の第４の実施の形態
に係わる第１層および第２層の金属配線を少なくとも有
した多層配線構造半導体集積回路の構成を示す図であ
る。図１５に示すゲート基本セルのレイアウトの特徴と
するところは、図１１に示すレイアウトに対して、配線
チャネル格子を構成する線群Ｙ２〜Ｙ３間及びＹ３〜Ｙ
４間のピッチを広くするために、線Ｙ２，Ｙ４をＹ３を
中心としてそれぞれ外側にずらしたＹ２′，Ｙ４′から
なる新たな配線チャネル格子を重畳的に有していること
にある。さらにこの新たな配線チャネル格子はＹ方向に
対称性を持たせるために線Ｙ０を配線チャネル格子Ｙ１
（Ｙ１′）方向にずらし、線Ｙ６を線Ｙ５（Ｙ５′）方
向にずらしている。すなわち、本発明の第４の実施の形
態においては第１，第２の間隔を有する横方向の線群Ｙ
０〜Ｙ６，第３，第４の間隔を有する縦方向の線群Ｘ０
〜Ｘ１１からなる第１の配線チャネル格子に第５の間隔
を有する線群Ｙ０´〜Ｙ２´，Ｙ４´〜Ｙ６´、第６の
間隔を有する線群Ｙ２´〜Ｙ４´および第７の間隔を有
する線群Ｙ６´〜Ｙ０´を横方向の線群とする第２の配
線チャネル格子が重畳されている。第２の配線チャネル
格子の縦方向の線群は第１の配線チャネル格子と同一で
あり、第３および第４の間隔を有する縦方向の線群から
構成されている。第１の配線チャネル格子の横方向の線
Ｙ１，Ｙ３，Ｙ５は第２の配線チャネル格子の横方向の
線Ｙ１´，Ｙ３´，Ｙ５´とそれぞれ同一の線となるよ
うに同じ位置に配置されている。
【００３９】このように異なったピッチを有した第１お
よび第２の配線チャネル格子を重畳的に設定することに
より図１６に示すように、線Ｙ３´に沿った第２層の金
属配線を太い電源補強配線９９として大電流を担保する
ような多層配線が可能になる。なお、図１６において、
通常の信号配線となる他の第２層の金属配線９０〜９
２，９４〜９６が配線チャネル格子を構成する線Ｙ０′
〜Ｙ２′，Ｙ４′〜Ｙ６′に沿って形成されている。
【００４０】図１７は第２層の下層の金属配線層となる
第１層の金属配線を示す平面図である。図１５に示すゲ
ート基本セルにおいて、４入力ＮＡＮＤゲートを構成す
る場合に、第２の配線チャネル格子の縦方向の線群Ｘ０
〜Ｘ１１及び横方向の線群Ｙ０′〜Ｙ６′を用いて第１
層の金属配線を配線し、第１の配線チャネル格子の横方
向の線群Ｙ０〜Ｙ６および縦方向の線群Ｘ０〜Ｘ１１の
交点を使用してゲート基本セルに対するコンタクトホー
ルを形成したものである。図１８は図１７に示す第１層
の金属配線のレイアウトパターンの上層に図１６に示す
第２層の金属配線のレイアウトパターンさらに重ねた多
層配線を示す平面図である。図１８に示す多層配線構造
においてレイアウトＣＡＤは配線チャネル格子を構成す
る線群のうちＸ０〜Ｘ１１、Ｙ０′〜Ｙ６′だけを考慮
すればよく、第１層と第２層の金属配線間のビアホール
コンタクトの接続も容易に行うことができる。
【００４１】図１９は図１８の第１の配線チャネル格子
を構成する線Ｙ６に沿った断面図である。図１９に示す
ようにシリコン（１００）基板３１の上部にｐウェル３
２，ｎウェル３４が形成されている。フィールド酸化膜
３５によりトランジスタ領域が画定され、フィールド酸
化膜３５の窓部にｎＭＯＳのソース／ドレイン領域とな
るｎ+ 拡散層１２，およびｐＭＯＳのソース／ドレイン
領域となるｐ+ 拡散層１４が形成されている。フィール
ド酸化膜３５の上には図示を省略したゲート酸化膜の上
部から延長して形成されたゲートポリシリコン領域１１
が形成され、さらにその上部にはＳｉＯ2 膜、ＰＳＧ
膜、ＢＰＳＧ膜等の第１の層間絶縁膜３６が堆積されて
いる。第１の層間絶縁膜３６の上面はＣＭＰ等により平
坦化されている。この第１の層間絶縁膜３６の上部には
第１層の金属配線となるＡｌ，Ａｌ−Ｓｉ，Ａｌ−Ｃｕ
−Ｓｉ等の高位電源配線５ａ，低位電源配線５ｂ，信号
配線６が形成されている。これらの第１層の金属配線は
コンタクトホール中に形成されたドープド・ポリシリコ
ン，Ｗ，Ｍｏ，Ｔｉ，あるいはＷＳｉ2 ，ＭｏＳｉ2，
ＴｉＳｉ2 等のプラグ電極３７を介してソース・ドレイ
ン領域１２，１４およびゲートポリシリコン領域１１と
電気的に接続している。高位電源配線５ａ，低位電源配
線５ｂ，信号配線６の上部にはＳｉＯ2 膜、ＰＳＧ膜、
ＢＰＳＧ膜，Ｓｉ3 Ｎ4 膜等からなる第２の層間絶縁膜
３８が形成され、第２の層間絶縁膜３８の上部には第２
層の金属配線９６が形成されている。
【００４２】図１５〜図１９に示した本発明の第４の実
施の形態によればアナログ信号配線等の大電流が流れる
信号配線やクロック信号配線等の特殊信号配線、あるい
は電源配線の配線幅を太く維持しながら、小信号用配線
であって微細化の可能な信号配線については、その配線
幅を極限まで細くした多層配線構造が容易に実現でき
る。また細くした小信号用配線に対する配線工程の設計
基準と、微細化が困難な基本セル工程の設計基準との間
のギャップが大きい場合であっても、双方の設計基準を
調和させ、全体としては、より微細化の進んだ多層配線
構造を有した半導体集積回路が実現できる。
【００４３】図２０〜２１は本発明の第５の実施の形態
に係わる多層配線構造半導体集積回路の構成を示す図で
ある。図２０に示すゲート基本セルのレイアウトの特徴
とするところは、図１１に示す第３の実施の形態のレイ
アウトに対して、配線チャネル格子を構成する線群Ｘ２
〜Ｘ３、Ｘ８〜Ｘ９の呈する第３の間隔および線群Ｙ０
〜Ｙ１〜Ｙ２、Ｙ４〜Ｙ５〜Ｙ６の呈する第１の間隔を
さらに広げたことにある。図２０に示すようなゲート基
本セルに対する配線チャネル格子の配置においては、図
２１に示すように第１層の金属配線となる電源配線５
ａ，５ｂをさらに太く配線できる。あるいは配線領域と
して使用する場合には、図２２に示すように、線群Ｘ２
とＸ３で規定される配線領域、すなわちＸ２とＸ３に沿
った第１層の金属配線５１と５３との間の領域にさらに
金属配線５２を形成することが可能となる。また、線群
Ｘ８とＸ９で規定される配線領域、すなわちＸ８とＸ９
に沿った第１層の金属配線５４と５６との間の領域にさ
らに金属配線５５を形成することが可能となる。さらに
配線チャネル格子Ｙ０とＹ１で規定される配線領域内に
新たな線分Ｙ０１′を想定し、この線分Ｙ０１´に沿っ
た第２層の配線６１を形成し、配線チャネル格子Ｙ１と
Ｙ２との間に想定された新たな線分Ｙ１２′に沿った配
線６２を形成し、配線チャネル格子Ｙ４とＹ５との間に
想定した線分Ｙ４５′に沿った配線６５を形成し、配線
チャネル格子Ｙ５とＹ６との間に想定した線分Ｙ５６′
に沿った配線６６を形成することが可能となる。このよ
うに配線領域を規定する縦方向又は横方向の線の数より
も、多くの本数の配線を配線領域に配置し、配線本数を
増やしてレイアウト効率を向上させることができる。
【００４４】このようなレイアウトは、特に配線工程と
基本セル工程の微細化の開きが多くなると有効である。
本発明の第５の実施の形態では、配線チャネル格子を構
成している線群Ｘ２〜Ｘ３、Ｘ８〜Ｘ９の有する第３の
間隔、線群Ｙ０〜Ｙ１〜Ｙ２、Ｙ４〜Ｙ５〜Ｙ６の有す
る第１の間隔を広げることによって信号配線の本数を増
やしているが、配線工程と基本セル工程との設計基準の
差がさらに顕著になると、設計基準の差に応じた余剰面
積が自動的に金属配線領域として設定されたことと等価
となるので配線チャネル格子のピッチを特別に広げるこ
となく、信号配線の本数を増やしてレイアウト効果を向
上させることができる。したがって電源配線や特殊信号
配線の線幅を一定の値に維持しつつ、微細化の可能な信
号配線を極限まで細くし、基本セル工程との設計基準が
極めて大きくなる場合においても有効な面積利用効率を
有したレイアウトが可能となる。設計基準の差によって
自動的に金属配線領域が設定されるため、特殊な場合と
しては、配線チャネル格子のピッチを均一とした場合で
も、信号配線の数を増加することは可能である。
【００４５】図２３〜２６は本発明の第６の実施の形態
に係る半導体集積回路の構成を示す図である。本発明の
第１〜第５の実施の形態においては各機能ブロックの内
部の配線について主に説明したが、本発明の第６の実施
の形態においては複数個の機能ブロックを半導体ウェー
ハ上に配列し、一つの半導体チップを構成した場合の、
機能ブロック間の相互の接続パターンについて言及す
る。
【００４６】図２３は図１，５，８，１１，１５に示し
たパターンの繰り返しパターンに等価な複数のゲート基
本セルのマトリクス状レイアウトを示す。図２３におい
てｎＭＯＳ用のｎ+ ソース・ドレイン領域１２とｐＭＯ
Ｓ用のｐ+ ソース・ドレイン領域１４とを一組として、
３組のゲート基本セルが横方向に配列されている。本発
明の第１〜第５の実施の形態と同様に上下のゲート基本
セルの間にはサブストレート・コンタクト領域４ａ，４
ｂが配置され、２つのゲート基本セルで１ブロックを構
成している。図２３は縦方向に４個のブロックが配列さ
れた図に相当し、３列×４行の機能ブロックがマトリク
ス状に示されている。したがって、全体としては２×３
×４＝２４個のゲート基本セルを配列した平面図であ
る。ただし、図２３は本発明の第６の実施の形態に係る
半導体集積回路の部分図であり、半導体チップ上のゲー
ト基本セルの個数はＬＳＩの設計仕様により任意の数に
設定しうることはもちろんである。
【００４７】図２４は図２３に示したゲート基本セル上
に複数個の機能ブロック間を接続するための金属配線を
示す図である。図２３および図２４に示すようにゲート
基本セル上には第１および第２の間隔を有する横方向の
線群と、第３および第４の間隔を有する縦方向の線群と
を互いに直交させて配線チャネル格子が構成されてい
る。機能ブロック間を相互に接続するための金属配線は
この配線チャネル格子に沿って配列される。図２４にお
いては左側の列を構成するゲート基本セルを用いて４入
力ＮＡＮＤゲート列、中央の列を構成するゲート基本セ
ルを用いてインバータ列、右側の列を構成するゲート基
本セルを用いて４入力ＮＯＲゲート列が構成されてい
る。すなわち左側には４個の４入力ＮＡＮＤゲートが縦
に配列された機能ブロック列が、中央には４個のインバ
ータが縦に配列された機能ブロック列が、右側には４個
のＮＯＲゲートが縦に配列された機能ブロック列が配置
され、全体としては３×４＝１２個の機能ブロックがマ
トリクス状に配列されている。第３と第４の間隔により
縦方向の線群を構成し配線チャネル格子としているので
ＶＤＤ（高位）電源配線５ａおよびＶＳＳ（低位）電源
配線５ｂを太くし、他の信号配線を細くすることが可能
となる。電源補強配線９７とＶＤＤ電源配線５ａとはビ
アホールコンタクト７２を介して互いに接続され、電源
補強配線９８とＶＳＳ電源配線５ｂはビアホールコンタ
クト７３を介して互いに接続されている。小信号用配線
となる細い信号配線相互の間隔もフォトリソグラフィー
技術上可能な限り狭くすることが可能である。図２５は
図２４に重ねて各機能ブロック内での配線およびコンタ
クトホール４１，４２，４３、ビアホールコンタクト７
０，７１，７２，７３を示した多層配線パターンを示
す。図２５に示すように、本発明の第６の実施の形態に
おいては、一部のコンタクトホールを金属配線からずら
して配置している。すなわち、図２３〜２５に示した第
１の配線チャネル格子とは横方向の線群のピッチが異な
る第２の配線チャネル格子を重畳的に用いている。簡略
化のために第２の配線チャネル格子は図示を省略してい
るが、金属配線，ビアホールコンタクトと一部のコンタ
クトホールを第１の配線チャネル格子に沿って、他の一
部のコンタクトホールを第２の配線チャネル格子に沿っ
て形成している。２種の配線チャネル格子を用いること
により、配線工程の設計基準と基本セル工程の設計基準
が異なる場合においてもパターンの微細化が可能とな
る。さらに、ＶＤＤ（高位）電源配線５ａおよびＶＳＳ
（低位）電源配線５ｂを太くしているので、これらの電
源配線に係るコンタクトホールの数を２倍にすることが
できる。コンタクトホールの数を２倍とすることで、実
質的なコンタクトホールの面積が増大し、コンタクトホ
ール径の微細化に伴うコンタクト抵抗の増大の問題も回
避できる。したがって半導体集積回路を微細化し、集積
度を増大させた場合においても電源電圧の低下の問題は
生じない。又電源配線を所定の太さに設定し、電流密度
を低下できるので、エレクトロマイクレーションやスト
レスマイクレーション等による電源配線の高抵抗化、断
線等の不良を心配しなくてもよい。横方向の線群の間隔
である第１および第２の間隔も設計仕様に合わせて設定
すればよく、基本セル工程と配線工程の設計基準が大き
く異なる場合においても所要なパターン余裕を保ちなが
ら、可能な限りの微細化が可能となる。
【００４８】図２６は本発明の第６の実施の形態に係る
半導体集積回路のチップの全体を示す模式的な平面図で
ある。半導体チップ１００の中央部には図２３〜２５に
示した機能ブロックを複数個ＸＹマトリクス状に配列し
て構成されたコア部２００が配置されている。半導体チ
ップ１００の周辺部にはコア部２００に電源電圧を供給
し、入力信号を供給し、出力信号を取り出すためのＩ／
Ｏセル部２２１〜２２４が配置されている。
【００４９】以上説明したように本発明の第６の実施の
形態によれば、基本セル工程と配線工程の設計基準が大
きく異なっても可能な限りの微細化が可能で、特にサブ
・クォーターミクロンのゲート長を有するＭＯＳ集積回
路のレイアウト等に有利である。又、大電流が流れる信
号配線や電源配線を太く維持できるので、配線抵抗に起
因するゲート遅延の問題もなく、高速動作、低消費電力
動作が可能な高集積密度ＬＳＩが提供できる。又エレク
トロマイグレーションやストレスマイグレーション等の
配線不良も回避できるため信頼性が高く、歩留りも向上
する。なお本発明の第６の実施の形態に係る配線チャネ
ル格子として第１〜第５の実施の形態に示したいずれの
配線チャネル格子を適用しても良いことはもちろんであ
る。
【００５０】上記のように、本発明は第１乃至第６の実
施の形態によって記載したが、この開示の一部をなす論
述及び図面はこの発明を限定するものであると理解すべ
きではない。この開示から当業者には様々な代替実施の
形態、実施例及び運用技術が明らかとなろう。このよう
に、本発明はここでは記載していない様々な実施の形態
等を包含するということを理解すべきである。したがっ
て、本発明はこの開示から妥当な特許請求の範囲の発明
特定事項によってのみ限定されるものである。
【００５１】
【発明の効果】以上説明したように、この発明によれ
ば、電源配線やクロック信号配線等の特定の配線につい
ては、その配線幅を比較的大きな値に維持することがで
きる。このためエレクトロマイグレーションや配線抵抗
に起因した電源電圧の降下、素子の動作速度の低下を抑
えつつ、他の小信号用の信号配線の配線幅やその間隔を
狭めることができる。したがって、全体的に集積度の向
上した半導体集積回路を提供することができ、その製造
歩留りや信頼性も高い。
【００５２】また本発明によれば配線工程の設計基準
と、基本セル工程の設計基準との較差が大きい場合であ
っても、その設計基準相互の調和を図り、所定のパター
ンについては微細化が可能となり、全体としての集積度
が向上できる。したがって、特にサブ・クォーターミク
ロン世代より、さらに進んだ微細化段階の半導体集積回
路のパターンの自動設計、およびこのパターンを基礎と
した半導体集積回路の製造が容易となる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係わる半導体集積
回路のゲート基本セルのレイアウトパターンを配線チャ
ネル格子と共に示す図である。
【図２】図１に示すパターン上に金属配線層を配置した
機能ブロックのレイアウトパターンを示す図である。
【図３】図２に示した機能ブロック（４入力ＮＡＮＤゲ
ート）の等価回路である。
【図４】図２に示した機能ブロックのＹ６方向に沿った
断面図である。
【図５】本発明の第２の実施の形態に係わる半導体集積
回路のゲート基本セルのレイアウトパターンを配線チャ
ネル格子と共に示す図である。
【図６】図５のパターン上に金属配線層を配置した機能
ブロックレイのアウトパターンを示す図である。
【図７】図６のＹ６方向に沿った断面図である。
【図８】本発明の第２の実施の形態の変形例に係わる半
導体集積回路のゲート基本セルのレイアウトパターンを
配線チャネル格子と共に示す図である。
【図９】図８のパターン上に金属配線を配置した機能ブ
ロックのレイアウトパターンを示す図である。
【図１０】図９をフリップ配置した機能ブロックのレイ
アウトパターンを示す図である。
【図１１】本発明の第３の実施の形態に係わる半導体集
積回路のゲート基本セルのレイアウトパターンを配線チ
ャネル格子と共に示す図である。
【図１２】図１１のパターン上に金属配線を配置した機
能ブロックのレイアウトパターンを示す図である。
【図１３】図１２をフリップ配置した機能ブロックのレ
イアウトパターンを示す図である。
【図１４】本発明の第３の実施の形態の変形例に係わる
半導体集積回路の構成を示す図である。
【図１５】本発明の第４の実施の形態に係わる半導体集
積回路のゲート基本セルのレイアウトパターンを配線チ
ャネル格子と共に示す図である。
【図１６】図１５のパターン上に配置する第２層の金属
配線の配線レイアウトパターンを示す図である。
【図１７】図１５のパターン上に配置する第１層の金属
配線からなる機能ブロックのレイアウトパターンを示す
図である。
【図１８】図１５のパターン上に第１層および第２層の
金属配線を共に示した多層配線のレイアウトパターンを
示す図である。
【図１９】図１８のＹ−６方向に沿った断面図である。
【図２０】本発明の第５の実施の形態に係わる半導体集
積回路のゲート基本セルのレイアウトパターンを配線チ
ャネル格子と共に示す図である。
【図２１】図２０のパターン上に金属配線を配置した機
能ブロックのレイアウトパターンを示す図である。
【図２２】図２０のパターン上に他の金属配線層を配置
した配線レイアウトパターンを示す図である。
【図２３】本発明の第６の実施の形態に係る半導体集積
回路のゲート基本セルのレイアウトパターンを配線チャ
ネル格子と共に示す図である。
【図２４】本発明の第６の実施の形態に係る半導体集積
回路において、複数個の機能ブロック間の接続をする金
属配線を示す図である。
【図２５】図２４に対してさらに機能ブロック内の金属
配線を加えた多層配線構造を示す図である。
【図２６】本発明の第６の実施の形態に係る半導体集積
回路のチップの全体を示す模式的な平面図である。
【図２７】ゲート基本セル上に配線チャネル格子を配置
した従来の半導体集積回路のレイアウトパターンの一部
を示す図である。
【図２８】図２７のパターン上に金属配線層を配置して
構成した機能ブロックのレイアウトパターンを示す図で
ある。
【符号の説明】
１ａ，１ｂ，２ａ，２ｂ ＭＯＳトランジスタ ３ａ，３ｂ ゲート基本セル ４ａ，４ｂ サブストレート・コンタクト領域 ５ａ，５ｂ 電源配線 ６ 接続配線 ７，４１，４２，４３ コンタクトホール １１ ゲートポリシリコン領域 １２，１４ ソース・ドレイン領域 ３１ シリコン基板 ３２ ｐウェル ３４ ｎウェル ３５ フィールド酸化膜 ３６ 層間絶縁膜（第１の層間絶縁膜） ３７ プラグ電極 ３８ 第２の層間絶縁膜 ５１〜５６ 第１層の金属配線 ６０〜６７，９０〜９２，９４〜９６ 第２層の金属配
線 ７０〜７３ ビアホールコンタクト ８１ 特殊信号配線（第１層の金属配線） ８２ 特殊信号配線（第２層の金属配線） ９７，９８，９９ 電源補強配線（第２層の金属配線） １００ 半導体チップ ２００ コア部 ２２１〜２２４ Ｉ／Ｏセル部
───────────────────────────────────────────────────── フロントページの続き (72)発明者 前野 宗昭 神奈川県川崎市幸区堀川町580番１号 株 式会社東芝半導体システム技術センター内

Claims (22)

    【特許請求の範囲】
  1. 【請求項１】 半導体チップ上に複数のゲート基本セル
    が配列され、該基本ゲートセル上に配線チャネル格子が
    規定され、該配線チャネル格子に沿って配線層が形成さ
    れたマスターライス方式の半導体集積回路であって、 該配線チャネル格子は不均一なピッチで規定されてなる
    ことを特徴とする半導体集積回路。
  2. 【請求項２】 前記不均一なピッチで規定された配線チ
    ャネル格子は第１の間隔を有した第１の線群と該第１の
    間隔より狭い第２の間隔を有した第２の線群を少なくと
    も含む一方向の線群と、該一方向の線群と直交する他方
    向の線群とからなる格子であることを特徴とする請求項
    １記載の半導体集積回路。
  3. 【請求項３】 前記直交する他方向の線群は第３の間隔
    を有した第３の線群と、該第３の間隔より狭い第４の間
    隔を有した第４の線群とを少なくとも含む線群であるこ
    とを特徴とする請求項２記載の半導体集積回路。
  4. 【請求項４】 高位電源配線又は低位電源配線が前記第
    ３の線群に沿って配置されていることを特徴とする請求
    項３記載の半導体集積回路。
  5. 【請求項５】 前記高位電源配線又は前記低位電源配線
    の配線幅は、最小コンタクトホールを複数個配線幅方向
    に並べることが可能な寸法、あるいは該最小コンタクト
    ホールの複数個分の大きさのコンタクトホールを配置で
    きる寸法を有することを特徴とする請求項４記載の半導
    体集積回路。
  6. 【請求項６】 前記配線チャネル格子は、前記一方向ま
    たは直交する他方向に関して対称であることを特徴とす
    る請求項２乃至５のいずれかに記載の半導体集積回路。
  7. 【請求項７】 前記高位電源配線又は前記低位電源配線
    は、その配線幅の中心線が前記第３の線群に対してずれ
    てなることを特徴とする請求項４乃至６のいずれかに記
    載の半導体集積回路。
  8. 【請求項８】 特殊信号配線が前記第１の線群に沿って
    配置されていることを特徴とする請求項２乃至７のいず
    れかに記載の半導体集積回路。
  9. 【請求項９】 特殊信号配線が前記第３の線群に沿って
    配置されていることを特徴とする請求項３記載の半導体
    集積回路。
  10. 【請求項１０】 前記特殊信号配線はクロック信号配線
    又は大電流が流れる信号配線であることを特徴とする請
    求項８又は９記載の半導体集積回路。
  11. 【請求項１１】 前記第１の線群で規定される配線領域
    において、前記第１の線群を構成している線の数よりも
    多い本数の配線が前記第１の線群と平行に形成されてい
    ることを特徴とする請求項２記載の半導体集積回路。
  12. 【請求項１２】 前記第３の線群で規定される配線領域
    において前記第３の線群を構成している線の数よりも多
    い本数の配線が前記第３の線群と平行に形成されている
    ことを特徴とする請求項３記載の半導体集積回路。
  13. 【請求項１３】 半導体チップ上に複数のゲート基本セ
    ルが配列され、該基本ゲートセル上に配線チャネル格子
    が規定され、該配線チャネル格子に沿って配線層が形成
    されたマスタースライス方式の半導体集積回路であっ
    て、 該配線チャネル格子は不均一なピッチを有する第１の格
    子と、該第１の格子とは異なるピッチを有した第２の格
    子とから少なくとも構成されていることを特徴とする半
    導体集積回路。
  14. 【請求項１４】 前記不均一なピッチで規定された第１
    の格子は第１の間隔を有した第１の線群と該第１の間隔
    より狭い第２の間隔を有した第２の線群を少なとも含む
    一方向の線群と、これと直交する他方向の線群とからな
    る格子であることを特徴とする請求項１３記載の半導体
    集積回路。
  15. 【請求項１５】 少なくとも一部のコンタクトホールの
    位置が前記第１の格子で規定され、配線の位置が前記第
    ２の格子で規定されていることを特徴とする請求項１４
    記載の半導体集積回路。
  16. 【請求項１６】 半導体チップ上に複数の機能ブロック
    が配列され、該機能ブロック間及び該機能ブロック上に
    規定された配線チャネル格子に沿って配線層が形成され
    たマスタースライス方式の半導体集積回路であって該配
    線チャネル格子は不均一なピッチで規定されてなること
    を特徴とする半導体集積回路。
  17. 【請求項１７】 前記不均一なピッチで規定された配線
    チャネル格子は第１の間隔を有した第１の線群と該第１
    の間隔より狭い第２の間隔を有した第２の線群を少なく
    とも含む一方向の線群と、これと直交する他方向の線群
    とからなる格子であることを特徴とする請求項１６記載
    の半導体集積回路。
  18. 【請求項１８】 前記直交する他方向の線群は第３の間
    隔を有した第３の線群と、該第３の間隔より狭い第４の
    間隔を有した第４の線群とを少なくとも含む線群である
    ことを特徴とする請求項１７記載の半導体集積回路。
  19. 【請求項１９】 高位電源配線又は低位電源配線が前記
    第３の線群に沿って配置されていることを特徴とする請
    求項１８記載の半導体集積回路。
  20. 【請求項２０】 半導体チップ上に複数のゲート基本セ
    ルパターンを配列するステップと、該ゲート基本セルパ
    ターン上に不均一なピッチを有した配線チャネル格子を
    規定するステップと、該配線チャネル格子に沿って該ゲ
    ート基本セルパターン上に第１の金属配線層のパターン
    をそれぞれレイアウトして複数の論理機能ブロックを構
    成するステップとを少なくとも含むことを特徴とする半
    導体集積回路の設計方法。
  21. 【請求項２１】 前記不均一なピッチを有した配線チャ
    ネル格子は、第１の間隔を有した第１の線群と該第１の
    間隔より狭い第２の間隔を有した第２の線群を少なくと
    も含む一方向の線群と、該一方向の線群と直交する他方
    向の線群とからなる格子であり、高位電源配線、低位電
    源配線、特殊信号配線のうち少なくとも１つを該第１の
    線群に沿って配置することを特徴とする請求項２０記載
    の半導体集積回路の設計方法。
  22. 【請求項２２】 前記論理機能ブロックを互いに接続す
    る第２の金属配線層のパターンをレイアウトするステッ
    プをさらに有することを特徴とする請求項２０記載の半
    導体集積回路の設計方法。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7134111B2 (en) 2003-05-22 2006-11-07 Nec Electronics Corporation Layout method and apparatus for arrangement of a via offset from a center axis of a conductor and semiconductor device thereof
JP2007335855A (ja) * 2006-05-18 2007-12-27 Nec Electronics Corp 配線プログラム、配線方法、配線装置、および半導体装置
US7514795B2 (en) 2004-09-30 2009-04-07 Panasonic Corporation Semiconductor integrated circuit having improved power supply wiring
JP2016503922A (ja) * 2012-12-26 2016-02-08 シノプシス， インコーポレイテッドＳｙｎ０Ｐｓｙｓ， Ｉｎｃ． パワーグリッド（ｐｇ）アライメントのためにパワーネットワーク合成（ｐｎｓ）と一体化されたシェーピング
CN109564893A (zh) * 2016-08-01 2019-04-02 株式会社索思未来 半导体芯片

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3647323B2 (ja) * 1999-07-30 2005-05-11 富士通株式会社 半導体集積回路
JP4427847B2 (ja) * 1999-11-04 2010-03-10 エルピーダメモリ株式会社 ダイナミック型ｒａｍと半導体装置
JP3534093B2 (ja) * 2001-07-31 2004-06-07 セイコーエプソン株式会社 半導体装置の設計方法並びに設計プログラム
JP4089316B2 (ja) * 2002-07-09 2008-05-28 ソニー株式会社 半導体装置およびその製造方法
US6769103B2 (en) * 2002-07-19 2004-07-27 Micron Technology, Inc. Line width check in layout database
DE102004038063A1 (de) * 2004-07-30 2006-03-23 Infineon Technologies Ag Verfahren zur Herstellung einer Standardzellenanordnung und eine Vorrichtung zur Durchführung des Verfahrens
US7325214B2 (en) * 2005-02-03 2008-01-29 United Microelectronics Corp. Method for realizing circuit layout using cell library
JP2008078363A (ja) * 2006-09-21 2008-04-03 Matsushita Electric Ind Co Ltd 可変経路配線セル、半導体集積回路およびその設計方法ならびに可変経路配線セルの形成方法
JP2008172142A (ja) * 2007-01-15 2008-07-24 Matsushita Electric Ind Co Ltd 半導体集積回路装置およびその設計方法
EP1986237A3 (de) * 2007-04-26 2010-09-15 Atmel Automotive GmbH Verfahren zur Erzeugung eines Layouts, Verwendung eines Transistorlayouts und Halbleiterschaltung
JP2008311361A (ja) * 2007-06-13 2008-12-25 Nec Electronics Corp 半導体集積回路、半導体集積回路のレイアウト設計方法、及び半導体集積回路の自動レイアウトプログラム
CN101499455B (zh) * 2008-02-02 2010-11-17 智原科技股份有限公司 应用于结构式特定用途集成电路的电源架构
CN101960583B (zh) 2009-02-17 2014-05-07 松下电器产业株式会社 半导体装置、基本单元以及半导体集成电路
US20100320558A1 (en) 2009-06-18 2010-12-23 Hsien-Chang Chang Circuit layout structure and method to scale down ic layout
US8136084B2 (en) * 2009-09-09 2012-03-13 International Business Machines Corporation Arranging through silicon vias in IC layout
JP5603768B2 (ja) * 2010-12-28 2014-10-08 株式会社東芝 半導体集積回路の配線方法、半導体回路配線装置および半導体集積回路
US9406562B2 (en) 2011-01-13 2016-08-02 GlobalFoundries, Inc. Integrated circuit and design structure having reduced through silicon via-induced stress
JP5554303B2 (ja) 2011-09-08 2014-07-23 株式会社東芝 半導体集積回路および半導体集積回路の設計方法
US9972624B2 (en) 2013-08-23 2018-05-15 Qualcomm Incorporated Layout construction for addressing electromigration
US9786663B2 (en) 2013-08-23 2017-10-10 Qualcomm Incorporated Layout construction for addressing electromigration
US9292649B2 (en) 2013-11-18 2016-03-22 Taiwan Semiconductor Manufacturing Co., Ltd. Different scaling ratio in FEOL / MOL/ BEOL
US10199283B1 (en) * 2015-02-03 2019-02-05 Pdf Solutions, Inc. Method for processing a semiconductor wager using non-contact electrical measurements indicative of a resistance through a stitch, where such measurements are obtained by scanning a pad comprised of at least three parallel conductive stripes using a moving stage with beam deflection to account for motion of the stage
US10978438B1 (en) 2015-12-16 2021-04-13 Pdf Solutions, Inc. IC with test structures and E-beam pads embedded within a contiguous standard cell area
US10163925B2 (en) * 2016-03-18 2018-12-25 Toshiba Memory Corporation Integrated circuit device
US9905553B1 (en) * 2016-04-04 2018-02-27 Pdf Solutions, Inc. Integrated circuit containing standard logic cells and library-compatible, NCEM-enabled fill cells, including at least via-open-configured, AACNT-short-configured, GATECNT-short-configured, and metal-short-configured, NCEM-enabled fill cells
CN111883478B (zh) * 2020-07-01 2024-02-09 上海华虹宏力半导体制造有限公司 1.5t sonos闪存器件的接触孔连接方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60130140A (ja) * 1983-12-17 1985-07-11 Toshiba Corp 半導体集積回路装置
JPH01251738A (ja) * 1988-03-31 1989-10-06 Toshiba Corp スタンダードセル
JP3219500B2 (ja) * 1991-12-27 2001-10-15 株式会社東芝 自動配線方法
JP3101077B2 (ja) * 1992-06-11 2000-10-23 株式会社日立製作所 半導体集積回路装置
US5636129A (en) * 1994-04-20 1997-06-03 Her; One-Hsiow A. Electrical routing through fixed sized module and variable sized channel grids
JP3286470B2 (ja) * 1994-08-09 2002-05-27 三菱電機株式会社 半導体集積回路、半導体集積回路の製造方法及びセルの配置方法
US5656834A (en) * 1994-09-19 1997-08-12 Philips Electronics North America Corporation IC standard cell designed with embedded capacitors
WO1996024904A1 (en) * 1995-02-07 1996-08-15 Silicon Valley Research, Inc. Integrated circuit layout
US5990502A (en) * 1995-12-29 1999-11-23 Lsi Logic Corporation High density gate array cell architecture with metallization routing tracks having a variable pitch
US5793643A (en) * 1996-04-30 1998-08-11 Avant| Corporation Method for handling variable width wires in a grid-based channel router
JP3638377B2 (ja) * 1996-06-07 2005-04-13 株式会社ルネサステクノロジ 半導体装置

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7134111B2 (en) 2003-05-22 2006-11-07 Nec Electronics Corporation Layout method and apparatus for arrangement of a via offset from a center axis of a conductor and semiconductor device thereof
US7587696B2 (en) 2003-05-22 2009-09-08 Nec Electronics Corporation Semiconductor device, layout method and apparatus and program
US7514795B2 (en) 2004-09-30 2009-04-07 Panasonic Corporation Semiconductor integrated circuit having improved power supply wiring
US7932610B2 (en) 2004-09-30 2011-04-26 Panasonic Corporation Semiconductor integrated circuit having improved power supply wiring
JP2007335855A (ja) * 2006-05-18 2007-12-27 Nec Electronics Corp 配線プログラム、配線方法、配線装置、および半導体装置
JP2016503922A (ja) * 2012-12-26 2016-02-08 シノプシス， インコーポレイテッドＳｙｎ０Ｐｓｙｓ， Ｉｎｃ． パワーグリッド（ｐｇ）アライメントのためにパワーネットワーク合成（ｐｎｓ）と一体化されたシェーピング
CN109564893A (zh) * 2016-08-01 2019-04-02 株式会社索思未来 半导体芯片
CN109564893B (zh) * 2016-08-01 2022-11-25 株式会社索思未来 半导体芯片

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