JP4089316B2 - 半導体装置およびその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、多層配線を備えた半導体装置に関し、詳しくは異なる配線層間において幅の広い配線と幅の狭い配線とを接続する多層配線を備えた半導体装置に関する。
【０００２】
【従来の技術】
異なる配線層間を接続する接続孔は、接続する配線幅および接続孔内に形成される配線を流れる電流により、配置数が決定される。しかしながら、幅広配線（例えば１μｍ以上の配線）と微細幅の配線（例えば０．１４μｍ程度の配線）とを接続する場合、例えば、電源線から電位固定のために微細配線で引き出す場合には、単一の接続孔にて接続される。
【０００３】
上記配線層を形成する材料および配線層間の絶縁に使用する材料は、配線ピッチのスケールダウンによる配線遅延に対応させるため、銅（Ｃｕ）に代表される低抵抗配線材料やポリアリールエーテル系樹脂（例えば、アライドシグナル社製のＦＬＡＲＥ、ダウケミカル社製のＳｉＬＫ、シューマッカー社製のＶＥ等が知られている）、炭化酸化シリコン（ＳｉＯＣ）等に代表される低誘電率絶縁材料へと移行している。
【０００４】
低抵抗材料としてのＣｕは、配線材料として広く用いられてきたアルミニウム（Ａｌ）よりもエレクトロマイグレーション耐性にも優れるとの報告もある。ただし、Ｃｕで微細配線を形成する場合、下地となる絶縁膜に対して高い選択比でＣｕをエッチングする適当なドライエッチングガスが見出されていないため、ドライエッチング方法を用いることは困難となっている。そこで、溝配線法〔例えばダマシン(Damascene)法〕によって埋め込み配線を形成するのが一般的である。特に、接続孔と配線層とを同時に埋め込む方法（例えばデュアルダマシン法）は、リソグラフィーでの合わせマージンの拡大および工程の短縮化の観点で有望とされている。
【０００５】
【発明が解決しようとする課題】
上記説明したように、配線材料はＡｌからＣｕへと移行している。図１２に示すように、線幅／接続孔径≧７なる関係を満足する幅広配線１２１に微細配線１２３を接続させるための単一の接続孔１２５を配置し、また線幅／接続孔径≧７なる関係を満足する幅広配線１２２に微細配線１２４を接続させる単一の接続孔１２６を配置したパターンを用いて、配線信頼性評価としての高温放置試験（２２５℃に５００時間放置）を行った。その結果、配線の抵抗が上昇し、最終的には、電気的導通が遮断される現象が確認された。
【０００６】
本現象の不良部分を解析した結果、図１３に示すように、接続孔１２５下層の幅広配線１２１側でＣｕの消失が確認された。また図１４に示すように、幅広配線１２１が接続孔１２５上部に配置される場合にも同様の現象が確認されており、この場合には、接続孔１２５内部でＣｕの消失が発生している。本不良に対するメカニズムは明確になっていないが、配線と絶縁膜の熱膨張係数差にともなうストレス、絶縁膜自体のストレスの影響により、密着性に乏しい箇所、例えば接続孔形成時のダメージの影響を受ける接続孔直下の配線でＣｕのマイグレーションが引き起こされ、消失に至ると推測される。また、配線幅に対する依存性が見られることから、配線の結晶成長にともなう体積収縮の影響も起因していると考えられる。
【０００７】
【課題を解決するための手段】
本発明は、上記課題を解決するためになされた半導体装置である。
【００１１】
本発明の半導体装置は、第１配線と、前記第１配線を被覆する層間絶縁膜と、前記第１配線に達するもので前記層間絶縁膜に形成された接続孔と、前記接続孔を通して前記第１配線に接続される第２配線とを備え、前記第１配線もしくは前記第２配線が一方の配線よりも幅広の配線で形成される半導体装置において、前記接続孔の最低必要数は、前記幅広の配線の幅をＷ、前記接続孔の径をＶとして、Ｗ／Ｖ＜７の場合には１個、７≦Ｗ／Ｖ＜７０の場合には２個、７０≦Ｗ／Ｖの場合には３個であるものである。
【００１２】
上記半導体装置では、本願発明により解決を図る不良の発生要因として考えられる、配線の結晶成長による体積収縮の体積収縮分が接続孔に集中すると考えられるが、上記説明したように接続孔の数を最適化することで、体積収縮量（配線幅に依存する）を吸収することができ、導通に必要とされる接続孔数が見出される。
【００１３】
図１０には、パラメータに接続孔数をとって、Ｃｕの接続孔内部と配線溝内部とを同時に埋め込みを行って形成する配線構造における第２配線と比較して幅広の第１配線での配線幅Ｗ／接続孔径Ｖの比と、高温放置試験（２２５℃に５００時間放置）での不良率との関係を示す。図１０に示すように、配線幅Ｗ／接続孔径Ｖが７を超えると、単一の接続孔では、高温放置試験により不良が発生するが、接続孔を２個配置することで不良発生を抑制することができる。また、配線幅がさらに広くなり、配線幅Ｗ／接続孔径Ｖが７０を超えた場合には、２個の接続孔を配置しても不良が発生し、３個の接続孔を配置することで不良を回避することができる。このように、配線幅に応じて複数個の接続孔を配置することで高温放置試験での不良を回避することができる。
【００１４】
本発明の半導体装置は、第１配線と、前記第１配線を被覆する層間絶縁膜と、前記第１配線に達するもので前記層間絶縁膜に形成された接続孔と、前記接続孔を通して前記第１配線に接続される第２配線とを備え、前記第１配線もしくは前記第２配線が一方の配線よりも幅広の配線で形成される半導体装置において、前記幅広の配線に連続して形成されるもので該幅広の配線よりも幅の狭い引き出し配線を備え、前記接続孔は前記引き出し配線に達するもので前記層間絶縁膜に形成されるものである。前記引き出し配線の幅をＷｓ、前記接続孔径をＶとして、Ｗｓ／Ｖ＜７を満足するとともに、前記幅広の配線から前記接続孔が配置されるまでの前記引き出し配線部分の占有面積をＳ、Ｗ／Ｖ≧７となる前記幅広の配線の幅をＷとして、Ｗ／Ｓ＜１４３μｍ-1を満足するものである。
【００１５】
上記半導体装置では、配線幅に応じた接続孔を配置できない場合の対策として、接続孔は、幅広の配線に連続して形成されたもので幅広の配線よりも幅の狭い引き出し配線部分に接続されることから、幅広の配線部分に発生していた問題が回避される。図１１には、幅広の配線の幅をＷ、引き出し配線部分における幅広の配線から接続孔が配置される部分までの面積Ｓとして、Ｗ／Ｓに対する高温放置試験（２２５℃に５００時間放置）での不良率を示す。上記面積Ｓは、幅広の配線に連続して形成されたもので幅広の配線よりも幅の狭い引き出し配線部分の幅をＷｓ、引き出し配線部分において幅広の配線から接続孔が配置される部分までの距離をＬｓとし、Ｗｓ×Ｌｓで求められる。
【００１６】
図１１に示すように、Ｗ／Ｓ≦１４３μｍ-1と設定することで、接続孔1個でも不良発生を回避することができる。このとき、幅広の配線よりも幅の狭い配線部分の幅Ｗｓは、Ｗｓ／Ｖ＜７なる関係を満足している必要がある。この理由は、前記図１０によって説明した通りである。
【００２０】
本発明の半導体装置の製造方法は、第１の配線を形成する工程と、前記第１配線上に層間絶縁膜を形成する工程と、前記層間絶縁膜に前記第１配線に達する接続孔を形成する工程と、前記層間絶縁膜上に前記接続孔内を通して前記第１配線に接続する第２配線を形成する工程とを備え、前記第１配線もしくは前記第２配線が一方の配線よりも幅広の配線で形成される半導体装置の製造方法において、前記幅広の配線の幅をＷ、前記接続孔径をＶとして、Ｗ／Ｖ＜７の場合には１個の接続孔、７≦Ｗ／Ｖ＜７０の場合には２個の接続孔、７０≦Ｗ／Ｖの場合には３個の接続孔を形成することを特徴とする。
【００２１】
上記半導体装置の製造方法では、幅広の配線の幅をＷ、接続孔の径をＶとして、Ｗ／Ｖ＜７の場合には１個、７≦Ｗ／Ｖ＜７０の場合には２個、７０≦Ｗ／Ｖの場合には３個の接続孔を形成することから、前記図１０によって説明した通り、配線幅に応じて複数個の接続孔を配置することで高温放置試験での不良を回避することができる。
【００２２】
本発明の半導体装置の製造方法は、第１の配線を形成する工程と、前記第１配線上に層間絶縁膜を形成する工程と、前記層間絶縁膜に前記第１配線に達する単一の接続孔を形成する工程と、前記層間絶縁膜上に前記接続孔内を通して前記第１配線に接続する第２配線を形成する工程とを備え、前記第１配線もしくは前記第２配線が一方の配線よりも幅広の配線で形成される半導体装置の製造方法において、前記幅広の配線とともに前記幅広の配線に連続して前記幅広の配線よりも幅の狭い引き出し配線を形成し、前記もう一方の配線は前記層間絶縁膜上に前記接続孔内を通して前記引き出し配線に接続するように形成することを特徴とする。前記引き出し配線の幅をＷｓ、前記接続孔径をＶとして、Ｗｓ／Ｖ＜７を満足するとともに、前記幅広の配線から前記接続孔が配置されるまでの前記引き出し配線部分の占有面積をＳ、Ｗ／Ｖ≧７となる前記幅広の配線の幅をＷとして、Ｗ／Ｓ＜１４３μｍ-1を満足することを特徴とする。
【００２３】
上記半導体装置の製造方法では、幅広の配線には、幅広の配線に連続して形成される幅広の配線よりも幅の狭い引き出し配線を形成し、接続孔を引き出し配線部分に接続することから、幅広の配線部分に発生していた問題が回避される。またＷｓ／Ｖ＜７を満足するとともに、Ｗ／Ｓ＜１４３μｍ-1を満足することから、前記図１１によって説明した通り、Ｗ／Ｓに対する高温放置試験での不良率が０になる。
【００２４】
【発明の実施の形態】
本発明の半導体装置に係る第１実施の形態を、図１の配線レイアウト図によって説明する。なお、説明を簡単にするために、図面では、シリコン基板に形成された素子領域や素子分離領域、層間絶縁膜等の図示は省略し、配線のみを示す。
【００２５】
図１に示すように、シリコン基板（図示せず）上には絶縁膜（図示せず）を介して第１配線層の第１配線２１、２２、２３、２４が例えばＸ方向に形成されている。この第１配線２１〜２４は、例えば銅、銅合金、アルミニウム等で形成することができる。さらに第１配線層上には層間絶縁膜（図示せず）を介して横切るように第２配線層の第２配線３１、３２、３３が例えばＹ方向に形成されている。この第２配線３１〜３３は、例えば銅、銅合金、アルミニウム等で形成することができる。
【００２６】
また上記第１配線層と第２配線層との間に形成された層間絶縁膜には、第１配線２１と第２配線３１とを接続する接続孔４１、４２が形成され、第１配線２２と第２配線３３とを接続する接続孔４３、４４、４５が形成され、第１配線２３と第２配線３４とを接続する接続孔４６が形成され、第１配線２４と第２配線３２とを接続する接続孔４７が形成されている。各接続孔４１〜４７の内部には導電性を持つ接続部が備えられている。各接続孔４１〜４７は各配線と一体に形成されたものであってもよく、または別体に形成されたものであってもよい。ここでは各第２配線と一体に形成されたものとする。したがって、接続部は第２配線と同様な材料で形成されている。
【００２７】
上記第１配線２１、２２は、第１配線の幅をＷ１、接続孔径をＶとして、７≦Ｗ１／Ｖを満足するものであり、第１配線２３、２４は、第１配線の幅をＷ１、接続孔径をＶとして、Ｗ１／Ｖ＜７を満足するものである。上記第２配線３１、３２、３３は、第２配線の幅をＷ２、接続孔径をＶとして、Ｗ２／Ｖ＜７を満足するものである。
【００２８】
上記複数の接続孔４１、４２は、その接続孔４１、４２間の距離が接続孔径Ｖの１倍以上１８倍以下の範囲内に配置される。同様に、接続孔４３、４４、４５も、それぞれの接続孔間の距離が接続孔径Ｖの１倍以上１８倍以下の範囲内に配置される。
【００２９】
第１配線に対する接続孔の最低必要数は、第１配線の幅をＷ、接続孔径をＶとして、Ｗ／Ｖ＜７の場合には１個、７≦Ｗ／Ｖ＜７０の場合には２個、７０≦Ｗ／Ｖの場合には３個となる。
【００３０】
上記半導体装置では、第１配線２１が第２配線３１よりも、また第１配線２２が第２配線３３よりも幅広の配線で形成されていても、接続孔４１〜４５のように複数に設けられていることから、不良発生確率が低下する。これは、接続孔数の増加により、例えば少なくとも２個の接続孔で配線間が接続された場合、２個の接続孔で同時に不良が発生しない限り、電気的導通が遮断されないためである。このように複数の接続孔を設けることが有効となる。
【００３１】
上記説明したように、複数個の接続孔を配置する場合、その接続孔間は一定の距離内に配置されることが望まれる。図９に、接続孔径に対する接続孔間距離の比に対する、高温放置試験（２２５℃に５００時間放置）での不良発生率（以下、不良率という）を示す。図９に示すように、複数の接続孔は、その接続孔間の距離が接続孔径の１倍以上１８倍以下の範囲内に配置されることにより、不良率が０であることがわかる。このことからして、複数の接続孔は、その接続孔間の距離が接続孔径の１倍以上１８倍以下の範囲内に配置されることが望ましい。
【００３２】
また上記半導体装置では、接続孔の数を最適化することで、体積収縮量（配線幅に依存する）を吸収することができ、導通に必要とされる接続孔数が見出される。このことは、前記図１０によって説明したように、配線幅Ｗ／接続孔径Ｖが７を超えると、単一の接続孔では、高温放置試験により不良が発生するが、接続孔を２個配置することで不良発生を抑制することができる。また、配線幅がさらに広くなり、配線幅Ｗ／接続孔径Ｖが７０を超えた場合には、２個の接続孔を配置しても不良が発生し、３個の接続孔を配置することで不良を回避することができる。このように、配線幅に応じて複数個の接続孔を配置することで高温放置試験での不良を回避することができることから言える。
【００３３】
次に、本発明の半導体装置に係る第２実施の形態を、図２の配線レイアウト図によって説明する。なお、説明を簡単にするために、図面では、シリコン基板に形成された素子領域や素子分離領域、層間絶縁膜等の図示は省略し、配線のみを示す。また、前記図１によって説明した構成部品と同様なる構成部品には同一符号を付与する。
【００３４】
図２に示すように、シリコン基板（図示せず）上には絶縁膜（図示せず）を介して第１配線層の第１配線２１、２２、２３、２４が例えばＸ方向に形成されている。第１配線２１には、第１配線２１に連続もしくは接続して形成されたもので第１配線２１よりも幅の狭い配線２５（以下、狭い配線２５という）が形成されている。また、第１配線２２には、第１配線２２に連続もしくは接続して形成されたもので第１配線２２よりも幅の狭い配線２６（以下、狭い配線２６という）が形成されている。さらに第１配線層上には層間絶縁膜（図示せず）を介して横切るように第２配線層の第２配線３１、３２、３３が例えばＹ方向に形成されている。
【００３５】
また上記第１配線層と第２配線層との間に形成された層間絶縁膜には、狭い配線２５と第２配線３１とを接続する接続孔４８が形成され、狭い配線２６と第２配線３３とを接続する接続孔４９が形成され、第１配線２３と第２配線３４とを接続する接続孔４６が形成され、第１配線２４と第２配線３２とを接続する接続孔４７が形成されている。各接続孔４６〜４９の内部には導電性を持つ接続部が備えられている。各接続孔４６〜４９は各配線と一体に形成されたものであってもよく、または別体に形成されたものであってもよい。ここでは各配線と一体に形成されたものとする。
【００３６】
上記配線構造では、上記狭い配線２５、２６の配線幅をＷｓ、接続孔４８、４９の径をＶとすると、Ｗｓ／Ｖ＜７なる関係を満足する必要があり、かつ狭い配線２５の幅をＷｓ、狭い配線２５の第１配線２１から接続孔４８が配置されている位置までの距離をＬｓとすると、狭い配線２５における第１配線２１から接続孔４８までの領域の占有面積をＳはＷｓ×Ｌｓとなる。そして、Ｗ／Ｖ≧７となる第１配線２１の幅をＷとすると、Ｗ／Ｓ＜１４３μｍ-1なる関係を満足する必要がある。狭い配線２６についても同様に、狭い配線２６における第２配線２２から接続孔４９までの領域の占有面積をＳ、Ｗ／Ｖ≧７となる第１配線２２の幅をＷとすると、Ｗ／Ｓ＜１４３μｍ-1なる関係を満足する必要がある。
【００３７】
上記構成によれば、Ｗ／Ｖ≧７となる第１配線に対して単一の接続孔で第２配線を接続させることができる。
【００３８】
また、上記図２によって説明した狭い配線は、直線的に形成されていたが、折れ線状に形成することも可能である。この一例を図３の配線レイアウト図によって説明する。なお、説明を簡単にするために、図面では、シリコン基板に形成された素子領域や素子分離領域、層間絶縁膜等の図示は省略し、配線のみを示す。また、前記図２によって説明した構成部品と同様なる構成部品には同一符号を付与する。
【００３９】
図３に示すように、幅広のＷ／Ｖ≧７となる第１配線２１、２２に連続もしくは接続される狭い配線２５、２６は、例えばＬ字形状に折れ曲げた形状に形成され、折れ曲げた先の部分に第２配線３１，３３を接続させるための接続孔４８、４９が配置されている。この場合にも、Ｗ／Ｓ＜１４３μｍ-1なる関係を満足する必要がある。この構成は、幅広の第１配線と接続孔との間に十分な距離が取れない場合には有効である。
【００４０】
また、図４に示すように、第１配線２１がＸ方向に延長形成されている場合には、上記狭い配線２５は、第１配線２１の側部よりＹ方向に形成されていてもよい。したがって、接続孔４８は、狭い配線２５と第２配線３１との間に形成される。同様に、第２配線２２がＸ方向に延長形成されている場合には、狭い配線２６は、第２配線２２の側部よりＹ方向に形成されていてもよい。したがって、接続孔４９は、狭い配線２６と第２配線３３との間に形成される。これらの場合も、前記図２によって説明したのと同様に、Ｗｓ／Ｖ＜７およびＷ／Ｓ＜１４３μｍ-1なる関係を満足する必要がある。
【００４１】
上記半導体装置では、配線幅に応じた接続孔を配置できない場合の対策として、第２配線は、第１配線に連続して形成されたもので第１配線よりも幅の狭い引き出し配線部分に接続されることから、幅広配線部分に発生していた問題が回避される。この理由は、前記図１１によって説明したとおりであり、Ｗ／Ｓ≦１４３μｍ-1と設定することで、接続孔1個でも不良発生を回避することができる。このとき、第１配線よりも幅の狭い配線部分の幅Ｗｓは、Ｗｓ／Ｖ＜７なる関係を満足している必要がある。この理由は、前記図１０によって説明した通りである。
【００４２】
次に、本発明の半導体装置の製造方法に係る実施の形態を、図５〜図８の製造工程断面図によって説明する。各製造工程図では、前記図１に示した第１配線２１と第２配線３１とが交差する部分で第２配線３１の配設方向に沿った断面を示している。なお、前記図１によって説明した構成部品と同様なる構成部品には同一符号を付与する。
【００４３】
図５の（１）に示すように、図示はしない例えばトランジスタ、キャパシタ等の素子等が形成された基板１１を覆う第１絶縁膜１２を形成する。リソグラフィー技術およびエッチング技術により、この第１絶縁膜１２の第１配線層を形成すべき個所に例えば２００ｎｍの深さの配線溝１３を形成する。ここでは幅広の配線を形成する配線溝１３ｗと微細配線を形成する配線溝１３ｎとを形成した。
【００４４】
次に、図５の（２）に示すように、第１絶縁膜１２表面および配線溝１３の内面にバリア層１４を形成する。このバリア層１４は、例えばタンタル（Ｔａ）膜を１０ｎｍの厚さに堆積して形成する。さらに例えばスパッタリングによって、銅（Ｃｕ）シード膜１５を形成する。銅シード膜１５は、例えば銅を８０ｎｍの厚さに堆積して形成する。次いで電解めっき法によって、銅（Ｃｕ）めっき層１６を第１絶縁膜１２上に例えば７００ｎｍの厚さに堆積する。
【００４５】
次いで、図５の（３）に示すように、化学的機械研磨（以下ＣＭＰという、ＣＭＰはChemical Mechanical Polishingの略）技術により、第１絶縁膜１２表面が露出するまで、研磨を行い、第１絶縁膜１２表面の余分な銅およびバリア層１４を除去して、配線溝１３内にバリア層１４を介して銅を残し、配線溝１３ｗに第１配線層の第１配線２１を形成し、配線溝１３ｎに第１配線２３を形成する。ここで説明する図５〜図８は第１配線２１、２３の幅方向断面を示している。このように形成される第１配線のうち、第１配線２１は幅広の配線であり、後に形成される接続孔の径をＶとし、第１配線２１の幅をＷとした場合、Ｗ／Ｖ≧７なる関係を満たすものである。また第１配線２３は、後に形成される接続孔の径をＶとし、第１配線２３の幅をＷとした場合、Ｗ／Ｖ＜７なる関係を満たす配線である。
【００４６】
次いで、図６の（４）に示すように、第１絶縁膜１２上に第１配線２１を覆う銅の拡散防止膜５１を形成する。この拡散防止膜５１は、例えば炭化シリコン（ＳｉＣ）膜を５０ｎｍの厚さに成膜して形成する。その後、第２配線層が形成される第２絶縁層５２を例えば酸化シリコン系材料、もしくはポリアリールエーテル系樹脂、炭化酸化シリコン（ＳｉＯＣ）等に代表される低誘電率絶縁材料を用いて例えば６００ｎｍの厚さに形成する。
【００４７】
続いて、図６の（５）に示すように、リソグラフィー技術およびエッチング技術によって、第１配線２１に達する接続孔４１、４２を形成する。このとき、接続孔４１、４２の底部には、最低限、銅の拡散防止膜５１が残存していることが望ましい。また、第１／第２配線層間の接続孔数は、Ｗ／Ｖ≧７なる関係を満たす第１配線の幅Ｗ、接続孔径Ｖとして、Ｗ／Ｖ＜７の場合には１個、７≦Ｗ／Ｖ＜７０の場合には２個、７０≦Ｗ／Ｖの場合には３個となる。また、Ｗ／Ｖ≧７なる関係を満たす第１配線２１に対して複数の接続孔が形成される場合には、複数の接続孔は、その接続孔間の距離が接続孔径の１倍以上１８倍以下の範囲内に配置されている。なお、図示はされていないが、第１配線２３に接続される接続孔も上記接続孔４１、４２と同時に形成される。
【００４８】
次いで、図７の（６）に示すように、第２絶縁膜５２とエッチング選択比がとれる埋め込み材料５３を、例えば塗布により接続孔４２、４２内に埋め込む。このとき、埋め込み材料５３は、第２絶縁膜５２上にも形成される。その後、埋め込み材料５３上にレジストを塗布し、リソグラフィー技術により第２配線層が形成される領域を開口したレジストパターン５４を形成する。
【００４９】
続いて、上記レジストパターン５４をマスクにして、エッチング技術により埋め込み材料５３および第２絶縁膜５２を加工し、図７の（７）に示すように、第２配線層が形成される配線溝（図面では代表して配線溝５５を示す）を形成するとともに、第１配線層との接続孔を再び開口する。このとき、配線溝５５は例えば３００ｎｍの深さになるように加工した。図面では第１配線２１に達する接続孔４１、４２を示している。図示はしていないが、第１配線２３に達する接続孔およびその接続孔に接続される配線溝も同時に形成されている。その際、接続孔４２、４２底部に形成されている拡散防止膜５１も除去する。
【００５０】
次に、図８の（８）に示すように、第２配線層を形成するために、配線溝５５の内面、接続孔４２、４２の内面および第２絶縁膜５２上にバリア層５６を形成する。このバリア層５６は、例えばタンタル（Ｔａ）膜を２０ｎｍの厚さに堆積して形成する。さらに例えばスパッタリングによって、銅（Ｃｕ）シード膜５７を形成する。銅シード膜５７は、例えば銅を８０ｎｍの厚さに堆積して形成する。次いで電解めっき法によって、銅（Ｃｕ）めっき層５８を第１絶縁膜１２上に例えば８００ｎｍの厚さに堆積する。
【００５１】
次いで、図８の（９）に示すように、ＣＭＰ技術により、第２絶縁膜５２表面が露出するまで、研磨を行い、第２絶縁膜５２表面の余分な銅およびバリア層５６を除去して、配線溝５５および接続孔４１、４２内にバリア層５６を介して銅を残し、配線溝５５および接続孔４１、４２内に第２配線層の第２配線３１を形成する。このように形成される第２配線３１は、接続孔４１、４２の径をＶとし、第２配線３１の幅をＷとした場合、Ｗ／Ｖ＜７なる関係を満たす配線である。
【００５２】
以降、図示はしないが、上記説明したのと同様な方法によって、絶縁膜、配線層を形成することで、多層配線を形成することができる。
【００５３】
上記図５〜図８によって説明した製造方法において、前記図２〜図４によって説明した引き出し配線２５、２６を形成する場合には、第１配線２１、２２とともに、第１配線２１、２２に連続して第１配線２１、２２よりも幅の狭い引き出し配線２５、２６を形成すればよい。この場合には、第１配線２１に着目すると、引き出し配線２５の幅をＷｓ、接続孔４８の径をＶとして、Ｗｓ／Ｖ＜７を満足するとともに、第１配線２１から接続孔４８が配置されるまでの引き出し配線２５部分の占有面積をＳ、Ｗ／Ｖ≧７となる第１配線２１の幅をＷとして、Ｗ／Ｓ＜１４３μｍ-1なる関係を満足する必要がある。第２配線２２に形成される引き出し配線２６についても同様に、Ｗｓ／Ｖ＜７を満足するとともに、Ｗ／Ｓ＜１４３μｍ-1なる関係を満足する必要がある。
【００５４】
上記半導体装置の製造方法では、第１配線２１、２２を第２配線３１、３３よりも幅広の配線で形成しても、複数の接続孔４１〜４５を設けることから、接続孔部分における不良発生確率が低減された半導体装置が製造される。これは、接続孔数を増加させたことにより、例えば少なくとも２個の接続孔で配線間が接続された場合、２個の接続孔に同時に不良が発生しないと、電気的導通が遮断されないためである。このように複数の接続孔を形成することが有効となる。
【００５５】
また複数個の接続孔４１、４２および接続孔４３〜４５を配置する場合、その接続孔間は一定の距離内に配置されることが望まれる。この理由は、前記図９によって説明した通りである。
【００５６】
上記半導体装置の製造方法では、第１配線の幅をＷ、接続孔の径をＶとして、Ｗ／Ｖ＜７の場合には１個、７≦Ｗ／Ｖ＜７０の場合には２個、７０≦Ｗ／Ｖの場合には３個の接続孔を形成することから、前記図１０によって説明した通り、配線幅に応じて複数個の接続孔を配置することで高温放置試験での不良を回避することができる。
【００５７】
また、第１配線に連続して形成される第１配線よりも幅の狭い引き出し配線を形成し、接続孔をこの引き出し配線部分に接続する製造方法であっても、幅広の配線部分に発生していた問題が回避される。またＷｓ／Ｖ＜７を満足するとともに、Ｗ／Ｓ＜１４３μｍ-1を満足することから、前記図１１によって説明した通り、Ｗ／Ｓに対する高温放置試験での不良率が０になる。
【００５８】
上記各実施の形態では、下層側に幅広の配線を形成した例を説明したが、本発明は、上層側の配線が幅広の配線で形成されている場合にも、同様に適用することができる。
【００５９】
【発明の効果】
以上、説明したように本発明の半導体装置によれば、配線幅に応じ、幅広の配線への接続孔の数の調整もしくは接続孔を配置する位置の調整を行う程度で、幅広の配線に接続された接続孔部分で生じているＣｕ消失現象を回避することができるので、信頼性の高い半導体装置を提供することができる。また、幅広の配線の接続孔部分でのＣｕ消失対策として、接続孔の数による対応と、接続孔を配置する配線側での対応の２種類を有する点は、ＬＳＩ設計への制約を最小限にとどめる効果を奏する。
【００６０】
本発明の半導体装置の製造方法によれば、配線幅に応じ、幅広の配線への接続孔の数の調整もしくは接続孔を配置する位置の調整を行う程度で、幅広の配線に接続された接続孔部分で生じているＣｕ消失現象を回避することができるので、信頼性の高い半導体装置を製造することができる。また、幅広の配線の接続孔部分でのＣｕ消失対策として、接続孔の数による対応と、接続孔を配置する配線側での対応の２種類を有する点は、ＬＳＩ設計への制約を最小限にとどめる効果を奏する。
【図面の簡単な説明】
【図１】本発明の半導体装置に係る第１実施の形態を示す配線レイアウト図である。
【図２】本発明の半導体装置に係る第２実施の形態を示す配線レイアウト図である。
【図３】本発明の半導体装置に係る第２実施の形態の変形例を示す配線レイアウト図である。
【図４】本発明の半導体装置に係る第２実施の形態の別の変形例を示す配線レイアウト図である。
【図５】本発明の半導体装置の製造方法に係る実施の形態を示す製造工程断面図である。
【図６】本発明の半導体装置の製造方法に係る実施の形態を示す製造工程断面図である。
【図７】本発明の半導体装置の製造方法に係る実施の形態を示す製造工程断面図である。
【図８】本発明の半導体装置の製造方法に係る実施の形態を示す製造工程断面図である。
【図９】不良率と接続孔間距離／接続孔径との関係図である。
【図１０】不良率と第１配線幅Ｗ／接続孔径Ｖとの関係図である。
【図１１】不良率と第１配線幅Ｗ／（引き出し配線における第１配線から接続孔までの面積Ｓ）との関係図である。
【図１２】従来の半導体装置に係る配線接続構造を示す配線レイアウト図である。
【図１３】不良部分の解析結果を説明する概略構成断面図である。
【図１４】不良部分の解析結果を説明する概略構成断面図である。
【符号の説明】
２１，２２…第１配線、４１，４２，４３，４４，４５…接続孔、３１，３３…第２配線
【発明の属する技術分野】
本発明は、多層配線を備えた半導体装置に関し、詳しくは異なる配線層間において幅の広い配線と幅の狭い配線とを接続する多層配線を備えた半導体装置に関する。
【０００２】
【従来の技術】
異なる配線層間を接続する接続孔は、接続する配線幅および接続孔内に形成される配線を流れる電流により、配置数が決定される。しかしながら、幅広配線（例えば１μｍ以上の配線）と微細幅の配線（例えば０．１４μｍ程度の配線）とを接続する場合、例えば、電源線から電位固定のために微細配線で引き出す場合には、単一の接続孔にて接続される。
【０００３】
上記配線層を形成する材料および配線層間の絶縁に使用する材料は、配線ピッチのスケールダウンによる配線遅延に対応させるため、銅（Ｃｕ）に代表される低抵抗配線材料やポリアリールエーテル系樹脂（例えば、アライドシグナル社製のＦＬＡＲＥ、ダウケミカル社製のＳｉＬＫ、シューマッカー社製のＶＥ等が知られている）、炭化酸化シリコン（ＳｉＯＣ）等に代表される低誘電率絶縁材料へと移行している。
【０００４】
低抵抗材料としてのＣｕは、配線材料として広く用いられてきたアルミニウム（Ａｌ）よりもエレクトロマイグレーション耐性にも優れるとの報告もある。ただし、Ｃｕで微細配線を形成する場合、下地となる絶縁膜に対して高い選択比でＣｕをエッチングする適当なドライエッチングガスが見出されていないため、ドライエッチング方法を用いることは困難となっている。そこで、溝配線法〔例えばダマシン(Damascene)法〕によって埋め込み配線を形成するのが一般的である。特に、接続孔と配線層とを同時に埋め込む方法（例えばデュアルダマシン法）は、リソグラフィーでの合わせマージンの拡大および工程の短縮化の観点で有望とされている。
【０００５】
【発明が解決しようとする課題】
上記説明したように、配線材料はＡｌからＣｕへと移行している。図１２に示すように、線幅／接続孔径≧７なる関係を満足する幅広配線１２１に微細配線１２３を接続させるための単一の接続孔１２５を配置し、また線幅／接続孔径≧７なる関係を満足する幅広配線１２２に微細配線１２４を接続させる単一の接続孔１２６を配置したパターンを用いて、配線信頼性評価としての高温放置試験（２２５℃に５００時間放置）を行った。その結果、配線の抵抗が上昇し、最終的には、電気的導通が遮断される現象が確認された。
【０００６】
本現象の不良部分を解析した結果、図１３に示すように、接続孔１２５下層の幅広配線１２１側でＣｕの消失が確認された。また図１４に示すように、幅広配線１２１が接続孔１２５上部に配置される場合にも同様の現象が確認されており、この場合には、接続孔１２５内部でＣｕの消失が発生している。本不良に対するメカニズムは明確になっていないが、配線と絶縁膜の熱膨張係数差にともなうストレス、絶縁膜自体のストレスの影響により、密着性に乏しい箇所、例えば接続孔形成時のダメージの影響を受ける接続孔直下の配線でＣｕのマイグレーションが引き起こされ、消失に至ると推測される。また、配線幅に対する依存性が見られることから、配線の結晶成長にともなう体積収縮の影響も起因していると考えられる。
【０００７】
【課題を解決するための手段】
本発明は、上記課題を解決するためになされた半導体装置である。
【００１１】
本発明の半導体装置は、第１配線と、前記第１配線を被覆する層間絶縁膜と、前記第１配線に達するもので前記層間絶縁膜に形成された接続孔と、前記接続孔を通して前記第１配線に接続される第２配線とを備え、前記第１配線もしくは前記第２配線が一方の配線よりも幅広の配線で形成される半導体装置において、前記接続孔の最低必要数は、前記幅広の配線の幅をＷ、前記接続孔の径をＶとして、Ｗ／Ｖ＜７の場合には１個、７≦Ｗ／Ｖ＜７０の場合には２個、７０≦Ｗ／Ｖの場合には３個であるものである。
【００１２】
上記半導体装置では、本願発明により解決を図る不良の発生要因として考えられる、配線の結晶成長による体積収縮の体積収縮分が接続孔に集中すると考えられるが、上記説明したように接続孔の数を最適化することで、体積収縮量（配線幅に依存する）を吸収することができ、導通に必要とされる接続孔数が見出される。
【００１３】
図１０には、パラメータに接続孔数をとって、Ｃｕの接続孔内部と配線溝内部とを同時に埋め込みを行って形成する配線構造における第２配線と比較して幅広の第１配線での配線幅Ｗ／接続孔径Ｖの比と、高温放置試験（２２５℃に５００時間放置）での不良率との関係を示す。図１０に示すように、配線幅Ｗ／接続孔径Ｖが７を超えると、単一の接続孔では、高温放置試験により不良が発生するが、接続孔を２個配置することで不良発生を抑制することができる。また、配線幅がさらに広くなり、配線幅Ｗ／接続孔径Ｖが７０を超えた場合には、２個の接続孔を配置しても不良が発生し、３個の接続孔を配置することで不良を回避することができる。このように、配線幅に応じて複数個の接続孔を配置することで高温放置試験での不良を回避することができる。
【００１４】
本発明の半導体装置は、第１配線と、前記第１配線を被覆する層間絶縁膜と、前記第１配線に達するもので前記層間絶縁膜に形成された接続孔と、前記接続孔を通して前記第１配線に接続される第２配線とを備え、前記第１配線もしくは前記第２配線が一方の配線よりも幅広の配線で形成される半導体装置において、前記幅広の配線に連続して形成されるもので該幅広の配線よりも幅の狭い引き出し配線を備え、前記接続孔は前記引き出し配線に達するもので前記層間絶縁膜に形成されるものである。前記引き出し配線の幅をＷｓ、前記接続孔径をＶとして、Ｗｓ／Ｖ＜７を満足するとともに、前記幅広の配線から前記接続孔が配置されるまでの前記引き出し配線部分の占有面積をＳ、Ｗ／Ｖ≧７となる前記幅広の配線の幅をＷとして、Ｗ／Ｓ＜１４３μｍ-1を満足するものである。
【００１５】
上記半導体装置では、配線幅に応じた接続孔を配置できない場合の対策として、接続孔は、幅広の配線に連続して形成されたもので幅広の配線よりも幅の狭い引き出し配線部分に接続されることから、幅広の配線部分に発生していた問題が回避される。図１１には、幅広の配線の幅をＷ、引き出し配線部分における幅広の配線から接続孔が配置される部分までの面積Ｓとして、Ｗ／Ｓに対する高温放置試験（２２５℃に５００時間放置）での不良率を示す。上記面積Ｓは、幅広の配線に連続して形成されたもので幅広の配線よりも幅の狭い引き出し配線部分の幅をＷｓ、引き出し配線部分において幅広の配線から接続孔が配置される部分までの距離をＬｓとし、Ｗｓ×Ｌｓで求められる。
【００１６】
図１１に示すように、Ｗ／Ｓ≦１４３μｍ-1と設定することで、接続孔1個でも不良発生を回避することができる。このとき、幅広の配線よりも幅の狭い配線部分の幅Ｗｓは、Ｗｓ／Ｖ＜７なる関係を満足している必要がある。この理由は、前記図１０によって説明した通りである。
【００２０】
本発明の半導体装置の製造方法は、第１の配線を形成する工程と、前記第１配線上に層間絶縁膜を形成する工程と、前記層間絶縁膜に前記第１配線に達する接続孔を形成する工程と、前記層間絶縁膜上に前記接続孔内を通して前記第１配線に接続する第２配線を形成する工程とを備え、前記第１配線もしくは前記第２配線が一方の配線よりも幅広の配線で形成される半導体装置の製造方法において、前記幅広の配線の幅をＷ、前記接続孔径をＶとして、Ｗ／Ｖ＜７の場合には１個の接続孔、７≦Ｗ／Ｖ＜７０の場合には２個の接続孔、７０≦Ｗ／Ｖの場合には３個の接続孔を形成することを特徴とする。
【００２１】
上記半導体装置の製造方法では、幅広の配線の幅をＷ、接続孔の径をＶとして、Ｗ／Ｖ＜７の場合には１個、７≦Ｗ／Ｖ＜７０の場合には２個、７０≦Ｗ／Ｖの場合には３個の接続孔を形成することから、前記図１０によって説明した通り、配線幅に応じて複数個の接続孔を配置することで高温放置試験での不良を回避することができる。
【００２２】
本発明の半導体装置の製造方法は、第１の配線を形成する工程と、前記第１配線上に層間絶縁膜を形成する工程と、前記層間絶縁膜に前記第１配線に達する単一の接続孔を形成する工程と、前記層間絶縁膜上に前記接続孔内を通して前記第１配線に接続する第２配線を形成する工程とを備え、前記第１配線もしくは前記第２配線が一方の配線よりも幅広の配線で形成される半導体装置の製造方法において、前記幅広の配線とともに前記幅広の配線に連続して前記幅広の配線よりも幅の狭い引き出し配線を形成し、前記もう一方の配線は前記層間絶縁膜上に前記接続孔内を通して前記引き出し配線に接続するように形成することを特徴とする。前記引き出し配線の幅をＷｓ、前記接続孔径をＶとして、Ｗｓ／Ｖ＜７を満足するとともに、前記幅広の配線から前記接続孔が配置されるまでの前記引き出し配線部分の占有面積をＳ、Ｗ／Ｖ≧７となる前記幅広の配線の幅をＷとして、Ｗ／Ｓ＜１４３μｍ-1を満足することを特徴とする。
【００２３】
上記半導体装置の製造方法では、幅広の配線には、幅広の配線に連続して形成される幅広の配線よりも幅の狭い引き出し配線を形成し、接続孔を引き出し配線部分に接続することから、幅広の配線部分に発生していた問題が回避される。またＷｓ／Ｖ＜７を満足するとともに、Ｗ／Ｓ＜１４３μｍ-1を満足することから、前記図１１によって説明した通り、Ｗ／Ｓに対する高温放置試験での不良率が０になる。
【００２４】
【発明の実施の形態】
本発明の半導体装置に係る第１実施の形態を、図１の配線レイアウト図によって説明する。なお、説明を簡単にするために、図面では、シリコン基板に形成された素子領域や素子分離領域、層間絶縁膜等の図示は省略し、配線のみを示す。
【００２５】
図１に示すように、シリコン基板（図示せず）上には絶縁膜（図示せず）を介して第１配線層の第１配線２１、２２、２３、２４が例えばＸ方向に形成されている。この第１配線２１〜２４は、例えば銅、銅合金、アルミニウム等で形成することができる。さらに第１配線層上には層間絶縁膜（図示せず）を介して横切るように第２配線層の第２配線３１、３２、３３が例えばＹ方向に形成されている。この第２配線３１〜３３は、例えば銅、銅合金、アルミニウム等で形成することができる。
【００２６】
また上記第１配線層と第２配線層との間に形成された層間絶縁膜には、第１配線２１と第２配線３１とを接続する接続孔４１、４２が形成され、第１配線２２と第２配線３３とを接続する接続孔４３、４４、４５が形成され、第１配線２３と第２配線３４とを接続する接続孔４６が形成され、第１配線２４と第２配線３２とを接続する接続孔４７が形成されている。各接続孔４１〜４７の内部には導電性を持つ接続部が備えられている。各接続孔４１〜４７は各配線と一体に形成されたものであってもよく、または別体に形成されたものであってもよい。ここでは各第２配線と一体に形成されたものとする。したがって、接続部は第２配線と同様な材料で形成されている。
【００２７】
上記第１配線２１、２２は、第１配線の幅をＷ１、接続孔径をＶとして、７≦Ｗ１／Ｖを満足するものであり、第１配線２３、２４は、第１配線の幅をＷ１、接続孔径をＶとして、Ｗ１／Ｖ＜７を満足するものである。上記第２配線３１、３２、３３は、第２配線の幅をＷ２、接続孔径をＶとして、Ｗ２／Ｖ＜７を満足するものである。
【００２８】
上記複数の接続孔４１、４２は、その接続孔４１、４２間の距離が接続孔径Ｖの１倍以上１８倍以下の範囲内に配置される。同様に、接続孔４３、４４、４５も、それぞれの接続孔間の距離が接続孔径Ｖの１倍以上１８倍以下の範囲内に配置される。
【００２９】
第１配線に対する接続孔の最低必要数は、第１配線の幅をＷ、接続孔径をＶとして、Ｗ／Ｖ＜７の場合には１個、７≦Ｗ／Ｖ＜７０の場合には２個、７０≦Ｗ／Ｖの場合には３個となる。
【００３０】
上記半導体装置では、第１配線２１が第２配線３１よりも、また第１配線２２が第２配線３３よりも幅広の配線で形成されていても、接続孔４１〜４５のように複数に設けられていることから、不良発生確率が低下する。これは、接続孔数の増加により、例えば少なくとも２個の接続孔で配線間が接続された場合、２個の接続孔で同時に不良が発生しない限り、電気的導通が遮断されないためである。このように複数の接続孔を設けることが有効となる。
【００３１】
上記説明したように、複数個の接続孔を配置する場合、その接続孔間は一定の距離内に配置されることが望まれる。図９に、接続孔径に対する接続孔間距離の比に対する、高温放置試験（２２５℃に５００時間放置）での不良発生率（以下、不良率という）を示す。図９に示すように、複数の接続孔は、その接続孔間の距離が接続孔径の１倍以上１８倍以下の範囲内に配置されることにより、不良率が０であることがわかる。このことからして、複数の接続孔は、その接続孔間の距離が接続孔径の１倍以上１８倍以下の範囲内に配置されることが望ましい。
【００３２】
また上記半導体装置では、接続孔の数を最適化することで、体積収縮量（配線幅に依存する）を吸収することができ、導通に必要とされる接続孔数が見出される。このことは、前記図１０によって説明したように、配線幅Ｗ／接続孔径Ｖが７を超えると、単一の接続孔では、高温放置試験により不良が発生するが、接続孔を２個配置することで不良発生を抑制することができる。また、配線幅がさらに広くなり、配線幅Ｗ／接続孔径Ｖが７０を超えた場合には、２個の接続孔を配置しても不良が発生し、３個の接続孔を配置することで不良を回避することができる。このように、配線幅に応じて複数個の接続孔を配置することで高温放置試験での不良を回避することができることから言える。
【００３３】
次に、本発明の半導体装置に係る第２実施の形態を、図２の配線レイアウト図によって説明する。なお、説明を簡単にするために、図面では、シリコン基板に形成された素子領域や素子分離領域、層間絶縁膜等の図示は省略し、配線のみを示す。また、前記図１によって説明した構成部品と同様なる構成部品には同一符号を付与する。
【００３４】
図２に示すように、シリコン基板（図示せず）上には絶縁膜（図示せず）を介して第１配線層の第１配線２１、２２、２３、２４が例えばＸ方向に形成されている。第１配線２１には、第１配線２１に連続もしくは接続して形成されたもので第１配線２１よりも幅の狭い配線２５（以下、狭い配線２５という）が形成されている。また、第１配線２２には、第１配線２２に連続もしくは接続して形成されたもので第１配線２２よりも幅の狭い配線２６（以下、狭い配線２６という）が形成されている。さらに第１配線層上には層間絶縁膜（図示せず）を介して横切るように第２配線層の第２配線３１、３２、３３が例えばＹ方向に形成されている。
【００３５】
また上記第１配線層と第２配線層との間に形成された層間絶縁膜には、狭い配線２５と第２配線３１とを接続する接続孔４８が形成され、狭い配線２６と第２配線３３とを接続する接続孔４９が形成され、第１配線２３と第２配線３４とを接続する接続孔４６が形成され、第１配線２４と第２配線３２とを接続する接続孔４７が形成されている。各接続孔４６〜４９の内部には導電性を持つ接続部が備えられている。各接続孔４６〜４９は各配線と一体に形成されたものであってもよく、または別体に形成されたものであってもよい。ここでは各配線と一体に形成されたものとする。
【００３６】
上記配線構造では、上記狭い配線２５、２６の配線幅をＷｓ、接続孔４８、４９の径をＶとすると、Ｗｓ／Ｖ＜７なる関係を満足する必要があり、かつ狭い配線２５の幅をＷｓ、狭い配線２５の第１配線２１から接続孔４８が配置されている位置までの距離をＬｓとすると、狭い配線２５における第１配線２１から接続孔４８までの領域の占有面積をＳはＷｓ×Ｌｓとなる。そして、Ｗ／Ｖ≧７となる第１配線２１の幅をＷとすると、Ｗ／Ｓ＜１４３μｍ-1なる関係を満足する必要がある。狭い配線２６についても同様に、狭い配線２６における第２配線２２から接続孔４９までの領域の占有面積をＳ、Ｗ／Ｖ≧７となる第１配線２２の幅をＷとすると、Ｗ／Ｓ＜１４３μｍ-1なる関係を満足する必要がある。
【００３７】
上記構成によれば、Ｗ／Ｖ≧７となる第１配線に対して単一の接続孔で第２配線を接続させることができる。
【００３８】
また、上記図２によって説明した狭い配線は、直線的に形成されていたが、折れ線状に形成することも可能である。この一例を図３の配線レイアウト図によって説明する。なお、説明を簡単にするために、図面では、シリコン基板に形成された素子領域や素子分離領域、層間絶縁膜等の図示は省略し、配線のみを示す。また、前記図２によって説明した構成部品と同様なる構成部品には同一符号を付与する。
【００３９】
図３に示すように、幅広のＷ／Ｖ≧７となる第１配線２１、２２に連続もしくは接続される狭い配線２５、２６は、例えばＬ字形状に折れ曲げた形状に形成され、折れ曲げた先の部分に第２配線３１，３３を接続させるための接続孔４８、４９が配置されている。この場合にも、Ｗ／Ｓ＜１４３μｍ-1なる関係を満足する必要がある。この構成は、幅広の第１配線と接続孔との間に十分な距離が取れない場合には有効である。
【００４０】
また、図４に示すように、第１配線２１がＸ方向に延長形成されている場合には、上記狭い配線２５は、第１配線２１の側部よりＹ方向に形成されていてもよい。したがって、接続孔４８は、狭い配線２５と第２配線３１との間に形成される。同様に、第２配線２２がＸ方向に延長形成されている場合には、狭い配線２６は、第２配線２２の側部よりＹ方向に形成されていてもよい。したがって、接続孔４９は、狭い配線２６と第２配線３３との間に形成される。これらの場合も、前記図２によって説明したのと同様に、Ｗｓ／Ｖ＜７およびＷ／Ｓ＜１４３μｍ-1なる関係を満足する必要がある。
【００４１】
上記半導体装置では、配線幅に応じた接続孔を配置できない場合の対策として、第２配線は、第１配線に連続して形成されたもので第１配線よりも幅の狭い引き出し配線部分に接続されることから、幅広配線部分に発生していた問題が回避される。この理由は、前記図１１によって説明したとおりであり、Ｗ／Ｓ≦１４３μｍ-1と設定することで、接続孔1個でも不良発生を回避することができる。このとき、第１配線よりも幅の狭い配線部分の幅Ｗｓは、Ｗｓ／Ｖ＜７なる関係を満足している必要がある。この理由は、前記図１０によって説明した通りである。
【００４２】
次に、本発明の半導体装置の製造方法に係る実施の形態を、図５〜図８の製造工程断面図によって説明する。各製造工程図では、前記図１に示した第１配線２１と第２配線３１とが交差する部分で第２配線３１の配設方向に沿った断面を示している。なお、前記図１によって説明した構成部品と同様なる構成部品には同一符号を付与する。
【００４３】
図５の（１）に示すように、図示はしない例えばトランジスタ、キャパシタ等の素子等が形成された基板１１を覆う第１絶縁膜１２を形成する。リソグラフィー技術およびエッチング技術により、この第１絶縁膜１２の第１配線層を形成すべき個所に例えば２００ｎｍの深さの配線溝１３を形成する。ここでは幅広の配線を形成する配線溝１３ｗと微細配線を形成する配線溝１３ｎとを形成した。
【００４４】
次に、図５の（２）に示すように、第１絶縁膜１２表面および配線溝１３の内面にバリア層１４を形成する。このバリア層１４は、例えばタンタル（Ｔａ）膜を１０ｎｍの厚さに堆積して形成する。さらに例えばスパッタリングによって、銅（Ｃｕ）シード膜１５を形成する。銅シード膜１５は、例えば銅を８０ｎｍの厚さに堆積して形成する。次いで電解めっき法によって、銅（Ｃｕ）めっき層１６を第１絶縁膜１２上に例えば７００ｎｍの厚さに堆積する。
【００４５】
次いで、図５の（３）に示すように、化学的機械研磨（以下ＣＭＰという、ＣＭＰはChemical Mechanical Polishingの略）技術により、第１絶縁膜１２表面が露出するまで、研磨を行い、第１絶縁膜１２表面の余分な銅およびバリア層１４を除去して、配線溝１３内にバリア層１４を介して銅を残し、配線溝１３ｗに第１配線層の第１配線２１を形成し、配線溝１３ｎに第１配線２３を形成する。ここで説明する図５〜図８は第１配線２１、２３の幅方向断面を示している。このように形成される第１配線のうち、第１配線２１は幅広の配線であり、後に形成される接続孔の径をＶとし、第１配線２１の幅をＷとした場合、Ｗ／Ｖ≧７なる関係を満たすものである。また第１配線２３は、後に形成される接続孔の径をＶとし、第１配線２３の幅をＷとした場合、Ｗ／Ｖ＜７なる関係を満たす配線である。
【００４６】
次いで、図６の（４）に示すように、第１絶縁膜１２上に第１配線２１を覆う銅の拡散防止膜５１を形成する。この拡散防止膜５１は、例えば炭化シリコン（ＳｉＣ）膜を５０ｎｍの厚さに成膜して形成する。その後、第２配線層が形成される第２絶縁層５２を例えば酸化シリコン系材料、もしくはポリアリールエーテル系樹脂、炭化酸化シリコン（ＳｉＯＣ）等に代表される低誘電率絶縁材料を用いて例えば６００ｎｍの厚さに形成する。
【００４７】
続いて、図６の（５）に示すように、リソグラフィー技術およびエッチング技術によって、第１配線２１に達する接続孔４１、４２を形成する。このとき、接続孔４１、４２の底部には、最低限、銅の拡散防止膜５１が残存していることが望ましい。また、第１／第２配線層間の接続孔数は、Ｗ／Ｖ≧７なる関係を満たす第１配線の幅Ｗ、接続孔径Ｖとして、Ｗ／Ｖ＜７の場合には１個、７≦Ｗ／Ｖ＜７０の場合には２個、７０≦Ｗ／Ｖの場合には３個となる。また、Ｗ／Ｖ≧７なる関係を満たす第１配線２１に対して複数の接続孔が形成される場合には、複数の接続孔は、その接続孔間の距離が接続孔径の１倍以上１８倍以下の範囲内に配置されている。なお、図示はされていないが、第１配線２３に接続される接続孔も上記接続孔４１、４２と同時に形成される。
【００４８】
次いで、図７の（６）に示すように、第２絶縁膜５２とエッチング選択比がとれる埋め込み材料５３を、例えば塗布により接続孔４２、４２内に埋め込む。このとき、埋め込み材料５３は、第２絶縁膜５２上にも形成される。その後、埋め込み材料５３上にレジストを塗布し、リソグラフィー技術により第２配線層が形成される領域を開口したレジストパターン５４を形成する。
【００４９】
続いて、上記レジストパターン５４をマスクにして、エッチング技術により埋め込み材料５３および第２絶縁膜５２を加工し、図７の（７）に示すように、第２配線層が形成される配線溝（図面では代表して配線溝５５を示す）を形成するとともに、第１配線層との接続孔を再び開口する。このとき、配線溝５５は例えば３００ｎｍの深さになるように加工した。図面では第１配線２１に達する接続孔４１、４２を示している。図示はしていないが、第１配線２３に達する接続孔およびその接続孔に接続される配線溝も同時に形成されている。その際、接続孔４２、４２底部に形成されている拡散防止膜５１も除去する。
【００５０】
次に、図８の（８）に示すように、第２配線層を形成するために、配線溝５５の内面、接続孔４２、４２の内面および第２絶縁膜５２上にバリア層５６を形成する。このバリア層５６は、例えばタンタル（Ｔａ）膜を２０ｎｍの厚さに堆積して形成する。さらに例えばスパッタリングによって、銅（Ｃｕ）シード膜５７を形成する。銅シード膜５７は、例えば銅を８０ｎｍの厚さに堆積して形成する。次いで電解めっき法によって、銅（Ｃｕ）めっき層５８を第１絶縁膜１２上に例えば８００ｎｍの厚さに堆積する。
【００５１】
次いで、図８の（９）に示すように、ＣＭＰ技術により、第２絶縁膜５２表面が露出するまで、研磨を行い、第２絶縁膜５２表面の余分な銅およびバリア層５６を除去して、配線溝５５および接続孔４１、４２内にバリア層５６を介して銅を残し、配線溝５５および接続孔４１、４２内に第２配線層の第２配線３１を形成する。このように形成される第２配線３１は、接続孔４１、４２の径をＶとし、第２配線３１の幅をＷとした場合、Ｗ／Ｖ＜７なる関係を満たす配線である。
【００５２】
以降、図示はしないが、上記説明したのと同様な方法によって、絶縁膜、配線層を形成することで、多層配線を形成することができる。
【００５３】
上記図５〜図８によって説明した製造方法において、前記図２〜図４によって説明した引き出し配線２５、２６を形成する場合には、第１配線２１、２２とともに、第１配線２１、２２に連続して第１配線２１、２２よりも幅の狭い引き出し配線２５、２６を形成すればよい。この場合には、第１配線２１に着目すると、引き出し配線２５の幅をＷｓ、接続孔４８の径をＶとして、Ｗｓ／Ｖ＜７を満足するとともに、第１配線２１から接続孔４８が配置されるまでの引き出し配線２５部分の占有面積をＳ、Ｗ／Ｖ≧７となる第１配線２１の幅をＷとして、Ｗ／Ｓ＜１４３μｍ-1なる関係を満足する必要がある。第２配線２２に形成される引き出し配線２６についても同様に、Ｗｓ／Ｖ＜７を満足するとともに、Ｗ／Ｓ＜１４３μｍ-1なる関係を満足する必要がある。
【００５４】
上記半導体装置の製造方法では、第１配線２１、２２を第２配線３１、３３よりも幅広の配線で形成しても、複数の接続孔４１〜４５を設けることから、接続孔部分における不良発生確率が低減された半導体装置が製造される。これは、接続孔数を増加させたことにより、例えば少なくとも２個の接続孔で配線間が接続された場合、２個の接続孔に同時に不良が発生しないと、電気的導通が遮断されないためである。このように複数の接続孔を形成することが有効となる。
【００５５】
また複数個の接続孔４１、４２および接続孔４３〜４５を配置する場合、その接続孔間は一定の距離内に配置されることが望まれる。この理由は、前記図９によって説明した通りである。
【００５６】
上記半導体装置の製造方法では、第１配線の幅をＷ、接続孔の径をＶとして、Ｗ／Ｖ＜７の場合には１個、７≦Ｗ／Ｖ＜７０の場合には２個、７０≦Ｗ／Ｖの場合には３個の接続孔を形成することから、前記図１０によって説明した通り、配線幅に応じて複数個の接続孔を配置することで高温放置試験での不良を回避することができる。
【００５７】
また、第１配線に連続して形成される第１配線よりも幅の狭い引き出し配線を形成し、接続孔をこの引き出し配線部分に接続する製造方法であっても、幅広の配線部分に発生していた問題が回避される。またＷｓ／Ｖ＜７を満足するとともに、Ｗ／Ｓ＜１４３μｍ-1を満足することから、前記図１１によって説明した通り、Ｗ／Ｓに対する高温放置試験での不良率が０になる。
【００５８】
上記各実施の形態では、下層側に幅広の配線を形成した例を説明したが、本発明は、上層側の配線が幅広の配線で形成されている場合にも、同様に適用することができる。
【００５９】
【発明の効果】
以上、説明したように本発明の半導体装置によれば、配線幅に応じ、幅広の配線への接続孔の数の調整もしくは接続孔を配置する位置の調整を行う程度で、幅広の配線に接続された接続孔部分で生じているＣｕ消失現象を回避することができるので、信頼性の高い半導体装置を提供することができる。また、幅広の配線の接続孔部分でのＣｕ消失対策として、接続孔の数による対応と、接続孔を配置する配線側での対応の２種類を有する点は、ＬＳＩ設計への制約を最小限にとどめる効果を奏する。
【００６０】
本発明の半導体装置の製造方法によれば、配線幅に応じ、幅広の配線への接続孔の数の調整もしくは接続孔を配置する位置の調整を行う程度で、幅広の配線に接続された接続孔部分で生じているＣｕ消失現象を回避することができるので、信頼性の高い半導体装置を製造することができる。また、幅広の配線の接続孔部分でのＣｕ消失対策として、接続孔の数による対応と、接続孔を配置する配線側での対応の２種類を有する点は、ＬＳＩ設計への制約を最小限にとどめる効果を奏する。
【図面の簡単な説明】
【図１】本発明の半導体装置に係る第１実施の形態を示す配線レイアウト図である。
【図２】本発明の半導体装置に係る第２実施の形態を示す配線レイアウト図である。
【図３】本発明の半導体装置に係る第２実施の形態の変形例を示す配線レイアウト図である。
【図４】本発明の半導体装置に係る第２実施の形態の別の変形例を示す配線レイアウト図である。
【図５】本発明の半導体装置の製造方法に係る実施の形態を示す製造工程断面図である。
【図６】本発明の半導体装置の製造方法に係る実施の形態を示す製造工程断面図である。
【図７】本発明の半導体装置の製造方法に係る実施の形態を示す製造工程断面図である。
【図８】本発明の半導体装置の製造方法に係る実施の形態を示す製造工程断面図である。
【図９】不良率と接続孔間距離／接続孔径との関係図である。
【図１０】不良率と第１配線幅Ｗ／接続孔径Ｖとの関係図である。
【図１１】不良率と第１配線幅Ｗ／（引き出し配線における第１配線から接続孔までの面積Ｓ）との関係図である。
【図１２】従来の半導体装置に係る配線接続構造を示す配線レイアウト図である。
【図１３】不良部分の解析結果を説明する概略構成断面図である。
【図１４】不良部分の解析結果を説明する概略構成断面図である。
【符号の説明】
２１，２２…第１配線、４１，４２，４３，４４，４５…接続孔、３１，３３…第２配線
Claims (4)
- 第１配線と、
前記第１配線を被覆する層間絶縁膜と、
前記第１配線に達するもので前記層間絶縁膜に形成された接続孔と、
前記接続孔を通して前記第１配線に接続される第２配線とを備え、
前記第１配線もしくは前記第２配線が一方の配線よりも幅広の配線で形成される半導体装置において、
前記接続孔の最低必要数は、
前記幅広の配線の幅をＷ、前記接続孔の径をＶとして、
Ｗ／Ｖ＜７の場合には１個、
７≦Ｗ／Ｖ＜７０の場合には２個、
７０≦Ｗ／Ｖの場合には３個
であることを特徴とする半導体装置。 - 第１配線と、
前記第１配線を被覆する層間絶縁膜と、
前記第１配線に達するもので前記層間絶縁膜に形成された接続孔と、
前記接続孔を通して前記第１配線に接続される第２配線とを備え、
前記第１配線もしくは前記第２配線が一方の配線よりも幅広の配線で形成される半導体装置において、
前記幅広の配線に連続して形成されるもので該幅広の配線よりも幅の狭い引き出し配線を備え、
前記接続孔は前記引き出し配線に達するもので前記層間絶縁膜に形成され、
前記引き出し配線の幅をＷｓ、前記接続孔径をＶとして、
Ｗｓ／Ｖ＜７を満足するとともに、
前記幅広の配線から前記接続孔が配置されるまでの前記引き出し配線部分の占有面積をＳ、Ｗ／Ｖ≧７となる前記幅広の配線の幅をＷとして、
Ｗ／Ｓ＜１４３μｍ-1を満足する
ことを特徴とする半導体装置。 - 第１の配線を形成する工程と、
前記第１配線上に層間絶縁膜を形成する工程と、
前記層間絶縁膜に前記第１配線に達する接続孔を形成する工程と、
前記層間絶縁膜上に前記接続孔内を通して前記第１配線に接続する第２配線を形成する工程とを備え、
前記第１配線もしくは前記第２配線が一方の配線よりも幅広の配線で形成される半導体装置の製造方法において、
前記幅広の配線の幅をＷ、前記接続孔径をＶとして、前記接続孔を、
Ｗ／Ｖ＜７の場合には１個、
７≦Ｗ／Ｖ＜７０の場合には２個、
７０≦Ｗ／Ｖの場合には３個形成する
ことを特徴とする半導体装置の製造方法。 - 第１の配線を形成する工程と、
前記第１配線上に層間絶縁膜を形成する工程と、
前記層間絶縁膜に前記第１配線に達する単一の接続孔を形成する工程と、
前記層間絶縁膜上に前記接続孔内を通して前記第１配線に接続する第２配線を形成する工程とを備え、
前記第１配線もしくは前記第２配線が一方の配線よりも幅広の配線で形成される半導体装置の製造方法において、
前記幅広の配線とともに前記幅広の配線に連続して前記幅広の配線よりも幅の狭い引き出し配線を形成し、
前記もう一方の配線と前記層間絶縁膜上に前記接続孔内を通して前記引き出し配線に接 続するように形成し、
前記引き出し配線の幅をＷｓ、前記接続孔径をＶとして、
Ｗｓ／Ｖ＜７を満足するとともに、
前記幅広の配線から前記接続孔が配置されるまでの前記引き出し配線部分の占有面積をＳ、Ｗ／Ｖ≧７となる前記幅広の配線の幅をＷとして、
Ｗ／Ｓ＜１４３μｍ-1を満足する
ことを特徴とする半導体装置の製造方法。
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