JP2002124565A - 多層配線構造を有する半導体装置 - Google Patents
多層配線構造を有する半導体装置Info
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Abstract
(57)【要約】
【課題】 半導体装置の上下配線層を接続するビアの断
線防止に有効な配線構造を有する半導体装置を提供する
こと。 【解決手段】 多層配線構造を有する半導体装置におい
て、ビア１３と接続する部位の配線１１、１１´の幅ａ
に対するビア１３の直径ｂの比（ｂ／ａ比）が０．２〜
２０の範囲内に入るよう、部分的に幅を細くした配線を
含むようにする。
線防止に有効な配線構造を有する半導体装置を提供する
こと。 【解決手段】 多層配線構造を有する半導体装置におい
て、ビア１３と接続する部位の配線１１、１１´の幅ａ
に対するビア１３の直径ｂの比（ｂ／ａ比）が０．２〜
２０の範囲内に入るよう、部分的に幅を細くした配線を
含むようにする。
Description
【０００１】
【発明の属する技術分野】本発明は、多層配線構造を有
する半導体装置の上下配線層を接続するビアの断線防止
に有効な配線構造と、それを用いた半導体装置に関す
る。
する半導体装置の上下配線層を接続するビアの断線防止
に有効な配線構造と、それを用いた半導体装置に関す
る。
【０００２】
【従来の技術】半導体装置の配線には、アルミニウムや
銅などの導電性材料が使用されている。それらの中で、
銅は、配線材料として通常用いられているアルミニウム
に比べ電気抵抗率が小さく、またエレクトロマイグレー
ションの影響に対する抵抗がかなりあることから、半導
体装置における配線接続にとって非常に望ましい材料で
ある。更に、多層配線構造の半導体装置において、銅の
低電気抵抗という利点を十分に利用するためには、各層
の配線とそれらを結ぶビアの両方を銅から作るのが望ま
しい。
銅などの導電性材料が使用されている。それらの中で、
銅は、配線材料として通常用いられているアルミニウム
に比べ電気抵抗率が小さく、またエレクトロマイグレー
ションの影響に対する抵抗がかなりあることから、半導
体装置における配線接続にとって非常に望ましい材料で
ある。更に、多層配線構造の半導体装置において、銅の
低電気抵抗という利点を十分に利用するためには、各層
の配線とそれらを結ぶビアの両方を銅から作るのが望ま
しい。
【０００３】多層配線構造の製作によく用いられるダマ
シン法では、ビアによる上下配線層の接続は、下層配線
層の上に形成した絶縁層に上層配線のパターンとビアの
パターンをエッチングにより形成し、そしてまずＴａＮ
又はＴｉＮ等のバリアメタル層を形成してから、銅を埋
め込むことでなされる。このように、この接続の構造は
いくつかの金属層からなり、そしてこれらの層はビアを
使用して垂直方向に接続されている。特定の金属層につ
いて言えば、接続配線の幅は、任意の所定の個所での必
要電流量と回路の複雑さとに依存して、様々となる。従
って、時には、幅の広い上層銅配線とはるかに幅の狭い
下層銅配線とをビアで接続することが必要になり、その
逆が必要になることもある。このような場合、ビアの直
径は、一番細い配線の幅より小さくなければならない。
一例として、１０μｍの幅の配線に０．２８μｍの太さ
のビアが接続することがまれではない。
シン法では、ビアによる上下配線層の接続は、下層配線
層の上に形成した絶縁層に上層配線のパターンとビアの
パターンをエッチングにより形成し、そしてまずＴａＮ
又はＴｉＮ等のバリアメタル層を形成してから、銅を埋
め込むことでなされる。このように、この接続の構造は
いくつかの金属層からなり、そしてこれらの層はビアを
使用して垂直方向に接続されている。特定の金属層につ
いて言えば、接続配線の幅は、任意の所定の個所での必
要電流量と回路の複雑さとに依存して、様々となる。従
って、時には、幅の広い上層銅配線とはるかに幅の狭い
下層銅配線とをビアで接続することが必要になり、その
逆が必要になることもある。このような場合、ビアの直
径は、一番細い配線の幅より小さくなければならない。
一例として、１０μｍの幅の配線に０．２８μｍの太さ
のビアが接続することがまれではない。
【０００４】上で説明したような、幅と太さの異なる配
線とビアとが接合する構造は、ビア領域においてストレ
スマイグレーションの影響を非常に受けやすい。そして
これは、細いビアが非常に広い幅の配線に接続する場合
に、殊に言えることである。
線とビアとが接合する構造は、ビア領域においてストレ
スマイグレーションの影響を非常に受けやすい。そして
これは、細いビアが非常に広い幅の配線に接続する場合
に、殊に言えることである。
【０００５】このストレスは、銅と周囲の誘電材料との
熱膨張率の違いから生じるものである。半導体装置を製
造する際には、温度を数百℃に上げ、そして次に室温ま
で下げることが必要になる。銅と誘電体のそれぞれの膨
張率及び収縮率は異なるので、冷却後の構造中には残留
ストレスが残る。ビア領域におけるストレスの問題は、
細いビアを幅の広い上層銅配線に接続する場合に特に深
刻である。これは、冷却する間に収縮する大容量の銅が
ビアの上にあり、ビア内部の銅に引張力を及ぼすためで
ある。そのような状況において、ストレスマイグレーシ
ョンは容易に起こり、ビア内の銅が上層配線に吸い寄せ
られて、その結果ビア領域にボイドを生じさせることに
なる。通常、このような現象は、幅の広い上層銅配線と
細いビアとの間で特に問題となる。と言うのは、上述の
ように下層銅配線とビア内の銅材料との間には一般にバ
リアメタルが存在し、これがストレスマイグレーション
を妨げるからである。
熱膨張率の違いから生じるものである。半導体装置を製
造する際には、温度を数百℃に上げ、そして次に室温ま
で下げることが必要になる。銅と誘電体のそれぞれの膨
張率及び収縮率は異なるので、冷却後の構造中には残留
ストレスが残る。ビア領域におけるストレスの問題は、
細いビアを幅の広い上層銅配線に接続する場合に特に深
刻である。これは、冷却する間に収縮する大容量の銅が
ビアの上にあり、ビア内部の銅に引張力を及ぼすためで
ある。そのような状況において、ストレスマイグレーシ
ョンは容易に起こり、ビア内の銅が上層配線に吸い寄せ
られて、その結果ビア領域にボイドを生じさせることに
なる。通常、このような現象は、幅の広い上層銅配線と
細いビアとの間で特に問題となる。と言うのは、上述の
ように下層銅配線とビア内の銅材料との間には一般にバ
リアメタルが存在し、これがストレスマイグレーション
を妨げるからである。
【０００６】細いビアにおけるストレスマイグレーショ
ンを減らすのに有効であることが分かっている一つの方
法は、構造中のビア領域の周囲に誘電体の「ピラー
（柱）」を含ませることである。これらのピラーには、
ａ）銅の容積を局所的に減らすことにより熱応力を減少
させる、及びｂ）ピラーで囲まれた領域の銅結晶粒のグ
レインサイズを小さくする（これはストレスマイグレー
ションを抑制するとも考えられる）、という効果があ
る。
ンを減らすのに有効であることが分かっている一つの方
法は、構造中のビア領域の周囲に誘電体の「ピラー
（柱）」を含ませることである。これらのピラーには、
ａ）銅の容積を局所的に減らすことにより熱応力を減少
させる、及びｂ）ピラーで囲まれた領域の銅結晶粒のグ
レインサイズを小さくする（これはストレスマイグレー
ションを抑制するとも考えられる）、という効果があ
る。
【０００７】図１に、誘電体ピラー２を４本入れた銅配
線１の模式的な上面図を示す。ビア（図示せず）は、ピ
ラー２で囲まれた領域の下方に形成される。
線１の模式的な上面図を示す。ビア（図示せず）は、ピ
ラー２で囲まれた領域の下方に形成される。
【０００８】図２は、図１にＷで示した配線幅が１０μ
ｍでありそして誘電体ピラーが設けられた銅配線におけ
る、結晶粒の平均のグレインサイズについての代表的な
試験結果を示している。この図には、２種類の配線が示
されており、一つは図１に示したように４本のピラーを
設けたもの、もう一つは１６本のピラーを設けたもので
ある。どちらの場合にも、ピラー外側の、ピラーから離
れた領域に比べてピラー領域内で平均のグレインサイズ
が低下していることが明らかである。ピラー領域の近傍
に直径０．３μｍのビアを作ると、ストレスマイグレー
ション特性はピラー構造のない配線の場合よりも常に良
好になる。これは、ストレスマイグレーションが銅のグ
レインサイズに依存していることを示している。
ｍでありそして誘電体ピラーが設けられた銅配線におけ
る、結晶粒の平均のグレインサイズについての代表的な
試験結果を示している。この図には、２種類の配線が示
されており、一つは図１に示したように４本のピラーを
設けたもの、もう一つは１６本のピラーを設けたもので
ある。どちらの場合にも、ピラー外側の、ピラーから離
れた領域に比べてピラー領域内で平均のグレインサイズ
が低下していることが明らかである。ピラー領域の近傍
に直径０．３μｍのビアを作ると、ストレスマイグレー
ション特性はピラー構造のない配線の場合よりも常に良
好になる。これは、ストレスマイグレーションが銅のグ
レインサイズに依存していることを示している。
【０００９】
【発明が解決しようとする課題】ビア領域の周辺に誘電
体ピラーを設ける方法は、銅のグレインサイズの低下に
は有効であるが、構造的に複雑であるという不都合があ
る。その上、銅と誘電体との密着性は十分でないことか
ら、銅配線に誘電体ピラーが存在することは、ピラー領
域にいくらかのボイドを生じさせかねない。
体ピラーを設ける方法は、銅のグレインサイズの低下に
は有効であるが、構造的に複雑であるという不都合があ
る。その上、銅と誘電体との密着性は十分でないことか
ら、銅配線に誘電体ピラーが存在することは、ピラー領
域にいくらかのボイドを生じさせかねない。
【００１０】そこで、本発明は、細いビアを幅の広い配
線に接続するような場合に発生するストレスマイグレー
ションの影響を低減する単純な手段の提供を目的とする
ものであり、より具体的に言えば、半導体装置の上下配
線層を接続するビアの断線防止に有効な配線構造を有す
る半導体装置の提供を目的とするものである。
線に接続するような場合に発生するストレスマイグレー
ションの影響を低減する単純な手段の提供を目的とする
ものであり、より具体的に言えば、半導体装置の上下配
線層を接続するビアの断線防止に有効な配線構造を有す
る半導体装置の提供を目的とするものである。
【００１１】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板上に絶縁層と配線層を交互に積層し、絶縁層
を貫通するビアによって上下の配線層を接続した多層配
線構造を有する半導体装置であって、ビアと接続する部
位の配線の幅ａに対するビアの直径ｂの比（ｂ／ａ比）
が０．２〜２０の範囲内に入るよう、部分的に幅を細く
した配線を含むことを特徴とする。
半導体基板上に絶縁層と配線層を交互に積層し、絶縁層
を貫通するビアによって上下の配線層を接続した多層配
線構造を有する半導体装置であって、ビアと接続する部
位の配線の幅ａに対するビアの直径ｂの比（ｂ／ａ比）
が０．２〜２０の範囲内に入るよう、部分的に幅を細く
した配線を含むことを特徴とする。
【００１２】
【発明の実施の形態】本発明では、ピアの直径に比べ相
対的に大きな幅を有する配線の幅を、ビアと接続する部
位においてビアの直径の０．２〜２０倍の範囲内に入る
よう、意図的に細くする。
対的に大きな幅を有する配線の幅を、ビアと接続する部
位においてビアの直径の０．２〜２０倍の範囲内に入る
よう、意図的に細くする。
【００１３】本発明の態様を例示する図面を参照して説
明すれば、ビアと接続する部位が幅の広い配線の末端に
ある場合には、図３（ａ）に示したように、その配線１
１の末端部１２の幅ａが配線１１本体の幅Ｗよりも細く
なり、且つビア１３の直径ｂの０．２〜２０倍の範囲内
に入るよう、末端部１２を細くすることができる。ビア
と接続する部位が幅の広い配線の中間部分にある場合に
は、図３（ｂ）に示したように、配線１１´の中間部分
１５の幅ａが配線１１´自体の幅Ｗよりも細くなり、且
つビア１３の直径ｂの０．２〜２０倍の範囲内に入るよ
う、中間部分１５を細くすることができる。このように
して、各配線を、その本来の幅にかかわりなく、ビアの
直径に対し上記の規定の範囲内の幅の部位においてビア
に直接接続するようにすることができる。
明すれば、ビアと接続する部位が幅の広い配線の末端に
ある場合には、図３（ａ）に示したように、その配線１
１の末端部１２の幅ａが配線１１本体の幅Ｗよりも細く
なり、且つビア１３の直径ｂの０．２〜２０倍の範囲内
に入るよう、末端部１２を細くすることができる。ビア
と接続する部位が幅の広い配線の中間部分にある場合に
は、図３（ｂ）に示したように、配線１１´の中間部分
１５の幅ａが配線１１´自体の幅Ｗよりも細くなり、且
つビア１３の直径ｂの０．２〜２０倍の範囲内に入るよ
う、中間部分１５を細くすることができる。このように
して、各配線を、その本来の幅にかかわりなく、ビアの
直径に対し上記の規定の範囲内の幅の部位においてビア
に直接接続するようにすることができる。
【００１４】多層配線構造に含まれる配線のうち、それ
自体の幅がビアの直径に対し上記の関係を満たしている
配線については、接続部位においてその幅をことさら細
くするには及ばない。従って、本発明の半導体装置の多
層配線構造には、例えば図３（ａ）と図３（ｂ）に示し
たように、幅を部分的に細くした配線１１及び１１´
と、幅が一定の配線１４とが混在することも可能であ
る。更に、通常、下層銅配線とビア内の銅材料との間に
はバリアメタルが存在し、これがストレスマイグレーシ
ョン防止の一助となることから、ビア径に比べ下層配線
の幅が広くてもその場合に下層配線の幅を細くする必要
は必ずしもないが、本発明はその場合にも下層配線幅を
細くすることを妨げるものではない。
自体の幅がビアの直径に対し上記の関係を満たしている
配線については、接続部位においてその幅をことさら細
くするには及ばない。従って、本発明の半導体装置の多
層配線構造には、例えば図３（ａ）と図３（ｂ）に示し
たように、幅を部分的に細くした配線１１及び１１´
と、幅が一定の配線１４とが混在することも可能であ
る。更に、通常、下層銅配線とビア内の銅材料との間に
はバリアメタルが存在し、これがストレスマイグレーシ
ョン防止の一助となることから、ビア径に比べ下層配線
の幅が広くてもその場合に下層配線の幅を細くする必要
は必ずしもないが、本発明はその場合にも下層配線幅を
細くすることを妨げるものではない。
【００１５】本発明において、配線の「幅」とは、ビア
との接続部位を細めないで形成した配線パターンにおい
て、その一辺の長さ及びこれと直行する方向の辺の長さ
を比べた場合に、短い方の辺の長さに相当するものとす
る。また、本発明において、ビアの「直径」とは、配線
と接合する平面におけるビアの直径を意味する。本発明
では、ビアの形状が通常の円形から外れる場合にも「直
径」なる用語を使用し、この場合には、配線と接する平
面におけるビアの領域内を横切る線分のうち、最長のも
のの長さを指すものとする。例えば、配線と接合する平
面におけるビアの形状が正方形あるいは長方形である場
合、ここでの「直径」とはそれらの対角線に相当し、楕
円である場合にはその長軸の長さに相当する。
との接続部位を細めないで形成した配線パターンにおい
て、その一辺の長さ及びこれと直行する方向の辺の長さ
を比べた場合に、短い方の辺の長さに相当するものとす
る。また、本発明において、ビアの「直径」とは、配線
と接合する平面におけるビアの直径を意味する。本発明
では、ビアの形状が通常の円形から外れる場合にも「直
径」なる用語を使用し、この場合には、配線と接する平
面におけるビアの領域内を横切る線分のうち、最長のも
のの長さを指すものとする。例えば、配線と接合する平
面におけるビアの形状が正方形あるいは長方形である場
合、ここでの「直径」とはそれらの対角線に相当し、楕
円である場合にはその長軸の長さに相当する。
【００１６】各配線がビアの直径に対し上記の規定の範
囲内の幅の部位においてビアに直接接続することによっ
て、まず第一に、ビアの上（あるいは下）にありビアに
隣接した領域の配線の銅の量が大きく減少し、そのため
ビアにおける熱応力が減少する。第二に、ビアが接続す
る部分の銅配線の幅が細くなっているため、この部分の
銅結晶粒のグレインサイズは幅の広い部分に比べはるか
に小さくなり、配線幅の狭い部分のグレインサイズはビ
ア内のグレインサイズに近くなる。互いに接する二つの
領域にある結晶粒のグレインサイズが異なる場合、グレ
インサイズの小さいものが大きいものの方に吸い寄せら
れて移動することになるが、両者のグレインサイズが接
近していれば、この移動はより少なくなる。これらの相
乗効果によって、ビア内の銅材料の移動が抑制されて、
ボイドの発生がなくなり、すなわちビアにおける断線が
なくなることになる。
囲内の幅の部位においてビアに直接接続することによっ
て、まず第一に、ビアの上（あるいは下）にありビアに
隣接した領域の配線の銅の量が大きく減少し、そのため
ビアにおける熱応力が減少する。第二に、ビアが接続す
る部分の銅配線の幅が細くなっているため、この部分の
銅結晶粒のグレインサイズは幅の広い部分に比べはるか
に小さくなり、配線幅の狭い部分のグレインサイズはビ
ア内のグレインサイズに近くなる。互いに接する二つの
領域にある結晶粒のグレインサイズが異なる場合、グレ
インサイズの小さいものが大きいものの方に吸い寄せら
れて移動することになるが、両者のグレインサイズが接
近していれば、この移動はより少なくなる。これらの相
乗効果によって、ビア内の銅材料の移動が抑制されて、
ボイドの発生がなくなり、すなわちビアにおける断線が
なくなることになる。
【００１７】本発明の半導体装置における局所的に幅を
細くした配線層は、標準的なダマシン法又はデュアルダ
マシン法により形成することができる。特別に細くした
部位のない通常の配線パターンを形成する場合との比較
において唯一の違いは、所定の配線金属層を作るのに使
用するマスクの形状である。このマスク形状の違いを除
いて、本発明の半導体装置は、多層構造の半導体装置を
製造する周知の方法を利用して容易に製造することがで
きる。その際、銅配線及びビアを形成するためには、電
解メッキ、スパッタリング、化学気相成長（ＣＶＤ）等
の通常の方法を利用することができる。
細くした配線層は、標準的なダマシン法又はデュアルダ
マシン法により形成することができる。特別に細くした
部位のない通常の配線パターンを形成する場合との比較
において唯一の違いは、所定の配線金属層を作るのに使
用するマスクの形状である。このマスク形状の違いを除
いて、本発明の半導体装置は、多層構造の半導体装置を
製造する周知の方法を利用して容易に製造することがで
きる。その際、銅配線及びビアを形成するためには、電
解メッキ、スパッタリング、化学気相成長（ＣＶＤ）等
の通常の方法を利用することができる。
【００１８】配線及びビアの材料として銅を使用する場
合について本発明を説明してきたが、本発明は、例えば
アルミニウム等の他の金属材料を使用する場合にも応用
可能である。
合について本発明を説明してきたが、本発明は、例えば
アルミニウム等の他の金属材料を使用する場合にも応用
可能である。
【００１９】
【実施例】次に、実施例により本発明を更に説明するこ
とにする。
とにする。
【００２０】（実施例１）図４に示したように、シリコ
ン基板３１の上に形成したＳｉＮ絶縁膜３２の上に、Ｓ
ｉＯ絶縁層３６を挟んで形成した銅（Ｃｕ）の下層配線
３３と上層配線３４のおのおのの先端部分を同じく銅
（Ｃｕ）のビア３５で接続したビアチェーン構造（チェ
ーン数１００万）の配線を形成した。上層配線３４の形
成前には、ＴａＮで厚さ２ｎｍのバリアメタル層（図示
せず）を形成し、また、上層配線３４の上にはＳｉＮ絶
縁膜３７を設けた。ビアの直径は０．３μｍ、高さは
０．４μｍであり、隣接ビア間の距離が１００μｍとな
るように形成した。下層配線３３及び上層配線３４と
も、厚みを０．４μｍ、幅を１０μｍとし、上層配線３
４だけその先端の長さ２μｍの部分（ビア３５との接続
部分に相当）の幅を細くし、この幅をいろいろに変え
て、種々の試料を作製した。上層配線先端部分の各部材
の寸法関係を図５（ａ）に示す。この図は縮尺どおりで
はなく、またこの図において、３４ａは上層配線３４の
先端部分を示している。
ン基板３１の上に形成したＳｉＮ絶縁膜３２の上に、Ｓ
ｉＯ絶縁層３６を挟んで形成した銅（Ｃｕ）の下層配線
３３と上層配線３４のおのおのの先端部分を同じく銅
（Ｃｕ）のビア３５で接続したビアチェーン構造（チェ
ーン数１００万）の配線を形成した。上層配線３４の形
成前には、ＴａＮで厚さ２ｎｍのバリアメタル層（図示
せず）を形成し、また、上層配線３４の上にはＳｉＮ絶
縁膜３７を設けた。ビアの直径は０．３μｍ、高さは
０．４μｍであり、隣接ビア間の距離が１００μｍとな
るように形成した。下層配線３３及び上層配線３４と
も、厚みを０．４μｍ、幅を１０μｍとし、上層配線３
４だけその先端の長さ２μｍの部分（ビア３５との接続
部分に相当）の幅を細くし、この幅をいろいろに変え
て、種々の試料を作製した。上層配線先端部分の各部材
の寸法関係を図５（ａ）に示す。この図は縮尺どおりで
はなく、またこの図において、３４ａは上層配線３４の
先端部分を示している。
【００２１】各試料について、２００℃で１５００時間
放置後の導通のチェックを行い、不良ビアの数を調べ
た。得られた結果を、上層配線の先端接続部の幅ａに対
するビアの直径ｂ（これは各試料において０．３μｍで
一定）の比に関しまとめて、次の表１に示す。
放置後の導通のチェックを行い、不良ビアの数を調べ
た。得られた結果を、上層配線の先端接続部の幅ａに対
するビアの直径ｂ（これは各試料において０．３μｍで
一定）の比に関しまとめて、次の表１に示す。
【００２２】
【表１】
【００２３】不良ビアの部分には、顕微鏡検査によりボ
イドが認められた。ボイドは、ｂ／ａ比が０．２未満
（ビア径が上層配線の接続部分の幅の２／１０未満）の
場合はビアの下部で観測され（ビア中のＣｕが上層配線
に吸い寄せられたため）、ｂ／ａ比が２０を超える（ビ
ア径が上層配線の接続部分の幅の２０倍より大きい）場
合はビアの上部で観測された（上層配線中のＣｕがビア
中に吸い寄せられるため）。このように、ｂ／ａ比が
０．２未満でも、２０を超えても、ボイドが発生しやす
くなることが分かった。表１のデータからは、ｂ／ａ比
が１５及び２０のときにもわずかな不良ビアが観測され
たことが分かるが、この程度の不良ビアの存在は冗長回
路でカバー可能であり、実用上問題にはならない。
イドが認められた。ボイドは、ｂ／ａ比が０．２未満
（ビア径が上層配線の接続部分の幅の２／１０未満）の
場合はビアの下部で観測され（ビア中のＣｕが上層配線
に吸い寄せられたため）、ｂ／ａ比が２０を超える（ビ
ア径が上層配線の接続部分の幅の２０倍より大きい）場
合はビアの上部で観測された（上層配線中のＣｕがビア
中に吸い寄せられるため）。このように、ｂ／ａ比が
０．２未満でも、２０を超えても、ボイドが発生しやす
くなることが分かった。表１のデータからは、ｂ／ａ比
が１５及び２０のときにもわずかな不良ビアが観測され
たことが分かるが、この程度の不良ビアの存在は冗長回
路でカバー可能であり、実用上問題にはならない。
【００２４】（実施例２）図４に示した上層配線の両端
を２μｍずつ伸ばして上層配線の総長を１０４μｍと
し、各先端から２μｍのところから始まる長さ２μｍの
くびれた部分を形成して、この部分をビア３５（図４）
との接続部分とした以外は、実施例１で作製したのと同
様のビアチェーン構造（チェーン数はやはり１００万）
の配線を作製した。そしてこのくびれた接続部分の幅を
いろいろに変えて、種々の試料を作製した。上層配線３
４とビア３５との接続部分の各部材の寸法関係を図５
（ｂ）に示す。この図は縮尺どおりではなく、またこの
図において、３４ｂは上層配線３４とビア３５とが接続
する領域部分を示し、３４ｃは更にその先の長さ２μｍ
の先端部分を示している。
を２μｍずつ伸ばして上層配線の総長を１０４μｍと
し、各先端から２μｍのところから始まる長さ２μｍの
くびれた部分を形成して、この部分をビア３５（図４）
との接続部分とした以外は、実施例１で作製したのと同
様のビアチェーン構造（チェーン数はやはり１００万）
の配線を作製した。そしてこのくびれた接続部分の幅を
いろいろに変えて、種々の試料を作製した。上層配線３
４とビア３５との接続部分の各部材の寸法関係を図５
（ｂ）に示す。この図は縮尺どおりではなく、またこの
図において、３４ｂは上層配線３４とビア３５とが接続
する領域部分を示し、３４ｃは更にその先の長さ２μｍ
の先端部分を示している。
【００２５】各試料について、実施例１で行ったのと同
じ導通試験を行い、不良ビアの数を調べた。得られた結
果を、上層配線のくびれた接続部の幅ａに対するビアの
直径ｂ（各試料において０．３μｍで一定）の比に関し
まとめて、次の表２に示す。
じ導通試験を行い、不良ビアの数を調べた。得られた結
果を、上層配線のくびれた接続部の幅ａに対するビアの
直径ｂ（各試料において０．３μｍで一定）の比に関し
まとめて、次の表２に示す。
【００２６】
【表２】
【００２７】顕微鏡検査により、不良ビアの部分にはボ
イドが認められた。ボイドは、ｂ／ａ比が０．２未満の
場合はビアの下部で観測され、ｂ／ａ比が２０を超える
（ビア径が上層配線の接続部分の幅の２０倍より大き
い）場合はビアの上部で観測された。このように、ｂ／
ａ比が０．２未満でも、２０を超えても、ボイドが発生
しやすくなることがこの例でも示された。表２のデータ
からは、ｂ／ａ比が０．２及び２０のときにもわずかな
不良ビアが観測されたことが分かるが、この程度の不良
ビアの存在は冗長回路でカバー可能であり、実用上問題
にはならない。
イドが認められた。ボイドは、ｂ／ａ比が０．２未満の
場合はビアの下部で観測され、ｂ／ａ比が２０を超える
（ビア径が上層配線の接続部分の幅の２０倍より大き
い）場合はビアの上部で観測された。このように、ｂ／
ａ比が０．２未満でも、２０を超えても、ボイドが発生
しやすくなることがこの例でも示された。表２のデータ
からは、ｂ／ａ比が０．２及び２０のときにもわずかな
不良ビアが観測されたことが分かるが、この程度の不良
ビアの存在は冗長回路でカバー可能であり、実用上問題
にはならない。
【００２８】
【発明の効果】以上説明したように、本発明によれば、
多層構造配線の上下層を接続するビアの断線のない高信
頼性の半導体装置の提供が可能になる。ストレスマイグ
レーションに起因してビア部分に生じるボイドによる断
線は、配線層とビアが微細になるにつれて顕著になるこ
とから、本発明は特に微細な多層配線構造の半導体装置
の利用を促進するものと言える。
多層構造配線の上下層を接続するビアの断線のない高信
頼性の半導体装置の提供が可能になる。ストレスマイグ
レーションに起因してビア部分に生じるボイドによる断
線は、配線層とビアが微細になるにつれて顕著になるこ
とから、本発明は特に微細な多層配線構造の半導体装置
の利用を促進するものと言える。
【図１】従来技術の誘電体ピラーを備えた銅配線を説明
する図である。
する図である。
【図２】誘電体ピラーを備えた銅配線の結晶粒の平均グ
レインサイズを説明するグラフである。
レインサイズを説明するグラフである。
【図３】本発明による一つの態様を説明する図である。
【図４】本発明によるもう一つの態様を説明する図であ
る。
る。
【図５】実施例における上層配線とビアとの接続部分の
各部材の寸法関係を示す図である。
各部材の寸法関係を示す図である。
【符号の説明】 １１、１１´…配線 １２…配線末端部 １３…ビア １５…配線中間部分 ３１…シリコン基板 ３２、３７…ＳｉＮ膜 ３３…下層配線 ３４…上層配線 ３５…ビア ３６…絶縁層
Claims (4)
- 【請求項１】 半導体基板上に絶縁層と配線層を交互に
積層し、絶縁層を貫通するビアによって上下の配線層を
接続した多層配線構造を有する半導体装置であって、ビ
アと接続する部位の配線の幅ａに対するビアの直径ｂの
比が０．２〜２０の範囲内に入るよう、部分的に幅を細
くした配線を含むことを特徴とする半導体装置。 - 【請求項２】 前記配線及びビアの材料が銅又はアルミ
ニウムである、請求項１記載の半導体装置。 - 【請求項３】 前記幅を細くした部分が配線の先端に存
在する、請求項１又は２記載の半導体装置。 - 【請求項４】 前記幅を細くした部分が配線の中間部分
にある、請求項１から３までのいずれか一つに記載の半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000312186A JP2002124565A (ja) | 2000-10-12 | 2000-10-12 | 多層配線構造を有する半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000312186A JP2002124565A (ja) | 2000-10-12 | 2000-10-12 | 多層配線構造を有する半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002124565A true JP2002124565A (ja) | 2002-04-26 |
Family
ID=18791828
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000312186A Pending JP2002124565A (ja) | 2000-10-12 | 2000-10-12 | 多層配線構造を有する半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002124565A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004006328A1 (ja) * | 2002-07-09 | 2004-01-15 | Sony Corporation | 半導体装置およびその製造方法 |
| US7023091B2 (en) | 2002-06-21 | 2006-04-04 | Renesas Technology Corp. | Semiconductor integrated circuit device |
| JP2011142334A (ja) * | 2011-02-18 | 2011-07-21 | Fujitsu Semiconductor Ltd | 半導体装置 |
-
2000
- 2000-10-12 JP JP2000312186A patent/JP2002124565A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7023091B2 (en) | 2002-06-21 | 2006-04-04 | Renesas Technology Corp. | Semiconductor integrated circuit device |
| US7411301B2 (en) | 2002-06-21 | 2008-08-12 | Renesas Technology Corp. | Semiconductor integrated circuit device |
| US7786585B2 (en) | 2002-06-21 | 2010-08-31 | Renesas Electronics Corp. | Semiconductor integrated circuit device |
| US7977238B2 (en) | 2002-06-21 | 2011-07-12 | Renesas Electronics Corporation | Method of manufacturing a semiconductor integrated circuit device |
| US8093723B2 (en) | 2002-06-21 | 2012-01-10 | Renesas Electronics Corporation | Method of manufacturing a semiconductor integrated circuit device |
| WO2004006328A1 (ja) * | 2002-07-09 | 2004-01-15 | Sony Corporation | 半導体装置およびその製造方法 |
| US7038317B2 (en) | 2002-07-09 | 2006-05-02 | Sony Corporation | Semiconductor device and method of manufacturing same |
| JP2011142334A (ja) * | 2011-02-18 | 2011-07-21 | Fujitsu Semiconductor Ltd | 半導体装置 |
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