JP2522678B2 - Ｃｍｏｓ集積回路装置 - Google Patents
Ｃｍｏｓ集積回路装置Info
- Publication number
- JP2522678B2 JP2522678B2 JP62250020A JP25002087A JP2522678B2 JP 2522678 B2 JP2522678 B2 JP 2522678B2 JP 62250020 A JP62250020 A JP 62250020A JP 25002087 A JP25002087 A JP 25002087A JP 2522678 B2 JP2522678 B2 JP 2522678B2
- Authority
- JP
- Japan
- Prior art keywords
- mos transistors
- sets
- complementary mos
- gates
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000000295 complement effect Effects 0.000 claims description 22
- 238000010586 diagram Methods 0.000 description 14
- 239000002184 metal Substances 0.000 description 8
- 239000000758 substrate Substances 0.000 description 7
- 238000000034 method Methods 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 239000000470 constituent Substances 0.000 description 2
- 238000005520 cutting process Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 230000008901 benefit Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は高密度で高速なCMOSLSIに関するものであ
る。
る。
LSIは、高集積化・高速化とともにチップ当たりの論
理ゲートの増大、メモリの内蔵など高機能化が進展し、
多品種少量生産の傾向が一層強くなっている。このよう
なLSIを短い設計・製造期間で開発・生産しコスト低減
を可能とする手法として、いわゆるマスタスライス方式
がとられてきた。同時に低消費電力化のため、CMOS集積
回路が多用されるようになった。
理ゲートの増大、メモリの内蔵など高機能化が進展し、
多品種少量生産の傾向が一層強くなっている。このよう
なLSIを短い設計・製造期間で開発・生産しコスト低減
を可能とする手法として、いわゆるマスタスライス方式
がとられてきた。同時に低消費電力化のため、CMOS集積
回路が多用されるようになった。
最も一般的なマスタスライス方式のCMOSLSIは、第16
図に示す等価回路の基本セルを第17図の平面図で示した
回路パターンで構成し、この基本セルを第18図に示すよ
うに１次元に配列することによって、規則的かつ共通的
に形成される。その後、品種に対応して所定の配線パタ
ーンを積層し、LSIチップとして完成される。
図に示す等価回路の基本セルを第17図の平面図で示した
回路パターンで構成し、この基本セルを第18図に示すよ
うに１次元に配列することによって、規則的かつ共通的
に形成される。その後、品種に対応して所定の配線パタ
ーンを積層し、LSIチップとして完成される。
第16図，第17図で、１はＮ型半導体基板（以下「Ｎ基
板」と略称する）、１′はＮ基板１中に形成された島状
Ｐ型領域（以下「Ｐウェル」という）、2,2′はそれぞ
れＮ基板,Pウェルと抵抗性接触（オーミックコンタク
ト）を行なって電源線VDD,地気線VSSに接続される領域
（以下それぞれ「基板コンタクト領域」，「ウェルコン
タクト領域」という）、3,4,5はＰチャネル金属酸化物
半導体トランジスタ（以下「PMOSトランジスタ」と略称
する）8,9のソース又はドレイン領域、３′,4′,5′は
同じくＮチャネル金属酸化物半導体トランジスタ（以下
「NMOSトランジスタ」と略称する）８′,9′のソース又
はドレイン領域、６はPMOSトランジスタ８およびNMOSト
ランジスタ８′の共通のゲート、７はPMOSトランジスタ
９およびNMOSトランジスタ９′の共通のゲートである。
板」と略称する）、１′はＮ基板１中に形成された島状
Ｐ型領域（以下「Ｐウェル」という）、2,2′はそれぞ
れＮ基板,Pウェルと抵抗性接触（オーミックコンタク
ト）を行なって電源線VDD,地気線VSSに接続される領域
（以下それぞれ「基板コンタクト領域」，「ウェルコン
タクト領域」という）、3,4,5はＰチャネル金属酸化物
半導体トランジスタ（以下「PMOSトランジスタ」と略称
する）8,9のソース又はドレイン領域、３′,4′,5′は
同じくＮチャネル金属酸化物半導体トランジスタ（以下
「NMOSトランジスタ」と略称する）８′,9′のソース又
はドレイン領域、６はPMOSトランジスタ８およびNMOSト
ランジスタ８′の共通のゲート、７はPMOSトランジスタ
９およびNMOSトランジスタ９′の共通のゲートである。
この基本セルでは、ソース又はドレイン領域3,3′が
２個のトランジスタに共通のソース又はドレイン領域と
なっているのが特徴的であり、基本セルの小型化に寄与
している。なお、基本セルとして、共通ゲート6,7を中
央部で分離し、PMOSトランジスタ8,9、NMOSトランジス
タ８′,9′にそれぞれ個別のゲートを設ける場合があ
る。具体的な論理機能は、ソース，ドレインおよびゲー
トの両端又は中央の拡張部分を金属配線で適宜結線する
ことによって実現される。すなわち、第１段階として、
各種LSIに汎用的に使用可能な論理機能として基本セル2
0個程度以下の規模のものを抽出し、それぞれ所定の結
線を１列に並べた基本セル領域内で行なう。これを以下
「論理セル」と呼び、通常数十種類に及ぶ。次に、第２
段階として、多数の論理セルを第18図の基本セル13の配
列上に配置し、その間を固定的に領域が配分されている
配線領域14を利用して結線する。最終的には第18図のよ
うに構成される。なお、第18図で、10はLSIチップ、11
は上記論理セルとセル間の結線によって構成される論理
回路領域、12はチップ外部と論理回路との物理的・電気
的インタフェースをとる周辺回路領域である。
２個のトランジスタに共通のソース又はドレイン領域と
なっているのが特徴的であり、基本セルの小型化に寄与
している。なお、基本セルとして、共通ゲート6,7を中
央部で分離し、PMOSトランジスタ8,9、NMOSトランジス
タ８′,9′にそれぞれ個別のゲートを設ける場合があ
る。具体的な論理機能は、ソース，ドレインおよびゲー
トの両端又は中央の拡張部分を金属配線で適宜結線する
ことによって実現される。すなわち、第１段階として、
各種LSIに汎用的に使用可能な論理機能として基本セル2
0個程度以下の規模のものを抽出し、それぞれ所定の結
線を１列に並べた基本セル領域内で行なう。これを以下
「論理セル」と呼び、通常数十種類に及ぶ。次に、第２
段階として、多数の論理セルを第18図の基本セル13の配
列上に配置し、その間を固定的に領域が配分されている
配線領域14を利用して結線する。最終的には第18図のよ
うに構成される。なお、第18図で、10はLSIチップ、11
は上記論理セルとセル間の結線によって構成される論理
回路領域、12はチップ外部と論理回路との物理的・電気
的インタフェースをとる周辺回路領域である。
上述の従来技術では、論理セルの配置領域と結線領域
が分離かつ固定して割り付けられているため、論理機能
により配線量が大幅に増減する状況に対して最適な構成
をとることが必ずしもできない。例えば、配線量が少な
いLSIの場合には配線領域14で空き領域が発生する。逆
に配線量が多いLSIの場合には、配線領域内に収容可能
とするため、基本セルの一部を未使用とすることにより
配線密度を下げる等の方法をとらなければならない。い
ずれにしても集積度の低下となる欠点をもたらす。ま
た、RAM・ROM・乗算器等の規則的な回路を構成する場合
には配線領域14は全く不要となり、性能の低下のみなら
ず、極めて大きな空き領域が発生する。すなわち、上述
の従来技術は、RAM・ROM・乗算器等の規則的な回路と一
般的な論理回路の混載が事実上不可能という重大な欠点
を有している。
が分離かつ固定して割り付けられているため、論理機能
により配線量が大幅に増減する状況に対して最適な構成
をとることが必ずしもできない。例えば、配線量が少な
いLSIの場合には配線領域14で空き領域が発生する。逆
に配線量が多いLSIの場合には、配線領域内に収容可能
とするため、基本セルの一部を未使用とすることにより
配線密度を下げる等の方法をとらなければならない。い
ずれにしても集積度の低下となる欠点をもたらす。ま
た、RAM・ROM・乗算器等の規則的な回路を構成する場合
には配線領域14は全く不要となり、性能の低下のみなら
ず、極めて大きな空き領域が発生する。すなわち、上述
の従来技術は、RAM・ROM・乗算器等の規則的な回路と一
般的な論理回路の混載が事実上不可能という重大な欠点
を有している。
本発明はこのような点に鑑みてなされたものであり、
その目的とするところは、論理回路の配線量の変化に対
応して常に適切な配線領域を割り付け、かつ規則的な回
路を高密度に構成可能とするCMOS集積回路装置を得るこ
とにある。
その目的とするところは、論理回路の配線量の変化に対
応して常に適切な配線領域を割り付け、かつ規則的な回
路を高密度に構成可能とするCMOS集積回路装置を得るこ
とにある。
このような目的を達成するために本発明は、１個のＰ
チャネルMOSトランジスタと１個のＮチャネルMOSトラン
ジスタとからなる相補型MOSトランジスタを３組又は４
組を有する基本セルを所定の領域全体に敷き詰めると共
に必要に応じて共通ゲートを切断分離するようにしたも
のである。
チャネルMOSトランジスタと１個のＮチャネルMOSトラン
ジスタとからなる相補型MOSトランジスタを３組又は４
組を有する基本セルを所定の領域全体に敷き詰めると共
に必要に応じて共通ゲートを切断分離するようにしたも
のである。
〔作用〕 本発明によるCMOS集積回路装置においては、RAM・ROM
・乗算器等の規則性のある回路と論理回路との混載が可
能である。
・乗算器等の規則性のある回路と論理回路との混載が可
能である。
本発明は、第１図に示すように、基本セルを２次元に
すきまなく配列し、任意の列に論理セルを配置できると
同時に基本セルの1/2の高さを単位として配線領域を増
加できるようにしたことを特徴とする。さらに、論理セ
ルおよびRAM・ROM・乗算器等の規則的回路を面積効率高
く構成可能とすることを特徴とする。従来の技術とは基
本セルの等価回路、回路パターン、チップ上での配列条
件、使用方法が異なり、以下図面により詳細に説明す
る。
すきまなく配列し、任意の列に論理セルを配置できると
同時に基本セルの1/2の高さを単位として配線領域を増
加できるようにしたことを特徴とする。さらに、論理セ
ルおよびRAM・ROM・乗算器等の規則的回路を面積効率高
く構成可能とすることを特徴とする。従来の技術とは基
本セルの等価回路、回路パターン、チップ上での配列条
件、使用方法が異なり、以下図面により詳細に説明す
る。
第２図，第３図は本発明による第１の実施例であり、
第２図はその等価回路を示す回路図、第３図はその回路
パターンの平面図である。第２図および第３図では同一
の構成要素には同一の番号を付与してある。これらの図
において、13aは基本セル、20,20′,22,22′,24,24′,2
6,26′はPMOSトランジスタ,NMOSトランジスタのソース
又はドレインであり、22,22′と24,24′は隣接するトラ
ンジスタで共用される。また、21,23,25および21′,2
3′,25′はPMOSトランジスタおよびNMOSトランジスタの
ゲートであるが、ゲート23と23′,25と25′は互いにま
た上下の基本セルの対応ゲートとも共通となる。この共
通ゲートは、必要ならば、基本セル内では位置27で、上
下の基本セルとは位置28で切断可能である。
第２図はその等価回路を示す回路図、第３図はその回路
パターンの平面図である。第２図および第３図では同一
の構成要素には同一の番号を付与してある。これらの図
において、13aは基本セル、20,20′,22,22′,24,24′,2
6,26′はPMOSトランジスタ,NMOSトランジスタのソース
又はドレインであり、22,22′と24,24′は隣接するトラ
ンジスタで共用される。また、21,23,25および21′,2
3′,25′はPMOSトランジスタおよびNMOSトランジスタの
ゲートであるが、ゲート23と23′,25と25′は互いにま
た上下の基本セルの対応ゲートとも共通となる。この共
通ゲートは、必要ならば、基本セル内では位置27で、上
下の基本セルとは位置28で切断可能である。
さらに、第３図の29a,29a′,29b,29b′は基板又はウ
ェルコンタクト領域である。以上のPMOSトランジスタ,N
MOSトランジスタを構成するパターンは軸X1-X2,X1′‐X
2′に対して対称であるとともに、基本セル13aは第２
図，第３図に示すように上下左右に連続してすきまなく
敷き詰められているため、上下を逆にすれば基本セルの
領域として13a′の位置にとることも可能である。
ェルコンタクト領域である。以上のPMOSトランジスタ,N
MOSトランジスタを構成するパターンは軸X1-X2,X1′‐X
2′に対して対称であるとともに、基本セル13aは第２
図，第３図に示すように上下左右に連続してすきまなく
敷き詰められているため、上下を逆にすれば基本セルの
領域として13a′の位置にとることも可能である。
以上述べたように、本実施例は、第16図，第17図の従
来装置と比較し、同一の面積でPMOSトランジスタとNMOS
トランジスタ各々１個多く設けられているため、論理セ
ルの横幅は例えば２入力アンド回路で1/2、第４図のＤ
型フリップフロップ回路は第５図（ａ），（ｂ）に示す
ように配線設計でき結果として20/24にそれぞれ縮小可
能であり、論理セルの高密度化，高速化に寄与するとこ
ろ大である。さらに、論理セルの配置，配線領域の割付
けに対して自由度が大きいため、無駄な空き領域を最小
限に抑えることが可能である。このため、LSIチップの
小型化、従って歩留まり向上による経済化が達成でき
る。なお、第４図，第５図において、TG1〜TG4はトラン
スミッションゲート、CKはクロック信号、Ｄは入力デー
タ、Ｑは出力データである。
来装置と比較し、同一の面積でPMOSトランジスタとNMOS
トランジスタ各々１個多く設けられているため、論理セ
ルの横幅は例えば２入力アンド回路で1/2、第４図のＤ
型フリップフロップ回路は第５図（ａ），（ｂ）に示す
ように配線設計でき結果として20/24にそれぞれ縮小可
能であり、論理セルの高密度化，高速化に寄与するとこ
ろ大である。さらに、論理セルの配置，配線領域の割付
けに対して自由度が大きいため、無駄な空き領域を最小
限に抑えることが可能である。このため、LSIチップの
小型化、従って歩留まり向上による経済化が達成でき
る。なお、第４図，第５図において、TG1〜TG4はトラン
スミッションゲート、CKはクロック信号、Ｄは入力デー
タ、Ｑは出力データである。
第６図，第７図は本発明による第２の実施例であり、
第１の実施例に対してさらにPMOSトランジスタおよびNM
OSトランジスタが各々１個付加されている。すなわち、
30,30′は付加トランジスタのソースまたはドレイン、3
1,31′は付加トランジスタのゲート、32,32′は付加ト
ランジスタと第１の実施例のトランジスタとが共用する
ソースまたはドレインである。本実施例の基本セル13b
を用いれば、規則的回路として最も多用されるRAMの主
要構成要素であるメモリセルは第８図（ａ），（ｂ）に
示すように基本セル１個で構成可能であり（第８図
（ａ）のMC参照）、RAMの高密度化が達成できる。従っ
て、RAMの記憶容量が大きいLSIに対して本発明を適用す
れば、その効果は最も顕著となる。
第１の実施例に対してさらにPMOSトランジスタおよびNM
OSトランジスタが各々１個付加されている。すなわち、
30,30′は付加トランジスタのソースまたはドレイン、3
1,31′は付加トランジスタのゲート、32,32′は付加ト
ランジスタと第１の実施例のトランジスタとが共用する
ソースまたはドレインである。本実施例の基本セル13b
を用いれば、規則的回路として最も多用されるRAMの主
要構成要素であるメモリセルは第８図（ａ），（ｂ）に
示すように基本セル１個で構成可能であり（第８図
（ａ）のMC参照）、RAMの高密度化が達成できる。従っ
て、RAMの記憶容量が大きいLSIに対して本発明を適用す
れば、その効果は最も顕著となる。
第９図は本発明による基本セルを有効に活用する各種
手法を例示するものである。すなわち、２入力ナンドゲ
ートNAND（第９図（ｂ）参照）では例えばG1,G1′とG2,
G2′を並列接続し、トランジスタのゲート幅を増大する
ことによって高速化が可能となる。また、２入力アンド
ゲートAND（第９図（ｃ）参照）ではナンドゲートの出
力にG3,G3′,G4′で構成しているインバータ回路を付加
してアンドゲートとしている。ここでは、G3とG4のPMOS
トランジスタを並列にしてゲート幅を増大することによ
り、出力端子T3の出力波形の立上り時間を高速化し、立
下り時間とほぼ同一にしている。なお、G3′は使用しな
いトランジスタのゲートであり、コンタクトホールC1に
よりVSSに接続して、このトランジスタを常時非動作状
態としている。第９図における第３の例は論理セル内で
例えば独立に動作するトランスファゲート付インバータ
とインバータと（第９図（ａ）のセル内ゲートCGおよび
第９図（ｄ）参照）を必要とする場合で、共通ゲートを
Ｓの位置でG5,,G5′に分離し、コンタクトホールC2,C
2′でVDD,VSSに接続してPMOSトランジスタ、NMOSトラン
ジスタを常時非動作状態にする。これによりG5,G5′の
左と右のトランジスタは独立動作可能となり、上述の２
種類の独立した回路を得ることができる。なお、第９図
（ｂ）〜（ｄ）のT1,T2,T4〜T8は端子である。
手法を例示するものである。すなわち、２入力ナンドゲ
ートNAND（第９図（ｂ）参照）では例えばG1,G1′とG2,
G2′を並列接続し、トランジスタのゲート幅を増大する
ことによって高速化が可能となる。また、２入力アンド
ゲートAND（第９図（ｃ）参照）ではナンドゲートの出
力にG3,G3′,G4′で構成しているインバータ回路を付加
してアンドゲートとしている。ここでは、G3とG4のPMOS
トランジスタを並列にしてゲート幅を増大することによ
り、出力端子T3の出力波形の立上り時間を高速化し、立
下り時間とほぼ同一にしている。なお、G3′は使用しな
いトランジスタのゲートであり、コンタクトホールC1に
よりVSSに接続して、このトランジスタを常時非動作状
態としている。第９図における第３の例は論理セル内で
例えば独立に動作するトランスファゲート付インバータ
とインバータと（第９図（ａ）のセル内ゲートCGおよび
第９図（ｄ）参照）を必要とする場合で、共通ゲートを
Ｓの位置でG5,,G5′に分離し、コンタクトホールC2,C
2′でVDD,VSSに接続してPMOSトランジスタ、NMOSトラン
ジスタを常時非動作状態にする。これによりG5,G5′の
左と右のトランジスタは独立動作可能となり、上述の２
種類の独立した回路を得ることができる。なお、第９図
（ｂ）〜（ｄ）のT1,T2,T4〜T8は端子である。
第10図（ａ），（ｂ）は本発明の第２の実施例による
基本セルを用いてＤ型フリップフロップ回路を構成した
例であり、第１の実施例と同じ横幅で実現できる。第10
図において、TG1〜TG4はトランスミッションゲート、CK
はクロック信号、Ｄは入力データ、Ｑは出力データであ
る。
基本セルを用いてＤ型フリップフロップ回路を構成した
例であり、第１の実施例と同じ横幅で実現できる。第10
図において、TG1〜TG4はトランスミッションゲート、CK
はクロック信号、Ｄは入力データ、Ｑは出力データであ
る。
第11図および第12図は本発明の第３の実施例であり、
第２の実施例に対してゲート41,41′とゲート43を接続
するパターン40,40′をゲートと同じ工程で形成してお
くことに特徴がある。この接続パターン40,40′は他の
ゲートの切断工程と同じ工程で位置42,42′および42″
で切断可能であり、独立したゲートとして利用すること
も可能である。本実施例を具体的にＤ型フリップフロッ
プ回路の構成に適用すると、第10図に示したトランスミ
ッションゲートTG1〜TG4のクロック信号CK用配線パター
ンL1,L2の第２金属配線とその両端スルーホールおよび
コンタクトホールC1,C2が不要となり、結果として第２
金属配線トラックT2-2,2−3,2−4,2−５を論理セル内で
は未使用とできる。すなわち、第10図のＤ型フリップフ
ロップ回路では基板コンタクト領域，ウェルコンタクト
領域にある第２金属配線トラックT2-1〜T2-8がすべて未
使用となる。このため、常にこのトラックを論理セル間
の結線またはVDD線間,VSS線間の縦方向の結線のための
配線トラックとして使用可能となり、LSIチップの配置
配線設計工数の削減，無駄スペースの発生の抑制，電源
系の特性向上が可能となる。
第２の実施例に対してゲート41,41′とゲート43を接続
するパターン40,40′をゲートと同じ工程で形成してお
くことに特徴がある。この接続パターン40,40′は他の
ゲートの切断工程と同じ工程で位置42,42′および42″
で切断可能であり、独立したゲートとして利用すること
も可能である。本実施例を具体的にＤ型フリップフロッ
プ回路の構成に適用すると、第10図に示したトランスミ
ッションゲートTG1〜TG4のクロック信号CK用配線パター
ンL1,L2の第２金属配線とその両端スルーホールおよび
コンタクトホールC1,C2が不要となり、結果として第２
金属配線トラックT2-2,2−3,2−4,2−５を論理セル内で
は未使用とできる。すなわち、第10図のＤ型フリップフ
ロップ回路では基板コンタクト領域，ウェルコンタクト
領域にある第２金属配線トラックT2-1〜T2-8がすべて未
使用となる。このため、常にこのトラックを論理セル間
の結線またはVDD線間,VSS線間の縦方向の結線のための
配線トラックとして使用可能となり、LSIチップの配置
配線設計工数の削減，無駄スペースの発生の抑制，電源
系の特性向上が可能となる。
第13図はLSIチップ内における論理セルの配置，セル
間の配線およびVDD,VDDの結線の概要を例示したもので
ある。論理セル間の配線チャネルは最少幅であり、第１
金属配線用として４トラック使用可能である。論理セル
ん配置領域G10,G20の上下で各共通ゲートパターンは切
断され、所定の論理セル動作が可能となっている。VDD,
VSSの各線は、横方向の第１金属配線および縦方向の第
２金属配線で相互に結ぶことにより電源系の電気的特性
の向上を行なっている。本発明の第３の実施例による基
本セルを適用すれば、論理セル配置に全く制限をつける
ことなくVDD,VSSの縦方向結線トラックをあらかじめ決
定しておくことが可能となり、LSIチップの電源系パタ
ーン作成が容易となる利点をもたらす。なお、第３図の
WCは配線チャネルである。
間の配線およびVDD,VDDの結線の概要を例示したもので
ある。論理セル間の配線チャネルは最少幅であり、第１
金属配線用として４トラック使用可能である。論理セル
ん配置領域G10,G20の上下で各共通ゲートパターンは切
断され、所定の論理セル動作が可能となっている。VDD,
VSSの各線は、横方向の第１金属配線および縦方向の第
２金属配線で相互に結ぶことにより電源系の電気的特性
の向上を行なっている。本発明の第３の実施例による基
本セルを適用すれば、論理セル配置に全く制限をつける
ことなくVDD,VSSの縦方向結線トラックをあらかじめ決
定しておくことが可能となり、LSIチップの電源系パタ
ーン作成が容易となる利点をもたらす。なお、第３図の
WCは配線チャネルである。
第14図および第15図は本発明の第４の参考例であり、
第２の実施例に対して、ゲート25と25′,23と23′をあ
らかじめ分離して形成しておくことに特徴がある。これ
は、第２の実施例では共通ゲートを分離するためにポリ
シリコン切断用のマスクがさらに一枚必要になっていた
が、その変わりにコンタクトホールとAlで接続しておき
たいゲートを接続するという考え方を取っている。基本
セル13dのPMOSトランジスタ,NMOSトランジスタを構成す
るパターンは軸X10-X20,X10′‐X20′に対して対称であ
ると共に、第15図に示すように敷き詰められることか
ら、今まで述べて来た特徴、すなわち無駄な空き領域を
最小限に抑えることが可能で、規則的回路特にRAMの搭
載も効率良くできるという特徴を兼ね備えている。ま
た、Al配線の若干の増加はあるものの、マスク枚数を一
枚削減できることから製造歩留まりの向上が期待でき
る。なお、この第４の参考例においては、例えばゲート
23′,25′と31′,32″とで示されるように、中央に配置
した２組の相補型MOSトランジスタのチャネル幅が、そ
の左右に配置した相補型MOSトランジスタのチャネル幅
よりも長い。
第２の実施例に対して、ゲート25と25′,23と23′をあ
らかじめ分離して形成しておくことに特徴がある。これ
は、第２の実施例では共通ゲートを分離するためにポリ
シリコン切断用のマスクがさらに一枚必要になっていた
が、その変わりにコンタクトホールとAlで接続しておき
たいゲートを接続するという考え方を取っている。基本
セル13dのPMOSトランジスタ,NMOSトランジスタを構成す
るパターンは軸X10-X20,X10′‐X20′に対して対称であ
ると共に、第15図に示すように敷き詰められることか
ら、今まで述べて来た特徴、すなわち無駄な空き領域を
最小限に抑えることが可能で、規則的回路特にRAMの搭
載も効率良くできるという特徴を兼ね備えている。ま
た、Al配線の若干の増加はあるものの、マスク枚数を一
枚削減できることから製造歩留まりの向上が期待でき
る。なお、この第４の参考例においては、例えばゲート
23′,25′と31′,32″とで示されるように、中央に配置
した２組の相補型MOSトランジスタのチャネル幅が、そ
の左右に配置した相補型MOSトランジスタのチャネル幅
よりも長い。
以上説明したように本発明は、基本セルを所定の領域
全体に敷き詰めると共に必要に応じて共通のゲートを切
断分離するようにしたことにより、第１種金属配線用配
線トラック数が可変の配線チャネルを割り付けることが
可能となり、LSIの高速化、高集積化に極めて効果が大
きい。
全体に敷き詰めると共に必要に応じて共通のゲートを切
断分離するようにしたことにより、第１種金属配線用配
線トラック数が可変の配線チャネルを割り付けることが
可能となり、LSIの高速化、高集積化に極めて効果が大
きい。
また、RAM・ROM・乗算器等の規則性のある回路を高密
度に構成可能なため、論理回路とこれら規則性のある回
路とが混載する高性能かつ高機能なLSIを経済的に実現
可能となる効果がある。すなわち、本発明による基本セ
ルを用いたマスタスライスLSIは総合的に適用領域が広
いため、多品種少量生産が進むLSI化傾向に十分対応で
きるものである。
度に構成可能なため、論理回路とこれら規則性のある回
路とが混載する高性能かつ高機能なLSIを経済的に実現
可能となる効果がある。すなわち、本発明による基本セ
ルを用いたマスタスライスLSIは総合的に適用領域が広
いため、多品種少量生産が進むLSI化傾向に十分対応で
きるものである。
第１図は本発明に係わる基本セル配置図、第２図〜第５
図は本発明による第１の実施例を示す回路図とパターン
図、第６図〜第10図は本発明による第２の実施例を示す
回路図とパターン図、第11図および第12図は本発明によ
る第３の実施例を示す回路図およびパターン図、第13図
は本発明によるLSIチップ内の配置配線例を示す説明
図、第14図および第15図は本発明による第４の参考例を
示す回路図およびパターン図、第16図および第17図は従
来の基本セルの等価回路図およびパターン図、第18図は
従来の基本セルの配置図である。 10……LSIチップ、11……論理回路領域、12……周辺回
路領域、13,13a〜13d……基本セル、20,20′,22,22′,2
4,24′26,26′……ソース又はドレイン、21,21′,23,2
3′,25,25′……ゲート、27,28……位置。
図は本発明による第１の実施例を示す回路図とパターン
図、第６図〜第10図は本発明による第２の実施例を示す
回路図とパターン図、第11図および第12図は本発明によ
る第３の実施例を示す回路図およびパターン図、第13図
は本発明によるLSIチップ内の配置配線例を示す説明
図、第14図および第15図は本発明による第４の参考例を
示す回路図およびパターン図、第16図および第17図は従
来の基本セルの等価回路図およびパターン図、第18図は
従来の基本セルの配置図である。 10……LSIチップ、11……論理回路領域、12……周辺回
路領域、13,13a〜13d……基本セル、20,20′,22,22′,2
4,24′26,26′……ソース又はドレイン、21,21′,23,2
3′,25,25′……ゲート、27,28……位置。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山本 富信 東京都東村山市恩多町１丁目24番29号 (72)発明者 保坂 務 東京都国立市北２丁目15番15号 (56)参考文献 特開 昭62−183140（ＪＰ，Ａ) 特開 昭60−254631（ＪＰ，Ａ)
Claims (3)
- 【請求項１】１個のＰチャネルMOSトランジスタと１個
のＮチャネルMOSトランジスタとからなる相補型MOSトラ
ンジスタ３組を有し、この３組の相補型MOSトランジス
タを互いに平行に配置し、前記３組のうち中央に配置し
た１組の相補型MOSトランジスタはその左および右に配
置した相補型MOSトランジスタとそれぞれＰ又はＮチャ
ネルMOSトランジスタ毎にソース又はドレイン領域を共
有し、前記中央に配置した１組の相補型MOSトランジス
タとその左又は右のいずれか一方の相補型MOSトランジ
スタの各組のゲートをそれぞれ共通に接続し、前記左又
は右の他方の相補型MOSトランジスタのゲートを分離し
た基本セルを所定の領域全体に敷き詰めると共に必要に
応じて前記共通のゲートを切断分離したことを特徴とす
るCMOS集積回路装置。 - 【請求項２】１個のＰチャネルMOSトランジスタと１個
のＮチャネルMOSトランジスタからなる相補型MOSトラン
ジスタ４組を有し、この４組の相補型MOSトランジスタ
を互いに平行に配置し、前記４組のうち中央に配置した
２組の相補型MOSトランジスタは互いにＰ又はＮチャネ
ルMOSトランジスタ毎にソース又はドレイン領域を共有
すると共にその左および右に配置した相補型MOSトラン
ジスタとそれぞれＰ又はＮチャネルMOSトランジスタ毎
にソース又はドレイン領域を共有し、前記中央に配置し
た２組の相補型MOSトランジスタの各組のゲートをそれ
ぞれ共通に接続し、前記左および右に配置した各組の相
補型MOSトランジスタのゲートを分離した基本セルを所
定の領域全体に敷き詰めると共に必要に応じて前記共通
のゲートを切断分離したことを特徴とするCMOS集積回路
装置。 - 【請求項３】１個のＰチャネルMOSトランジスタと１個
のＮチャネルMOSトランジスタからなる相補型MOSトラン
ジスタ４組を有し、この４組の相補型MOSトランジスタ
を互いに平行に配置し、前記４組のうち中央に配置した
２組の相補型MOSトランジスタは互いにＰ又はＮチャネ
ルMOSトランジスタ毎にソース又はドレイン領域を共有
すると共にその左および右に配置した相補型MOSトラン
ジスタとそれぞれＰ又はＮチャネルMOSトランジスタ毎
にソース又はドレイン領域を共有し、前記中央に配置し
た２組の相補型MOSトランジスタの各組のゲートをそれ
ぞれ共通に接続して第１の共通ゲートとし、前記左およ
び右に配置した各組の相補型MOSトランジスタのゲート
を分離した基本セルを所定の領域全体に敷き詰めると共
に、各基本セルの右端のＰ又はＮチャネルMOSトランジ
スタのゲートを前記基本セルの右隣接基本セルおよび右
上又は右下隣接基本セルの各々左端Ｎ又はＰチャネルMO
Sトランジスタのゲートと共通に接続して第２の共通ゲ
ートとし、必要に応じて第１および第２の共通ゲートを
切断分離したことを特徴とするCMOS集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62250020A JP2522678B2 (ja) | 1987-10-05 | 1987-10-05 | Ｃｍｏｓ集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62250020A JP2522678B2 (ja) | 1987-10-05 | 1987-10-05 | Ｃｍｏｓ集積回路装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30774595A Division JPH08213575A (ja) | 1995-11-27 | 1995-11-27 | Ｃｍｏｓ集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0193144A JPH0193144A (ja) | 1989-04-12 |
| JP2522678B2 true JP2522678B2 (ja) | 1996-08-07 |
Family
ID=17201651
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62250020A Expired - Lifetime JP2522678B2 (ja) | 1987-10-05 | 1987-10-05 | Ｃｍｏｓ集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2522678B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2808669B2 (ja) * | 1989-05-24 | 1998-10-08 | 日本電気株式会社 | 半導体集積回路 |
| GB2506141A (en) * | 2012-09-21 | 2014-03-26 | Rolls Royce Plc | Distributed power semiconductor device |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60254631A (ja) * | 1984-05-31 | 1985-12-16 | Fujitsu Ltd | 半導体集積回路 |
| JPS62183140A (ja) * | 1986-02-07 | 1987-08-11 | Hitachi Ltd | 半導体集積回路装置 |
-
1987
- 1987-10-05 JP JP62250020A patent/JP2522678B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0193144A (ja) | 1989-04-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5493135A (en) | Symmetrical multi-layer metal logic array with continuous substrate taps and extension portions for increased gate density | |
| US4733288A (en) | Gate-array chip | |
| US4884118A (en) | Double metal HCMOS compacted array | |
| US6765245B2 (en) | Gate array core cell for VLSI ASIC devices | |
| EP0133958B1 (en) | A masterslice semiconductor device | |
| JPH0851353A (ja) | ＢｉＣＭＯＳおよびＣＭＯＳゲートアレイ用の基本セル | |
| JPS5943548A (ja) | 半導体集積回路装置 | |
| US5671397A (en) | Sea-of-cells array of transistors | |
| JPS6065547A (ja) | 半導体装置 | |
| US20130334576A1 (en) | Gate array architecture with multiple programmable regions | |
| JPH0434309B2 (ja) | ||
| JPH0480538B2 (ja) | ||
| US5291043A (en) | Semiconductor integrated circuit device having gate array | |
| US5635737A (en) | Symmetrical multi-layer metal logic array with extension portions for increased gate density and a testability area | |
| US5404034A (en) | Symmetrical multi-layer metal logic array with continuous substrate taps | |
| JPS58139446A (ja) | 半導体集積回路装置 | |
| JP2522678B2 (ja) | Ｃｍｏｓ集積回路装置 | |
| CA1187624A (en) | Basic cell for integrated circuit gate arrays | |
| JPH0252428B2 (ja) | ||
| JPH06101551B2 (ja) | Ｃｍｏｓ集積回路装置 | |
| JPH0329187B2 (ja) | ||
| JPH08213575A (ja) | Ｃｍｏｓ集積回路装置 | |
| JP2000223575A (ja) | 半導体装置の設計方法、半導体装置および半導体装置の製造方法 | |
| JPH0371789B2 (ja) | ||
| EP1009031B1 (en) | Semiconductor integrated circuit device and method of producing the same |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080531 Year of fee payment: 12 |