JPH0193144A - Ｃｍｏｓ集積回路装置 - Google Patents
Ｃｍｏｓ集積回路装置Info
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- JPH0193144A JPH0193144A JP62250020A JP25002087A JPH0193144A JP H0193144 A JPH0193144 A JP H0193144A JP 62250020 A JP62250020 A JP 62250020A JP 25002087 A JP25002087 A JP 25002087A JP H0193144 A JPH0193144 A JP H0193144A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は高密度で高速なＣＭＯＳＬＳＩに関するもので
ある。
ある。
ＬＳＩは、高集積化・高速化とともにチップ当たりの論
理ゲートの増大、メモリの内蔵など高機能化が進展し、
多品種少量生産の傾向が一層強くなっている。このよう
なＬＳＩを短い設計・製造期間で開発・生産しコスト低
減を可能とする手法として、いわゆるマスクスライス方
式がとられてきた。同時に低消費電力化のため、ＣＭＯ
Ｓ集積回路が多用されるようになった。
理ゲートの増大、メモリの内蔵など高機能化が進展し、
多品種少量生産の傾向が一層強くなっている。このよう
なＬＳＩを短い設計・製造期間で開発・生産しコスト低
減を可能とする手法として、いわゆるマスクスライス方
式がとられてきた。同時に低消費電力化のため、ＣＭＯ
Ｓ集積回路が多用されるようになった。
最も一般的なマスクスライス方式のＣＭＯＳ ＬＳＩは
、第１６図に示す等価回路の基本セルを第１７図の平面
図で示した回路パターンで構成し、この基本セルを第１
８図に示すように１次元に配列することによって、規則
的かつ共通的に形成される。その後、品種に対応して所
定の配線パターンを積層し、ＬＳＩチップとして完成さ
れる。
、第１６図に示す等価回路の基本セルを第１７図の平面
図で示した回路パターンで構成し、この基本セルを第１
８図に示すように１次元に配列することによって、規則
的かつ共通的に形成される。その後、品種に対応して所
定の配線パターンを積層し、ＬＳＩチップとして完成さ
れる。
第１６図、第１７図で、１はＮ型半導体基板（以下「Ｎ
基板」と略称する）、１１はＮ基板１中に形成された島
状Ｐ型頭域（以下「Ｐウェル」という）、２．２’はそ
れぞれＮ基板、Ｐウェルと抵抗性接触（オーミックコン
タクト）を行なって電源線ＶＤＤ、地気線ＶＳＳに接続
される領域（以下それぞれ「基板コンタクト領域」、「
ウェルコンタクト令頁域」とし１う）、３．４．５はＰ
チャネル金属酸化物半導体トランジスタ（以下ｒＰＭＯ
Ｓトランジスタ」と略称する）８，９のソース又はドレ
イン領域、３’、４’、５”は同じくＮチャネル金属酸
化物半導体トランジスタ（以下［ＮＭＯＳトランジスタ
」と略称する）８”、９’のソース又はドレイン領域、
６は２ＭＯＳトランジスタ８およびＮＭＯＳトランジス
タ８１の共通のゲート、７は２ＭＯＳトランジスタ９お
よびＮＭＯＳトランジスタ９°の共通のゲートである。
基板」と略称する）、１１はＮ基板１中に形成された島
状Ｐ型頭域（以下「Ｐウェル」という）、２．２’はそ
れぞれＮ基板、Ｐウェルと抵抗性接触（オーミックコン
タクト）を行なって電源線ＶＤＤ、地気線ＶＳＳに接続
される領域（以下それぞれ「基板コンタクト領域」、「
ウェルコンタクト令頁域」とし１う）、３．４．５はＰ
チャネル金属酸化物半導体トランジスタ（以下ｒＰＭＯ
Ｓトランジスタ」と略称する）８，９のソース又はドレ
イン領域、３’、４’、５”は同じくＮチャネル金属酸
化物半導体トランジスタ（以下［ＮＭＯＳトランジスタ
」と略称する）８”、９’のソース又はドレイン領域、
６は２ＭＯＳトランジスタ８およびＮＭＯＳトランジス
タ８１の共通のゲート、７は２ＭＯＳトランジスタ９お
よびＮＭＯＳトランジスタ９°の共通のゲートである。
この基本セルでは、ソース又はドレイン領域３．３１が
２個のトランジスタに共通のソース又はドレイン領域と
なっているのが特徴的であり、基本セルの小型化に寄与
している。なお、基本セルとして、共通ゲート６．７を
中央部で分離し、２ＭＯＳトランジスタ８，９、ＮＭＯ
Ｓトランジスタ８°、９°にそれぞれ個別のゲートを設
ける場合がある。具体的な論理機能は、ソース、ドレイ
ンおよびゲートの両端又は中央の拡張部分を金属配線で
適宜結線することによって実現される。すなわち、第１
段階として、各種ＬＳＩに汎用的に使用可能な論理機能
として基本セル２０個程度以下の規模のものを抽出し、
それぞれ所定の結線を１列に並べた基本セル領域内で行
なう。これを以下「論理セル」と呼び、通常数十種類に
及ぶ。次に、第２段階として、多数の論理セルを第１８
図の基本セル１３の配列上に配置し、その間を固定的に
領域が配分されている配線領域１４を利用して結線する
。最終的には第１８図のように構成される。なお、第１
８図で、１０はＬＳＩチップ、１１は上記論理セルとセ
ル間の結線によって構成される論理回路領域、１２はチ
ップ外部と論理回路との物理的・電気的インタフェース
をとる周辺回路領域である。
２個のトランジスタに共通のソース又はドレイン領域と
なっているのが特徴的であり、基本セルの小型化に寄与
している。なお、基本セルとして、共通ゲート６．７を
中央部で分離し、２ＭＯＳトランジスタ８，９、ＮＭＯ
Ｓトランジスタ８°、９°にそれぞれ個別のゲートを設
ける場合がある。具体的な論理機能は、ソース、ドレイ
ンおよびゲートの両端又は中央の拡張部分を金属配線で
適宜結線することによって実現される。すなわち、第１
段階として、各種ＬＳＩに汎用的に使用可能な論理機能
として基本セル２０個程度以下の規模のものを抽出し、
それぞれ所定の結線を１列に並べた基本セル領域内で行
なう。これを以下「論理セル」と呼び、通常数十種類に
及ぶ。次に、第２段階として、多数の論理セルを第１８
図の基本セル１３の配列上に配置し、その間を固定的に
領域が配分されている配線領域１４を利用して結線する
。最終的には第１８図のように構成される。なお、第１
８図で、１０はＬＳＩチップ、１１は上記論理セルとセ
ル間の結線によって構成される論理回路領域、１２はチ
ップ外部と論理回路との物理的・電気的インタフェース
をとる周辺回路領域である。
上述の従来技術では、論理セルの配置領域と結線領域が
分離かつ固定して割り付けられているため、論理機能に
より配線量が大幅に増減する状況に対して最適な構成を
とることが必ずしもできない。例えば、配線量が少ない
ＬＳＩの場合には配線領域１４で空き領域が発生する。
分離かつ固定して割り付けられているため、論理機能に
より配線量が大幅に増減する状況に対して最適な構成を
とることが必ずしもできない。例えば、配線量が少ない
ＬＳＩの場合には配線領域１４で空き領域が発生する。
逆に配線量が多いＬＳｔの場合には、配線領域内に収容
可能とするため、基本セルの一部を未使用とすることに
より配線密度を下げる等の方法をとらなければならない
。いずれにしても集積度の低下となる欠点をもたらす。
可能とするため、基本セルの一部を未使用とすることに
より配線密度を下げる等の方法をとらなければならない
。いずれにしても集積度の低下となる欠点をもたらす。
また、ＲＡＭ−ＲＯＭ・乗算器等の規則的な回路を構成
する場合には配線領域１４は全く不要となり、性能の低
下のみならず、極めて大きな空き領域が発生する。すな
わち、上述の従来技術は、ＲＡＭ−ＲＯＭ・乗算器等の
規則的な回路と一般的な論理回路の混載が事実上不可能
という重大な欠点を有している。
する場合には配線領域１４は全く不要となり、性能の低
下のみならず、極めて大きな空き領域が発生する。すな
わち、上述の従来技術は、ＲＡＭ−ＲＯＭ・乗算器等の
規則的な回路と一般的な論理回路の混載が事実上不可能
という重大な欠点を有している。
本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、論理回路の配線量の変化に対応
して常に適切な配線領域を割り付け、かつ規則的な回路
を高密度に構成可能とするＣＭＯＳ集積回路装置を得る
ことにある。
の目的とするところは、論理回路の配線量の変化に対応
して常に適切な配線領域を割り付け、かつ規則的な回路
を高密度に構成可能とするＣＭＯＳ集積回路装置を得る
ことにある。
このような目的を達成するために本発明は、１個のＰチ
ャネルＭＯＳトランジスタと１個のＮチャネルＭＯＳト
ランジスタとからなる相補型ＭＯＳトランジスタを３Ｍ
ｉ又は４組を有する基本セルを所定の領域全体に敷き詰
めると共に必要に応じて共通ゲートを切断分離するよう
にしたものである。
ャネルＭＯＳトランジスタと１個のＮチャネルＭＯＳト
ランジスタとからなる相補型ＭＯＳトランジスタを３Ｍ
ｉ又は４組を有する基本セルを所定の領域全体に敷き詰
めると共に必要に応じて共通ゲートを切断分離するよう
にしたものである。
本発明によるＣＭＯＳ集積回路装置においては、ＲＡＭ
−ＲＯＭ・乗算器等の規則性のある回路と論理回路との
混載が可能である。
−ＲＯＭ・乗算器等の規則性のある回路と論理回路との
混載が可能である。
本発明は、第１図に示すように、基本セルを２次元にす
きまなく配列し、任意の列に論理セルを配置できると同
時に基本セルの１／２の高さを単位として配線領域を増
加できるようにしたことを特徴とする。さらに、論理セ
ルおよびＲＡＭ−ＲＯＭ・乗算器等の規則的回路を面積
効率高く構成可能とすることを特徴とする。従来の技術
とは基本セルの等価回路、回路パターン、チップ上での
配列条件、使用方法が異なり、以下図面により詳細に説
明する。
きまなく配列し、任意の列に論理セルを配置できると同
時に基本セルの１／２の高さを単位として配線領域を増
加できるようにしたことを特徴とする。さらに、論理セ
ルおよびＲＡＭ−ＲＯＭ・乗算器等の規則的回路を面積
効率高く構成可能とすることを特徴とする。従来の技術
とは基本セルの等価回路、回路パターン、チップ上での
配列条件、使用方法が異なり、以下図面により詳細に説
明する。
第２図、第３図は本発明による第１の実施例であり、第
２図はその等価回路を示す回路図、第３図はその回路パ
ターンの平面図である。第２図および第３図では同一の
構成要素には同一の番号を付与しである。これらの図に
おいて、１３ａは基本セル、２０．２０’、２２．２２
″、２４．２４’、２６．２６’はＰＭＯＳトランジス
タ、ＮＭＯＳトランジスタのソース又はドレインであり
、２２．２２’と２４．２４“は隣接するトランジスタ
で共用される。また、２１．２３．２５および２１”、
２３°、２５′はＰＭＯＳトランジスタおよびＮＭＯＳ
トランジスタのゲートであるが、ゲート２３と２３’、
２５と２５’は互いにまた上下の基本セルの対応ゲート
とも共通となる。この共通ゲートは、必要ならば、基本
セル内では位置２７で、上下の基本セルとは位置２８で
切断可能である。
２図はその等価回路を示す回路図、第３図はその回路パ
ターンの平面図である。第２図および第３図では同一の
構成要素には同一の番号を付与しである。これらの図に
おいて、１３ａは基本セル、２０．２０’、２２．２２
″、２４．２４’、２６．２６’はＰＭＯＳトランジス
タ、ＮＭＯＳトランジスタのソース又はドレインであり
、２２．２２’と２４．２４“は隣接するトランジスタ
で共用される。また、２１．２３．２５および２１”、
２３°、２５′はＰＭＯＳトランジスタおよびＮＭＯＳ
トランジスタのゲートであるが、ゲート２３と２３’、
２５と２５’は互いにまた上下の基本セルの対応ゲート
とも共通となる。この共通ゲートは、必要ならば、基本
セル内では位置２７で、上下の基本セルとは位置２８で
切断可能である。
さらに、第３図の２９ａ、２９ａ’、２９ｂ。
２９ｂ°は基板又はウヱルコンタクト領域である。
以上のＰＭＯＳトランジスタ、ＮＭＯＳトランジスタを
構成するパターンは軸Ｘｌ−Ｘ２．ＸＩ ’−Ｘ２９に
対して対称であるとともに、基本セル１３ａは第２図、
第３図に示すように上下左右に連続してすきまなく敷き
詰められているため、上下を逆にすれば基本セルの領域
として１３ａ９の位置にとることも可能である。
構成するパターンは軸Ｘｌ−Ｘ２．ＸＩ ’−Ｘ２９に
対して対称であるとともに、基本セル１３ａは第２図、
第３図に示すように上下左右に連続してすきまなく敷き
詰められているため、上下を逆にすれば基本セルの領域
として１３ａ９の位置にとることも可能である。
以上述べたように、本実施例は、第１６図、第１７図の
従来装置と比較し、同一の面積でＰＭＯＳトランジスタ
とＮＭＯＳトランジスタ各々１個多く設けられているた
め、論理セルの横幅は例えば２人カアンド回路で１７２
、第４図のＤ型フリップフロップ回路は第５図（ａｌ、
（ｂ）に示すように配線設計でき結果として２０／２
４にそれぞれ縮小可能であり、論理セルの高密度化、高
速化に寄与するところ大である。さらに、論理セルの配
置。
従来装置と比較し、同一の面積でＰＭＯＳトランジスタ
とＮＭＯＳトランジスタ各々１個多く設けられているた
め、論理セルの横幅は例えば２人カアンド回路で１７２
、第４図のＤ型フリップフロップ回路は第５図（ａｌ、
（ｂ）に示すように配線設計でき結果として２０／２
４にそれぞれ縮小可能であり、論理セルの高密度化、高
速化に寄与するところ大である。さらに、論理セルの配
置。
配ＭＡ ６１域の割付けに対して自由度が大きいため、
無駄な空き領域を最小限に抑えることが可能である。こ
のため、ＬＳＩチップの小型化、従って歩留まり向上に
よる経済化が達成できる。なお、第４図、第５図におい
て、ＴＧＩ〜ＴＧ４はトランスミッションゲート、ＧＫ
はクロ７り信号、Ｄは入力データ、Ｑは出力データであ
る。
無駄な空き領域を最小限に抑えることが可能である。こ
のため、ＬＳＩチップの小型化、従って歩留まり向上に
よる経済化が達成できる。なお、第４図、第５図におい
て、ＴＧＩ〜ＴＧ４はトランスミッションゲート、ＧＫ
はクロ７り信号、Ｄは入力データ、Ｑは出力データであ
る。
第６図、第７図は本発明による第２の実施例であり、第
１の実施例に対してさらにＰＭＯＳトランジスタおよび
ＮＭＯＳトランジスタが各々１個付加されている。すな
わち、３０．３０’は付加トランジスタのソースまたは
ドレイン、３１．３１１は付加トランジスタのゲート、
３２．３２’は付加トランジスタと第１の実施例のトラ
ンジスタとが共用するソースまたはドレインである。本
実施例の基本セル１３ｂを用いれば、規則的回路として
最も多用されるＲＡＭの主要構成要素であるメモリセル
は第８図（ａ）、 （１））に示すように基本セル１個
で構成可能であり（第８図（ａ）のＭＣ参照）、ＲＡＭ
の高密度化が達成できる。従って、ＲＡＭの記憶容量が
大きいＬＳＩに対して本発明を適用すれば、その効果は
最も顕著となる。
１の実施例に対してさらにＰＭＯＳトランジスタおよび
ＮＭＯＳトランジスタが各々１個付加されている。すな
わち、３０．３０’は付加トランジスタのソースまたは
ドレイン、３１．３１１は付加トランジスタのゲート、
３２．３２’は付加トランジスタと第１の実施例のトラ
ンジスタとが共用するソースまたはドレインである。本
実施例の基本セル１３ｂを用いれば、規則的回路として
最も多用されるＲＡＭの主要構成要素であるメモリセル
は第８図（ａ）、 （１））に示すように基本セル１個
で構成可能であり（第８図（ａ）のＭＣ参照）、ＲＡＭ
の高密度化が達成できる。従って、ＲＡＭの記憶容量が
大きいＬＳＩに対して本発明を適用すれば、その効果は
最も顕著となる。
第９図は本発明による基本セルを有効に活用する各種手
法を例示するものである。すなわち、２人力ナンドゲー
）ＮＡＮＤ （第９図（ｂｌ参照）では例えばＧ１．Ｇ
１”とＧ２，０２“を並列接続し、トランジスタのゲー
ト幅を増大することによって高速化が可能となる。また
、２人カアンドゲートＡＮＤ （第９図（Ｃ１参照）で
はナントゲートの出力にＧ３．Ｇ３ ’、Ｇ４ ”で構
成しているインバータ回路を付加してアンドゲートとし
ている。ここでは、Ｇ３と０４のＰＭＯＳトランジスタ
を並列にしてゲート幅を増大することにより、出力端子
Ｔ３の出力波形の立上り時間を高速化し、立下り時間と
ほぼ同一にしている。なお、Ｇ３’は使用しないトラン
ジスタのゲートであり、コンタクトホールＣ１によりｖ
ＳＳに接続して、このトランジスタを常時非動作状態と
している。第９図における第３の例は論理セル内で例え
ば独立に動作するトランスファゲート付インバータとイ
ンバータと（第９図（ａ）のセル内ゲートＣＧおよび第
９図（ｄ）参照）を必要とする場合で、共通ゲートをＳ
の位置で０５．Ｇ５”に分離し、コンタクトホールＣ２
、Ｃ２”でＶＤＤ、ＶＳＳに接続してＰＭＯＳトランジ
スタ、ＮＭＯＳトランジスタを常時非動作状態にする。
法を例示するものである。すなわち、２人力ナンドゲー
）ＮＡＮＤ （第９図（ｂｌ参照）では例えばＧ１．Ｇ
１”とＧ２，０２“を並列接続し、トランジスタのゲー
ト幅を増大することによって高速化が可能となる。また
、２人カアンドゲートＡＮＤ （第９図（Ｃ１参照）で
はナントゲートの出力にＧ３．Ｇ３ ’、Ｇ４ ”で構
成しているインバータ回路を付加してアンドゲートとし
ている。ここでは、Ｇ３と０４のＰＭＯＳトランジスタ
を並列にしてゲート幅を増大することにより、出力端子
Ｔ３の出力波形の立上り時間を高速化し、立下り時間と
ほぼ同一にしている。なお、Ｇ３’は使用しないトラン
ジスタのゲートであり、コンタクトホールＣ１によりｖ
ＳＳに接続して、このトランジスタを常時非動作状態と
している。第９図における第３の例は論理セル内で例え
ば独立に動作するトランスファゲート付インバータとイ
ンバータと（第９図（ａ）のセル内ゲートＣＧおよび第
９図（ｄ）参照）を必要とする場合で、共通ゲートをＳ
の位置で０５．Ｇ５”に分離し、コンタクトホールＣ２
、Ｃ２”でＶＤＤ、ＶＳＳに接続してＰＭＯＳトランジ
スタ、ＮＭＯＳトランジスタを常時非動作状態にする。
これによりＧ５．Ｇ５’の左と右のトランジスタは独立
動作可能となり、上述の２種類の独立した回路を得るこ
とができる。なお、第９図（ｂ）〜（ｄ）のＴｌ、Ｔ２
．７４〜Ｔ８は端子である。
動作可能となり、上述の２種類の独立した回路を得るこ
とができる。なお、第９図（ｂ）〜（ｄ）のＴｌ、Ｔ２
．７４〜Ｔ８は端子である。
第１０図（ａ）、 （ｂ）は本発明の第２の実施例によ
る基本セルを用いてＤ型フリソプフロフプ回路を構成し
た例であり、第１の実施例と同じ横幅で実現できる。第
１０図において、ＴＧ１〜ＴＧ４はトランスミッション
ゲート、ＣＫはクロック信号、Ｄは入力データ、Ｑは出
力データである。
る基本セルを用いてＤ型フリソプフロフプ回路を構成し
た例であり、第１の実施例と同じ横幅で実現できる。第
１０図において、ＴＧ１〜ＴＧ４はトランスミッション
ゲート、ＣＫはクロック信号、Ｄは入力データ、Ｑは出
力データである。
第１１図および第１２図は本発明の第３の実施例であり
、第２の実施例に対してゲート４１．４１″とゲート４
３を接続するパターン４０．４０”をゲートと同じ工程
で形成しておくことに特徴がある。この接続パターン４
０．４０”は他のゲートの切断工程と同じ工程で位置４
２．４２’および４２″で切断可能であり、独立したゲ
ートとして利用することも可能である。本実施例を具体
的にＤ型フリップフロップ回路の構成に適用すると、第
１０図に示したトランスミッションゲートＴＧ１〜ＴＧ
４のクロック信号ＣＫ用配線パターンＬ１、Ｌ２の第２
金属配線とその両端スルーホールおよびコンタクトホー
ルＣ１，Ｃ２が不要となり、結果として第２金属配線ト
ラックＴ２−２．２−３．２−４．２−５を論理セル内
では未使用とできる。すなわち、第１０図のＤ型フリッ
プフロップ回路では基板コンタクト領域、ウェルコンタ
クト領域にある第２金属配線トラックＴ２−１〜Ｔ２−
８がすべて未使用となる。このため、常にこのトラック
を論理セル間の結線またはＶＤＤ線間、ＶＳＳ線間の縦
方向の結線のための配線トラックとして使用可能となり
、ＬＳＩチップの配置配線設計工数の削減、無駄スペー
スの発生の抑制。
、第２の実施例に対してゲート４１．４１″とゲート４
３を接続するパターン４０．４０”をゲートと同じ工程
で形成しておくことに特徴がある。この接続パターン４
０．４０”は他のゲートの切断工程と同じ工程で位置４
２．４２’および４２″で切断可能であり、独立したゲ
ートとして利用することも可能である。本実施例を具体
的にＤ型フリップフロップ回路の構成に適用すると、第
１０図に示したトランスミッションゲートＴＧ１〜ＴＧ
４のクロック信号ＣＫ用配線パターンＬ１、Ｌ２の第２
金属配線とその両端スルーホールおよびコンタクトホー
ルＣ１，Ｃ２が不要となり、結果として第２金属配線ト
ラックＴ２−２．２−３．２−４．２−５を論理セル内
では未使用とできる。すなわち、第１０図のＤ型フリッ
プフロップ回路では基板コンタクト領域、ウェルコンタ
クト領域にある第２金属配線トラックＴ２−１〜Ｔ２−
８がすべて未使用となる。このため、常にこのトラック
を論理セル間の結線またはＶＤＤ線間、ＶＳＳ線間の縦
方向の結線のための配線トラックとして使用可能となり
、ＬＳＩチップの配置配線設計工数の削減、無駄スペー
スの発生の抑制。
電源系の特性向上が可能となる。
第１３図はＬＳＩチップ内における論理セルの配置、セ
ル間の配線およびＶＤＤ、ＶＤＤの結線の概要を例示し
たものである。論理セル間の配線チャネルは最少幅であ
り、第１金属配線用として４トラツク使用可能である。
ル間の配線およびＶＤＤ、ＶＤＤの結線の概要を例示し
たものである。論理セル間の配線チャネルは最少幅であ
り、第１金属配線用として４トラツク使用可能である。
論理セルん配置領域ＧＩＯ，Ｇ２０の上下で各共通ゲー
トパターンは切断され、所定の論理セル動作が可能とな
っている。ＶＤＤ、ＶＳＳの各線は、横方向の第１金属
配線および縦方向の第２金属配線で相互に結ぶことによ
り電源系の電気的特性の向上を行なっている。本発明の
第３の実施例による基本セルを適用すれば、論理セル配
置に全く制限をつけることなくＶＤＤ、ＶＳＳの縦方向
結線トラックをあらかじめ決定しておくことが可能とな
り、ＬＳＩチップの電源系パターン作成が容易となる利
点をもたらす。なお、第３図のＷＣは配線チャネルであ
る。
トパターンは切断され、所定の論理セル動作が可能とな
っている。ＶＤＤ、ＶＳＳの各線は、横方向の第１金属
配線および縦方向の第２金属配線で相互に結ぶことによ
り電源系の電気的特性の向上を行なっている。本発明の
第３の実施例による基本セルを適用すれば、論理セル配
置に全く制限をつけることなくＶＤＤ、ＶＳＳの縦方向
結線トラックをあらかじめ決定しておくことが可能とな
り、ＬＳＩチップの電源系パターン作成が容易となる利
点をもたらす。なお、第３図のＷＣは配線チャネルであ
る。
第１４図および第１５図は本発明の第４の実施例であり
、第２の実施例に対して、ゲート２５と２５’、２３と
２３″をあらかじめ分離して形成しておくことに特徴が
ある。これは、第２の実施例では共通ゲートを分離する
ためにポリシリコン切断用のマスクがさらに一枚必要に
なっていたが、その変わりにコンタクトホールとＡｌで
接続しておきたいゲートを接続するという考え方を取っ
ている。基本セル１３ｄのＰＭＯＳトランジスタ。
、第２の実施例に対して、ゲート２５と２５’、２３と
２３″をあらかじめ分離して形成しておくことに特徴が
ある。これは、第２の実施例では共通ゲートを分離する
ためにポリシリコン切断用のマスクがさらに一枚必要に
なっていたが、その変わりにコンタクトホールとＡｌで
接続しておきたいゲートを接続するという考え方を取っ
ている。基本セル１３ｄのＰＭＯＳトランジスタ。
ＮＭＯＳトランジスタを構成するパターンは軸Ｘ１０−
Ｘ２０．Ｘｉ Ｏ’−Ｘ２０ ’に対して対称であると
共に、第１５図に示すように敷き詰められることから、
今まで述べて来た特徴、すなわち無駄な空き領域を最小
限に抑えることが可能で、規則的回路特にＲＡＭの搭載
も効率良くできるという特徴を兼ね備えでいる。また、
Ａｆｆｉ配線の若干の増加はあるものの、マスク枚数を
一枚削減できることから製造歩留まりの向上が期待でき
る。
Ｘ２０．Ｘｉ Ｏ’−Ｘ２０ ’に対して対称であると
共に、第１５図に示すように敷き詰められることから、
今まで述べて来た特徴、すなわち無駄な空き領域を最小
限に抑えることが可能で、規則的回路特にＲＡＭの搭載
も効率良くできるという特徴を兼ね備えでいる。また、
Ａｆｆｉ配線の若干の増加はあるものの、マスク枚数を
一枚削減できることから製造歩留まりの向上が期待でき
る。
なお、この第４の実施例においては、例えばゲー）２３
’、２５°と３１’、３２”とで示されるように、中央
に配置した２組の相補型ＭＯＳトランジスタのチャネル
幅が、その左右に配置した相補型ＭＯＳトランジスタの
チャネル幅よりも長い。
’、２５°と３１’、３２”とで示されるように、中央
に配置した２組の相補型ＭＯＳトランジスタのチャネル
幅が、その左右に配置した相補型ＭＯＳトランジスタの
チャネル幅よりも長い。
以上説明したように本発明は、基本セルを所定の領域全
体に敷き詰めると共に必要に応じて共通のゲートを切断
分離するようにしたことにより、第１種金属配線用配線
トラック数が可変の配線チャネルを割り付けることが可
能となり、ＬＳＩの高速化、高集積化に極めて効果が大
きい。
体に敷き詰めると共に必要に応じて共通のゲートを切断
分離するようにしたことにより、第１種金属配線用配線
トラック数が可変の配線チャネルを割り付けることが可
能となり、ＬＳＩの高速化、高集積化に極めて効果が大
きい。
また、ＲＡＭ−ＲＯＭ・乗算器等の規則性のある回路を
高密度に構成可能なため、論理回路とこれら規則性のあ
る回路とが混載する高性能かつ高機能なＬＳＩを経済的
に実現可能となる効果がある。すなわち、本発明による
基本セルを用いたマスクスライスＬＳＩは総合的に適用
領域が広いため、多品種少量生産が進むＬＳＩ化傾向に
十分対応できるものである。
高密度に構成可能なため、論理回路とこれら規則性のあ
る回路とが混載する高性能かつ高機能なＬＳＩを経済的
に実現可能となる効果がある。すなわち、本発明による
基本セルを用いたマスクスライスＬＳＩは総合的に適用
領域が広いため、多品種少量生産が進むＬＳＩ化傾向に
十分対応できるものである。
第１図は本発明に係わる基本セル配置図、第２図〜第５
図は本発明による第１の実施例を示す回路図とパターン
図、第６図〜第１Ｏ図は本発明による第２の実施例を示
す回路図とパターン図、第１１図および第１２図は本発
明による第３の実施例を示す回路図およびパターン図、
第１３図は本発明によるＬＳＩチップ内の配置配線例を
示す説引回、第１４図および第１５図は本発明による第
４の実施例を示す回路図およびパターン図、第１６図お
よび第１７図は従来の基本セルの等価回路図およびパタ
ーン図、第１８図は従来の基本セルの配置図である。 １０・・・ＬＳＩチップ、１１・・・論理回路領域、１
２・・・周辺回路領域、１３．１３ａ〜１３ｄ・・・基
本セル、２０．２０”、２２．２２”、２４．２４’、
２６．２６’・・・ソース又はドレイン、２１，２１’
、 ２３． ２３’、 ２５． ２５’・・・ゲー
ト、２７．２８・・・位置。
図は本発明による第１の実施例を示す回路図とパターン
図、第６図〜第１Ｏ図は本発明による第２の実施例を示
す回路図とパターン図、第１１図および第１２図は本発
明による第３の実施例を示す回路図およびパターン図、
第１３図は本発明によるＬＳＩチップ内の配置配線例を
示す説引回、第１４図および第１５図は本発明による第
４の実施例を示す回路図およびパターン図、第１６図お
よび第１７図は従来の基本セルの等価回路図およびパタ
ーン図、第１８図は従来の基本セルの配置図である。 １０・・・ＬＳＩチップ、１１・・・論理回路領域、１
２・・・周辺回路領域、１３．１３ａ〜１３ｄ・・・基
本セル、２０．２０”、２２．２２”、２４．２４’、
２６．２６’・・・ソース又はドレイン、２１，２１’
、 ２３． ２３’、 ２５． ２５’・・・ゲー
ト、２７．２８・・・位置。
Claims (4)
- （１）１個のＰチャネルＭＯＳトランジスタと１個のＮ
チャネルＭＯＳトランジスタとからなる相補型ＭＯＳト
ランジスタ３組を有し、この３組の相補型ＭＯＳトラン
ジスタを互いに平行に配置し、前記３組のうち中央に配
置した１組の相補型ＭＯＳトランジスタはその左および
右に配置した相補型ＭＯＳトランジスタとそれぞれＰ又
はＮチャネルＭＯＳトランジスタ毎にソース又はドレイ
ン領域を共有し、前記中央に配置した１組の相補型ＭＯ
Ｓトランジスタとその左又は右のいずれか一方の相補型
ＭＯＳトランジスタの各組のゲートをそれぞれ共通に接
続し、前記左又は右の他方の相補型ＭＯＳトランジスタ
のゲートを分離した基本セルを所定の領域全体に敷き詰
めると共に必要に応じて前記共通のゲートを切断分離し
たことを特徴とするＣＭＯＳ集積回路装置。 - （２）１個のＰチャネルＭＯＳトランジスタと１個のＮ
チャネルＭＯＳトランジスタからなる相補型ＭＯＳトラ
ンジスタ４組を有し、この４組の相補型ＭＯＳトランジ
スタを互いに平行に配置し、前記４組のうち中央に配置
した２組の相補型ＭＯＳトランジスタは互いにＰ又はＮ
チャネルＭＯＳトランジスタ毎にソース又はドレイン領
域を共有すると共にその左および右に配置した相補型Ｍ
ＯＳトランジスタとそれぞれＰ又はＮチャネルＭＯＳト
ランジスタ毎にソース又はドレイン領域を共有し、前記
中央に配置した２組の相補型ＭＯＳトランジスタの各組
のゲートをそれぞれ共通に接続し、前記左および右に配
置した各組の相補型ＭＯＳトランジスタのゲートを分離
した基本セルを所定の領域全体に敷き詰めると共に必要
に応じて前記共通のゲートを切断分離したことを特徴と
するＣＭＯＳ集積回路装置。 - （３）１個のＰチャネルＭＯＳトランジスタと１個のＮ
チャネルＭＯＳトランジスタからなる相補型ＭＯＳトラ
ンジスタ４組を有し、この４組の相補型ＭＯＳトランジ
スタを互いに平行に配置し、前記４組のうち中央に配置
した２組の相補型ＭＯＳトランジスタは互いにＰ又はＮ
チャネルＭＯＳトランジスタ毎にソース又はドレイン領
域を共有すると共にその左および右に配置した相補型Ｍ
ＯＳトランジスタとそれぞれＰ又はＮチャネルＭＯＳト
ランジスタ毎にソース又はドレイン領域を共有し、前記
中央に配置した２組の相補型ＭＯＳトランジスタの各組
のゲートをそれぞれ共通に接続して第１の共通ゲートと
し、前記左および右に配置した各組の相補型ＭＯＳトラ
ンジスタのゲートを分離した基本セルを所定の領域全体
に敷き詰めると共に、各基本セルの右端のＰ又はＮチャ
ネルＭＯＳトランジスタのゲートを前記基本セルの右隣
接基本セルおよび右上又は右下隣接基本セルの各々左端
Ｎ又はＰチャネルＭＯＳトランジスタのゲートと共通に
接続して第２の共通ゲートとし、必要に応じて第１およ
び第２の共通ゲートを切断分離したことを特徴とするＣ
ＭＯＳ集積回路装置。 - （４）１個のＰチャネルＭＯＳトランジスタと１個のＮ
チャネルＭＯＳトランジスタからなる相補型ＭＯＳトラ
ンジスタ４組を有し、この４組の相補型ＭＯＳトランジ
スタを互いに平行に配置し、前記４組のうち中央に配置
した２組の相補型ＭＯＳトランジスタは互いにＰ又はＮ
チャネルＭＯＳトランジスタ毎にソース又はドレイン領
域を共有すると共にその左および右に配置した相補型Ｍ
ＯＳトランジスタとそれぞれＰ又はＮチャネルＭＯＳト
ランジスタ毎にソース又はドレイン領域を共有し、前記
４組の相補型ＭＯＳトランジスタの各組のゲートをそれ
ぞれ分離し、前記中央に配置した２組の相補型ＭＯＳト
ランジスタのチャネル幅とその左右に配置した相補型Ｍ
ＯＳトランジスタのチャネル幅とに差を設けた基本セル
を所定の領域全体に敷き詰めたことを特徴とするＣＭＯ
Ｓ集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62250020A JP2522678B2 (ja) | 1987-10-05 | 1987-10-05 | Ｃｍｏｓ集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62250020A JP2522678B2 (ja) | 1987-10-05 | 1987-10-05 | Ｃｍｏｓ集積回路装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30774595A Division JPH08213575A (ja) | 1995-11-27 | 1995-11-27 | Ｃｍｏｓ集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0193144A true JPH0193144A (ja) | 1989-04-12 |
| JP2522678B2 JP2522678B2 (ja) | 1996-08-07 |
Family
ID=17201651
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62250020A Expired - Lifetime JP2522678B2 (ja) | 1987-10-05 | 1987-10-05 | Ｃｍｏｓ集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2522678B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02309673A (ja) * | 1989-05-24 | 1990-12-25 | Nec Corp | 半導体集積回路 |
| GB2506141A (en) * | 2012-09-21 | 2014-03-26 | Rolls Royce Plc | Distributed power semiconductor device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60254631A (ja) * | 1984-05-31 | 1985-12-16 | Fujitsu Ltd | 半導体集積回路 |
| JPS62183140A (ja) * | 1986-02-07 | 1987-08-11 | Hitachi Ltd | 半導体集積回路装置 |
-
1987
- 1987-10-05 JP JP62250020A patent/JP2522678B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60254631A (ja) * | 1984-05-31 | 1985-12-16 | Fujitsu Ltd | 半導体集積回路 |
| JPS62183140A (ja) * | 1986-02-07 | 1987-08-11 | Hitachi Ltd | 半導体集積回路装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02309673A (ja) * | 1989-05-24 | 1990-12-25 | Nec Corp | 半導体集積回路 |
| GB2506141A (en) * | 2012-09-21 | 2014-03-26 | Rolls Royce Plc | Distributed power semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2522678B2 (ja) | 1996-08-07 |
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Legal Events
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|---|---|---|---|
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