JP2510040B2 - Ｃｍｏｓマスタスライス - Google Patents
ＣｍｏｓマスタスライスInfo
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- JP2510040B2 JP2510040B2 JP2216488A JP21648890A JP2510040B2 JP 2510040 B2 JP2510040 B2 JP 2510040B2 JP 2216488 A JP2216488 A JP 2216488A JP 21648890 A JP21648890 A JP 21648890A JP 2510040 B2 JP2510040 B2 JP 2510040B2
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- Japan
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- gate
- cmos transistor
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- cmos
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- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ゲートアレー型LSIに用いられるマスタス
ライスに関するものであり、特に、ｐチャネルMOSトラ
ンジスタとｎチャネルMOSトランジスタとを組み合わせ
て基本セルを構成し、この基本セルを規則的に配列した
CMOSマスタスライスに関するものである。
ライスに関するものであり、特に、ｐチャネルMOSトラ
ンジスタとｎチャネルMOSトランジスタとを組み合わせ
て基本セルを構成し、この基本セルを規則的に配列した
CMOSマスタスライスに関するものである。
ゲートアレーが開発された当初においては、基本セル
中のMOSトランジスタのゲート幅がすべて等しいのが一
般的であった。しかし、用途に応じてゲート幅を選択で
きる方が回路の性能上有利になることが多いので、最近
では、１つの基本セル中にゲート幅の異なるMOSトラン
ジスタを組み込むようになってきた。
中のMOSトランジスタのゲート幅がすべて等しいのが一
般的であった。しかし、用途に応じてゲート幅を選択で
きる方が回路の性能上有利になることが多いので、最近
では、１つの基本セル中にゲート幅の異なるMOSトラン
ジスタを組み込むようになってきた。
第３図はゲート幅の異なるMOSトランジスタが組み込
まれた従来の基本セルの一例を示す平面図である。基本
セル１はｐチャネル領域２とｎチャネル領域３からな
る。ｐチャネル領域２にはゲート４、５で示される２個
のｐチャネル基本MOSトランジスタとゲート６、７で示
される２個のｐチャネル付加MOSトランジスタが形成さ
れている。ｎチャネル領域３にはゲート８、９で示され
る２個のｎチャネル基本MOSトランジスタとゲート10、1
1で示される２個のｎチャネル付加MOSトランジスタが形
成されている。すなわち、ゲート幅方向に一列に並んだ
ｐチャネルMOSトランジスタとｎチャネルMOSトランジス
タとを組み合わせたCMOSトランジスタ対が４組形成され
ている。なお、符号12はｎ型半導体基板上に形成された
ｐウエル領域を示し、符号13〜17はゲート幅方向の配線
トラックを示している。
まれた従来の基本セルの一例を示す平面図である。基本
セル１はｐチャネル領域２とｎチャネル領域３からな
る。ｐチャネル領域２にはゲート４、５で示される２個
のｐチャネル基本MOSトランジスタとゲート６、７で示
される２個のｐチャネル付加MOSトランジスタが形成さ
れている。ｎチャネル領域３にはゲート８、９で示され
る２個のｎチャネル基本MOSトランジスタとゲート10、1
1で示される２個のｎチャネル付加MOSトランジスタが形
成されている。すなわち、ゲート幅方向に一列に並んだ
ｐチャネルMOSトランジスタとｎチャネルMOSトランジス
タとを組み合わせたCMOSトランジスタ対が４組形成され
ている。なお、符号12はｎ型半導体基板上に形成された
ｐウエル領域を示し、符号13〜17はゲート幅方向の配線
トラックを示している。
この基本セルは、ゲート幅の広い基本MOSトランジス
タ４、５、８、９をラッチトランジスタとして用い、ゲ
ート幅の狭いｎチャネル付加MOSトランジスタ10、11を
パストランジスタとして用いることにより、アクセス時
間の短い高性能のSRAMメモリ回路の一単位を構成するこ
とができる。
タ４、５、８、９をラッチトランジスタとして用い、ゲ
ート幅の狭いｎチャネル付加MOSトランジスタ10、11を
パストランジスタとして用いることにより、アクセス時
間の短い高性能のSRAMメモリ回路の一単位を構成するこ
とができる。
しかし、１つの基本セル中にゲート幅の異なるトラン
ジスタを組み込むと、第３図からも判るように、ゲート
幅の狭いトランジスタ６、７、10、11のそれぞれのパッ
ド部の両脇に無駄なスペースが生じてしまい、集積効率
が不十分となる。
ジスタを組み込むと、第３図からも判るように、ゲート
幅の狭いトランジスタ６、７、10、11のそれぞれのパッ
ド部の両脇に無駄なスペースが生じてしまい、集積効率
が不十分となる。
本発明の課題は、このような問題点を解消することに
ある。
ある。
上記課題を解決するために本発明のCMOSマスタスライ
スは、CMOSトランジスタ対の集合で構成された各基本セ
ルにおいて、p,n両MOSトランジスタのゲート入力端子を
含むゲート幅がそれぞれW1pとW1nの基本CMOSトランジス
タ対と、この基本CMOSトランジスタ対の両側に配列され
p,n両MOSトランジスタのゲート入力端子を含むゲート幅
がそれぞれW1pとW1nより小さい付加CMOSトランジスタ対
とを備え、すべてのCMOSトランジスタ対は、p,n両MOSト
ランジスタのゲート同士が接触または非接触状態で近接
すると共に各対のゲート幅方向の中心位置が基本セル毎
に揃えて配置されている。そして、基本CMOSトランジス
タ対の左側に配置された付加CMOSトランジスタ対と、基
本CMOSトランジスタ対の右側に配置された付加CMOSトラ
ンジスタ対とは、ゲート長方向の同一向きについての配
置順位が同じもの同士のゲート入力端子を含むゲート幅
の和がW1（＝W1p＋W1n）以下であり、各基本セルは、上
・下・左上・左下・右上・右下の６方向において他の基
本セルと隣接して配置されている。
スは、CMOSトランジスタ対の集合で構成された各基本セ
ルにおいて、p,n両MOSトランジスタのゲート入力端子を
含むゲート幅がそれぞれW1pとW1nの基本CMOSトランジス
タ対と、この基本CMOSトランジスタ対の両側に配列され
p,n両MOSトランジスタのゲート入力端子を含むゲート幅
がそれぞれW1pとW1nより小さい付加CMOSトランジスタ対
とを備え、すべてのCMOSトランジスタ対は、p,n両MOSト
ランジスタのゲート同士が接触または非接触状態で近接
すると共に各対のゲート幅方向の中心位置が基本セル毎
に揃えて配置されている。そして、基本CMOSトランジス
タ対の左側に配置された付加CMOSトランジスタ対と、基
本CMOSトランジスタ対の右側に配置された付加CMOSトラ
ンジスタ対とは、ゲート長方向の同一向きについての配
置順位が同じもの同士のゲート入力端子を含むゲート幅
の和がW1（＝W1p＋W1n）以下であり、各基本セルは、上
・下・左上・左下・右上・右下の６方向において他の基
本セルと隣接して配置されている。
ここで、W1pとW1nは等しくなくてもよい。
各基本セルが、上・下・左上・左下・右上・右下の６
方向において他の基本セルと隣接して配置されているの
で、互いに隣接する基本セルの付加CMOSトランジスタ対
同士が同一のトラック上に並び、隙間すなわち無駄なス
ペースが生じない。しかも、すべてのCMOSトランジスタ
対において、ｐチャネルMOSトランジスタとｎチャネルM
OSトランジスタのゲート同士が近接しているので、CMOS
トランジスタ対を最小単位の回路とするランダムロジッ
ク回路の構成が容易である。
方向において他の基本セルと隣接して配置されているの
で、互いに隣接する基本セルの付加CMOSトランジスタ対
同士が同一のトラック上に並び、隙間すなわち無駄なス
ペースが生じない。しかも、すべてのCMOSトランジスタ
対において、ｐチャネルMOSトランジスタとｎチャネルM
OSトランジスタのゲート同士が近接しているので、CMOS
トランジスタ対を最小単位の回路とするランダムロジッ
ク回路の構成が容易である。
第１図は本発明の一実施例であるCMOSマスタスライス
の基本セルを示す平面図である。
の基本セルを示す平面図である。
この実施例はｎ型半導体基板上に基本セルを配列した
例であるので、部分的にｐ型ウエル領域が形成されてい
る。すなわち、ｎチャネルMOSトランジスタはｐ型ウエ
ル領域上に形成され、ｐチャネルMOSトランジスタはそ
れ以外の基板上に形成されている。符号22で示される領
域は、かかるｐ型ウエル領域の一つである。
例であるので、部分的にｐ型ウエル領域が形成されてい
る。すなわち、ｎチャネルMOSトランジスタはｐ型ウエ
ル領域上に形成され、ｐチャネルMOSトランジスタはそ
れ以外の基板上に形成されている。符号22で示される領
域は、かかるｐ型ウエル領域の一つである。
基本セル21に着目すると、図面の下半分の領域にはゲ
ート電極27〜30で特定される４つのｎチャネルMOSトラ
ンジスタが形成されており、上半分の領域にはゲート電
極23〜26で特定される４つのｐチャネルMOSトランジス
タが形成されている。
ート電極27〜30で特定される４つのｎチャネルMOSトラ
ンジスタが形成されており、上半分の領域にはゲート電
極23〜26で特定される４つのｐチャネルMOSトランジス
タが形成されている。
ゲート23で特定されるｐチャネルMOSトランジスタと
ゲート27で特定されるｎチャネルMOSトランジスタは一
組のCMOSトランジスタ対を構成している。同様にゲート
24と28、ゲート25と29並びにゲート26と30でそれぞれ特
定されるｐチャネルMOSトランジスタとｎチャネルMOSト
ランジスタによってその他に３組のCMOSトランジスタ対
が構成され、合計４組のCMOSトランジスタ対が構成され
ている。
ゲート27で特定されるｎチャネルMOSトランジスタは一
組のCMOSトランジスタ対を構成している。同様にゲート
24と28、ゲート25と29並びにゲート26と30でそれぞれ特
定されるｐチャネルMOSトランジスタとｎチャネルMOSト
ランジスタによってその他に３組のCMOSトランジスタ対
が構成され、合計４組のCMOSトランジスタ対が構成され
ている。
ゲート23、27で示されるCMOSトランジスタ対と、ゲー
ト24、28で示されるCMOSトランジスタ対は、ゲート長方
向（ｘ方向）に関して基本セル21の中央部に位置するこ
とから、ここでは基本CMOSトランジスタ対と呼ぶことに
し、その両側にあるゲート幅の短い２組のCMOSトランジ
スタ対を付加CMOSトランジスタ対と呼ぶことにする。
ト24、28で示されるCMOSトランジスタ対は、ゲート長方
向（ｘ方向）に関して基本セル21の中央部に位置するこ
とから、ここでは基本CMOSトランジスタ対と呼ぶことに
し、その両側にあるゲート幅の短い２組のCMOSトランジ
スタ対を付加CMOSトランジスタ対と呼ぶことにする。
基本CMOSトランジスタ対においては、ｐチャネルMOS
トランジスタのゲートとｎチャネルMOSトランジスタの
ゲートがパッド部31および32によってそれぞれ接続され
ている。ランダムロジックを構成する場合には、いずれ
にしろ両ゲートを電気的に接続する必要があるからであ
る。一方、それらの両側にある付加CMOSトランジスタ対
においては、ｐチャネルMOSトランジスタのゲートとｎ
チャネルMOSトランジスタのゲートが分離している。こ
のように、付加CMOSトランジスタ対のゲートが分離して
いるのは、SRAMメモリ回路を構成する際に、そのｎチャ
ネルMOSトランジスタだけがｐチャネルMOSトランジスタ
から分離して、パストランジスタとして利用されるため
である。ただし、分離しているといっても電気的に分離
しているだけであって、空間的には近接配置されている
ため、ランダムロジック回路として用いるとき等のよう
に両者を接続したい場合には配線を用いて簡単に接続す
ることができる。なお、これらのCMOSトランジスタ対を
ゲート長方向（ｘ方向）にみると、各対におけるｐチャ
ネルMOSトランジスタのゲートとｎチャネルMOSトランジ
スタのゲートの隣接部は、ゲート長方向（ｘ方向）に延
びる直線上にすべて並んでいる。すなわち、各対のゲー
ト幅方向の中心位置が基本セル毎に揃えて配置されてお
り、ｐチャネルMOSトランジスタが形成されている領域
とｎチャネルMOSトランジスタが形成されている領域が
線対称になっている。
トランジスタのゲートとｎチャネルMOSトランジスタの
ゲートがパッド部31および32によってそれぞれ接続され
ている。ランダムロジックを構成する場合には、いずれ
にしろ両ゲートを電気的に接続する必要があるからであ
る。一方、それらの両側にある付加CMOSトランジスタ対
においては、ｐチャネルMOSトランジスタのゲートとｎ
チャネルMOSトランジスタのゲートが分離している。こ
のように、付加CMOSトランジスタ対のゲートが分離して
いるのは、SRAMメモリ回路を構成する際に、そのｎチャ
ネルMOSトランジスタだけがｐチャネルMOSトランジスタ
から分離して、パストランジスタとして利用されるため
である。ただし、分離しているといっても電気的に分離
しているだけであって、空間的には近接配置されている
ため、ランダムロジック回路として用いるとき等のよう
に両者を接続したい場合には配線を用いて簡単に接続す
ることができる。なお、これらのCMOSトランジスタ対を
ゲート長方向（ｘ方向）にみると、各対におけるｐチャ
ネルMOSトランジスタのゲートとｎチャネルMOSトランジ
スタのゲートの隣接部は、ゲート長方向（ｘ方向）に延
びる直線上にすべて並んでいる。すなわち、各対のゲー
ト幅方向の中心位置が基本セル毎に揃えて配置されてお
り、ｐチャネルMOSトランジスタが形成されている領域
とｎチャネルMOSトランジスタが形成されている領域が
線対称になっている。
一方、基本CMOSトランジスタ対のゲートへの入力端子
を含めたゲート幅をW1とすると、付加CMOSトランジスタ
対のゲートへの入力端子を含めたゲート幅W2はW1/2以下
に設定されている。したがって、例えば基本セル21の右
側の付加CMOSトランジスタ対と、その右側に隣接する別
の基本セル40、41内の図示省略した左側の付加CMOSトラ
ンジスタ対とを同一の配線トラック46上に配置して、多
数の基本セルを隙間なく基板全体に配置することができ
る。
を含めたゲート幅をW1とすると、付加CMOSトランジスタ
対のゲートへの入力端子を含めたゲート幅W2はW1/2以下
に設定されている。したがって、例えば基本セル21の右
側の付加CMOSトランジスタ対と、その右側に隣接する別
の基本セル40、41内の図示省略した左側の付加CMOSトラ
ンジスタ対とを同一の配線トラック46上に配置して、多
数の基本セルを隙間なく基板全体に配置することができ
る。
この実施例では、付加CMOSトランジスタ対が基本CMOS
トランジスタ対の左右に１組づつ配置された例を示した
が、付加CMOSトランジスタ対の数はこれに限定されな
い。第２図は、基本セルが基本CMOSトランジスタ対51、
52の左右に３組づつ合計６組の付加CMOSトランジスタ対
53〜58を有する場合を示している。第１図および第２図
から判るように、基本CMOSトランジスタ対の左側に配置
された付加CMOSトランジスタ対と、右側に配置された付
加CMOSトランジスタ対とは、ゲート長方向の配置順位が
同じもの同士のゲート入力端子を含めたゲート幅の和が
基本CMOSトランジスタ対のゲート入力端子を含めたゲー
ト幅Ｗと等しくなっている。第２図で示すと、付加CMOS
トランジスタ対53のゲート幅と付加CMOSトランジスタ対
58のゲート幅の和、付加CMOSトランジスタ対55のゲート
幅と付加CMOSトランジスタ対56のゲート幅の和、付加CM
OSトランジスタ対57のゲート幅と付加CMOSトランジスタ
対54のゲート幅の和がそれぞれ基本CMOSトランジスタ対
51、52のゲート幅と等しくなっている。
トランジスタ対の左右に１組づつ配置された例を示した
が、付加CMOSトランジスタ対の数はこれに限定されな
い。第２図は、基本セルが基本CMOSトランジスタ対51、
52の左右に３組づつ合計６組の付加CMOSトランジスタ対
53〜58を有する場合を示している。第１図および第２図
から判るように、基本CMOSトランジスタ対の左側に配置
された付加CMOSトランジスタ対と、右側に配置された付
加CMOSトランジスタ対とは、ゲート長方向の配置順位が
同じもの同士のゲート入力端子を含めたゲート幅の和が
基本CMOSトランジスタ対のゲート入力端子を含めたゲー
ト幅Ｗと等しくなっている。第２図で示すと、付加CMOS
トランジスタ対53のゲート幅と付加CMOSトランジスタ対
58のゲート幅の和、付加CMOSトランジスタ対55のゲート
幅と付加CMOSトランジスタ対56のゲート幅の和、付加CM
OSトランジスタ対57のゲート幅と付加CMOSトランジスタ
対54のゲート幅の和がそれぞれ基本CMOSトランジスタ対
51、52のゲート幅と等しくなっている。
なお、第１図、第２図のいずれの実施例においても基
本CMOSトランジスタ対は２組であるがこの数も任意に設
定することができる。
本CMOSトランジスタ対は２組であるがこの数も任意に設
定することができる。
以上説明したように、本発明のCMOSマスタスライスに
よれば、基本セルがゲート幅の異なるCMOSトランジスタ
対で構成されているにもかかわらず、無駄なスペースを
生じさせずに基本セルを敷き詰めることができ、しか
も、すべてのCMOSトランジスタ対において、ｐチャネル
MOSトランジスタとｎチャネルMOSトランジスタのゲート
同士が近接しているので、CMOSトランジスタ対を最小単
位の回路とするランダムロジック回路の構成が容易であ
る。
よれば、基本セルがゲート幅の異なるCMOSトランジスタ
対で構成されているにもかかわらず、無駄なスペースを
生じさせずに基本セルを敷き詰めることができ、しか
も、すべてのCMOSトランジスタ対において、ｐチャネル
MOSトランジスタとｎチャネルMOSトランジスタのゲート
同士が近接しているので、CMOSトランジスタ対を最小単
位の回路とするランダムロジック回路の構成が容易であ
る。
第１図は本発明の一実施例であるCMOSマスタスライスの
基本セルを示す平面図、第２図は他の実施例であるCMOS
マスタスライスの基本セルを示す平面図、第３図は従来
のCMOSマスタスライスの基本セルを示す平面図である。 21、40、41……基本セル、22……ｐ型ウエル領域、23〜
26……ｐチャネルMOSトランジスタのゲート、27〜30…
…ｎチャネルMOSトランジスタのゲート、51、52……基
本CMOSトランジスタ対、53〜58……付加CMOSトランジス
タ対。
基本セルを示す平面図、第２図は他の実施例であるCMOS
マスタスライスの基本セルを示す平面図、第３図は従来
のCMOSマスタスライスの基本セルを示す平面図である。 21、40、41……基本セル、22……ｐ型ウエル領域、23〜
26……ｐチャネルMOSトランジスタのゲート、27〜30…
…ｎチャネルMOSトランジスタのゲート、51、52……基
本CMOSトランジスタ対、53〜58……付加CMOSトランジス
タ対。
Claims (1)
- 【請求項１】ｐチャネルMOSトランジスタとｎチャネルM
OSトランジスタとがゲート幅方向に配列されたCMOSトラ
ンジスタ対の集合によって基本セルが構成され、この基
本セルが規則的に多数個配列されて成るCMOSマスタスラ
イスにおいて、 前記基本セルは、 p,n両MOSトランジスタのゲート入力端子を含むゲート幅
がそれぞれW1pとW1nの基本CMOSトランジスタ対と、この
基本CMOSトランジスタ対の両側に配列されp,n両MOSトラ
ンジスタのゲート入力端子を含むゲート幅がそれぞれW
1pとW1nより小さい付加CMOSトランジスタ対とを備え、 すべてのCMOSトランジスタ対は、p,n両MOSトランジスタ
のゲート同士が接触または非接触状態で近接すると共に
各対のゲート幅方向の中心位置が基本セル毎に揃えて配
置され、 基本CMOSトランジスタ対の左側に配置された付加CMOSト
ランジスタ対と、基本CMOSトランジスタ対の右側に配置
された付加CMOSトランジスタ対とは、ゲート長方向の同
一向きについての配置順位が同じもの同士のゲート幅の
和が基本CMOSトランジスタのゲートへの入力端子を含め
たゲート幅W1（＝W1p＋W1n）以下であり、 前記各基本セルは、上・下・左上・左下・右上・右下の
６方向において他の基本セルと隣接して配置されている
ことを特徴とするCMOSマスタスライス。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2216488A JP2510040B2 (ja) | 1990-08-17 | 1990-08-17 | Ｃｍｏｓマスタスライス |
| US07/743,089 US5187556A (en) | 1990-08-13 | 1991-08-09 | Cmos master slice |
| CA002048963A CA2048963A1 (en) | 1990-08-13 | 1991-08-12 | Cmos master slice |
| KR1019910013961A KR920005332A (ko) | 1990-08-13 | 1991-08-13 | Cmos 마스터 슬라이스 |
| EP19910307483 EP0471559A3 (en) | 1990-08-13 | 1991-08-13 | Cmos master slice |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2216488A JP2510040B2 (ja) | 1990-08-17 | 1990-08-17 | Ｃｍｏｓマスタスライス |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0498877A JPH0498877A (ja) | 1992-03-31 |
| JP2510040B2 true JP2510040B2 (ja) | 1996-06-26 |
Family
ID=16689219
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2216488A Expired - Fee Related JP2510040B2 (ja) | 1990-08-13 | 1990-08-17 | Ｃｍｏｓマスタスライス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2510040B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008153435A (ja) * | 2006-12-18 | 2008-07-03 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0828485B2 (ja) * | 1988-06-20 | 1996-03-21 | 日本電信電話株式会社 | 相補型ｍｉｓマスタスライスｌｓｉの基本セル |
-
1990
- 1990-08-17 JP JP2216488A patent/JP2510040B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0498877A (ja) | 1992-03-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |