JP2505305B2 - Ｃｍｏｓマスタスライス - Google Patents
ＣｍｏｓマスタスライスInfo
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- JP2505305B2 JP2505305B2 JP2214017A JP21401790A JP2505305B2 JP 2505305 B2 JP2505305 B2 JP 2505305B2 JP 2214017 A JP2214017 A JP 2214017A JP 21401790 A JP21401790 A JP 21401790A JP 2505305 B2 JP2505305 B2 JP 2505305B2
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- Japan
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- channel
- transistor
- mos transistor
- basic cell
- mos transistors
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ゲートアレー型LSIに用いられるマスタス
ライスに関するものであり、特に、ｐチャネルMOSトラ
ンジスタとｎチャネルMOSトランジスタとを組み合わせ
て基本セルを構成し、この基本セルの集合を規則的に配
列したCMOSマスタスライスに関するものである。
ライスに関するものであり、特に、ｐチャネルMOSトラ
ンジスタとｎチャネルMOSトランジスタとを組み合わせ
て基本セルを構成し、この基本セルの集合を規則的に配
列したCMOSマスタスライスに関するものである。
〔従来の技術〕 第３図は従来のゲート敷き詰め型CMOSマスタスライス
に適用されている基本セルの一例を示す平面図である。
基本セル１はｐチャネル領域２とｎチャネル領域３から
なる。ｐチャネル領域２にはゲート４、５で示される２
個のｐチャネル大MOSトランジスタとゲート６、７で示
される２個のｐチャネル小MOSトランジスタが形成され
ている。ｎチャネル領域３にはゲート８、９で示される
２個のｎチャネル大MOSトランジスタとゲート10、11で
示される２個のｎチャネル小MOSトランジスタが形成さ
れている。なお符号12はｎ型半導体基板上に形成された
ｐウエル領域を示し、符号13〜17はゲート幅方向の配線
トラックを示している。
に適用されている基本セルの一例を示す平面図である。
基本セル１はｐチャネル領域２とｎチャネル領域３から
なる。ｐチャネル領域２にはゲート４、５で示される２
個のｐチャネル大MOSトランジスタとゲート６、７で示
される２個のｐチャネル小MOSトランジスタが形成され
ている。ｎチャネル領域３にはゲート８、９で示される
２個のｎチャネル大MOSトランジスタとゲート10、11で
示される２個のｎチャネル小MOSトランジスタが形成さ
れている。なお符号12はｎ型半導体基板上に形成された
ｐウエル領域を示し、符号13〜17はゲート幅方向の配線
トラックを示している。
この基本セルは、ｐチャネル、ｎチャネルについてそ
れぞれ４個のMOSトランジスタを有するため、SRAMメモ
リ回路の一単位を一つの基本セルで効率よく構成できる
という特長を持っている。
れぞれ４個のMOSトランジスタを有するため、SRAMメモ
リ回路の一単位を一つの基本セルで効率よく構成できる
という特長を持っている。
しかし、ロジック回路を構成する場合には、小MOSト
ランジスタのゲート6,7,10,11を用いない場合も多々有
り、２個のＰチャネル大MOSトランジスタと２個のｎチ
ャネル大MOSトランジスタで基本セルを構成した場合に
較べ集積効率が不十分であった。
ランジスタのゲート6,7,10,11を用いない場合も多々有
り、２個のＰチャネル大MOSトランジスタと２個のｎチ
ャネル大MOSトランジスタで基本セルを構成した場合に
較べ集積効率が不十分であった。
本発明の課題は、このような問題点を解消することに
ある。
ある。
上記課題を解決するために本発明のCMOSマスタスライ
スは、基本セルが、ｐチャネル、ｎチャネルの各トラン
ジスタ領域毎に、ゲートが互いに平行に向かい合って配
置されたゲート幅がW1の２個の大MOSトランジスタと、
この大MOSトランジスタ対の両側においてこれらとゲー
トが平行に向かい合い、且つ、ゲート幅方向の位置が互
いに重複しないように配置されたゲート幅がW2（W2≦W1
/2）の２個の小MOSトランジスタとを備えており、両ト
ランジスタ領域は、ｐチャネル領域の第1MOSトランジス
タとｎチャネル領域の第1MOSトランジスタとがそれぞれ
ゲート幅方向に同一線上に配置されるように隣接してお
り、各基本セルの第2MOSトランジスタが、左右において
隣接する他の基本セルの前記第2MOSトランジスタとゲー
ト幅方向に同一線上にのるように各基本セルが配置され
ているものである。
スは、基本セルが、ｐチャネル、ｎチャネルの各トラン
ジスタ領域毎に、ゲートが互いに平行に向かい合って配
置されたゲート幅がW1の２個の大MOSトランジスタと、
この大MOSトランジスタ対の両側においてこれらとゲー
トが平行に向かい合い、且つ、ゲート幅方向の位置が互
いに重複しないように配置されたゲート幅がW2（W2≦W1
/2）の２個の小MOSトランジスタとを備えており、両ト
ランジスタ領域は、ｐチャネル領域の第1MOSトランジス
タとｎチャネル領域の第1MOSトランジスタとがそれぞれ
ゲート幅方向に同一線上に配置されるように隣接してお
り、各基本セルの第2MOSトランジスタが、左右において
隣接する他の基本セルの前記第2MOSトランジスタとゲー
ト幅方向に同一線上にのるように各基本セルが配置され
ているものである。
基本セルを隙間なく配列したときに、各基本セルの小
MOSトランジスタは隣の基本セルの小MOSトランジスタと
同一のトラック上に並ぶ。したがって、１基本セルに対
して１トラック分だけ従来より面積が縮小する。
MOSトランジスタは隣の基本セルの小MOSトランジスタと
同一のトラック上に並ぶ。したがって、１基本セルに対
して１トラック分だけ従来より面積が縮小する。
第１図は本発明の一実施例であるCMOSマスタスライス
の基本セルを示す平面図である。
の基本セルを示す平面図である。
基本セル21はｐチャネル領域22およびこれと隣接する
ｎチャネル領域23からなる。この実施例はｎ型半導体基
板上に多数の基本セルを配列した例であるので、ｎチャ
ネル領域23にｐ型ウエル領域32が形成されている。ｐチ
ャネル領域22にはゲート24、25で示される２個のｐチャ
ネル大MOSトランジスタおよびゲート26、27で示される
２個のｐチャネル小MOSトランジスタが形成されてい
る。ｎチャネル領域３にはゲート28、29で示される２個
のｎチャネル大MOSトランジスタとゲート30、31で示さ
れる２個のｎチャネル小MOSトランジスタが形成されて
いる。
ｎチャネル領域23からなる。この実施例はｎ型半導体基
板上に多数の基本セルを配列した例であるので、ｎチャ
ネル領域23にｐ型ウエル領域32が形成されている。ｐチ
ャネル領域22にはゲート24、25で示される２個のｐチャ
ネル大MOSトランジスタおよびゲート26、27で示される
２個のｐチャネル小MOSトランジスタが形成されてい
る。ｎチャネル領域３にはゲート28、29で示される２個
のｎチャネル大MOSトランジスタとゲート30、31で示さ
れる２個のｎチャネル小MOSトランジスタが形成されて
いる。
小MOSトランジスタの各ゲート26、27、30、31のゲー
ト幅W2は、大MOSトランジスタの各ゲート24、25、28、2
9のゲート幅W1の２分の１以下に設定されている。
ト幅W2は、大MOSトランジスタの各ゲート24、25、28、2
9のゲート幅W1の２分の１以下に設定されている。
また、小MOSトランジスタのゲート26と27は、ｐチャ
ネル領域22においてゲート幅方向（ｙ方向）に互いにず
れており、ゲート幅方向の位置が相互に重ならないよう
になっている。同様に、小MOSトランジスタのゲート3
0、31は、ｎチャネル領域23においてゲート幅方向に重
ならないようにずれている。
ネル領域22においてゲート幅方向（ｙ方向）に互いにず
れており、ゲート幅方向の位置が相互に重ならないよう
になっている。同様に、小MOSトランジスタのゲート3
0、31は、ｎチャネル領域23においてゲート幅方向に重
ならないようにずれている。
このように構成されているので、基本セル21の左隣の
基本セルの図示省略した小MOSトランジスタのうちの右
側の２個が、ゲート26および30を持つ小MOSトランジス
タの間に挟まれる。換言すると、これら４個の小MOSト
ランジスタが配線トラック33上に一列に並ぶことにな
る。一方、基本セル21の右隣の基本セルの図示省略した
小MOSトランジスタのうちの左側の２個は、ゲート27お
よび31を持つ小MOSトランジスタを挟むようにして、こ
れらと共に配線トラック37上に一列に配列される。した
がって、基本セルを横方向（ｘ方向）に多数配列する
と、１基本セル当たりの平均の幅は４配線トラック分と
なる。これは、５配線トラック分の幅が必要であった従
来の基本セルに比べると面積は５分の４となり、したが
って、集積度は４分の５に向上したことになる。
基本セルの図示省略した小MOSトランジスタのうちの右
側の２個が、ゲート26および30を持つ小MOSトランジス
タの間に挟まれる。換言すると、これら４個の小MOSト
ランジスタが配線トラック33上に一列に並ぶことにな
る。一方、基本セル21の右隣の基本セルの図示省略した
小MOSトランジスタのうちの左側の２個は、ゲート27お
よび31を持つ小MOSトランジスタを挟むようにして、こ
れらと共に配線トラック37上に一列に配列される。した
がって、基本セルを横方向（ｘ方向）に多数配列する
と、１基本セル当たりの平均の幅は４配線トラック分と
なる。これは、５配線トラック分の幅が必要であった従
来の基本セルに比べると面積は５分の４となり、したが
って、集積度は４分の５に向上したことになる。
第２図に示す回路図はSRAMメモリ回路の一単位を示し
たものであり、第１図の基本セルに配線を施すことによ
りこれを構成することができる。配線40〜53はその一例
を示したものであり、実線は第１層配線、破線は第２層
配線、〇印はコンタクト部を示している。なお、第２図
のｐチャネルMOSトランジスタ61、62は、第１図のゲー
ト24、25を持つｐチャネルMOSトランジスタに相当し、
第２図のｎチャネルMOSトランジスタ63、64、65、66
は、それぞれ第１図のゲート28、29、30、31を持つｎチ
ャネルMOSトランジスタに相当する。
たものであり、第１図の基本セルに配線を施すことによ
りこれを構成することができる。配線40〜53はその一例
を示したものであり、実線は第１層配線、破線は第２層
配線、〇印はコンタクト部を示している。なお、第２図
のｐチャネルMOSトランジスタ61、62は、第１図のゲー
ト24、25を持つｐチャネルMOSトランジスタに相当し、
第２図のｎチャネルMOSトランジスタ63、64、65、66
は、それぞれ第１図のゲート28、29、30、31を持つｎチ
ャネルMOSトランジスタに相当する。
以上説明したように、本発明のCMOSマスタスライスに
よれば、従来の典型的な敷き詰め型CMOSマスタスライス
の５分の４の面積で基本セルを構成することができるの
で、全体としての集積度を４分の５に高めることができ
る。
よれば、従来の典型的な敷き詰め型CMOSマスタスライス
の５分の４の面積で基本セルを構成することができるの
で、全体としての集積度を４分の５に高めることができ
る。
第１図は本発明の一実施例であるCMOSマスタスライスの
基本セルを示す平面図、第２図はSRAMメモリ回路の一単
位を示す回路図、第３図は従来のCMOSマスタスライスの
基本セルを示す平面図である。 21……基本セル、22……ｐチャネル領域、23……ｎチャ
ネル領域、24〜27……ｐチャネルMOSトランジスタのゲ
ート、28〜31……ｎチャネルMOSトランジスタのゲー
ト。
基本セルを示す平面図、第２図はSRAMメモリ回路の一単
位を示す回路図、第３図は従来のCMOSマスタスライスの
基本セルを示す平面図である。 21……基本セル、22……ｐチャネル領域、23……ｎチャ
ネル領域、24〜27……ｐチャネルMOSトランジスタのゲ
ート、28〜31……ｎチャネルMOSトランジスタのゲー
ト。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 関 直康 東京都千代田区内幸町２丁目２番３号 川崎製鉄株式会社東京本社内 (56)参考文献 特開 昭60−254631（ＪＰ，Ａ)
Claims (1)
- 【請求項１】ｐチャネルMOSトランジスタが形成されて
いるｐトランジスタ領域と、このｐトランジスタ領域に
隣接しｎチャネルMOSトランジスタが形成されているｎ
トランジスタ領域とによって基本セルが構成され、この
基本セルが規則的に多数個配列されて成るCMOSマスタス
ライスにおいて、 前記基本セルは各トランジスタ領域毎に、 ゲートが互いに平行に向かい合って配置されたゲート幅
がW1の２個の第1MOSトランジスタと、 この第1MOSトランジスタ対の両側においてこれらとゲー
トが平行に向かい合い、且つ、ゲート幅方向の位置が互
いに重複しないように配置されたゲート幅がW2（W2≦W1
/2）の２個の第2MOSトランジスタとを備え、 この両トランジスタ領域は、ｐチャネル領域の第1MOSト
ランジスタとｎチャネル領域の第1MOSトランジスタとが
それぞれゲート幅方向に同一線上に配置されるように隣
接しており、 前記各基本セルの前記第2MOSトランジスタが、左右にお
いて隣接する他の基本セルの前記第2MOSトランジスタと
ゲート幅方向に同一線上にのるように前記各基本セルが
配置されていることを特徴とするCMOSマスタスライス。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2214017A JP2505305B2 (ja) | 1990-08-13 | 1990-08-13 | Ｃｍｏｓマスタスライス |
| US07/743,089 US5187556A (en) | 1990-08-13 | 1991-08-09 | Cmos master slice |
| CA002048963A CA2048963A1 (en) | 1990-08-13 | 1991-08-12 | Cmos master slice |
| KR1019910013961A KR920005332A (ko) | 1990-08-13 | 1991-08-13 | Cmos 마스터 슬라이스 |
| EP19910307483 EP0471559A3 (en) | 1990-08-13 | 1991-08-13 | Cmos master slice |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2214017A JP2505305B2 (ja) | 1990-08-13 | 1990-08-13 | Ｃｍｏｓマスタスライス |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0496370A JPH0496370A (ja) | 1992-03-27 |
| JP2505305B2 true JP2505305B2 (ja) | 1996-06-05 |
Family
ID=16648898
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2214017A Expired - Fee Related JP2505305B2 (ja) | 1990-08-13 | 1990-08-13 | Ｃｍｏｓマスタスライス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2505305B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5850243A (en) * | 1993-08-10 | 1998-12-15 | Canon Kabushiki Kaisha | Recording apparatus including detachable recording unit |
| JP2003191414A (ja) | 2001-12-27 | 2003-07-08 | Toray Ind Inc | 二軸配向積層ポリエステルフィルム |
| JP2007043081A (ja) * | 2005-07-07 | 2007-02-15 | Matsushita Electric Ind Co Ltd | 半導体装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60254631A (ja) * | 1984-05-31 | 1985-12-16 | Fujitsu Ltd | 半導体集積回路 |
-
1990
- 1990-08-13 JP JP2214017A patent/JP2505305B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0496370A (ja) | 1992-03-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |