JP2004253499A - 半導体装置 - Google Patents

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Abstract

【課題】半導体装置のチップサイズを縮小させる。
【解決手段】電源電圧VDDで駆動するpチャネル型のMIS・FETQp1と、電源電圧VDDよりも高い電源電圧VDDHで駆動するpチャネル型のMIS・FETQp2とを同一の半導体基板1Sの同一のnウエルNWLに配置し、そのnウエルNWLに対して共通のウエルバイアス電圧として電源電圧VDDHを供給する。これにより、pチャネル型のMIS・FETQp1,Qp2を別々のnウエルに配置してその各々のnウエルに別々のウエルバイアス電圧を供給する場合よりもpチャネル型のMIS・FETQp1,Qp2間の分離部5の幅を狭くすることができる。
【選択図】 図2

Description

【0001】
【発明の属する技術分野】
本発明は、半導体装置技術に関し、特に、同一の半導体基板に異なる電源電圧で駆動する素子を有する半導体装置に適用して有効な技術に関するものである。
【0002】
【従来の技術】
例えば特開平5−120882号公報には、SRAM(Static Random Access Memory)の低電圧動作を実現するために、メモリセル給電線およびワード線のいずれか一方または両方の電圧を昇圧する技術が開示されている。このSRAMでは、異なる電源電圧で駆動するMOS・FET(Metal Oxide Semiconductor Field Effect Transistor)が同一の半導体基板に混在しており、その電源電圧の異なるMOS・FET毎に、異なるウエルバイアス電圧を供給している(例えば特許文献1)。
【0003】
また、例えば特開平11−7776号公報には、メモリセルへの昇圧電圧を供給する方法として、pチャネル型のMOS・FETのnウエルバイアス電圧として昇圧前の電圧(VDD)を与えている(例えば特許文献2)。
【0004】
また、例えば特開平5−267617号公報には、DRAM(Dynamic Random Access Memory)のメモリセルを専用のウエルに設け、周辺回路用のウエルとは電気的に分離させた構造が開示されている(例えば特許文献3)。
【0005】
【特許文献1】
特開平5−120882号公報
【0006】
【特許文献2】
特開平11−7776号公報
【0007】
【特許文献3】
特開平5−267617号公報
【0008】
【発明が解決しようとする課題】
ところが、上記電源電圧の異なるMOS・FET毎に、異なるウエルバイアス電圧を供給する技術においては、その電源電圧の異なるMOS・FET間のラッチアップを防ぐために、その電源電圧の異なるMOS・FET間に比較的広い素子分離部を配置する必要があり、チップサイズの増大を招く問題がある。また、pチャネル型のMOS・FETのnウエルバイアス電圧として昇圧前の電圧(VDD)を与えると、ラッチアップが生じる恐れがある。
【0009】
本発明の目的は、半導体装置のチップサイズを縮小させることのできる技術を提供することにある。
【0010】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【0011】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【0012】
すなわち、本発明は、第1電源電圧で駆動する電界効果トランジスタと、前記第1電源電圧よりも絶対値で高い第2電源電圧で駆動する電界効果トランジスタとを同一の半導体基板の同一の第1ウエルに設け、前記第1ウエルに前記第2電源電圧を供給するものである。
【0013】
【発明の実施の形態】
本実施の形態を説明する前に、本実施の形態で用いる用語の基本的な意味を説明すると、以下の通りである。
【0014】
ソース電圧とは、チャンネルにキャリアを供給する電極に印加する電圧である。以下の実施の形態の説明において、電源電圧をVSSL<VSS<VDD<VDDHとする。pチャネル型の電界効果トランジスタでは、電源電圧VDDまたはVDDH(VDD<VDDH)をソース電圧とする。また、nチャネル型の電界効果トランジスタでは、電源電圧VSS,VSSL(VSS>VSSL)をソース電圧とする。
【0015】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。また、本実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。以下、本発明の実施の形態を図面に基づいて詳細に説明する。また、本実施の形態においては、MIS・FET(Metal Insulator Semiconductor・Field Effect Transistor)をMISと略し、pチャネル型のMIS・FETをpMISと略し、nチャネル型のMIS・FETをnMISと略す。
【0016】
(実施の形態1)
図1は、本発明者が検討した半導体装置の部分断面図の一例を示している。図1には、異なる電源電圧で駆動する2種類のpMISQp50,Qp51が隣接するようにp型の半導体基板50の主面に配置されている場合が例示されている。一方のpMISQp50の電極51aおよびウエル給電電極51bには電源電圧VDD50が供給され、他方のpMISQp51の電極51cおよびウエル給電電極51dには上記電源電圧VDD50よりも高い電源電圧VDDH50が印加される。しかし、この場合、nウエルNWL50に印加されるウエルバイアス電圧と、nウエルNWL51に印加されるウエルバイアス電圧とが異なるため、何ら手段を講じないとpMISQp50,Qp51間でラッチアップが生じるおそれがある。このため、そのラッチアップを抑制または防止する観点からpMISQp50,Qp51の間に比較的幅の広い分離部52を配置せざるを得ず、チップサイズの増大を招くという問題がある。
【0017】
そこで、本実施の形態1においては、異なる電源電圧(ソース電圧)で駆動するMISのそれぞれに対して同一のウエルバイアス電圧を印加する。その際、異なる電源電圧で駆動するMISのソース電圧のうち、絶対値の大きいソース電圧の方をそれぞれのMISの共通のウエルバイアス電圧として選択し各々のウエルに印加する。これにより、ラッチアップを抑制または防止できるので、異なる電源電圧で駆動するMISの隣接間の分離間隔を小さくすることができる。したがって、チップサイズを縮小させることが可能となる。
【0018】
図2は、本実施の形態1の半導体装置の要部断面図の具体例を示している。この図2には、例えばp型のシリコン(Si)単結晶からなる半導体基板(以下、基板という)1Sの主面(デバイス面)に、電源電圧(第1電源電圧)VDDで駆動するpMIS(第1電界効果トランジスタ)Qp1と、電源電圧VDDよりも高い電源電圧(第2電源電圧)VDDHで駆動するpMIS(第2電界効果トランジスタ)Qp2とが互いに隣接するように配置されている場合が例示されている。この電源電圧VDD,VDDHは、ソース電圧であり、いずれも正の電圧である。
【0019】
pMISQp1は、ソースおよびドレイン用のp型の半導体領域2aと、ゲート絶縁膜3と、ゲート電極4とを有している。また、pMISQp2も、ソースおよびドレイン用のp型の半導体領域2bと、ゲート絶縁膜3と、ゲート電極4とを有している。上記半導体領域2a,2bは、例えばホウ素(B)または二フッ化ホウ素(BF)等のような不純物を基板1Sの主面側から導入することで形成されている。上記ゲート絶縁膜3は、例えば酸化シリコン膜(SiO等)または酸窒化シリコン膜(SiON)等からなる。pMISQp1,Qp2のゲート絶縁膜3の厚さは等しくなっている。上記ゲート電極4は、例えば低抵抗多結晶シリコンの単体膜、低抵抗多結晶シリコン膜上にコバルトシリサイド(CoSi)等のようなシリサイド層を形成した積層膜または低抵抗多結晶シリコン膜上に、例えば窒化タングステン(WN)等のようなバリア金属膜を介してタングステン等のような金属膜を堆積した積層膜からなる。
【0020】
本実施の形態1では、このような異なる電源電圧で駆動するpMISQp1,Qp2が共通のnウエル(第1ウエル)NWLの領域内に配置されている。そして、nウエルNWLに同一のウエルバイアス電圧VBPを印加するようになっている。この場合、ウエルバイアス電圧VBPは相対的に高い電源電圧VDDHとされている。基板1Sの主面の所望の領域には相対的に幅の狭い分離部(第1分離部)5とこれよりも幅の広い分離部(第2分離部)5Lが形成されているが、本実施の形態1によればラッチアップを抑制または防止できるので、pMISQp1,Qp2の隣接間の分離部5の幅を分離部5L(図1の分離部52)よりも小さくすることができる。このため、ウエル給電領域を含むpMISQp1,Qp2全体の占有面積を図1よりも小さくすることができる。したがって、チップサイズを縮小させることが可能となる。ただし、この場合、相対的に低い電源電圧VDDで駆動するpMISQp1のウエルバイアス電圧VBPを電源電圧VDDHにしたことにより、pMISQp1側で基板バイアス効果が生じ、pMISQp1のしきい値電圧が増加する結果、pMISQp1の動作速度が遅くなってしまう。そこで、本実施の形態1では、pMISQp1のしきい値電圧を、電源電圧VDDをウエルバイアス電圧VBPとして印加する場合のpMISQp1のしきい値電圧よりも低くする。このようなしきい値電圧の調整は、pMISQp1のチャネル部分(ゲート電極4の直下の基板1S部分)への不純物の導入条件(種類やドーズ量等)を制御することにより行うことができる。この結果、ソース電圧が相対的に低いpMISQp1にはしきい値電圧が相対的に低いpMISが使用され、ソース電圧が相対的に高いpMISQp2にはしきい値電圧が相対的に高いpMISが使用される(デュアル(Dual)しきい値方式)。
【0021】
上記nウエルNWLは、例えばリン(P)またはヒ素(As)等のような不純物を基板1Sの主面側に導入することで形成されている。上記分離部5,5Lは、例えば溝型の構造(トレンチアイソレーション)とされており、同工程時に形成されている。すなわち、分離部5は、基板1Sの厚さ方向に掘られた溝内に絶縁膜が埋め込まれることで形成されている。ただし、分離部5,5Lをロコス(Local Oxidization of Silicon)法によるフィールド絶縁膜で形成しても良い。基板1Sの主面上には、例えば酸化シリコンからなる絶縁膜7aが堆積されている。絶縁膜7a上には、例えばアルミニウム(Al)またはアルミニウム合金等のような金属からなる電極8a〜8eが形成されている。電極8a,8bは、それぞれコンタクトホール9,9を通じて半導体領域2a,2aと電気的に接続されている。電極8aには、基準電圧として電源電圧VSSが印加され、電極8bにはソース電圧として電源電圧VSSよりも高い電源電圧VDDが印加される。電極8cは、コンタクトホール9を通じてnウエルNWLのn型の半導体領域10aと電気的に接続されている。この電極8cには、上記ウエルバイアス電圧VBP(=電源電圧VDDH)が印加される。電極8d,8eは、それぞれコンタクトホール9,9を通じて半導体領域2b,2bと電気的に接続されている。電極8dにはソース電圧として電源電圧VDDHが印加され、電極8eには基準電圧として電源電圧VSSが印加される。この電源電圧VSSは、例えば接地電圧で0Vである。
【0022】
図2では、ウエルバイアス電圧VBPの給電用の電極8cをpMISQp1,Qp2の隣接間に配置した場合を例示したが、これに限定されるものではなく、電極8cをpMISQp1,Qp2の隣接間に配置せず、pMISQp1,Qp2が隣接しない側、例えば図2で見てpMISQp1の左脇側またはpMISQp2の右脇側等に配置しても良い。
【0023】
(実施の形態2)
本実施の形態2では、pMISおよびnMISを同一基板に設けている半導体装置において、異なる電源電圧で駆動する2種のpMIS、異なる電源電圧で駆動する2種のnMISまたはその両方を有する場合について説明する。
【0024】
図3は、本発明者が検討した半導体装置の部分断面図の具体例を示している。図3には、異なる電源電圧で駆動する2種類のpMISQp50,Qp51と、異なる電源電圧で駆動する2種類のnMISQn50,Qn51とが同一の基板50の主面に配置されている場合が例示されている。一方のnMISQn50の電極51eおよびウエル給電電極51fには電源電圧VSS50が供給され、他方のnMISQn51の電極51gおよびウエル給電電極51hには上記電源電圧VSS50よりも低い基準の電源電圧VSSL50が印加される。ここでは、pMISQp50,Qp51とnMISQn50,Qn51とが交互に配置されている。この場合、nウエルNWL50,NWL51と、pウエルPWL50,PWL51とが交互に配置されるので、nMISQn50と、pMISQp51との間に幅広の分離部52を設けなくても良いように思える。しかし、実際には、pウエルPWL50とpウエルPWL51とがp型の基板50を通じて電気的に接続されラッチアップが生じる恐れがあるので、ラッチアップを抑制または防止するために、nMISQn50とpMISQp51との間に幅の広い分離部52を設ける必要がある。また、図4は、pウエルPWL50,PWL51およびnウエルNWL50,NWL51よりも深い位置にn型の埋込nウエルDNWL50を設ける場合を例示している。この場合は、nウエルNWL50,NWL51は物理的には離れているものの埋込nウエルDNWL50を通じて電気的に接続されておりラッチアップが生じる恐れがあるので、ラッチアップを抑制または防止するために、nMISQn50とpMISQp51との間に幅の広い分離部52を設ける必要がある。したがって、図3や図4の場合も、チップサイズの増大を招くという問題がある。
【0025】
そこで、本実施の形態2においては、異なる電源電圧(ソース電圧)で駆動するMISが物理的に離れていても、その各々のMISが配置されたウエル同士が基板または埋込ウエル等を通じて電気的に接続されるような場合には、異なる電源電圧で駆動するMISが配置された各々のウエルに対して同一のウエルバイアス電圧を印加する。ウエルバイアス電圧の選択は前記実施の形態1と同様である。これにより、前記実施の形態1と同様に、ラッチアップを抑制または防止できるので、異なる電源電圧で駆動するMISの間の分離間隔を小さくすることができる。したがって、チップサイズを縮小させることが可能となる。
【0026】
図5〜図10は、本実施の形態2の半導体装置の要部断面図の具体例を示している。図5は、pMISQp1,Qp2とnMIS(第5、第6、第7電界効果トランジスタ)Qn1,Qn2とが基板1Sの主面に沿って交互に配置されている場合を例示している。基板1Sの主面側には、nウエルNWL1,NWL2およびpウエルPWL1,PWL2が基板1Sの主面に沿って交互に配置されている。nウエルNWL1,NWL2の構成は前記nウエルNWLと同様なので説明を省略する。このnウエルNWL1,NWL2内には、それぞれpMISQp1,Qp2が配置されている。ここではpMISQp1,Qp2が同一の電源電圧(ソース電圧)VDDで駆動する場合が例示されている。電極8a,8eには、基準電圧として電源電圧VSSが印加される。電源電圧VSSは、接地電圧で、例えば0Vである。電極8b,8dには、ソース電圧として電源電圧VSSよりも高い電源電圧VDDが印加される。電極8c1,8c2は、それぞれコンタクトホール9,9を通じてn型の半導体領域10a1,10a2と電気的に接続され、これを通じてそれぞれnウエルNWL1,NWL2と電気的に接続されている。この電極8c1,8c2にはウエルバイアス電圧VBPとして電源電圧VDDが印加される。
【0027】
一方、上記pウエルPWL1,PWL2は、例えばホウ素(B)または二フッ化ホウ素(BF)等のような不純物を基板1Sの主面側に導入することで形成されている。このpウエルPWL1,PWL2内には、それぞれnMISQn1,Qn2が配置されている。nMISQn1は、ソースおよびドレイン用のn型の半導体領域12aと、ゲート絶縁膜3と、ゲート電極4とを有している。また、nMISQn2も、ソースおよびドレイン用のn型の半導体領域12bと、ゲート絶縁膜3と、ゲート電極4とを有している。上記半導体領域12a,12bは、例えばリンまたはヒ素等のような不純物を基板1Sの主面側から導入することで形成されている。ここではnMISQn1,Qn2が異なる電源電圧(ソース電圧)VSS,VSSLで駆動する場合が例示されている。nMISQn1の電極8fには、ソース電圧として電源電圧VSSが印加される。電源電圧VSSは、接地電圧で、例えば0Vである。nMISQn2の電極8iには、ソース電圧として電源電圧VSSより低い負の電源電圧VSSLが印加される。電源電圧VSSLは、絶対値でみると電源電圧VSSよりも高い。電極8h1,8h2は、それぞれコンタクトホール9,9を通じてp型の半導体領域13a1,13a2と電気的に接続され、これを通じてそれぞれpウエルPWL1,PWL2と電気的に接続されている。pウエルPWL1,PWL2は物理的には離れているがp型の基板1Sを通じて電気的に接続されているので、pウエルPWL1,PWL2に異なるウエルバイアス電圧を印加するとラッチアップが生じる恐れがあり、図3に示したように、pウエルPWL1,PWL2の間に幅広の分離部を配置する必要性が生じ、チップサイズの増大を招く。そこで、本実施の形態2では、電極8h1,8h2にウエルバイアス電圧VBNとして同一の電源電圧(ソース電圧)VSSLを印加する。これにより、ラッチアップを抑制または防止できるので、pウエルPWL1,PWL2の間の分離部5の幅を小さくすることができる。このため、ウエル給電領域を含むpMISQp1,Qp2およびnMISQn1,Qn2全体の占有面積を図3よりも小さくすることができる。したがって、チップサイズを図3よりも縮小させることが可能となる。ただし、この場合も、電源電圧VSSで駆動するnMISQn1のウエルバイアス電圧VBNを電源電圧VSSLにしたことにより、nMISQn1側で基板バイアス効果が生じ、nMISQn1のしきい値電圧が増加する結果、nMISQn1の動作速度が遅くなってしまう。そこで、本実施の形態2では、nMISQn1のしきい値電圧を、ウエルバイアス電圧VBNとして電源電圧VSSを印加する場合のnMISQn1のしきい値電圧よりも低くする。このようなしきい値電圧の調整は、前記実施の形態1で説明したのと同じである。この結果、nMISQn1にはしきい値電圧が相対的に低いnMISが使用され、nMISQn2にはしきい値電圧が相対的に高いnMISが使用される。
【0028】
次に、図6は、pMISQp1,Qp2が隣接して配置されている場合を例示している。ここでは、pMISQp1,Qp2のnウエルNWLが共通になっており、そのnウエルNWLの両側にnMISQn1,Qn2のpウエルPWL1,PWL2が配置されている。この場合、pウエルPWL1,PWL2の間に、nウエルNWLが配置されているので図5の場合よりもpウエルPWL1,PWL2の間隔が大きいが、図5の場合と同様に、ラッチアップを抑制または防止する観点からpウエルPWL1,PWL2にウエルバイアス電圧VBNとして同一の電源電圧(ソース電圧)VSSLを印加する。これにより、ラッチアップを抑制または防止できるので、pウエルPWL1,PWL2の間の分離部5の幅を小さくすることができる。このため、ウエル給電領域を含むpMISQp1,Qp2およびnMISQn1,Qn2全体の占有面積を図3よりも小さくできるので、チップサイズを図3よりも縮小させることが可能となる。また、図6では、pMISQp1が電源電圧VDDで駆動し、pMISQp2が電源電圧VDDまたはそれより高い電源電圧VDDHで駆動する場合が例示されている。共通のnウエルNWLには、pMISQp2のソース電圧が電源電圧VDDならばウエルバイアス電圧VBPとして電源電圧VDDを電極8cおよびn型の半導体領域10aを通じて印加し、pMISQp2のソース電圧が電源電圧VDDHならばウエルバイアス電圧VBPとして電源電圧VDDよりも高い電源電圧VDDHを電極8cおよびn型の半導体領域10aを通じて印加する。上記図5の場合はpMISQp1,Qp2毎にウエル給電領域を設けているのに対して、図6ではpMISQp1,Qp2のウエル給電領域が共通になっている。これにより、図6の場合、ウエル給電領域を含むpMISQp1,Qp2およびnMISQn1,Qn2全体の占有面積を図5の場合よりもさらに小さくすることができるので、チップサイズを図5よりもさらに縮小させることが可能となる。
【0029】
次に、図7は、pMISQp1,Qp2同士およびnMISQn1,Qn2同士が互いに隣接して配置されている場合を例示している。図6と異なるのは、nMISQn1,Qn2のpウエルPWLも共通になっていることである。共通のpウエルPWLには、ウエルバイアス電圧VBNとして同一の電源電圧VSSLが電極8hおよびp型の半導体領域13aを通じて印加される。図7では、nMISQn1,Qn2のpウエルPWLが共通になっているので、pウエルPWLへのウエル給電領域も共通となっている。これにより、図7の場合、ウエル給電領域を含むpMISQp1,Qp2およびnMISQn1,Qn2全体の占有面積を図6の場合よりもさらに小さくすることができるので、チップサイズを図6よりもさらに縮小させることが可能となる。
【0030】
次に、図8〜図10は、p型の基板1Sにn型の埋込ウエルDNWLを設けた場合の具体例を示している。図8は、上記図5と同様に、pMISQp1,Qp2とnMISQn1,Qn2とが基板1Sの主面に沿って交互に配置されている場合を例示している。各nウエルNWL1,NWL2およびpウエルPWL1,PWL2は、埋込nウエルDNWLに内包されるように設けられ、この埋込nウエルDNWLによりp型の基板1Sから電気的に分離されている。また、ここではpMISQp1,Qp2が異なる電源電圧(ソース電圧)VDD,VDDHで駆動する場合が例示されている。電極8a,8eには、基準電圧として電源電圧VSSが印加される。電源電圧VSSは、接地電圧で、例えば0Vである。電極8bにはソース電圧として電源電圧VSSよりも高い電源電圧VDDが印加され、電極8dにはソース電圧として電源電圧VDDより高い電源電圧VDDHが印加される。また、この構成の場合、nウエルNWL1,NWL2は物理的には離れているがn型の埋込ウエルDNWLを通じて電気的に接続されているので、ラッチアップを抑制または防止する観点から、電極8c1,8c2を通じてnウエルNWL1,NWL2にウエルバイアス電圧VBPとして同一の電源電圧VDDHを印加する。これにより、ラッチアップを抑制または防止できるので、nウエルNWL1,NWL2の間の分離部5の幅を小さくすることができる。このため、ウエル給電領域を含むpMISQp1,Qp2およびnMISQn1,Qn2全体の占有面積を図4よりも小さくできるので、チップサイズを図4よりも縮小させることが可能となる。また、ここではnMISQn1,Qn2が同一の電源電圧(ソース電圧)VSSで駆動する場合が例示されている。nMISQn1,Qn2の電極8f,8iには、ソース電圧として電源電圧VSSが印加される。電源電圧VSSは、接地電圧で、例えば0Vである。電極8h1,8h2には、ウエルバイアス電圧VBNとして電源電圧VSSが印加される。
【0031】
次に、図9は、nMISQn1,Qn2が隣接して配置されている場合を例示している。ここでは、nMISQn1,Qn2のpウエルPWLが共通になっており、そのpウエルPWLの両側にpMISQp1,Qp2のnウエルNWL1,NWL2が配置されている。この場合、nウエルNWL1,NWL2の間に、pウエルPWLが配置されているので図8の場合よりもnウエルNWL1,NWL2の間隔が大きいが、図8の場合と同様に、ラッチアップを抑制または防止する観点からnウエルNWL1,NWL2にウエルバイアス電圧VBPとして同一の電源電圧(ソース電圧)VDDHを印加する。これにより、ラッチアップを抑制または防止できるので、nウエルNWL1,NWL2の間の分離部5の幅を小さくすることができる。このため、ウエル給電領域を含むpMISQp1,Qp2およびnMISQn1,Qn2全体の占有面積を図4よりも小さくできるので、チップサイズを図4よりも縮小させることが可能となる。また、図9では、nMISQn1が電源電圧VSSで駆動し、nMISQn2が電源電圧VSSまたはそれより低い電源電圧VSSLで駆動する場合が例示されている。共通のpウエルPWLには、nMISQn2のソース電圧が電源電圧VSSならばウエルバイアス電圧VBNとして電源電圧VSSを電極8cおよびp型の半導体領域13aを通じて印加し、nMISQn2のソース電圧が電源電圧VSSLならばウエルバイアス電圧VBNとして電源電圧VSSよりも絶対値で高い電源電圧VSSLを電極8cおよびp型の半導体領域13aを通じて印加する。上記図8の場合はnMISQn1,Qn2毎にウエル給電領域を設けているのに対して、図9ではnMISQn1,Qn2のウエル給電領域が共通になっている。これにより、図9の場合、ウエル給電領域を含むpMISQp1,Qp2およびnMISQn1,Qn2全体の占有面積を図8の場合よりもさらに小さくすることができるので、チップサイズを図8よりもさらに縮小させることが可能となる。
【0032】
次に、図10は、pMISQp1,Qp2同士およびnMISQn1,Qn2同士が互いに隣接して配置されている場合を例示している。図9と異なるのは、pMISQp1,Qp2のnウエルNWLも共通になっていることである。共通のnウエルNWLには、ウエルバイアス電圧VBPとして同一の電源電圧VDDHが電極8cおよびn型の半導体領域10aを通じて印加される。図10では、pMISQp1,Qp2のnウエルNWLが共通になっているので、nウエルNWLへのウエル給電領域も共通となっている。これにより、図10の場合、ウエル給電領域を含むpMISQp1,Qp2およびnMISQn1,Qn2全体の占有面積を図9の場合よりもさらに小さくすることができるので、チップサイズを図9よりもさらに縮小させることが可能となる。
【0033】
(実施の形態3)
本実施の形態3においては、SRAM(Static Random Access Memory)に適用した場合について説明する。
【0034】
図11および図12は、半導体チップの一部に配置されるSRAMマクロM1の平面図の一例を示している。符号のMCAはメモリセルアレイ(斜線で示した領域)、WDはワードドライバ回路領域、DECはデコーダ回路領域、SA/WAはセンスアンプ/ライトアンプ回路領域である。斜線を示した領域には、相対的に高い電源電圧VDDHで駆動するpMISが配置され、斜線を示していない領域には、相対的に低い電源電圧VDDで駆動するpMISが配置されている。
【0035】
本実施の形態3では、SRAMマクロM1のソース電圧が電源電圧VDD,VDDH(VDDH>VDD)となるpMISのウエルバイアス電圧を、前記実施の形態1,2で説明したように共に電源電圧VDDHにする。半導体チップのSRAMマクロM1以外の領域では、pMISのソース電圧を電源電圧VDD、pMISのウエルバイアス電圧を電源電圧VDDとする。図11ではSRAMマクロM1の全体を分離部5Lで取り囲むような構成にした場合を例示し、図12ではSRAMマクロM1のメモリセルアレイMCAおよびワードドライバ回路領域を分離部5Lで取り囲み、その他のデコーダ回路領域DECおよびセンスアンプ/ライトアンプ回路領域は分離部5の外に配置するような構成にした場合を例示している。比較のため図13に一般的なSRAMマクロM50の平面図を示す。図11および図12に示した例によれば、図13のメモリセルアレイMCAの隣接間の分離部52の面積分を削除できるので、SRAMマクロM1の占有面積を縮小させることができる。したがって、チップサイズを縮小させることが可能となる。また、本実施の形態3によれば、半導体チップのSRAMマクロM1以外の領域は、pMISのソース電圧を電源電圧VDD、pMISのウエルバイアス電圧を電源電圧VDDHにすることにより、図11および図12に示した分離部5をも無くすようにすることができるので、さらにSRAMマクロM1の占有面積を縮小させることができ、チップサイズをさらに縮小させることが可能となる。
【0036】
次に、図14は、上記メモリセルアレイMCAを複数並べたSRAMマクロM2を例示している。また、図15は、比較のためメモリセルアレイMCAを複数並べた一般的なSRAMマクロM51の平面図を示している。図14および図15には、双方のSRAMマクロM2,M51の大きさを比較できるようにX,Y軸を示した。斜線を示した領域には、相対的に高い電源電圧で駆動するpMISが配置されている。ここでは、斜線を示した領域にメモリセルアレイMCAと、高い電源電圧VDDHで駆動するpMISを有するワードドライバ回路とが配置されている場合が例示されている。斜線を示していない領域には、相対的に低い電源電圧VDDで駆動するpMISが配置されている。この場合もSRAMマクロM2のソース電圧が電源電圧VDD,VDDH(VDDH>VDD)となるpMISのウエルバイアス電圧を、前記実施の形態1,2で説明したように共に電源電圧VDDHにする。半導体チップのSRAMマクロM2以外の領域では、pMISのソース電圧を電源電圧VDD、pMISのウエルバイアス電圧を電源電圧VDDとする。図14および図15を比較すると分かるように、図14に示した例によれば、図15のメモリセルアレイMCAの上下左右の隣接間の分離部52の面積分を削除できるので、SRAMマクロM2の占有面積を縮小させることができ、チップサイズを縮小させることが可能となる。このようにSRAMマクロの占有面積縮小の効果はメモリセルアレイの数の増加によって顕著になる。SRAMマクロのメモリ容量は増大する傾向にあることから本実施の形態3の構成は、チップサイズの縮小を図る上で有効な構成である。
【0037】
図16は上記図11、図12および図14のメモリセルアレイMCAの回路図の一例を示し、図17は図16のメモリセルアレイMCAのメモリセルMCを拡大して示している。メモリセルアレイMCAには、図16および図17の左右方向に延在する複数のワード線WL0〜WLnおよびセル給電線PL0〜PLnと、これに対して交差するように延在する複数のビット線BL0,/BL0〜BLm,/BLmと、ワード線WL0〜WLnおよびセル給電線PL0〜PLnとビット線BL0,/BL0〜BLm,/BLmとの交点近傍に配置されたメモリセルMCとが配置されている。ワード線WL0〜WLnは、上記ワードドライバ回路や上記デコーダ回路のXデコーダ回路と電気的に接続されている。ビット線BL0,/BL0〜BLm,/BLmは、上記デコーダ回路のYデコーダ回路や上記センスアンプ回路と電気的に接続されている。メモリセルMCは、2つの駆動用のnMISQndと、2つの転送用のnMISQntと、2つの負荷用のpMISQplとを有する、いわゆる6個のMISを持つCMIS(Complementary MIS)型のSRAMセルが例示されている。各メモリセルMCのpMISQplには、ソース電圧として電源電圧VDDHがセル給電線PL0〜PLnを通じて供給される。断面構造は前記実施の形態2の図8〜図10で説明したように、n型の埋込ウエルDNWLを持つ構成が好ましい。これにより、α線耐性を向上させることができるので、α線によるメモリセルMCのソフトエラーを抑制または防止することができるからである。特に限定されるものではないが、電源電圧VSSは、例えば接地電圧で0V、電源電圧VSSLは、例えば−0.4V程度、電源電圧VDDは、例えば0.8V程度、電源電圧VDDHは、例えば1.2V程度である。
【0038】
(実施の形態4)
本実施の形態4では、前記本実施の形態のウエル給電共通方式と、ウエル給電分離方式とが同一の基板で混在する場合について説明する。
【0039】
図18は、本実施の形態4の基本構成を示す半導体装置の要部断面図の一例である。基板1Sの主面には、例えば4つのpMISQp1〜Qp4が示されている。pMISQp1,Qp3は電源電圧(ソース電圧)VDDで駆動し、pMISQp2,Qp4は電源電圧(ソース電圧)VDDHで駆動する。このように異なる電源電圧VDD,VDDHで駆動するpMISQp1,Qp2のnウエルNWLは前記実施の形態1〜3で説明したように共通になっており、このnウエルNWLにはウエルバイアス電圧VBPとして共通の電源電圧VDDHが印加される。
【0040】
一方、pMIS(第3、第8電界効果トランジスタ)Qp3は、ソースおよびドレイン用のp型の半導体領域2cと、ゲート絶縁膜3と、ゲート電極4とを有している。電極8kは、コンタクトホール9,9を通じてp型の半導体領域2cの一方と、ウエル給電用のn型の半導体領域10bと電気的に接続されている。電極8kには、電源電圧VDDが印加される。すなわち、pMISQp3は、電源電圧(ソース電圧)VDDで駆動し、pMISQp3のnウエルNWL3にはウエルバイアス電圧として電源電圧VDDが印加されるようになっている。電極8mには、基準電圧として電源電圧VSSが印加される。電極8k,8mの構成は前記電極8a等と同じである。また、pMIS(第4、第9電界効果トランジスタ)Qp4は、ソースおよびドレイン用のp型の半導体領域2dと、ゲート絶縁膜3と、ゲート電極4とを有している。電極8nは、コンタクトホール9,9を通じてp型の半導体領域2dの一方と、ウエル給電用のn型の半導体領域10cと電気的に接続されている。電極8nには、電源電圧VDDH(>電源電圧VDD)が印加される。すなわち、pMISQp4は、電源電圧(ソース電圧)VDDHで駆動し、pMISQp4のnウエルNWL4にはウエルバイアス電圧として電源電圧VDDHが印加されるようになっている。電極8pには、基準電圧として電源電圧VSSが印加される。電極8n,8pの構成は前記電極8a等と同じである。このような異なる電源電圧VDD,VDDHで駆動するpMISQp3,Qp4のnウエルNWL3,NWL4の間には、通常通りラッチアップを抑制または防止する観点等から幅の広い分離部5Lが配置され、その各々のnウエルNWL3,NWL4は他のnウエルから独立した状態で配置されている。また、図19は、図18にn型の埋込ウエルDNWL,DNWL1,DNWL2を設けた構造を例示している。図18と同様にpMISQp1,Qp2のnウエルNWLはウエル給電共通となっており、pMISQp3,Qp4のnウエルNWL3,NWL4はウエル給電分離となっている。各電極8a〜8e,8k,8m,8n,8pへの電圧の印加の仕方も図18と同じである。
【0041】
次に、例えばSOC(System On a Chip)構成を有する半導体装置に本実施の形態4の構成を適用した場合について説明する。図20はその半導体装置の半導体チップ1Cの平面図、図21は図20の半導体装置の要部断面図を示している。
【0042】
半導体チップ1Cの主面には、例えば3つのSRAMマクロM3と、論理回路LCと、アナログ回路ACと、電源回路PCと、入出力回路I/Oと、複数のボンディングパッド(以下、単にパッドという)BPと、配線15a,15bとが示されている。特に限定されるものではないが、電源電圧VSSは、例えば接地電圧で0V、電源電圧VDDは、例えば0.8V程度、電源電圧VDDHは、例えば1.2V程度である。
【0043】
SRAMマクロM3は、前記したのと同様にメモリセルアレイMCAと周辺回路Pとを有している。メモリセルアレイMCAのpMISQp2は電源電圧VDDHをソース電圧として駆動し、周辺回路PのpMISQp1は電源電圧VDDをソース電圧として駆動するが、これらpMISQp1,Qp2のnウエルNWL1,NWL2にはウエルバイアス電圧として同一の電源電圧VDDHを供給する(ウエル給電共通方式)。これにより、異なる電源電圧で駆動するpMISQp1,Qp2間の分離部5の幅を狭めることができるので、SRAMマクロM3の占有面積を縮小できる。したがって、半導体チップ1Cの平面積を縮小させることができる。SRAMマクロM3のpMISQp1,Qp2のしきい値電圧の調整については前記実施の形態1で説明したのと同じである。
【0044】
その他の論理回路LC、アナログ回路AC、電源回路PC、入出力回路I/O等では、異なる電源電圧(ソース電圧)で駆動するMISのウエルを幅広の分離部5Lで分離し、それぞれ別々のウエルバイアス電圧を供給している(ウエル給電分離方式)。
【0045】
上記論理回路LCのpMISQp3のソース電圧およびウエルバイアス電圧は、例えば電源電圧VDDである。アナログ回路ACのpMISQp4のソース電圧およびウエルバイアス電圧は、例えば電源電圧VDDHである。論理回路LCとアナログ回路ACとではpMISQp3,Qp4のソース電圧が異なるので、例えばアナログ回路ACの周囲を幅広の分離部5Lで取り囲み、アナログ回路ACのnウエルNWL4と論理回路LCのnウエルNWL3とを分離している。
【0046】
上記電源回路PCは、例えば降圧回路を示している。電源回路PCの領域PC1のpMISQp3のソース電圧およびウエルバイアス電圧は電源電圧VDDであり、領域PC2のpMISQp4のソース電圧およびウエルバイアス電圧は電源電圧VDDより高い電源電圧VDDHである。領域PC1,PC2は同じ電源回路PCを形成する素子領域であるが、pMISQp3,Qp4のソース電圧が異なるので、領域PC2の周囲を幅広の分離部5Lで取り囲み、領域PC1,PC2のnウエルNWL3,NWL4間を分離している。領域PC1のpMISと論理回路LCのpMISとはソース電圧およびウエルバイアス電圧が同一なので、それらの間には幅広の分離部5Lを設けず、幅の狭い分離部5を設けるようにしている。ここでは、電源回路PCとして、例えば降圧回路を示しているが、昇圧回路の場合も同様である。
【0047】
上記入出力回路I/Oとしては、入力回路、出力回路および入出力双方向回路がある。入出力回路I/Oの領域I/O1のpMISQp3のソース電圧およびウエルバイアス電圧は電源電圧VDDであり、領域I/O2のpMISQp4のソース電圧およびウエルバイアス電圧は電源電圧VDDより高い電源電圧VDDHである。領域I/O1,I/O2は同じ入出力回路I/Oを形成する素子領域であるが、pMISQp3,Qp4のソース電圧が異なるので、領域I/O2の周囲を幅広の分離部5Lで取り囲み、領域I/O1,I/O2のnウエルNWL3,NWL4間を分離している。領域I/O1のpMISQp3と電源回路PCの領域PC1や論理回路LCのpMISQp3とはソース電圧およびウエルバイアス電圧が同一なので、それらの間には幅広の分離部5Lを設けず、幅の狭い分離部5を設けるようにしている。
【0048】
上記パッドBPは、これを通じて半導体チップ1C内の回路と、外部の装置とを繋ぐ接続部分である。各パッドBPにはボンディングワイヤまたはバンプ電極が接合される。パッドBPのうち、パッドBPHには電源電圧VDDHが供給される。このパッドBPHに供給された電源電圧VDDHは、配線15a(実線)を通じて上記各回路に供給されるようになっている。その配線15aを通じて電源回路PCに供給された電源電圧VDDHは、電源回路PCで電源電圧VDDに降圧される。そして、この電源回路PCで生成された電源電圧VDDは、配線15b(破線)を通じて上記各回路に供給されるようになっている。パッドBPSは、信号用のパッドを示している。
【0049】
上記論理回路LC、電源回路PCの領域PC1および入出力回路I/Oの領域I/O1のnMISQn3は、ソースおよびドレイン用のn型の半導体領域12cと、ゲート絶縁膜3と、ゲート電極4とを有している。また、上記アナログ回路AC、電源回路PCの領域PC2および入出力回路I/Oの領域I/O2のnMISQn4は、ソースおよびドレイン用のn型の半導体領域12dと、ゲート絶縁膜3と、ゲート電極4とを有している。このnMISQn3,Qn4のソース電圧およびウエルバイアス電圧は、電源電圧VSSとなっている。すなわち、nMISQn3の一方の半導体領域12cには電極8qを通じて電源電圧VSSが供給される。また、pウエルPWL3には、電極8sおよびp型の半導体領域13bを通じて電源電圧VSSが供給される。一方、nMISQn4の一方の半導体領域12dには電極8tを通じて電源電圧VSSが供給される。また、pウエルPWL4には、電極8vおよびp型の半導体領域13cを通じて電源電圧VSSが供給される。本実施の形態4ではp型の基板1Sの主面のpMISQp1〜Qp4およびnMISQn1〜Qn4のゲート絶縁膜3が同工程時に熱酸化法等によって形成されており、これらpMISQp1〜Qp4およびnMISQn1〜Qn4のゲート絶縁膜3の厚さが等しくなっている。なお、電極8r〜8vの構成は、前記電極8aと同じである。
【0050】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【0051】
例えば前記実施の形態1〜4ではp型の基板を用いた場合について説明したが、これに限定されるものではなくn型の基板を用いても良い。この場合、各ウエルへの電圧の印加の仕方は、図8〜図10で説明したのと同じになる。また、n型の基板に深いp型の埋込ウエルを設け、その埋込ウエル領域内に各ウエルを設けるようにしても良い。この場合、各ウエルへの電圧の印加の仕方は、図5〜図7で説明したのと同じになる。
【0052】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるSRAMを有する半導体装置に適用した場合について説明したが、それに限定されるものではなく、例えばDRAM(Dynamic Random Access Memory)、またはフラッシュメモリ(EEPROM;Electric Erasable Programmable Read Only Memory)等のようなメモリ回路を有する半導体装置、マイクロプロセッサ等のような論理回路を有する半導体装置あるいは上記メモリ回路と論理回路とを同一半導体基板に設けている混載型の半導体装置にも適用できる。
【0053】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【0054】
すなわち、第1電源電圧で駆動する電界効果トランジスタと、前記第1電源電圧よりも絶対値で高い第2電源電圧で駆動する電界効果トランジスタとを同一の半導体基板の同一の第1ウエルに設け、前記第1ウエルに前記第2電源電圧を供給することにより、異なる電源電圧で駆動する上記電界効果トランジスタ間の分離部の面積を大幅に縮小させることができるので、半導体装置のチップサイズを縮小させることが可能となる。
【図面の簡単な説明】
【図1】本発明者が検討した半導体装置の一例の部分断面図である。
【図2】本発明の一実施の形態である半導体装置の一例の要部断面図である。
【図3】本発明者が検討した半導体装置の他の例の部分断面図である。
【図4】本発明者が検討した半導体装置のさらに他の例の部分断面図である。
【図5】本発明の他の実施の形態である半導体装置の一例の要部断面図である。
【図6】本発明の他の実施の形態である半導体装置の他の例の要部断面図である。
【図7】本発明の他の実施の形態である半導体装置の他の例の要部断面図である。
【図8】本発明の他の実施の形態である半導体装置の他の例の要部断面図である。
【図9】本発明の他の実施の形態である半導体装置の他の例の要部断面図である。
【図10】本発明の他の実施の形態である半導体装置のさらに他の例の要部断面図である。
【図11】本発明の他の実施の形態である半導体装置の半導体チップの一部に配置されるSRAMマクロの一例の平面図である。
【図12】本発明の他の実施の形態である半導体装置の半導体チップの一部に配置されるSRAMマクロの他の一例の平面図である。
【図13】一般的なSRAMマクロの平面図である。
【図14】本発明の他の実施の形態である半導体装置の半導体チップの一部に配置されるSRAMマクロのさらに他の一例の平面図である。
【図15】メモリセルアレイを複数並べた一般的なSRAMマクロの平面図である。
【図16】図11、図12および図14のメモリセルアレイの一例の回路図である。
【図17】図16のメモリセルアレイのメモリセルを拡大して示した回路図である。
【図18】本発明の他の実施の形態である半導体装置の一例の要部断面図である。
【図19】図18にn型の埋込ウエルを設けた構造の一例の要部断面図である。
【図20】本発明の他の実施の形態である半導体装置の半導体チップの平面図である。
【図21】図20の半導体装置の要部断面図である。
【符号の説明】
1S 半導体基板
2a,2b 半導体領域
3 ゲート絶縁膜
4 ゲート電極
5 分離部
5L 分離部
7a 絶縁膜
8a〜8k,8m,8n,8p〜8v 電極
9 コンタクトホール
10a,10a1,10a2,10b,10c 半導体領域
12a,12b 半導体領域
13a,13a1,13a2 半導体領域
15a,15b 配線
50 半導体基板
51a,51c 電極
51b,51d ウエル給電電極
52 分離部
VDD 電源電圧(第1電源電圧)
VDDH 電源電圧(第2電源電圧)
VSS 電源電圧(第1電源電圧)
VSSL 電源電圧(第2電源電圧)
VBP,VBN ウエルバイアス電圧
Qp1 MIS・FET(第1電界効果トランジスタ)
Qp2 MIS・FET(第2電界効果トランジスタ)
Qp3 MIS・FET(第3、第8電界効果トランジスタ)
Qp4 MIS・FET(第4、第9電界効果トランジスタ)
Qn1,Qn2 MIS・FET(第5、第6,第7電界効果トランジスタ)
DNWL 埋込ウエル(第1埋込ウエル)
DNWL1 埋込ウエル(第2埋込ウエル)
DNWL2 埋込ウエル(第3埋込ウエル)
NWL nウエル(第1ウエル)
NWL1 nウエル(第5ウエル)
NWL2 nウエル(第6ウエル)
NWL3 nウエル(第2、第9ウエル)
NWL4 nウエル(第3、第10ウエル)
PWL pウエル(第4,第11ウエル)
PWL1 pウエル(第4、第7ウエル)
PWL2 pウエル(第4、第8ウエル)
M1,M2,M3 SRAMマクロ
MCA メモリセルアレイ
WD ワードドライバ回路領域
DEC デコーダ回路領域
SA/WA センスアンプ/ライトアンプ回路領域
WL0〜WLn ワード線
PL0〜PLn セル給電線
BL0,/BL0〜BLm,/BLm ビット線
MC メモリセル
Qnd nチャネル型のMIS・FET
Qnt nチャネル型のMIS・FET
Qpl pチャネル型のMIS・FET
LC 論理回路
AC アナログ回路
PC 電源回路
PC1,PC2 領域
I/O 入出力回路
I/O1,I/O2 領域
BP,BPH,BPS ボンディングパッド
Qp50,Qp51 pチャネル型のMIS・FET
Qn50,Qn51 nチャネル型のMIS・FET
VDD50,VDDH50 電源電圧
VSS50,VSSL50 電源電圧
NWL50,NWL51 nウエル
PWL50,PWL51 pウエル
DNWL50 埋込ウエル
M50,M51 SRAMマクロ

Claims (15)

  1. (a)第1導電型の半導体基板と、
    (b)前記半導体基板に設けられた、前記第1導電型とは反対の第2導電型の第1、第2および第3ウエルと、
    (c)前記第1ウエルに配置された、第1電源電圧で駆動する第1チャネル導電型の第1電界効果トランジスタおよび前記第1電源電圧よりも絶対値で大きい第2電源電圧で駆動する第1チャネル導電型の第2電界効果トランジスタと、
    (d)前記第2ウエルに配置された、前記第1電源電圧で駆動する第1チャネル導電型の第3電界効果トランジスタと、
    (e)前記第3ウエルに配置された、前記第2電源電圧で駆動する第1チャネル導電型の第4電界効果トランジスタとを備え、
    前記第1ウエルに前記第2電源電圧を供給し、
    前記第2ウエルに前記第1電源電圧を供給し、
    前記第3ウエルに前記第2電源電圧を供給し、
    前記第1ウエルと第2ウエルとの間および前記第2ウエルと第3ウエルとの間に、前記第1、第2電界効果トランジスタの間の第1分離部よりも幅広の第2分離部を設けたことを特徴とする半導体装置。
  2. 請求項1記載の半導体装置において、前記第1電界効果トランジスタのしきい値電圧を、前記第2電界効果トランジスタのしきい値電圧よりも低くしたことを特徴とする半導体装置。
  3. 請求項1記載の半導体装置において、前記第1、第2電界効果トランジスタのゲート絶縁膜の厚さが等しいことを特徴とする半導体装置。
  4. 請求項1記載の半導体装置において、前記第2電界効果トランジスタはSRAMのメモリセルを構成する電界効果トランジスタであり、前記第1電界効果トランジスタは前記SRAMの周辺回路を構成する電界効果トランジスタであることを特徴とする半導体装置。
  5. 請求項4記載の半導体装置において、前記第1、第2および第3ウエルを、それぞれ第1導電型の第1、第2および第3埋込ウエルに内包されるように設けたことを特徴とする半導体装置。
  6. (a)第1導電型の半導体基板と、
    (b)前記半導体基板に設けられた、前記第1導電型とは反対の第2導電型の第1、第2および第3埋込ウエルと、
    (c)前記第1、第2および第3埋込ウエルの各々に内包されるように設けられた第2導電型の第1、第2および第3ウエルと、
    (d)前記第1ウエルに設けられた、第1電源電圧で駆動する第1チャネル導電型の第1電界効果トランジスタおよび前記第1電源電圧よりも絶対値で大きい第2電源電圧で駆動する第1チャネル導電型の第2電界効果トランジスタと、
    (e)前記第2ウエルに配置された、前記第1電源電圧で駆動する第1チャネル導電型の第3電界効果トランジスタと、
    (f)前記第3ウエルに配置された、前記第2電源電圧で駆動する第1チャネル導電型の第4電界効果トランジスタとを備え、
    前記第1ウエルに前記第2電源電圧を供給し、
    前記第2ウエルに前記第1電源電圧を供給し、
    前記第3ウエルに前記第2電源電圧を供給し、
    前記第1ウエルと第2ウエルとの間および前記第2ウエルと第3ウエルとの間に、前記第1、第2電界効果トランジスタの間の第1分離部よりも幅広の第2分離部を設けたことを特徴とする半導体装置。
  7. 請求項6記載の半導体装置において、前記第1電界効果トランジスタのしきい値電圧を、前記第2電界効果トランジスタのしきい値電圧よりも低くしたことを特徴とする半導体装置。
  8. 請求項6記載の半導体装置において、前記第1、第2電界効果トランジスタのゲート絶縁膜の厚さが等しいことを特徴とする半導体装置。
  9. 請求項6記載の半導体装置において、前記第2電界効果トランジスタはSRAMのメモリセルを構成する電界効果トランジスタであり、前記第1電界効果トランジスタは前記SRAMの周辺回路を構成する電界効果トランジスタであることを特徴とする半導体装置。
  10. (a)第1導電型の半導体基板と、
    (b)前記半導体基板に設けられた、前記第1導電型とは反対の第2導電型の第1埋込ウエルと、
    (c)前記第1埋込ウエルに内包されるように設けられた第2導電型の第1ウエルと、
    (d)前記第1ウエルに配置された、第1電源電圧で駆動する第1チャネル導電型の第1電界効果トランジスタおよび前記第1電源電圧よりも絶対値で大きい第2電源電圧で駆動する第1チャネル導電型の第2電界効果トランジスタとを備え、
    前記第1ウエルに前記第2電源電圧を供給することを特徴とする半導体装置。
  11. 請求項10記載の半導体装置において、前記第1埋込ウエルに内包されるように第1導電型の第4ウエルを設け、前記第4ウエルに前記第1チャネル導電型とは反対の第2チャネル導電型の第5電界効果トランジスタを配置したことを特徴とする半導体装置。
  12. (a)第1導電型の半導体基板と、
    (b)前記半導体基板に設けられた、第1導電型とは反対の第2導電型の第1埋込ウエルと、
    (c)前記第1埋込ウエルに内包されるように設けられた第2導電型の第5、第6ウエルと、
    (d)前記第1埋込ウエルに内包されるように設けられた第1導電型の第7、第8ウエルと、
    (e)前記第5ウエルに配置された、第1電源電圧で駆動する第1チャネル導電型の第1電界効果トランジスタと、
    (f)前記第6ウエルに配置された、前記第1電源電圧よりも絶対値で大きい第2電源電圧で駆動する第1チャネル導電型の第2電界効果トランジスタと、
    (g)前記第7ウエルに配置された、前記第1チャネル導電型とは反対の第2チャネル導電型の第6電界効果トランジスタと、
    (h)前記第8ウエルに配置された第2チャネル導電型の第7電界効果トランジスタとを備え、
    前記第5、第6ウエルに同一の前記第2電源電圧を供給することを特徴とする半導体装置。
  13. 請求項12記載の半導体装置において、前記半導体基板に第2導電型の第2、第3埋込ウエルを設け、
    前記第2埋込ウエルに内包されるように第2導電型の第9ウエルを設け、前記第9ウエルに前記第1電源電圧で駆動する第1チャネル導電型の第8電界効果トランジスタを配置し、前記第9ウエルに前記第1電源電圧を供給し、
    前記第3埋込ウエルに内包されるように第2導電型の第10ウエルを設け、前記第10ウエルに前記第2電源電圧で駆動する第1チャネル導電型の第9電界効果トランジスタを配置し、前記第10ウエルに前記第2電源電圧を供給し、
    前記第1埋込ウエルと第2埋込ウエルとの間および前記第2埋込ウエルと第3埋込ウエルとの間に、前記第1埋込ウエル内に配置された第1分離部よりも幅広の第2分離部を設けたことを特徴とする半導体装置。
  14. (a)第1導電型の半導体基板と、
    (b)前記半導体基板に設けられた、第1導電型とは反対の第2導電型の第1埋込ウエルと、
    (c)前記第1埋込ウエルに内包されるように設けられた第2導電型の第5、第6ウエルと、
    (d)前記第1埋込ウエルに内包されるように設けられ、前記第5、第6ウエルとの間に設けられた第1導電型の第11ウエルと、
    (e)前記第5ウエルに配置された、第1電源電圧で駆動する第1チャネル導電型の第1電界効果トランジスタと、
    (f)前記第6ウエルに配置された、前記第1電源電圧よりも絶対値で大きい第2電源電圧で駆動する第1チャネル導電型の第2電界効果トランジスタと、
    (g)前記第11ウエルに配置された、前記第1チャネル導電型とは反対の第2チャネル導電型の第6電界効果トランジスタとを備え、
    前記第5、第6ウエルに同一の前記第2電源電圧を供給することを特徴とする半導体装置。
  15. 請求項14記載の半導体装置において、前記半導体基板に第2導電型の第2、第3埋込ウエルを設け、前記第2埋込ウエルに内包されるように第2導電型の第12ウエルを設け、前記第12ウエルに前記第1電源電圧で駆動する第1チャネル導電型の第8電界効果トランジスタを配置し、前記第12ウエルに前記第1電源電圧を供給し、
    前記第3埋込ウエルに内包されるように第13ウエルを設け、前記第13ウエルに前記第2電源電圧で駆動する第1チャネル導電型の第9電界効果トランジスタを配置し、前記第13ウエルに前記第2電源電圧を供給し、
    前記第1埋込ウエルと第2埋込ウエルとの間および前記第2埋込ウエルと第3埋込ウエルとの間に、前記第1埋込ウエル内に配置された第1分離部よりも幅広の第2分離部を設けたことを特徴とする半導体装置。
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