JP2004253499A - 半導体装置 - Google Patents

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Abstract

【課題】半導体装置のチップサイズを縮小させる。
【解決手段】電源電圧ＶＤＤで駆動するｐチャネル型のＭＩＳ・ＦＥＴＱｐ１と、電源電圧ＶＤＤよりも高い電源電圧ＶＤＤＨで駆動するｐチャネル型のＭＩＳ・ＦＥＴＱｐ２とを同一の半導体基板１Ｓの同一のｎウエルＮＷＬに配置し、そのｎウエルＮＷＬに対して共通のウエルバイアス電圧として電源電圧ＶＤＤＨを供給する。これにより、ｐチャネル型のＭＩＳ・ＦＥＴＱｐ１，Ｑｐ２を別々のｎウエルに配置してその各々のｎウエルに別々のウエルバイアス電圧を供給する場合よりもｐチャネル型のＭＩＳ・ＦＥＴＱｐ１，Ｑｐ２間の分離部５の幅を狭くすることができる。
【選択図】 図２

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置技術に関し、特に、同一の半導体基板に異なる電源電圧で駆動する素子を有する半導体装置に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
例えば特開平５−１２０８８２号公報には、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の低電圧動作を実現するために、メモリセル給電線およびワード線のいずれか一方または両方の電圧を昇圧する技術が開示されている。このＳＲＡＭでは、異なる電源電圧で駆動するＭＯＳ・ＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）が同一の半導体基板に混在しており、その電源電圧の異なるＭＯＳ・ＦＥＴ毎に、異なるウエルバイアス電圧を供給している（例えば特許文献１）。
【０００３】
また、例えば特開平１１−７７７６号公報には、メモリセルへの昇圧電圧を供給する方法として、ｐチャネル型のＭＯＳ・ＦＥＴのｎウエルバイアス電圧として昇圧前の電圧（ＶＤＤ）を与えている（例えば特許文献２）。
【０００４】
また、例えば特開平５−２６７６１７号公報には、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のメモリセルを専用のウエルに設け、周辺回路用のウエルとは電気的に分離させた構造が開示されている（例えば特許文献３）。
【０００５】
【特許文献１】
特開平５−１２０８８２号公報
【０００６】
【特許文献２】
特開平１１−７７７６号公報
【０００７】
【特許文献３】
特開平５−２６７６１７号公報
【０００８】
【発明が解決しようとする課題】
ところが、上記電源電圧の異なるＭＯＳ・ＦＥＴ毎に、異なるウエルバイアス電圧を供給する技術においては、その電源電圧の異なるＭＯＳ・ＦＥＴ間のラッチアップを防ぐために、その電源電圧の異なるＭＯＳ・ＦＥＴ間に比較的広い素子分離部を配置する必要があり、チップサイズの増大を招く問題がある。また、ｐチャネル型のＭＯＳ・ＦＥＴのｎウエルバイアス電圧として昇圧前の電圧（ＶＤＤ）を与えると、ラッチアップが生じる恐れがある。
【０００９】
本発明の目的は、半導体装置のチップサイズを縮小させることのできる技術を提供することにある。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１１】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１２】
すなわち、本発明は、第１電源電圧で駆動する電界効果トランジスタと、前記第１電源電圧よりも絶対値で高い第２電源電圧で駆動する電界効果トランジスタとを同一の半導体基板の同一の第１ウエルに設け、前記第１ウエルに前記第２電源電圧を供給するものである。
【００１３】
【発明の実施の形態】
本実施の形態を説明する前に、本実施の形態で用いる用語の基本的な意味を説明すると、以下の通りである。
【００１４】
ソース電圧とは、チャンネルにキャリアを供給する電極に印加する電圧である。以下の実施の形態の説明において、電源電圧をＶＳＳＬ＜ＶＳＳ＜ＶＤＤ＜ＶＤＤＨとする。ｐチャネル型の電界効果トランジスタでは、電源電圧ＶＤＤまたはＶＤＤＨ（ＶＤＤ＜ＶＤＤＨ）をソース電圧とする。また、ｎチャネル型の電界効果トランジスタでは、電源電圧ＶＳＳ，ＶＳＳＬ（ＶＳＳ＞ＶＳＳＬ）をソース電圧とする。
【００１５】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。また、本実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。以下、本発明の実施の形態を図面に基づいて詳細に説明する。また、本実施の形態においては、ＭＩＳ・ＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ・Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）をＭＩＳと略し、ｐチャネル型のＭＩＳ・ＦＥＴをｐＭＩＳと略し、ｎチャネル型のＭＩＳ・ＦＥＴをｎＭＩＳと略す。
【００１６】
（実施の形態１）
図１は、本発明者が検討した半導体装置の部分断面図の一例を示している。図１には、異なる電源電圧で駆動する２種類のｐＭＩＳＱｐ５０，Ｑｐ５１が隣接するようにｐ型の半導体基板５０の主面に配置されている場合が例示されている。一方のｐＭＩＳＱｐ５０の電極５１ａおよびウエル給電電極５１ｂには電源電圧ＶＤＤ５０が供給され、他方のｐＭＩＳＱｐ５１の電極５１ｃおよびウエル給電電極５１ｄには上記電源電圧ＶＤＤ５０よりも高い電源電圧ＶＤＤＨ５０が印加される。しかし、この場合、ｎウエルＮＷＬ５０に印加されるウエルバイアス電圧と、ｎウエルＮＷＬ５１に印加されるウエルバイアス電圧とが異なるため、何ら手段を講じないとｐＭＩＳＱｐ５０，Ｑｐ５１間でラッチアップが生じるおそれがある。このため、そのラッチアップを抑制または防止する観点からｐＭＩＳＱｐ５０，Ｑｐ５１の間に比較的幅の広い分離部５２を配置せざるを得ず、チップサイズの増大を招くという問題がある。
【００１７】
そこで、本実施の形態１においては、異なる電源電圧（ソース電圧）で駆動するＭＩＳのそれぞれに対して同一のウエルバイアス電圧を印加する。その際、異なる電源電圧で駆動するＭＩＳのソース電圧のうち、絶対値の大きいソース電圧の方をそれぞれのＭＩＳの共通のウエルバイアス電圧として選択し各々のウエルに印加する。これにより、ラッチアップを抑制または防止できるので、異なる電源電圧で駆動するＭＩＳの隣接間の分離間隔を小さくすることができる。したがって、チップサイズを縮小させることが可能となる。
【００１８】
図２は、本実施の形態１の半導体装置の要部断面図の具体例を示している。この図２には、例えばｐ型のシリコン（Ｓｉ）単結晶からなる半導体基板（以下、基板という）１Ｓの主面（デバイス面）に、電源電圧（第１電源電圧）ＶＤＤで駆動するｐＭＩＳ（第１電界効果トランジスタ）Ｑｐ１と、電源電圧ＶＤＤよりも高い電源電圧（第２電源電圧）ＶＤＤＨで駆動するｐＭＩＳ（第２電界効果トランジスタ）Ｑｐ２とが互いに隣接するように配置されている場合が例示されている。この電源電圧ＶＤＤ，ＶＤＤＨは、ソース電圧であり、いずれも正の電圧である。
【００１９】
ｐＭＩＳＱｐ１は、ソースおよびドレイン用のｐ＋型の半導体領域２ａと、ゲート絶縁膜３と、ゲート電極４とを有している。また、ｐＭＩＳＱｐ２も、ソースおよびドレイン用のｐ＋型の半導体領域２ｂと、ゲート絶縁膜３と、ゲート電極４とを有している。上記半導体領域２ａ，２ｂは、例えばホウ素（Ｂ）または二フッ化ホウ素（ＢＦ２）等のような不純物を基板１Ｓの主面側から導入することで形成されている。上記ゲート絶縁膜３は、例えば酸化シリコン膜（ＳｉＯ２等）または酸窒化シリコン膜（ＳｉＯＮ）等からなる。ｐＭＩＳＱｐ１，Ｑｐ２のゲート絶縁膜３の厚さは等しくなっている。上記ゲート電極４は、例えば低抵抗多結晶シリコンの単体膜、低抵抗多結晶シリコン膜上にコバルトシリサイド（ＣｏｘＳｉｙ）等のようなシリサイド層を形成した積層膜または低抵抗多結晶シリコン膜上に、例えば窒化タングステン（ＷＮ）等のようなバリア金属膜を介してタングステン等のような金属膜を堆積した積層膜からなる。
【００２０】
本実施の形態１では、このような異なる電源電圧で駆動するｐＭＩＳＱｐ１，Ｑｐ２が共通のｎウエル（第１ウエル）ＮＷＬの領域内に配置されている。そして、ｎウエルＮＷＬに同一のウエルバイアス電圧ＶＢＰを印加するようになっている。この場合、ウエルバイアス電圧ＶＢＰは相対的に高い電源電圧ＶＤＤＨとされている。基板１Ｓの主面の所望の領域には相対的に幅の狭い分離部（第１分離部）５とこれよりも幅の広い分離部（第２分離部）５Ｌが形成されているが、本実施の形態１によればラッチアップを抑制または防止できるので、ｐＭＩＳＱｐ１，Ｑｐ２の隣接間の分離部５の幅を分離部５Ｌ（図１の分離部５２）よりも小さくすることができる。このため、ウエル給電領域を含むｐＭＩＳＱｐ１，Ｑｐ２全体の占有面積を図１よりも小さくすることができる。したがって、チップサイズを縮小させることが可能となる。ただし、この場合、相対的に低い電源電圧ＶＤＤで駆動するｐＭＩＳＱｐ１のウエルバイアス電圧ＶＢＰを電源電圧ＶＤＤＨにしたことにより、ｐＭＩＳＱｐ１側で基板バイアス効果が生じ、ｐＭＩＳＱｐ１のしきい値電圧が増加する結果、ｐＭＩＳＱｐ１の動作速度が遅くなってしまう。そこで、本実施の形態１では、ｐＭＩＳＱｐ１のしきい値電圧を、電源電圧ＶＤＤをウエルバイアス電圧ＶＢＰとして印加する場合のｐＭＩＳＱｐ１のしきい値電圧よりも低くする。このようなしきい値電圧の調整は、ｐＭＩＳＱｐ１のチャネル部分（ゲート電極４の直下の基板１Ｓ部分）への不純物の導入条件（種類やドーズ量等）を制御することにより行うことができる。この結果、ソース電圧が相対的に低いｐＭＩＳＱｐ１にはしきい値電圧が相対的に低いｐＭＩＳが使用され、ソース電圧が相対的に高いｐＭＩＳＱｐ２にはしきい値電圧が相対的に高いｐＭＩＳが使用される（デュアル（Ｄｕａｌ）しきい値方式）。
【００２１】
上記ｎウエルＮＷＬは、例えばリン（Ｐ）またはヒ素（Ａｓ）等のような不純物を基板１Ｓの主面側に導入することで形成されている。上記分離部５，５Ｌは、例えば溝型の構造（トレンチアイソレーション）とされており、同工程時に形成されている。すなわち、分離部５は、基板１Ｓの厚さ方向に掘られた溝内に絶縁膜が埋め込まれることで形成されている。ただし、分離部５，５Ｌをロコス（Ｌｏｃａｌ Ｏｘｉｄｉｚａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法によるフィールド絶縁膜で形成しても良い。基板１Ｓの主面上には、例えば酸化シリコンからなる絶縁膜７ａが堆積されている。絶縁膜７ａ上には、例えばアルミニウム（Ａｌ）またはアルミニウム合金等のような金属からなる電極８ａ〜８ｅが形成されている。電極８ａ，８ｂは、それぞれコンタクトホール９，９を通じて半導体領域２ａ，２ａと電気的に接続されている。電極８ａには、基準電圧として電源電圧ＶＳＳが印加され、電極８ｂにはソース電圧として電源電圧ＶＳＳよりも高い電源電圧ＶＤＤが印加される。電極８ｃは、コンタクトホール９を通じてｎウエルＮＷＬのｎ＋型の半導体領域１０ａと電気的に接続されている。この電極８ｃには、上記ウエルバイアス電圧ＶＢＰ（＝電源電圧ＶＤＤＨ）が印加される。電極８ｄ，８ｅは、それぞれコンタクトホール９，９を通じて半導体領域２ｂ，２ｂと電気的に接続されている。電極８ｄにはソース電圧として電源電圧ＶＤＤＨが印加され、電極８ｅには基準電圧として電源電圧ＶＳＳが印加される。この電源電圧ＶＳＳは、例えば接地電圧で０Ｖである。
【００２２】
図２では、ウエルバイアス電圧ＶＢＰの給電用の電極８ｃをｐＭＩＳＱｐ１，Ｑｐ２の隣接間に配置した場合を例示したが、これに限定されるものではなく、電極８ｃをｐＭＩＳＱｐ１，Ｑｐ２の隣接間に配置せず、ｐＭＩＳＱｐ１，Ｑｐ２が隣接しない側、例えば図２で見てｐＭＩＳＱｐ１の左脇側またはｐＭＩＳＱｐ２の右脇側等に配置しても良い。
【００２３】
（実施の形態２）
本実施の形態２では、ｐＭＩＳおよびｎＭＩＳを同一基板に設けている半導体装置において、異なる電源電圧で駆動する２種のｐＭＩＳ、異なる電源電圧で駆動する２種のｎＭＩＳまたはその両方を有する場合について説明する。
【００２４】
図３は、本発明者が検討した半導体装置の部分断面図の具体例を示している。図３には、異なる電源電圧で駆動する２種類のｐＭＩＳＱｐ５０，Ｑｐ５１と、異なる電源電圧で駆動する２種類のｎＭＩＳＱｎ５０，Ｑｎ５１とが同一の基板５０の主面に配置されている場合が例示されている。一方のｎＭＩＳＱｎ５０の電極５１ｅおよびウエル給電電極５１ｆには電源電圧ＶＳＳ５０が供給され、他方のｎＭＩＳＱｎ５１の電極５１ｇおよびウエル給電電極５１ｈには上記電源電圧ＶＳＳ５０よりも低い基準の電源電圧ＶＳＳＬ５０が印加される。ここでは、ｐＭＩＳＱｐ５０，Ｑｐ５１とｎＭＩＳＱｎ５０，Ｑｎ５１とが交互に配置されている。この場合、ｎウエルＮＷＬ５０，ＮＷＬ５１と、ｐウエルＰＷＬ５０，ＰＷＬ５１とが交互に配置されるので、ｎＭＩＳＱｎ５０と、ｐＭＩＳＱｐ５１との間に幅広の分離部５２を設けなくても良いように思える。しかし、実際には、ｐウエルＰＷＬ５０とｐウエルＰＷＬ５１とがｐ型の基板５０を通じて電気的に接続されラッチアップが生じる恐れがあるので、ラッチアップを抑制または防止するために、ｎＭＩＳＱｎ５０とｐＭＩＳＱｐ５１との間に幅の広い分離部５２を設ける必要がある。また、図４は、ｐウエルＰＷＬ５０，ＰＷＬ５１およびｎウエルＮＷＬ５０，ＮＷＬ５１よりも深い位置にｎ型の埋込ｎウエルＤＮＷＬ５０を設ける場合を例示している。この場合は、ｎウエルＮＷＬ５０，ＮＷＬ５１は物理的には離れているものの埋込ｎウエルＤＮＷＬ５０を通じて電気的に接続されておりラッチアップが生じる恐れがあるので、ラッチアップを抑制または防止するために、ｎＭＩＳＱｎ５０とｐＭＩＳＱｐ５１との間に幅の広い分離部５２を設ける必要がある。したがって、図３や図４の場合も、チップサイズの増大を招くという問題がある。
【００２５】
そこで、本実施の形態２においては、異なる電源電圧（ソース電圧）で駆動するＭＩＳが物理的に離れていても、その各々のＭＩＳが配置されたウエル同士が基板または埋込ウエル等を通じて電気的に接続されるような場合には、異なる電源電圧で駆動するＭＩＳが配置された各々のウエルに対して同一のウエルバイアス電圧を印加する。ウエルバイアス電圧の選択は前記実施の形態１と同様である。これにより、前記実施の形態１と同様に、ラッチアップを抑制または防止できるので、異なる電源電圧で駆動するＭＩＳの間の分離間隔を小さくすることができる。したがって、チップサイズを縮小させることが可能となる。
【００２６】
図５〜図１０は、本実施の形態２の半導体装置の要部断面図の具体例を示している。図５は、ｐＭＩＳＱｐ１，Ｑｐ２とｎＭＩＳ（第５、第６、第７電界効果トランジスタ）Ｑｎ１，Ｑｎ２とが基板１Ｓの主面に沿って交互に配置されている場合を例示している。基板１Ｓの主面側には、ｎウエルＮＷＬ１，ＮＷＬ２およびｐウエルＰＷＬ１，ＰＷＬ２が基板１Ｓの主面に沿って交互に配置されている。ｎウエルＮＷＬ１，ＮＷＬ２の構成は前記ｎウエルＮＷＬと同様なので説明を省略する。このｎウエルＮＷＬ１，ＮＷＬ２内には、それぞれｐＭＩＳＱｐ１，Ｑｐ２が配置されている。ここではｐＭＩＳＱｐ１，Ｑｐ２が同一の電源電圧（ソース電圧）ＶＤＤで駆動する場合が例示されている。電極８ａ，８ｅには、基準電圧として電源電圧ＶＳＳが印加される。電源電圧ＶＳＳは、接地電圧で、例えば０Ｖである。電極８ｂ，８ｄには、ソース電圧として電源電圧ＶＳＳよりも高い電源電圧ＶＤＤが印加される。電極８ｃ１，８ｃ２は、それぞれコンタクトホール９，９を通じてｎ＋型の半導体領域１０ａ１，１０ａ２と電気的に接続され、これを通じてそれぞれｎウエルＮＷＬ１，ＮＷＬ２と電気的に接続されている。この電極８ｃ１，８ｃ２にはウエルバイアス電圧ＶＢＰとして電源電圧ＶＤＤが印加される。
【００２７】
一方、上記ｐウエルＰＷＬ１，ＰＷＬ２は、例えばホウ素（Ｂ）または二フッ化ホウ素（ＢＦ２）等のような不純物を基板１Ｓの主面側に導入することで形成されている。このｐウエルＰＷＬ１，ＰＷＬ２内には、それぞれｎＭＩＳＱｎ１，Ｑｎ２が配置されている。ｎＭＩＳＱｎ１は、ソースおよびドレイン用のｎ＋型の半導体領域１２ａと、ゲート絶縁膜３と、ゲート電極４とを有している。また、ｎＭＩＳＱｎ２も、ソースおよびドレイン用のｎ＋型の半導体領域１２ｂと、ゲート絶縁膜３と、ゲート電極４とを有している。上記半導体領域１２ａ，１２ｂは、例えばリンまたはヒ素等のような不純物を基板１Ｓの主面側から導入することで形成されている。ここではｎＭＩＳＱｎ１，Ｑｎ２が異なる電源電圧（ソース電圧）ＶＳＳ，ＶＳＳＬで駆動する場合が例示されている。ｎＭＩＳＱｎ１の電極８ｆには、ソース電圧として電源電圧ＶＳＳが印加される。電源電圧ＶＳＳは、接地電圧で、例えば０Ｖである。ｎＭＩＳＱｎ２の電極８ｉには、ソース電圧として電源電圧ＶＳＳより低い負の電源電圧ＶＳＳＬが印加される。電源電圧ＶＳＳＬは、絶対値でみると電源電圧ＶＳＳよりも高い。電極８ｈ１，８ｈ２は、それぞれコンタクトホール９，９を通じてｐ＋型の半導体領域１３ａ１，１３ａ２と電気的に接続され、これを通じてそれぞれｐウエルＰＷＬ１，ＰＷＬ２と電気的に接続されている。ｐウエルＰＷＬ１，ＰＷＬ２は物理的には離れているがｐ型の基板１Ｓを通じて電気的に接続されているので、ｐウエルＰＷＬ１，ＰＷＬ２に異なるウエルバイアス電圧を印加するとラッチアップが生じる恐れがあり、図３に示したように、ｐウエルＰＷＬ１，ＰＷＬ２の間に幅広の分離部を配置する必要性が生じ、チップサイズの増大を招く。そこで、本実施の形態２では、電極８ｈ１，８ｈ２にウエルバイアス電圧ＶＢＮとして同一の電源電圧（ソース電圧）ＶＳＳＬを印加する。これにより、ラッチアップを抑制または防止できるので、ｐウエルＰＷＬ１，ＰＷＬ２の間の分離部５の幅を小さくすることができる。このため、ウエル給電領域を含むｐＭＩＳＱｐ１，Ｑｐ２およびｎＭＩＳＱｎ１，Ｑｎ２全体の占有面積を図３よりも小さくすることができる。したがって、チップサイズを図３よりも縮小させることが可能となる。ただし、この場合も、電源電圧ＶＳＳで駆動するｎＭＩＳＱｎ１のウエルバイアス電圧ＶＢＮを電源電圧ＶＳＳＬにしたことにより、ｎＭＩＳＱｎ１側で基板バイアス効果が生じ、ｎＭＩＳＱｎ１のしきい値電圧が増加する結果、ｎＭＩＳＱｎ１の動作速度が遅くなってしまう。そこで、本実施の形態２では、ｎＭＩＳＱｎ１のしきい値電圧を、ウエルバイアス電圧ＶＢＮとして電源電圧ＶＳＳを印加する場合のｎＭＩＳＱｎ１のしきい値電圧よりも低くする。このようなしきい値電圧の調整は、前記実施の形態１で説明したのと同じである。この結果、ｎＭＩＳＱｎ１にはしきい値電圧が相対的に低いｎＭＩＳが使用され、ｎＭＩＳＱｎ２にはしきい値電圧が相対的に高いｎＭＩＳが使用される。
【００２８】
次に、図６は、ｐＭＩＳＱｐ１，Ｑｐ２が隣接して配置されている場合を例示している。ここでは、ｐＭＩＳＱｐ１，Ｑｐ２のｎウエルＮＷＬが共通になっており、そのｎウエルＮＷＬの両側にｎＭＩＳＱｎ１，Ｑｎ２のｐウエルＰＷＬ１，ＰＷＬ２が配置されている。この場合、ｐウエルＰＷＬ１，ＰＷＬ２の間に、ｎウエルＮＷＬが配置されているので図５の場合よりもｐウエルＰＷＬ１，ＰＷＬ２の間隔が大きいが、図５の場合と同様に、ラッチアップを抑制または防止する観点からｐウエルＰＷＬ１，ＰＷＬ２にウエルバイアス電圧ＶＢＮとして同一の電源電圧（ソース電圧）ＶＳＳＬを印加する。これにより、ラッチアップを抑制または防止できるので、ｐウエルＰＷＬ１，ＰＷＬ２の間の分離部５の幅を小さくすることができる。このため、ウエル給電領域を含むｐＭＩＳＱｐ１，Ｑｐ２およびｎＭＩＳＱｎ１，Ｑｎ２全体の占有面積を図３よりも小さくできるので、チップサイズを図３よりも縮小させることが可能となる。また、図６では、ｐＭＩＳＱｐ１が電源電圧ＶＤＤで駆動し、ｐＭＩＳＱｐ２が電源電圧ＶＤＤまたはそれより高い電源電圧ＶＤＤＨで駆動する場合が例示されている。共通のｎウエルＮＷＬには、ｐＭＩＳＱｐ２のソース電圧が電源電圧ＶＤＤならばウエルバイアス電圧ＶＢＰとして電源電圧ＶＤＤを電極８ｃおよびｎ＋型の半導体領域１０ａを通じて印加し、ｐＭＩＳＱｐ２のソース電圧が電源電圧ＶＤＤＨならばウエルバイアス電圧ＶＢＰとして電源電圧ＶＤＤよりも高い電源電圧ＶＤＤＨを電極８ｃおよびｎ＋型の半導体領域１０ａを通じて印加する。上記図５の場合はｐＭＩＳＱｐ１，Ｑｐ２毎にウエル給電領域を設けているのに対して、図６ではｐＭＩＳＱｐ１，Ｑｐ２のウエル給電領域が共通になっている。これにより、図６の場合、ウエル給電領域を含むｐＭＩＳＱｐ１，Ｑｐ２およびｎＭＩＳＱｎ１，Ｑｎ２全体の占有面積を図５の場合よりもさらに小さくすることができるので、チップサイズを図５よりもさらに縮小させることが可能となる。
【００２９】
次に、図７は、ｐＭＩＳＱｐ１，Ｑｐ２同士およびｎＭＩＳＱｎ１，Ｑｎ２同士が互いに隣接して配置されている場合を例示している。図６と異なるのは、ｎＭＩＳＱｎ１，Ｑｎ２のｐウエルＰＷＬも共通になっていることである。共通のｐウエルＰＷＬには、ウエルバイアス電圧ＶＢＮとして同一の電源電圧ＶＳＳＬが電極８ｈおよびｐ＋型の半導体領域１３ａを通じて印加される。図７では、ｎＭＩＳＱｎ１，Ｑｎ２のｐウエルＰＷＬが共通になっているので、ｐウエルＰＷＬへのウエル給電領域も共通となっている。これにより、図７の場合、ウエル給電領域を含むｐＭＩＳＱｐ１，Ｑｐ２およびｎＭＩＳＱｎ１，Ｑｎ２全体の占有面積を図６の場合よりもさらに小さくすることができるので、チップサイズを図６よりもさらに縮小させることが可能となる。
【００３０】
次に、図８〜図１０は、ｐ型の基板１Ｓにｎ型の埋込ウエルＤＮＷＬを設けた場合の具体例を示している。図８は、上記図５と同様に、ｐＭＩＳＱｐ１，Ｑｐ２とｎＭＩＳＱｎ１，Ｑｎ２とが基板１Ｓの主面に沿って交互に配置されている場合を例示している。各ｎウエルＮＷＬ１，ＮＷＬ２およびｐウエルＰＷＬ１，ＰＷＬ２は、埋込ｎウエルＤＮＷＬに内包されるように設けられ、この埋込ｎウエルＤＮＷＬによりｐ型の基板１Ｓから電気的に分離されている。また、ここではｐＭＩＳＱｐ１，Ｑｐ２が異なる電源電圧（ソース電圧）ＶＤＤ，ＶＤＤＨで駆動する場合が例示されている。電極８ａ，８ｅには、基準電圧として電源電圧ＶＳＳが印加される。電源電圧ＶＳＳは、接地電圧で、例えば０Ｖである。電極８ｂにはソース電圧として電源電圧ＶＳＳよりも高い電源電圧ＶＤＤが印加され、電極８ｄにはソース電圧として電源電圧ＶＤＤより高い電源電圧ＶＤＤＨが印加される。また、この構成の場合、ｎウエルＮＷＬ１，ＮＷＬ２は物理的には離れているがｎ型の埋込ウエルＤＮＷＬを通じて電気的に接続されているので、ラッチアップを抑制または防止する観点から、電極８ｃ１，８ｃ２を通じてｎウエルＮＷＬ１，ＮＷＬ２にウエルバイアス電圧ＶＢＰとして同一の電源電圧ＶＤＤＨを印加する。これにより、ラッチアップを抑制または防止できるので、ｎウエルＮＷＬ１，ＮＷＬ２の間の分離部５の幅を小さくすることができる。このため、ウエル給電領域を含むｐＭＩＳＱｐ１，Ｑｐ２およびｎＭＩＳＱｎ１，Ｑｎ２全体の占有面積を図４よりも小さくできるので、チップサイズを図４よりも縮小させることが可能となる。また、ここではｎＭＩＳＱｎ１，Ｑｎ２が同一の電源電圧（ソース電圧）ＶＳＳで駆動する場合が例示されている。ｎＭＩＳＱｎ１，Ｑｎ２の電極８ｆ，８ｉには、ソース電圧として電源電圧ＶＳＳが印加される。電源電圧ＶＳＳは、接地電圧で、例えば０Ｖである。電極８ｈ１，８ｈ２には、ウエルバイアス電圧ＶＢＮとして電源電圧ＶＳＳが印加される。
【００３１】
次に、図９は、ｎＭＩＳＱｎ１，Ｑｎ２が隣接して配置されている場合を例示している。ここでは、ｎＭＩＳＱｎ１，Ｑｎ２のｐウエルＰＷＬが共通になっており、そのｐウエルＰＷＬの両側にｐＭＩＳＱｐ１，Ｑｐ２のｎウエルＮＷＬ１，ＮＷＬ２が配置されている。この場合、ｎウエルＮＷＬ１，ＮＷＬ２の間に、ｐウエルＰＷＬが配置されているので図８の場合よりもｎウエルＮＷＬ１，ＮＷＬ２の間隔が大きいが、図８の場合と同様に、ラッチアップを抑制または防止する観点からｎウエルＮＷＬ１，ＮＷＬ２にウエルバイアス電圧ＶＢＰとして同一の電源電圧（ソース電圧）ＶＤＤＨを印加する。これにより、ラッチアップを抑制または防止できるので、ｎウエルＮＷＬ１，ＮＷＬ２の間の分離部５の幅を小さくすることができる。このため、ウエル給電領域を含むｐＭＩＳＱｐ１，Ｑｐ２およびｎＭＩＳＱｎ１，Ｑｎ２全体の占有面積を図４よりも小さくできるので、チップサイズを図４よりも縮小させることが可能となる。また、図９では、ｎＭＩＳＱｎ１が電源電圧ＶＳＳで駆動し、ｎＭＩＳＱｎ２が電源電圧ＶＳＳまたはそれより低い電源電圧ＶＳＳＬで駆動する場合が例示されている。共通のｐウエルＰＷＬには、ｎＭＩＳＱｎ２のソース電圧が電源電圧ＶＳＳならばウエルバイアス電圧ＶＢＮとして電源電圧ＶＳＳを電極８ｃおよびｐ＋型の半導体領域１３ａを通じて印加し、ｎＭＩＳＱｎ２のソース電圧が電源電圧ＶＳＳＬならばウエルバイアス電圧ＶＢＮとして電源電圧ＶＳＳよりも絶対値で高い電源電圧ＶＳＳＬを電極８ｃおよびｐ＋型の半導体領域１３ａを通じて印加する。上記図８の場合はｎＭＩＳＱｎ１，Ｑｎ２毎にウエル給電領域を設けているのに対して、図９ではｎＭＩＳＱｎ１，Ｑｎ２のウエル給電領域が共通になっている。これにより、図９の場合、ウエル給電領域を含むｐＭＩＳＱｐ１，Ｑｐ２およびｎＭＩＳＱｎ１，Ｑｎ２全体の占有面積を図８の場合よりもさらに小さくすることができるので、チップサイズを図８よりもさらに縮小させることが可能となる。
【００３２】
次に、図１０は、ｐＭＩＳＱｐ１，Ｑｐ２同士およびｎＭＩＳＱｎ１，Ｑｎ２同士が互いに隣接して配置されている場合を例示している。図９と異なるのは、ｐＭＩＳＱｐ１，Ｑｐ２のｎウエルＮＷＬも共通になっていることである。共通のｎウエルＮＷＬには、ウエルバイアス電圧ＶＢＰとして同一の電源電圧ＶＤＤＨが電極８ｃおよびｎ＋型の半導体領域１０ａを通じて印加される。図１０では、ｐＭＩＳＱｐ１，Ｑｐ２のｎウエルＮＷＬが共通になっているので、ｎウエルＮＷＬへのウエル給電領域も共通となっている。これにより、図１０の場合、ウエル給電領域を含むｐＭＩＳＱｐ１，Ｑｐ２およびｎＭＩＳＱｎ１，Ｑｎ２全体の占有面積を図９の場合よりもさらに小さくすることができるので、チップサイズを図９よりもさらに縮小させることが可能となる。
【００３３】
（実施の形態３）
本実施の形態３においては、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に適用した場合について説明する。
【００３４】
図１１および図１２は、半導体チップの一部に配置されるＳＲＡＭマクロＭ１の平面図の一例を示している。符号のＭＣＡはメモリセルアレイ（斜線で示した領域）、ＷＤはワードドライバ回路領域、ＤＥＣはデコーダ回路領域、ＳＡ／ＷＡはセンスアンプ／ライトアンプ回路領域である。斜線を示した領域には、相対的に高い電源電圧ＶＤＤＨで駆動するｐＭＩＳが配置され、斜線を示していない領域には、相対的に低い電源電圧ＶＤＤで駆動するｐＭＩＳが配置されている。
【００３５】
本実施の形態３では、ＳＲＡＭマクロＭ１のソース電圧が電源電圧ＶＤＤ，ＶＤＤＨ（ＶＤＤＨ＞ＶＤＤ）となるｐＭＩＳのウエルバイアス電圧を、前記実施の形態１，２で説明したように共に電源電圧ＶＤＤＨにする。半導体チップのＳＲＡＭマクロＭ１以外の領域では、ｐＭＩＳのソース電圧を電源電圧ＶＤＤ、ｐＭＩＳのウエルバイアス電圧を電源電圧ＶＤＤとする。図１１ではＳＲＡＭマクロＭ１の全体を分離部５Ｌで取り囲むような構成にした場合を例示し、図１２ではＳＲＡＭマクロＭ１のメモリセルアレイＭＣＡおよびワードドライバ回路領域を分離部５Ｌで取り囲み、その他のデコーダ回路領域ＤＥＣおよびセンスアンプ／ライトアンプ回路領域は分離部５の外に配置するような構成にした場合を例示している。比較のため図１３に一般的なＳＲＡＭマクロＭ５０の平面図を示す。図１１および図１２に示した例によれば、図１３のメモリセルアレイＭＣＡの隣接間の分離部５２の面積分を削除できるので、ＳＲＡＭマクロＭ１の占有面積を縮小させることができる。したがって、チップサイズを縮小させることが可能となる。また、本実施の形態３によれば、半導体チップのＳＲＡＭマクロＭ１以外の領域は、ｐＭＩＳのソース電圧を電源電圧ＶＤＤ、ｐＭＩＳのウエルバイアス電圧を電源電圧ＶＤＤＨにすることにより、図１１および図１２に示した分離部５をも無くすようにすることができるので、さらにＳＲＡＭマクロＭ１の占有面積を縮小させることができ、チップサイズをさらに縮小させることが可能となる。
【００３６】
次に、図１４は、上記メモリセルアレイＭＣＡを複数並べたＳＲＡＭマクロＭ２を例示している。また、図１５は、比較のためメモリセルアレイＭＣＡを複数並べた一般的なＳＲＡＭマクロＭ５１の平面図を示している。図１４および図１５には、双方のＳＲＡＭマクロＭ２，Ｍ５１の大きさを比較できるようにＸ，Ｙ軸を示した。斜線を示した領域には、相対的に高い電源電圧で駆動するｐＭＩＳが配置されている。ここでは、斜線を示した領域にメモリセルアレイＭＣＡと、高い電源電圧ＶＤＤＨで駆動するｐＭＩＳを有するワードドライバ回路とが配置されている場合が例示されている。斜線を示していない領域には、相対的に低い電源電圧ＶＤＤで駆動するｐＭＩＳが配置されている。この場合もＳＲＡＭマクロＭ２のソース電圧が電源電圧ＶＤＤ，ＶＤＤＨ（ＶＤＤＨ＞ＶＤＤ）となるｐＭＩＳのウエルバイアス電圧を、前記実施の形態１，２で説明したように共に電源電圧ＶＤＤＨにする。半導体チップのＳＲＡＭマクロＭ２以外の領域では、ｐＭＩＳのソース電圧を電源電圧ＶＤＤ、ｐＭＩＳのウエルバイアス電圧を電源電圧ＶＤＤとする。図１４および図１５を比較すると分かるように、図１４に示した例によれば、図１５のメモリセルアレイＭＣＡの上下左右の隣接間の分離部５２の面積分を削除できるので、ＳＲＡＭマクロＭ２の占有面積を縮小させることができ、チップサイズを縮小させることが可能となる。このようにＳＲＡＭマクロの占有面積縮小の効果はメモリセルアレイの数の増加によって顕著になる。ＳＲＡＭマクロのメモリ容量は増大する傾向にあることから本実施の形態３の構成は、チップサイズの縮小を図る上で有効な構成である。
【００３７】
図１６は上記図１１、図１２および図１４のメモリセルアレイＭＣＡの回路図の一例を示し、図１７は図１６のメモリセルアレイＭＣＡのメモリセルＭＣを拡大して示している。メモリセルアレイＭＣＡには、図１６および図１７の左右方向に延在する複数のワード線ＷＬ０〜ＷＬｎおよびセル給電線ＰＬ０〜ＰＬｎと、これに対して交差するように延在する複数のビット線ＢＬ０，／ＢＬ０〜ＢＬｍ，／ＢＬｍと、ワード線ＷＬ０〜ＷＬｎおよびセル給電線ＰＬ０〜ＰＬｎとビット線ＢＬ０，／ＢＬ０〜ＢＬｍ，／ＢＬｍとの交点近傍に配置されたメモリセルＭＣとが配置されている。ワード線ＷＬ０〜ＷＬｎは、上記ワードドライバ回路や上記デコーダ回路のＸデコーダ回路と電気的に接続されている。ビット線ＢＬ０，／ＢＬ０〜ＢＬｍ，／ＢＬｍは、上記デコーダ回路のＹデコーダ回路や上記センスアンプ回路と電気的に接続されている。メモリセルＭＣは、２つの駆動用のｎＭＩＳＱｎｄと、２つの転送用のｎＭＩＳＱｎｔと、２つの負荷用のｐＭＩＳＱｐｌとを有する、いわゆる６個のＭＩＳを持つＣＭＩＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＩＳ）型のＳＲＡＭセルが例示されている。各メモリセルＭＣのｐＭＩＳＱｐｌには、ソース電圧として電源電圧ＶＤＤＨがセル給電線ＰＬ０〜ＰＬｎを通じて供給される。断面構造は前記実施の形態２の図８〜図１０で説明したように、ｎ型の埋込ウエルＤＮＷＬを持つ構成が好ましい。これにより、α線耐性を向上させることができるので、α線によるメモリセルＭＣのソフトエラーを抑制または防止することができるからである。特に限定されるものではないが、電源電圧ＶＳＳは、例えば接地電圧で０Ｖ、電源電圧ＶＳＳＬは、例えば−０．４Ｖ程度、電源電圧ＶＤＤは、例えば０．８Ｖ程度、電源電圧ＶＤＤＨは、例えば１．２Ｖ程度である。
【００３８】
（実施の形態４）
本実施の形態４では、前記本実施の形態のウエル給電共通方式と、ウエル給電分離方式とが同一の基板で混在する場合について説明する。
【００３９】
図１８は、本実施の形態４の基本構成を示す半導体装置の要部断面図の一例である。基板１Ｓの主面には、例えば４つのｐＭＩＳＱｐ１〜Ｑｐ４が示されている。ｐＭＩＳＱｐ１，Ｑｐ３は電源電圧（ソース電圧）ＶＤＤで駆動し、ｐＭＩＳＱｐ２，Ｑｐ４は電源電圧（ソース電圧）ＶＤＤＨで駆動する。このように異なる電源電圧ＶＤＤ，ＶＤＤＨで駆動するｐＭＩＳＱｐ１，Ｑｐ２のｎウエルＮＷＬは前記実施の形態１〜３で説明したように共通になっており、このｎウエルＮＷＬにはウエルバイアス電圧ＶＢＰとして共通の電源電圧ＶＤＤＨが印加される。
【００４０】
一方、ｐＭＩＳ（第３、第８電界効果トランジスタ）Ｑｐ３は、ソースおよびドレイン用のｐ＋型の半導体領域２ｃと、ゲート絶縁膜３と、ゲート電極４とを有している。電極８ｋは、コンタクトホール９，９を通じてｐ＋型の半導体領域２ｃの一方と、ウエル給電用のｎ＋型の半導体領域１０ｂと電気的に接続されている。電極８ｋには、電源電圧ＶＤＤが印加される。すなわち、ｐＭＩＳＱｐ３は、電源電圧（ソース電圧）ＶＤＤで駆動し、ｐＭＩＳＱｐ３のｎウエルＮＷＬ３にはウエルバイアス電圧として電源電圧ＶＤＤが印加されるようになっている。電極８ｍには、基準電圧として電源電圧ＶＳＳが印加される。電極８ｋ，８ｍの構成は前記電極８ａ等と同じである。また、ｐＭＩＳ（第４、第９電界効果トランジスタ）Ｑｐ４は、ソースおよびドレイン用のｐ＋型の半導体領域２ｄと、ゲート絶縁膜３と、ゲート電極４とを有している。電極８ｎは、コンタクトホール９，９を通じてｐ＋型の半導体領域２ｄの一方と、ウエル給電用のｎ＋型の半導体領域１０ｃと電気的に接続されている。電極８ｎには、電源電圧ＶＤＤＨ（＞電源電圧ＶＤＤ）が印加される。すなわち、ｐＭＩＳＱｐ４は、電源電圧（ソース電圧）ＶＤＤＨで駆動し、ｐＭＩＳＱｐ４のｎウエルＮＷＬ４にはウエルバイアス電圧として電源電圧ＶＤＤＨが印加されるようになっている。電極８ｐには、基準電圧として電源電圧ＶＳＳが印加される。電極８ｎ，８ｐの構成は前記電極８ａ等と同じである。このような異なる電源電圧ＶＤＤ，ＶＤＤＨで駆動するｐＭＩＳＱｐ３，Ｑｐ４のｎウエルＮＷＬ３，ＮＷＬ４の間には、通常通りラッチアップを抑制または防止する観点等から幅の広い分離部５Ｌが配置され、その各々のｎウエルＮＷＬ３，ＮＷＬ４は他のｎウエルから独立した状態で配置されている。また、図１９は、図１８にｎ型の埋込ウエルＤＮＷＬ，ＤＮＷＬ１，ＤＮＷＬ２を設けた構造を例示している。図１８と同様にｐＭＩＳＱｐ１，Ｑｐ２のｎウエルＮＷＬはウエル給電共通となっており、ｐＭＩＳＱｐ３，Ｑｐ４のｎウエルＮＷＬ３，ＮＷＬ４はウエル給電分離となっている。各電極８ａ〜８ｅ，８ｋ，８ｍ，８ｎ，８ｐへの電圧の印加の仕方も図１８と同じである。
【００４１】
次に、例えばＳＯＣ（Ｓｙｓｔｅｍ Ｏｎ ａ Ｃｈｉｐ）構成を有する半導体装置に本実施の形態４の構成を適用した場合について説明する。図２０はその半導体装置の半導体チップ１Ｃの平面図、図２１は図２０の半導体装置の要部断面図を示している。
【００４２】
半導体チップ１Ｃの主面には、例えば３つのＳＲＡＭマクロＭ３と、論理回路ＬＣと、アナログ回路ＡＣと、電源回路ＰＣと、入出力回路Ｉ／Ｏと、複数のボンディングパッド（以下、単にパッドという）ＢＰと、配線１５ａ，１５ｂとが示されている。特に限定されるものではないが、電源電圧ＶＳＳは、例えば接地電圧で０Ｖ、電源電圧ＶＤＤは、例えば０．８Ｖ程度、電源電圧ＶＤＤＨは、例えば１．２Ｖ程度である。
【００４３】
ＳＲＡＭマクロＭ３は、前記したのと同様にメモリセルアレイＭＣＡと周辺回路Ｐとを有している。メモリセルアレイＭＣＡのｐＭＩＳＱｐ２は電源電圧ＶＤＤＨをソース電圧として駆動し、周辺回路ＰのｐＭＩＳＱｐ１は電源電圧ＶＤＤをソース電圧として駆動するが、これらｐＭＩＳＱｐ１，Ｑｐ２のｎウエルＮＷＬ１，ＮＷＬ２にはウエルバイアス電圧として同一の電源電圧ＶＤＤＨを供給する（ウエル給電共通方式）。これにより、異なる電源電圧で駆動するｐＭＩＳＱｐ１，Ｑｐ２間の分離部５の幅を狭めることができるので、ＳＲＡＭマクロＭ３の占有面積を縮小できる。したがって、半導体チップ１Ｃの平面積を縮小させることができる。ＳＲＡＭマクロＭ３のｐＭＩＳＱｐ１，Ｑｐ２のしきい値電圧の調整については前記実施の形態１で説明したのと同じである。
【００４４】
その他の論理回路ＬＣ、アナログ回路ＡＣ、電源回路ＰＣ、入出力回路Ｉ／Ｏ等では、異なる電源電圧（ソース電圧）で駆動するＭＩＳのウエルを幅広の分離部５Ｌで分離し、それぞれ別々のウエルバイアス電圧を供給している（ウエル給電分離方式）。
【００４５】
上記論理回路ＬＣのｐＭＩＳＱｐ３のソース電圧およびウエルバイアス電圧は、例えば電源電圧ＶＤＤである。アナログ回路ＡＣのｐＭＩＳＱｐ４のソース電圧およびウエルバイアス電圧は、例えば電源電圧ＶＤＤＨである。論理回路ＬＣとアナログ回路ＡＣとではｐＭＩＳＱｐ３，Ｑｐ４のソース電圧が異なるので、例えばアナログ回路ＡＣの周囲を幅広の分離部５Ｌで取り囲み、アナログ回路ＡＣのｎウエルＮＷＬ４と論理回路ＬＣのｎウエルＮＷＬ３とを分離している。
【００４６】
上記電源回路ＰＣは、例えば降圧回路を示している。電源回路ＰＣの領域ＰＣ１のｐＭＩＳＱｐ３のソース電圧およびウエルバイアス電圧は電源電圧ＶＤＤであり、領域ＰＣ２のｐＭＩＳＱｐ４のソース電圧およびウエルバイアス電圧は電源電圧ＶＤＤより高い電源電圧ＶＤＤＨである。領域ＰＣ１，ＰＣ２は同じ電源回路ＰＣを形成する素子領域であるが、ｐＭＩＳＱｐ３，Ｑｐ４のソース電圧が異なるので、領域ＰＣ２の周囲を幅広の分離部５Ｌで取り囲み、領域ＰＣ１，ＰＣ２のｎウエルＮＷＬ３，ＮＷＬ４間を分離している。領域ＰＣ１のｐＭＩＳと論理回路ＬＣのｐＭＩＳとはソース電圧およびウエルバイアス電圧が同一なので、それらの間には幅広の分離部５Ｌを設けず、幅の狭い分離部５を設けるようにしている。ここでは、電源回路ＰＣとして、例えば降圧回路を示しているが、昇圧回路の場合も同様である。
【００４７】
上記入出力回路Ｉ／Ｏとしては、入力回路、出力回路および入出力双方向回路がある。入出力回路Ｉ／Ｏの領域Ｉ／Ｏ１のｐＭＩＳＱｐ３のソース電圧およびウエルバイアス電圧は電源電圧ＶＤＤであり、領域Ｉ／Ｏ２のｐＭＩＳＱｐ４のソース電圧およびウエルバイアス電圧は電源電圧ＶＤＤより高い電源電圧ＶＤＤＨである。領域Ｉ／Ｏ１，Ｉ／Ｏ２は同じ入出力回路Ｉ／Ｏを形成する素子領域であるが、ｐＭＩＳＱｐ３，Ｑｐ４のソース電圧が異なるので、領域Ｉ／Ｏ２の周囲を幅広の分離部５Ｌで取り囲み、領域Ｉ／Ｏ１，Ｉ／Ｏ２のｎウエルＮＷＬ３，ＮＷＬ４間を分離している。領域Ｉ／Ｏ１のｐＭＩＳＱｐ３と電源回路ＰＣの領域ＰＣ１や論理回路ＬＣのｐＭＩＳＱｐ３とはソース電圧およびウエルバイアス電圧が同一なので、それらの間には幅広の分離部５Ｌを設けず、幅の狭い分離部５を設けるようにしている。
【００４８】
上記パッドＢＰは、これを通じて半導体チップ１Ｃ内の回路と、外部の装置とを繋ぐ接続部分である。各パッドＢＰにはボンディングワイヤまたはバンプ電極が接合される。パッドＢＰのうち、パッドＢＰＨには電源電圧ＶＤＤＨが供給される。このパッドＢＰＨに供給された電源電圧ＶＤＤＨは、配線１５ａ（実線）を通じて上記各回路に供給されるようになっている。その配線１５ａを通じて電源回路ＰＣに供給された電源電圧ＶＤＤＨは、電源回路ＰＣで電源電圧ＶＤＤに降圧される。そして、この電源回路ＰＣで生成された電源電圧ＶＤＤは、配線１５ｂ（破線）を通じて上記各回路に供給されるようになっている。パッドＢＰＳは、信号用のパッドを示している。
【００４９】
上記論理回路ＬＣ、電源回路ＰＣの領域ＰＣ１および入出力回路Ｉ／Ｏの領域Ｉ／Ｏ１のｎＭＩＳＱｎ３は、ソースおよびドレイン用のｎ＋型の半導体領域１２ｃと、ゲート絶縁膜３と、ゲート電極４とを有している。また、上記アナログ回路ＡＣ、電源回路ＰＣの領域ＰＣ２および入出力回路Ｉ／Ｏの領域Ｉ／Ｏ２のｎＭＩＳＱｎ４は、ソースおよびドレイン用のｎ＋型の半導体領域１２ｄと、ゲート絶縁膜３と、ゲート電極４とを有している。このｎＭＩＳＱｎ３，Ｑｎ４のソース電圧およびウエルバイアス電圧は、電源電圧ＶＳＳとなっている。すなわち、ｎＭＩＳＱｎ３の一方の半導体領域１２ｃには電極８ｑを通じて電源電圧ＶＳＳが供給される。また、ｐウエルＰＷＬ３には、電極８ｓおよびｐ＋型の半導体領域１３ｂを通じて電源電圧ＶＳＳが供給される。一方、ｎＭＩＳＱｎ４の一方の半導体領域１２ｄには電極８ｔを通じて電源電圧ＶＳＳが供給される。また、ｐウエルＰＷＬ４には、電極８ｖおよびｐ＋型の半導体領域１３ｃを通じて電源電圧ＶＳＳが供給される。本実施の形態４ではｐ型の基板１Ｓの主面のｐＭＩＳＱｐ１〜Ｑｐ４およびｎＭＩＳＱｎ１〜Ｑｎ４のゲート絶縁膜３が同工程時に熱酸化法等によって形成されており、これらｐＭＩＳＱｐ１〜Ｑｐ４およびｎＭＩＳＱｎ１〜Ｑｎ４のゲート絶縁膜３の厚さが等しくなっている。なお、電極８ｒ〜８ｖの構成は、前記電極８ａと同じである。
【００５０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００５１】
例えば前記実施の形態１〜４ではｐ型の基板を用いた場合について説明したが、これに限定されるものではなくｎ型の基板を用いても良い。この場合、各ウエルへの電圧の印加の仕方は、図８〜図１０で説明したのと同じになる。また、ｎ型の基板に深いｐ型の埋込ウエルを設け、その埋込ウエル領域内に各ウエルを設けるようにしても良い。この場合、各ウエルへの電圧の印加の仕方は、図５〜図７で説明したのと同じになる。
【００５２】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるＳＲＡＭを有する半導体装置に適用した場合について説明したが、それに限定されるものではなく、例えばＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、またはフラッシュメモリ（ＥＥＰＲＯＭ；Ｅｌｅｃｔｒｉｃ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）等のようなメモリ回路を有する半導体装置、マイクロプロセッサ等のような論理回路を有する半導体装置あるいは上記メモリ回路と論理回路とを同一半導体基板に設けている混載型の半導体装置にも適用できる。
【００５３】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【００５４】
すなわち、第１電源電圧で駆動する電界効果トランジスタと、前記第１電源電圧よりも絶対値で高い第２電源電圧で駆動する電界効果トランジスタとを同一の半導体基板の同一の第１ウエルに設け、前記第１ウエルに前記第２電源電圧を供給することにより、異なる電源電圧で駆動する上記電界効果トランジスタ間の分離部の面積を大幅に縮小させることができるので、半導体装置のチップサイズを縮小させることが可能となる。
【図面の簡単な説明】
【図１】本発明者が検討した半導体装置の一例の部分断面図である。
【図２】本発明の一実施の形態である半導体装置の一例の要部断面図である。
【図３】本発明者が検討した半導体装置の他の例の部分断面図である。
【図４】本発明者が検討した半導体装置のさらに他の例の部分断面図である。
【図５】本発明の他の実施の形態である半導体装置の一例の要部断面図である。
【図６】本発明の他の実施の形態である半導体装置の他の例の要部断面図である。
【図７】本発明の他の実施の形態である半導体装置の他の例の要部断面図である。
【図８】本発明の他の実施の形態である半導体装置の他の例の要部断面図である。
【図９】本発明の他の実施の形態である半導体装置の他の例の要部断面図である。
【図１０】本発明の他の実施の形態である半導体装置のさらに他の例の要部断面図である。
【図１１】本発明の他の実施の形態である半導体装置の半導体チップの一部に配置されるＳＲＡＭマクロの一例の平面図である。
【図１２】本発明の他の実施の形態である半導体装置の半導体チップの一部に配置されるＳＲＡＭマクロの他の一例の平面図である。
【図１３】一般的なＳＲＡＭマクロの平面図である。
【図１４】本発明の他の実施の形態である半導体装置の半導体チップの一部に配置されるＳＲＡＭマクロのさらに他の一例の平面図である。
【図１５】メモリセルアレイを複数並べた一般的なＳＲＡＭマクロの平面図である。
【図１６】図１１、図１２および図１４のメモリセルアレイの一例の回路図である。
【図１７】図１６のメモリセルアレイのメモリセルを拡大して示した回路図である。
【図１８】本発明の他の実施の形態である半導体装置の一例の要部断面図である。
【図１９】図１８にｎ型の埋込ウエルを設けた構造の一例の要部断面図である。
【図２０】本発明の他の実施の形態である半導体装置の半導体チップの平面図である。
【図２１】図２０の半導体装置の要部断面図である。
【符号の説明】
１Ｓ 半導体基板
２ａ，２ｂ 半導体領域
３ ゲート絶縁膜
４ ゲート電極
５ 分離部
５Ｌ 分離部
７ａ 絶縁膜
８ａ〜８ｋ，８ｍ，８ｎ，８ｐ〜８ｖ 電極
９ コンタクトホール
１０ａ，１０ａ１，１０ａ２，１０ｂ，１０ｃ 半導体領域
１２ａ，１２ｂ 半導体領域
１３ａ，１３ａ１，１３ａ２ 半導体領域
１５ａ，１５ｂ 配線
５０ 半導体基板
５１ａ，５１ｃ 電極
５１ｂ，５１ｄ ウエル給電電極
５２ 分離部
ＶＤＤ 電源電圧（第１電源電圧）
ＶＤＤＨ 電源電圧（第２電源電圧）
ＶＳＳ 電源電圧（第１電源電圧）
ＶＳＳＬ 電源電圧（第２電源電圧）
ＶＢＰ，ＶＢＮ ウエルバイアス電圧
Ｑｐ１ ＭＩＳ・ＦＥＴ（第１電界効果トランジスタ）
Ｑｐ２ ＭＩＳ・ＦＥＴ（第２電界効果トランジスタ）
Ｑｐ３ ＭＩＳ・ＦＥＴ（第３、第８電界効果トランジスタ）
Ｑｐ４ ＭＩＳ・ＦＥＴ（第４、第９電界効果トランジスタ）
Ｑｎ１，Ｑｎ２ ＭＩＳ・ＦＥＴ（第５、第６，第７電界効果トランジスタ）
ＤＮＷＬ 埋込ウエル（第１埋込ウエル）
ＤＮＷＬ１ 埋込ウエル（第２埋込ウエル）
ＤＮＷＬ２ 埋込ウエル（第３埋込ウエル）
ＮＷＬ ｎウエル（第１ウエル）
ＮＷＬ１ ｎウエル（第５ウエル）
ＮＷＬ２ ｎウエル（第６ウエル）
ＮＷＬ３ ｎウエル（第２、第９ウエル）
ＮＷＬ４ ｎウエル（第３、第１０ウエル）
ＰＷＬ ｐウエル（第４，第１１ウエル）
ＰＷＬ１ ｐウエル（第４、第７ウエル）
ＰＷＬ２ ｐウエル（第４、第８ウエル）
Ｍ１，Ｍ２，Ｍ３ ＳＲＡＭマクロ
ＭＣＡ メモリセルアレイ
ＷＤ ワードドライバ回路領域
ＤＥＣ デコーダ回路領域
ＳＡ／ＷＡ センスアンプ／ライトアンプ回路領域
ＷＬ０〜ＷＬｎ ワード線
ＰＬ０〜ＰＬｎ セル給電線
ＢＬ０，／ＢＬ０〜ＢＬｍ，／ＢＬｍ ビット線
ＭＣ メモリセル
Ｑｎｄ ｎチャネル型のＭＩＳ・ＦＥＴ
Ｑｎｔ ｎチャネル型のＭＩＳ・ＦＥＴ
Ｑｐｌ ｐチャネル型のＭＩＳ・ＦＥＴ
ＬＣ 論理回路
ＡＣ アナログ回路
ＰＣ 電源回路
ＰＣ１，ＰＣ２ 領域
Ｉ／Ｏ 入出力回路
Ｉ／Ｏ１，Ｉ／Ｏ２ 領域
ＢＰ，ＢＰＨ，ＢＰＳ ボンディングパッド
Ｑｐ５０，Ｑｐ５１ ｐチャネル型のＭＩＳ・ＦＥＴ
Ｑｎ５０，Ｑｎ５１ ｎチャネル型のＭＩＳ・ＦＥＴ
ＶＤＤ５０，ＶＤＤＨ５０ 電源電圧
ＶＳＳ５０，ＶＳＳＬ５０ 電源電圧
ＮＷＬ５０，ＮＷＬ５１ ｎウエル
ＰＷＬ５０，ＰＷＬ５１ ｐウエル
ＤＮＷＬ５０ 埋込ウエル
Ｍ５０，Ｍ５１ ＳＲＡＭマクロ

Claims (15)

  1. （ａ）第１導電型の半導体基板と、
    （ｂ）前記半導体基板に設けられた、前記第１導電型とは反対の第２導電型の第１、第２および第３ウエルと、
    （ｃ）前記第１ウエルに配置された、第１電源電圧で駆動する第１チャネル導電型の第１電界効果トランジスタおよび前記第１電源電圧よりも絶対値で大きい第２電源電圧で駆動する第１チャネル導電型の第２電界効果トランジスタと、
    （ｄ）前記第２ウエルに配置された、前記第１電源電圧で駆動する第１チャネル導電型の第３電界効果トランジスタと、
    （ｅ）前記第３ウエルに配置された、前記第２電源電圧で駆動する第１チャネル導電型の第４電界効果トランジスタとを備え、
    前記第１ウエルに前記第２電源電圧を供給し、
    前記第２ウエルに前記第１電源電圧を供給し、
    前記第３ウエルに前記第２電源電圧を供給し、
    前記第１ウエルと第２ウエルとの間および前記第２ウエルと第３ウエルとの間に、前記第１、第２電界効果トランジスタの間の第１分離部よりも幅広の第２分離部を設けたことを特徴とする半導体装置。
  2. 請求項１記載の半導体装置において、前記第１電界効果トランジスタのしきい値電圧を、前記第２電界効果トランジスタのしきい値電圧よりも低くしたことを特徴とする半導体装置。
  3. 請求項１記載の半導体装置において、前記第１、第２電界効果トランジスタのゲート絶縁膜の厚さが等しいことを特徴とする半導体装置。
  4. 請求項１記載の半導体装置において、前記第２電界効果トランジスタはＳＲＡＭのメモリセルを構成する電界効果トランジスタであり、前記第１電界効果トランジスタは前記ＳＲＡＭの周辺回路を構成する電界効果トランジスタであることを特徴とする半導体装置。
  5. 請求項４記載の半導体装置において、前記第１、第２および第３ウエルを、それぞれ第１導電型の第１、第２および第３埋込ウエルに内包されるように設けたことを特徴とする半導体装置。
  6. （ａ）第１導電型の半導体基板と、
    （ｂ）前記半導体基板に設けられた、前記第１導電型とは反対の第２導電型の第１、第２および第３埋込ウエルと、
    （ｃ）前記第１、第２および第３埋込ウエルの各々に内包されるように設けられた第２導電型の第１、第２および第３ウエルと、
    （ｄ）前記第１ウエルに設けられた、第１電源電圧で駆動する第１チャネル導電型の第１電界効果トランジスタおよび前記第１電源電圧よりも絶対値で大きい第２電源電圧で駆動する第１チャネル導電型の第２電界効果トランジスタと、
    （ｅ）前記第２ウエルに配置された、前記第１電源電圧で駆動する第１チャネル導電型の第３電界効果トランジスタと、
    （ｆ）前記第３ウエルに配置された、前記第２電源電圧で駆動する第１チャネル導電型の第４電界効果トランジスタとを備え、
    前記第１ウエルに前記第２電源電圧を供給し、
    前記第２ウエルに前記第１電源電圧を供給し、
    前記第３ウエルに前記第２電源電圧を供給し、
    前記第１ウエルと第２ウエルとの間および前記第２ウエルと第３ウエルとの間に、前記第１、第２電界効果トランジスタの間の第１分離部よりも幅広の第２分離部を設けたことを特徴とする半導体装置。
  7. 請求項６記載の半導体装置において、前記第１電界効果トランジスタのしきい値電圧を、前記第２電界効果トランジスタのしきい値電圧よりも低くしたことを特徴とする半導体装置。
  8. 請求項６記載の半導体装置において、前記第１、第２電界効果トランジスタのゲート絶縁膜の厚さが等しいことを特徴とする半導体装置。
  9. 請求項６記載の半導体装置において、前記第２電界効果トランジスタはＳＲＡＭのメモリセルを構成する電界効果トランジスタであり、前記第１電界効果トランジスタは前記ＳＲＡＭの周辺回路を構成する電界効果トランジスタであることを特徴とする半導体装置。
  10. （ａ）第１導電型の半導体基板と、
    （ｂ）前記半導体基板に設けられた、前記第１導電型とは反対の第２導電型の第１埋込ウエルと、
    （ｃ）前記第１埋込ウエルに内包されるように設けられた第２導電型の第１ウエルと、
    （ｄ）前記第１ウエルに配置された、第１電源電圧で駆動する第１チャネル導電型の第１電界効果トランジスタおよび前記第１電源電圧よりも絶対値で大きい第２電源電圧で駆動する第１チャネル導電型の第２電界効果トランジスタとを備え、
    前記第１ウエルに前記第２電源電圧を供給することを特徴とする半導体装置。
  11. 請求項１０記載の半導体装置において、前記第１埋込ウエルに内包されるように第１導電型の第４ウエルを設け、前記第４ウエルに前記第１チャネル導電型とは反対の第２チャネル導電型の第５電界効果トランジスタを配置したことを特徴とする半導体装置。
  12. （ａ）第１導電型の半導体基板と、
    （ｂ）前記半導体基板に設けられた、第１導電型とは反対の第２導電型の第１埋込ウエルと、
    （ｃ）前記第１埋込ウエルに内包されるように設けられた第２導電型の第５、第６ウエルと、
    （ｄ）前記第１埋込ウエルに内包されるように設けられた第１導電型の第７、第８ウエルと、
    （ｅ）前記第５ウエルに配置された、第１電源電圧で駆動する第１チャネル導電型の第１電界効果トランジスタと、
    （ｆ）前記第６ウエルに配置された、前記第１電源電圧よりも絶対値で大きい第２電源電圧で駆動する第１チャネル導電型の第２電界効果トランジスタと、
    （ｇ）前記第７ウエルに配置された、前記第１チャネル導電型とは反対の第２チャネル導電型の第６電界効果トランジスタと、
    （ｈ）前記第８ウエルに配置された第２チャネル導電型の第７電界効果トランジスタとを備え、
    前記第５、第６ウエルに同一の前記第２電源電圧を供給することを特徴とする半導体装置。
  13. 請求項１２記載の半導体装置において、前記半導体基板に第２導電型の第２、第３埋込ウエルを設け、
    前記第２埋込ウエルに内包されるように第２導電型の第９ウエルを設け、前記第９ウエルに前記第１電源電圧で駆動する第１チャネル導電型の第８電界効果トランジスタを配置し、前記第９ウエルに前記第１電源電圧を供給し、
    前記第３埋込ウエルに内包されるように第２導電型の第１０ウエルを設け、前記第１０ウエルに前記第２電源電圧で駆動する第１チャネル導電型の第９電界効果トランジスタを配置し、前記第１０ウエルに前記第２電源電圧を供給し、
    前記第１埋込ウエルと第２埋込ウエルとの間および前記第２埋込ウエルと第３埋込ウエルとの間に、前記第１埋込ウエル内に配置された第１分離部よりも幅広の第２分離部を設けたことを特徴とする半導体装置。
  14. （ａ）第１導電型の半導体基板と、
    （ｂ）前記半導体基板に設けられた、第１導電型とは反対の第２導電型の第１埋込ウエルと、
    （ｃ）前記第１埋込ウエルに内包されるように設けられた第２導電型の第５、第６ウエルと、
    （ｄ）前記第１埋込ウエルに内包されるように設けられ、前記第５、第６ウエルとの間に設けられた第１導電型の第１１ウエルと、
    （ｅ）前記第５ウエルに配置された、第１電源電圧で駆動する第１チャネル導電型の第１電界効果トランジスタと、
    （ｆ）前記第６ウエルに配置された、前記第１電源電圧よりも絶対値で大きい第２電源電圧で駆動する第１チャネル導電型の第２電界効果トランジスタと、
    （ｇ）前記第１１ウエルに配置された、前記第１チャネル導電型とは反対の第２チャネル導電型の第６電界効果トランジスタとを備え、
    前記第５、第６ウエルに同一の前記第２電源電圧を供給することを特徴とする半導体装置。
  15. 請求項１４記載の半導体装置において、前記半導体基板に第２導電型の第２、第３埋込ウエルを設け、前記第２埋込ウエルに内包されるように第２導電型の第１２ウエルを設け、前記第１２ウエルに前記第１電源電圧で駆動する第１チャネル導電型の第８電界効果トランジスタを配置し、前記第１２ウエルに前記第１電源電圧を供給し、
    前記第３埋込ウエルに内包されるように第１３ウエルを設け、前記第１３ウエルに前記第２電源電圧で駆動する第１チャネル導電型の第９電界効果トランジスタを配置し、前記第１３ウエルに前記第２電源電圧を供給し、
    前記第１埋込ウエルと第２埋込ウエルとの間および前記第２埋込ウエルと第３埋込ウエルとの間に、前記第１埋込ウエル内に配置された第１分離部よりも幅広の第２分離部を設けたことを特徴とする半導体装置。
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