JPS62224069A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特に。

電界効果トランジスタでメモリセルを構成する記憶機能
を有する半導体集積回路装置に適用して有効な技術に関
するものである。

［従来の技術〕 不揮発性記憶機能として、マスクＲＯＭ　（ＲｅａｄＯ
ｎｌｙ　Ｍｅｍｏｒｙ）を有する半導体集積回路装置（
以下、マスクＲＯＭという）が知られている。マスクＲ
ＯＭの１　［ｂｉｔ］の情報を記憶するメモリセルは、
Ｍ　Ｉ　Ｓ　ＦＥＴで構成されている。

メモリセルを構成するＭＩＳＦＥＴは、メモリセルマッ
ト以外の周辺回路、例えばデコーダ回路。

センスアンプ回路等のロジック回路を構成するＭＩ　５
ＦＥＴと同一製造工程で形成されている。このように形
成されるマスクＲＯＭは、製造工程を低減することがで
きるだけでなく、両者の電気的特性１例えばしきい値電
圧（Ｖｔｈ）を均一に形成できる特徴がある。

なお、マスクＲＯＭについては、例えば９株式会社サイ
エンスフォーラム「超ＬＳＩデバイスハンドブック」、
昭和５８年１１月２８日発行日、　ｐ３１３〜Ｐ３１５
に記載されている。。

〔発明が解決しようとする問題点〕

本発明者は、前記マスクＲＯＭの動作速度の高速化につ
いて、実験ならびにその検討を行った結果１次のような
問題点が生じることを見出した。

メモリセルを構成するＭＩＳＦＥＴは、高集積化のため
に、製造工程における最小加工寸法でチャネル長（グー
１−長：Ｌ）の寸法を規定している。

数［ＭｂＮ、コ程度の高集積化のマスクＲＯＭでは。

チヤネル長に対するチャネル幅（グー１〜幅：ｗ）の比
率が太き（なるので、狭チャネル効果を生じる。

つまり、メモリセルを構成するＭＩＳＦＥＴのしきい値
電圧が、同一製造工程で形成した前記ロジック回路を構
成するＭＩＳＦＥＴのしきい値電圧よりも高（なる。こ
のため、情報の読出動作速度が低下し、マスクＲＯＭの
高速化を図ることができないという問題を生じる。

一方、メモリセル及びロジック回路の夫々を構成するＭ
　Ｉ　Ｓ　ＦＥＴのしきい値電圧をともに低くし、マス
クＲＯＭの高速化を図ることが考えられる。しかしなが
ら、ロジック回路を構成するＭ　ｌ５ＦＥＴは、基準電
圧、電源電圧の電位変動（ノイズ）に対するマージンが
小さくなるので、誤動作を生じ易（なる、また、ロジッ
ク回路を構成するＭ　Ｉ　Ｓ　ＦＥＴは、チャネル長の
寸法を縮小してしきい値電圧を低くすると、短チヤネル
効果によるしきい値電圧のバラツキを生じる。つまり、
周辺回路のロジック回路を構成するＭＩＳＦＥＴの電気
的信頼性が低下するという問題が生じる。

本発明の目的は、記憶機能を何する半導体集積回路装置
において、動作速度の高速化を図るとともｔ；、周辺回
路の電気的信頼性を向上することが可能な技ｖｌｆを提
供することにある。

本発明の前記ならびにその他の目的と新規な特徴は５本
明細杏の記述及び添付図面によって明らかになるであろ
う。

〔問題点を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を説明すれば、下記のとおりである。

記憶機能を有する半導体集積回路装置において、メモリ
セルを構成する電界効果トランジスタのしきい値電圧を
、メモリセル以外の周辺回路のロジック回路をｎ成する
電界効果トランジスタのしきい値電圧よりも低く構成す
る。

〔作　用〕

上記した手段によれば、前記メモリセルを構成する電界
効果トランジスタの伝達コンダクタンスを大きくし、電
流駆動能力を高めることができるので、動作速度の高速
化を図ることができ、しかも、前記ロジック回路を構成
するＭ　Ｉ　Ｓ　ＦＥＴの電位変動による誤動作マージ
ンを大きくできるので、電気的信頼性を向、ヒすること
ができる。

以下、本発明の構成について、横型マスクＲＯＭに本発
明を適用した一実施例とともに説明する。

なお、全回において、同一の機能を有するものは同一の
符号を付け、その繰り返しの説明は省略する。

〔実施例■〕

本発明の実施例１である横型マスクＲＯＭの概略構成を
第１図（等価回路図）で示す７マスクＲＯＭのメモリセ
ルは、第１図に示すように、ＭＩＳＦＥＴＱｍで構成さ
れている。このＭ　Ｉ　Ｓ　ＦＥＴＱｍのドレイン領域
はデータ線ＤＬに、ソース領域はソース線ＳＬに夫々接
続されている。このデータ線ＤＬ、ソース線ＳＬは１行
方向に延在している。ＭＩＳＦＥＴＱｍのゲート電極は
、列方向に延在するワード線ＷＬに接続されている。つ
まり、ＭＩＳＦＥＴＱｍは、行方向に延在するデータ線
ＤＬ及びソース線ＳＬと１列方向に延在するワード１１
ＡＷＬとの交差部に設けられており、行方向に並列接続
されて複数配置され、メモリセル行を構成している。こ
のメモリセル行は、ワード線ＷＬの延在する列方向に複
数配置され、メモリセルマット（メモリセルアレイ）を
構成している。

前記ワード線ＷＬは、Ｘデコーダ回路ＸＤＥＣに接続さ
れ、このＸデコーダ回路ＸＤＥＣは、所定の列のワード
線ＷＬを選択又は非選択するように構成されている。つ
まり、Ｘデコーダ回路ＸＤＥＣは、ワード線ＷＬを介し
て、所定の列のＭＩＳＦＥＴＱｍを選択又は非選択（導
通又は非導通）するように構成されている。

前記データａＤＬは、一端部が図示しないプリチャージ
用ＭＩＳＦＥＴを介して電源電圧Ｖｃｃに接続され、他
端部がＹスイッチ用ｎチャネルＭＩＳＦＥＴＱＹを介し
てセンスアンプＳＡに接続されている。ソース線ＳＬは
、一端部がＭＩＳＦＥＴを介して電源電圧Ｖｃｅに接続
され、他端部がＭＩＳＦＥＴＱＹを介して基準電圧ＧＮ
Ｄに接続されている。

電源電圧Ｖｅｅは１例えば、回路の動作電圧５［Ｖ］で
ある。基準電圧ＧＮＤは１例えば、回路の接地電位０［
■］である。

所定のメモリセル行のＭ　Ｉ　５ＦＥＴＱｙは、Ｙセレ
クト線ＹＳを介して、Ｙデコーダ回路ＹＤＥＣで制御さ
れる。

センスアンプＳＡは１選択されたメモリセル行のデータ
線ＤＬの電位と基準電圧Ｖ　ｒｅｆとを比較し、Ｍ　Ｉ
　ＳＦＥＴＱｍの情報１１１　ＩＩ　、　ＩＩ　Ｑ　Ｉ
Ｉの判定をするように構成されている。すなわち、ＭＩ
ＳＦＥＴＱｍを選択（導通）し、ソース線ＳＬの基準電
圧ＧＮＤがデータ線ＤＬに表われず、プリチャージ電位
から殆んど変化しない場合は、ＭＩＳＦＥＴＱｍの情報
として、１１１７１　（又は０″ｊ）が読出される。ま
た、ソース線ＳＬの基準電圧ＧＮＤがデータｆｉＤＬに
表われ、プリチャージ電位から基準電圧ＧＮＤに変化す
る場合は、ＭＩＳＦＥＴＱｍの情報として、Ｏ゛″（又
は“１″）が読出される。

前記ＭＩ　ＳＦＥＴＱｍ（メモリセル）以外、つまり、
メモリセルアレイ以外のＸデコーダ回路ＸＤＥＣ，Ｙデ
コーダ回路ＹＤＥＣ、センスアンプＳへ等は、マスクＲ
ＯＭの周辺回路を構成している。

次に、マスクＲＯＭの具体的な構造について、第２図（
要部断面図）を用いて説明する。第２図には、左側にメ
モリセルを構成するＭＩＳＦＥＴＱｍを示し、右側に周
辺回路のロジック回路を構成するＭＩＳＦＥＴＱｎ　（
ＭＩＳＦＥＴＱｍと同様に電源電圧Ｖｃｃで動作する）
を示している。

第２図において、１は単結晶シリコンからなるｎ−型の
半導体基板である。

メモリセル形成領域、周辺回路形成領域の夫々の半導体
基板１の主面部には、不純物濃度が異なるｐ−型のウェ
ル領域２Ａ、ｐ型のウェル領域２Ｂが夫々設けられてい
る。メモリセル形成領域のウェル領域２Ａは、周辺回路
形成領域のウェル領域２Ｂよりも低い不純物濃度で構成
されている。具体的に、ウェル領域２Ａは、例えば、３
ＸｌＯ”［ａｔｏｍｓ／ｃｍ”　］程度の不純物濃度で
構成されている。ウェル領域２Ｂは、例えば、Ｉ　ＸＩ
Ｏ”　’　　［ａｔｏｓｓ／＋ｎ’　］程度の不純物濃
度で構成されている。

半導体素子形成領域間の半導体基板１、ウェル領域２Ａ
及び２Ｂの主面には、フィールド絶縁膜３及びｐ型（ウ
ェル領域２Ｂより高不純物濃度）のチャネルストッパ領
域４が設けられている。

メモリセルを構成するＭ　Ｉ　ＳＦＥＴＱｍは、主とし
て、ウェル領域２人、ゲート絶縁膜５．ゲート電極６．
ｎ１型のソース領域及びドレイン領域７で構成されてい
る。このＭＩＳＦＥＴＱｍは、エンハンスメント型で構
成されている。第２図には、情報゛Ｏ″（又は“ｉ′″
）が書込まれた（情報が書込まれていない）ＭＩ　ＳＦ
ＥＴＱｍを示している。情報゛°１″′（又は“Ｏ″）
の書込みは、例えば、ＭＩＳＦＥＴＱｍを形成した後、
又はデータ線１０、ソース線１０を形成した後に、ｐ型
の不純物（ボロン）をチャネル形成領域に導入すること
で行われる。

ｐ型の不純物は、ワード線ＷＬを選択した時に。

選択されたＭＩＳＦＥＴＱｍが導通しない程度に導入さ
れる。

・　周辺回路のロジック回路を構成するｎチャネルＭＩ
ＳＦＥＴＱｎは、主として、ウェル領域２Ｂ、ゲート絶
縁膜５．ゲート電極６．ｎ１型のソース領域及びドレイ
ン領域７で構成されている。このＭＩ　Ｓ　Ｆ　Ｅ　Ｔ
　Ｑ　ｎは、エンハンスメント型で構成されている。

このように、ＭＩＳＦＥＴ（メモリセル）Ｑｍを低い不
純物濃度のウェル領域２Ａで構成し、ＭＩＳ　Ｆ　Ｅ　
Ｔ　Ｑ　ｎを高い不純物濃度のウェル領域２Ｂで構成す
ることにより、ＭＩ　ＳＦＥＴＱｍのしきい値電圧を、
Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｎのしきい値電圧よりも
低く構成することができる。つまり、ＭＩＳＦ　Ｅ　Ｔ
　Ｑ　ｍは、チャネル形成領域（ウェル領域２Ａ）の伝
達コンダクタンス（ｇｒｎ）を大きくし、電流駆ａ能力
を高めることができるので、情報の読出動作速度の高速
化を図ることができる。しかも、ＭＩＳＦＥＴＱｎは、
しきい値電圧を高くシ、電源電圧Ｖ　ｃ　ｃ又は基準電
圧ＧＮＤに電位変動が生じても導通しないように、電位
変動による誤動作マージン（ノイズマージン）を大きく
構成しているので、電気的信頼性を向上することができ
る。

また、ＭＩＳＦＥＴＱｍは、低い不純物濃度のウェル領
域２Ａに構成されているので、ソース領域又はドレイン
領域７とウェル領域２人とのｐｎ接合容量を小さくする
ことができる。つまり、データ線ＤＬ等に付加される寄
生容量を低減することができるので、よりマスクＲＯＭ
の情報の読出動作速度の高速化を図ることができる。

Ｍ　Ｉ　ＳＦＥＴＱｍは、前述のように１層間絶縁膜８
に設けられた接続孔９を通して、ソース領域７にソース
線（ＳＬ）１０、ドレイン領域７にデータ線（ＤＬ）１
０が夫々接続されている。

ＭＩＳＦＥＴＱｎは、層間絶縁膜８に設けられた接続孔
９を通して、ソース領域、ドレイン領域７の夫々に配４
！１０が接続されている。

次に、マスクＲＯＭの製造方法について、第３図乃至第
５図（各製造工程毎の要部断面図）を用いて簡単に説明
する。

まず、ｎ−型の半導体基板ｌの主面部に、絶縁膜（例え
ば、酸化シリコン膜）１１を形成する。

この後、第３図に示すように、メモリセル形成領域、周
辺回路形成領域の夫々の半導体基板１の主面部に、Ｐ−
型のウェル領域２Ａ、ｐ型のウェル領域２Ｂの夫々を形
成する。

ウェル領域２Ａ、２Ｂは、次の工程を施すことで形成で
きる。まず、メモリセル形成領域及び周辺回路形成領域
の夫々にｐ型の不純物を導入し。

両者領域にウェル領域２Ａを形成する。次に１周辺回路
形成領域のウェル領域２Ａにさらにｐ型の不純物を導入
し、ウェル領域２Ｂを形成する。ウェル領域２Ａ、２Ｂ
の夫々を形成する不純物は。

例えば、イオン打込み又は熱拡散で導入する。また、ウ
ェル領域２Ａ、２Ｂは、夫々、独立した製造工程で形成
することもできる。

第３図に示すウェル領域２Ａ、２Ｂを形成する工程の後
に、フィールド絶縁膜３及びｐ型のチャネルストッパ領
域４を形成する。

この後、第４図に示すように、半導体素子形成領域のウ
ェル領域２Ａ、２１３の夫々の主面上に、ゲート絶縁膜
５を形成する。

第４図に示すゲート絶縁膜５を形成する工程の後に、ゲ
ート絶縁膜５上にゲート電ｔ＠６を形成する。

この後、第５図に示すように、ゲート電極６側部のウェ
ル領域２Ａ、２Ｂの夫々の主面部に、ｎ’型のソース領
域及びドレイン領域７を形成する。

ソース領域及びドレイン領域７は、主として、ゲート電
極６及びフィールド絶縁膜３を不純物導入用マスクとし
て用い、ｎ型の不純物をイオン打込みで導入することで
形成できる。

このソース領域、ドレイン領域７を形成する工程で、Ｍ
Ｉ　ＳＦＥＴＱｍ及びＱｎが略完成する。

第５図に示すソース領域及びドレイン領域７を形成する
工程の後に、前記第２図に示すように、層間絶縁膜８、
接続孔９、データ線、ソース線及び配線１０の夫々を順
次形成する。

これら一連の製造工程を施すことにより、実施例■のマ
スクＲＯＭは完成する。

〔実施例■〕

本実施例■は、メモリセルを構成するＭＩＳＦＥ　Ｔ　
Ｑ　ｍをウェル領域に構成し、周辺回路のロジック回路
を構成するＭＩ　５ＦＥＴＱｎを半導体基板に構成した
１本発明の他の実施例である６本発明の実施例■である
マスクＲＯＭを第６図（要部断面図）で示す。

本実施例■のマスクＲＯＭは、第６図に示すように、周
辺回路のロジック回路を構成するＭＩＳＦＥＴＱｎをｐ
型の半導体基板ＩＡに構成し、メモリセルを構成するＭ
ＩＳＦＥＴＱｍをｐ−型のウェル領域２Ａに構成してい
る。ウェル領域２人の不純物濃度は、前記実施例Ｉと同
様に、半導体基板ＩＡの不純物濃度よりも低く構成され
ている。

このように構成されるマスクＲＯＭは、前記実施例１と
略同様の効果を得ることができる。

また、ウェル領域２Ａよりも不純物濃度が高い半導体基
板ｌでＭＩ　５ＦＥＴＱｎを形成することにより、同一
導電型で異なる不純物濃度のウェル領域２Ｂを形成する
必要がなくなるので、製造工程を低減することができる
。

なお１本発明は、ＭＩＳＦＥＴＱｍをｐ−型の半導体基
板に構成し、ＭＩＳＦＥＴＱｎをｐ型のウェル領域に構
成してもよい。

［実施例■〕 本実施例■は、メモリセルを構成するＭＩＳＦＥ　Ｔ　
Ｑ　ｍ及び周辺回路を構成するＭ　Ｉ　Ｓ　ＦＥＴＱｎ
を同一導電型で同一不純物濃度を有するウェル領域に構
成した、本発明の他の実施例である。

本発明の実施例■であるマスクＲＯＭを第７図（所定の
製造工程における要部断面図）で示す。

本実施例■のマスクＲＯＭは、第７図に示すように、Ｍ
ＩＳＦＥＴＱｍ形成領域（左側）、ＭｉｓＦ　Ｅ　Ｔ　
Ｑ　ｎ形成領域（右側）の夫々を同一導電型でかつ不純
物濃度の略等しいｐ−型のウェル領域２Ａに構成してい
る。そして、ＭＩＳＦＥＴＱｎ形成領域のウェル領域２
Ａの主面部、特に、そのチャネル形成領域には、ＭＩＳ
ＦＥＴＱｎのしきい値電圧を高めるｐ型の不純物（ボロ
ン）２Ｃが導入されている。ｐ型の不純物２Ｃは、例え
ば、ゲート絶ａｌｌ１５を形成した後に、イオン打込み
で導入する。

このように構成されるマスクＲＯＭは、前記実施例１と
略同様の効果を得ることができる。

また、周辺回路のロジック回路を構成するＭＩＳＦＥＴ
Ｑｎを低い不純物濃度のウェル領域２Δに構成し、ＭＩ
ＳＦＥＴＱｎのチャネル形成領域の不純物濃度だけを高
めることにより、ＭＩＳＦＥＴＱｎのソース領域及びド
レイン領域フとウェル領域２Ａとのｐｎ接合容量を低減
することができるので、マスクＲＯＭの周辺回路の動作
速度の高速化を図ることができる。

なお、本発明は、Ｍ　Ｉ　Ｓ　ＦＥＴＱｍ、　Ｍ　Ｉ　
Ｓ　ＦＥＴＱｎの夫々を高い不純物濃度のウェル領域２
Ｂに構成し、ＭＩＳＦＥＴＱｍ形成領域のウェル領域２
Ｂの主面部に、ｎ型の不純物（リン又はヒ素）を導入し
、ＭＩ　ＳＦＥＴＱｍのしきい値電圧を低く構成しても
よい。

以上１本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて、種々変形し得ることは勿論である。

例えば１本発明は、縦型マスクＲＯＭに適用することが
できる。

また１本発明は、ＥＰＲＯＭ、ＥＥＰＲＯＭ等の電界効
果トランジスタでメモリセルを構成する不揮発性記憶機
能を有する半導体集積回路装置に適用することができる
。

また、本発明は、ＤＲＡＭ、ＳＲＡＭ等の電界効果トラ
ンジスタでメモリセルを構成する記憶機能を有する半導
体集積回路￥ｌＷに適用することができる。

〔発明の効果〕

本願において開示された発明のうち１代表的なものによ
って得ることができる効果を簡単に説明すれば１次のと
おりである。

記憶機能を有する半導体集積回路装置において、メモリ
セルを構成する電弊効果トランジスタのしきい値電圧を
、メモリセル以外の周辺回路のロジック回路を構成する
電界効果トランジスタのしきい値電圧よりも低く構成す
ることにより、前記メモリセルを構成する電界効果トラ
ンジスタの伝達コンダクタンスを大きくし、駆動能力を
高めることができるので、動作速度の高速化を図ること
ができ、しかも、前記ロジック回路を構成する〜１ｔＳ
ＦＥＴの電位変動による訊動作マージンを大きくできる
ので、Ｗ１気的信頼性を向上することができる。

【図面の簡単な説明】

第１図は、本発明の実施例１である横型マスクＲＯＭの
概略構成を示す等価回路図。 第２図は、第１図のマスクＲＯＭの具体的な構成を示す
要部断面図、 第３図乃至第５図は、第２図のマスクＲＯＭを各製造工
程毎に示す要部断面図、 第６図は、本発明の実施例ＩであるマスクＲＯＭの具体
的な構成を示す要部断面図、 第７図は、本発明の実施例■であるマスクＲＯＭの所定
の製造工程における要部断面図である。 図中、Ｑｍ−ＭＩ　５ＦＥＴ、ＤＬ−データ線。 ＳＬ・・・ソース線、ＷＬ・・・ワード線、ＸＤＥＣ・
・・Ｘデコーダ回路、ＳＡ・・・センスアンプ、ＹＤＥ
Ｃ・・・Ｙデコーダ回路、１．１Ａ・・・半導体基板、
２Ａ。 ２Ｂ・・・ウェル領域（半導体領域）、２Ｃ・・・不純
物。 ５・・・ゲート絶縁膜、６・・・ゲート電極、７・・・
ソース領域又はドレイン領域、１０・・・データ線、ソ
ース線又は配線である。

Claims (1)

1. 【特許請求の範囲】 １、電界効果トランジスタでメモリセルを構成する記憶
   機能を有する半導体集積回路装置であって、前記メモリ
   セルを構成する電界効果トランジスタのしきい値電圧を
   、メモリセル以外の周辺回路のロジック回路を構成する
   電界効果トランジスタのしきい値電圧よりも低く構成し
   たことを特徴とする半導体集積回路装置。 ２、前記メモリセルを構成する電界効果トランジスタ形
   成領域の半導体領域の不純物濃度は、前記ロジック回路
   を構成する電界効果トランジスタ形成領域の半導体領域
   の不純物濃度に比べて低く構成されていることを特徴と
   する特許請求の範囲第１項に記載の半導体集積回路装置
   。 ３、前記メモリセルを構成する電界効果トランジスタの
   チャネル形成領域の不純物濃度は、前記ロジック回路を
   構成する電界効果トランジスタのチャネル形成領域の不
   純物濃度に比べて低く構成されていることを特徴とする
   特許請求の範囲第１項に記載の半導体集積回路装置。 ４、前記メモリセルは、不揮発性記憶機能を構成するこ
   とを特徴とする特許請求の範囲第１項乃至第３項に記載
   のそれぞれの半導体集積回路装置。