JPH02177093A - 不揮発性半導体記憶装置 - Google Patents

不揮発性半導体記憶装置

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JPH02177093A
JPH02177093A JP63331711A JP33171188A JPH02177093A JP H02177093 A JPH02177093 A JP H02177093A JP 63331711 A JP63331711 A JP 63331711A JP 33171188 A JP33171188 A JP 33171188A JP H02177093 A JPH02177093 A JP H02177093A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は、不揮発性半導体記憶装置に関し、特に低電圧
で読出可能な電気的にプログラム可能な読出専用メモリ
装置（以下、単にＥＰＲＯＭ）の構造に関する。
［従来の技術］ 従来、この種の不揮発性ＭＯ３半導体装置には、第２Ａ
図及至第２Ｂ図に示される構造が最も一般的に用いられ
ており、浮遊ゲート６と制御ゲート５が自己整合的に形
成され、浮遊ゲート６の両側か、ソース３およびトレイ
ン４と拡散層の横方内拡がり分オーバーラツプしている
構造である。その書込方法は、前記制御ゲートに正の書
込用電圧を印加すると同時に、正のドレイン電圧を印加
してトレイン４近傍に発生するホットエレクトロンの一
部を浮遊ゲート６に注入することによって行い、消去は
紫外光（Ｕ　Ｖ）を照射することによって、浮遊ゲート
６内の電子を励起させ、５ｉ−５１０２間のバリヤ高さ
３．２ｅＶを越えるエネルギーを与え、浮遊ゲート６外
へ放出させるごとによって行っている。
ところで、前述の構造の場合にはその書込スピードを速
くするためにチャネル領域の濃度を高くしであるので、
通常の読出動作の時には、その高い閾値電圧により、ア
クセス時のセルのオン電流が小さく、従ってアクセス時
間が長くなるという欠点を持っている。これを改善した
構造例として第３図（ＩＳＳＣＣ’８８　　Ｄｉｇｅｓ
ｔ　　　。
ｆ　　ｔｅｃｈｎｉｃａｌ　　ｐａｐｅｒｓのＰ、　　
１４４〜１４５に掲載）に示す構造も提案されている。
この構造では書込用と読出用のトランジスタを各々別個
に分けて各々のチャネル領域７，８の濃度に変化を与え
読出用トランジスタの閾値電圧を書込用トランジスタの
それよりも低く設定してアクセス時のオン電流を多くし
高速読出を実現させている。
［発明が解決しようとする問題点コ しかし、上述した従来の不揮発性ＭＯ５半導体記憶装置
は、特にその読出動作時の電源電圧上、大きな制約を受
ける。すなわち、前述した従来例のＥ　Ｆ　ＲＯＭはい
ずれも書込前後にかかわらず常にエンハンスメント型チ
ャネルの領域で使用され、読出電源電圧（以下、ＶＣＣ
と称す）は以下の範囲内（１）式で選択、ないしは逆に
あらかしめ求められた使用電源電圧ＶＣＣに対してセル
の書込前後の閾値電圧をプロセス１て設定する。
すなわち、ＶＴ−を書込前の閾値電圧に対応する電圧と
し、Ｖ　Ｔｌｌ’を書込後の閾値電圧に対応する電圧と
したとき、 ０＜ＶＴｌｌ”＜ＶＣＣ＜ＶＴ門”・・・（ｉ）式この
時に、問題となるのは（ＶＣＣＶＴＭ”）であり、この
差が非常に小さい場合、例えば、ＶｃＣ＝１．５Ｖ系で
用いようとする場合には、ＶＴＭのを可能な限り小さく
設定する必要がある。この場合、第２Ａ図及至第２Ｂ図
に示す従来例において、Ｖ　Ｔｌ１Ｂを低くずべく基板
濃度を下げるならば、サブスレショルド電流を抑えるた
め、ゲート長も長くせねばならず、書込スピードが規格
（通常１　ｒｎ　ｓｅｃ以下）を満足できなくなり、実
際上困難である。
また第３図のような従来例の場合には、書込用トランジ
スタと読出用トランジスタの特性を各々独立に設定でき
るので従来例（第２Ａ図及至第２Ｂ図）のような書き込
み特性に支障をきたすことはないが、読み出し用トラン
ジスタの閾値電圧■Ｔ１１”を下げようとしたとき、こ
の構造の場合選択トランジスタを持っていないので、デ
プレション型にはできない。それ故、ＶＴＭｉ］をエン
ハンスメント領域内で極力小さく、すなわちＯＶに近づ
けねはセンスアンプを駆動させるに十分なオン電流を得
られない。従って例えば１．５Ｖを電源電圧として使用
する場合、従来例のようなＥＰＲＯＭでは非常に難しい
ということになる。
［発明の従来技術に対する相違点コ 上述した従来の不揮発性ＭＯ３半導体記憶装置に対し、
本発明はセルを書込読出用トランジスタと読出用トラン
ジスタに分は浮遊ゲートを共有するという点では、第３
図に示す従来例と同じであるが、特に読出用トランジス
タにおいて制御ゲートの一部を浮遊ゲートよりソースま
たはドレイン方向へ延在させて第１ゲート絶縁膜と接し
たゲート電極構造とするとにより、浮遊ゲート下のチャ
ネル領域をデプレション型として読出時のオン電流を十
分確保し、かつ制御ゲートの一部が第１ゲ−ト絶縁膜と
接した所のチャネル領域を読出電源電圧系内でオンする
閾値電圧に設定したエンハンスメント型の選択トランジ
スタ領域とするという相違点を有する。
［問題点を解決するための手段］ 本発明の要旨は第１導電型半導体基板の表面部に第２導
電型ソース拡散層を共有して相互に並列に配置される１
対のチャネル領域と、該１対のチャネル領域で隔離され
て上記ソース領域の反対側に各々設けられた第２導電型
ドレイン領域を有し、上記半導体基板表面部上に、上記
１対のチャネル領域にわたり同一膜厚を有する第１ゲー
ト絶縁膜を介して両チャネル領域にまたがって設けられ
た多結晶シリコン浮遊ゲート電極と、上記浮遊ゲート−
電極上に第２ゲート絶縁膜を介してチャネル方向と垂直
な方向に延びる多結晶シリコン制御ワード線とを設けた
２つのトランジスタで単位ビットを構成する不揮発性半
導体記憶装置において、上記２つのトランジスタのうち
一方を前記浮遊ゲート電極と制御ゲートワード線をチャ
ネル方向において自己整合的に形成されたゲート電極構
造を持つエンハンスメント型の書込専用トランジスタと
し、他方を制御ゲートの一部が直接第１ゲート絶縁膜に
接してかつ読み出し電源電圧よりも小さい閾値電圧に設
定されたエンハンスメント型の第１チャネル領域と、前
記制御ゲート下に第２ゲート絶縁膜を介して浮遊ゲート
が重なってなるゲート電極を有し、かつデプレション型
である第２チャネル領域を直列に配置してなるトランジ
スタを読出専用トランジスタとして構成したことである
。
口実施例コ 次に本発明の実施例について図面を参照して説明する。
第１Ａ図及至第１Ｃ図は本発明の第１実施例の平面図及
び互いに異なる位置における断面図であり、第１Ｄ図は
その等価回路図である。本実施例は読出トランジスタの
構成として、制御ゲート５の一部をドレイン側４へ延在
して、ドレイン４に近い側に一層多結晶シリコンゲート
チャネル領域９を設け、これをこのセルの読出用の選択
トランジスタとし、さらに前記選択トランジスタと直列
に浮遊ケート６を有する二層多結晶とシリコンゲ−１−
チャネル領ｔｈ！！ｌ！８を設けて、これら両チャネル
領域で読出トランジスタを構成する。一方書込読出用ト
ランジスタは第１Ａ図に示すように前記読出トランジス
タ領域と並行して配置され、浮遊ゲート６は読み出しｌ
・ランジスタのそれと共有している。この構造を具体的
に使用電源電圧１．５Ｖで動作させる場合、各々のトラ
ンジスタの閾値電圧の設定は、例えは書き込みトランジ
スタについては書込読出スピードを最適化するために、
通常使用電源電圧１．５Ｖ以上の閾値電圧に設定し、読
出トランジスタにおいては前記チャネル領域９は電源電
圧１．５■でオンする。例えば０．５Ｖに設定する。一
方チャネル領域８については、デプレション型にチャネ
ルドープしておき、ＶＣＣ＝１．５Ｖの時のチャネル電
流ＩＤＳが数百μＡとなるように設定する（例えは、第
５図に示すように約２００μへのＩＤＳが流れる）。
次にその書き込み及び読出動作について説明する。書込
読出動作は従来方法と同じく、書込電圧例えは１２．５
Ｖを制御ゲートワード線５に印加した状態て書込読出用
トランジスタのデイジット線１０に所定の電圧をパルス
印加することにより浮遊ゲート６にホットエレクトロン
が注入される。
これにより、負に帯電した浮遊ゲート６は読出トランジ
スタと共有されているため、読出トランジスタからみた
閾値電圧も高くなり、ＶＣＣ＝１゜５ｖの時ＩＤＳも数
μＡと減少する。例えば第５図から明らかなように約１
０μＡとなる。
読出動作時においては、第１Ｄ図に示すように、Ｍｊｊ
セルを選択する場合、ワード線Ｗｉおよびデイジット線
Ｄｒｊを選択することによってＭＩＪのオン電流値を見
て、センスアンプにより、書込読出状態であるか非書込
読出状態であるかを識別する。
第４Ａ図及至第４Ｂ図は本発明の第２実施例の平面図及
び縦断面図である。本実施例は前述の第１実施例と読出
トランジスタ部の構造が異なっており制御ゲート５の一
部の延在方向がソース側３であり、ソース寄りに一層多
結晶シリコンブートチャネル領域９を設け、これをセル
の読出用選択トランジスタとし、浮遊ゲート６の存在す
る二層多結晶シリコンゲートチャネル領域８をトレイン
寄りに、前記選択トランジスタと直列に設けて読出トラ
ンジスタを構成した例である。
この実施例では選択トランジスタがソース側に配置され
るため、制御ゲート電圧が浮遊ゲート６を介さず直接基
板にかかるので、同じ基板濃度に対し第１実施例よりも
同値電圧が若干低くなる。
また製造上においても読出トランジスタのドレイン部は
浮遊ゲート多結晶シリコン層を覆せた状態で、制御ゲー
トと自己整合的に形成できるので、ドライエツチングの
際、ドレイン拡散層基板に与えるダメージが小さく、接
合リークを低減できる利点がある。
［発明の効果コ 以上、説明したように、本発明は単位ビットセルをソー
ス及び浮遊ゲートを共有する書込読出用及び読出用の２
つのトランジスタに分けて構成し、特に読出トランジス
タにおいて、制御ゲートの一部が直接第１ゲート絶縁膜
に接して、かつ読出電源電圧よりも十分小さい閾値電圧
に設定されたエンハンスメント型のチャネル領域９と、
前記制御ゲートの一部の下に第２ゲート絶縁膜を介して
浮遊ゲート６が重なったゲート電極を有し、かつデプレ
ション型であるチャネル領域８を直列に配置した構造に
することにより、書込スピードを遅くすることなく、低
電源電圧系でも読出すことが可能で、しかもデプレショ
ン型であるため、読出時のオン電流が十分大きいため、
アクセススピードも速くすることができる効果がある。
【図面の簡単な説明】
第１Ａ図は本発明の第１実施例の平面図、第１Ｂ図は第
１Ａ国におけるＡ−Ａ’線断面図、第１Ｃ図は第１Ａ図
におけるＢ−Ｂ’線断面図、第１Ｄ図は第１実施例の等
価回路図、第２Ａ図は従来例の平面図、第２Ｂ図は第２
Ａ図におけるＣ−Ｃ′線断面図、第３図は２つのｌ・ラ
ンジスタで単位におけるＤ−Ｄ’線断面図、第５図は本
発明の実施例における読出トランジスタの制御ゲート電
圧とチャネルオン電流との関係を示したグラフである。 １・・・・・・・・・・Ｐ型半導体基板、２・・・・・
　・・・・・）、イールド絶縁膜、３・・・・・・・・
・・ソースｎ型拡散層、４・・・・・・・・・・ドレイ
ン（コンタクト）、５・・・・・・・・・・制御ゲート
ワード線、６・・・・・・・・・・浮遊ゲート、 ７・・・・・・・・・・書込用Ｔｒチャネル領域、８・
・・・・・・・・・読出用Ｔｒ二層多結晶シリコンゲー
トチャネル領域、 ９・・・・！・・・・・読出用Ｔｒ−層多結晶シリコン
ゲートチャネル領域、 １０　・ １１　・ １２　・ １３　・ １４　・ ・書込用デイジット線、 ・層間絶縁膜、 ・第１ゲート絶縁膜、 ・第２ゲート絶♀ゑ膜、 ・読出用デイジット線。

Claims (1)

    【特許請求の範囲】
  1. 第１導電型半導体基板の表面部に第２導電型ソース拡散
    層を共有して相互に並列に配置される１対のチャネル領
    域と、該１対のチャネル領域で隔離されて上記ソース領
    域の反対側に各々設けられた第２導電型ドレイン領域を
    有し、上記半導体基板表面部上に、上記１対のチャネル
    領域にわたり同一膜厚を有する第１ゲート絶縁膜を介し
    て両チャネル領域にまたがって設けられた多結晶シリコ
    ン浮遊ゲート電極と、上記浮遊ゲート電極上に第２ゲー
    ト絶縁膜を介してチャネル方向と垂直な方向に延びる多
    結晶シリコン制御ワード線とを設けた２つのトランジス
    タで単位ビットを構成する不揮発性半導体記憶装置にお
    いて、上記２つのトランジスタのうち一方を前記浮遊ゲ
    ート電極と制御ゲートワード線をチャネル方向において
    自己整合的に形成されたゲート電極構造を持つエンハン
    スメント型の書込専用トランジスタとし、他方を制御ゲ
    ートの一部が直接第１ゲート絶縁膜に接してかつ読み出
    し電源電圧よりも小さい閾値電圧に設定されたエンハン
    スメント型の第１チャネル領域と、前記制御ゲート下に
    第２ゲート絶縁膜を介して浮遊ゲートが重なってなるゲ
    ート電極を有し、かつデプレション型である第２チャネ
    ル領域を直列に配置してなるトランジスタを読出専用ト
    ランジスタとして構成したことを特徴とする不揮発性半
    導体記憶装置。
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