JP3068291B2 - 半導体記憶装置 - Google Patents
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
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- G—PHYSICS
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- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
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- H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
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Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に係り、特
に半導体記憶装置に関するものであり、例えば電気的に
プログラム可能で紫外線により記憶データの消去が可能
なＥＰＲＯＭなどの半導体装置に関する。
に半導体記憶装置に関するものであり、例えば電気的に
プログラム可能で紫外線により記憶データの消去が可能
なＥＰＲＯＭなどの半導体装置に関する。
【０００２】
【従来の技術】電気的にプログラム可能な不揮発性のＭ
ＯＳ型半導体メモリの一つとして、記憶データを紫外線
により消去できるＥＰＲＯＭが一般に知られている。図
３は公知の浮遊ゲートをもつＥＰＲＯＭの構造を示す断
面図である。図３において、ＥＰＲＯＭはデータを記憶
するメモリセルが形成される領域Ａと、メモリセルの制
御ゲートに選択的に電圧を印加するデコーダ用トランジ
スタが形成される領域Ｂとを備えている。
ＯＳ型半導体メモリの一つとして、記憶データを紫外線
により消去できるＥＰＲＯＭが一般に知られている。図
３は公知の浮遊ゲートをもつＥＰＲＯＭの構造を示す断
面図である。図３において、ＥＰＲＯＭはデータを記憶
するメモリセルが形成される領域Ａと、メモリセルの制
御ゲートに選択的に電圧を印加するデコーダ用トランジ
スタが形成される領域Ｂとを備えている。
【０００３】このＥＰＲＯＭは、通常ｎチャネルで構成
され、ｐ型シリコン基板１０上に、メモリセルやデコー
ダ用トランジスタ等を形成してなる。実際には、メモリ
セルはマトリックス状に配列され、デコーダはその周辺
部にメモリセルの選択を行うために配置されている。
され、ｐ型シリコン基板１０上に、メモリセルやデコー
ダ用トランジスタ等を形成してなる。実際には、メモリ
セルはマトリックス状に配列され、デコーダはその周辺
部にメモリセルの選択を行うために配置されている。
【０００４】メモリセル形成領域Ａに形成されたメモリ
セルは、電子の蓄積を行う浮遊ゲート１１と、ｎ型不純
物（ｎ+ ）の高濃度拡散層により形成されプログラム時
に基板１０内にホットエレクトロンを発生させるソース
（Ｓ）・ドレイン（Ｄ）領域１２、１３と、ホットエレ
クトロンを通過させることができる薄いゲート酸化膜１
４と、データの読み出し時に電圧が印加される制御ゲー
ト（ＣＧ）１５と、浮遊ゲート１１と制御ゲート１５と
の間を絶縁し、かつ読み出し時に両ゲート１１、１５間
の結合容量を形成する誘電体膜となる層間絶縁膜１６と
からなる。この層間絶縁膜１６としては、従来は、熱酸
化法またはＣＶＤ法により形成された酸化シリコン膜
（ＳｉＯ2 ）が用いられていた。
セルは、電子の蓄積を行う浮遊ゲート１１と、ｎ型不純
物（ｎ+ ）の高濃度拡散層により形成されプログラム時
に基板１０内にホットエレクトロンを発生させるソース
（Ｓ）・ドレイン（Ｄ）領域１２、１３と、ホットエレ
クトロンを通過させることができる薄いゲート酸化膜１
４と、データの読み出し時に電圧が印加される制御ゲー
ト（ＣＧ）１５と、浮遊ゲート１１と制御ゲート１５と
の間を絶縁し、かつ読み出し時に両ゲート１１、１５間
の結合容量を形成する誘電体膜となる層間絶縁膜１６と
からなる。この層間絶縁膜１６としては、従来は、熱酸
化法またはＣＶＤ法により形成された酸化シリコン膜
（ＳｉＯ2 ）が用いられていた。
【０００５】また、デコーダ用トランジスタ形成領域Ｂ
に形成されたデコーダ用トランジスタは、高濃度のｎ形
不純物（ｎ+ ）拡散層により形成されたソース（Ｓ）・
ドレイン（Ｄ）領域１７、１８と、ゲート電極（Ｇ）１
９と、ゲート絶縁用のゲート酸化膜２０とからなる。
に形成されたデコーダ用トランジスタは、高濃度のｎ形
不純物（ｎ+ ）拡散層により形成されたソース（Ｓ）・
ドレイン（Ｄ）領域１７、１８と、ゲート電極（Ｇ）１
９と、ゲート絶縁用のゲート酸化膜２０とからなる。
【０００６】そしてメモリセルの制御ゲート１５はデコ
ーダ用トランジスタのドレイン１８と接続されており、
このデコーダ用トランジスタによってメモリセルの制御
ゲート１５に選択的に電圧が印加されるようになってい
る。なお、基板１０は通常アース電位に設定されてい
る。
ーダ用トランジスタのドレイン１８と接続されており、
このデコーダ用トランジスタによってメモリセルの制御
ゲート１５に選択的に電圧が印加されるようになってい
る。なお、基板１０は通常アース電位に設定されてい
る。
【０００７】このように構成されたＥＰＲＯＭにおい
て、データの書き込みは、プログラム可能メモリのソー
スとドレイン間に１０〜１５Ｖの高電圧を印加してドレ
イン近傍で発生したホットエレクトロンを、制御ゲート
１５に選択的に電圧を印加して浮遊ゲート１１に注入す
ることによって行われ、データの消去は、図示しないパ
ッケージに設けた石英窓を通して紫外線を照射して浮遊
ゲート１１内の電子を消散させることによって行われ
る。
て、データの書き込みは、プログラム可能メモリのソー
スとドレイン間に１０〜１５Ｖの高電圧を印加してドレ
イン近傍で発生したホットエレクトロンを、制御ゲート
１５に選択的に電圧を印加して浮遊ゲート１１に注入す
ることによって行われ、データの消去は、図示しないパ
ッケージに設けた石英窓を通して紫外線を照射して浮遊
ゲート１１内の電子を消散させることによって行われ
る。
【０００８】このようなＥＰＲＯＭに対して、最近、メ
モリセルの浮遊ゲート１１と制御ゲート１５との間の絶
縁耐圧および信頼性を向上させるため、両ゲート１１、
１５間の層間絶縁膜１６として、従来の酸化シリコン膜
に代えて酸化膜（ＳｉＯ2 ）−窒化膜（Ｓｉ3 Ｎ4 ）−
酸化膜（ＳｉＯ2 ）の三層構造をもつ三層膜（以下、Ｏ
ＮＯ膜と呼ぶ。）を用いる場合が多くなりつつある。
モリセルの浮遊ゲート１１と制御ゲート１５との間の絶
縁耐圧および信頼性を向上させるため、両ゲート１１、
１５間の層間絶縁膜１６として、従来の酸化シリコン膜
に代えて酸化膜（ＳｉＯ2 ）−窒化膜（Ｓｉ3 Ｎ4 ）−
酸化膜（ＳｉＯ2 ）の三層構造をもつ三層膜（以下、Ｏ
ＮＯ膜と呼ぶ。）を用いる場合が多くなりつつある。
【０００９】このように、浮遊ゲート１１と制御ゲート
１５との間の層間絶縁膜１６としてＯＮＯ膜を用いた場
合、記憶データの紫外線による一括消去時に制御ゲート
１５に電圧ＶCGを印加すると、データ消去後のメモリセ
ルの制御特性が変化して制御ゲート１５のしきい値電圧
Ｖthがこの印加電圧ＶCGの大きさに依存して変化するこ
とが知られている。この点については、例えば、Seiich
i Mori et al., IEEETransaction on Electron Device
s, Vol. 38, No.2, Feb. 1991, pp. 220-277に開示され
ている。すなわち、データ消去時の制御ゲート電圧ＶCG
とデータ消去後の制御ゲート１５のしきい値電圧Ｖthと
の関係を示す図４に示されているように、層間絶縁膜１
６に酸化シリコン膜を用いた場合は制御ゲート電圧ＶCG
の大きさとは無関係にしきい値電圧Ｖthは一定であるの
に対し、ＯＮＯ膜を用いた場合には制御ゲート電圧ＶCG
を低くするにつれてしきい値電圧Ｖthもそれに対応して
低くなる。従来は、データの消去は制御ゲート１５への
電圧の印加なしに行っていたため、ＯＮＯ膜を用いた場
合も、データ消去後のしきい値電圧Ｖthは酸化シリコン
膜を用いた場合と同じく１．５Ｖ程度である。
１５との間の層間絶縁膜１６としてＯＮＯ膜を用いた場
合、記憶データの紫外線による一括消去時に制御ゲート
１５に電圧ＶCGを印加すると、データ消去後のメモリセ
ルの制御特性が変化して制御ゲート１５のしきい値電圧
Ｖthがこの印加電圧ＶCGの大きさに依存して変化するこ
とが知られている。この点については、例えば、Seiich
i Mori et al., IEEETransaction on Electron Device
s, Vol. 38, No.2, Feb. 1991, pp. 220-277に開示され
ている。すなわち、データ消去時の制御ゲート電圧ＶCG
とデータ消去後の制御ゲート１５のしきい値電圧Ｖthと
の関係を示す図４に示されているように、層間絶縁膜１
６に酸化シリコン膜を用いた場合は制御ゲート電圧ＶCG
の大きさとは無関係にしきい値電圧Ｖthは一定であるの
に対し、ＯＮＯ膜を用いた場合には制御ゲート電圧ＶCG
を低くするにつれてしきい値電圧Ｖthもそれに対応して
低くなる。従来は、データの消去は制御ゲート１５への
電圧の印加なしに行っていたため、ＯＮＯ膜を用いた場
合も、データ消去後のしきい値電圧Ｖthは酸化シリコン
膜を用いた場合と同じく１．５Ｖ程度である。
【００１０】ＥＰＲＯＭを通常の５Ｖ系の電源電圧で使
用する場合はしきい値電圧を１．５Ｖ程度と従来通りに
設定してよいが、１．５Ｖ系の低電圧の電池で作動する
製品に使用する場合にはしきい値電圧をさらに低くする
ことが要求される。そこで、図４に示すＯＮＯ膜の特性
を利用して、データ消去時に制御ゲート１５に負電圧を
印加してデータ消去後のしきい値電圧Ｖthを約１〜０．
５Ｖに低下させることが考えられる。この程度にしきい
値電圧を低下させると、１．５Ｖ系の電池により動作さ
せることが可能である。
用する場合はしきい値電圧を１．５Ｖ程度と従来通りに
設定してよいが、１．５Ｖ系の低電圧の電池で作動する
製品に使用する場合にはしきい値電圧をさらに低くする
ことが要求される。そこで、図４に示すＯＮＯ膜の特性
を利用して、データ消去時に制御ゲート１５に負電圧を
印加してデータ消去後のしきい値電圧Ｖthを約１〜０．
５Ｖに低下させることが考えられる。この程度にしきい
値電圧を低下させると、１．５Ｖ系の電池により動作さ
せることが可能である。
【００１１】
【発明が解決しようとする課題】しかしながら、図３に
示すような構造の従来のＥＰＲＯＭにおいては、デコー
ダ用トランジスタはメモリセルの制御ゲート１５に対し
て基板１０を基準として正電圧しか印加することができ
ない。すなわち、ｐ型基板１０がアースされているため
制御ゲート１５に負電圧を印加するとｐ型基板１０とｎ
型ドレイン１８との間が順方向になるため、負電圧を制
御ゲート１５に印加することはできない。したがって、
データ消去時に制御ゲート１５に負電圧を印加すること
ができないという問題がある。
示すような構造の従来のＥＰＲＯＭにおいては、デコー
ダ用トランジスタはメモリセルの制御ゲート１５に対し
て基板１０を基準として正電圧しか印加することができ
ない。すなわち、ｐ型基板１０がアースされているため
制御ゲート１５に負電圧を印加するとｐ型基板１０とｎ
型ドレイン１８との間が順方向になるため、負電圧を制
御ゲート１５に印加することはできない。したがって、
データ消去時に制御ゲート１５に負電圧を印加すること
ができないという問題がある。
【００１２】本発明は、上記従来技術の問題点を解決す
るためになされたものであり、浮遊ゲートと制御ゲート
との間の層間絶縁膜としてＯＮＯ膜を用いたＥＰＲＯＭ
において、紫外線によるデータ消去時に制御ゲートに実
効的に負電圧を印加することによりデータ消去後の制御
ゲートのしきい値電圧を低下させることができ、動作電
圧の低電圧化を容易に実現しうるＥＰＲＯＭを提供する
ことを目的とする。
るためになされたものであり、浮遊ゲートと制御ゲート
との間の層間絶縁膜としてＯＮＯ膜を用いたＥＰＲＯＭ
において、紫外線によるデータ消去時に制御ゲートに実
効的に負電圧を印加することによりデータ消去後の制御
ゲートのしきい値電圧を低下させることができ、動作電
圧の低電圧化を容易に実現しうるＥＰＲＯＭを提供する
ことを目的とする。
【００１３】
【課題を解決するための手段】上記目的を達成するため
の本発明は、半導体基板に少なくとも２つのトランジス
タが形成され、該２つのトランジスタのうち、一方のト
ランジスタはゲート電極として浮遊ゲート電極と制御ゲ
ート電極をもったメモリセルであり、他方のトランジス
タは当該メモリセルに電圧を供給するデコーダであり、
一方のトランジスタのゲート電極と、他方のトランジス
タのソース電極またはドレイン電極が電気的に接続され
た半導体装置において、前記メモリセルの浮遊ゲート電
極と制御ゲート電極の間に形成されたＯＮＯ構造の層間
絶縁膜と、前記半導体基板内に形成された、前記半導体
基板の導電型と異なる導電型の第１ウエルと、該第１ウ
エル内に形成された、該第１ウエルと異なる導電型の第
２ウエルとを有し、前記２つのトランジスタのうちのい
ずれか一方のトランジスタが、前記第２ウエル内に形成
されていることを特徴とする半導体装置である。また、
本発明の半導体装置は、第１の導電型の半導体基板と、
当該半導体基板の一表面に形成され酸化膜−窒化膜−酸
化膜の三層構造の層間絶縁膜を介して積層された浮遊ゲ
ートと制御ゲートをもったデータを記憶するための消去
可能メモリセルと、前記半導体基板の前記表面に形成さ
れ前記メモリセルに電圧を供給するデコーダと、前記半
導体基板の前記表面に形成された前記第１の導電型と異
なる第２の導電型の第１ウエルと、当該第１ウエルの中
に形成され前記メモリセルまたは前記デコーダのいずれ
か一つが形成されかつ前記第１の導電型を有する第２ウ
エルとを備えて構成したものである。
の本発明は、半導体基板に少なくとも２つのトランジス
タが形成され、該２つのトランジスタのうち、一方のト
ランジスタはゲート電極として浮遊ゲート電極と制御ゲ
ート電極をもったメモリセルであり、他方のトランジス
タは当該メモリセルに電圧を供給するデコーダであり、
一方のトランジスタのゲート電極と、他方のトランジス
タのソース電極またはドレイン電極が電気的に接続され
た半導体装置において、前記メモリセルの浮遊ゲート電
極と制御ゲート電極の間に形成されたＯＮＯ構造の層間
絶縁膜と、前記半導体基板内に形成された、前記半導体
基板の導電型と異なる導電型の第１ウエルと、該第１ウ
エル内に形成された、該第１ウエルと異なる導電型の第
２ウエルとを有し、前記２つのトランジスタのうちのい
ずれか一方のトランジスタが、前記第２ウエル内に形成
されていることを特徴とする半導体装置である。また、
本発明の半導体装置は、第１の導電型の半導体基板と、
当該半導体基板の一表面に形成され酸化膜−窒化膜−酸
化膜の三層構造の層間絶縁膜を介して積層された浮遊ゲ
ートと制御ゲートをもったデータを記憶するための消去
可能メモリセルと、前記半導体基板の前記表面に形成さ
れ前記メモリセルに電圧を供給するデコーダと、前記半
導体基板の前記表面に形成された前記第１の導電型と異
なる第２の導電型の第１ウエルと、当該第１ウエルの中
に形成され前記メモリセルまたは前記デコーダのいずれ
か一つが形成されかつ前記第１の導電型を有する第２ウ
エルとを備えて構成したものである。
【００１４】
【作用】このように構成された半導体記憶装置は、例え
ば、メモリセルがｎチャネルＭＯＳの場合、次のように
動作する。
ば、メモリセルがｎチャネルＭＯＳの場合、次のように
動作する。
【００１５】まず、メモリセルが第２ウエル（ｐ型）の
領域に形成されている場合には、基板（ｐ型）をアース
し、第１ウエル（ｎ型）に正の電源電圧を加え、第２ウ
エル（ｐ型）に電源電圧より低い正の電圧を加えると、
基板と第１ウエルとの間および第１ウエルと第２ウエル
との間はそれぞれ固定される。その結果、デコーダのド
レイン（ｎ型）を通じてメモリセルの制御ゲートに基板
のアース電位を基準として実効的に負の電圧がかかって
いることになる。
領域に形成されている場合には、基板（ｐ型）をアース
し、第１ウエル（ｎ型）に正の電源電圧を加え、第２ウ
エル（ｐ型）に電源電圧より低い正の電圧を加えると、
基板と第１ウエルとの間および第１ウエルと第２ウエル
との間はそれぞれ固定される。その結果、デコーダのド
レイン（ｎ型）を通じてメモリセルの制御ゲートに基板
のアース電位を基準として実効的に負の電圧がかかって
いることになる。
【００１６】これに対し、デコーダが第２ウエル（ｐ
型）の領域に形成されている場合には第２ウエル（ｐ
型）をアースし、第１ウエル（ｎ型）に正の電源電圧を
加え、基板（ｐ型）に電源電圧より低い正の電圧を加え
ると、基板と第１ウエルとの間および第１ウエルと第２
ウエルとの間はそれぞれ逆方向になるため、第２ウエル
はアース電位に、基板は正電位にそれぞれ固定される。
その結果、デコーダのドレイン（ｎ型）を通じてメモリ
セルの制御ゲートに第２ウエルのアース電位が付与され
ることになる。この時、制御ゲートには基板の電位を基
準として実効的に負の電圧がかかっていることになる。
型）の領域に形成されている場合には第２ウエル（ｐ
型）をアースし、第１ウエル（ｎ型）に正の電源電圧を
加え、基板（ｐ型）に電源電圧より低い正の電圧を加え
ると、基板と第１ウエルとの間および第１ウエルと第２
ウエルとの間はそれぞれ逆方向になるため、第２ウエル
はアース電位に、基板は正電位にそれぞれ固定される。
その結果、デコーダのドレイン（ｎ型）を通じてメモリ
セルの制御ゲートに第２ウエルのアース電位が付与され
ることになる。この時、制御ゲートには基板の電位を基
準として実効的に負の電圧がかかっていることになる。
【００１７】いずれの場合においてもメモリセルの制御
ゲートに実効的に負の電圧を印加することができるの
で、メモリセルの層間絶縁膜に窒化膜を含む三層膜を用
いたことと相俟って、紫外線によるデータ消去時にメモ
リセルの制御ゲートに実効的に負電圧を加えることによ
ってデータ消去後の制御ゲートのしきい値電圧を低下さ
せることができる。
ゲートに実効的に負の電圧を印加することができるの
で、メモリセルの層間絶縁膜に窒化膜を含む三層膜を用
いたことと相俟って、紫外線によるデータ消去時にメモ
リセルの制御ゲートに実効的に負電圧を加えることによ
ってデータ消去後の制御ゲートのしきい値電圧を低下さ
せることができる。
【００１８】
【実施例】図１は本発明の一実施例に係るｎチャネルＥ
ＰＲＯＭの構造を示す断面図である。同図において、Ａ
はメモリセル形成領域、Ｂはデコーダ用トランジスタ形
成領域である。
ＰＲＯＭの構造を示す断面図である。同図において、Ａ
はメモリセル形成領域、Ｂはデコーダ用トランジスタ形
成領域である。
【００１９】このＥＰＲＯＭは、半導体基板としてｐ型
の導電性を有するｐ型シリコン基板３０を用い、活性領
域のメモリセル形成領域Ａにメモリセル３１を、また、
活性領域のデコーダ用トランジスタ形成領域Ｂにデコー
ダ用トランジスタ３２をそれぞれ形成してなる。実際に
は、前述したように、メモリセル３１はマトリックス状
に配列されてメモリセルマトリックスを構成し、デコー
ダとなるトランジスタ３２はその周辺部に配置されてい
る。
の導電性を有するｐ型シリコン基板３０を用い、活性領
域のメモリセル形成領域Ａにメモリセル３１を、また、
活性領域のデコーダ用トランジスタ形成領域Ｂにデコー
ダ用トランジスタ３２をそれぞれ形成してなる。実際に
は、前述したように、メモリセル３１はマトリックス状
に配列されてメモリセルマトリックスを構成し、デコー
ダとなるトランジスタ３２はその周辺部に配置されてい
る。
【００２０】本実施例においては、ｐ型シリコン基板３
０内のメモリセル形成領域Ａに、ｎ型の第１のウエル３
３の内部にｐ型の第２のウエル３４が形成されたダブル
ウエル構造が形成されている。各ウエル３３、３４の深
さは、ｐ型ウエル３４が基板３０の表面から１０００〜
３０００ｎｍ程度、ｎ型ウエル３３がｐ型ウエル３４の
底から１０００〜２０００ｎｍ程度の深さをそれぞれ有
している。それぞれの不純物濃度については、例えば、
ｐ型基板３０で１×１０15〜９×１０15ｃｍ-3程度、ｎ
型ウエル３３で１×１０16〜１×１０18ｃｍ-3程度、ｐ
型ウエル３４で１×１０16〜１×１０18ｃｍ-3程度であ
る。
０内のメモリセル形成領域Ａに、ｎ型の第１のウエル３
３の内部にｐ型の第２のウエル３４が形成されたダブル
ウエル構造が形成されている。各ウエル３３、３４の深
さは、ｐ型ウエル３４が基板３０の表面から１０００〜
３０００ｎｍ程度、ｎ型ウエル３３がｐ型ウエル３４の
底から１０００〜２０００ｎｍ程度の深さをそれぞれ有
している。それぞれの不純物濃度については、例えば、
ｐ型基板３０で１×１０15〜９×１０15ｃｍ-3程度、ｎ
型ウエル３３で１×１０16〜１×１０18ｃｍ-3程度、ｐ
型ウエル３４で１×１０16〜１×１０18ｃｍ-3程度であ
る。
【００２１】また、ｐ型ウエル３４の領域にはメモリセ
ル３１が形成されている。このメモリセル３１は、周知
の工程により、メモリセル用トランジスタのチャネル領
域に、膜厚が１０〜３０ｎｍ程度の薄いゲート酸化膜
（ＳｉＯ2 ）３５を介して、膜厚が１００〜３００ｎｍ
程度でかつ抵抗を下げるためにリンがドープされたポリ
シリコン膜からなる浮遊ゲート３６を、さらにこの上に
層間絶縁膜として酸化膜（ＳｉＯ2 ）−窒化膜（Ｓｉ3
Ｎ4 ）−酸化膜（ＳｉＯ2 ）の三層構造をもつ膜厚が１
０〜２０ｎｍ程度のＯＮＯ膜３７を介して、リンがドー
プされたポリシリコン膜又はポリシリコン膜と遷移金属
との複合膜からなる膜厚が２００〜４００ｎｍ程度の制
御ゲート（ＣＧ）３８をそれぞれ形成すると共に、ｐ型
ウエル３４表面の浮遊ゲート３６を挟む位置にリン又は
ヒ素のｎ型不純物（ｎ+ ）を高濃度に拡散して得たソー
ス（Ｓ）・ドレイン（Ｄ）領域３９、４０を形成して構
成されている。
ル３１が形成されている。このメモリセル３１は、周知
の工程により、メモリセル用トランジスタのチャネル領
域に、膜厚が１０〜３０ｎｍ程度の薄いゲート酸化膜
（ＳｉＯ2 ）３５を介して、膜厚が１００〜３００ｎｍ
程度でかつ抵抗を下げるためにリンがドープされたポリ
シリコン膜からなる浮遊ゲート３６を、さらにこの上に
層間絶縁膜として酸化膜（ＳｉＯ2 ）−窒化膜（Ｓｉ3
Ｎ4 ）−酸化膜（ＳｉＯ2 ）の三層構造をもつ膜厚が１
０〜２０ｎｍ程度のＯＮＯ膜３７を介して、リンがドー
プされたポリシリコン膜又はポリシリコン膜と遷移金属
との複合膜からなる膜厚が２００〜４００ｎｍ程度の制
御ゲート（ＣＧ）３８をそれぞれ形成すると共に、ｐ型
ウエル３４表面の浮遊ゲート３６を挟む位置にリン又は
ヒ素のｎ型不純物（ｎ+ ）を高濃度に拡散して得たソー
ス（Ｓ）・ドレイン（Ｄ）領域３９、４０を形成して構
成されている。
【００２２】一方、メモリセル３１の周辺回路としての
デコーダ用トランジスタ３２はｐ型基板３０上のデコー
ダ用トランジスタ形成領域Ｂに形成されている。このト
ランジスタ３２は、周知の工程により、トランジスタの
チャネル領域に、膜厚が１０〜３０ｎｍ程度のゲート酸
化膜４１を介して、メモリセル３１の制御ゲート３８と
共用のゲート電極（Ｇ）４２を形成すると共に、ｐ型基
板３０表面のゲート電極４２を挟む位置にｎ型不純物の
高濃度拡散層（ｎ+ ）たるソース（Ｓ）・ドレイン
（Ｄ）領域４３、４４を形成して構成されている。そし
て、このデコーダ用トランジスタ３２のドレイン４４は
メモリセル３１の制御ゲート３８に接続されており、デ
ータの読み出し時に制御ゲート３８に選択的に電圧を供
給するようになっている。
デコーダ用トランジスタ３２はｐ型基板３０上のデコー
ダ用トランジスタ形成領域Ｂに形成されている。このト
ランジスタ３２は、周知の工程により、トランジスタの
チャネル領域に、膜厚が１０〜３０ｎｍ程度のゲート酸
化膜４１を介して、メモリセル３１の制御ゲート３８と
共用のゲート電極（Ｇ）４２を形成すると共に、ｐ型基
板３０表面のゲート電極４２を挟む位置にｎ型不純物の
高濃度拡散層（ｎ+ ）たるソース（Ｓ）・ドレイン
（Ｄ）領域４３、４４を形成して構成されている。そし
て、このデコーダ用トランジスタ３２のドレイン４４は
メモリセル３１の制御ゲート３８に接続されており、デ
ータの読み出し時に制御ゲート３８に選択的に電圧を供
給するようになっている。
【００２３】このように構成されたＥＰＲＯＭにおい
て、データの書き込みは、前述のように、プログラムを
するメモリセル３１のソース（Ｓ）とドレイン（Ｄ）間
に高電圧（例えば１０〜２０Ｖ）を印加してドレイン
（Ｄ）４０近傍で発生したホットエレクトロンを浮遊ゲ
ート３６に注入することによって行われる。
て、データの書き込みは、前述のように、プログラムを
するメモリセル３１のソース（Ｓ）とドレイン（Ｄ）間
に高電圧（例えば１０〜２０Ｖ）を印加してドレイン
（Ｄ）４０近傍で発生したホットエレクトロンを浮遊ゲ
ート３６に注入することによって行われる。
【００２４】また、記憶データの消去は、前述のよう
に、図示しない石英窓を通して紫外線を照射して浮遊ゲ
ート３６内の電子を追い出すことによって行われるが、
本実施例に係るＥＰＲＯＭの構造によれば、図４に示す
ＯＮＯ膜の特性を利用して、データ消去後の制御ゲート
３８のしきい値電圧を、１．５Ｖ系の電源電圧でも動作
可能な程度に低下させることができる。
に、図示しない石英窓を通して紫外線を照射して浮遊ゲ
ート３６内の電子を追い出すことによって行われるが、
本実施例に係るＥＰＲＯＭの構造によれば、図４に示す
ＯＮＯ膜の特性を利用して、データ消去後の制御ゲート
３８のしきい値電圧を、１．５Ｖ系の電源電圧でも動作
可能な程度に低下させることができる。
【００２５】すなわち、データ消去時に、ｐ型基板３０
をアースし、ｎ型ウエル３３の電極５１を浮遊状態に
し、ｐ型ウエル３４の電極５２に正の電圧Ｖw （例えば
１〜２Ｖ）を加える。この時、ｐ型基板３０とｐ型ウエ
ル３４との間のｎ型ウエル３３が浮遊状態にあるため、
ｐ型基板３０はアース電位に、ｐ型ウエル３４は印加さ
れた正電位に固定される。その結果、メモリセル３１の
制御ゲート（ＣＧ）３８には、デコーダ用トランジスタ
３２のドレイン（Ｄ）４４を通じてｐ型基板３０のアー
ス電位が付与されることになり、ｐ型ウエル３４の電位
を基準として見れば実効的に負の電圧がかかっているこ
とになる。それゆえ、このような制御ゲート３８に実効
的に負電圧が印加された状態でデータ消去のための紫外
線照射を行えば、図４に示すＯＮＯ膜の特性曲線に従っ
て、データ消去後の制御ゲート３８のしきい値電圧Ｖth
を１〜０．５Ｖ程度にまで下げることができる。なお、
データ読み出し時には、ｎ型ウエル３３をフロート状
態、ｐ型ウエル３４の電極５２はアース電位とする。
をアースし、ｎ型ウエル３３の電極５１を浮遊状態に
し、ｐ型ウエル３４の電極５２に正の電圧Ｖw （例えば
１〜２Ｖ）を加える。この時、ｐ型基板３０とｐ型ウエ
ル３４との間のｎ型ウエル３３が浮遊状態にあるため、
ｐ型基板３０はアース電位に、ｐ型ウエル３４は印加さ
れた正電位に固定される。その結果、メモリセル３１の
制御ゲート（ＣＧ）３８には、デコーダ用トランジスタ
３２のドレイン（Ｄ）４４を通じてｐ型基板３０のアー
ス電位が付与されることになり、ｐ型ウエル３４の電位
を基準として見れば実効的に負の電圧がかかっているこ
とになる。それゆえ、このような制御ゲート３８に実効
的に負電圧が印加された状態でデータ消去のための紫外
線照射を行えば、図４に示すＯＮＯ膜の特性曲線に従っ
て、データ消去後の制御ゲート３８のしきい値電圧Ｖth
を１〜０．５Ｖ程度にまで下げることができる。なお、
データ読み出し時には、ｎ型ウエル３３をフロート状
態、ｐ型ウエル３４の電極５２はアース電位とする。
【００２６】図２は本発明の他の実施例に係る半導体記
憶装置の一部構造を模式的に示す断面図であり、同じく
ｎチャネルで構成されたＥＰＲＯＭを示している。な
お、図１と同じものには同一符号を付し、その説明は省
略する。
憶装置の一部構造を模式的に示す断面図であり、同じく
ｎチャネルで構成されたＥＰＲＯＭを示している。な
お、図１と同じものには同一符号を付し、その説明は省
略する。
【００２７】このＥＰＲＯＭは、第１実施例のＥＰＲＯ
Ｍと違ってデコーダ用トランジスタ形成領域Ｂにダブル
ウエル構造が形成されている。すなわち、本実施例で
は、デコーダ用トランジスタ３２が、ｐ型基板３０内に
形成されたｎ型の第１のウエル４５の内部に形成された
ｐ型の第２ウエル４６の領域に形成されている。なお、
各ウエル４５、４６の深さおよび各部３０、４５、４６
の不純物濃度については第１実施例のそれと同じであ
る。
Ｍと違ってデコーダ用トランジスタ形成領域Ｂにダブル
ウエル構造が形成されている。すなわち、本実施例で
は、デコーダ用トランジスタ３２が、ｐ型基板３０内に
形成されたｎ型の第１のウエル４５の内部に形成された
ｐ型の第２ウエル４６の領域に形成されている。なお、
各ウエル４５、４６の深さおよび各部３０、４５、４６
の不純物濃度については第１実施例のそれと同じであ
る。
【００２８】このＥＰＲＯＭの場合には、紫外線による
データ消去時にメモリセル３１の制御ゲート３８に実効
的に負電圧をかけるため、ｐ型ウエル４６の電極５４を
アースし、ｎ型ウエル４５の電極５３に正の電源電圧Ｖ
cc（例えば５Ｖ）を加え、さらにｐ型基板３０の電極５
０に電源電圧Ｖccより低い正の電圧Ｖsub （例えば１〜
２Ｖ）を加える。この時、ｐ型基板３０とｎ型ウエル４
５との間およびｎ型ウエル４５とｐ型ウエル４６との間
はそれぞれ逆方向になるため、ｐ型ウエル４６はアース
電位に、ｐ型基板３０およびｎ型ウエル４５はそれぞれ
印加された正電位に固定される。その結果、メモリセル
３１の制御ゲート３８には、デコーダ用トランジスタ３
２のドレイン（Ｄ）４４を通じてアース電位が付与され
ることになるため、ｐ型基板３０の電位を基準として見
れば実効的に負の電圧がかかっていることになる。それ
ゆえ、第１実施例の場合と同様、データ消去後の制御ゲ
ート３８のしきい値電圧Ｖthを１〜０．５Ｖ程度にまで
低下させることができる。なお、データ読み出し時に
は、ｐ型基板３０の電極５０はアース電位とし、ｎ型ウ
エル４５の電極５３をフロート状態とする。
データ消去時にメモリセル３１の制御ゲート３８に実効
的に負電圧をかけるため、ｐ型ウエル４６の電極５４を
アースし、ｎ型ウエル４５の電極５３に正の電源電圧Ｖ
cc（例えば５Ｖ）を加え、さらにｐ型基板３０の電極５
０に電源電圧Ｖccより低い正の電圧Ｖsub （例えば１〜
２Ｖ）を加える。この時、ｐ型基板３０とｎ型ウエル４
５との間およびｎ型ウエル４５とｐ型ウエル４６との間
はそれぞれ逆方向になるため、ｐ型ウエル４６はアース
電位に、ｐ型基板３０およびｎ型ウエル４５はそれぞれ
印加された正電位に固定される。その結果、メモリセル
３１の制御ゲート３８には、デコーダ用トランジスタ３
２のドレイン（Ｄ）４４を通じてアース電位が付与され
ることになるため、ｐ型基板３０の電位を基準として見
れば実効的に負の電圧がかかっていることになる。それ
ゆえ、第１実施例の場合と同様、データ消去後の制御ゲ
ート３８のしきい値電圧Ｖthを１〜０．５Ｖ程度にまで
低下させることができる。なお、データ読み出し時に
は、ｐ型基板３０の電極５０はアース電位とし、ｎ型ウ
エル４５の電極５３をフロート状態とする。
【００２９】以上、本実施例に係るＥＰＲＯＭの構造に
よれば、ＥＰＲＯＭをｎチャネルで構成しつつデータ消
去時にメモリセル３１の制御ゲート３８に実効的に負電
圧を印加することができるので、図４に示すＯＮＯ膜の
特性に従って、データ消去後の制御ゲート３８のしきい
値電圧Ｖthを、従来の１．５Ｖ程度から１〜０．５Ｖ程
度にまで下げることができるようになる。そのため、読
み出し時の動作電圧の低電圧化が図られ、通常の５Ｖ系
動作の製品のみならず、普通の１．５Ｖの電池で動作す
る製品にもこのＥＰＲＯＭを使用することができるよう
になる。
よれば、ＥＰＲＯＭをｎチャネルで構成しつつデータ消
去時にメモリセル３１の制御ゲート３８に実効的に負電
圧を印加することができるので、図４に示すＯＮＯ膜の
特性に従って、データ消去後の制御ゲート３８のしきい
値電圧Ｖthを、従来の１．５Ｖ程度から１〜０．５Ｖ程
度にまで下げることができるようになる。そのため、読
み出し時の動作電圧の低電圧化が図られ、通常の５Ｖ系
動作の製品のみならず、普通の１．５Ｖの電池で動作す
る製品にもこのＥＰＲＯＭを使用することができるよう
になる。
【００３０】
【発明の効果】以上説明したように、本発明によれば、
記憶データの消去時に制御ゲートに実効的に負電圧を印
加することができ、データ消去後の制御ゲートのしきい
値電圧を低下させることができるようになるため、動作
電圧の低電圧化を図ることが可能となる。
記憶データの消去時に制御ゲートに実効的に負電圧を印
加することができ、データ消去後の制御ゲートのしきい
値電圧を低下させることができるようになるため、動作
電圧の低電圧化を図ることが可能となる。
【図１】本発明の一実施例による半導体記憶装置の構造
を示す断面図である。
を示す断面図である。
【図２】本発明の他の実施例による半導体記憶装置の構
造を示す断面図である。
造を示す断面図である。
【図３】従来技術によるＥＰＲＯＭの構造を示す断面図
である。
である。
【図４】ＥＰＲＯＭにおけるデータ消去時の制御ゲート
に印加する電圧とデータ消去後のしきい値電圧との関係
を示すグラフである。
に印加する電圧とデータ消去後のしきい値電圧との関係
を示すグラフである。
３０…ｐ型シリコン基板（半導体基板） ３１…メモリセル ３２…デコーダ用トランジスタ（デコーダ） ３３、４５…ｎ型ウエル（第１ウエル） ３４、４６…ｐ型ウエル（第２ウエル）
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792
Claims (14)
- 【請求項１】 半導体基板に少なくとも２つのトランジ
スタが形成され、該２つのトランジスタのうち、一方の
トランジスタはゲート電極として浮遊ゲート電極と制御
ゲート電極をもったメモリセルであり、他方のトランジ
スタは当該メモリセルに電圧を供給するデコーダであ
り、一方のトランジスタのゲート電極と、他方のトラン
ジスタのソース電極またはドレイン電極が電気的に接続
された半導体装置において、前記メモリセルの浮遊ゲート電極と制御ゲート電極の間
に形成されたＯＮＯ構造の層間絶縁膜と、 前記半導体基板内に形成された、前記半導体基板の導電
型と異なる導電型の第１ウエルと、 該第１ウエル内に形成された、該第１ウエルと異なる導
電型の第２ウエルとを有し、 前記２つのトランジスタのうちのいずれか一方のトラン
ジスタが、前記第２ウエル内に形成されていることを特
徴とする半導体装置。 - 【請求項２】 前記一方のトランジスタのゲート電極へ
基板電位より低い電位を付与するための手段を有するこ
とを特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記メモリセルの制御ゲートと、当該デ
コーダのソース電極またはドレイン電極が電気的に接続
されていることを特徴とする請求項１または２に記載の
半導体装置。 - 【請求項４】 前記制御ゲート電極へ基板電位より低い
電位を付与するための手段を有することを特徴とする請
求項１記載の半導体装置。 - 【請求項５】 前記浮遊ゲート電極および前記制御ゲー
ト電極のうち少なくとも一方は酸化膜と窒化膜を含む絶
縁膜に接していることを特徴とする請求項１〜４のいず
れか一つに記載の半導体装置。 - 【請求項６】 前記メモリセルは不揮発性メモリセル、
前記デコーダはＭＯＳトランジスタであることを特徴と
する請求項１〜５のいずれか一つに記載の半導体装置。 - 【請求項７】 前記不揮発性メモリセルはｎチャネル不
揮発性メモリセルであり、前記ＭＯＳトランジスタはｎ
チャネルＭＯＳトランジスタであることを特徴とする請
求項６記載の半導体装置。 - 【請求項８】 前記半導体装置において、前記メモリセ
ルが前記第２ウエルに形成されていることを特徴とする
請求項１〜７のいずれか一つに記載の半導体装置。 - 【請求項９】 前記半導体装置において、前記デコーダ
が前記第２ウエルに形成されていることを特徴とする請
求項１〜８のいずれか一つに記載の半導体装置。 - 【請求項１０】 前記デコーダはドレインを有し、当該
ドレインと前記メモリセルの前記制御ゲート電極が電気
的に接続されていることを特徴とする請求項１〜９のい
ずれか一つに記載の半導体装置。 - 【請求項１１】 前記メモリセルと前記デコーダは前記
半導体基板の同一表面に形成されていることを特徴とす
る請求項１〜１０のいずれか一つに記載の半導体装置。 - 【請求項１２】 前記第１ウエルと前記第２ウエルの電
位は逆バイアスの状態にする手段を有することを特徴と
する請求項１〜１１のいずれか一つに記載の半導体装
置。 - 【請求項１３】 前記半導体基板はｐ型、前記第１ウエ
ルはｎ型、前記第２ウエルはｐ型の導電型を有すること
を特徴とする請求項１〜１２のいずれか一つに記載の半
導体装置。 - 【請求項１４】 前記半導体装置は、さらに、前記半導
体基板、前記第１ウエルおよび前記第２ウエルにそれぞ
れ互いに独立に電位を付与する手段を有することを特徴
とする請求項１〜１３のいずれか一つに記載の半導体装
置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2-401448 | 1990-12-12 | ||
| JP40144890 | 1990-12-12 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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Family
ID=18511274
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03328642A Expired - Lifetime JP3068291B2 (ja) | 1990-12-12 | 1991-12-12 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5243559A (ja) |
| JP (1) | JP3068291B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5411908A (en) * | 1992-05-28 | 1995-05-02 | Texas Instruments Incorporated | Flash EEPROM array with P-tank insulated from substrate by deep N-tank |
| US5592003A (en) * | 1992-12-28 | 1997-01-07 | Nippon Steel Corporation | Nonvolatile semiconductor memory and method of rewriting data thereto |
| JPH06334155A (ja) * | 1993-05-27 | 1994-12-02 | Sharp Corp | 半導体記憶装置およびその製造方法 |
| JP2839819B2 (ja) * | 1993-05-28 | 1998-12-16 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JP3462894B2 (ja) | 1993-08-27 | 2003-11-05 | 株式会社東芝 | 不揮発性半導体メモリ及びそのデータプログラム方法 |
| US6091639A (en) | 1993-08-27 | 2000-07-18 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device and data programming method |
| US5467307A (en) * | 1993-10-12 | 1995-11-14 | Texas Instruments Incorporated | Memory array utilizing low voltage Fowler-Nordheim Flash EEPROM cell |
| US5515319A (en) * | 1993-10-12 | 1996-05-07 | Texas Instruments Incorporated | Non-volatile memory cell and level shifter |
| US5457652A (en) * | 1994-04-01 | 1995-10-10 | National Semiconductor Corporation | Low voltage EEPROM |
| US5541875A (en) * | 1994-07-01 | 1996-07-30 | Advanced Micro Devices, Inc. | High energy buried layer implant to provide a low resistance p-well in a flash EPROM array |
| JP3406077B2 (ja) * | 1994-08-26 | 2003-05-12 | 三菱電機株式会社 | 不揮発性半導体記憶装置 |
| JP3260761B2 (ja) * | 1994-09-13 | 2002-02-25 | マクロニクス インターナショナル カンパニイ リミテッド | フラッシュ・イーピーロム集積回路構造 |
| US5498560A (en) * | 1994-09-16 | 1996-03-12 | Motorola, Inc. | Process for forming an electrically programmable read-only memory cell |
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| KR0172270B1 (ko) * | 1995-03-28 | 1999-02-01 | 김주용 | 플래쉬 이이피롬 셀 및 그 제조방법 |
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| WO1996041346A1 (en) * | 1995-06-07 | 1996-12-19 | Macronix International Co., Ltd. | Automatic programming algorithm for page mode flash memory with variable programming pulse height and pulse width |
| US6330190B1 (en) | 1996-05-30 | 2001-12-11 | Hyundai Electronics America | Semiconductor structure for flash memory enabling low operating potentials |
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