JP4329293B2 - 不揮発性半導体メモリ装置および電荷注入方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、いわゆるＮＡＮＤ型のメモリセルアレイを有し、当該メモリセルアレイを構成するメモリトランジスタのチャネルが形成される半導体とゲート電極との間に、内部に平面的に離散化された電荷蓄積手段を有する積層膜が形成された不揮発性半導体メモリ装置と、その電荷注入方法とに関する。
【０００２】
【従来の技術】
現在、フローティングゲートを有する一括消去型の不揮発性半導体メモリ（フラッシュメモリ）では、多くの種類のメモリセル方式が提案されているが、その中でセルサイズが小さく大容量化が可能なセル方式として、ＮＡＮＤ型が知られている。
ＮＡＮＤ型フラッシュメモリは、複数のメモリトランジスタを直列接続してＮＡＮＤ列と称されるメモリブロックを構成する。また、たとえば列方向に隣接する２個のＮＡＮＤ列で１個のビットコンタクトおよびソース線を共有することにより、１ビットあたりの実効的なセル面積の縮小を可能としている。
【０００３】
一般的なＮＡＮＤ型フラッシュメモリにおいて、その消去動作時に、選択ＮＡＮＤ列の全ワード線に０Ｖ、非選択ＮＡＮＤ列の全ワード線および基板に高電圧（例えば、２０Ｖ）を印加する。
その結果、選択ＮＡＮＤ列のメモリトランジスタのみ、フローティングゲートから基板に電子がＦＮトンネリングにより引き抜かれて、メモリトランジスタの閾値電圧は負方向にシフトして、例えば−３Ｖ程度になる。
【０００４】
一方、データのプログラム動作は、選択するワード線に接続されたメモリトランジスタ一括に、いわゆるページ単位で行われ、選択するワード線に高電圧（例えば、１８Ｖ）を、プログラム（“１”データを記憶）すべきメモリトランジスタが接続されたビット線に０Ｖ、プログラムを禁止（“０”データを保持）すべきメモリトランジスタが接続されたビット線に中間電位（例えば、９Ｖ）を印加する。
その結果、プログラムすべき選択メモリトランジスタのみ、フローティングゲート中に電子がＦＮトンネリングにより注入されて、選択メモリトランジスタの閾値電圧は正方向にシフトして、例えば２Ｖ程度になる。
【０００５】
かかるＮＡＮＤ型フラッシュメモリにおいては、データのプログラムおよび消去の何れもＦＮ（Fowler Nordheim）トンネル電流により行うため、動作電流をチップ内昇圧回路から供給することが比較的に容易であり、単一電源で動作させ易いといった利点がある。
また、ページ単位で、つまり選択するワード線に接続されたメモリトランジスタ一括にデータプログラムが行われるため、当然の結果として、プログラム速度の点で優位である。
【０００６】
【発明が解決しようとする課題】
近年の画像情報の記録等の用途にフラッシュメモリの大容量化が求められ、その素子の微細化が進展している。現在、フラッシュメモリのプロセスルールが１５０ｎｍ程度まで縮小され、５１２ＭＢのメモリ容量がすでに実用化され、さらに微細化および大容量化の検討が行われている。フラッシュメモリの大容量化は、素子の微細化に加え、蓄積電荷量を細かく制御して１つのセルに２ビット以上を記憶させる多値化により推進されている。
【０００７】
ところが、隣接するメモリトランジスタ間で電荷蓄積層であるフローティングゲートＦＧの距離、またフローティングゲートＦＧとワード線との距離がさらに短くなってきた。
【０００８】
図１２に、大容量フラッシュメモリにおいて、メモリトランジスタのゲート長が１３０ｎｍ以下に微細化されたＦＧ型ＮＡＮＤメモリセルアレイの斜視図を示す。
この図に示すように、微細化の進展により、隣接するフローティングＦＧ間、あるいはフローティングゲートＦＧとワード線の電位が容量結合により干渉し、フローティングゲートＦＧの電位が変動するという問題が顕在化している。とくに、フローティングゲートＦＧとワード線との容量結合により、１０数Ｖから２０Ｖと大きな電圧のパルスが印加される選択ワード線に隣接した非選択セルのフローティングゲート電位が上昇し、このセルにも弱い書き込みがされるといった問題が生じる。
この電位干渉は、閾値の許容分布幅が小さい多値の微細化ＮＡＮＤメモリの誤書き込みを引き起こすため、特に大きな問題である。
【０００９】
本発明の目的は、上述した微細化されたＦＧ型ＮＡＮＤメモリセルアレイにおける電位干渉の問題を解決することである。そして、本発明は、この電位干渉の問題を解消したＮＡＮＤ型の不揮発性半導体メモリ装置に好適な電荷注入方法（書き込み又は消去方法）と、その実施のための構成を有した不揮発性半導体メモリ装置を提供する。
【００１０】
【課題を解決するための手段】
本発明の第１の観点に係る不揮発性半導体メモリ装置は、マトリックス状に配置された複数のメモリブロックからメモリセルアレイが構成され、上記メモリブロックの各々が、ビット線とソース線との間にそれぞれセレクトトランジスタを介して直列接続される複数のメモリトランジスタを有し、当該複数のメモリトランジスタが、第１導電型の第１半導体領域と、平面的に離散化された電荷蓄積手段を内部に含む複数の誘電体膜からなる積層膜を介して上記第１半導体領域上にそれぞれが形成され、上記複数のメモリトランジスタのゲート電極として一方向に互いに離間して配置された複数のワード線と、上記複数のワード線の離間部分に対応する上記第１半導体領域の表面部分に形成された第２導電型の複数の第２半導体領域と、を有し、データの書き込みまたは消去時に上記複数のメモリトランジスタ内で選択されたメモリトランジスタの上記電荷蓄積手段に、バンド間トンネリングに起因して発生したホットホールがソース線側とビット線側の双方の上記第２半導体領域から注入されるように、上記ビット線、上記ソース線、上記複数のワード線および上記セレクトトランジスタのゲートの各電位を制御するバイアス供給回路を有する。
【００１１】
好ましくは、上記メモリトランジスタのゲート長が、ソース線側とビット線側の双方の上記第２半導体領域からホットホールを注入したとき、ソース線側から注入されたホットホールの保持領域とビット線側から注入されたホットホールの保持領域との少なくとも一部が上記積層膜内で合体するゲート長以下である。
【００１２】
本発明の第２の観点に係る不揮発性半導体メモリ装置の電荷注入方法は、マトリックス状に配置された複数のメモリブロックからメモリセルアレイが構成され、上記メモリブロックの各々が、ビット線とソース線との間にそれぞれセレクトトランジスタを介して直列接続される複数のメモリトランジスタを有し、当該複数のメモリトランジスタが、第１導電型の第１半導体領域と、平面的に離散化された電荷蓄積手段を内部に含む複数の誘電体膜からなる積層膜を介して上記第１半導体領域上にそれぞれが形成され、上記複数のメモリトランジスタのゲート電極として一方向に互いに離間して配置された複数のワード線と、上記複数のワード線の離間部分に対応する上記第１半導体領域の表面部分に形成された第２導電型の複数の第２半導体領域と、を有する不揮発性半導体メモリ装置に対しデータの書き込みまたは消去を行う際に、上記ビット線、上記ソース線、上記複数のワード線および上記セレクトトランジスタのゲートの各電位を制御し、上記複数のメモリトランジスタ内で選択されたメモリトランジスタの上記電荷蓄積手段に、バンド間トンネリングに起因して発生したホットホールを、ソース線側とビット線側の双方の上記第２半導体領域から注入する。
【００１３】
好ましくは、上記選択されたメモリトランジスタが接続されたワード線に負電圧を印加し、その他の非選択のワード線に、上記選択されたメモリトランジスタが属するメモリブロック内の他のメモリトランジスタが導通する程度の正電圧を印加する。
また、上記バンド間トンネリングに起因して発生したホットホール注入により書き込みを行い、内部にホットホールが注入された上記積層膜に対し、チャネル全面により電子を直接トンネリングまたはＦＮトンネリングを用いて注入して消去を行う。
あるいは、上記積層膜に対し、チャネル全面により電子を直接トンネリングまたはＦＮトンネリングにより注入して書き込みを行い、当該内部に電子が注入された積層膜に対し、上記バンド間トンネリングに起因して発生したホットホールを注入して消去を行う。
【００１４】
この不揮発性半導体メモリ装置およびその電荷注入方法によれば、ＮＡＮＤ型メモリセルアレイを構成するメモリトランジスタの電荷蓄積手段が、ゲート電極とチャネルが形成される第１半導体領域との間に積層された積層膜内で平面的に離散化されている。電荷蓄積手段としては、酸化膜と窒化膜または酸化窒化膜との界面トラップまたは窒化膜等の膜内部のバルクトラップを利用した、いわゆるＭＯＮＯＳ型、ＭＮＯＳ型などがある。また、いわゆる微細結晶粒子等を電荷蓄積手段として用いてもよい。
このような離散化された電荷蓄積手段は、単一の導電層からなる従来のフローティングゲートとは異なり、近隣の他のセルの電荷蓄積手段やワード線と容量結合しない。
【００１５】
このように、ＮＡＮＤ型メモリセルアレイを離散化された電荷蓄積手段を有するメモリとランジスタから構成させた場合、動作対象の選択セルと同じメモリブロック（ＮＡＮＤ列）に属する非選択セルのディスターブを如何に防止するかが重要となる。
本発明では、このディスターブ防止を目的として、書き込み又は消去時の電荷注入方法をバンド間トンネル電流に起因して発生させたホットホール注入により行う。ＭＯＮＯＳ型等ではゲートとソースまたはドレインとの容量が比較的大きく、１０Ｖ程度の低い電圧でも、ソースまたはドレインとなる第２半導体領域が空乏化してバンドの曲がりが急峻となるため、容易にバンド間トンネル電流が発生する。このことを利用すると、第２半導体領域に付与する電圧を正電圧とすることができる。
【００１６】
一方、ＦＧ型の書き込みには２０Ｖに近い高い電圧が必要なので、基板側の電位を上げることができず、通常、基板側のＮＡＮＤチャネルには０Ｖか負電圧をビット線から供給する。このため、ゲート電位だけで非選択セルに反転層を形成する必要があり、その電圧（パス電圧）が通常、例えば１０Ｖ程度と高くなる。
【００１７】
これに対し、本発明ではＮＡＮＤチャネルにはドレインから正電圧が供給できるため非選択セルがオンしやすく、パス電圧もＦＧ型の例えば半分程度で済む。したがって、特に当該非選択セルのディスターブマージンがＦＧ型に比べ改善される。
【００１８】
【発明の実施の形態】
［第１実施形態］
図１は、本実施形態に係る不揮発性半導体メモリ装置（以下、不揮発性メモリ）のメモリセルアレイの基本構成を示す回路図である。
図１において、メモリセルアレイ１の基本構成としてＮＡＮＤ列が繰り返し配置されている。図１では４つのＮＡＮＤ列が示されている。
第１のＮＡＮＤ列は、セレクトトランジスタＳ１１ａ，Ｓ１２ａと、メモリトランジスタＭ１１ａ〜Ｍ１ｎａから構成されている。同様に、第２のＮＡＮＤ列は、セレクトトランジスタＳ１１ｂ，Ｓ１２ｂと、メモリトランジスタＭ１１ｂ〜Ｍ１ｎｂから構成されている。第３のＮＡＮＤ列は、第１のＮＡＮＤ列に直列接続され、セレクトトランジスタＳ２１ａ，Ｓ２２ａと、メモリトランジスタＭ２１ａ，…から構成されている。同様に、第４のＮＡＮＤ列は、第２のＮＡＮＤ列に直列接続され、セレクトトランジスタＳ２１ｂ，Ｓ２２ｂと、メモリトランジスタＭ２１ｂ，…から構成されている。
【００１９】
第１のＮＡＮＤ列内において、メモリトランジスタＭ１１ａ〜Ｍ１ｎａは、ドレインがビット線ＢＬａに接続されたセレクトトランジスタＳ１１ａのソースと、ソースがソース線ＳＬに接続されたセレクトトランジスタＳ１２ａのドレインとの間に、ｎ個（通常、８または１６個）直列接続されている。同様に、第２のＮＡＮＤ列内において、メモリトランジスタＭ１１ｂ〜Ｍ１ｎｂは、ドレインがビット線ＢＬｂに接続されたセレクトトランジスタＳ１１ｂのソースと、ソースがソース線ＳＬに接続されたセレクトトランジスタＳ１２ｂのドレインとの間に、ｎ個直列接続されている。
【００２０】
第３のＮＡＮＤ列は、第１のＮＡＮＤ列と直列接続されている。すなわち、第３のＮＡＮＤ列内において、メモリトランジスタＭ２１ａ，…は、第１のＮＡＮＤ列と共有したビットコンタクトＢＣを介してドレインがビット線ＢＬａに接続されたセレクトトランジスタＳ２１ａのソースと、ソースがソース線ＳＬに接続されたセレクトトランジスタＳ２２ａのドレインとの間に、ｎ個直列接続されている。
同様に、第４のＮＡＮＤ列は、第２のＮＡＮＤ列と直列接続されている。すなわち、第４のＮＡＮＤ列内において、メモリトランジスタＭ２１ｂ，…は、第２のＮＡＮＤ列と共有したビットコンタクトＢＣを介してドレインがビット線ＢＬｂに接続されたセレクトトランジスタＳ２１ｂと、ソースがソース線ＳＬに接続されたセレクトトランジスタＳ２２ｂのドレインとの間に、ｎ個直列接続されている。
【００２１】
行方向に隣接するセレクトトランジスタＳ１１ａおよびＳ１１ｂは、ともにビット線選択信号線ＳＧ１１により制御され、セレクトトランジスタＳ１２ａおよびＳ１２ｂはともにソース線選択信号線ＳＧ１２により制御される。同様に、セレクトトランジスタＳ２１ａおよびＳ２１ｂは、ともにビット線選択信号線ＳＧ２１により制御され、セレクトトランジスタＳ２２ａおよびＳ２２ｂはともにソース線選択信号線ＳＧ２２により制御される。
また、メモリトランジスタＭ１１ａとＭ１１ｂ，Ｍ１２ａとＭ１２ｂ，Ｍ１３ａとＭ１３ｂ，…，Ｍ１ｎａとＭ１ｎｂは、それぞれワード線ＷＬ１１，ＷＬ１２，ＷＬ１３，…，ＷＬ１ｎにより制御される。同様に、メモリトランジスタＭ２１ａとＭ２１ｂは、ワード線ＷＬ２１により制御される。
【００２２】
図２は、図１の第１のＮＡＮＤ列の列方向の断面図である。
このように相互接続される各ストリングにおいて、図２の断面に示すように、例えばＮ型の半導体基板ＳＵＢ内の表面側に、例えばＰ型のウェル（Ｐウェル）Ｗが形成され、当該ＰウェルＷの表面側にトランジスタ列が配置させている。
【００２３】
メモリトランジスタＭ１１ａ〜Ｍ１ｎａは、そのＰウェルＷ上に、複数の誘電体膜を積層させてなるメモリゲート誘電体膜ＭＧＤを有する。また、メモリゲート誘電体膜ＭＧＤ上にワード線ＷＬ１１〜ＷＬ１ｎが積層されている。ワード線ＷＬ１１〜ＷＬ１ｎは、一般に、Ｐ型またはＮ型の不純物が高濃度に導入されたドープド多結晶珪素、ドープド非晶質珪素、または、これらの何れかと高融点金属シリサイドとの積層膜からなる。
【００２４】
ワード線間下方のＰウェルＷ表面部分に、Ｎ型の不純物が導入されてソース・ドレイン不純物領域Ｓ／Ｄが形成されている。
なお、ソース・ドレイン不純物領域Ｓ／Ｄは、逆導電型の不純物を高濃度にＰウェルＷに導入することにより形成された導電率が高い領域であり、種々の形態がある。図では省略されているが、ソース・ドレイン不純物領域Ｓ／Ｄの列方向両側端部に、ＬＤＤ(Lightly Doped Drain)と称する低濃度不純物領域を具備させてもよい。
【００２５】
セレクトトランジスタＳ１１ａ，Ｓ１２ａ等は、通常のＭＯＳＦＥＴで構成される。したがって、そのゲート誘電体膜ＧＤは、例えば二酸化珪素からなる単層膜のみで構成されている。セレクトトランジスタＳ１１ａ，Ｓ１２ａの各ゲート電極層は、それぞれビット線選択信号線ＳＧ１１，ソース線選択信号線ＳＧ１２を構成する。
【００２６】
これらセレクトトランジスタおよびメモリトランジスタ上に、例えば二酸化珪素などからなる層間絶縁膜ＩＮＴが厚く堆積されている。
ビット線選択信号線ＳＧ１１と、ビット方向に隣接する第３のＮＡＮＤ列のビット線選択信号線ＳＧ２１との間のＰウェルＷの表面部分に、Ｎ型不純物が高濃度に添加されたドレイン不純物領域ＤＲが形成されている。ビットコンタクトＢＣが、このドレイン不純物領域ＤＲ上に形成されている。ビットコンタクトＢＣは、層間絶縁膜ＩＮＴに開孔されたコンタクト孔内を、例えばＴｉ／ＴｉＮ等の密着層を介在させてＷ等の金属プラグで埋め込むことにより形成されている。
層間絶縁膜ＩＮＴ上には、ビットコンタクトＢＣに接するビット線ＢＬａが形成されている。ビット線ＢＬａは、例えば、Ａｌ等の主配線層の上下を、反射防止層（又は保護層）とバリアメタルで挟んだ３層構造から構成させることができる。
【００２７】
一方、ソース線選択信号線ＳＧ１２と、ビット方向に隣接する他のＮＡＮＤ列のソース線選択信号線との間のＰウェルＷの表面部分に、Ｎ型不純物が高濃度に添加されたソース不純物領域ＳＲが形成されている。このソース不純物領域ＳＲにより、ソース線ＳＬが構成されている。なお、ソース線ＳＬは、上層の配線層から構成してもよい。
【００２８】
本実施形態では、電荷蓄積手段が平面的に離散化された不揮発性メモリトランジスタとして、ゲート電極とチャネル形成領域との間の積層膜（ゲート絶縁膜）がＯＮＯ(Oxide-Nitride-Oxide)膜からなるＭＯＮＯＳ型が用いられている。
【００２９】
ここで“チャネル形成領域”とは、ソース・ドレイン不純物領域Ｓ／Ｄ間に挟まれ、上方のワード線の印加電圧により、その表面側内部に電子または正孔が導電するチャネルが形成される半導体領域（Ｐウェル内の表面領域）をいう。
また“電荷蓄積手段”とは、ゲート絶縁膜内に形成され、そのゲート絶縁膜上のゲート電極への印加電圧に応じて基板側との間で電荷をやり取りし、電荷を保持する電荷保持媒体をいう。
本実施形態において“平面的に離散化された電荷蓄積手段”とは、ＯＮＯ膜の窒化膜バルクのキャリアトラップ、或いは酸化膜と窒化膜界面付近に形成された深いキャリアトラップをいう。なお、従来のフローティングゲート型では電荷蓄積手段がポリシリコンにより構成され連続的になっており、この点で本実施形態と大きく異なる。
【００３０】
本実施形態におけるメモリゲート誘電体膜ＭＧＤは、下層から順に、ボトム誘電体膜ＢＴＭ，電荷蓄積膜ＣＨＳ，トップ誘電体膜ＴＯＰから構成されている。ボトム誘電体膜ＢＴＭは、例えば熱酸化により形成された二酸化珪素（ＳｉＯ２）からなり、その内部の電荷伝導がＦＮトンネリング、直接トンネリング等により行われる。このＭＯＮＯＳ型では、実質的にボトム誘電体膜ＢＴＭと電荷蓄積膜ＣＨＳ間の三角ポテンシャルの部分を電荷がトンネル注入されるため、その書き込みメカニズムはモディファイドＦＮ(Modified Fowler Nordheim)トンネリングを利用して行われる。
ボトム誘電体膜ＢＴＭの膜厚は、使用用途に応じて２．５ｎｍから６．０ｎｍの範囲内で決めることができ、ここでは３．５ｎｍに設定されている。なお、ボトム誘電体膜ＢＴＭの少なくとも表面部に、熱窒化処理によりされ窒化酸化層を薄く形成してもよい。
【００３１】
電荷蓄積膜ＣＨＳは、例えば８．０ｎｍの窒化珪素（ＳｉｘＮｙ（０＜ｘ＜１，０＜ｙ＜１））膜から構成されている。この電荷蓄積膜ＣＨＳは、たとえば減圧ＣＶＤ（ＬＰ−ＣＶＤ）により作製され、膜中にキャリアトラップが多く含まれ、プールフレンケル型（ＰＦ型）の電気伝導特性を示す。
トップ誘電体膜ＴＯＰは、電荷蓄積膜ＣＨＳとの界面近傍に深いキャリアトラップを高密度に形成する必要があり、このため、例えば成膜後の窒化膜等を熱酸化して形成される。また、トップ誘電体膜ＴＯＰをＨＴＯ（High Temperature chemical vapor deposited Oxide)法により形成したＳｉＯ２膜としてもよい。トップ誘電体膜ＴＯＰがＣＶＤで形成された場合は熱処理によりこのトラップが形成される。トップ誘電体膜ＴＯＰの膜厚は、ゲート電極（ワード線）からのホールの注入を有効に阻止してデータ書き換え可能な回数の低下防止を図るために、最低でも３．０ｎｍ、好ましくは３．５ｎｍ以上が必要である。
【００３２】
このＮＡＮＤ列の製造においては、まず、用意した半導体基板ＳＵＢに対し、不図示の素子分離領域およびＰウェルＷを形成した後に、メモリトランジスタのゲートしきい値電圧調整用のイオン注入等を必要に応じて行う。
【００３３】
つぎに、ＰウェルＷ上にメモリゲート誘電体膜ＭＧＤを成膜する。
具体的に、たとえば、短時間高温熱処理法（ＲＴＯ法）により１０００℃，１０ｓｅｃの熱処理を行い、二酸化珪素膜（ボトム誘電体膜ＢＴＭ）を形成する。つぎに、ボトム誘電体膜ＢＴＭ上にＬＰ−ＣＶＤ法により窒化珪素膜（電荷蓄積膜ＣＨＳ）を、最終膜厚が８ｎｍとなるように、これより厚めに堆積する。このＣＶＤは、たとえば、ジクロロシラン（ＤＣＳ）とアンモニアを混合したガスを用い、基板温度６５０℃で行う。
形成した窒化珪素膜表面を熱酸化法により酸化して、たとえば３．５ｎｍの酸化シリコン膜（トップ誘電体膜ＴＯＰ）を形成する。この熱酸化は、たとえばＨ２Ｏ雰囲気にした炉内の温度を９５０℃に保った状態で４０分程度行う。これにより、トラップレベル（窒化珪素膜の伝導帯からのエネルギー差）が２．０ｅＶ以下の程度の深いキャリアトラップが約１〜２×１０１３／ｃｍ２の密度で形成される。また、電荷蓄積膜ＣＨＳを構成する窒化珪素膜が１ｎｍに対し熱酸化シリコン膜（トップ誘電体膜ＴＯＰ）が１．５ｎｍ形成され、この割合で下地の窒化珪素膜厚が減少し、電荷蓄積膜ＣＨＳの最終膜厚が８ｎｍとなる。
【００３４】
必要に応じて、メモリトランジスタ列以外の部分で３層構造のメモリゲート誘電体膜ＭＧＤを除去し、セレクトトランジスタのゲート誘電体膜ＧＤとなる酸化珪素膜を数ｎｍほど熱酸化により形成する。この場合、メモリゲート誘電体膜ＭＧＤを保護するために、後で選択的に除去可能な材料の膜をメモリゲート誘電体膜ＭＧＤ上に形成しておくことが望ましい。なお、セレクトトランジスタには電荷注入が起こるほど高い電界がかからないので、セレクトトランジスタのゲート誘電体膜ＧＤを、メモリゲート誘電体膜ＭＧＤと同じ構造することもできる。この場合、このメモリゲート誘電体膜ＭＧＤの除去工程は不要である。
【００３５】
ワード線となる導電膜を積層させる。そして、導電膜、および、その下のメモリゲート誘電体膜ＭＧＤ（およびゲート誘電体膜ＧＤ）を一括してパターンニングする。これにより、ワード線ＷＬ１１，ＷＬ１２，ＷＬ１３，…ＷＬ１ｎ、ビット線選択信号線ＳＧ１１およびソース線選択信号線ＳＧ１２等が同時に形成される。
【００３６】
これら行方向に長い平行ストライプ状の配線を形成した状態で、配線間のウェル表面にＮ型不純物をイオン注入し、アニールを行う。これにより、ワード線間およびワード線とセレクトトランジスタのゲートとの間に、ソース・ドレイン不純物領域Ｓ／Ｄが形成され、さらに、セレクトトランジスタのゲート間にドレイン不純物領域ＤＲあるいはソース不純物領域ＳＲ（ソース線ＳＬ）が形成される。
以上の工程を経て、例えば１６個のメモリトランジスタを含むＮＡＮＤ列が行方向に１２８個並んで形成される。行方向に一列に並ぶ各行のトランジスタ群により、１つの書き換え単位（ページ）が構成される。通常、１ページは、例えば１２８個のセルで構成される。
【００３７】
メモリトランジスタおよびセレクトトランジスタを埋め込んで、例えば二酸化珪素からなる層間絶縁膜ＩＮＴを厚くＣＶＤし、この層間絶縁膜ＩＮＴにビットコンタクト用の開口部を形成する。この開口部はドレイン不純物領域ＤＲ上で開口している。開口部を完全に埋め込むように、プラグ材料、例えばタングステンを堆積し、これを全面でエッチバックしてプラグ材料を層間絶縁膜ＩＮＴ上で分離する。これにより、ドレイン不純物領域ＤＲ上に接続したプラグからなるビットコンタクトＢＣが、層間絶縁膜ＩＮＴ内に埋め込まれて形成される。
その後、ビットコンタクトＢＣ上に接続したビット線ＢＬａ等を層間絶縁膜ＩＮＴ上に形成した後、さらに必要なら、他の層間絶縁膜や上層配線を形成し、最後にオーバーコート成膜とパッド開口工程等を経て、当該不揮発性メモリセルアレイを完成させる。
【００３８】
なお、メモリセルアレイの周辺回路としては、特に図示しないが、ローデコーダ（ワード線駆動回路を含む）、カラムデコーダ、ローおよびカラムバッファ、書き込みデータおよび読み出しデータが一時保持されるデータラッチ回路群、カラム選択回路、読み出し回路（センスアンプ）および電源回路等を有している。このうち、電源回路は、選択したワード線にワード線駆動回路を介して供給する所定電圧を発生させ、選択したビット線やソース線にカラム選択回路を介して供給する所定電圧を発生させ、また、ＰウェルＷに供給する所定電圧を発生させる。電源回路および電圧供給に関係する各種選択回路等は、本発明における“バイアス供給回路”を構成する。
【００３９】
メモリセルの動作について説明する。
図３は書き込み動作の説明図、図４は消去動作の説明図である。なお、以下の説明では、図１に示す選択セルＳを動作対象とし、非選択セルＡ〜Ｃへの誤動作防止についても説明する。
書きこみでは、選択セルが接続されたワード線ＷＬ１２に所定のプログラム電圧Ｖｐｇｍとして例えば１２Ｖを印加し、他の全てのワード線（非選択ワード線）ＷＬ１１，ＷＬ１３〜ＷＬ１ｎにプログラム電圧Ｖｐｇｍより十分低いがメモリセルがオンする程度のパス電圧Ｖｐａｓｓ、例えば５Ｖを印加する。選択列のビット線ＢＬａに０Ｖ、非選択列のビット線ＢＬｂ等に５Ｖを印加する。また、ソース線ＳＬおよびＰウェルＷは基準電位０Ｖで保持する。この状態で、ビット線選択信号線ＳＧ１１に電源電圧ＶＣＣを印加して、全てのビット線側のセレクトトランジスタＳ１１ａ，Ｓ１１ｂ，…をオンさせる。一方、ソース線側のセレクトトランジスタＳ１２ａ，１２ｂ，…は、そのゲートにソース線選択信号線ＳＧ１２を介して０Ｖを印加しオフさせる。
【００４０】
この書き込み条件下、ゲートとチャネル形成領域間に約１２Ｖの高い電圧が印加された選択セルＳのみ、モディファイドファウラーノルドハイム（ＭＦＮ）機構によりチャネル全面から電子が電荷蓄積手段（キャリアトラップ）に注入される。これにより、選択セルＳの閾値電圧が増加する。なお、選択セルに電子注入を行わないときは、ビット線ＢＬａの印加電圧を非選択ビット線と同じ５Ｖとする。この非選択の場合、選択セルＳのゲートとチャネル形成領域には７Ｖ程度の電圧しかかからないので、電子注入は行われない。
【００４１】
非選択のＮＡＮＤ列においても、ソース線選択線ＳＧ１２の電圧は０Ｖなのでソース線側のセレクトトランジスタＳ１２ｂはカットオフしているが、ビット線側のセレクトトランジスタＳ１１ｂは、そのゲートにビット線選択線ＳＧ１１を介して電源電圧ＶＣＣが印加されて導通状態となっている。この導通状態のセレクトトランジスタＳ１１ｂにビット線ＢＬｂの電圧（５Ｖ）が伝わり始め、そのチャネル部が、ゲート印加電圧（電源電圧ＶＣＣ）から当該セレクトトランジスタＳ１１ｂの閾値電圧Ｖthst1を差し引いた電圧値（ＶＣＣ−Ｖthst1）まで充電されると、このセレクトトランジスタＳ１１ｂがカットオフする。したがって、非選択のＮＡＮＤ列のチャネル部がビット線ＢＬｂから切り離されてフローティング状態になり、以後は、当該チャネル部電位がゲート印加電圧との容量カップリングにより自動的に昇圧（セルフブースト）される。このセルフブーストは、非選択ワード線に印加したパス電圧Ｖｐａｓｓ（５Ｖ）と、選択ワード線に印加したプログラム電圧Ｖｐｇｍの双方により行われる。この結果、プログラム電圧Ｖｐｇｍが印加された非選択セルＡ（Ｓ１２ｂ），および同じＮＡＮＤ列内の他の非選択セルＢ（Ｍ１１ｂ等）について書き込みが禁止される。
【００４２】
消去時は、バンド間トンネリングに起因して発生したホットホール注入を用いて例えばブロック単位で行う。以下、この消去方法を、ＢＴＢＴ(Band to Band Tunneling)−ＨＨ(Hot Hole)注入消去という。
具体的には、消去対象セルＳが接続されたワード線ＷＬ１２に消去ゲート電圧Ｖｅｒａｓｅ、例えば−６Ｖを印加し、他の非選択のワード線ＷＬ１１，ＷＬ１３，…に消去は行われないが非選択セルのトランジスタがオンする程度の正のパス電圧Ｖｐａｓｓ、例えば５Ｖを印加する。選択されたブロック内の全てのビット線ＢＬａ，ＢＬｂ，…およびソース線ＳＬに６Ｖ、非選択ブロックのビット線に０Ｖを印加する。また、ＰウェルＷは例えば基準電位０Ｖで保持する。この状態で、ビット線選択信号線ＳＧ１１およびソース線選択信号線ＳＧ１２に電源電圧ＶＣＣを印加して、全てのセレクトトランジスタＳ１１ａ，Ｓ１１ｂ，…，Ｓ１２ａ，１２ｂ，…をオンさせる。なお、ＰウェルＷは基準電位０Ｖ以外の電圧でもよいが、この場合、それに応じて、全てのセレクトトランジスタがオンするように、ビット線選択信号線ＳＧ１１およびソース線選択信号線ＳＧ１２の印加電圧値を設定する。
【００４３】
この消去条件下、選択されたブロック内のＮＡＮＤ列において、そのビット線ＢＬａ，…およびソース線ＳＬの印加電圧である６Ｖが、オン状態のセレクトトランジスタや非選択のメモリトランジスタを介して、ビット線側とソース線側の双方から選択セルＳの２つのソース・ドレイン不純物領域Ｓ／Ｄに伝達される。このため、このソース・ドレイン不純物領域Ｓ／Ｄとゲート電極（選択ワード線ＷＬ１２）との間に１０Ｖを超える消去電圧が印加される。その結果、２つのソース・ドレイン不純物領域それぞれおいて、その表面が深い空乏状態となりエネルギーバンドの曲がりが大きくなり、バンド間トンネル現象により電子が価電子帯より伝導帯にトンネルする。この際、電子とホール対が発生するが、そのうち電子はＮ型のソース・ドレイン不純物領域内に流れて吸収される。一方、発生したホールは接合付近に印加された高電界により加速されてホットホールとなり、チャネル形成領域の中心部の方向にドリフトする。このホットホールの一部が電荷蓄積膜ＣＨＳの電荷蓄積手段（キャリアトラップ）に局所的に注入される。
このため、当該メモリトランジスタＭ１２ａに電子が注入された書き込み消去状態であり、その閾値電圧が高い場合に、注入されたホットホールにより蓄積電子が相殺され、当該メモリトランジスタの閾値電圧が消去状態の低いレベルに低下する。
【００４４】
この消去方法では、ソースとドレイン双方から消去を行うことができるが、消去は片側のみで行っても良い。この場合、読み出し方法との関係で、より閾値変化が大きな側で消去を行うのが望ましい。
【００４５】
上述したように、２つのソース・ドレイン不純物領域の双方に６Ｖを伝達した場合、ソース側とドレイン側からホットホールが注入される。このとき、ゲート長を十分短く（例えば１００ｎｍ以下と）すると、局所的に注入されたホールの２つの保持領域がチャネル形成領域の中央付近で少なくとも一部合体する。この場合、あたかも、チャネル形成領域全体からホールが注入された場合と等価とみなすことができる。この消去方法は、チャネル形成領域全体で閾値を変化させることができる点で有利である。また、この消去方法はゲート長が短いほど効率的に電荷蓄積膜の全面にホールが注入されるため、ゲート長が年々短縮している現状に即した消去方法であると言える。
【００４６】
なお、当然ながら、書き込み状態と消去状態の定義によっては、チャネル全面からのＦＮトンネリングを消去に用い、バンド間トンネル電流起因のホットホール注入を書き込みに用いることもできる。
【００４７】
読み出しは、ページ読み出しを基本とし、上述したと同様な電圧の伝達方法を利用してソースに０Ｖ、選択されたビット線からドレインにドレイン電圧１Ｖ、選択されたワード線からゲートに読み出しゲート電圧２．５Ｖを印加して、ビット線を流れるドレイン電流を周辺回路内のセンスアンプで読み出す。このときのドレイン電圧の印加方向は、より大きな読み出し電流変化が得られるように適宜設定する。
【００４８】
以上の書き込み方法および消去方法の電圧値はあくまで一例であり、デバイス寸法などに応じて適宜最適化できる。これらの電圧供給は、前述したバイアス供給回路が行う。
【００４９】
本実施形態の特徴は、メモリトランジスタの電荷蓄積手段に平面的に離散化されたものを用い、それに対応してより高速消去等が行えるようにバンド間トンネル電流起因のホットホール注入を利用することにある。
【００５０】
従来のＦＧ型ＮＡＮＤメモリセルアレイでは、前述したように、セルが微細化されるとフローティングゲート間あるいはフローティングゲートと隣接ワード線間の結合容量が大きくなり、フローティングゲートの電位変動、およびこれに起因した動作の安定性低下、誤動作が問題となる。
これに対し、本実施形態では、離散化された電荷蓄積手段を有し、これは単一の導電層からなる従来のフローティングゲートとは異なり、近隣の他のセルの電荷蓄積手段やワード線と容量結合しない。したがって、このメモリセルは動作の安定性が高く、誤動作しにくい。
【００５１】
また、本実施形態では、ディスターブ防止を目的として、書き込み又は消去時の電荷注入方法をバンド間トンネル電流に起因して発生させたホットホール注入により行う。ＭＯＮＯＳ型等ではゲートとソースまたはドレインとの容量が比較的大きく、１０Ｖ程度の低い電圧でも、ソース・ドレイン不純物領域の表面が空乏化してバンドの曲がりが急峻となるため、容易にバンド間トンネル電流が発生する。このことを利用すると、ソース・ドレイン不純物領域に付与する電圧を正電圧とすることができる。
【００５２】
一方、ＦＧ型の書き込みには２０Ｖに近い高い電圧が必要なので、基板側の電位を上げることができず、通常、基板側のＮＡＮＤチャネルには０Ｖか負電圧をビット線から供給する。このため、ゲート電位だけで非選択セルに反転層を形成する必要があり、その電圧（パス電圧）が通常、例えば１０Ｖ程度と高くなる。
【００５３】
これに対し、本実施形態ではＮＡＮＤチャネルにはドレインから正電圧が供給できるため非選択セルがオンしやすく、パス電圧もＦＧ型の例えば半分程度で済む。したがって、当該非選択セルのディスターブマージンがＦＧ型に比べ改善される。
【００５４】
また、本実施形態で行なうバンド間トンネル電流起因のホットホール注入は、その注入効率が１０−３程度と良好であり、１ｎＡ以下の低電流で２０μｓ以下の高速動作が可能となる。
また、ＯＮＯ膜のボトム絶縁膜を４ｎｍ程度に厚膜化することが可能であるため、データ保持特性も改善され、１０年保証が容易となる。
【００５５】
最後に、ゲート長８０ｎｍのデバイス特性を測定したので、その説明を行う。図５にメモリトランジスタの、ゲート電圧Ｖｇとソース・ドレイン間電圧Ｖｓｄとを変化させた場合の消去特性を示した。図５の横軸に、印加した消去パルスの発生時間（単位：μｓ）を示し、縦軸に、閾値電圧値（単位：Ｖ）を示す。
図５より、ゲート電圧Ｖｇが−６Ｖ，ソース・ドレイン間電圧Ｖｓｄが６Ｖ、ウェル電位が０Ｖの場合、消去時間２０μｓで閾値電圧が十分（２Ｖ近く）低下していることが分かる。なお、消去前に行った書き込み条件は０．３ｍｓ、１２Ｖであった。
【００５６】
図６に、消去セルでのゲート電流および基板電流のドレイン電圧依存性を示す。この図６は、ドレイン電圧を高くしていったときに、ゲート幅１μｍあたりのゲート電流Ｉｇおよび基板電流（以下、ウェル電流という）Ｉｓｕｂの変化を表している。
バンド間トンネル電流起因のホットホールは、電荷蓄積手段に捕獲され以外では、基板側に流れてウェル電流を増大させ、あるいは電荷蓄積手段から更に上方のゲート電極にまで達しゲート電流となることが懸念される。しかし、この測定結果より、懸念されたウェル電流Ｉｓｕｂはセル当たり２ｎＡ／μｍであり、読み出し電流に比べ十分低く抑えられていることが確認された。また、ゲート電流Ｉｇは無視できるほど小さいことも分った。
【００５７】
図７に、本実施形態に係るバンド間トンネル電流起因のホットホール注入消去の消去特性を、チャネル全面から電子を引き抜いてダイレクトトンネリングによりホールを注入する消去方法の消去特性と比較して示す。
この図７より、本実施形態の消去方法のほうが数桁もの大幅な高速化が可能なことが分る。この高速消去の採用により、従来のブロック一括消去だけでなく、従来では難しかったワード線ごとの消去も可能となる。
【００５８】
図８に、ソース・ドレイン不純物領域の逆方向バイアス印加時の電流電圧特性を示す。
この逆方向電流の最大値は、ウェル電流の許容値から推定するとゲート幅１μｍ当たり２０ｎＡ以下にする必要がある。この測定結果から、ソース・ドレイン不純物領域Ｓ／Ｄの接合耐圧が約７Ｖ以上あり、接合に６Ｖを印加することは十分可能であることが分かった。
【００５９】
また、ゲート電圧１．５Ｖでのリードディスターブ特性も評価したが、３×１０８ｓｅｃ以上時間経過後でも読み出しが可能であることが分かった。
【００６０】
図９に、データ書き換え特性を示した。
書き込み条件は０．３ｍｓ、１２Ｖであり、消去条件は２０μｓ，−６Ｖ／６Ｖである。この図より、書き換え回数１０万回後でも十分な閾値電圧差が得られていることが分かった。
また、データ保持特性は１×１０５回のデータ書換え後で８５℃、１０年を満足した。
【００６１】
以上より、ゲート長８０ｎｍのＭＯＮＯＳ型不揮発性メモリトランジスタとして十分な特性が得られていることを確かめることができた。
なお、種々の特性値の良好さから、ゲート長が７０ｎｍのＭＯＮＯＳ型不揮発性メモリについても、本技術が適用可能であるといえる。
【００６２】
［第２実施形態］
本実施形態は、メモリトランジスタの電荷蓄積手段としてメモリゲート誘電体膜中に埋め込まれ互いに絶縁分離された多数のナノ結晶を用いた不揮発性半導体記憶装置（以下、ナノ結晶型という）について示す。
本実施形態において、例えばＳｉからなり粒径がナノメータ（ｎｍ）オーダのナノ結晶が、“平面的に離散化された電荷蓄積手段”に該当する。このナノ結晶は、粒径が１０ナノメータ以下であることが好適である。
【００６３】
図１０は、このナノ結晶型メモリトランジスタの素子構造を示す断面図である。
本実施形態のナノ結晶型不揮発性メモリが、第１実施形態と異なるのは、本実施形態のメモリゲート誘電体膜４０が、窒化膜等の電荷蓄積膜ＣＨＳとトップ誘電体膜ＴＯＰに代えて、ボトム誘電体膜ＢＴＭ上の電荷蓄積手段としてのＳｉナノ結晶４２と、その上の酸化膜４４とがゲート電極（ワード線ＷＬ）との間に形成されていることである。
その他の構成、即ちＰウェルＷ、ソース・ドレイン不純物領域Ｓ／Ｄ、チャネル形成領域ＣＨ、ボトム誘電体膜ＢＴＭ、ゲート電極を兼ねるワード線ＷＬは、第１実施形態と同様である。
【００６４】
ナノ結晶４２は、例えばシリコンからなり、そのサイズ（直径）が例えば４．０ｎｍ程度であり、個々のＳｉナノ結晶同士が酸化膜４４で空間的に、例えば４ｎｍ程度の間隔で分離されている。本例におけるボトム誘電体膜ＢＴＭは、電荷蓄積手段（Ｓｉナノ結晶４２）が基板側に近いこととの関係で、第１実施形態よりやや厚く、使用用途に応じて２．６ｎｍから５．０ｎｍまでの範囲内で膜厚を適宜選択できる。ここでは、４．０ｎｍ程度の膜厚とした。
【００６５】
このような構成のメモリトランジスタの製造では、ボトム誘電体膜ＢＴＭの成膜後、例えばプラズマＣＶＤ法でボトム誘電体膜ＢＴＭの上に、複数のＳｉナノ結晶４２を形成する。また、酸化膜４４を、例えば７ｎｍほど低圧ＣＶＤ（ＬＰ−ＣＶＤ）により成膜し、Ｓｉナノ結晶４２を埋め込む。このＬＰ−ＣＶＤでは、原料ガスがＤＣＳとＮ２Ｏの混合ガス、基板温度が例えば７００℃とする。この時、Ｓｉナノ結晶４２を埋め込んだ、酸化膜４４表面が平坦化される。平坦化が不十分な場合は、新たに平坦化プロセス（例えばＣＭＰ等）を行うとよい。
その後は、ゲート電極材の成膜、電極加工等を経て、当該ナノ結晶型メモリトランジスタを完成させる。
【００６６】
このように形成されたＳｉナノ結晶４２は、平面方向に離散化されたキャリアトラップとして機能する。そのトラップレベルは、周囲の酸化シリコンとのバンド不連続値で推定可能で、その推定値では約３．１ｅＶ程度とされる。この大きさの個々のＳｉナノ結晶４２は、数個の注入電子を保持できる。なお、Ｓｉナノ結晶４２を更に小さくして、これに単一電子を保持させてもよい。
【００６７】
メモリセルアレイの基本構成を示す回路図（図１）、断面図（図２）は、上記メモリゲート誘電体膜の構成を除くと、本実施形態においても適用される。
また、書き込み、消去および読み出しの動作の基本も第１実施形態と同様である。
このような構成のＳｉナノ結晶型不揮発性メモリについて、ホットホール注入による高速消去、モディファイドＦＮトンネリングによる高速書き込みオペレーションが同様にできることを確認した。また、第１実施形態と同様の利点、すなわち電荷蓄積手段が離散化されていることにより動作が安定し、かつ誤動作しにくいこと、および、消去時に非選択ＮＡＮＤ列に印加するパス電圧が低減でき、これによってディスターブが防止される利点がある。
また、信頼性についても、第１実施形態と同等な信頼性が得られることを確認した。
【００６８】
［第３実施形態］
本実施形態は、フローティングゲートを微細に分割して離散化したメモリゲート誘電体膜構造のメモリトランジスタを、ＳＯＩ基板に形成した場合である。
【００６９】
本実施形態は、メモリトランジスタの電荷蓄積手段として絶縁膜中に埋め込まれ互いに分離した多数の微細分割型フローティングゲートを用いた不揮発性半導体記憶装置（以下、微細分割ＦＧ型という）に関する。
【００７０】
図１１は、この微細分割ＦＧ型メモリトランジスタの素子構造を示す断面図である。
本実施形態の微細分割ＦＧ型不揮発性メモリが、先の第１実施形態と異なるのは、メモリトランジスタがＳＯＩ基板に形成されていることと、本実施形態のメモリゲート誘電体膜５０が、窒化膜等の電荷蓄積膜ＣＨＳとトップ誘電体膜ＴＯＰに代えて、ボトム誘電体膜ＢＴＭ上の電荷蓄積手段としての微細分割型フローティングゲート５２と、その上の酸化膜５４とが、ゲート電極（ワード線ＷＬ）との間に形成されていることである。
その他の構成のうち、ボトム誘電体膜ＢＴＭ、ワード線ＷＬは、第１実施形態と同様である。
この微細分割型フローティングゲート５２は、先の第２実施形態のＳｉナノ結晶４２とともに本発明でいう“小粒径導電体”の具体例に該当する。
【００７１】
ＳＯＩ基板としては、酸素イオンをシリコン基板に高濃度にイオン注入し基板表面より深い箇所に埋込酸化膜を形成したＳＩＭＯＸ（Separation by Implanted Oxygen）基板や、一方のシリコン基板表面に酸化膜を形成し他の基板と張り合わせた張り合せ基板などが用いられる。このような方法によって形成され図１１に示したＳＯＩ基板は、半導体基板ＳＵＢ、分離酸化膜５８およびシリコン層６０とから構成され、シリコン層６０内に、チャネル形成領域ＣＨ，２つのソース・ドレイン不純物領域Ｓ／Ｄが設けられている。
なお、半導体基板ＳＵＢに代えて、ガラス基板、プラスチック基板、サファイア基板等を用いてもよい。
【００７２】
微細分割型フローティングゲート５２は、通常のＦＧ型のフローティングゲートを、その高さが例えば５．０ｎｍ程度で、直径が例えば８ｎｍまでの微細なポリＳｉドットに加工したものである。
本例におけるボトム誘電体膜ＢＴＭは、第１実施形態よりやや厚いが、通常のＦＧ型に比べると格段に薄く形成され、使用用途に応じて２．５ｎｍから４．０ｎｍまでの範囲内で適宜選択できる。ここでは、最も薄い２．５ｎｍの膜厚とした。
【００７３】
このような構成のメモリトランジスタの製造では、ＳＯＩ基板上にボトム誘電体膜ＢＴＭを成膜した後、例えばＬＰ−ＣＶＤ法で、ボトム誘電体膜ＢＴＭの上にポリシリコン膜（最終膜厚：５ｎｍ）を成膜する。このＬＰ−ＣＶＤでは、原料ガスがＤＣＳとアンモニアの混合ガス、基板温度が例えば６５０℃とする。つぎに、例えば電子ビーム露光法を用いて、ポリシリコン膜を直径が例えば８ｎｍまでの微細なポリＳｉドットに加工する。このポリＳｉドットは、微細分割型フローティングゲート５２（電荷蓄積手段）として機能する。その後、微細分割型フローティングゲート５２を埋め込むかたちで、酸化膜５４を、例えば９ｎｍほどＬＰ−ＣＶＤにより成膜する。このＬＰ−ＣＶＤでは、原料ガスがＤＣＳとＮ２Ｏの混合ガス、基板温度が例えば７００℃とする。この時、微細分割型フローティングゲート５２は酸化膜５４に埋め込まれ、酸化膜５４表面が平坦化される。平坦化が不十分な場合は、新たに平坦化プロセス（例えばＣＭＰ等）を行うとよい。その後、ゲート電極（ワード線ＷＬ）を成膜し、ゲート積層膜を一括してパターンニングする工程を経て、当該微細分割ＦＧ型メモリトランジスタを完成させる。
【００７４】
このようにＳＯＩ基板を用い、フローティングゲートが微細に分割されることについては、素子を試作して特性を評価した結果、予想通りの良好な特性を確認した。
本実施形態の場合も、ホットホール注入による高速消去、モディファイドＦＮトンネリングによる高速書き込みオペレーションが同様にできることを確認した。また、第１実施形態と同様の利点、すなわち電荷蓄積手段が離散化されていることにより動作が安定し、かつ誤動作しにくいこと、および、消去時に非選択ＮＡＮＤ列に印加するパス電圧が低減でき、これによってディスターブが防止される利点がある。
また、信頼性についても、第１実施形態と同等な信頼性が得られることを確認した。
【００７５】
【発明の効果】
本発明に係る不揮発性半導体メモリ装置およびその電荷注入方法によれば、ＦＧ型を微細化した場合に顕著な電位干渉の問題を解消したＮＡＮＤ型の不揮発性半導体メモリ装置に好適な電荷注入方法（書き込み又は消去方法）と、その実施のための構成を有した不揮発性半導体メモリ装置を提供できる。
【図面の簡単な説明】
【図１】本発明の実施形態に係る不揮発性メモリのメモリセルアレイの基本構成を示す回路図である。
【図２】実施形態に係るメモリセルアレイにおいて、図１の第１のＮＡＮＤ列の列方向の断面図である。
【図３】実施形態に係るメモリセルの書き込み動作の説明図である。
【図４】実施形態に係るメモリセルの消去動作の説明図である。
【図５】第１実施形態に係るメモリトランジスタの消去特性を示すグラフである。
【図６】第１実施形態に係るメモリセルアレイにおいて、消去セルでのゲート電流およびウェル電流のドレイン電圧依存性を示すグラフである。
【図７】第１実施形態に係るバンド間トンネル電流起因のホットホール注入消去の消去特性を、チャネル全面から電子を引き抜いてダイレクトトンネリングによるホールを注入する消去方法の消去特性と比較して示すグラフである。
【図８】第１実施形態に係るメモリトランジスタにおいて、ソース・ドレイン不純物領域の逆方向バイアス印加時の電流電圧特性を示すグラフである。
【図９】第１実施形態に係るメモリトランジスタのデータ書き換え特性を示すグラフである。
【図１０】本発明の第２の実施形態に係るナノ結晶型メモリトランジスタの素子構造を示す断面図である。
【図１１】本発明の第３実施形態に係る微細分割ＦＧ型メモリトランジスタの素子構造を示す断面図である。
【図１２】従来の課題を説明するために用いたＦＧ型メモリセルアレイの斜視図である。
【符号の説明】
１…メモリセルアレイ、４０…メモリゲート誘電体膜、４２…ナノ結晶、４４…酸化膜、５０…メモリゲート絶縁膜、５２…微細分割型フローティングゲート、５４…酸化膜、５８…分離酸化膜、６０…シリコン層、ＢＣ…ビットコンタクト、ＢＬａ，ＢＬｂ…ビット線、ＢＴＭ…ボトム誘電体膜、ＣＨ…チャネル形成領域、ＣＨＳ…電荷蓄積膜、ＤＲ…ドレイン不純物領域、ＧＤ…ゲート誘電体膜、Ｉｇ…ゲート電流、ＩＮＴ…層間絶縁膜、Ｉｓｕｂ…ウェル電流、Ｍ１１ａ等…メモリトランジスタ、ＭＧＤ…メモリゲート誘電体膜、Ｓ／Ｄ…ソース・ドレイン不純物領域、Ｓ１１ａ等…セレクトトランジスタ、ＳＧ１１等…ビット線選択信号線、ＳＧ１２等…ソース線選択信号線、ＳＬ…ソース線、ＳＲ…ソース不純物領域、ＳＵＢ…半導体基板、ＴＯＰ…トップ誘電体膜、ＶＣＣ…電源電圧、Ｖｅｒａｓｅ…消去ゲート電圧、Ｖｐａｓｓ…パス電圧、Ｖｐｇｍ…プログラム電圧、Ｖthst1…閾値電圧、Ｗ…Ｐウェル、ＷＬ，ＷＬ１１等…ワード線
【発明の属する技術分野】
本発明は、いわゆるＮＡＮＤ型のメモリセルアレイを有し、当該メモリセルアレイを構成するメモリトランジスタのチャネルが形成される半導体とゲート電極との間に、内部に平面的に離散化された電荷蓄積手段を有する積層膜が形成された不揮発性半導体メモリ装置と、その電荷注入方法とに関する。
【０００２】
【従来の技術】
現在、フローティングゲートを有する一括消去型の不揮発性半導体メモリ（フラッシュメモリ）では、多くの種類のメモリセル方式が提案されているが、その中でセルサイズが小さく大容量化が可能なセル方式として、ＮＡＮＤ型が知られている。
ＮＡＮＤ型フラッシュメモリは、複数のメモリトランジスタを直列接続してＮＡＮＤ列と称されるメモリブロックを構成する。また、たとえば列方向に隣接する２個のＮＡＮＤ列で１個のビットコンタクトおよびソース線を共有することにより、１ビットあたりの実効的なセル面積の縮小を可能としている。
【０００３】
一般的なＮＡＮＤ型フラッシュメモリにおいて、その消去動作時に、選択ＮＡＮＤ列の全ワード線に０Ｖ、非選択ＮＡＮＤ列の全ワード線および基板に高電圧（例えば、２０Ｖ）を印加する。
その結果、選択ＮＡＮＤ列のメモリトランジスタのみ、フローティングゲートから基板に電子がＦＮトンネリングにより引き抜かれて、メモリトランジスタの閾値電圧は負方向にシフトして、例えば−３Ｖ程度になる。
【０００４】
一方、データのプログラム動作は、選択するワード線に接続されたメモリトランジスタ一括に、いわゆるページ単位で行われ、選択するワード線に高電圧（例えば、１８Ｖ）を、プログラム（“１”データを記憶）すべきメモリトランジスタが接続されたビット線に０Ｖ、プログラムを禁止（“０”データを保持）すべきメモリトランジスタが接続されたビット線に中間電位（例えば、９Ｖ）を印加する。
その結果、プログラムすべき選択メモリトランジスタのみ、フローティングゲート中に電子がＦＮトンネリングにより注入されて、選択メモリトランジスタの閾値電圧は正方向にシフトして、例えば２Ｖ程度になる。
【０００５】
かかるＮＡＮＤ型フラッシュメモリにおいては、データのプログラムおよび消去の何れもＦＮ（Fowler Nordheim）トンネル電流により行うため、動作電流をチップ内昇圧回路から供給することが比較的に容易であり、単一電源で動作させ易いといった利点がある。
また、ページ単位で、つまり選択するワード線に接続されたメモリトランジスタ一括にデータプログラムが行われるため、当然の結果として、プログラム速度の点で優位である。
【０００６】
【発明が解決しようとする課題】
近年の画像情報の記録等の用途にフラッシュメモリの大容量化が求められ、その素子の微細化が進展している。現在、フラッシュメモリのプロセスルールが１５０ｎｍ程度まで縮小され、５１２ＭＢのメモリ容量がすでに実用化され、さらに微細化および大容量化の検討が行われている。フラッシュメモリの大容量化は、素子の微細化に加え、蓄積電荷量を細かく制御して１つのセルに２ビット以上を記憶させる多値化により推進されている。
【０００７】
ところが、隣接するメモリトランジスタ間で電荷蓄積層であるフローティングゲートＦＧの距離、またフローティングゲートＦＧとワード線との距離がさらに短くなってきた。
【０００８】
図１２に、大容量フラッシュメモリにおいて、メモリトランジスタのゲート長が１３０ｎｍ以下に微細化されたＦＧ型ＮＡＮＤメモリセルアレイの斜視図を示す。
この図に示すように、微細化の進展により、隣接するフローティングＦＧ間、あるいはフローティングゲートＦＧとワード線の電位が容量結合により干渉し、フローティングゲートＦＧの電位が変動するという問題が顕在化している。とくに、フローティングゲートＦＧとワード線との容量結合により、１０数Ｖから２０Ｖと大きな電圧のパルスが印加される選択ワード線に隣接した非選択セルのフローティングゲート電位が上昇し、このセルにも弱い書き込みがされるといった問題が生じる。
この電位干渉は、閾値の許容分布幅が小さい多値の微細化ＮＡＮＤメモリの誤書き込みを引き起こすため、特に大きな問題である。
【０００９】
本発明の目的は、上述した微細化されたＦＧ型ＮＡＮＤメモリセルアレイにおける電位干渉の問題を解決することである。そして、本発明は、この電位干渉の問題を解消したＮＡＮＤ型の不揮発性半導体メモリ装置に好適な電荷注入方法（書き込み又は消去方法）と、その実施のための構成を有した不揮発性半導体メモリ装置を提供する。
【００１０】
【課題を解決するための手段】
本発明の第１の観点に係る不揮発性半導体メモリ装置は、マトリックス状に配置された複数のメモリブロックからメモリセルアレイが構成され、上記メモリブロックの各々が、ビット線とソース線との間にそれぞれセレクトトランジスタを介して直列接続される複数のメモリトランジスタを有し、当該複数のメモリトランジスタが、第１導電型の第１半導体領域と、平面的に離散化された電荷蓄積手段を内部に含む複数の誘電体膜からなる積層膜を介して上記第１半導体領域上にそれぞれが形成され、上記複数のメモリトランジスタのゲート電極として一方向に互いに離間して配置された複数のワード線と、上記複数のワード線の離間部分に対応する上記第１半導体領域の表面部分に形成された第２導電型の複数の第２半導体領域と、を有し、データの書き込みまたは消去時に上記複数のメモリトランジスタ内で選択されたメモリトランジスタの上記電荷蓄積手段に、バンド間トンネリングに起因して発生したホットホールがソース線側とビット線側の双方の上記第２半導体領域から注入されるように、上記ビット線、上記ソース線、上記複数のワード線および上記セレクトトランジスタのゲートの各電位を制御するバイアス供給回路を有する。
【００１１】
好ましくは、上記メモリトランジスタのゲート長が、ソース線側とビット線側の双方の上記第２半導体領域からホットホールを注入したとき、ソース線側から注入されたホットホールの保持領域とビット線側から注入されたホットホールの保持領域との少なくとも一部が上記積層膜内で合体するゲート長以下である。
【００１２】
本発明の第２の観点に係る不揮発性半導体メモリ装置の電荷注入方法は、マトリックス状に配置された複数のメモリブロックからメモリセルアレイが構成され、上記メモリブロックの各々が、ビット線とソース線との間にそれぞれセレクトトランジスタを介して直列接続される複数のメモリトランジスタを有し、当該複数のメモリトランジスタが、第１導電型の第１半導体領域と、平面的に離散化された電荷蓄積手段を内部に含む複数の誘電体膜からなる積層膜を介して上記第１半導体領域上にそれぞれが形成され、上記複数のメモリトランジスタのゲート電極として一方向に互いに離間して配置された複数のワード線と、上記複数のワード線の離間部分に対応する上記第１半導体領域の表面部分に形成された第２導電型の複数の第２半導体領域と、を有する不揮発性半導体メモリ装置に対しデータの書き込みまたは消去を行う際に、上記ビット線、上記ソース線、上記複数のワード線および上記セレクトトランジスタのゲートの各電位を制御し、上記複数のメモリトランジスタ内で選択されたメモリトランジスタの上記電荷蓄積手段に、バンド間トンネリングに起因して発生したホットホールを、ソース線側とビット線側の双方の上記第２半導体領域から注入する。
【００１３】
好ましくは、上記選択されたメモリトランジスタが接続されたワード線に負電圧を印加し、その他の非選択のワード線に、上記選択されたメモリトランジスタが属するメモリブロック内の他のメモリトランジスタが導通する程度の正電圧を印加する。
また、上記バンド間トンネリングに起因して発生したホットホール注入により書き込みを行い、内部にホットホールが注入された上記積層膜に対し、チャネル全面により電子を直接トンネリングまたはＦＮトンネリングを用いて注入して消去を行う。
あるいは、上記積層膜に対し、チャネル全面により電子を直接トンネリングまたはＦＮトンネリングにより注入して書き込みを行い、当該内部に電子が注入された積層膜に対し、上記バンド間トンネリングに起因して発生したホットホールを注入して消去を行う。
【００１４】
この不揮発性半導体メモリ装置およびその電荷注入方法によれば、ＮＡＮＤ型メモリセルアレイを構成するメモリトランジスタの電荷蓄積手段が、ゲート電極とチャネルが形成される第１半導体領域との間に積層された積層膜内で平面的に離散化されている。電荷蓄積手段としては、酸化膜と窒化膜または酸化窒化膜との界面トラップまたは窒化膜等の膜内部のバルクトラップを利用した、いわゆるＭＯＮＯＳ型、ＭＮＯＳ型などがある。また、いわゆる微細結晶粒子等を電荷蓄積手段として用いてもよい。
このような離散化された電荷蓄積手段は、単一の導電層からなる従来のフローティングゲートとは異なり、近隣の他のセルの電荷蓄積手段やワード線と容量結合しない。
【００１５】
このように、ＮＡＮＤ型メモリセルアレイを離散化された電荷蓄積手段を有するメモリとランジスタから構成させた場合、動作対象の選択セルと同じメモリブロック（ＮＡＮＤ列）に属する非選択セルのディスターブを如何に防止するかが重要となる。
本発明では、このディスターブ防止を目的として、書き込み又は消去時の電荷注入方法をバンド間トンネル電流に起因して発生させたホットホール注入により行う。ＭＯＮＯＳ型等ではゲートとソースまたはドレインとの容量が比較的大きく、１０Ｖ程度の低い電圧でも、ソースまたはドレインとなる第２半導体領域が空乏化してバンドの曲がりが急峻となるため、容易にバンド間トンネル電流が発生する。このことを利用すると、第２半導体領域に付与する電圧を正電圧とすることができる。
【００１６】
一方、ＦＧ型の書き込みには２０Ｖに近い高い電圧が必要なので、基板側の電位を上げることができず、通常、基板側のＮＡＮＤチャネルには０Ｖか負電圧をビット線から供給する。このため、ゲート電位だけで非選択セルに反転層を形成する必要があり、その電圧（パス電圧）が通常、例えば１０Ｖ程度と高くなる。
【００１７】
これに対し、本発明ではＮＡＮＤチャネルにはドレインから正電圧が供給できるため非選択セルがオンしやすく、パス電圧もＦＧ型の例えば半分程度で済む。したがって、特に当該非選択セルのディスターブマージンがＦＧ型に比べ改善される。
【００１８】
【発明の実施の形態】
［第１実施形態］
図１は、本実施形態に係る不揮発性半導体メモリ装置（以下、不揮発性メモリ）のメモリセルアレイの基本構成を示す回路図である。
図１において、メモリセルアレイ１の基本構成としてＮＡＮＤ列が繰り返し配置されている。図１では４つのＮＡＮＤ列が示されている。
第１のＮＡＮＤ列は、セレクトトランジスタＳ１１ａ，Ｓ１２ａと、メモリトランジスタＭ１１ａ〜Ｍ１ｎａから構成されている。同様に、第２のＮＡＮＤ列は、セレクトトランジスタＳ１１ｂ，Ｓ１２ｂと、メモリトランジスタＭ１１ｂ〜Ｍ１ｎｂから構成されている。第３のＮＡＮＤ列は、第１のＮＡＮＤ列に直列接続され、セレクトトランジスタＳ２１ａ，Ｓ２２ａと、メモリトランジスタＭ２１ａ，…から構成されている。同様に、第４のＮＡＮＤ列は、第２のＮＡＮＤ列に直列接続され、セレクトトランジスタＳ２１ｂ，Ｓ２２ｂと、メモリトランジスタＭ２１ｂ，…から構成されている。
【００１９】
第１のＮＡＮＤ列内において、メモリトランジスタＭ１１ａ〜Ｍ１ｎａは、ドレインがビット線ＢＬａに接続されたセレクトトランジスタＳ１１ａのソースと、ソースがソース線ＳＬに接続されたセレクトトランジスタＳ１２ａのドレインとの間に、ｎ個（通常、８または１６個）直列接続されている。同様に、第２のＮＡＮＤ列内において、メモリトランジスタＭ１１ｂ〜Ｍ１ｎｂは、ドレインがビット線ＢＬｂに接続されたセレクトトランジスタＳ１１ｂのソースと、ソースがソース線ＳＬに接続されたセレクトトランジスタＳ１２ｂのドレインとの間に、ｎ個直列接続されている。
【００２０】
第３のＮＡＮＤ列は、第１のＮＡＮＤ列と直列接続されている。すなわち、第３のＮＡＮＤ列内において、メモリトランジスタＭ２１ａ，…は、第１のＮＡＮＤ列と共有したビットコンタクトＢＣを介してドレインがビット線ＢＬａに接続されたセレクトトランジスタＳ２１ａのソースと、ソースがソース線ＳＬに接続されたセレクトトランジスタＳ２２ａのドレインとの間に、ｎ個直列接続されている。
同様に、第４のＮＡＮＤ列は、第２のＮＡＮＤ列と直列接続されている。すなわち、第４のＮＡＮＤ列内において、メモリトランジスタＭ２１ｂ，…は、第２のＮＡＮＤ列と共有したビットコンタクトＢＣを介してドレインがビット線ＢＬｂに接続されたセレクトトランジスタＳ２１ｂと、ソースがソース線ＳＬに接続されたセレクトトランジスタＳ２２ｂのドレインとの間に、ｎ個直列接続されている。
【００２１】
行方向に隣接するセレクトトランジスタＳ１１ａおよびＳ１１ｂは、ともにビット線選択信号線ＳＧ１１により制御され、セレクトトランジスタＳ１２ａおよびＳ１２ｂはともにソース線選択信号線ＳＧ１２により制御される。同様に、セレクトトランジスタＳ２１ａおよびＳ２１ｂは、ともにビット線選択信号線ＳＧ２１により制御され、セレクトトランジスタＳ２２ａおよびＳ２２ｂはともにソース線選択信号線ＳＧ２２により制御される。
また、メモリトランジスタＭ１１ａとＭ１１ｂ，Ｍ１２ａとＭ１２ｂ，Ｍ１３ａとＭ１３ｂ，…，Ｍ１ｎａとＭ１ｎｂは、それぞれワード線ＷＬ１１，ＷＬ１２，ＷＬ１３，…，ＷＬ１ｎにより制御される。同様に、メモリトランジスタＭ２１ａとＭ２１ｂは、ワード線ＷＬ２１により制御される。
【００２２】
図２は、図１の第１のＮＡＮＤ列の列方向の断面図である。
このように相互接続される各ストリングにおいて、図２の断面に示すように、例えばＮ型の半導体基板ＳＵＢ内の表面側に、例えばＰ型のウェル（Ｐウェル）Ｗが形成され、当該ＰウェルＷの表面側にトランジスタ列が配置させている。
【００２３】
メモリトランジスタＭ１１ａ〜Ｍ１ｎａは、そのＰウェルＷ上に、複数の誘電体膜を積層させてなるメモリゲート誘電体膜ＭＧＤを有する。また、メモリゲート誘電体膜ＭＧＤ上にワード線ＷＬ１１〜ＷＬ１ｎが積層されている。ワード線ＷＬ１１〜ＷＬ１ｎは、一般に、Ｐ型またはＮ型の不純物が高濃度に導入されたドープド多結晶珪素、ドープド非晶質珪素、または、これらの何れかと高融点金属シリサイドとの積層膜からなる。
【００２４】
ワード線間下方のＰウェルＷ表面部分に、Ｎ型の不純物が導入されてソース・ドレイン不純物領域Ｓ／Ｄが形成されている。
なお、ソース・ドレイン不純物領域Ｓ／Ｄは、逆導電型の不純物を高濃度にＰウェルＷに導入することにより形成された導電率が高い領域であり、種々の形態がある。図では省略されているが、ソース・ドレイン不純物領域Ｓ／Ｄの列方向両側端部に、ＬＤＤ(Lightly Doped Drain)と称する低濃度不純物領域を具備させてもよい。
【００２５】
セレクトトランジスタＳ１１ａ，Ｓ１２ａ等は、通常のＭＯＳＦＥＴで構成される。したがって、そのゲート誘電体膜ＧＤは、例えば二酸化珪素からなる単層膜のみで構成されている。セレクトトランジスタＳ１１ａ，Ｓ１２ａの各ゲート電極層は、それぞれビット線選択信号線ＳＧ１１，ソース線選択信号線ＳＧ１２を構成する。
【００２６】
これらセレクトトランジスタおよびメモリトランジスタ上に、例えば二酸化珪素などからなる層間絶縁膜ＩＮＴが厚く堆積されている。
ビット線選択信号線ＳＧ１１と、ビット方向に隣接する第３のＮＡＮＤ列のビット線選択信号線ＳＧ２１との間のＰウェルＷの表面部分に、Ｎ型不純物が高濃度に添加されたドレイン不純物領域ＤＲが形成されている。ビットコンタクトＢＣが、このドレイン不純物領域ＤＲ上に形成されている。ビットコンタクトＢＣは、層間絶縁膜ＩＮＴに開孔されたコンタクト孔内を、例えばＴｉ／ＴｉＮ等の密着層を介在させてＷ等の金属プラグで埋め込むことにより形成されている。
層間絶縁膜ＩＮＴ上には、ビットコンタクトＢＣに接するビット線ＢＬａが形成されている。ビット線ＢＬａは、例えば、Ａｌ等の主配線層の上下を、反射防止層（又は保護層）とバリアメタルで挟んだ３層構造から構成させることができる。
【００２７】
一方、ソース線選択信号線ＳＧ１２と、ビット方向に隣接する他のＮＡＮＤ列のソース線選択信号線との間のＰウェルＷの表面部分に、Ｎ型不純物が高濃度に添加されたソース不純物領域ＳＲが形成されている。このソース不純物領域ＳＲにより、ソース線ＳＬが構成されている。なお、ソース線ＳＬは、上層の配線層から構成してもよい。
【００２８】
本実施形態では、電荷蓄積手段が平面的に離散化された不揮発性メモリトランジスタとして、ゲート電極とチャネル形成領域との間の積層膜（ゲート絶縁膜）がＯＮＯ(Oxide-Nitride-Oxide)膜からなるＭＯＮＯＳ型が用いられている。
【００２９】
ここで“チャネル形成領域”とは、ソース・ドレイン不純物領域Ｓ／Ｄ間に挟まれ、上方のワード線の印加電圧により、その表面側内部に電子または正孔が導電するチャネルが形成される半導体領域（Ｐウェル内の表面領域）をいう。
また“電荷蓄積手段”とは、ゲート絶縁膜内に形成され、そのゲート絶縁膜上のゲート電極への印加電圧に応じて基板側との間で電荷をやり取りし、電荷を保持する電荷保持媒体をいう。
本実施形態において“平面的に離散化された電荷蓄積手段”とは、ＯＮＯ膜の窒化膜バルクのキャリアトラップ、或いは酸化膜と窒化膜界面付近に形成された深いキャリアトラップをいう。なお、従来のフローティングゲート型では電荷蓄積手段がポリシリコンにより構成され連続的になっており、この点で本実施形態と大きく異なる。
【００３０】
本実施形態におけるメモリゲート誘電体膜ＭＧＤは、下層から順に、ボトム誘電体膜ＢＴＭ，電荷蓄積膜ＣＨＳ，トップ誘電体膜ＴＯＰから構成されている。ボトム誘電体膜ＢＴＭは、例えば熱酸化により形成された二酸化珪素（ＳｉＯ２）からなり、その内部の電荷伝導がＦＮトンネリング、直接トンネリング等により行われる。このＭＯＮＯＳ型では、実質的にボトム誘電体膜ＢＴＭと電荷蓄積膜ＣＨＳ間の三角ポテンシャルの部分を電荷がトンネル注入されるため、その書き込みメカニズムはモディファイドＦＮ(Modified Fowler Nordheim)トンネリングを利用して行われる。
ボトム誘電体膜ＢＴＭの膜厚は、使用用途に応じて２．５ｎｍから６．０ｎｍの範囲内で決めることができ、ここでは３．５ｎｍに設定されている。なお、ボトム誘電体膜ＢＴＭの少なくとも表面部に、熱窒化処理によりされ窒化酸化層を薄く形成してもよい。
【００３１】
電荷蓄積膜ＣＨＳは、例えば８．０ｎｍの窒化珪素（ＳｉｘＮｙ（０＜ｘ＜１，０＜ｙ＜１））膜から構成されている。この電荷蓄積膜ＣＨＳは、たとえば減圧ＣＶＤ（ＬＰ−ＣＶＤ）により作製され、膜中にキャリアトラップが多く含まれ、プールフレンケル型（ＰＦ型）の電気伝導特性を示す。
トップ誘電体膜ＴＯＰは、電荷蓄積膜ＣＨＳとの界面近傍に深いキャリアトラップを高密度に形成する必要があり、このため、例えば成膜後の窒化膜等を熱酸化して形成される。また、トップ誘電体膜ＴＯＰをＨＴＯ（High Temperature chemical vapor deposited Oxide)法により形成したＳｉＯ２膜としてもよい。トップ誘電体膜ＴＯＰがＣＶＤで形成された場合は熱処理によりこのトラップが形成される。トップ誘電体膜ＴＯＰの膜厚は、ゲート電極（ワード線）からのホールの注入を有効に阻止してデータ書き換え可能な回数の低下防止を図るために、最低でも３．０ｎｍ、好ましくは３．５ｎｍ以上が必要である。
【００３２】
このＮＡＮＤ列の製造においては、まず、用意した半導体基板ＳＵＢに対し、不図示の素子分離領域およびＰウェルＷを形成した後に、メモリトランジスタのゲートしきい値電圧調整用のイオン注入等を必要に応じて行う。
【００３３】
つぎに、ＰウェルＷ上にメモリゲート誘電体膜ＭＧＤを成膜する。
具体的に、たとえば、短時間高温熱処理法（ＲＴＯ法）により１０００℃，１０ｓｅｃの熱処理を行い、二酸化珪素膜（ボトム誘電体膜ＢＴＭ）を形成する。つぎに、ボトム誘電体膜ＢＴＭ上にＬＰ−ＣＶＤ法により窒化珪素膜（電荷蓄積膜ＣＨＳ）を、最終膜厚が８ｎｍとなるように、これより厚めに堆積する。このＣＶＤは、たとえば、ジクロロシラン（ＤＣＳ）とアンモニアを混合したガスを用い、基板温度６５０℃で行う。
形成した窒化珪素膜表面を熱酸化法により酸化して、たとえば３．５ｎｍの酸化シリコン膜（トップ誘電体膜ＴＯＰ）を形成する。この熱酸化は、たとえばＨ２Ｏ雰囲気にした炉内の温度を９５０℃に保った状態で４０分程度行う。これにより、トラップレベル（窒化珪素膜の伝導帯からのエネルギー差）が２．０ｅＶ以下の程度の深いキャリアトラップが約１〜２×１０１３／ｃｍ２の密度で形成される。また、電荷蓄積膜ＣＨＳを構成する窒化珪素膜が１ｎｍに対し熱酸化シリコン膜（トップ誘電体膜ＴＯＰ）が１．５ｎｍ形成され、この割合で下地の窒化珪素膜厚が減少し、電荷蓄積膜ＣＨＳの最終膜厚が８ｎｍとなる。
【００３４】
必要に応じて、メモリトランジスタ列以外の部分で３層構造のメモリゲート誘電体膜ＭＧＤを除去し、セレクトトランジスタのゲート誘電体膜ＧＤとなる酸化珪素膜を数ｎｍほど熱酸化により形成する。この場合、メモリゲート誘電体膜ＭＧＤを保護するために、後で選択的に除去可能な材料の膜をメモリゲート誘電体膜ＭＧＤ上に形成しておくことが望ましい。なお、セレクトトランジスタには電荷注入が起こるほど高い電界がかからないので、セレクトトランジスタのゲート誘電体膜ＧＤを、メモリゲート誘電体膜ＭＧＤと同じ構造することもできる。この場合、このメモリゲート誘電体膜ＭＧＤの除去工程は不要である。
【００３５】
ワード線となる導電膜を積層させる。そして、導電膜、および、その下のメモリゲート誘電体膜ＭＧＤ（およびゲート誘電体膜ＧＤ）を一括してパターンニングする。これにより、ワード線ＷＬ１１，ＷＬ１２，ＷＬ１３，…ＷＬ１ｎ、ビット線選択信号線ＳＧ１１およびソース線選択信号線ＳＧ１２等が同時に形成される。
【００３６】
これら行方向に長い平行ストライプ状の配線を形成した状態で、配線間のウェル表面にＮ型不純物をイオン注入し、アニールを行う。これにより、ワード線間およびワード線とセレクトトランジスタのゲートとの間に、ソース・ドレイン不純物領域Ｓ／Ｄが形成され、さらに、セレクトトランジスタのゲート間にドレイン不純物領域ＤＲあるいはソース不純物領域ＳＲ（ソース線ＳＬ）が形成される。
以上の工程を経て、例えば１６個のメモリトランジスタを含むＮＡＮＤ列が行方向に１２８個並んで形成される。行方向に一列に並ぶ各行のトランジスタ群により、１つの書き換え単位（ページ）が構成される。通常、１ページは、例えば１２８個のセルで構成される。
【００３７】
メモリトランジスタおよびセレクトトランジスタを埋め込んで、例えば二酸化珪素からなる層間絶縁膜ＩＮＴを厚くＣＶＤし、この層間絶縁膜ＩＮＴにビットコンタクト用の開口部を形成する。この開口部はドレイン不純物領域ＤＲ上で開口している。開口部を完全に埋め込むように、プラグ材料、例えばタングステンを堆積し、これを全面でエッチバックしてプラグ材料を層間絶縁膜ＩＮＴ上で分離する。これにより、ドレイン不純物領域ＤＲ上に接続したプラグからなるビットコンタクトＢＣが、層間絶縁膜ＩＮＴ内に埋め込まれて形成される。
その後、ビットコンタクトＢＣ上に接続したビット線ＢＬａ等を層間絶縁膜ＩＮＴ上に形成した後、さらに必要なら、他の層間絶縁膜や上層配線を形成し、最後にオーバーコート成膜とパッド開口工程等を経て、当該不揮発性メモリセルアレイを完成させる。
【００３８】
なお、メモリセルアレイの周辺回路としては、特に図示しないが、ローデコーダ（ワード線駆動回路を含む）、カラムデコーダ、ローおよびカラムバッファ、書き込みデータおよび読み出しデータが一時保持されるデータラッチ回路群、カラム選択回路、読み出し回路（センスアンプ）および電源回路等を有している。このうち、電源回路は、選択したワード線にワード線駆動回路を介して供給する所定電圧を発生させ、選択したビット線やソース線にカラム選択回路を介して供給する所定電圧を発生させ、また、ＰウェルＷに供給する所定電圧を発生させる。電源回路および電圧供給に関係する各種選択回路等は、本発明における“バイアス供給回路”を構成する。
【００３９】
メモリセルの動作について説明する。
図３は書き込み動作の説明図、図４は消去動作の説明図である。なお、以下の説明では、図１に示す選択セルＳを動作対象とし、非選択セルＡ〜Ｃへの誤動作防止についても説明する。
書きこみでは、選択セルが接続されたワード線ＷＬ１２に所定のプログラム電圧Ｖｐｇｍとして例えば１２Ｖを印加し、他の全てのワード線（非選択ワード線）ＷＬ１１，ＷＬ１３〜ＷＬ１ｎにプログラム電圧Ｖｐｇｍより十分低いがメモリセルがオンする程度のパス電圧Ｖｐａｓｓ、例えば５Ｖを印加する。選択列のビット線ＢＬａに０Ｖ、非選択列のビット線ＢＬｂ等に５Ｖを印加する。また、ソース線ＳＬおよびＰウェルＷは基準電位０Ｖで保持する。この状態で、ビット線選択信号線ＳＧ１１に電源電圧ＶＣＣを印加して、全てのビット線側のセレクトトランジスタＳ１１ａ，Ｓ１１ｂ，…をオンさせる。一方、ソース線側のセレクトトランジスタＳ１２ａ，１２ｂ，…は、そのゲートにソース線選択信号線ＳＧ１２を介して０Ｖを印加しオフさせる。
【００４０】
この書き込み条件下、ゲートとチャネル形成領域間に約１２Ｖの高い電圧が印加された選択セルＳのみ、モディファイドファウラーノルドハイム（ＭＦＮ）機構によりチャネル全面から電子が電荷蓄積手段（キャリアトラップ）に注入される。これにより、選択セルＳの閾値電圧が増加する。なお、選択セルに電子注入を行わないときは、ビット線ＢＬａの印加電圧を非選択ビット線と同じ５Ｖとする。この非選択の場合、選択セルＳのゲートとチャネル形成領域には７Ｖ程度の電圧しかかからないので、電子注入は行われない。
【００４１】
非選択のＮＡＮＤ列においても、ソース線選択線ＳＧ１２の電圧は０Ｖなのでソース線側のセレクトトランジスタＳ１２ｂはカットオフしているが、ビット線側のセレクトトランジスタＳ１１ｂは、そのゲートにビット線選択線ＳＧ１１を介して電源電圧ＶＣＣが印加されて導通状態となっている。この導通状態のセレクトトランジスタＳ１１ｂにビット線ＢＬｂの電圧（５Ｖ）が伝わり始め、そのチャネル部が、ゲート印加電圧（電源電圧ＶＣＣ）から当該セレクトトランジスタＳ１１ｂの閾値電圧Ｖthst1を差し引いた電圧値（ＶＣＣ−Ｖthst1）まで充電されると、このセレクトトランジスタＳ１１ｂがカットオフする。したがって、非選択のＮＡＮＤ列のチャネル部がビット線ＢＬｂから切り離されてフローティング状態になり、以後は、当該チャネル部電位がゲート印加電圧との容量カップリングにより自動的に昇圧（セルフブースト）される。このセルフブーストは、非選択ワード線に印加したパス電圧Ｖｐａｓｓ（５Ｖ）と、選択ワード線に印加したプログラム電圧Ｖｐｇｍの双方により行われる。この結果、プログラム電圧Ｖｐｇｍが印加された非選択セルＡ（Ｓ１２ｂ），および同じＮＡＮＤ列内の他の非選択セルＢ（Ｍ１１ｂ等）について書き込みが禁止される。
【００４２】
消去時は、バンド間トンネリングに起因して発生したホットホール注入を用いて例えばブロック単位で行う。以下、この消去方法を、ＢＴＢＴ(Band to Band Tunneling)−ＨＨ(Hot Hole)注入消去という。
具体的には、消去対象セルＳが接続されたワード線ＷＬ１２に消去ゲート電圧Ｖｅｒａｓｅ、例えば−６Ｖを印加し、他の非選択のワード線ＷＬ１１，ＷＬ１３，…に消去は行われないが非選択セルのトランジスタがオンする程度の正のパス電圧Ｖｐａｓｓ、例えば５Ｖを印加する。選択されたブロック内の全てのビット線ＢＬａ，ＢＬｂ，…およびソース線ＳＬに６Ｖ、非選択ブロックのビット線に０Ｖを印加する。また、ＰウェルＷは例えば基準電位０Ｖで保持する。この状態で、ビット線選択信号線ＳＧ１１およびソース線選択信号線ＳＧ１２に電源電圧ＶＣＣを印加して、全てのセレクトトランジスタＳ１１ａ，Ｓ１１ｂ，…，Ｓ１２ａ，１２ｂ，…をオンさせる。なお、ＰウェルＷは基準電位０Ｖ以外の電圧でもよいが、この場合、それに応じて、全てのセレクトトランジスタがオンするように、ビット線選択信号線ＳＧ１１およびソース線選択信号線ＳＧ１２の印加電圧値を設定する。
【００４３】
この消去条件下、選択されたブロック内のＮＡＮＤ列において、そのビット線ＢＬａ，…およびソース線ＳＬの印加電圧である６Ｖが、オン状態のセレクトトランジスタや非選択のメモリトランジスタを介して、ビット線側とソース線側の双方から選択セルＳの２つのソース・ドレイン不純物領域Ｓ／Ｄに伝達される。このため、このソース・ドレイン不純物領域Ｓ／Ｄとゲート電極（選択ワード線ＷＬ１２）との間に１０Ｖを超える消去電圧が印加される。その結果、２つのソース・ドレイン不純物領域それぞれおいて、その表面が深い空乏状態となりエネルギーバンドの曲がりが大きくなり、バンド間トンネル現象により電子が価電子帯より伝導帯にトンネルする。この際、電子とホール対が発生するが、そのうち電子はＮ型のソース・ドレイン不純物領域内に流れて吸収される。一方、発生したホールは接合付近に印加された高電界により加速されてホットホールとなり、チャネル形成領域の中心部の方向にドリフトする。このホットホールの一部が電荷蓄積膜ＣＨＳの電荷蓄積手段（キャリアトラップ）に局所的に注入される。
このため、当該メモリトランジスタＭ１２ａに電子が注入された書き込み消去状態であり、その閾値電圧が高い場合に、注入されたホットホールにより蓄積電子が相殺され、当該メモリトランジスタの閾値電圧が消去状態の低いレベルに低下する。
【００４４】
この消去方法では、ソースとドレイン双方から消去を行うことができるが、消去は片側のみで行っても良い。この場合、読み出し方法との関係で、より閾値変化が大きな側で消去を行うのが望ましい。
【００４５】
上述したように、２つのソース・ドレイン不純物領域の双方に６Ｖを伝達した場合、ソース側とドレイン側からホットホールが注入される。このとき、ゲート長を十分短く（例えば１００ｎｍ以下と）すると、局所的に注入されたホールの２つの保持領域がチャネル形成領域の中央付近で少なくとも一部合体する。この場合、あたかも、チャネル形成領域全体からホールが注入された場合と等価とみなすことができる。この消去方法は、チャネル形成領域全体で閾値を変化させることができる点で有利である。また、この消去方法はゲート長が短いほど効率的に電荷蓄積膜の全面にホールが注入されるため、ゲート長が年々短縮している現状に即した消去方法であると言える。
【００４６】
なお、当然ながら、書き込み状態と消去状態の定義によっては、チャネル全面からのＦＮトンネリングを消去に用い、バンド間トンネル電流起因のホットホール注入を書き込みに用いることもできる。
【００４７】
読み出しは、ページ読み出しを基本とし、上述したと同様な電圧の伝達方法を利用してソースに０Ｖ、選択されたビット線からドレインにドレイン電圧１Ｖ、選択されたワード線からゲートに読み出しゲート電圧２．５Ｖを印加して、ビット線を流れるドレイン電流を周辺回路内のセンスアンプで読み出す。このときのドレイン電圧の印加方向は、より大きな読み出し電流変化が得られるように適宜設定する。
【００４８】
以上の書き込み方法および消去方法の電圧値はあくまで一例であり、デバイス寸法などに応じて適宜最適化できる。これらの電圧供給は、前述したバイアス供給回路が行う。
【００４９】
本実施形態の特徴は、メモリトランジスタの電荷蓄積手段に平面的に離散化されたものを用い、それに対応してより高速消去等が行えるようにバンド間トンネル電流起因のホットホール注入を利用することにある。
【００５０】
従来のＦＧ型ＮＡＮＤメモリセルアレイでは、前述したように、セルが微細化されるとフローティングゲート間あるいはフローティングゲートと隣接ワード線間の結合容量が大きくなり、フローティングゲートの電位変動、およびこれに起因した動作の安定性低下、誤動作が問題となる。
これに対し、本実施形態では、離散化された電荷蓄積手段を有し、これは単一の導電層からなる従来のフローティングゲートとは異なり、近隣の他のセルの電荷蓄積手段やワード線と容量結合しない。したがって、このメモリセルは動作の安定性が高く、誤動作しにくい。
【００５１】
また、本実施形態では、ディスターブ防止を目的として、書き込み又は消去時の電荷注入方法をバンド間トンネル電流に起因して発生させたホットホール注入により行う。ＭＯＮＯＳ型等ではゲートとソースまたはドレインとの容量が比較的大きく、１０Ｖ程度の低い電圧でも、ソース・ドレイン不純物領域の表面が空乏化してバンドの曲がりが急峻となるため、容易にバンド間トンネル電流が発生する。このことを利用すると、ソース・ドレイン不純物領域に付与する電圧を正電圧とすることができる。
【００５２】
一方、ＦＧ型の書き込みには２０Ｖに近い高い電圧が必要なので、基板側の電位を上げることができず、通常、基板側のＮＡＮＤチャネルには０Ｖか負電圧をビット線から供給する。このため、ゲート電位だけで非選択セルに反転層を形成する必要があり、その電圧（パス電圧）が通常、例えば１０Ｖ程度と高くなる。
【００５３】
これに対し、本実施形態ではＮＡＮＤチャネルにはドレインから正電圧が供給できるため非選択セルがオンしやすく、パス電圧もＦＧ型の例えば半分程度で済む。したがって、当該非選択セルのディスターブマージンがＦＧ型に比べ改善される。
【００５４】
また、本実施形態で行なうバンド間トンネル電流起因のホットホール注入は、その注入効率が１０−３程度と良好であり、１ｎＡ以下の低電流で２０μｓ以下の高速動作が可能となる。
また、ＯＮＯ膜のボトム絶縁膜を４ｎｍ程度に厚膜化することが可能であるため、データ保持特性も改善され、１０年保証が容易となる。
【００５５】
最後に、ゲート長８０ｎｍのデバイス特性を測定したので、その説明を行う。図５にメモリトランジスタの、ゲート電圧Ｖｇとソース・ドレイン間電圧Ｖｓｄとを変化させた場合の消去特性を示した。図５の横軸に、印加した消去パルスの発生時間（単位：μｓ）を示し、縦軸に、閾値電圧値（単位：Ｖ）を示す。
図５より、ゲート電圧Ｖｇが−６Ｖ，ソース・ドレイン間電圧Ｖｓｄが６Ｖ、ウェル電位が０Ｖの場合、消去時間２０μｓで閾値電圧が十分（２Ｖ近く）低下していることが分かる。なお、消去前に行った書き込み条件は０．３ｍｓ、１２Ｖであった。
【００５６】
図６に、消去セルでのゲート電流および基板電流のドレイン電圧依存性を示す。この図６は、ドレイン電圧を高くしていったときに、ゲート幅１μｍあたりのゲート電流Ｉｇおよび基板電流（以下、ウェル電流という）Ｉｓｕｂの変化を表している。
バンド間トンネル電流起因のホットホールは、電荷蓄積手段に捕獲され以外では、基板側に流れてウェル電流を増大させ、あるいは電荷蓄積手段から更に上方のゲート電極にまで達しゲート電流となることが懸念される。しかし、この測定結果より、懸念されたウェル電流Ｉｓｕｂはセル当たり２ｎＡ／μｍであり、読み出し電流に比べ十分低く抑えられていることが確認された。また、ゲート電流Ｉｇは無視できるほど小さいことも分った。
【００５７】
図７に、本実施形態に係るバンド間トンネル電流起因のホットホール注入消去の消去特性を、チャネル全面から電子を引き抜いてダイレクトトンネリングによりホールを注入する消去方法の消去特性と比較して示す。
この図７より、本実施形態の消去方法のほうが数桁もの大幅な高速化が可能なことが分る。この高速消去の採用により、従来のブロック一括消去だけでなく、従来では難しかったワード線ごとの消去も可能となる。
【００５８】
図８に、ソース・ドレイン不純物領域の逆方向バイアス印加時の電流電圧特性を示す。
この逆方向電流の最大値は、ウェル電流の許容値から推定するとゲート幅１μｍ当たり２０ｎＡ以下にする必要がある。この測定結果から、ソース・ドレイン不純物領域Ｓ／Ｄの接合耐圧が約７Ｖ以上あり、接合に６Ｖを印加することは十分可能であることが分かった。
【００５９】
また、ゲート電圧１．５Ｖでのリードディスターブ特性も評価したが、３×１０８ｓｅｃ以上時間経過後でも読み出しが可能であることが分かった。
【００６０】
図９に、データ書き換え特性を示した。
書き込み条件は０．３ｍｓ、１２Ｖであり、消去条件は２０μｓ，−６Ｖ／６Ｖである。この図より、書き換え回数１０万回後でも十分な閾値電圧差が得られていることが分かった。
また、データ保持特性は１×１０５回のデータ書換え後で８５℃、１０年を満足した。
【００６１】
以上より、ゲート長８０ｎｍのＭＯＮＯＳ型不揮発性メモリトランジスタとして十分な特性が得られていることを確かめることができた。
なお、種々の特性値の良好さから、ゲート長が７０ｎｍのＭＯＮＯＳ型不揮発性メモリについても、本技術が適用可能であるといえる。
【００６２】
［第２実施形態］
本実施形態は、メモリトランジスタの電荷蓄積手段としてメモリゲート誘電体膜中に埋め込まれ互いに絶縁分離された多数のナノ結晶を用いた不揮発性半導体記憶装置（以下、ナノ結晶型という）について示す。
本実施形態において、例えばＳｉからなり粒径がナノメータ（ｎｍ）オーダのナノ結晶が、“平面的に離散化された電荷蓄積手段”に該当する。このナノ結晶は、粒径が１０ナノメータ以下であることが好適である。
【００６３】
図１０は、このナノ結晶型メモリトランジスタの素子構造を示す断面図である。
本実施形態のナノ結晶型不揮発性メモリが、第１実施形態と異なるのは、本実施形態のメモリゲート誘電体膜４０が、窒化膜等の電荷蓄積膜ＣＨＳとトップ誘電体膜ＴＯＰに代えて、ボトム誘電体膜ＢＴＭ上の電荷蓄積手段としてのＳｉナノ結晶４２と、その上の酸化膜４４とがゲート電極（ワード線ＷＬ）との間に形成されていることである。
その他の構成、即ちＰウェルＷ、ソース・ドレイン不純物領域Ｓ／Ｄ、チャネル形成領域ＣＨ、ボトム誘電体膜ＢＴＭ、ゲート電極を兼ねるワード線ＷＬは、第１実施形態と同様である。
【００６４】
ナノ結晶４２は、例えばシリコンからなり、そのサイズ（直径）が例えば４．０ｎｍ程度であり、個々のＳｉナノ結晶同士が酸化膜４４で空間的に、例えば４ｎｍ程度の間隔で分離されている。本例におけるボトム誘電体膜ＢＴＭは、電荷蓄積手段（Ｓｉナノ結晶４２）が基板側に近いこととの関係で、第１実施形態よりやや厚く、使用用途に応じて２．６ｎｍから５．０ｎｍまでの範囲内で膜厚を適宜選択できる。ここでは、４．０ｎｍ程度の膜厚とした。
【００６５】
このような構成のメモリトランジスタの製造では、ボトム誘電体膜ＢＴＭの成膜後、例えばプラズマＣＶＤ法でボトム誘電体膜ＢＴＭの上に、複数のＳｉナノ結晶４２を形成する。また、酸化膜４４を、例えば７ｎｍほど低圧ＣＶＤ（ＬＰ−ＣＶＤ）により成膜し、Ｓｉナノ結晶４２を埋め込む。このＬＰ−ＣＶＤでは、原料ガスがＤＣＳとＮ２Ｏの混合ガス、基板温度が例えば７００℃とする。この時、Ｓｉナノ結晶４２を埋め込んだ、酸化膜４４表面が平坦化される。平坦化が不十分な場合は、新たに平坦化プロセス（例えばＣＭＰ等）を行うとよい。
その後は、ゲート電極材の成膜、電極加工等を経て、当該ナノ結晶型メモリトランジスタを完成させる。
【００６６】
このように形成されたＳｉナノ結晶４２は、平面方向に離散化されたキャリアトラップとして機能する。そのトラップレベルは、周囲の酸化シリコンとのバンド不連続値で推定可能で、その推定値では約３．１ｅＶ程度とされる。この大きさの個々のＳｉナノ結晶４２は、数個の注入電子を保持できる。なお、Ｓｉナノ結晶４２を更に小さくして、これに単一電子を保持させてもよい。
【００６７】
メモリセルアレイの基本構成を示す回路図（図１）、断面図（図２）は、上記メモリゲート誘電体膜の構成を除くと、本実施形態においても適用される。
また、書き込み、消去および読み出しの動作の基本も第１実施形態と同様である。
このような構成のＳｉナノ結晶型不揮発性メモリについて、ホットホール注入による高速消去、モディファイドＦＮトンネリングによる高速書き込みオペレーションが同様にできることを確認した。また、第１実施形態と同様の利点、すなわち電荷蓄積手段が離散化されていることにより動作が安定し、かつ誤動作しにくいこと、および、消去時に非選択ＮＡＮＤ列に印加するパス電圧が低減でき、これによってディスターブが防止される利点がある。
また、信頼性についても、第１実施形態と同等な信頼性が得られることを確認した。
【００６８】
［第３実施形態］
本実施形態は、フローティングゲートを微細に分割して離散化したメモリゲート誘電体膜構造のメモリトランジスタを、ＳＯＩ基板に形成した場合である。
【００６９】
本実施形態は、メモリトランジスタの電荷蓄積手段として絶縁膜中に埋め込まれ互いに分離した多数の微細分割型フローティングゲートを用いた不揮発性半導体記憶装置（以下、微細分割ＦＧ型という）に関する。
【００７０】
図１１は、この微細分割ＦＧ型メモリトランジスタの素子構造を示す断面図である。
本実施形態の微細分割ＦＧ型不揮発性メモリが、先の第１実施形態と異なるのは、メモリトランジスタがＳＯＩ基板に形成されていることと、本実施形態のメモリゲート誘電体膜５０が、窒化膜等の電荷蓄積膜ＣＨＳとトップ誘電体膜ＴＯＰに代えて、ボトム誘電体膜ＢＴＭ上の電荷蓄積手段としての微細分割型フローティングゲート５２と、その上の酸化膜５４とが、ゲート電極（ワード線ＷＬ）との間に形成されていることである。
その他の構成のうち、ボトム誘電体膜ＢＴＭ、ワード線ＷＬは、第１実施形態と同様である。
この微細分割型フローティングゲート５２は、先の第２実施形態のＳｉナノ結晶４２とともに本発明でいう“小粒径導電体”の具体例に該当する。
【００７１】
ＳＯＩ基板としては、酸素イオンをシリコン基板に高濃度にイオン注入し基板表面より深い箇所に埋込酸化膜を形成したＳＩＭＯＸ（Separation by Implanted Oxygen）基板や、一方のシリコン基板表面に酸化膜を形成し他の基板と張り合わせた張り合せ基板などが用いられる。このような方法によって形成され図１１に示したＳＯＩ基板は、半導体基板ＳＵＢ、分離酸化膜５８およびシリコン層６０とから構成され、シリコン層６０内に、チャネル形成領域ＣＨ，２つのソース・ドレイン不純物領域Ｓ／Ｄが設けられている。
なお、半導体基板ＳＵＢに代えて、ガラス基板、プラスチック基板、サファイア基板等を用いてもよい。
【００７２】
微細分割型フローティングゲート５２は、通常のＦＧ型のフローティングゲートを、その高さが例えば５．０ｎｍ程度で、直径が例えば８ｎｍまでの微細なポリＳｉドットに加工したものである。
本例におけるボトム誘電体膜ＢＴＭは、第１実施形態よりやや厚いが、通常のＦＧ型に比べると格段に薄く形成され、使用用途に応じて２．５ｎｍから４．０ｎｍまでの範囲内で適宜選択できる。ここでは、最も薄い２．５ｎｍの膜厚とした。
【００７３】
このような構成のメモリトランジスタの製造では、ＳＯＩ基板上にボトム誘電体膜ＢＴＭを成膜した後、例えばＬＰ−ＣＶＤ法で、ボトム誘電体膜ＢＴＭの上にポリシリコン膜（最終膜厚：５ｎｍ）を成膜する。このＬＰ−ＣＶＤでは、原料ガスがＤＣＳとアンモニアの混合ガス、基板温度が例えば６５０℃とする。つぎに、例えば電子ビーム露光法を用いて、ポリシリコン膜を直径が例えば８ｎｍまでの微細なポリＳｉドットに加工する。このポリＳｉドットは、微細分割型フローティングゲート５２（電荷蓄積手段）として機能する。その後、微細分割型フローティングゲート５２を埋め込むかたちで、酸化膜５４を、例えば９ｎｍほどＬＰ−ＣＶＤにより成膜する。このＬＰ−ＣＶＤでは、原料ガスがＤＣＳとＮ２Ｏの混合ガス、基板温度が例えば７００℃とする。この時、微細分割型フローティングゲート５２は酸化膜５４に埋め込まれ、酸化膜５４表面が平坦化される。平坦化が不十分な場合は、新たに平坦化プロセス（例えばＣＭＰ等）を行うとよい。その後、ゲート電極（ワード線ＷＬ）を成膜し、ゲート積層膜を一括してパターンニングする工程を経て、当該微細分割ＦＧ型メモリトランジスタを完成させる。
【００７４】
このようにＳＯＩ基板を用い、フローティングゲートが微細に分割されることについては、素子を試作して特性を評価した結果、予想通りの良好な特性を確認した。
本実施形態の場合も、ホットホール注入による高速消去、モディファイドＦＮトンネリングによる高速書き込みオペレーションが同様にできることを確認した。また、第１実施形態と同様の利点、すなわち電荷蓄積手段が離散化されていることにより動作が安定し、かつ誤動作しにくいこと、および、消去時に非選択ＮＡＮＤ列に印加するパス電圧が低減でき、これによってディスターブが防止される利点がある。
また、信頼性についても、第１実施形態と同等な信頼性が得られることを確認した。
【００７５】
【発明の効果】
本発明に係る不揮発性半導体メモリ装置およびその電荷注入方法によれば、ＦＧ型を微細化した場合に顕著な電位干渉の問題を解消したＮＡＮＤ型の不揮発性半導体メモリ装置に好適な電荷注入方法（書き込み又は消去方法）と、その実施のための構成を有した不揮発性半導体メモリ装置を提供できる。
【図面の簡単な説明】
【図１】本発明の実施形態に係る不揮発性メモリのメモリセルアレイの基本構成を示す回路図である。
【図２】実施形態に係るメモリセルアレイにおいて、図１の第１のＮＡＮＤ列の列方向の断面図である。
【図３】実施形態に係るメモリセルの書き込み動作の説明図である。
【図４】実施形態に係るメモリセルの消去動作の説明図である。
【図５】第１実施形態に係るメモリトランジスタの消去特性を示すグラフである。
【図６】第１実施形態に係るメモリセルアレイにおいて、消去セルでのゲート電流およびウェル電流のドレイン電圧依存性を示すグラフである。
【図７】第１実施形態に係るバンド間トンネル電流起因のホットホール注入消去の消去特性を、チャネル全面から電子を引き抜いてダイレクトトンネリングによるホールを注入する消去方法の消去特性と比較して示すグラフである。
【図８】第１実施形態に係るメモリトランジスタにおいて、ソース・ドレイン不純物領域の逆方向バイアス印加時の電流電圧特性を示すグラフである。
【図９】第１実施形態に係るメモリトランジスタのデータ書き換え特性を示すグラフである。
【図１０】本発明の第２の実施形態に係るナノ結晶型メモリトランジスタの素子構造を示す断面図である。
【図１１】本発明の第３実施形態に係る微細分割ＦＧ型メモリトランジスタの素子構造を示す断面図である。
【図１２】従来の課題を説明するために用いたＦＧ型メモリセルアレイの斜視図である。
【符号の説明】
１…メモリセルアレイ、４０…メモリゲート誘電体膜、４２…ナノ結晶、４４…酸化膜、５０…メモリゲート絶縁膜、５２…微細分割型フローティングゲート、５４…酸化膜、５８…分離酸化膜、６０…シリコン層、ＢＣ…ビットコンタクト、ＢＬａ，ＢＬｂ…ビット線、ＢＴＭ…ボトム誘電体膜、ＣＨ…チャネル形成領域、ＣＨＳ…電荷蓄積膜、ＤＲ…ドレイン不純物領域、ＧＤ…ゲート誘電体膜、Ｉｇ…ゲート電流、ＩＮＴ…層間絶縁膜、Ｉｓｕｂ…ウェル電流、Ｍ１１ａ等…メモリトランジスタ、ＭＧＤ…メモリゲート誘電体膜、Ｓ／Ｄ…ソース・ドレイン不純物領域、Ｓ１１ａ等…セレクトトランジスタ、ＳＧ１１等…ビット線選択信号線、ＳＧ１２等…ソース線選択信号線、ＳＬ…ソース線、ＳＲ…ソース不純物領域、ＳＵＢ…半導体基板、ＴＯＰ…トップ誘電体膜、ＶＣＣ…電源電圧、Ｖｅｒａｓｅ…消去ゲート電圧、Ｖｐａｓｓ…パス電圧、Ｖｐｇｍ…プログラム電圧、Ｖthst1…閾値電圧、Ｗ…Ｐウェル、ＷＬ，ＷＬ１１等…ワード線
Claims (11)
- マトリックス状に配置された複数のメモリブロックからメモリセルアレイが構成され、
上記メモリブロックの各々が、ビット線とソース線との間にそれぞれセレクトトランジスタを介して直列接続される複数のメモリトランジスタを有し、
当該複数のメモリトランジスタが、
第１導電型の第１半導体領域と、
平面的に離散化された電荷蓄積手段を内部に含む複数の誘電体膜からなる積層膜を介して上記第１半導体領域上にそれぞれが形成され、上記複数のメモリトランジスタのゲート電極として一方向に互いに離間して配置された複数のワード線と、
上記複数のワード線の離間部分に対応する上記第１半導体領域の表面部分に形成された第２導電型の複数の第２半導体領域と、を有し、
データの書き込みまたは消去時に上記複数のメモリトランジスタ内で選択されたメモリトランジスタの上記電荷蓄積手段に、バンド間トンネリングに起因して発生したホットホールがソース線側とビット線側の双方の上記第２半導体領域から注入されるように、上記ビット線、上記ソース線、上記複数のワード線および上記セレクトトランジスタのゲートの各電位を制御するバイアス供給回路を有する
不揮発性半導体メモリ装置。 - 上記メモリトランジスタのゲート長が、ソース線側とビット線側の双方の上記第２半導体領域からホットホールを注入したとき、ソース線側から注入されたホットホールの保持領域とビット線側から注入されたホットホールの保持領域との少なくとも一部が上記積層膜内で合体するゲート長以下である
請求項１に記載の不揮発性半導体メモリ装置。 - 上記積層膜が、
上記第１半導体領域上のボトム誘電体膜と、
当該ボトム誘電体膜上の窒化膜または酸化窒化膜と
を含む請求項１に記載の不揮発性半導体メモリ装置。 - 上記積層膜が、
上記第１半導体領域上のボトム誘電体膜と、
上記電荷蓄積手段としてボトム誘電体膜上に形成され互いに絶縁された小粒径導電体と
を含む請求項１に記載の不揮発性半導体メモリ装置。 - マトリックス状に配置された複数のメモリブロックからメモリセルアレイが構成され、上記メモリブロックの各々が、ビット線とソース線との間にそれぞれセレクトトランジスタを介して直列接続される複数のメモリトランジスタを有し、当該複数のメモリトランジスタが、第１導電型の第１半導体領域と、平面的に離散化された電荷蓄積手段を内部に含む複数の誘電体膜からなる積層膜を介して上記第１半導体領域上にそれぞれが形成され、上記複数のメモリトランジスタのゲート電極として一方向に互いに離間して配置された複数のワード線と、上記複数のワード線の離間部分に対応する上記第１半導体領域の表面部分に形成された第２導電型の複数の第２半導体領域と、を有する不揮発性半導体メモリ装置に対するデータの書き込みまたは消去を行う際に、上記ビット線、上記ソース線、上記複数のワード線および上記セレクトトランジスタのゲートの各電位を制御し、上記複数のメモリトランジスタ内で選択されたメモリトランジスタの上記電荷蓄積手段に、バンド間トンネリングに起因して発生したホットホールを、ソース線側とビット線側の双方の上記第２半導体領域から注入する
不揮発性半導体メモリ装置の電荷注入方法。 - 上記データの書き込みまたは消去を行う際に、上記ビット線、上記ソース線、上記複数のワード線および上記セレクトトランジスタのゲートの各電位を制御して、上記ソース線側から注入されたホットホールの保持領域と上記ビット線側から注入されたホットホールの保持領域との少なくとも一部を上記積層膜内で合体させる
請求項５に記載の不揮発性半導体メモリ装置の電荷注入方法。 - 上記選択されたメモリトランジスタが接続されたワード線に負電圧を印加し、
その他の非選択のワード線に、上記選択されたメモリトランジスタが属するメモリブロック内の他のメモリトランジスタが導通する程度の正電圧を印加する
請求項５に記載の不揮発性半導体メモリ装置の電荷注入方法。 - 上記バンド間トンネリングに起因して発生したホットホール注入により書き込みを行い、
内部にホットホールが注入された上記積層膜に対し、チャネル全面により電子を直接トンネリングまたはＦＮトンネリングを用いて注入して消去を行う
請求項５に記載の不揮発性半導体メモリ装置の電荷注入方法。 - 上記積層膜に対し、チャネル全面により電子を直接トンネリングまたはＦＮトンネリングにより注入して書き込みを行い、
当該内部に電子が注入された積層膜に対し、上記バンド間トンネリングに起因して発生したホットホールを注入して消去を行う
請求項５に記載の不揮発性半導体メモリ装置の電荷注入方法。 - 上記積層膜が、
上記第１半導体領域上のボトム誘電体膜と、
当該ボトム誘電体膜上の窒化膜または酸化窒化膜と
を含む請求項５に記載の不揮発性半導体メモリ装置の電荷注入方法。 - 上記積層膜が、
上記第１半導体領域上のボトム誘電体膜と、
上記電荷蓄積手段としてボトム誘電体膜上に形成され互いに絶縁された小粒径導電体と
を含む請求項５に記載の不揮発性半導体メモリ装置の電荷注入方法。
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