KR100604857B1 - 바이트 단위로 소거되는 이이피롬 소자 및 그 제조방법 - Google Patents

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Abstract

면적을 보다 축소시킬 수 있는 바이트 단위로 소거되는 EEPROM(electrically erasable programmable read-only memory) 소자 및 그 제조방법을 개시한다. 개시된 본 발명의 EEPROM 소자는, 반도체 기판과, 상기 반도체 기판의 소정 영역에 형성되며 다수의 메모리 트랜지스터가 배치되는 제 1 영역, 및 상기 제 1 영역과 인접하여 형성되며 상기 바이트 단위의 메모리 트랜지스터에 소정 전압을 공급하는 선택 트랜지스터가 형성되는 제 2 영역을 포함한다. 이때, 상기 제 2 영역에 해당하는 기판 농도는 상기 기판 전체의 농도보다 높다.
EEPROM, 선택 트랜지스터, 웰

Description

바이트 단위로 소거되는 이이피롬 소자 및 그 제조방법{Electrically Erasable Programmable Read Only Memory device erasing using unit of byte and method for manufacturing the same}
도 1은 일반적인 이이피롬 소자의 회로도이다.
도 2는 본 발명의 일 실시예에 따른 이이피롬 소자의 단면도이다.
도 3은 도 2의 메모리 트랜지스터를 확대하여 나타낸 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 이이피롬 소자의 단면도이다.
도 5는 본 발명의 또 다른 실시예에 따른 이이피롬 소자의 단면도이다.
도 6 내지 도 9는 본 발명의 실시예들에 따른 이이피롬 소자의 제조방법을 설명하기 위한 단면도들이다.
본 발명은 비휘발성 메모리 소자 및 그 제조방법에 관한 것으로, 보다 구체적으로는 바이트 단위로 소거되는 이이피롬(이하, EEPROM : electrically erasable programmable read-only memory) 소자 및 그 제조방법에 관한 것이다.
알려진 바와 같이, 비휘발성 메모리(non volatile memory) 소자는 DRAM(dynamic random access memory) 및 SRAM(static random access memory) 소자와 달리 전원이 공급되지 않아도 데이터가 지워지지 않는 소자이다. 이러한 비휘발성 메모리 소자중 대표적인 EEPROM 소자는 전기적으로 프로그램 및 소거가 가능한 소자로서, 그것의 게이트에 정상보다 높은 전압을 인가하여 프로그램 및 소거를 진행한다. 보다 구체적으로, EEPROM 소자의 프로그램 및 소거는 채널의 일부 영역에 형성된 터널 절연막을 통하여 전자가 F-N 터널링되는 방식으로 진행된다. 이러한 EEPROM 소자는 "IEEE Standard Defines and characterization of Floating gate semiconductor Arrays"(IEEE std 1005-1998)에 개시되어 있다.
이와같은 EEPROM 소자는 1 바이트(byte) 즉 8 비트 단위로 소거가 가능하여, 각 바이트별로 소거가 가능하도록 EEPROM 소자는 각 바이트마다 선택 트랜지스터를 포함한다.
여기서, 도 1은 일반적인 바이트별로 소거를 진행하는 EEPROM 소자를 개략적으로 나타낸 회로도이다.
EEPROM 소자의 단위 셀은 도 1에 도시된 바와 같이, 1 바이트 즉, 8개의 단위 비트(bit)로 구성된 메모리 셀 블록(10) 및 메모리 셀 블록(10)을 선택하기 위한 선택 트랜지스터(20)를 포함한다.
메모리 셀 블록(10)은 상술한 바와 같이 8개의 단위 비트(bit)로 구성되고, 단위 비트(bit)는 워드 라인(WL) 선택시 비트 라인(BL1-BL8)의 신호를 스위칭하는 고전압 트랜지스터(HV) 및 선택 트랜지스터(20)의 스위칭시 동작되는 메모리 트랜지스터(MT)로 구성된다. 이때, 메모리 트랜지스터(MT)는 실질적인 EEPROM 소자로서, 터널링 산화막, 플로팅 게이트 전극 및 콘트롤 게이트 전극을 포함한다.
선택 트랜지스터(20)는 워드 라인(WL) 선택시 콘트롤 라인(C/L)의 신호를 메모리 트랜지스터(MT)에 전달한다. 이때, 선택 트랜지스터(20)는 전압 강하 없이 콘트롤 라인(C/L)에 인가된 전압의 대부분을 메모리 트랜지스터(MT)에 전달하기 위하여, 문턱 전압(threshold voltage) 및 바디 이펙트(body effect)가 0V에 가깝도록 설계하는 것이 중요하다. 종래에는 문턱 전압 및 바디 이펙트가 거의 0V에 달하도록 선택 트랜지스터(20)를 베어(bare) 반도체 기판, 예컨대, P형 반도체 기판에 형성하고 있다.
이와같은 구성을 갖는 EEPROM 소자 역시 반도체 소자의 고집적화 추세에 맞추어, 보다 협소한 면적에 형성될 것이 요구되고 있다. 이에 따라, EEPROM 소자의 면적을 줄이기 위하여, 종래에는 메모리 셀 블록(10)의 면적을 축소시키는 방법이 제안되었다. 즉, 종래의 EEPROM 소자에서 메모리 셀 블록(10)은 약 40 내지 120㎛2 정도의 면적을 차지하고 있고, 선택 트랜지스터(20)는 메모리 셀 블록(10)에 비해 미소한 약 10 내지 15㎛2 정도의 면적을 차지하고 있다. 그러므로, 현재에는 EEPROM 소자의 대부분의 면적을 차지하고 있는 메모리 셀 블록(10)의 면적을 감소시키는데 주력하였다.
현재에는 포토리소그라피 공정의 눈부신 발전에 힘입어, 메모리 셀 블록(10)의 단위 비트(bit)의 면적을 1.0 내지 3.0㎛2까지 감축시킬 수 있었으며, 메모리 셀 블록(10)의 면적 역시 10 내지 25㎛2까지 감축할 수 있었다.
이렇게 메모리 셀 블록(10)의 면적이 감축됨에 따라, 상기 선택 트랜지스터(20)의 면적은 전체 EEPROM 소자의 면적에 결코 무시될 수 없는 면적이 되었고, 보다 고집적화된 EEPROM 소자를 제작하기 위하여 선택 트랜지스터(20)의 면적을 감소시킬 필요가 있다.
종래에는 선택 트랜지스터(20)의 면적을 감소시키기 위하여, 선택 트랜지스터의 채널 길이를 감축시키는 방안이 제안되었다.
그러나, 종래와 동일한 게이트, 드레인 전압(워드 라인 전압, 콘트롤 라인 전압)이 인가되고 있는 상황에서 선택 트랜지스터(20)의 채널 길이가 감축되면, 채널 영역에 고전계가 형성되어, 선택 트랜지스터(20)의 문턱 전압이 저하되고, 접합 영역에 누설 전류가 발생된다.
이와 같이 선택 트랜지스터(20)의 문턱 전압 저하 및 누설 전류 발생으로, 선택 트랜지스터(20)가 원치 않는 상태에서 턴 온(turn on)되고, 이로 인해 메모리 트랜지스터(MT)가 오동작되는 문제점이 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 면적을 보다 축소시킬 수 있는 EEPROM 소자를 제공하는 것이다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 선택 트랜지스터의 면적을 감소시킴과 동시에 이이피롬 메모리 트랜지스터의 오동작을 방지할 수 있는 EEPROM 소자를 제공하는 것이다.
또한, 본 발명의 이루고자 하는 또 다른 기술적 과제는 상기한 EEPROM 소자의 제조방법을 제공하는 것이다.
본 발명의 목적과 더불어 그의 다른 목적 및 신규한 특징은, 본 명세서의 기재 및 첨부 도면에 의하여 명료해질 것이다. 본원에서 개시된 발명중, 대표적 특징의 개요를 간단하게 설명하면 다음과 같다.
우선, 본 발명의 일 실시예에 따른 EEPROM 소자는, 반도체 기판과, 상기 반도체 기판의 소정 영역에 형성되며 다수의 메모리 트랜지스터가 배치되는 제 1 영역, 및 상기 제 1 영역과 인접하여 형성되며 상기 바이트 단위의 메모리 트랜지스터에 소정 전압을 공급하는 선택 트랜지스터가 형성되는 제 2 영역을 포함한다. 이때, 상기 제 2 영역에 해당하는 기판 농도는 상기 기판 전체의 농도보다 높다.
또한, 본 발명의 다른 실시예에 따른 EEPROM 소자는, 반도체 기판과, 상기 반도체 기판의 소정 영역에 형성되며 바이트 단위로 배치된 메모리 트랜지스터들이 다수개 배열되어 있는 셀 블록 영역, 및 상기 바이트 단위의 메모리 트랜지스터를 스위칭하기 위한 선택 트랜지스터들이 구비되는 선택 트랜지스터 영역을 포함한다. 상기 선택 트랜지스터 영역에 해당하는 반도체 기판내에 웰이 형성되어 있다.
또한, 본 발명의 다른 실시예에 따른 EEPROM 소자는, P형의 실리콘 기판, 상기 실리콘 기판의 소정 영역에 형성되며 바이트 단위로 배열된 메모리 트랜지스터들이 다수개 구비되어 있는 셀 블록 영역, 상기 바이트 단위의 메모리 트랜지스터 들을 스위칭하기 위하여, 바이트 단위의 메모리 트랜지스터당 하나씩 설치되는 감소된 선폭을 갖는 선택 트랜지스터를 구비하는 선택 트랜지스터 영역을 포함한다. 상기 셀 블록 영역 및 선택 트랜지스터 영역 중 적어도 하나의 영역에 P웰이 형성되어 있다.
상기 P형 실리콘 기판의 농도는 4.0 내지 5.0×1014/㎤ 이고, 상기 P웰의 농도는 1017 내지 1020/㎤임이 바람직하며, 상기 P웰은 약 1 내지 3㎛의 깊이를 갖는 것이 바람직하다.
상기 바이트 단위의 메모리 트랜지스터는 직렬로 연결된 8개의 메모리 트랜지스터로 구성되며, 상기 셀 블록 영역은 상기 메모리 트랜지스터 각각과 직렬로 연결되는 고전압 트랜지스터를 더 포함한다.
상기 메모리 트랜지스터는, 상기 반도체 기판상에 형성되는 플로팅 게이트 전극, 상기 플로팅 게이트 전극 상부에 형성되는 콘트롤 게이트 전극, 상기 콘트롤 게이트 전극과 플로팅 게이트 전극 사이에 개재되는 게이트 전극간 산화막, 상기 반도체 기판과 플로팅 게이트 전극 사이에 개재되는 터널 산화막 및 게이트 산화막, 및 상기 플로팅 게이트 전극 하부의 반도체 기판에 형성되는 셀 접합 영역으로 구성된다.
상기 선택 트랜지스터는 반도체 기판상부에 형성되는 게이트 전극, 상기 게이트 전극 양측의 P웰 영역에 형성되는 소오스 및 드레인 영역; 및 상기 반도체 기판과 게이트 전극 사이에 개재되는 게이트 산화막으로 구성된다.
상기 선택 트랜지스터의 게이트 전극은 상기 메모리 트랜지스터의 플로팅 게이트 전극을 구성하는 물질 및 상기 콘트롤 게이트 전극을 구성하는 물질의 적층막으로 구성된다. 또한, 감소된 선폭을 갖는 상기 선택 트랜지스터의 면적은 약 5 내지 7㎛2 임이 바람직하다.
또한, 본 발명의 다른 견지에 따른 EEPROM 소자의 제조방법은, 셀 블록 영역 및 선택 트랜지스터 영역을 갖는 P형의 반도체 기판상에 소자 분리막을 형성한다. 다음, 상기 선택 트랜지스터 영역에 P웰을 형성한다. 이어서, 상기 셀 블록 영역에 메모리 트랜지스터를 형성하고 선택 트랜지스터 영역에 선택 트랜지스터를 형성한다.
또한, 본 발명의 다른 실시예에 따른 EEPROM 소자의 제조방법은, 먼저, 셀 블록 영역 및 선택 트랜지스터 영역을 갖는 P형의 반도체 기판상에 소자 분리막을 형성한다. 그 후, 상기 셀 블록 영역 및 선택 트랜지스터 영역에 공통으로 동일한 농도를 갖는 P웰을 형성한다음, 상기 셀 블록 영역에 메모리 트랜지스터를 형성하고 선택 트랜지스터 영역에 선택 트랜지스터를 형성한다.
본 발명의 또 다른 실시예에 따른 EEPROM 소자의 제조방법은, 먼저, 셀 블록 영역 및 선택 트랜지스터 영역을 갖는 P형의 반도체 기판상에 소자 분리막을 형성한다음, 상기 셀 블록 영역에 선택적으로 제 1 P웰을 형성한다. 그후, 상기 선택 트랜지스터 영역에 제 2 P웰을 형성한다음, 상기 셀 블록 영역에 메모리 트랜지스터를 형성하고 선택 트랜지스터 영역에 선택 트랜지스터를 형성한다. 이때, 상기 제 1 및 제 2 P웰은 그 농도 서로 상이할 수 있다.
(실시예)
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다.
본 발명은 선택 트랜지스터의 면적을 감축시킴과 동시에 문턱 전압 저하 및 누설 전류의 발생을 감소시키기 위하여, 선택 트랜지스터의 채널 길이를 감축시킴과 동시에 선택 트랜지스터가 형성되는 반도체 기판의 농도를 증대시키는 데 그 특징이 있다.
알려진 바와 같이, 문턱 전압은 반도체 기판 농도와 다음과 같은 관계를 갖는다.
(식 1)
Figure 112004022373117-pat00001
여기서, Vt는 문턱 전압을 나타내고, Na는 기판 농도를 나타낸다. 상기 식 1에 의하면 문턱 전압(Vt)은 기판 농도(Na)에 비례하므로, 기판 농도를 증대시키면 감소된 문턱 전압을 보상할 수 있다.
또한, 본 발명의 선택 트랜지스터는, 선택 트랜지스터의 채널 길이의 감소로 인한 문턱 전압을 보상하기 위하여, 최적화된 농도의 웰 내에 형성되는 데 다른 특징이 있다.
이와 같은 본원 발명은 EEPROM 소자의 면적을 감소시키기 위하여, 선택 트랜지스터의 채널 길이를 줄이고, 채널 길이의 감축으로 인한 문턱 전압 저하 및 누설 전류의 발생을 줄이기 위하여 선택 트랜지스터가 형성되는 반도체 기판의 농도를 증대시킨다. 이와 같이 반도체 기판의 농도를 증대시킴에 따라, 문턱 전압이 보상되어 누설 전류가 덜 발생된다. 이에따라, 선택 트랜지스터에 의해 구동되는 메모리 트랜지스터의 오동작을 방지할 수 있다.
이하, 상기한 특징을 갖는 본 발명의 EEPROM 소자에 대해 보다 구체적으로 설명한다.
EEPROM 소자의 회로적인 구성은 상기 도 1과 동일하며, 도 1에 도시된 바와 같이, 다수의 메모리 트랜지스터를 포함하는 셀 블록 영역 및 셀 블록 영역을 구동시키는 선택 트랜지스터를 포함하며, 셀 블록 영역 및 선택 트랜지스터는 도 2에 도시된 바와 같이 반도체 기판(100) 상에 집적된다. 도 2에서 셀 블록 영역은 도면 부호 "A" 로 표시하였고, 선택 트랜지스터가 형성되는 영역(이하, 선택 트랜지스터 영역)은 도면 부호 "B"로 표시하였다.
셀 블록 영역(A) 및 선택 트랜지스터 영역(B)을 갖는 반도체 기판(100)은 P 형의 실리콘 기판이며, 반도체 기판(100)은 4.0 내지 5.0×1014/㎤ 정도의 불순물 농도를 가질 수 있다. 셀 블록 영역(A) 및 선택 트랜지스터 영역(B)내에 액티브 영역이 한정될 수 있도록, 소자 분리막(105)이 형성된다. 소자 분리막(105)은 예컨대 STI(shallow trench isolation) 방식으로 형성될 수 있으며, 특히, 셀 블록 영역(A)의 소자 분리막(105)은 액티브 영역이 핑거(finger) 타입을 가질 수 있도록 일정 간격 이격되어 형성된다.
셀 블록 영역(A)상에는 상기 도 1에 도시된 바와 같이 다수의 고전압 트랜지스터 및 다수의 메모리 트랜지스터(150)가 형성될 수 있으며, 도 2에는 다수의 메모리 트랜지스터(150)만이 도시되었다. 메모리 트랜지스터(150)는 도 2 및 도 3에 도시된 바와 같이, 소자 분리막(105) 사이의 액티브 영역 상부에 형성되는 플로팅 게이트 전극(120), 플로팅 게이트 전극(120) 상부에 형성되는 게이트 전극간 절연막(125), 게이트 전극간 절연막(125) 상부에 형성되는 콘트롤 게이트 전극(130)을 포함한다. 플로팅 게이트 전극(120) 및 콘트롤 게이트 전극(130)은 예컨대, 도핑된 폴리실리콘막으로 형성될 수 있고, 게이트 전극간 절연막(125)은 예컨대, ONO(oxide-nitride-oxide)막으로 형성될 수 있다. 반도체 기판(100)과 플로팅 게이트 전극(120) 사이에는 게이트 산화막(110)이 개재되어 있으며, 게이트 산화막(110)은 각각의 액티브 영역상에서 상대적으로 좁은 두께를 갖는 터널링 영역(110a)을 포함한다. 알려진 바와 같이, 전하는 터널링 영역(110a)을 통해서 플로팅 게이트 전극(120)으로 이동된다. 플로팅 게이트 전극(120) 하부의 액티브 영역(100)에 셀 접합 영역(140)이 형성된다. 이때, 하나의 셀 블록 영역(A)내에는 8개의 플로팅 게이트 전극(120)과, 상기 플로팅 게이트 전극들(120)을 덮는 하나의 콘트롤 게이트 전극(130)이 형성된다.
현재 EEPROM 소자는 실질적으로 전하를 프로그램 및 이레이징하는 메모리 트랜지스터(150)의 스위칭 특성을 개선하기 위한 노력이 계속되고 있다. 메모리 트랜지스터(150)는 프로그램 및 이레이징 특성을 개선시키기 위하여 프로그램 효율 및 이래이징 효율을 개선시켜야 한다.
이레이징 효율(αe)은 하기의 식 2로 표현된다.
(식 2)
Figure 112004022373117-pat00002
여기서, Cono는 플로팅 게이트 전극(120)과 콘트롤 게이트 전극(130)간의 캐패시턴스이고, Ctun은 터널링 영역에서의 기판(100)과 플로팅 게이트 전극(120)간의 캐패시턴스이고, Cgox는 기판(100)과 플로팅 게이트 전극(120)간의 캐패시턴스를 나타낸다.
상기의 식에 따라, 이레이징 효율(αe)을 개선시키기 위하여는 Cono를 증대시켜야 한다. 그러기 위하여는 게이트 전극간 절연막(125)의 두께를 감축시켜야 한다. 현재에는 증착 기술의 발달에 의해 게이트 전극간 절연막(125)을 충분한 두께로 감축시킬 수 있어, 이레이징 효율(αe)을 개선시킬 수 있다.
한편, 프로그램 효율(αp)은 하기의 식 3으로 표현된다.
(식 3)
Figure 112004022373117-pat00003
상기의 식에 따라, 프로그램 효율(αp)을 개선시키기 위하여는 Ctun을 감소시켜야 한다. 그러기 위하여는 터널링 영역(110a)의 선폭을 줄여야 한다. 현재에는 포토리소그라피 공정의 발전으로 인해, 터널링 영역(110a)의 선폭을 충분히 감축시킬 수 있어, 프로그램 효율을 개선시킬 수 있다. 이와같이 이레이징 효율 및 프로그램 효율을 개선시킴에 따라, 메모리 트랜지스터(150)의 스위칭 특성이 크게 개선될 수 있다.
한편, 선택 트랜지스터 영역(B) 상에 선택 트랜지스터(160)가 형성된다. 선택 트랜지스터(160)는 게이트 전극(135) 및 게이트 전극(135) 양측에 위치되는 소오스 및 드레인 영역(141,142)을 포함한다. 선택 트랜지스터(160)의 게이트 전극(135)은 플로팅 게이트 전극 물질(120) 및 콘트롤 게이트 전극 물질(130)의 적층막으로 구성되며, 선택 트랜지스터(160)에서 플로팅 게이트 전극 물질(120) 및 콘트롤 게이트 전극 물질(130) 사이에는 메모리 트랜지스터와 같이 게이트 전극간 절연막(125)이 개재되어 있다. 게이트 전극(135)과 반도체 기판(100)사이에 게이트 산화막(110)이 개재되어 있다.
이때, 본 실시예에서는 선택 트랜지스터(160)가 차지하는 면적을 줄이기 위하여, 게이트 전극(135)의 선폭을 소정 길이 만큼 감소시킨다. 예컨대, 본 실시예 에서는 선택 트랜지스터(160)의 게이트 전극(135) 선폭을 종래의 게이트 전극(135)의 선폭보다 2분의 1 가량 감소시켜, 전체 선택 트랜지스터(150)가 차지하는 면적이 5 내지 7㎛2 바람직하게는, 6㎛2 정도가 되도록 한다.
공지된 바와 같이, 선택 트랜지스터(150)의 면적 즉, 선택 트랜지스터(160)의 게이트 전극 선폭(채널 길이)이 감소되면, 단채널 효과에 의해 선택 트랜지스터(160)의 문턱 전압(Vt)이 감소된다. 문턱 전압(Vt)이 감소되면, 선택 트랜지스터(160)가 불완전하게 턴-온되어, 셀 블록 영역(A)내의 메모리 트랜지스터(150)가 오동작된다.
이러한 문제점을 해결하기 위하여, 본 실시예에서는 선택 트랜지스터(160)가 형성되는 반도체 기판(100) 영역(선택 트랜지스터 영역:B)의 농도를 선택적으로 증가시킨다. 즉, 상기 식 1에서 설명한 바와 같이, 문턱 전압(Vt)은 기판(100)의 농도(Na)와 비례한다. 이에 따라, 선택 트랜지스터(135)가 형성되는 영역의 기판(100) 농도(Na)를 소정치 만큼 증대시킨다면, 감소된 문턱 전압(Vt)을 보상할 수 있다.
선택 트랜지스터 영역(B)의 기판(100) 농도를 증대시키는 첫 번째 방법으로, 도 2에 도시된 바와 같이 선택 트랜지스터 영역(B)에 선택적으로 P웰(100a)을 형성하는 방법이다. 이때, P웰(100a)의 농도는 문턱 전압(Vt)이 0.5 내지 1V에 가까워질 수 있는 최적의 농도임이 바람직하며, 약 1 내지 3㎛의 깊이를 가질 수 있다.
또한, 선택 트랜지스터 영역(B)의 기판(100) 농도를 증대시키기 위한 두 번 째 방법으로는, 도 4에 도시된 바와 같이, 셀 블록 영역(A) 및 선택 트랜지스터 영역(B)에 공통적으로 P웰(100b)을 형성하는 방법이다. 이때, P웰(100b)의 농도는 기판(100)의 농도보다는 큰 농도를 가지며, 셀 블록 영역(A)의 메모리 트랜지스터(150)가 최적의 동작을 할 수 있는 농도로 정해진다. 이러한 경우, P웰(100b)의 농도는 1017 내지 1020/㎤일 수 있고, 상기와 같은 P웰(100b) 농도에서 선택 트랜지스터(160)의 문턱 전압(Vt)은 약 0.5 내지 1.1V 수준일 수 있으며, 그 깊이는 1 내지 3㎛일 수 있다.
이때, P웰(100b)은 도 4와 같이 셀 블록 영역(A) 및 선택 트랜지스터 영역(B)에 동일한 농도로 공통적으로 형성될 수 있다. 또한, 도 5에 도시된 바와 같이, 셀 블록 영역(A) 및 선택 트랜지스터 영역(B) 각각에 P웰(100c,100d)을 형성할 수 있고, 셀 블록 영역(A)에 형성되는 P웰(100c)과 선택 트랜지스터 영역(B)에 형성되는 P웰(100d)의 농도는 상이할 수 있다. 이러한 경우, 셀 블록 영역(A)에 형성되는 P웰(100c)의 농도는 메모리 트랜지스터(150)가 최적의 스위칭 동작을 할 수 있을 정도의 농도임이 바람직하고, 선택 트랜지스터 영역(B)에 형성되는 P웰(100d)의 농도는 선택 트랜지스터(160)의 문턱 전압이 0.5 내지 1.1V에 근접할 수 있을 정도의 농도임이 바람직하다.
선택 트랜지스터(160)의 문턱 전압(Vt)이 상기와 같이, 0.5V 이상일 지라도, 메모리 트랜지스터(150)의 스위칭 특성이 종래에 비해 매우 개선되었으므로, 메모리 트랜지스터(150)의 동작에 문제가 되지 않는다. 즉, 메모리 트랜지스터(150)의 이레이징 효율 및 프로그램 효율이 반도체 제조공정의 발전으로 개선되어 있으므로, 선택 트랜지스터(160)로 인해 종전보다 약간 작은 정도의 전압(상기 증가된 문턱 전압이 고려된 전압)이 인가되더라도, 메모리 트랜지스터(150)의 동작에는 영향을 미치지 않는다.
그후, 반도체 기판(100) 결과물 상부에 층간 절연막(170)이 형성된다. 층간 절연막(170) 상부에 선택 트랜지스터(150)의 소오스 및 드레인(141,142)과 각각 콘택되도록 금속 배선(180a,180b)이 형성된다. 이때, 금속 배선(180b)에 의해 선택 트랜지스터(160)의 드레인(142, 혹은 소오스)과 메모리 트랜지스터(150)의 콘트롤 게이트(130)가 전기적으로 연결된다.
다음의 표 1은 종래의 EEPROM 소자와 본 발명에 따른 EEPROM 소자의 면적 감소율을 비교한 표이다. 여기서, 메모리 트랜지스터(150) 단위 면적을 (A)㎛2 설정하였고, 선택 트랜지스터(160)의 면적은 종래보다 2분의 1 정도 감소한 (B)㎛2으로 설정하였다. 또한, 종래의 선택 트랜지스터의 면적은 (C)㎛2으로 설정하였다.
(표 1)
본 발명의 EEPROM 소자 종래의 EEPROM 소자
선택 트랜지스터+1바이트 트랜지스터의 면적 (B)㎛2+(A)×8㎛2=28.4㎛2 (C)㎛2+(A)×8㎛2=34.4㎛2
유효 단위 셀 면적 28.4/8=3.55㎛2 34.4/8=4.3㎛2
유효 단위 셀 면적 감소율 (3.55/4.3)×100=82.6%
상기 표 1에 의하면, 선택 트랜지스터의 면적 감소에 의하여 전체 EEPROM 소자의 유효 단위 셀 면적이 크게 감소하였다. 이에 따라, EEPROM 소자의 사이즈를 감축시키면서, 메모리 셀 트랜지스터의 오동작을 방지할 수 있다.
도 6 내지 도 9를 참조하여, 본 발명의 실시예들에 따른 EEPROM 소자의 제조방법을 설명하도록 한다.
우선, 도 6에 도시된 바와 같이, 셀 블록 영역(A) 및 선택 트랜지스터 영역(B)을 갖는 반도체 기판(100), 즉, P형 실리콘 기판의 소정 부분에 액티브 영역을 형성할 수 있도록, 공지의 STI 방식으로 소자 분리막(105)을 형성한다.
다음, 상기 도 2와 같이 선택 트랜지스터 영역(B)에 P웰을 형성하기 위하여, 도 7에 도시된 바와 같이, 선택 트랜지스터 영역(B)이 노출되도록 공지의 포토리소그라피 공정에 의해 포토 레지스트 패턴(107)을 형성한다. 그후, 노출된 선택 트랜지스터 영역(B)에 소정 깊이로 P형 불순물, 예컨대, 보론(Boron) 불순물을 주입한다음, 열처리하여 P웰(100a)을 형성한다. 본 실시예의 경우, 선택 트랜지스터 영역(B)의 기판 농도를 최적화할 수 있어, 문턱 전압(Vt)을 O.5 내지 1.0V에 근접하게 조절할 수 있다.
또한, 상기 도 4와 같이, 셀 블록 영역(A) 및 메모리 트랜지스터 영역(B) 공통으로 P웰을 형성하기 위하여, 도 8에 도시된 바와 같이, 소자 분리막(105)이 형성된 반도체 기판(100)에 P형의 불순물을 소정 깊이로 주입한다음 열처리하여 공통 P웰(100b)을 형성할 수 있다. 이때, P웰(100b)의 농도는 메모리 트랜지스터들이 최적의 동작을 할 수 있는 정도의 농도임이 바람직하다. 이러한 경우, 선택 트랜지스터(160)의 문턱 전압이 OV 이상으로 상승될 수 있으나, 메모리 트랜지스터(150)의 스위칭 특성 향상에 의하여 문턱 전압이 0V 이상이 되더라도 메모리 트랜지스터(150)의 동작에 영향을 미치지 않는다. 본 실시예의 경우, 셀 블록 영역(A) 및 메모리 트랜지스터(B)에 공통적으로 P웰(100b)을 형성하므로, 셀 블록 영역(A) 및 메모리 트랜지스터(B)를 선별적으로 마스킹하기 위한 포토 레지스트 패턴 및 복수의 이온 주입 공정이 요구되지 않는다. 이에따라, 공정을 단순화할 수 있다.
한편, 상기 도 5와 같이, 셀 블록 영역(A) 및 메모리 트랜지스터 영역(B) 각각에 P웰을 형성하기 위하여, 도 9에 도시된 바와 같이, 셀 블록 영역(A)이 노출되도록 제 1 포토 레지스트 패턴(도시되지 않음)이 형성한다음, 노출된 셀 블록 영역(A)에 소정 농도의 P형 불순물을 주입하고 열처리하여, 제 1 P웰(100c)을 형성한다. 제 1 P웰(100c)의 농도는 메모리 트랜지스터(150, 도 5 참조)가 최적의 상태로 동작할 수 있을 정도의 농도임이 바람직하다. 그후, 제 1 포토 레지스트 패턴을 제거한다음, 선택 트랜지스터 영역(B)이 노출되도록, 반도체 기판(100) 상부에 제 2 포토 레지스트 패턴(108)을 형성한다. 노출된 선택 트랜지스터 영역(B)에 소정 농도의 P형 불순물을 주입하고 열처리하여, 제 2 P웰(100d)을 형성한다. 제 2 P웰(100d)의 농도는 선택 트랜지스터(160: 도 5 참조)의 문턱 전압이 0.5 내지 1.0V에 근접할 수 있을 정도의 농도임이 바람직하다. 이때, 제 1 P웰(100c) 및 제 2 P웰(100d)을 형성하는 공정은 그 순서를 바꾸어 실시할 수 있다. 본 실시예에 따르면, 공정은 상술한 실시예에 비해 늘어나지만, 셀 블록 영역(A) 및 선택 트랜지스터 영역(B) 각각에 최적의 기판 농도를 제공할 수 있다는 장점이 있다.
그후, 도 2, 도 4 및 도 5에 도시된 바와 같이, P웰이 형성된 반도체 기판(100) 상부에 게이트 산화막(110)을 형성하고, 셀 블록 영역(A)의 소정 부분에 터널링 영역(110a)을 형성하여, 터널링 산화막을 한정한다. 그후, 플로팅 게이트 전극 물질을 증착 및 패터닝하여, 셀 블록 영역(A)에 플로팅 게이트 전극(120)을 형성하고, 선택 트랜지스터 영역(B)에 하부 게이트 전극(120)을 형성한다. 그후, 셀블록 영역(A) 상에만 선택적으로 게이트 전극간 절연막(125), 예컨대, ONO 산화막을 증착한다. 이어서, 반도체 기판(100) 결과물 상부에 콘트롤 게이트 전극 물질을 증착 및 패터닝하여, 셀 블록 영역(A)에 콘트롤 게이트 전극(130)을 형성하고, 선택 트랜지스터 영역(B)에 상부 게이트 전극(130)을 형성한다. 이때, 게이트간 절연막(125)은 선택 트랜지스터 영역(B)상에도 형성될 수 있다. 이러한 경우, 선택 트랜지스터 영역(B)에서의 하부 게이트 전극(플로팅 게이트 물질:120)과 상부 게이트 전극(콘트롤 게이트 전극 물질:130)이 서로 전기적으로 콘택될 수 있도록 연결시켜주어야 한다. 셀 블록 영역(A) 및 선택 트랜지스터 영역(B)의 액티브 영역에 불순물, 예컨대 N형 불순물을 주입하여, 셀 블록 영역(A)에 셀 접합 영역(140)을 형성하고, 선택 트랜지스터 영역(B)에 소오스 및 드레인 영역(141,142)을 형성한다.이때, 셀 접합 영역(140)은 터널 산화막 형성전에 형성함이 바람직하다. 반도체 기판 결과물 상부에 층간 절연막(170)을 형성하고, 소오스, 드레인 영역(141,142) 및 콘트롤 게이트 전극(130)이 노출되도록 층간 절연막(170)을 소정 부분 식각한다. 그후, 층간 절연막(170) 상부에 소오스 영역과 콘택되도록 제 1 금속 배선을 형성하고, 드레인 영역 및 콘트롤 게이트 전극(130)이 전기적으로 연결되도록 제 2 금속 배선을 형성한다.
이상에서 자세히 설명한 바와 같이, 본 발명에 의하면, 바이트 단위의 메모리 트랜지스터들을 동작시키는 선택 트랜지스터의 면적을 감소시키기 위하여, 선택 트랜지스터가 형성되는 기판 영역의 농도를 상대적으로 증대시킨다. 이에따라, EEPROM 소자의 면적을 감소시킬 수 있고, 선택 트랜지스터의 면적 감소, 즉 채널 길이의 감소로 인한 문턱 전압의 감소를 보상할 수 있어, 메모리 트랜지스터의 오동작을 방지할 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.

Claims (23)

  1. 반도체 기판;
    상기 반도체 기판의 소정 영역에 형성되며, 다수의 바이트 단위의 메모리 트랜지스터가 배치되는 제 1 영역; 및
    상기 제 1 영역과 인접하여 형성되며, 상기 바이트 단위의 메모리 트랜지스터에 소정 전압을 공급하는 선택 트랜지스터가 형성되는 제 2 영역을 포함하며,
    상기 제 2 영역에 해당하는 기판 농도는 상기 기판 전체의 농도 보다 높은 것을 특징으로 하는 EEPROM 소자.
  2. 제 1 항에 있어서, 상기 제 2 영역은 상기 선택 트랜지스터의 문턱 전압이 0.5 내지 1.1V가 되도록 하는 농도를 갖는 것을 특징으로 하는 EEPROM 소자.
  3. 제 1 항에 있어서, 상기 기판은 P형 기판이고, 상기 제 2 영역에 P웰이 형성되어 있는 것을 특징으로 하는 EEPROM 소자.
  4. 제 1 항에 있어서, 상기 기판은 P형 기판이고, 상기 제 1 영역 및 제 2 영역에 P웰이 형성되어 있는 것을 특징으로 하는 EEPROM 소자.
  5. 제 4 항에 있어서, 상기 P형 기판의 농도는 4.0 내지 5.0×1014/㎤ 이고, 상기 P웰의 농도는 1017 내지 1020/㎤인 것을 특징으로 하는 EEPROM 소자.
  6. 제 3 항 또는 제 4 항에 있어서, 상기 P웰은 1 내지 3㎛의 깊이를 갖는 것을 특징으로 하는 EEPROM 소자.
  7. 반도체 기판;
    상기 반도체 기판의 소정 영역에 형성되며, 바이트 단위로 배치된 메모리 트랜지스터들이 다수개 배치되어 있는 셀 블록 영역; 및
    상기 바이트 단위의 메모리 트랜지스터를 스위칭하기 위한 선택 트랜지스터들이 구비되는 선택 트랜지스터 영역을 포함하며,
    상기 선택 트랜지스터 영역에 해당하는 반도체 기판내에 웰이 형성되어 있는 것을 특징으로 하는 EEPROM 소자.
  8. 제 7 항에 있어서, 상기 반도체 기판은 P형 실리콘 기판이고, 상기 웰은 P웰인 것을 특징으로 하는 EEPROM 소자.
  9. 제 8 항에 있어서, 상기 반도체 기판은 P형 실리콘 기판이고, 상기 셀 블록 영역에도 P웰이 더 형성되는 것을 특징으로 하는 EEPROM 소자.
  10. 제 9 항에 있어서, 상기 선택 트랜지스터 영역에 형성되는 웰과 상기 셀블록 영역에 형성되는 각각의 웰은 동일 농도를 가지는 것을 특징으로 하는 EEPROM 소자.
  11. 제 10 항에 있어서, 상기 P형 실리콘 기판의 농도는 4.0 내지 5.0×1014/㎤ 이고, 상기 P웰의 농도는 1017 내지 1020/㎤인 것을 특징으로 하는 EEPROM 소자.
  12. P형의 실리콘 기판;
    상기 실리콘 기판의 소정 영역에 형성되며, 바이트 단위로 배열된 메모리 트랜지스터들이 다수개 구비되어 있는 셀 블록 영역; 및
    상기 바이트 단위의 메모리 트랜지스터들을 스위칭하기 위하여 바이트 단위의 메모리 트랜지스터당 하나씩 설치되는 감소된 선폭을 갖는 선택 트랜지스터를 구비하는 선택 트랜지스터 영역을 포함하며,
    상기 셀 블록 영역 및 선택 트랜지스터 영역 중 적어도 하나의 영역에 P웰이 형성되어 있는 것을 특징으로 하는 EEPROM 소자.
  13. 제 12 항에 있어서, 상기 P형 실리콘 기판의 농도는 4.0 내지 5.0×1014/㎤ 이고, 상기 P웰의 농도는 1017 내지 1020/㎤인 것을 특징으로 하는 EEPROM 소자.
  14. 제 12 항에 있어서, 상기 P웰은 1 내지 3㎛의 깊이를 갖는 것을 특징으로 하는 EEPROM 소자.
  15. 제 12 항에 있어서, 상기 바이트 단위의 메모리 트랜지스터는 직렬로 연결된 8개의 메모리 트랜지스터로 구성되는 것을 특징으로 하는 EEPROM 소자.
  16. 제 12 항에 있어서, 상기 셀 블록 영역에 고전압 트랜지스터가 더 구비되며,
    상기 각각의 고전압 트랜지스터는 상기 메모리 트랜지스터 하나와 직렬로 연 결되는 것을 특징으로 하는 EEPROM 소자.
  17. 제 12 항에 있어서, 상기 메모리 트랜지스터는,
    상기 반도체 기판상에 형성되는 플로팅 게이트 전극;
    상기 플로팅 게이트 전극 상부에 형성되는 콘트롤 게이트 전극;
    상기 콘트롤 게이트 전극과 플로팅 게이트 전극 사이에 개재되는 게이트 전극간 산화막;
    상기 반도체 기판과 플로팅 게이트 전극 사이에 개재되는 터널 산화막 및 게이트 산화막; 및
    상기 플로팅 게이트 하부의 반도체 기판에 형성되는 셀 접합 영역을 포함하는 것을 특징으로 하는 EEPROM 소자.
  18. 제 17 항에 있어서, 상기 선택 트랜지스터는
    상기 반도체 기판 상부에 형성되는 게이트 전극;
    상기 게이트 전극 양측의 P웰 영역에 형성되는 소오스 및 드레인 영역; 및
    상기 반도체 기판과 게이트 전극 사이에 개재되는 게이트 산화막을 포함하는 것을 특징으로 하는 EEPROM 소자.
  19. 제 18 항에 있어서, 상기 선택 트랜지스터의 게이트 전극은 상기 메모리 트랜지스터의 플로팅 게이트 전극을 구성하는 물질 및 상기 콘트롤 게이트 전극을 구 성하는 물질의 적층막으로 형성되는 것을 특징으로 하는 EEPROM 소자.
  20. 제 13 항에 있어서, 상기 선택 트랜지스터의 면적은 약 5 내지 7㎛2 인 것을 특징으로 하는 EEPROM 소자.
  21. 셀 블록 영역 및 선택 트랜지스터 영역을 갖는 P형의 반도체 기판상에 소자 분리막을 형성하는 단계;
    상기 선택 트랜지스터 영역에 P웰을 형성하는 단계; 및
    상기 셀 블록 영역에 메모리 트랜지스터를 형성하고 선택 트랜지스터 영역에 선택 트랜지스터를 형성하는 단계를 포함하는 것을 특징으로 하는 EEPROM 소자의 제조방법.
  22. 셀 블록 영역 및 선택 트랜지스터 영역을 갖는 P형의 반도체 기판상에 소자 분리막을 형성하는 단계;
    상기 셀 블록 영역 및 선택 트랜지스터 영역에 공통으로 동일한 농도를 갖는 P웰을 형성하는 단계; 및
    상기 셀 블록 영역에 메모리 트랜지스터를 형성하고 선택 트랜지스터 영역에 선택 트랜지스터를 형성하는 단계를 포함하는 것을 특징으로 하는 EEPROM 소자의 제조방법.
  23. 셀 블록 영역 및 선택 트랜지스터 영역을 갖는 P형의 반도체 기판상에 소자 분리막을 형성하는 단계;
    상기 셀 블록 영역에 선택적으로 제 1 P웰을 형성하는 단계;
    상기 선택 트랜지스터 영역에 제 2 P웰을 형성하는 단계;
    상기 셀 블록 영역에 메모리 트랜지스터를 형성하고 선택 트랜지스터 영역에 선택 트랜지스터를 형성하는 단계를 포함하며,
    상기 제 1 및 제 2 P웰은 그 농도 서로 상이한 것을 특징으로 하는 EEPROM 소자의 제조방법.
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