JP2002289704A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Abstract
(57)【要約】
【課題】Ｐ型シリコン基板に形成される２５［Ｖ］程度
を超える高耐圧系のＭＯＳＦＥＴ形成用のＮ−ウエル領
域の接合耐圧を高耐圧化し、隣り合うＮ−ウエル領域間
を微細に分離し、ウエル領域間耐圧が所望値となるよう
に実現する。 【解決手段】Ｐ型シリコン基板１０１上で所定幅の領域
を挟んで２つ以上の隣り合うＮ−ウエル領域１０７を有
する半導体装置において、隣り合うＮ−ウエル領域に対
してオフセット領域Ａを介してＰ−ウエル領域１０８を
設ける。
を超える高耐圧系のＭＯＳＦＥＴ形成用のＮ−ウエル領
域の接合耐圧を高耐圧化し、隣り合うＮ−ウエル領域間
を微細に分離し、ウエル領域間耐圧が所望値となるよう
に実現する。 【解決手段】Ｐ型シリコン基板１０１上で所定幅の領域
を挟んで２つ以上の隣り合うＮ−ウエル領域１０７を有
する半導体装置において、隣り合うＮ−ウエル領域に対
してオフセット領域Ａを介してＰ−ウエル領域１０８を
設ける。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に係り、特に隣り合うウエル領域間の耐圧
およびウエル領域と半導体基板の接合耐圧としてそれぞ
れ所定の高耐圧を必要とする半導体装置およびその製造
工程に関するもので、例えばＮＡＮＤ型フラッシュメモ
リ等の不揮発性メモリに適用される。
その製造方法に係り、特に隣り合うウエル領域間の耐圧
およびウエル領域と半導体基板の接合耐圧としてそれぞ
れ所定の高耐圧を必要とする半導体装置およびその製造
工程に関するもので、例えばＮＡＮＤ型フラッシュメモ
リ等の不揮発性メモリに適用される。
【０００２】
【従来の技術】ＮＡＮＤ型フラッシュメモリ等の不揮発
性メモリでは、メモリセルの書込み消去動作の際に２０
［Ｖ］程度の高い電源電圧が必要となるので、高耐圧を
必要とする素子（以下、ＨＶ系素子と称す）が存在す
る。また、コスト低減を図るためにチップサイズを削減
するには、前記ＨＶ系素子を高密度に搭載する必要があ
る。
性メモリでは、メモリセルの書込み消去動作の際に２０
［Ｖ］程度の高い電源電圧が必要となるので、高耐圧を
必要とする素子（以下、ＨＶ系素子と称す）が存在す
る。また、コスト低減を図るためにチップサイズを削減
するには、前記ＨＶ系素子を高密度に搭載する必要があ
る。
【０００３】前記ＨＶ系素子のトランジスタは、周知の
バックバイアス効果により閾値（以下、Ｖｔｈと称す
る）が上昇する。そこで、ＨＶ系素子のトランジスタが
例えば２０［Ｖ］で動作する場合、ＨＶ系トランジスタ
の接合は、２０［Ｖ］の動作電源に加え、Ｖｔｈ＋（Ｖ
ｔｈの上昇分）（ほぼ４［Ｖ］程度）の印加を避けられ
なくなるのは周知の事実である。また、上記ＨＶ系トラ
ンジスタは、低電圧動作時における接合耐圧の低下があ
るので、ＨＶ系トランジスタを構成する拡散層の耐圧と
しては２５［Ｖ］を充分に超えるものであることが必要
である。
バックバイアス効果により閾値（以下、Ｖｔｈと称す
る）が上昇する。そこで、ＨＶ系素子のトランジスタが
例えば２０［Ｖ］で動作する場合、ＨＶ系トランジスタ
の接合は、２０［Ｖ］の動作電源に加え、Ｖｔｈ＋（Ｖ
ｔｈの上昇分）（ほぼ４［Ｖ］程度）の印加を避けられ
なくなるのは周知の事実である。また、上記ＨＶ系トラ
ンジスタは、低電圧動作時における接合耐圧の低下があ
るので、ＨＶ系トランジスタを構成する拡散層の耐圧と
しては２５［Ｖ］を充分に超えるものであることが必要
である。
【０００４】ＨＶ系トランジスタのチャネルを構成する
ウエル領域が半導体基板（通常はシリコン基板）とは逆
導電型である場合は、ウエル領域とシリコン基板間の接
合耐圧も前記２５［Ｖ］を充分に超えるものが必要とな
る。
ウエル領域が半導体基板（通常はシリコン基板）とは逆
導電型である場合は、ウエル領域とシリコン基板間の接
合耐圧も前記２５［Ｖ］を充分に超えるものが必要とな
る。
【０００５】また、前記したようにシリコン基板とは逆
導電型であるウエル領域の場合は、隣り合うウエル領域
間に２５［Ｖ］程度と大きな電位差を伴う回路構成を採
用せざるを得ない場合がある。
導電型であるウエル領域の場合は、隣り合うウエル領域
間に２５［Ｖ］程度と大きな電位差を伴う回路構成を採
用せざるを得ない場合がある。
【０００６】図８は、従来例１のＮＡＮＤ型フラッシュ
メモリにおいて、シリコン基板に基板とは逆導電型の２
つのウエル領域が隣り合うように形成されている構造を
示す断面図である。
メモリにおいて、シリコン基板に基板とは逆導電型の２
つのウエル領域が隣り合うように形成されている構造を
示す断面図である。
【０００７】図８において、Ｐ型シリコン基板５０１の
表層部に選択的に２つのＮ−ウエル領域５０７が隣り合
うように形成されている。なお、５０９は基板表面に形
成されたシリコン酸化膜である。
表層部に選択的に２つのＮ−ウエル領域５０７が隣り合
うように形成されている。なお、５０９は基板表面に形
成されたシリコン酸化膜である。
【０００８】このような構造において、ＮＡＮＤ型フラ
ッシュメモリの回路構成上、Ｎ−ウエル領域５０７とＰ
型シリコン基板５０１との接合耐圧（以下、Ｎ−ウエル
領域接合耐圧と称する）が２５［Ｖ］を超えることが要
求（第１の要求）される。
ッシュメモリの回路構成上、Ｎ−ウエル領域５０７とＰ
型シリコン基板５０１との接合耐圧（以下、Ｎ−ウエル
領域接合耐圧と称する）が２５［Ｖ］を超えることが要
求（第１の要求）される。
【０００９】また、隣り合う２つのＮ−ウエル領域５０
７間は２５［Ｖ］のように高い電位差を持って動作する
必要があり、ウエル領域間耐圧＞２５［Ｖ］であること
が要求（第２の要求）される。
７間は２５［Ｖ］のように高い電位差を持って動作する
必要があり、ウエル領域間耐圧＞２５［Ｖ］であること
が要求（第２の要求）される。
【００１０】上記第１の要求を満たすためには、まず、
Ｎ−ウエル領域５０７とＰ型シリコン基板５０１とのＰ
Ｎ接合を緩やかなものにする必要がある。このために
は、周知のように、Ｎ−ウエル領域５０７およびＰ型シ
リコン基板５０１のそれぞれに存在する導電性を支配す
る不純物濃度を低濃度化させることが必要である。
Ｎ−ウエル領域５０７とＰ型シリコン基板５０１とのＰ
Ｎ接合を緩やかなものにする必要がある。このために
は、周知のように、Ｎ−ウエル領域５０７およびＰ型シ
リコン基板５０１のそれぞれに存在する導電性を支配す
る不純物濃度を低濃度化させることが必要である。
【００１１】しかし、Ｎ−ウエル領域５０７にはＰＭＯ
ＳＦＥＴを形成することになるが、周知の通り、ＰＭＯ
ＳＦＥＴの微細化にはＰＭＯＳＦＥＴを構成するＮ−ウ
エル領域５０７の高濃度化が不可欠となるので、Ｎ−ウ
エル領域５０７の濃度を低濃度化することには限界があ
る。
ＳＦＥＴを形成することになるが、周知の通り、ＰＭＯ
ＳＦＥＴの微細化にはＰＭＯＳＦＥＴを構成するＮ−ウ
エル領域５０７の高濃度化が不可欠となるので、Ｎ−ウ
エル領域５０７の濃度を低濃度化することには限界があ
る。
【００１２】なお、Ｐ型シリコン基板５０１上にＮＭＯ
ＳＦＥＴを形成する場合も、上記と同様の理由により、
微細なＮＭＯＳＦＥＴを形成するには、Ｐ型シリコン基
板５０１の濃度を充分に高いものにする必要がある。し
かし、特に微細なＮＭＯＳＦＥＴを形成する場合は、Ｐ
型シリコン基板５０１上に同一導電型の高濃度のＰ−ウ
エル領域を形成し、この高濃度のＰ−ウエル領域にＮＭ
ＯＳＦＥＴを形成することができるので、Ｐ型シリコン
基板５０１を低濃度に設定することが可能となる。この
場合、低濃度に設定されたＰ型シリコン基板５０１とＮ
−ウエル領域５０７との接合耐圧は３０［Ｖ］以上と高
く設定することができる。
ＳＦＥＴを形成する場合も、上記と同様の理由により、
微細なＮＭＯＳＦＥＴを形成するには、Ｐ型シリコン基
板５０１の濃度を充分に高いものにする必要がある。し
かし、特に微細なＮＭＯＳＦＥＴを形成する場合は、Ｐ
型シリコン基板５０１上に同一導電型の高濃度のＰ−ウ
エル領域を形成し、この高濃度のＰ−ウエル領域にＮＭ
ＯＳＦＥＴを形成することができるので、Ｐ型シリコン
基板５０１を低濃度に設定することが可能となる。この
場合、低濃度に設定されたＰ型シリコン基板５０１とＮ
−ウエル領域５０７との接合耐圧は３０［Ｖ］以上と高
く設定することができる。
【００１３】一方、前記第２の要求を満たすためには、
隣り合うＮ−ウエル領域１０７間に素子分離のために７
［μｍ］程度の距離（図８中Ｈ）を確保することによ
り、隣り合うＮ−ウエル領域５０７間の耐圧が所望値と
なるように実現してきた。
隣り合うＮ−ウエル領域１０７間に素子分離のために７
［μｍ］程度の距離（図８中Ｈ）を確保することによ
り、隣り合うＮ−ウエル領域５０７間の耐圧が所望値と
なるように実現してきた。
【００１４】しかし、隣り合うＮ−ウエル領域５０１間
の距離Ｈが７［μｍ］程度のように膨大な値であると、
チップサイズの拡大をまねき、製造コストを上昇させる
結果を招く。
の距離Ｈが７［μｍ］程度のように膨大な値であると、
チップサイズの拡大をまねき、製造コストを上昇させる
結果を招く。
【００１５】そこで、図９に示すように、従来例２のＮ
ＡＮＤ型フラッシュメモリにおいて、隣り合うＮ−ウエ
ル領域６０７間にＰ−ウエル領域６０８を設けることに
より、Ｎ−ウエル領域６０７間の分離能力を飛躍的に高
めることが行われている。なお、図９中、６０９は基板
表面に形成されたシリコン酸化膜である。
ＡＮＤ型フラッシュメモリにおいて、隣り合うＮ−ウエ
ル領域６０７間にＰ−ウエル領域６０８を設けることに
より、Ｎ−ウエル領域６０７間の分離能力を飛躍的に高
めることが行われている。なお、図９中、６０９は基板
表面に形成されたシリコン酸化膜である。
【００１６】しかし、高耐圧が必要とされるＮ−ウエル
領域６０７とＰ−ウエル領域６０８とのＰＮ接合が急峻
になり、Ｎ−ウエル領域６０７の接合耐圧の大幅な落ち
込みが発生する。
領域６０７とＰ−ウエル領域６０８とのＰＮ接合が急峻
になり、Ｎ−ウエル領域６０７の接合耐圧の大幅な落ち
込みが発生する。
【００１７】なお、図７中には、従来例１におけるＮ−
ウエル領域５０７の耐圧特性と、従来例２におけるＮ−
ウエル領域６０７の耐圧特性を対比して示している。
ウエル領域５０７の耐圧特性と、従来例２におけるＮ−
ウエル領域６０７の耐圧特性を対比して示している。
【００１８】
【発明が解決しようとする課題】上記したように従来の
ＮＡＮＤ型フラッシュメモリなどにおいて、シリコン基
板に形成される２５［Ｖ］程度を超える高耐圧系のＭＯ
ＳＦＥＴ形成用のウエル領域がシリコン基板とは逆導電
型の場合に、ウエル領域接合耐圧を高くし、かつ、隣り
合う同一導電型のウエル領域間の耐圧（ウエル領域間耐
圧）が所望値となるように実現すると、チップサイズの
拡大をまねき、チップコストを上昇させる結果を招くと
いう問題があった。
ＮＡＮＤ型フラッシュメモリなどにおいて、シリコン基
板に形成される２５［Ｖ］程度を超える高耐圧系のＭＯ
ＳＦＥＴ形成用のウエル領域がシリコン基板とは逆導電
型の場合に、ウエル領域接合耐圧を高くし、かつ、隣り
合う同一導電型のウエル領域間の耐圧（ウエル領域間耐
圧）が所望値となるように実現すると、チップサイズの
拡大をまねき、チップコストを上昇させる結果を招くと
いう問題があった。
【００１９】本発明は上記の問題点を解決すべくなされ
たもので、半導体基板に形成される２５［Ｖ］程度を超
える高耐圧系のＭＯＳＦＥＴ形成用のウエル領域が半導
体基板とは逆導電型の場合に、ウエル領域接合耐圧の高
耐圧化とＭＯＳＦＥＴの微細化の両立が容易になり、隣
り合うウエル領域間を微細に分離し、かつ、ウエル領域
間耐圧が所望値となるように実現し得る半導体装置およ
びその製造方法を提供することを目的とする。
たもので、半導体基板に形成される２５［Ｖ］程度を超
える高耐圧系のＭＯＳＦＥＴ形成用のウエル領域が半導
体基板とは逆導電型の場合に、ウエル領域接合耐圧の高
耐圧化とＭＯＳＦＥＴの微細化の両立が容易になり、隣
り合うウエル領域間を微細に分離し、かつ、ウエル領域
間耐圧が所望値となるように実現し得る半導体装置およ
びその製造方法を提供することを目的とする。
【００２０】
【課題を解決するための手段】本発明の第１の半導体装
置は、第１導電型の半導体基板と、前記半導体基板の表
層部に選択的に形成され、所定幅の領域を挟んで隣り合
う第２導電型の２つのウエル領域と、前記所定幅の領域
において前記隣り合う第２導電型の２つのウエル領域の
少なくとも一方のウエル領域に対してオフセット領域を
あけて形成された第１導電型のウエル領域とを具備した
ことを特徴とする。
置は、第１導電型の半導体基板と、前記半導体基板の表
層部に選択的に形成され、所定幅の領域を挟んで隣り合
う第２導電型の２つのウエル領域と、前記所定幅の領域
において前記隣り合う第２導電型の２つのウエル領域の
少なくとも一方のウエル領域に対してオフセット領域を
あけて形成された第１導電型のウエル領域とを具備した
ことを特徴とする。
【００２１】本発明の第２の半導体装置は、第１導電型
の半導体基板と、前記半導体基板の表層部に選択的に形
成され、第１の所定幅の領域を挟んで隣り合う第２導電
型の第１の対をなす２つのウエル領域と、前記半導体基
板の表層部に選択的に形成され、第２の所定幅の領域を
挟んで隣り合う第２導電型の第２の対をなす２つのウエ
ル領域と、前記第１の所定幅の領域において前記隣り合
う第２導電型の２つのウエル領域の少なくとも一方のウ
エル領域に対して第１のオフセット領域をあけて形成さ
れ、その表層部には拡散層が形成されていない第１導電
型の第１のウエル領域と、前記第２の所定幅の領域にお
いて前記隣り合う第２導電型の２つのウエル領域の少な
くとも一方のウエル領域に対して第２のオフセット領域
をあけて形成され、その表層部には第１導電型の拡散層
が形成されている第１導電型の第２のウエル領域とを具
備することを特徴とする。
の半導体基板と、前記半導体基板の表層部に選択的に形
成され、第１の所定幅の領域を挟んで隣り合う第２導電
型の第１の対をなす２つのウエル領域と、前記半導体基
板の表層部に選択的に形成され、第２の所定幅の領域を
挟んで隣り合う第２導電型の第２の対をなす２つのウエ
ル領域と、前記第１の所定幅の領域において前記隣り合
う第２導電型の２つのウエル領域の少なくとも一方のウ
エル領域に対して第１のオフセット領域をあけて形成さ
れ、その表層部には拡散層が形成されていない第１導電
型の第１のウエル領域と、前記第２の所定幅の領域にお
いて前記隣り合う第２導電型の２つのウエル領域の少な
くとも一方のウエル領域に対して第２のオフセット領域
をあけて形成され、その表層部には第１導電型の拡散層
が形成されている第１導電型の第２のウエル領域とを具
備することを特徴とする。
【００２２】本発明の半導体装置の製造方法は、第１導
電型の半導体基板上に酸化膜を形成する工程と、前記半
導体基板の表層部で所定幅の領域を挟んで隣り合う第２
導電型の２つの拡散層形成予定領域に第２導電型の不純
物を導入する工程と、前記所定幅の領域において前記隣
り合う第２導電型の２つの拡散層形成予定領域の少なく
と一方の領域に対してオフセット領域をあけて第１導電
型の不純物を導入する工程とを具備する。
電型の半導体基板上に酸化膜を形成する工程と、前記半
導体基板の表層部で所定幅の領域を挟んで隣り合う第２
導電型の２つの拡散層形成予定領域に第２導電型の不純
物を導入する工程と、前記所定幅の領域において前記隣
り合う第２導電型の２つの拡散層形成予定領域の少なく
と一方の領域に対してオフセット領域をあけて第１導電
型の不純物を導入する工程とを具備する。
【００２３】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。
施の形態を詳細に説明する。
【００２４】＜第１の実施形態＞例えばＰ型半導体基板
を用いたＮＡＮＤ型フラッシュメモリにおいて、メモリ
セルアレイの周辺回路の素子が形成されるＮ−ウエル領
域は、隣り合うウエル領域間が高耐圧を持つように分離
される必要がある。そこで、第１の実施形態では、高耐
圧が必要とされる隣り合うＮ−ウエル領域間（ＨＶ系Ｎ
−ウエル領域間）の分離を微細に実現した例を説明す
る。
を用いたＮＡＮＤ型フラッシュメモリにおいて、メモリ
セルアレイの周辺回路の素子が形成されるＮ−ウエル領
域は、隣り合うウエル領域間が高耐圧を持つように分離
される必要がある。そこで、第１の実施形態では、高耐
圧が必要とされる隣り合うＮ−ウエル領域間（ＨＶ系Ｎ
−ウエル領域間）の分離を微細に実現した例を説明す
る。
【００２５】図１（ａ）乃至（ｃ）は、本発明の第１の
実施形態に係るＮＡＮＤ型フラッシュメモリの製造工程
の一部を示す断面図である。
実施形態に係るＮＡＮＤ型フラッシュメモリの製造工程
の一部を示す断面図である。
【００２６】まず、図１（ａ）に示すように、Ｂ（ボロ
ン）濃度が５×１０14程度のＰ型シリンコン基板（Ｐ−
Ｓｕｂ）１０１上に厚さ２０ｎｍ程度の熱酸化膜（シリ
コン酸化膜）１０２を形成する。次に、隣り合う少なく
とも２つのＨＶ系Ｎ−ウエル（Ｗｅｌｌ）形成予定領域
上に対応する開口を有するようにレジストパターン１０
３を形成し、これをマスクとして、加速エネルギー１．
５ＭｅＶの加速電圧で３×１０13／ｃｍ2 程度のドーズ
量のＰ（燐）イオン１０４を注入する。
ン）濃度が５×１０14程度のＰ型シリンコン基板（Ｐ−
Ｓｕｂ）１０１上に厚さ２０ｎｍ程度の熱酸化膜（シリ
コン酸化膜）１０２を形成する。次に、隣り合う少なく
とも２つのＨＶ系Ｎ−ウエル（Ｗｅｌｌ）形成予定領域
上に対応する開口を有するようにレジストパターン１０
３を形成し、これをマスクとして、加速エネルギー１．
５ＭｅＶの加速電圧で３×１０13／ｃｍ2 程度のドーズ
量のＰ（燐）イオン１０４を注入する。
【００２７】なお、上記Ｎ−ウエル形成予定領域には、
ＰＭＯＳＦＥＴを形成する必要があるので、ＰＭＯＳＦ
ＥＴのチャネル制御のために、１０ＫｅＶの加速電圧で
３×１０12／ｃｍ2 程度のドーズ量のＢイオンを打ち込
むと同時に、ＰＭＯＳＦＥＴのチャネルプロファイル制
御のためのＰイオンの打ち込みを加速エネルギーおよび
ドーズ量を変えながら、複数回実施してもよい。
ＰＭＯＳＦＥＴを形成する必要があるので、ＰＭＯＳＦ
ＥＴのチャネル制御のために、１０ＫｅＶの加速電圧で
３×１０12／ｃｍ2 程度のドーズ量のＢイオンを打ち込
むと同時に、ＰＭＯＳＦＥＴのチャネルプロファイル制
御のためのＰイオンの打ち込みを加速エネルギーおよび
ドーズ量を変えながら、複数回実施してもよい。
【００２８】次に、レジストパターン１０３を剥離後、
ＨＶ系Ｎ−ウエル形成予定領域上をカバーするととも
に、隣り合うＨＶ系Ｎ−ウエル形成予定領域間の所定幅
の領域の両端部へＮ−ウエル形成予定領域から少なくと
も１．０μｍ程度延長した領域上をカバーするレジスト
パターン１０５を形成する。換言すれば、隣り合うＨＶ
系Ｎ−ウエル形成予定領域間（所定幅の領域）の中央部
の素子分離用のＰ−ウエル形成予定領域領域上に対応す
る開口を有するようにレジストパターン１０５を形成す
る。
ＨＶ系Ｎ−ウエル形成予定領域上をカバーするととも
に、隣り合うＨＶ系Ｎ−ウエル形成予定領域間の所定幅
の領域の両端部へＮ−ウエル形成予定領域から少なくと
も１．０μｍ程度延長した領域上をカバーするレジスト
パターン１０５を形成する。換言すれば、隣り合うＨＶ
系Ｎ−ウエル形成予定領域間（所定幅の領域）の中央部
の素子分離用のＰ−ウエル形成予定領域領域上に対応す
る開口を有するようにレジストパターン１０５を形成す
る。
【００２９】次に、図１（ｂ）に示すように、前記レジ
ストパターン１０５をマスクとして、２６０ＫｅＶの加
速電圧で１．５×１０13／ｃｍ2 程度のドーズ量のＢイ
オン１０６を注入し、さらに、２５ＫｅＶの加速電圧で
１．５×１０13／ｃｍ2 程度のドーズ量のＢイオンをイ
オン注入する。
ストパターン１０５をマスクとして、２６０ＫｅＶの加
速電圧で１．５×１０13／ｃｍ2 程度のドーズ量のＢイ
オン１０６を注入し、さらに、２５ＫｅＶの加速電圧で
１．５×１０13／ｃｍ2 程度のドーズ量のＢイオンをイ
オン注入する。
【００３０】この際、Ｂイオンの注入は、レジストパタ
ーン１０５をマスクとして加速エネルギーを変えながら
複数回実行しているが、ＨＶ系Ｎ−ウエル領域１０７の
分離に支障がない限り、上記Ｂイオンの注入工程を１回
だけに止めてもよい。
ーン１０５をマスクとして加速エネルギーを変えながら
複数回実行しているが、ＨＶ系Ｎ−ウエル領域１０７の
分離に支障がない限り、上記Ｂイオンの注入工程を１回
だけに止めてもよい。
【００３１】以後、詳しくは図示していないが、ＮＡＮ
Ｄ型フラッシュメモリの形成に必要な熱工程を経て、図
１（ｃ）に示すように、隣り合うＮ−ウエル領域１０７
間にオフセット領域Ａを介して素子分離用のＰ―ウエル
領域１０８が存在する構造が形成される。換言すれば、
隣り合うＨＶ系Ｎ−ウエル領域１０７がオフセット領域
Ａを介してＰ−ウエル領域１０８を挟むように配置され
た構造が形成される。なお、図中、１０９はシリコン酸
化膜である。
Ｄ型フラッシュメモリの形成に必要な熱工程を経て、図
１（ｃ）に示すように、隣り合うＮ−ウエル領域１０７
間にオフセット領域Ａを介して素子分離用のＰ―ウエル
領域１０８が存在する構造が形成される。換言すれば、
隣り合うＨＶ系Ｎ−ウエル領域１０７がオフセット領域
Ａを介してＰ−ウエル領域１０８を挟むように配置され
た構造が形成される。なお、図中、１０９はシリコン酸
化膜である。
【００３２】ここで、Ｐ−ウエル領域１０８の幅は３μ
ｍ程度であり、オフセット領域Ａは１μｍ程度である。
また、高耐圧での分離が必要なＮ−ウエル領域１０７と
Ｐ−ウエル領域１０８との接合耐圧を確保するために、
Ｐ−ウエル領域１０８の表層部には高濃度の拡散層が存
在しないように形成されている。
ｍ程度であり、オフセット領域Ａは１μｍ程度である。
また、高耐圧での分離が必要なＮ−ウエル領域１０７と
Ｐ−ウエル領域１０８との接合耐圧を確保するために、
Ｐ−ウエル領域１０８の表層部には高濃度の拡散層が存
在しないように形成されている。
【００３３】図７は、第１の実施形態におけるＨＶ系Ｎ
−ウエル領域１０７の耐圧特性を、従来例１および従来
例２におけるＮ−ウエル領域の耐圧特性と対比して示し
ている。
−ウエル領域１０７の耐圧特性を、従来例１および従来
例２におけるＮ−ウエル領域の耐圧特性と対比して示し
ている。
【００３４】即ち、上記した第１の実施形態の構造およ
び製造工程によれば、Ｐ型シリコン基板に２５［Ｖ］程
度を超える高耐圧系のＭＯＳＦＥＴ形成用のＮ−ウエル
領域１０７を隣り合うように形成する際、隣り合うＮ−
ウエル領域１０７間の所定幅の領域において、Ｎ−ウエ
ル領域１０７に対して１μｍ程度の距離のオフセット領
域Ａを介してＰ―ウエル領域１０８を形成した。
び製造工程によれば、Ｐ型シリコン基板に２５［Ｖ］程
度を超える高耐圧系のＭＯＳＦＥＴ形成用のＮ−ウエル
領域１０７を隣り合うように形成する際、隣り合うＮ−
ウエル領域１０７間の所定幅の領域において、Ｎ−ウエ
ル領域１０７に対して１μｍ程度の距離のオフセット領
域Ａを介してＰ―ウエル領域１０８を形成した。
【００３５】このオフセット領域Ａにより、Ｐ−ウエル
領域１０８とＮ−ウエル領域１０７のＰＮ接合が緩和さ
れ、３０［Ｖ］以上のＮ−ウエル領域接合耐圧を確保す
ることができた。また、Ｐ―ウエル領域１０８により、
２つのＮ−ウエル領域１０７間のリークを完全に遮断
し、３０［Ｖ］以上のＮ−ウエル領域間耐圧を確保する
ことができた。
領域１０８とＮ−ウエル領域１０７のＰＮ接合が緩和さ
れ、３０［Ｖ］以上のＮ−ウエル領域接合耐圧を確保す
ることができた。また、Ｐ―ウエル領域１０８により、
２つのＮ−ウエル領域１０７間のリークを完全に遮断
し、３０［Ｖ］以上のＮ−ウエル領域間耐圧を確保する
ことができた。
【００３６】しかも、図１（ｃ）中にＤで示した隣り合
うＮ−ウエル領域１０７間の距離は僅か５μｍ程度であ
り、図８を参照して示した従来例１の隣り合うＮ−ウエ
ル領域５０７間の距離Ｈ（＝７μｍ）より充分小さい。
これにより、Ｎ−ウエル領域１０７間を微細に分離し、
Ｎ−ウエル領域１０７間のパターン面積を従来例１と比
較して削減することができた。
うＮ−ウエル領域１０７間の距離は僅か５μｍ程度であ
り、図８を参照して示した従来例１の隣り合うＮ−ウエ
ル領域５０７間の距離Ｈ（＝７μｍ）より充分小さい。
これにより、Ｎ−ウエル領域１０７間を微細に分離し、
Ｎ−ウエル領域１０７間のパターン面積を従来例１と比
較して削減することができた。
【００３７】なお、ＨＶ系Ｎ−ウエル領域１０７のＰ濃
度は×１０17オーダーであり、Ｐ−ウエル領域１０８の
Ｂ濃度も×１０17オーダーに達するので、もし、ＨＶ系
Ｎ−ウエル領域１０７とＰ−ウエル領域１０８がオフセ
ット領域Ａを介さずにＰＮ接合する場合は、接合耐圧が
１５［Ｖ］程度に低下してしまう。しかし、オフセット
領域ＡのＰ型シリンコン基板１０１の濃度が５×１０15
／ｃｍ3 程度であるので、Ｐ型シリンコン基板１０１と
ＨＶ系Ｎ−ウエル領域１０７とのＰＮ接合は、３０
［Ｖ］以上の充分に高い接合耐圧が達成されている。
度は×１０17オーダーであり、Ｐ−ウエル領域１０８の
Ｂ濃度も×１０17オーダーに達するので、もし、ＨＶ系
Ｎ−ウエル領域１０７とＰ−ウエル領域１０８がオフセ
ット領域Ａを介さずにＰＮ接合する場合は、接合耐圧が
１５［Ｖ］程度に低下してしまう。しかし、オフセット
領域ＡのＰ型シリンコン基板１０１の濃度が５×１０15
／ｃｍ3 程度であるので、Ｐ型シリンコン基板１０１と
ＨＶ系Ｎ−ウエル領域１０７とのＰＮ接合は、３０
［Ｖ］以上の充分に高い接合耐圧が達成されている。
【００３８】したがって、第１の実施形態の構造の耐圧
は、図７中に示す特性から分かるように、従来例１に示
した構造の耐圧と比べて大きな落ち込みはなく、ＮＡＮ
Ｄ型フラッシュメモリの動作に問題はない。
は、図７中に示す特性から分かるように、従来例１に示
した構造の耐圧と比べて大きな落ち込みはなく、ＮＡＮ
Ｄ型フラッシュメモリの動作に問題はない。
【００３９】なお、図１（ｃ）中に示したように、高耐
圧での分離が必要なＨＶ系Ｎ−ウエル領域１０７の深さ
ＢとＰ−ウエル領域１０８の深さＣは、Ｂ＜Ｃの関係と
なるように設定してある。この理由は、隣り合うＮ−ウ
エル領域１０７間のリークをＰ型シリコン基板１０１の
深い領域においても充分に抑制するためである。この
際、Ｐ−ウエル領域１０８を形成するためのＰ型不純物
イオンとしてＢイオンを使用しているので、Ｂイオンを
深く注入することが可能であり、Ｐ−ウエル領域１０８
を深く形成することが可能である。具体例としては、Ｂ
＝２．０μｍ程度、Ｃ＝２．２μｍ程度であり、ＣはＢ
よりも１０％以上深い。
圧での分離が必要なＨＶ系Ｎ−ウエル領域１０７の深さ
ＢとＰ−ウエル領域１０８の深さＣは、Ｂ＜Ｃの関係と
なるように設定してある。この理由は、隣り合うＮ−ウ
エル領域１０７間のリークをＰ型シリコン基板１０１の
深い領域においても充分に抑制するためである。この
際、Ｐ−ウエル領域１０８を形成するためのＰ型不純物
イオンとしてＢイオンを使用しているので、Ｂイオンを
深く注入することが可能であり、Ｐ−ウエル領域１０８
を深く形成することが可能である。具体例としては、Ｂ
＝２．０μｍ程度、Ｃ＝２．２μｍ程度であり、ＣはＢ
よりも１０％以上深い。
【００４０】即ち、上記例では、Ｐ型シリコン基板１０
１およびＰ−ウエル領域１０８に拡散されている不純物
はＢであり、Ｎ−ウエル領域１０７に拡散されている不
純物はＰであり、Ｐ−ウエル領域１０８のＢ濃度および
Ｎ−ウエル領域１０７のＰ濃度は、Ｐ型シリコン基板１
０１のＢ濃度よりも２桁以上濃いことによって、所望の
耐圧特性が実現されている。
１およびＰ−ウエル領域１０８に拡散されている不純物
はＢであり、Ｎ−ウエル領域１０７に拡散されている不
純物はＰであり、Ｐ−ウエル領域１０８のＢ濃度および
Ｎ−ウエル領域１０７のＰ濃度は、Ｐ型シリコン基板１
０１のＢ濃度よりも２桁以上濃いことによって、所望の
耐圧特性が実現されている。
【００４１】ところで、Ｐ―ウエル領域１０８の表層部
にラッチアップ動作防止のためのＰ+ 型拡散層を形成し
てもよい。この場合、Ｎ−ウエル領域接合耐圧が低下す
るおそれがあるので、Ｐ+ 拡散層を設けない場合に比べ
て、オフセット領域を僅かながら大きくする必要があ
り、その一例について第２の実施形態で後述する。
にラッチアップ動作防止のためのＰ+ 型拡散層を形成し
てもよい。この場合、Ｎ−ウエル領域接合耐圧が低下す
るおそれがあるので、Ｐ+ 拡散層を設けない場合に比べ
て、オフセット領域を僅かながら大きくする必要があ
り、その一例について第２の実施形態で後述する。
【００４２】さらに、第１の実施形態の長所および第２
の実施形態の長所を統合するために、分離構造を使い分
けるように２つの実施形態を組み合わせた一例につい
て、第３の実施形態で後述する。この場合、チップ面積
に影響しない範囲でＰ−ウエル領域の表層部にＰ+ 拡散
層を設けた構造と、さらに、微細化が要求される領域
で、かつ、ラッチアップ等の発生がない限り、Ｐ−ウエ
ル領域の表層部には拡散層を設けない構造を混在させる
ことで、ラッチアップ動作による故障がなく、微細なＮ
ＡＮＤ型フラッシュメモリを実現することができる。
の実施形態の長所を統合するために、分離構造を使い分
けるように２つの実施形態を組み合わせた一例につい
て、第３の実施形態で後述する。この場合、チップ面積
に影響しない範囲でＰ−ウエル領域の表層部にＰ+ 拡散
層を設けた構造と、さらに、微細化が要求される領域
で、かつ、ラッチアップ等の発生がない限り、Ｐ−ウエ
ル領域の表層部には拡散層を設けない構造を混在させる
ことで、ラッチアップ動作による故障がなく、微細なＮ
ＡＮＤ型フラッシュメモリを実現することができる。
【００４３】さらに、データの書込み／消去動作が行わ
れる回路で使用されているような高い耐圧が必要とされ
る素子が形成されるＨＶ系Ｎ−ウエル領域と高い耐圧が
必要とされない素子が形成されるＮ−ウエル領域とが混
在する部分への適用例について、第４の実施形態で後述
する。
れる回路で使用されているような高い耐圧が必要とされ
る素子が形成されるＨＶ系Ｎ−ウエル領域と高い耐圧が
必要とされない素子が形成されるＮ−ウエル領域とが混
在する部分への適用例について、第４の実施形態で後述
する。
【００４４】さらに、Ｐ−ウエル領域を、同じＰ型シリ
コン基板の表層部に設けられたＮＭＯＳＦＥＴ構成用の
Ｐ−ウエル領域と同時に形成することにより、工程の増
加を伴うことなく、微細なＮＡＮＤ型フラッシュメモリ
を実現する一例について、第５の実施形態で後述する。
コン基板の表層部に設けられたＮＭＯＳＦＥＴ構成用の
Ｐ−ウエル領域と同時に形成することにより、工程の増
加を伴うことなく、微細なＮＡＮＤ型フラッシュメモリ
を実現する一例について、第５の実施形態で後述する。
【００４５】＜第２の実施形態＞ＣＭＯＳ回路に共通の
問題として注意する必要があるラッチアップ現象は、特
に高電源を扱うＮＡＮＤ型フラッシュメモリでは一層注
意することが必要である。ラッチアップ現象の解決手法
として、寄生トランジスタの一部となる領域の寄生抵抗
を下げることが有効であることは周知の事実である。
問題として注意する必要があるラッチアップ現象は、特
に高電源を扱うＮＡＮＤ型フラッシュメモリでは一層注
意することが必要である。ラッチアップ現象の解決手法
として、寄生トランジスタの一部となる領域の寄生抵抗
を下げることが有効であることは周知の事実である。
【００４６】そこで、第２の実施形態に係るＮＡＮＤ型
フラッシュメモリでは、第１の実施形態で示した構成例
に加えて、Ｐ型シリコン基板の寄生抵抗を少しでも削減
するために素子分離用のＰ−ウエル領域の表層部に選択
的に高濃度のＰ型拡散層を設けることにより、ラッチア
ップ現象を解決する。
フラッシュメモリでは、第１の実施形態で示した構成例
に加えて、Ｐ型シリコン基板の寄生抵抗を少しでも削減
するために素子分離用のＰ−ウエル領域の表層部に選択
的に高濃度のＰ型拡散層を設けることにより、ラッチア
ップ現象を解決する。
【００４７】図２は、本発明の第２の実施形態に係るＮ
ＡＮＤ型フラッシュメモリの一部を示す断面図である。
ＡＮＤ型フラッシュメモリの一部を示す断面図である。
【００４８】まず、前述した第１の実施形態と同様の工
程により、Ｐ型シリコン基板２０１の表層部に選択的に
隣り合うＨＶ系Ｎ−ウエル領域２０７およびそれぞれか
らオフセット領域Ｆを介して位置するＰ−ウエル領域２
０８を形成する。この後、Ｐ−ウエル領域２０８中に２
５ＫｅＶの加速電圧で５×１０15／ｃｍ2 程度のドーズ
量のＢＦ2 イオンを注入した後、熱工程を経てＰ+ 拡散
層２１０を形成する。なお、図中、２０９はシリコン酸
化膜である。
程により、Ｐ型シリコン基板２０１の表層部に選択的に
隣り合うＨＶ系Ｎ−ウエル領域２０７およびそれぞれか
らオフセット領域Ｆを介して位置するＰ−ウエル領域２
０８を形成する。この後、Ｐ−ウエル領域２０８中に２
５ＫｅＶの加速電圧で５×１０15／ｃｍ2 程度のドーズ
量のＢＦ2 イオンを注入した後、熱工程を経てＰ+ 拡散
層２１０を形成する。なお、図中、２０９はシリコン酸
化膜である。
【００４９】このような構造により、Ｐ−ウエル領域２
０８の寄生抵抗がＰ+ 拡散層２１０によって充分に低減
され、ラッチアップ現象の発生を皆無にすることがで
き、回路設計を容易にすることができた。
０８の寄生抵抗がＰ+ 拡散層２１０によって充分に低減
され、ラッチアップ現象の発生を皆無にすることがで
き、回路設計を容易にすることができた。
【００５０】なお、第２の実施形態のように隣り合うＨ
Ｖ系Ｎ−ウエル領域２０７からそれぞれオフセット領域
Ｆを介して形成されたＰ−ウエル領域２０８の表層部に
選択的にＰ+ 拡散層２１０を設けた場合には、ＨＶ系Ｎ
−ウエル領域２０７に高電位を加えた時に、空乏層が広
がってＰ+ 拡散層２１０とぶつかり、接合耐圧が低下す
る場合もある。
Ｖ系Ｎ−ウエル領域２０７からそれぞれオフセット領域
Ｆを介して形成されたＰ−ウエル領域２０８の表層部に
選択的にＰ+ 拡散層２１０を設けた場合には、ＨＶ系Ｎ
−ウエル領域２０７に高電位を加えた時に、空乏層が広
がってＰ+ 拡散層２１０とぶつかり、接合耐圧が低下す
る場合もある。
【００５１】そこで、Ｎ−ウエル領域接合耐圧を充分に
高く確保するためには、オフセット領域Ｆの値を、第１
の実施形態で図１（ｃ）中に示したオフセット領域Ａの
値（約１μｍ）に比べて僅かに大きい１．２５μｍ程度
に設定する必要がある。
高く確保するためには、オフセット領域Ｆの値を、第１
の実施形態で図１（ｃ）中に示したオフセット領域Ａの
値（約１μｍ）に比べて僅かに大きい１．２５μｍ程度
に設定する必要がある。
【００５２】従って、隣り合うＨＶ系Ｎ−ウエル領域２
０７間の距離Ｅは５．５μｍ程度となり、第１の実施形
態よりは微細な構造にはならないが、図８を参照して示
した従来例１の隣り合うＮ−ウエル領域５０７間の距離
Ｈ（＝７μｍ）よりは充分小さく、微細である。
０７間の距離Ｅは５．５μｍ程度となり、第１の実施形
態よりは微細な構造にはならないが、図８を参照して示
した従来例１の隣り合うＮ−ウエル領域５０７間の距離
Ｈ（＝７μｍ）よりは充分小さく、微細である。
【００５３】＜第３の実施形態＞第３の実施形態では、
第１の実施形態の長所および第２の実施形態の長所を統
合するために、分離構造を使い分けるように第１の実施
形態と第２の実施形態の組み合わせた例について説明す
る。
第１の実施形態の長所および第２の実施形態の長所を統
合するために、分離構造を使い分けるように第１の実施
形態と第２の実施形態の組み合わせた例について説明す
る。
【００５４】即ち、パターン上の律速がない範囲では、
第２の実施形態で図２中に示したようにＰ−ウエル領域
の表層部に選択的にＰ+ 拡散層を設けるが、特に微細な
分離が必要な部分では、第１の実施形態で図１（ｃ）中
に示したようにＰ−ウエル領域の表層部に高濃度のＰ型
拡散層を設けない構造とすることにより、ラッチアップ
現象の抑制とＮ−ウエル領域の微細な分離とを両立する
ことができた。
第２の実施形態で図２中に示したようにＰ−ウエル領域
の表層部に選択的にＰ+ 拡散層を設けるが、特に微細な
分離が必要な部分では、第１の実施形態で図１（ｃ）中
に示したようにＰ−ウエル領域の表層部に高濃度のＰ型
拡散層を設けない構造とすることにより、ラッチアップ
現象の抑制とＮ−ウエル領域の微細な分離とを両立する
ことができた。
【００５５】＜第３の実施形態の応用例＞次に、前記し
た第３の実施形態の分離構造の使い分けについて、本願
出願人の提案に係る特願２０００−１７３７１５号ある
いは特願２０００−３３０９７２号（文献１）に示され
ているＮＡＮＤ型フラッシュメモリにおける具体的な回
路パターンを参照して説明する。
た第３の実施形態の分離構造の使い分けについて、本願
出願人の提案に係る特願２０００−１７３７１５号ある
いは特願２０００−３３０９７２号（文献１）に示され
ているＮＡＮＤ型フラッシュメモリにおける具体的な回
路パターンを参照して説明する。
【００５６】図３は、第３の実施形態の応用例に係るＮ
ＡＮＤ型フラッシュメモリのチップ上のパターン配置
（レイアウト構成）の一部を、メモリセルトランジスタ
形成領域とメモリセル制御素子形成領域（ロウデコーダ
部）に区分して示している。
ＡＮＤ型フラッシュメモリのチップ上のパターン配置
（レイアウト構成）の一部を、メモリセルトランジスタ
形成領域とメモリセル制御素子形成領域（ロウデコーダ
部）に区分して示している。
【００５７】メモリセルトランジスタ形成領域は、複数
のブロックBlock0〜Block3に分離して配置され、各ブロ
ックの縦方向のサイズは、一対の選択ゲートトランジス
タと、この一対の選択ゲートトランジスタに挟まれて直
列配置される複数（通常、８個）のセルトランジスタ
（以下、8NAND stringと称する）のサイズで決定され
る。
のブロックBlock0〜Block3に分離して配置され、各ブロ
ックの縦方向のサイズは、一対の選択ゲートトランジス
タと、この一対の選択ゲートトランジスタに挟まれて直
列配置される複数（通常、８個）のセルトランジスタ
（以下、8NAND stringと称する）のサイズで決定され
る。
【００５８】前記ブロックBlock0〜Block3を制御するロ
ウデコーダ部は、ブロックBlock0〜Block3をそれぞれ異
なる専用のロウデコーダで制御する。
ウデコーダ部は、ブロックBlock0〜Block3をそれぞれ異
なる専用のロウデコーダで制御する。
【００５９】図３から明らかなように、ロウデコーダ部
を各ブロックBlock0〜Block3の両端に配置する場合、ロ
ウデコーダ部の縦方向のサイズは、8NAND stringの長さ
の倍以内のサイズに収めなければならない。
を各ブロックBlock0〜Block3の両端に配置する場合、ロ
ウデコーダ部の縦方向のサイズは、8NAND stringの長さ
の倍以内のサイズに収めなければならない。
【００６０】ロウデコーダ部のトランジスタへのストレ
ス緩和とチップサイズの縮小を可能とする手法として、
前記文献１では、それぞれＮ−ウエル領域に形成される
ＰＭＯＳＦＥＴを使用したロウデコーダ回路が用いられ
ている。この場合、ＰＭＯＳＦＥＴが形成されるＮ−ウ
エル領域は、Ｐ型シリコン基板との接合耐圧が２５
［Ｖ］程度必要であり、かつ、隣り合うＮ−ウエル領域
間の耐圧が２５［Ｖ］程度必要となる。
ス緩和とチップサイズの縮小を可能とする手法として、
前記文献１では、それぞれＮ−ウエル領域に形成される
ＰＭＯＳＦＥＴを使用したロウデコーダ回路が用いられ
ている。この場合、ＰＭＯＳＦＥＴが形成されるＮ−ウ
エル領域は、Ｐ型シリコン基板との接合耐圧が２５
［Ｖ］程度必要であり、かつ、隣り合うＮ−ウエル領域
間の耐圧が２５［Ｖ］程度必要となる。
【００６１】即ち、微細化技術の向上に伴い、ロウデコ
ーダ回路の縦方向のサイズを決定する8NAND stringの長
さが急激に小さくなっており、ロウデコーダ回路がそれ
ぞれ形成されるＮ−ウエル領域間には、２５［Ｖ］程度
のウエル領域接合耐圧とウエル領域間耐圧が必要になっ
てくる。
ーダ回路の縦方向のサイズを決定する8NAND stringの長
さが急激に小さくなっており、ロウデコーダ回路がそれ
ぞれ形成されるＮ−ウエル領域間には、２５［Ｖ］程度
のウエル領域接合耐圧とウエル領域間耐圧が必要になっ
てくる。
【００６２】図４は、図３中のロウデコーダ部でロウデ
コーダ回路が形成されるＮ−ウエル領域のパターン配置
の一具体例を示す。
コーダ回路が形成されるＮ−ウエル領域のパターン配置
の一具体例を示す。
【００６３】図４において、７０１はＰ型シリコン基
板、７０７ａ〜７０７ｃはＮ−ウエル領域であり、縦方
向に隣り合うように配置されている。さらに、これらの
Ｎ−ウエル領域７０７ａ〜７０７ｃに横方向に隣り合う
ようにそれぞれ別のＮ−ウエル領域（図示せず）が配置
されている。７０８は前記Ｎ−ウエル領域間にオフセッ
ト領域を介して存在するＰ−ウエル領域、７１０はＰ+
拡散層である。
板、７０７ａ〜７０７ｃはＮ−ウエル領域であり、縦方
向に隣り合うように配置されている。さらに、これらの
Ｎ−ウエル領域７０７ａ〜７０７ｃに横方向に隣り合う
ようにそれぞれ別のＮ−ウエル領域（図示せず）が配置
されている。７０８は前記Ｎ−ウエル領域間にオフセッ
ト領域を介して存在するＰ−ウエル領域、７１０はＰ+
拡散層である。
【００６４】Ｎ−ウエル領域７０７ａは、図３中の第１
のブロックBlock1を制御するロウデコーダ回路が形成さ
れ、Ｎ−ウエル領域７０７ｂは、図３中の第２のブロッ
クBlock2を制御するロウデコーダ回路が形成され、Ｎ−
ウエル領域７０７ｃは、図３中の第３のブロックBlock3
を制御するロウデコーダ回路が形成されている。
のブロックBlock1を制御するロウデコーダ回路が形成さ
れ、Ｎ−ウエル領域７０７ｂは、図３中の第２のブロッ
クBlock2を制御するロウデコーダ回路が形成され、Ｎ−
ウエル領域７０７ｃは、図３中の第３のブロックBlock3
を制御するロウデコーダ回路が形成されている。
【００６５】このようなレイアウト構成において、前述
したように各ブロックを制御するロウデコーダ回路の縦
方向のサイズは、最大で8NAND stringの長さの倍以内に
収めなければならない制約がある。セルの目覚しい微細
化技術に伴い、ロウデコーダを構成するＮ−ウエル領域
も、縦方向の幅とＮ−ウエル領域間を小さくする必要が
あることは当然である。
したように各ブロックを制御するロウデコーダ回路の縦
方向のサイズは、最大で8NAND stringの長さの倍以内に
収めなければならない制約がある。セルの目覚しい微細
化技術に伴い、ロウデコーダを構成するＮ−ウエル領域
も、縦方向の幅とＮ−ウエル領域間を小さくする必要が
あることは当然である。
【００６６】そこで、8NAND stringの長さに応じて、図
１に示した第１の実施形態および図２に示した第２の実
施形態を使い分けることにより、セルの微細化に伴う効
率的なレイアウト構成を組み、チップサイズを最小限に
することができた。
１に示した第１の実施形態および図２に示した第２の実
施形態を使い分けることにより、セルの微細化に伴う効
率的なレイアウト構成を組み、チップサイズを最小限に
することができた。
【００６７】即ち、横方向に隣り合うＮ−ウエル領域間
でＰ型シリコン基板７０１のオフセット領域を介して存
在するＰ−ウエル領域７０８には第２の実施形態を適用
してＰ+ 拡散層７１０を形成し、縦方向に隣り合うＮ−
ウエル領域７０７ａ〜７０７ｃ間でＰ型シリコン基板７
０１のオフセット領域を介して存在するＰ−ウエル領域
７０８には第１の実施形態を適用してＰ+ 拡散層を形成
しないようにしたものである。
でＰ型シリコン基板７０１のオフセット領域を介して存
在するＰ−ウエル領域７０８には第２の実施形態を適用
してＰ+ 拡散層７１０を形成し、縦方向に隣り合うＮ−
ウエル領域７０７ａ〜７０７ｃ間でＰ型シリコン基板７
０１のオフセット領域を介して存在するＰ−ウエル領域
７０８には第１の実施形態を適用してＰ+ 拡散層を形成
しないようにしたものである。
【００６８】但し、8NAND stringの長さによっては、縦
方向に隣り合うＮ−ウエル領域間でオフセット領域を介
して存在するＰ−ウエル領域７０８に第２の実施形態を
適用してＰ+ 拡散層を形成するように変更してもよい。
方向に隣り合うＮ−ウエル領域間でオフセット領域を介
して存在するＰ−ウエル領域７０８に第２の実施形態を
適用してＰ+ 拡散層を形成するように変更してもよい。
【００６９】＜第４の実施形態＞ＮＡＮＤ型フラッシュ
メモリにおけるメモリセルの周辺素子の中には、データ
の書込み／消去動作が行われる回路で使用されているよ
うな高い耐圧が必要とされる素子以外に、高い耐圧が必
要とされない素子があり、このような高い耐圧が必要と
されない素子が形成されるＮ−ウエル領域は高耐圧での
分離が必要とされない。
メモリにおけるメモリセルの周辺素子の中には、データ
の書込み／消去動作が行われる回路で使用されているよ
うな高い耐圧が必要とされる素子以外に、高い耐圧が必
要とされない素子があり、このような高い耐圧が必要と
されない素子が形成されるＮ−ウエル領域は高耐圧での
分離が必要とされない。
【００７０】そこで、第４の実施形態に係るＮＡＮＤ型
フラッシュメモリでは、高耐圧での分離が必要とされる
Ｎ−ウエル領域と高耐圧での分離が必要とされないＮ−
ウエル領域とが混在する部分への本発明の適用例につい
て説明する。
フラッシュメモリでは、高耐圧での分離が必要とされる
Ｎ−ウエル領域と高耐圧での分離が必要とされないＮ−
ウエル領域とが混在する部分への本発明の適用例につい
て説明する。
【００７１】図５は、本発明の第４の実施形態に係るＮ
ＡＮＤ型フラッシュメモリの一部を示す断面図である。
ＡＮＤ型フラッシュメモリの一部を示す断面図である。
【００７２】図５に示すＮＡＮＤ型フラッシュメモリに
おいては、基板間接合耐圧がさほど大きいものを必要と
されないＮ−ウエル領域（以下、ＬＶ系Ｎ−ウエル領域
と称する）３１１と、高耐圧での分離が必要で高い接合
耐圧が必要とされるＨＶ系Ｎ−ウエル領域３０７とが混
在している。なお、図中、３０９はシリコン酸化膜であ
る。
おいては、基板間接合耐圧がさほど大きいものを必要と
されないＮ−ウエル領域（以下、ＬＶ系Ｎ−ウエル領域
と称する）３１１と、高耐圧での分離が必要で高い接合
耐圧が必要とされるＨＶ系Ｎ−ウエル領域３０７とが混
在している。なお、図中、３０９はシリコン酸化膜であ
る。
【００７３】ここで、ＬＶ系Ｎ−ウエル領域３１１とＨ
Ｖ系Ｎ−ウエル領域３０７が隣り合い、両者間にはＨＶ
系Ｎ−ウエル領域３０７にオフセット領域Ｇを介して分
離用のＰ−ウエル領域３０８を設ける必要があるとして
も、上記分離用のＰ−ウエル領域３０８とＬＶ系Ｎ−ウ
エル領域３１１との間にはオフセット領域を設ける必要
はない。
Ｖ系Ｎ−ウエル領域３０７が隣り合い、両者間にはＨＶ
系Ｎ−ウエル領域３０７にオフセット領域Ｇを介して分
離用のＰ−ウエル領域３０８を設ける必要があるとして
も、上記分離用のＰ−ウエル領域３０８とＬＶ系Ｎ−ウ
エル領域３１１との間にはオフセット領域を設ける必要
はない。
【００７４】この理由は、ＬＶ系Ｎ−ウエル領域３１１
は、通常、３［Ｖ］〜５［Ｖ］程度のデータ読み出し電
源での動作に使用されるＰＭＯＳＦＥＴしか形成されな
いので、接合耐圧は７［Ｖ］程度の低いものでよく、Ｐ
−ウエル領域３０８とぶつかった構造でも１５［Ｖ］程
度の接合耐圧は実現できる。
は、通常、３［Ｖ］〜５［Ｖ］程度のデータ読み出し電
源での動作に使用されるＰＭＯＳＦＥＴしか形成されな
いので、接合耐圧は７［Ｖ］程度の低いものでよく、Ｐ
−ウエル領域３０８とぶつかった構造でも１５［Ｖ］程
度の接合耐圧は実現できる。
【００７５】ＬＶ系Ｎ−ウエル領域３１１に接するＰ−
ウエル領域３０８と高い接合耐圧が必要なＨＶ系Ｎ−ウ
エル領域３０７との間にはオフセット領域Ｇが存在する
ので、ＨＶ系Ｎ−ウエル領域３０７は所望の接合耐圧が
実現されている。
ウエル領域３０８と高い接合耐圧が必要なＨＶ系Ｎ−ウ
エル領域３０７との間にはオフセット領域Ｇが存在する
ので、ＨＶ系Ｎ−ウエル領域３０７は所望の接合耐圧が
実現されている。
【００７６】勿論、第２の実施形態でも述べたように、
ラッチアップ抑制のために、Ｐ−ウエル領域３０８の表
層部に選択的にＰ＋拡散層を形成してもよい。
ラッチアップ抑制のために、Ｐ−ウエル領域３０８の表
層部に選択的にＰ＋拡散層を形成してもよい。
【００７７】＜第５の実施形態＞第５の実施形態に係る
ＮＡＮＤ型フラッシュメモリでは、高い接合耐圧が必要
なＨＶ系Ｎ−ウエル領域に対してオフセット領域を介し
て設けられたＰ−ウエル領域は、不純物濃度のプロファ
イルとして特に最適化されたプロファイルを用いること
はない点に鑑みて実施した。
ＮＡＮＤ型フラッシュメモリでは、高い接合耐圧が必要
なＨＶ系Ｎ−ウエル領域に対してオフセット領域を介し
て設けられたＰ−ウエル領域は、不純物濃度のプロファ
イルとして特に最適化されたプロファイルを用いること
はない点に鑑みて実施した。
【００７８】図６は、本発明の第５の実施形態に係るＮ
ＡＮＤ型フラッシュメモリの一部を示す断面図である。
ＡＮＤ型フラッシュメモリの一部を示す断面図である。
【００７９】図６に示すＮＡＮＤ型フラッシュメモリ
は、図１（ｃ）を参照して前述した第１の実施形態のＮ
ＡＮＤ型フラッシュメモリと比べて、Ｐ型シリコン基板
４０１の表層部に選択的に形成された隣り合うＨＶ系Ｎ
−ウエル領域４０７の相互間でオフセット領域を介して
設けられたＰ−ウエル領域４０８ａは、同じくＰ型シリ
コン基板４０１の表層部に選択的に形成されたＮ型ＭＯ
ＳＦＥＴを構成するためのＰ−ウエル領域４０８ｂと同
じ不純物濃度プロファイルを持つように形成されてい
る。なお、図中、４１２はシリコン酸化膜である。
は、図１（ｃ）を参照して前述した第１の実施形態のＮ
ＡＮＤ型フラッシュメモリと比べて、Ｐ型シリコン基板
４０１の表層部に選択的に形成された隣り合うＨＶ系Ｎ
−ウエル領域４０７の相互間でオフセット領域を介して
設けられたＰ−ウエル領域４０８ａは、同じくＰ型シリ
コン基板４０１の表層部に選択的に形成されたＮ型ＭＯ
ＳＦＥＴを構成するためのＰ−ウエル領域４０８ｂと同
じ不純物濃度プロファイルを持つように形成されてい
る。なお、図中、４１２はシリコン酸化膜である。
【００８０】ここで、Ｐ−ウエル領域４０８ａは、Ｐ−
ウエル領域４０８ｂと同じ工程で形成することが可能で
あるので、Ｐ−ウエル領域４０８ａを形成するための工
程を特に増加する必要はない。従って、本実施形態を採
用することによるコストの増加は生じない。
ウエル領域４０８ｂと同じ工程で形成することが可能で
あるので、Ｐ−ウエル領域４０８ａを形成するための工
程を特に増加する必要はない。従って、本実施形態を採
用することによるコストの増加は生じない。
【００８１】
【発明の効果】上述したように本発明の半導体装置およ
びその製造方法によれば、半導体基板に形成される２５
［Ｖ］程度を超える高耐圧系のＭＯＳＦＥＴ形成用のウ
エル領域が半導体基板とは逆導電型の場合に、ウエル領
域接合耐圧を高耐圧化し、隣り合うウエル領域間を微細
に分離し、かつ、ウエル領域間耐圧が所望値となるよう
に実現することができる。
びその製造方法によれば、半導体基板に形成される２５
［Ｖ］程度を超える高耐圧系のＭＯＳＦＥＴ形成用のウ
エル領域が半導体基板とは逆導電型の場合に、ウエル領
域接合耐圧を高耐圧化し、隣り合うウエル領域間を微細
に分離し、かつ、ウエル領域間耐圧が所望値となるよう
に実現することができる。
【図１】本発明の第１の実施形態に係るＮＡＮＤ型フラ
ッシュメモリの製造工程の一部を示す断面図。
ッシュメモリの製造工程の一部を示す断面図。
【図２】第２の実施形態に係るＮＡＮＤ型フラッシュメ
モリの一部を示す断面図。
モリの一部を示す断面図。
【図３】第３の実施形態の応用例に係るＮＡＮＤ型フラ
ッシュメモリのチップ上のパターン配置の一部をメモリ
セルトランジスタ形成領域とメモリセル制御素子形成領
域（ロウデコーダ部）に区分して表現した図。
ッシュメモリのチップ上のパターン配置の一部をメモリ
セルトランジスタ形成領域とメモリセル制御素子形成領
域（ロウデコーダ部）に区分して表現した図。
【図４】図３中のロウデコーダ部でロウデコーダ回路が
形成されるＮ−ウエル領域のパターン配置の一具体例を
示す図。
形成されるＮ−ウエル領域のパターン配置の一具体例を
示す図。
【図５】第４の実施形態に係るＮＡＮＤ型フラッシュメ
モリの一部を示す断面図。
モリの一部を示す断面図。
【図６】第５の実施形態に係るＮＡＮＤ型フラッシュメ
モリの一部を示す断面図。
モリの一部を示す断面図。
【図７】第１の実施形態におけるＮ−ウエル領域の耐圧
特性を従来例１および従来例２におけるＮ−ウエル領域
の耐圧特性と対比して示す特性図。
特性を従来例１および従来例２におけるＮ−ウエル領域
の耐圧特性と対比して示す特性図。
【図８】従来例１のＮＡＮＤ型フラッシュメモリにおい
てシリコン基板に基板とは逆導電型の２つのウエル領域
が隣り合うように形成された構造を示す断面図。
てシリコン基板に基板とは逆導電型の２つのウエル領域
が隣り合うように形成された構造を示す断面図。
【図９】従来例２のＮＡＮＤ型フラッシュメモリにおい
てシリコン基板に基板とは逆導電型の２つのウエル領域
間にシリコン基板と同一導電型のウエル領域が形成され
た構造を示す断面図。
てシリコン基板に基板とは逆導電型の２つのウエル領域
間にシリコン基板と同一導電型のウエル領域が形成され
た構造を示す断面図。
１０１……Ｐ型シリコン基板、 １０２…シリコン酸化膜 １０３、１０５…レジストパターン、 １０４…シリコン基板に導入したＰ（燐）イオン、 １０６…シリコン基板に導入したＢ（ボロン）イオン、 １０７…Ｎ−ウエル領域、 １０８…Ｐ−ウエル領域。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/10 ４８１ Ｈ０１Ｌ 29/78 ３７１ 29/788 29/792 (72)発明者 神谷 栄二 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 Ｆターム(参考） 5F048 AA03 AA05 AB01 AC03 BA01 BE01 BE03 BE04 5F083 EP32 EP76 ER22 LA02 LA05 PR36 PR46 PR56 ZA08 5F101 BD02 BD22 BD27 BD34 BD36 BH21
Claims (16)
- 【請求項１】 第１導電型の半導体基板と、 前記半導体基板の表層部に選択的に形成され、所定幅の
領域を挟んで隣り合う第２導電型の２つのウエル領域
と、 前記所定幅の領域において前記隣り合う第２導電型の２
つのウエル領域の少なくとも一方のウエル領域に対して
オフセット領域をあけて形成された第１導電型のウエル
領域とを具備したことを特徴とする半導体装置。 - 【請求項２】 前記第１導電型のウエル領域の表層部に
選択的に形成され、前記第１導電型のウエル領域よりも
高濃度の第１導電型の拡散層とを具備することを特徴と
する請求項１記載の半導体装置。 - 【請求項３】 前記第２導電型の２つのウエル領域の少
なくとも一方はオフセット領域を介して前記第１導電型
のウエル領域に取り囲まれていることを特徴とする請求
項１記載の半導体装置。 - 【請求項４】 データ書込み／消去電源とデータ読み出
し電源が異なる場合、前記第２導電型のウエル領域には
データ書込み／消去電源を駆動する回路素子が形成され
ていることを特徴とする請求項１記載の半導体装置。 - 【請求項５】 前記第２導電型のウエル領域は、前記半
導体基板との接合耐圧が２５［Ｖ］以上であることを特
徴とする請求項４記載の半導体装置。 - 【請求項６】 前記第２導電型のウエル領域には、不揮
発性半導体メモリセル領域に近接して配置されるロウデ
コーダ部を構成する回路素子が形成されることを特徴と
する請求項１記載の半導体装置。 - 【請求項７】 第１導電型の半導体基板と、 前記半導体基板の表層部に選択的に形成され、第１の所
定幅の領域を挟んで隣り合う第２導電型の第１の対をな
す２つのウエル領域と、 前記半導体基板の表層部に選択的に形成され、第２の所
定幅の領域を挟んで隣り合う第２導電型の第２の対をな
す２つのウエル領域と、 前記第１の所定幅の領域において前記隣り合う第２導電
型の２つのウエル領域の少なくとも一方のウエル領域に
対して第１のオフセット領域をあけて形成され、その表
層部には拡散層が形成されていない第１導電型の第１の
ウエル領域と、 前記第２の所定幅の領域において前記隣り合う第２導電
型の２つのウエル領域の少なくとも一方のウエル領域に
対して第２のオフセット領域をあけて形成され、その表
層部には第１導電型の拡散層が形成されている第１導電
型の第２のウエル領域とを具備することを特徴とする半
導体装置。 - 【請求項８】 前記第１のオフセット領域は、前記第２
のオフセット領域よりも短いことを特徴とする請求項７
記載半導体装置。 - 【請求項９】 前記第１導電型のウエル領域が第２導電
型のウエル領域よりも深いことを特徴とする請求項１乃
至８のいずれか１項に記載の半導体装置。 - 【請求項１０】 前記第１導電型のウエル領域の深さ
は、前記第２導電型のウエル領域の深さよりも１０％以
上深いことを特徴とする請求項９記載の半導体装置。 - 【請求項１１】 前記第１導電型のウエル領域は、前記
半導体基板上に設けられた第２導電型ＭＯＳＦＥＴ形成
用の少なくとも一部のウエル領域と同じ不純物濃度を有
することを特徴とする請求項１乃至１０のいずれか１項
に半導体装置。 - 【請求項１２】 前記第１導電型の半導体基板およびウ
エル領域に拡散されている不純物はＢ（ボロン）であ
り、前記第２導電型のウエル領域に拡散されている不純
物はＰ（燐）であり、 前記第１導電型のウエル領域のＢ濃度および前記第２導
電型のウエル領域のＰ濃度は、前記第１導電型の半導体
基板のＢ濃度よりも２桁以上濃いことを特徴とする請求
項１乃至１１のいずれか１項に半導体装置。 - 【請求項１３】 第１導電型の半導体基板上に酸化膜を
形成する工程と、 前記半導体基板の表層部で所定幅の領域を挟んで隣り合
う第２導電型の２つの拡散層形成予定領域に第２導電型
の不純物を導入する工程と、 前記所定幅の領域において前記隣り合う第２導電型の２
つの拡散層形成予定領域の少なくと一方の領域に対して
オフセット領域をあけて第１導電型の不純物を導入する
工程とを具備する半導体装置の製造方法。 - 【請求項１４】 前記第１導電型の不純物を導入する
際、表面濃度を補うために少なくとも２つ以上の異なる
加速エネルギーでイオン注入することを特徴とする請求
項１３記載の半導体装置の製造方法。 - 【請求項１５】 前記第１導電型の不純物を導入する工
程は、前記半導体基板上のＭＯＳＦＥＴ形成予定領域の
少なくとも一部に対して同時に同じ種類の不純物を導入
することを特徴とする請求項１４記載の半導体装置の製
造方法。 - 【請求項１６】 前記第１導電型の不純物はＢ（ボロ
ン）であり、前記第２導電型の不純物はＰ（燐）である
ことを特徴とする請求項１３乃至１５のいずれか１項に
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001084992A JP2002289704A (ja) | 2001-03-23 | 2001-03-23 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001084992A JP2002289704A (ja) | 2001-03-23 | 2001-03-23 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002289704A true JP2002289704A (ja) | 2002-10-04 |
Family
ID=18940580
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001084992A Pending JP2002289704A (ja) | 2001-03-23 | 2001-03-23 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002289704A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1443564A2 (en) * | 2003-01-30 | 2004-08-04 | NEC Electronics Corporation | Semiconductor device in which punchthrough is prevented |
| JP2004282022A (ja) * | 2003-03-12 | 2004-10-07 | Hynix Semiconductor Inc | 高電圧素子のウェル構造 |
| JP2005340833A (ja) * | 2004-05-27 | 2005-12-08 | Samsung Electronics Co Ltd | バイト単位で消去されるｅｅｐｒｏｍ素子及びその製造方法 |
| JP2006344736A (ja) * | 2005-06-08 | 2006-12-21 | Seiko Epson Corp | 半導体装置 |
| JP2006344668A (ja) * | 2005-06-07 | 2006-12-21 | Seiko Epson Corp | 半導体装置 |
| JP2008258653A (ja) * | 2008-06-16 | 2008-10-23 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP2010003888A (ja) * | 2008-06-20 | 2010-01-07 | Fujitsu Microelectronics Ltd | パターン形成方法及び半導体装置 |
| US8148774B2 (en) | 2008-10-28 | 2012-04-03 | Renesas Electronics Corporation | Method of fabricating semiconductor device with a high breakdown voltage between neighboring wells |
| JP2015008208A (ja) * | 2013-06-25 | 2015-01-15 | ラピスセミコンダクタ株式会社 | 半導体装置の製造方法 |
-
2001
- 2001-03-23 JP JP2001084992A patent/JP2002289704A/ja active Pending
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1443564A2 (en) * | 2003-01-30 | 2004-08-04 | NEC Electronics Corporation | Semiconductor device in which punchthrough is prevented |
| EP1443564A3 (en) * | 2003-01-30 | 2005-08-10 | NEC Electronics Corporation | Semiconductor device in which punchthrough is prevented |
| US6979845B2 (en) | 2003-01-30 | 2005-12-27 | Nec Electronics Corporation | Semiconductor device in which punchthrough is prevented |
| JP2004282022A (ja) * | 2003-03-12 | 2004-10-07 | Hynix Semiconductor Inc | 高電圧素子のウェル構造 |
| JP2005340833A (ja) * | 2004-05-27 | 2005-12-08 | Samsung Electronics Co Ltd | バイト単位で消去されるｅｅｐｒｏｍ素子及びその製造方法 |
| US7626225B2 (en) | 2005-06-07 | 2009-12-01 | Seiko Epson Corporation | Semiconductor device including nonvolatile memory having a floating gate electrode |
| JP2006344668A (ja) * | 2005-06-07 | 2006-12-21 | Seiko Epson Corp | 半導体装置 |
| JP4591691B2 (ja) * | 2005-06-07 | 2010-12-01 | セイコーエプソン株式会社 | 半導体装置 |
| JP2006344736A (ja) * | 2005-06-08 | 2006-12-21 | Seiko Epson Corp | 半導体装置 |
| JP4548603B2 (ja) * | 2005-06-08 | 2010-09-22 | セイコーエプソン株式会社 | 半導体装置 |
| JP2008258653A (ja) * | 2008-06-16 | 2008-10-23 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP4602441B2 (ja) * | 2008-06-16 | 2010-12-22 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JP2010003888A (ja) * | 2008-06-20 | 2010-01-07 | Fujitsu Microelectronics Ltd | パターン形成方法及び半導体装置 |
| US8683406B2 (en) | 2008-06-20 | 2014-03-25 | Fujitsu Semiconductor Limited | Method of defining shape and position of dummy active region by processing data using a patterning apparatus |
| US8148774B2 (en) | 2008-10-28 | 2012-04-03 | Renesas Electronics Corporation | Method of fabricating semiconductor device with a high breakdown voltage between neighboring wells |
| JP2015008208A (ja) * | 2013-06-25 | 2015-01-15 | ラピスセミコンダクタ株式会社 | 半導体装置の製造方法 |
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