KR100645572B1 - 비휘발성 메모리의 주변 트랜지스터 - Google Patents
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Abstract
기판(6) 상에 코어 메모리 셀들을 위한 영역(2)과 주변 영역(4a)를 포함하는 비휘발성 메모리에 있어서, 상기 비휘발성 메모리의 정전 방전(ESD) 로버스트니스를 개선하기 위한 방법은 주변 영역(4a) 내의 주변 트랜지스터(12)의 소스 영역(18) 및 드레인 영역(20)을 제 1 n-타입 도펀트로 저도핑하는 단계와, 코어 메모리 셀들을 위한 영역(2) 위의 개구부를 가지며, 또한 주변 영역(4a) 위의 개구부를 갖는 이중 확산 임플란트 마스크(10)를 제공하는 단계와, 그리고 주변 영역(4a) 위의 개구부(8)를 통하여 이중 확산 임플란트를 수행하는 단계를 포함한다. 일 실시예에서, 이중 확산 임플란트를 수행하는 단계는 소스 및 드레인 영역들(18 및 20) 내에 인을 포함하는 제 2 n-타입 도펀트를 임플란트시키는 단계와, 그리고 제 2 n-타입 도펀트의 임플란트에 이어서, 소스 및 드레인 영역들(18 및 20) 내에 비소를 포함하는 제 3 n-타입 도펀트를 임플란트시키는 단계를 포함한다.
이중 확산 임플란트, 비휘발성 메모리, 정전 방전, ESD, 로버스트니스
Description
본 발명은 반도체 집적 회로 내에서의 정전 방전(ESD)의 로버스트니스(robustness)를 개선하는 방법에 관한 것으로서, 특히 비휘발성 메모리 내에서의 ESD의 로버스트니스를 개선하는 방법에 관한 것이다.
종래의 비휘발성 메모리 디바이스들은 정전 방전(ESD)에 의해 손상되기 쉽다는 오래된 문제를 갖는다. 종래의 ESD 보호 구조들은 어느 정도 ESD 보호가 되는 비휘발 메모리 디바이스들에 대하여 개발되었다. 예를 들어, 저도핑 드레인(LDD) 임플란트 기술들이 개발되어 ESD에 대하여 어느 정도의 보호를 제공하였다. 그러나, 종래의 LDD 임플란트 기술들은 단지 제한된 ESD 보호 만을 제공할 수 있으며, 절박한 ESD 로버스트니스 요구조건들을 충족시키지 못한다. 예를 들어, 저도핑된 드레인을 갖는 종래의 n-채널 금속 산화막 반도체(NMOS) 트랜지스터가 인간 몸 모델(HBM)에서는 2kV, 그리고 전하 디바이스 모델(CDM)에서는 1kV의 전압 스펙을 충족시키기가 어렵다.
종래의 중간 도핑된 드레인(MDD) 임플란트 기술들은 종래의 MOS 주변 디바이스들의 ESD 로버스트니스를 증가시키기 위하여 개발되었다. 그러나, 종래의 MDD 임 플란트 기술들에 의해 제조된 종래의 NMOS 트랜지스터는, 종래의 MDD 임플란트로부터 비롯되는 상당히 증가된 측면 확산에 의해 야기된 짧아진 채널들로 인하여 낮은 브레이크다운 전압들을 갖는 높은 입력 누설 전류를 가질 수도 있다. 종래의 MDD 임플란트 공정에서는 측면 확산이 매우 빠를 수도 있기 때문에, MDD 임플란트로 종래의 NMOS 트랜지스터들의 유효 채널 길이를 제어하기가 어려울 수도 있다.
코어 메모리 셀들의 소스들 및 드레인들의 도핑 프로파일들을 바꾸기 위하여 부가적인 임플란트 공정 단계들을 적용함으로써 비휘발성 메모리 디바이스들의 프로그램 및 소거 특성들을 제어하기 위한 종래의 다른 기술들이 개발되었다. 그러나, 주변 MOS 디바이스들의 ESD 로버스트니스를 개선하기 위하여 공정 단계들을 부가하게 되면 코어 메모리 셀들의 성능 및 신뢰성에 악영향을 미치게 될 수도 있다.
따라서, 과도한 누설 전류없이 고도의 확실한 ESD 보호를 제공하는, 비휘발성 메모리 디바이스의 ESD 로버스트니스 개선 방법이 필요하게 되었다. 또한, 코어 메모리 셀들의 도핑 프로파일들에 영향을 주지 않으면서 비휘발성 메모리 디바이스의 ESD 로버스트니스를 개선하기 위한 단순화된 공정이 필요하게 되었다.
본 발명은 이러한 필요성을 충족시킨다. 기판 상에 코어 메모리 셀들을 위한 영역과; 채널 영역에 의해 분리되는 적어도 하나의 트랜지스터의 소스 및 드레인 영역들을 포함하는, 주변 영역을 구비하는 비휘발성 메모리에 있어서,
비휘발성 메모리의 정전 방전(ESD) 로버스트니스를 개선하기 위한 본 발명에 따른 방법은:
(a) 소스 및 드레인 영역들을 제 1 도펀트로 저도핑하는 단계와;
(b) 코어 메모리 셀들을 위한 영역 위의 개구부와 주변 영역들을 위의 개구부를 갖는 이중-확산 임플란트 마스크를 제공하는 단계와; 그리고
(c) (i) 상기 소스 및 드레인 영역들에 제 2 도펀트를 임플란트하는 단계와;
(ii) 상기 제 2 도펀트의 임플란트 단계 이후 상기 소스 및 드레인 영역들에 제 3 도펀트를 임플란트하는 단계를 포함하여, 상기 주변 영역 위의 개구부를 통하여 이중-확산 임플란트를 수행하는 단계를 포함한다.
주변 영역 내의 트랜지스터가 n-채널 금속 산화막 반도체(NMOS) 트랜지스터를 포함하는 실시예에서, 제 1, 2 및 3 도펀트들이 각각 제 1, 2 및 3 n-타입 도펀트들을 포함한다. 다른 실시예에서, 이중 확산 임플란트 수행 단계에서 이용되는 제 2 및 3 n-타입 도펀트들은 각각 인 및 비소를 포함한다. 또 다른 실시예에서, 제 2 n-타입 도펀트는 약 3×1015cm-2 내지 약 6×1015cm-2의 임플란트 양만큼 주변 트랜지스터의 소스 및 드레인 영역들 내에 임플란트되며, 제 3 n-타입 도펀트는 약 1×1014cm-2 내지 약 3×1014cm-2의 임플란트 양만큼 주변 트랜지스터의 소스 및 드레인 영역들 내에 임플란트된다.
다른 실시예에서, 제 1 도펀트는 3×1015cm-2 정도의 임플란트 양만큼 소스 및 드레인 영역들 내에 임플란트되는 인을 포함한다. 다른 실시예에서, 제 1 n-타입 도펀트는 약 0.2㎛ 정도의 두께로 소스 및 드레인 영역들 내에 확산된다. 이중 확산 임플란트는 제 2 및 3 n-타입 도펀트들을 기판의 소스 및 드레인 영역들 내로 조금 더, 예를 들어 약 0.23㎛ 정도의 깊이로 밀어 넣는다.
일 실시예에서, 본 발명에 따른 방법은 기판의 채널 영역 상에 게이트 산화막을 제공하는 단계를 더 포함한다. 다른 실시예에서, 상기 방법은 소스 및 드레인을 제 1 도펀트로 저도핑하기 전에, 게이트 산화막 위에 게이트를 제공하는 단계를 더 포함한다. 또 다른 실시예에서, 상기 방법은 게이트를 둘러싸는 스페이서 산화막을 제공하는 단계를 더 포함한다. 게이트는 약 1.1㎛ 정도의 길이를 갖는 폴리실리콘 게이트가 될 수도 있으며, 이중 확산 임플란트 공정이 완료된 후 채널 영역은 약 0.7㎛의 유효 채널 길이를 가질 수도 있다.
유익하게는, 본 발명은 고전압 정전 방전을 견딜 수 있도록 비휘발성 메모리의 ESD 로버스트니스를 개선하는 방법을 제공한다. 본 발명의 다른 장점은 낮은 브레이크다운 전압에서 높은 누설 전류를 생성하지 않으면서 고레벨의 ESD 보호를 제공할 수 있다는 것이다. 본 발명의 또 다른 장점은 주변 트랜지스터들 및 코어 메모리 셀들 모두가 이중 확산 도펀트 임플란트의 부가적인 단계들을 받게 됨으로써, 단지 ESD 보호만을 위하여 코어 메모리 셀들의 소스들 및 드레인들의 도핑 프로파일을 변경해야 하는 필요성을 없앤다.
본 발명의 다른 장점은 주변 트랜지스터들의 ESD 로버스트니스를 또한 개선하기 위하여, 코어 메모리 셀들에 대하여 특정하게 수행되었던, 기존의 공정 및 마스킹 기법을 이용함으로써, 부가적인 공정 및 마스킹 기법의 필요성을 없앤다는 것인데, 그렇지 않으면 이는 제조 비용을 증가시키고 코어 메모리 셀들의 신뢰성을 저하시켰을 것이다.
이제 본 발명은 첨부 도면을 참조하여 설명되는 하기의 상세한 설명으로부터 좀 더 명확해질 것이다.
도 1은 기판 상의 코어 메모리 셀들을 위한 영역 및 주변 영역들을 갖는 비휘발성 메모리의 단순화된 평면도이다.
도 2는 코어 메모리 셀들을 위한 영역 위의 개구부를 또한 갖는 이중 확산 임플란트에 있어서 개구부를 통하여 도시된 다수의 트랜지스터들을 갖는 주변 영역들 중의 하나에 대한 단순화된 평면도이다.
도 3은 도 2의 단면 라인 101a-101b를 따라 자른 단면도로서, 게이트 주위에 스페이서 산화막이 제공되기 전의 주변 영역 내의 트랜지스터의 소스 및 드레인 영역들을 나타낸 단면도이다.
도 4는 스페이서 산화막, 소스 및 드레인이 제공된 후의, 도 3의 트랜지스터의 단면도이다.
도 5는 드레인 영역으로부터 소스 영역으로의 측면 전류 흐름을 보여주는, 도 4의 트랜지스터의 단면도이다.
도 1은 기판(6) 상에 코어 메모리 셀들(미도시)을 위한 영역(2) 및 다수의 주변 영역들(4a, 4b, 4c,...4h)을 포함하는 비휘발성 메모리의 단순화된 평면도이다. 코어 메모리 셀들을 위한 영역(2)은, 대개 제 1, 2 폴리실리콘층들(POLY-1 및 POLY-2)을 포함하는 듀얼-게이트 구조를 갖는, 메모리 셀들의 어레이의 구현을 위하여 제공된 기판(6)의 영역이다. 주변 영역들(4a, 4b, 4c,...4h)은, 가령 입/출력(I/O) 트랜지스터들 및 정전 방전(ESD)으로부터 내부 트랜지스터들의 보호에 전용된 트랜지스터들과 같은 주변 트랜지스터들을 구현하기 위하여 기판(6) 상에 제공된다. 주변 영역들 내의 트랜지스터들은 대개 단일-게이트 금속 산화막 반도체(MOS) 트랜지스터들이다. 본 발명의 방법에 따르면, 이중 확산 임플란트가 코어 메모리 셀들에 대한 영역(2) 뿐 아니라 선택된 주변 영역에 대한 이중 확산 임플란트 마스크 내의 개구부를 통하여 수행될 수 있도록, 코어 메모리 셀들에 대한 영역(2) 위의 개구부들을 구비하고, 또한 주변 영역들(4a, 4b, 4c,...4h) 중 적어도 하나 위에 적어도 하나의 개구부를 갖는 이중 확산 임플란트 마스크가 제공된다.
도 2는 주변 영역들 중의 하나, 예를 들어 이중 확산 임플란트 마스크(10)의 개구부(8)을 통하여 노출된 주변 영역(4a)의 평면도이다. n-채널 (NMOS) 트랜지스터(12)를 포함하는 다수의 MOS 트랜지스터들이 주변 영역(4a) 내에 제공된다. 도 2에 도시된 평면도에서, NMOS 트랜지스터(12)는 게이트(14), 이 게이트(14)를 둘러싸는 스페이서 산화막(16), n-타입 도펀트들로 임플란트된 기판(6) 내의 소스 및 드레인 영역들(18 및 20), 소스(22) 및 드레인(24)을 포함한다.
도 3은 스페이서 산화막, 소스 및 드레인이 제공되어 NMOS 트랜지스터(12)의 구조를 완성하기 전에, 도 2의 절단 라인 101a-101b를 따라 자른 NMOS 트랜지스터(12)의 단면도를 도시한다. 도 3에 도시한 바와 같이, 소스 영역(18) 및 드레인 영역(20)이 n-타입 도펀트들로 임플란트되어 기판(6)의 주변 영역(4a) 내에 제공되어 NMOS 트랜지스터(12)를 형성한다. 채널 영역(26)이 소스 및 드레인 영역들(18 및 20) 사이에 제공된다. 소스 및 드레인 영역들(18 및 20)이 n-타입 도펀트들로 임플란트되기 전에, 종래의 얇은 게이트 산화막층(17)이 기판(6)의 채널 영역(26)의 꼭대기에 제공되며, 종래의 폴리실리콘 게이트와 같은 게이트(14)가 게이트 산화막층(17)의 꼭대기에 제공된다. 게이트 산화막층(17) 및 폴리실리콘 게이트(14)는 당업자들에게 공지된 종래의 증착 및 식각 방법들을 이용하여 기판(6)의 채널 영역(26) 상에 제공될 수도 있다.
게이트 산화막층(17) 및 폴리실리콘 게이트(14)가 기판(6)의 채널 영역(26) 상에 제공된 후, 소스 및 드레인 영역들(18 및 20)이 제 1 n-타입 도펀트로 저도핑된다. 제 1 n-타입 도펀트는 당업자들에게 알려진 종래의 확산 기술을 이용하여 소스 및 드레인 영역들(18 및 20)의 N+ 영역들(28 및 30)로 각각 확산될 수도 있다. 일 실시예에서, 제 1 도펀트는 인과 같은 비교적 가벼운 n-타입 도펀트이다. 다른 실시예에서, 소스 및 드레인 영역들(18 및 20)의 N+ 영역들(28 및 30)은 인을 약 3×1015cm-2 의 임플란트 양만큼 소스 및 드레인 영역들 내로 확산시킴으로써 형성된다. 또 다른 실시예에서, 인은 N+ 영역들(28 및 30)로 약 0.2㎛ 정도의 깊이까지 확산된다.
본 발명에 따르면, 소스 및 드레인 영역들(18 및 20) 내에서 이중 확산 임플란트가 수행되어 이중 확산 임플란트된 N- 영역들(32 및 34)을 각각 형성한다. 이 중 확산 임플란트를 수행하는 단계는 제 2 n-타입 도펀트를 소스 및 드레인 영역들(18 및 20) 내로 임플란트하는 단계, 및 제 2 n-타입 도펀트의 임플란트에 이어서 제 3 n-타입 도펀트를 소스 및 드레인 영역들(18 및 20) 내로 임플란트하는 단계를 포함한다.
일 실시예에서, 제 2 도펀트는 인과 같이 비교적 가벼운 n-타입 도펀트인 반면, 제 3 도펀트는 비소와 같이 비교적 무거운 n-타입 도펀트이다. 다른 실시예에서는, 인이 약 3×1015cm-2 내지 약 6×1015cm-2의 임플란트 양을 가지고 이중 확산 임플란트 공정에서의 제 2 n-타입 도펀트로서 소스 및 드레인 영역들(18 및 20) 내로 확산된다. 또 다른 실시예에서는, 비소가 약 1×1014cm-2 내지 약 3×1014
cm-2의 임플란트 양을 가지고 이중 확산 임플란트 공정에서의 제 3 n-타입 도펀트로서 소스 및 드레인 영역들(18 및 20) 내로 확산된다. 제 2, 3 n-타입 도펀트들은 약 0.23㎛ 정도의 두께까지 소스 및 드레인 영역들(18 및 20) 내로 임플란트될 수도 있다. N+ 영역들(28 및 30)의 깊이를 넘어 본 발명에 따른 이중 확산 임플란트 공정에 의해 형성된 부가적으로 도핑된 소스 및 드레인 영역들이 각각 N- 영역들(32 및 34)로서 도시된다.
이중 확산 임플란트 공정에서 제 2 n-타입 도펀트로서 인을, 제 3 n-타입 도펀트로서 비소를 이용함으로써, 소스 및 드레인 영역들(18 및 20)의 도핑 프로파일들은 N- 영역들(28 및 30) 내의 바람직한 측면 확산량 및 농도가 게이트 산화막층(17)의 아래에 형성될 수 있도록 제어될 수도 있다. 비교적 무거운 n-타입 도펀트 물질인 인은 상당한 측면 확산없이 비교적 수직으로 기판(6)의 소스 및 드레인 영역들(18 및 20)을 통하여 확산된다. 반면에, 비교적 가벼운 n-타입 도펀트 물질인 비소는 기판(6)의 소스 및 드레인 영역들(18 및 20) 내로 빠르게 확산되며, 그의 측면 에지들(36 및 38)에 인접하는 게이트 산화막층(17)의 아랫 부분들에 측면으로 확산된다.
제 1, 2 및 3 n-타입 도펀트들이 소스 및 드레인 영역들(18 및 20) 내로 임플란트되기 전에, 폴리실리콘 게이트(14) 및 게이트 산화막층(17)이 기판(6)의 채널 영역(26) 위에 제공되기 때문에, 폴리실리콘 게이트(14) 및 그 아래의 게이트 산화막층(17)은 NMOS 트랜지스터(12)의 임플란트 마스크의 역할을 한다. 제 1 n-타입 도펀트로 소스 및 드레인 영역들을 첫 번째로 저도핑한 다음, 제 2 및 3 n-타입 도펀트들로 이중 확산 임플란트를 수행하는 공정들 이후, 도 3에 도시된 N+ 및 N- 영역들을 갖는 소스 및 드레인 영역들(18 및 20)에 대한 도핑 프로파일들이 형성된다.
도 4는 스페이서 산화막(16)과 소스 및 드레인으로 최종적인 비소 소스 및 드레인 임플란트가 제공된 후의, 도 3의 NMOS 트랜지스터(12)의 단면도를 도시한다. 소스 및 드레인은 고 도핑된 N+ 영역들(18 및 20)이고, 기판(6)의 상기 도핑된 소스 및 드레인 영역들 위에 금속 컨택들(22 및 24)이 있는 것이 특징이다. 금속 컨택들(22 및 24)은 당업자에 알려진 종래의 방법들을 이용하여 제조될 수도 있다. 스페이서 산화막(16)은 게이트(14)와 게이트 산화막층(17)의 주위에 위치되며, 대개 서브미크론 NMOS 트랜지스터 디바이스들에 대하여 제공된다. 스페이서 산화막(16)은 당업자에게 알려진 종래의 방법들로 제조될 수도 있다.
도 4는 또한 물리적인 게이트 길이(LD), 유효 채널 길이(LEFF), 게이트 산화막층(17)의 두께(t), N+ 도핑된 영역들(28 및 30)의 깊이(d), 및 N- 도핑된 영역들(32 및 34)의 깊이(D)의 치수를 보여준다. 이중 확산 임플란트 공정에 의해 수행되는 제어된 측면 확산때문에, 유효 채널 길이(LEFF)는 게이트(14)의 물리적인 길이(LD) 보다 다소 작다. 이중 확산 임플란트 공정의 더 짧아진 채널 이펙트를 보상하기 위하여, NMOS 트랜지스터(12)의 레이아웃에서 물리적인 게이트 길이(LD)가 증가되어, 신뢰성에 악영향을 주지 않으면서 바람직한 유효 채널 길이(LEFF)를 형성하게 된다.
예를 들어, 약 0.7㎛ 정도의 유효 채널 길이(LEFF)를 형성하기 위하여, 물리적인 게이트 길이(LD)는 유효 채널 길이(LEFF) 상에서 0.4㎛ 만큼 증가될 수도 있다. 이 경우, 0.7㎛의 유효 채널 길이(LEFF)를 갖는 채널(26)의 각 측면에 0.2㎛의 길이가 부가되어, 약 1.1㎛의 물리적인 길이(LD)를 갖는 폴리실리콘 게이트를 형성하게 된다. 일 실시예에서는, 폴리실리콘 게이트(14) 그 자체의 길이가 증가된다. 게이트 산화막층(17)의 두께(t)는 약 160Å 정도이다.
일 실시예에서는, 인을 포함하는 제 1 n-타입 도펀트가 소스 및 드레인 영역들(18 및 20)의 표면들 아래의 약 0.2㎛의 깊이(D)까지 약 3×1015cm-2 정도의 비교적 가벼운 임플란트 양으로 N+ 영역들(28 및 30) 내에 각각 임플란트된다. 이중 확산 임플란트 공정에서는, 인을 포함하는 제 2 n-타입 도펀트 및 비소를 포함하는 제 3 n-타입 도펀트가 제 1 n-타입 도펀트의 임플란트 깊이(d) 보다는 약간 더 깊은 약 0.23㎛의 깊이(D)까지 소스 및 드레인 영역들(18 및 20) 내로 임플란트된다. 각각의 소스 및 드레인 영역들(18 및 20)의 N- 영역들(32 및 34)은 제 2, 3 n-타입 도펀트들로 임플란트된다.
일 실시예에서는, 인을 포함하는 제 2 n-타입 도펀트가 적어도 이전의 저도핑 공정에서의 인의 임플란트 양만큼 소스 및 드레인 영역들(18 및 20) 내로 임플란트된다. 또한, 비소를 포함하는 제 3 n-타입 도펀트의 임플란트 양은 이중 확산 임플란트 공정에서의 제 2 n-타입 도펀트의 임플란트 양보다 많다. 다른 실시예에서는, 인이 약 3×1015cm-2 내지 약 6×1015cm-2의 임플란트 양만큼 소스 및 드레인 영역들(18 및 20) 내에 제 2 n-타입 도펀트로서 확산된 다음, 비소가 약 1×1014cm-2 내지 약 3×1014cm-2의 임플란트 양만큼 소스 및 드레인 영역들(18 및 20) 내에 제 3 n-타입 도펀트로서 확산된다.
도 5는 드레인 영역(20)으로부터 소스(18) 영역으로 채널(26)을 가로질러 흐르는 측면 전류(38)를 보여주는 도 3 및 4의 NMOS 트랜지스터(12)의 단면도이다. 전류(38)는 기생적인 측면 바이폴라 동작을 도시한 것으로, 여기서 NMOS 트랜지스터(12)는 그것이 내부 MOS 트랜지스터들을 정전 방전으로부터 보호할 때 npn 바이폴라 트랜지스터처럼 작동한다. 주변 영역들 및 코어 메모리 셀들 내의 트랜지스터들은 비휘발성 메모리에서 동일한 기판 상에 제조되기 때문에, 주변 영역 내에 ESD 보호 트랜지스터의 역할을 하는 종래의 바이폴라 트랜지스터를 제조하기가 어렵다. 상기 설명한 바와 같이 도 3 내지 5에 도시된 도핑 프로파일들을 가지고 본 발명의 방법에 따라 제조된 NMOS 트랜지스터는 애벌랜치 브레이크다운 후 npn 바이폴라 트랜지스터처럼 작동함으로써 내부 MOS 트랜지스터들에 대한 ESD 보호를 제공할 수 있게 된다.
채널 애벌랜치를 형성하기 위하여 드레인(24) 및 소스(22)에 높은 드레인 소스 전압(VDS)을 인가한 후, 커다란 드레인 소스 전류(IDS)가 작은 저항을 가지고 채널(26)을 통하여 드레인 영역(20)으로부터 소스 영역(18)으로 흐를 수 있게 된다. 본 발명에 따른 이중 확산 임플란트 공정에서 N- 영역들(32 및 34)은 제 3 n-타입 도펀트로서 비교적 큰 임플란트 양의 비소로 임플란트되기 때문에, 도핑된 소스 및 드레인 영역들(18 및 20)은 비교적 작은 측면 저항을 갖는다.
정전 방전에 의해 형성된 높은 드레인 소스 전압(VDS)이 NMOS 트랜지스터(12)의 드레인(24) 및 소스(22) 양단에 인가될 때, 채널(26)을 통하여 측면으로 큰 전류가 흐르는 반면에, 기판(6)의 아랫쪽 수직으로는 더 작은 전류가 흐르게 된다. 기판(6)을 통해 흐르는 이러한 수직 전류는 기생의 측면 바이폴라 트랜지스터를 턴온시키는 데에 필요하다. 이중 확산 임플란트 공정에 의해 형성된 소스 및 드레인 영역들 내의 작은 저항들때문에, 이후의 전류 전도는 주로 수평적이며 채널(26)을 통해 비교적 균일하다. 유효 채널 길이가 감소함에도 불구하고, 인 및 비소의 이중 확산은 게이트 산화막(17) 아래에서의 이중 확산이 제어될 수 있게 하여, 저 전압에서의 과도한 누설 전류를 피할 수 있게 한다. 또한, 이중 확산된 소스 및 드레인의 작은 저항들은 소스 및 드레인 영역들을 가로질러 큰 전류가 흐름에도 불구하고 비교적 적은 열을 발생시킴으로써, 디바이스의 과도한 가열을 피한다.
본 발명에 따른 정전 방전(ESD) 로버스트니스 개선 방법은 다양한 비휘발성 메모리들에 적용가능하며, 여기서 주변 트랜지스터들의 회로 요소들은 정전 방전에 민감하다. 이중 확산 임플란트 공정은 코어 메모리 셀들에 대한 것과 동일한 마스크를 이용하여 하나 또는 그 이상의 주변 영역들 내의 I/O 트랜지스터들 및 ESD 트랜지스터들에 적용된다. 또한, 코어 메모리 셀들을 위한 영역들 위에 개구부를 가지고 선택된 주변 영역 위에 부가적인 개구부를 갖는 이중 확산 임플란트 마스크는 주변 영역 내의 회로 요소들과 정확하게 정렬될 필요는 없다. 마스크 정렬은 중요하지 않기 때문에, 그리고 코어 메모리 셀들에 대한 어떠한 공정 변화도 요구되지 않기 때문에, 제조 공정의 복잡성 또는 비용을 상당히 증가시키지 않으면서 비휘발성 메모리의 ESD 로버스트니스가 개선될 수 있게 된다.
상기 본 발명은 특정 실시예에 대하여 설명되었지만, 하기의 청구항에서 규정되는 본 발명의 범위 내에서 다양한 변형들이 이루어질 수 있다.
Claims (10)
- 기판상에 코어 메모리 셀들을 위한 영역(2)과, 적어도 하나의 트랜지스터(12)의 소스 및 드레인 영역들(18 및 20) - 상기 적어도 하나의 트랜지스터의 소스 및 드레인 영역들은 채널 영역(26)에 의해 분리되어 있다 -을 포함하는 주변 영역(4a, 4b, 4c....4h)을 갖는 비휘발성 메모리의 정전 방전(ESD) 로버스트니스를 개선하기 위한 방법으로서,(a) 상기 소스 및 드레인 영역들을 제 1 도펀트로 가볍게 도핑하는 단계와;(b) 상기 코어 메모리 셀들을 위한 영역 위의 개구부와 상기 주변 영역 위의 개구부를 갖는 이중-확산 임플란트 마스크를 제공하는 단계와; 그리고(c) (i) 상기 소스 및 드레인 영역들에 제 2 도펀트를 임플란트함과 아울러 (ii) 이에 후속하여 상기 소스 및 드레인 영역들에 제 3 도펀트를 임플란트함으로써, 상기 주변 영역 위의 개구부를 통하여 이중 확산 임플란트를 수행하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제 1 항에 있어서, 상기 소스 및 드레인 영역들(18 및 20)을 분리하는 상기 채널 영역(26) 위에 게이트 산화막(17)을 제공하는 단계를 더 포함하는 것을 특징으로 하는 방법.
- 제 2 항에 있어서, 상기 소스 및 드레인 영역들을 상기 제 1 도펀트로 저도핑하는 단계 이전에, 상기 게이트 산화막 위에 게이트(14)를 제공하는 단계를 더 포함하는 것을 특징으로 하는 방법.
- 제 3 항에 있어서, 상기 게이트를 둘러싸지만, 상기 게이트의 위에는 형성되지는 않는 스페이서 산화막(16)을 제공하는 단계를 더 포함하는 것을 특징으로 하는 방법.
- 제 1 항 내지 제 4 항 중의 어느 한 항에 있어서, 상기 제 1 도펀트는 인을 포함하고, 상기 제 2 도펀트는 인을 포함하며, 그리고 상기 제 3 도펀트는 비소를 포함하는 것을 특징으로 하는 방법.
- 제 5 항에 있어서, 상기 제 2 도펀트는 3×1015cm-2 내지 6×1015cm-2의 임플란트 양를 가지며, 상기 제 3 도펀트는 1×1014cm-2 내지 3×1014cm-2의 임플란트 양을 갖는 것을 특징으로 하는 방법.
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