JPH06177360A - 不揮発性半導体記憶装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 読出速度などの性能を損なうことなく高電圧
周辺回路領域のトランジスタの高耐圧化を図る。 【構成】 この発明に基づく不揮発性半導体記憶装置
は、高電圧周辺回路と低電圧周辺回路とを備えている。
そして、高電圧周辺回路領域に形成されたトランジスタ
の少なくともドレイン領域側の低濃度不純物領域７２の
チャネル長方向の長さが、低電圧周辺回路形成領域に形
成されたトランジスタの低濃度不純物領域７２のチャネ
ル長方向の長さよりも長くなっている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、不揮発性半導体記憶
装置およびその製造方法に関し、特に、読出速度などの
性能を損なうことなく、高電圧が印加される高電圧周辺
回路のトランジスタの高耐圧化を実現し得る不揮発性半
導体記憶装置およびその製造方法に関するものである。

【０００２】

【従来の技術】従来から、不揮発性半導体記憶装置にお
いては、現在のＬＳＩの標準電源電圧である５Ｖ系以外
に１０Ｖ程度以上（約１０Ｖ〜約２０Ｖ）の高電圧を使
用する回路が設けられている。これは、絶縁膜で囲まれ
たフローティングゲート電極に電荷の注入あるいは引出
しを行なうために、チャネルホットエレクトロン注入
（ＣＨＥ注入）あるいはＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄ
ｈｅｉｍ）トンネル注入など強電界を必要とする物理現
象を用いているためである。

【０００３】以下、従来の不揮発性半導体記憶装置の一
例として、大容量のＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａ
ｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍ
ａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）として
注目されているフラッシュメモリを挙げ、それについて
詳しく説明する。

【０００４】まず、図４４〜図４６を用いて、フラッシ
ュメモリの概略構成および動作について説明していく。
図４４は、フラッシュメモリを構成する１つのメモリト
ランジスタの断面構造を示す部分断面図である。図４４
に示されるフラッシュメモリのトランジスタはスタック
ゲート型と呼ばれる。図４５は、従来のスタックゲート
型フラッシュメモリの平面的配置を示す概略平面図であ
る。図４６は、図４５におけるＡ−Ａ線に沿う部分断面
図である。

【０００５】図４４および図４６を参照して、シリコン
基板上に設けられたｐ型不純物領域１８３の主表面上に
は、ｎ型ドレイン領域１８４とｎ型ソース領域１８５と
が間隔を隔てて形成されている。これらのｎ型ドレイン
領域１８４とｎ型ソース領域１８５との間に挟まれた領
域には、チャネル領域が形成されるようにコントロール
ゲート電極１８６とフローティングゲート電極１８７と
が形成されている。フローティングゲート電極１８７
は、チャネル領域上に１００Å程度の膜厚を有するゲー
ト絶縁膜１９０を介在して形成されている。

【０００６】コントロールゲート電極１８６は、フロー
ティングゲート電極１８７から電気的に分離されるよう
に、フローティングゲート電極１８７上に層間絶縁膜１
８８を介在して形成されている。フローティングゲート
電極１８７は、多結晶シリコンによって形成されてい
る。コントロールゲート電極１８６は、多結晶シリコン
あるいは多結晶シリコンと高融点金属との積層膜から形
成されている。フローティングゲート電極１８７および
コントロールゲート電極１８６を覆うように酸化膜１８
９が形成されており、この酸化膜１８９上にはスムース
コート膜１９５が形成されている。

【０００７】ｎ型ドレイン領域１８４上に位置するスム
ースコート膜１９５には、コンタクトホールが設けられ
ている。このコンタクトホール内表面上およびスムース
コート膜１９５上には、ビット線１９１が形成されてい
る。それにより、ビット線１９１は、ｎ型ドレイン領域
１８４と電気的に接続される。この部分がドレインコン
タクト部１９６となる。

【０００８】次に、図４５を参照して、コントロールゲ
ート電極１８６は相互に接続されて横方向（行方向）に
延びるようにワード線として形成されている。ビット線
１９１は、ワード線１８６と直交するように配置され、
縦方向（列方向）に並ぶｎ型ドレイン領域１８４を相互
に接続する。ビット線１９１は、上記のように、ドレイ
ンコンタクト部１９６において、各ｎ型ドレイン領域１
８４に電気的に接続されている。ｎ型ソース領域１８５
は、ワード線１８６が延びる方向に沿って延在し、ワー
ド線１８６とフィールド酸化膜１９２とによって囲まれ
た領域に形成されている。各ｎ型ドレイン領域１８４も
ワード線１８６とフィールド酸化膜１９２とによって囲
まれた領域に形成されている。

【０００９】以上のような構成を有するフラッシュメモ
リの動作について図４４を用いて説明する。まず、書込
時には、ｎ型ドレイン領域１８４に６〜８Ｖ程度の電圧
Ｖ_D、コントロールゲート電極１８６に１０〜１５Ｖ程
度の電圧Ｖ_G が印加される。このとき、ｎ型ソース領域
１８５とｐ型不純物領域１８３とは接地電位に保持され
る。それにより、メモリトランジスタのチャネル領域に
は、数１００μＡ程度の電流が流れる。

【００１０】ソース領域からドレイン領域に流れた電子
のうちドレイン近傍で加速された電子は、この近傍で高
いエネルギを有する電子、いわゆるチャネルホットエレ
クトロンとなる。この電子は、コントロールゲート電極
１８６に印加された電圧Ｖ_Gによる電界によって、図４
４において矢印（１）に示されるように、フローティン
グゲート電極１８７に注入される。このようにしてフロ
ーティングゲート電極１８７に電子の蓄積が行なわれ、
メモリトランジスタのしきい値電圧Ｖ_{t h} が所定値より
も高くなる。このように、しきい値電圧Ｖ_{t h} が所定値
よりも高くなった状態が書込まれた状態、“０”と呼ば
れる。通常、この書込動作には数〜数１０μｓを要す
る。

【００１１】次に、消去動作について説明する。消去時
には、ｎ型ソース領域１８５に１０〜１２Ｖ程度の電圧
Ｖ_S が印加され、コントロールゲート電極１８６とｐ型
不純物領域１８３とは接地電位に保持される。そして、
ｎ型ドレイン領域１８４はフローティング状態に保持さ
れる。フローティングゲート電極１８７中の電子は、図
４４における矢印（２）に示されるように、ｎ型ソース
領域１８５に印加された電圧Ｖ_S による電界によって、
薄いゲート絶縁膜１９０をトンネル現象によって通過す
る。

【００１２】それにより、フローティングゲート電極１
８７中の電子が引き抜かれることになる。このようにし
てフローティングゲート電極１８７中の電子が引き抜か
れることによって、メモリトランジスタのしきい値電圧
Ｖ_{t h} が所定値よりも低くなる。このしきい値電圧Ｖ
_{t h} が所定値よりも低い状態が、消去された状態、
“１”と呼ばれる。各メモリトランジスタのソース領域
は、図４５に示されるように、相互に接続されているた
め、この消去動作によってすべてのメモリセル内の情報
を一括消去することが可能となる。この消去動作には、
通常数１００μＳ〜数秒を要する。

【００１３】次に、読出動作について説明する。読出時
には、コントロールゲート電極１８６に５Ｖ程度の電圧
Ｖ_G ′、ｎ型ドレイン領域１８４に１〜２Ｖ程度の電圧
Ｖ_D′が印加される。このとき、メモリトランジスタの
チャネル領域に電流が流れるかどうか、すなわちメモリ
トランジスタがオン状態かオフ状態かによって上記の
“１”、“０”の判定が行なわれる。この読出動作に
は、通常約１００ｎｓを要する。

【００１４】以上説明したように、フラッシュメモリな
どの不揮発性半導体記憶装置の動作には、高電圧が必要
となる。そのため、周辺回路には、高電圧で動作する回
路が設けられている。このように、高電圧で動作する周
辺回路を、本明細書においては、「高電圧周辺回路」と
称することとする。この高電圧周辺回路は、上記のフラ
ッシュメモリにおいては、主に書込、消去動作などメモ
リセルに高電圧を印加する際に使用される。

【００１５】一方、周辺回路には、通常の低電圧（たと
えば５Ｖ程度の電圧）で動作する回路も設けられてい
る。この低電圧で動作する周辺回路を、本明細書におい
ては、「低電圧周辺回路」と称することとする。以上説
明したように、周辺回路には、高電圧周辺回路と低電圧
周辺回路との２種類の回路が存在する。

【００１６】従来から、上記の周辺回路の基本素子とし
ては、一般に図４７に示されるようなＬＤＤ（Ｌｉｇｈ
ｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）型トランジスタが用
いられてきた。図４７は、従来から周辺回路の基本素子
として用いられてきたＬＤＤ型トランジスタの一例を示
す断面図である。

【００１７】図４７を参照して、ｐ型半導体基板２０１
の主表面には、チャネル領域２０５を規定するようにｎ
型低濃度不純物領域２０６ａ，２０７ａが所定間隔を隔
てて形成されている。チャネル領域２０５上には、ゲー
ト絶縁膜２０２を介在してゲート電極２０４が形成され
ている。また、ｐ型半導体基板２０１主表面には、上記
のｎ型低濃度不純物領域２０６ａ，２０７ａのｐ型半導
体基板２０１表面における端部よりもゲート電極２０４
から離れた位置に端部を有し、ゲート電極２０４から遠
ざかる方向に延びるｎ型高濃度不純物領域２０６ｂ，２
０７ｂが形成されている。

【００１８】このｎ型高濃度不純物領域２０６ｂと上記
のｎ型低濃度不純物領域２０６ａとでｎ型ドレイン領域
２０６が構成されている。また、ｎ型低濃度不純物領域
２０７ａとｎ型高濃度不純物領域２０７ｂとでｎ型ソー
ス領域２０７が構成されている。ｐ型半導体基板２０１
上には、層間絶縁膜２０９が形成されており、この層間
絶縁膜２０９においてｎ型ドレイン領域２０６上に位置
する部分にコンタクトホールが設けられている。このコ
ンタクトホール内表面から層間絶縁膜２０９上にかけて
配線層２１１が形成されている。

【００１９】以上のように、周辺回路の基本素子として
ＬＤＤ型トランジスタを用いることによって、高耐圧性
を確保しようとしてきたが、近年の素子の微細化に伴
い、上記のＬＤＤ型トランジスタを用いても高耐圧を確
保することが困難となってきている。ここで、トランジ
スタの耐圧について説明することとする。

【００２０】トランジスタの耐圧には、一般にオフ耐圧
と呼ばれるものとオン耐圧と呼ばれるものとがある。オ
フ耐圧とは、ゲート電極に印加される電圧が０Ｖのとき
のソース・ドレイン間耐圧（ＢＶ_{D S 0} ）のことであ
り、オン耐圧とは、ゲート電極に印加される電圧を変え
た場合のソース・ドレイン間耐圧の最小値（ＢＶ_{D S} ）
をいうものである。通常のトランジスタにおいては、Ｂ
Ｖ_{D S} ≧ＢＶ_{D S 0} であるので、トランジスタの動作電
圧（ソース・ドレイン間）Ｖ_{D S} は、少なくとも次の条
件を満たさなければならない。Ｖ_{D S} ＞ＢＶ_{D S} ところで、トランジスタの動作時のソース・ドレイン間
耐圧は、Ｅ．Ｓｕｎ，Ｊ．Ｍｏｌｌ，Ｊ．Ｂｅｒｇｅ
ｒ，ａｎｄ Ｂ．Ａｌｄｅｒｓ，“Ｂｒｅａｋｄｏｗｎ
Ｍｅｃｈａｎｉｓｍ ｉｎ Ｓｈｏｒｔ−Ｃｈａｎｎ
ｅｌ ＭＯＳＴｒａｎｓｉｓｔｏｒｓ，”ＩＥＥＥ Ｔ
ｅｃｈ Ｄｉｇ，Ｉｎｔ．Ｅｌｅｃｔｒｏｎ Ｄｅｖｉ
ｃｅ Ｍｅｅｔ，Ｗａｓｈｉｎｇｔｏｎ Ｄ．Ｃ．１９
７８，ｐ．４７８．によってその機構が解析されている
ように、寄生バイポーラ効果の１種である。図４８は、
寄生バイポーラ効果を説明するための説明図である。短
チャネルＭＯＳＦＥＴにおいて、ドレイン電圧を増加す
ると、チャネル方向の電界がドレイン近傍で著しく大き
くなりアバランシェブレークダウンが起こる。それによ
り、大量の電子・ホール対が生成される。

【００２１】この生成されたキャリアのうち、ホール
は、図４８に示されるように、ｐ型シリコン基板３０１
側に流れ基板電流（Ｉ_{s u B} ）となる他、一部はｎ型ソ
ース領域３０３に流入する。このｎ型ソース領域３０３
に流入するホール電流によって、ｎ型ソース領域３０３
近傍の電圧が押し下げられ、ソース領域−基板間のｐｎ
接合のビルトインポテンシャルより大きくなるとソース
領域−基板間のｐｎ接合に順方向の電流が流れ始める。

【００２２】すなわち、ｎ型ソース領域３０３からｐ型
シリコン基板３０１に電子が流入することとなる。この
結果、ソース−基板−ドレインからなる寄生バイポーラ
トランジスタ動作が起こる。これがＭＯＳトランジスタ
の耐圧降伏現象となる。なお、図４８において、チャネ
ル領域上にはゲート絶縁膜３０４を介在してゲート電極
３０５が形成されている。また、チャネル領域を規定す
るようにソース領域３０３およびドレイン領域３０２が
形成されている。

【００２３】上記の耐圧降伏の条件としては、次の式を
挙げることができる。 Ｉ_H ×Ｒ_{s u b} ＞Ｖ_{b u i l d - i n} 上式において、Ｉ_H は、ソース領域に流入する電流を示
しており、Ｒ_sub は、基板−ソース領域間のホール電流
が流れ込む経路に沿った抵抗を示している。また、Ｖ
_{b u i l d - i n} は、ソース領域−基板間のｐｎ接合の
ビルトインポテンシャルを示している。

【００２４】以上の説明より、トランジスタの耐圧を向
上させるためには、アバランシェブレークダウンにより
生じるホール電流を減少させることが肝要であるといえ
る。発生したホール電流の大部分からなる基板電流（Ｉ
_{s u b} ）は、アバランシェブレークダウン現象の直接の
バロメータである。また、ホットキャリア劣化の予測に
用いられる重要なパラメータでもある。この基板電流
は、ドレイン領域近傍のチャネル方向の最大電界強度に
強く依存し、一般に次式で表わされる。

【００２５】Ｉ_{s u b} ∝Ｉｄ・Ｅｍ^{n + 1} 上式において、Ｉｄは、ドレイン電流を示し、Ｅｍはチ
ャネル方向の最大電界強度を示している。また、ｎ≒７
である。したがって、上記の式より、基板電流（ホール
電流）を減少させるためには最大電界強度Ｅｍを減少さ
せる必要があるといえる。

【００２６】最大電界強度Ｅｍを減少させるための１つ
の方法としてはＬＤＤ型トランジスタにおいては、低濃
度不純物領域の幅を大きくすることが考えられる。それ
により、低濃度不純物領域にも十分空乏層を延ばすこと
ができ、その部分における電界強度を減少させることが
可能となる。図４９は、小柳，兼子，清水，応用物理学
会講演予稿集（１９８３年秋）に開示された、低濃度不
純物領域幅とチャネル方向位置による電界強度との関係
を示す図である。

【００２７】図４９において、Ｌ_{S W} は、低濃度不純物
領域のチャネル長方向の幅を示している。図４９に示さ
れるように、低濃度不純物領域幅を大きくすることによ
って、この場合であればチャネル水平方向電界ε_Y の最
大値が減少しているのがわかる。すなわち、最大電界強
度が減少していることになる。なお、図５１は、トラン
ジスタのソース・ドレイン間耐圧とドレイン領域の濃度
（／ｃｍ³ ）との関係を示しているが、一般に、ドレイ
ン領域の濃度が低くなれば、ソース・ドレイン領域間の
耐圧は向上しているのがわかる。

【００２８】以上、説明してきたように、トランジスタ
の耐圧ＢＶ_{D S} を向上させるためには、その耐圧を決定
している寄生バイポーラ効果を抑制することが必要であ
る。そのためには、ホール電流を減少させなければなら
ない。それには最大電界強度Ｅｍを小さく抑える必要が
ある。そのための１つの方法として、ＬＤＤ型のトラン
ジスタの低濃度不純物領域幅を大きくすることが有効で
あるといえる。

【００２９】

【発明が解決しようとする課題】上述したように、周辺
回路において、ソース・ドレイン間耐圧を十分確保でき
るように、ドレイン領域近傍の低濃度不純物領域の幅を
一律に大きくした場合には、次のような問題点が生じる
こととなる。

【００３０】図５０は、ドレイン電流Ｉ_D （ｍＡ）と、
低濃度不純物領域幅（μｍ）との関係を示す図である。
低濃度不純物領域の抵抗は、相対的に高いため、この低
濃度不純物領域の幅を大きくすることによってその部分
の抵抗値を増大させてしまう。それにより、図５０に示
されるように、低濃度不純物領域幅を大きくすることに
よって、ドレイン電流を減少させてしまう。

【００３１】すなわち、動作速度を低減させてしまうこ
とになる。その結果、トランジスタの駆動能力を劣化さ
せるといった問題点が生じる。この問題点は、特に読出
時間に大きく影響する。すなわち、低電圧周辺回路と高
電圧周辺回路とを一律に上記のようにドレイン領域近傍
の低濃度不純物領域の幅を大きくすることによって、結
果として読出速度などの性能を劣化させることとなって
しまう。一方、書込動作あるいは消去動作に関しては、
電子の注入あるいは引き抜きに要する時間が大部分を占
めるため、周辺回路に使用されるトランジスタの駆動能
力にはあまり依存しないといえる。

【００３２】また、上記のように低濃度不純物領域幅を
大きくすることによって、素子自体の面積が増大する。
それにより、周辺回路の面積が増大し、チップ面積の増
大を招くといった問題点も考えられる。

【００３３】この発明は、上記の内容に鑑みなされたも
のであり、この発明の一つの目的は、低電圧周辺回路に
おけるトランジスタの読出速度などの性能を損なうこと
なく高電圧周辺回路におけるトランジスタの高耐圧化を
実現し得る不揮発性半導体記憶装置およびその製造方法
を提供することにある。

【００３４】この発明の他の目的は、チップ面積の増大
を招くことなくかつ読出速度などの性能を損なうことな
く周辺回路におけるトランジスタの高耐圧化を実現し得
る不揮発性半導体記憶装置およびその製造方法を提供す
ることにある。

【００３５】この発明のさらに他の目的は、従来の製造
工程に余分な工程を付け加えることなく周辺回路におけ
るトランジスタを高耐圧化することが可能となる不揮発
性半導体記憶装置の製造方法を提供することにある。

【００３６】

【課題を解決するための手段】この発明に基づく不揮発
性半導体記憶装置は、１つの局面では、情報を記憶する
ためのメモリセルアレイと、メモリセルアレイの動作を
制御する周辺回路とを有し、この周辺回路は、相対的に
高電圧が印加される第１のトランジスタを有する高電圧
周辺回路と、相対的に低電圧が印加される第２のトラン
ジスタを有する低電圧周辺回路とを含んでいる。そし
て、第１のトランジスタの第１のチャネル領域を規定す
るように第１導電型の半導体基板の主表面に形成された
第２導電型の一対の第１の低濃度不純物領域と、この第
１のチャネル領域上に絶縁膜を介在して形成された第１
のゲート電極と、半導体基板主表面において、第１の低
濃度不純物領域の第１のチャネル領域側の端部よりも第
１の距離だけ第１のゲート電極から離れた位置に端部を
有し、第１のゲート電極から遠ざかる方向に延びる第２
導電型の一対の第１の高濃度不純物領域と、第２のトラ
ンジスタの第２のチャネル領域を規定するように半導体
基板の主表面に形成された第２導電型の一対の第２の低
濃度不純物領域と、第２のチャネル領域上に絶縁膜を介
在して形成された第２のゲート電極と、半導体基板主表
面において、第２の低濃度不純物領域の第２のチャネル
領域側の端部よりも、第１の距離より短い第２の距離だ
け第２のゲート電極から離れた位置に端部を有し、第２
のゲート電極から遠ざかる方向に延びる第２導電型の一
対の第２の高濃度不純物領域とを備えている。

【００３７】この発明に基づく不揮発性半導体記憶装置
は、他の局面では、第１のトランジスタの第１のチャネ
ル領域を規定するように第１導電型の半導体基板の主表
面に形成された第２導電型の第１および第２の低濃度不
純物領域と、第１のチャネル領域上に絶縁膜を介在して
形成された第１のゲート電極と、第２のトランジスタの
第２のチャネル領域を規定するように半導体基板の主表
面に形成された第２導電型の第３および第４の低濃度不
純物領域と、第２のチャネル領域上に絶縁膜を介在して
形成された第２のゲート電極と、第３の低濃度不純物領
域の第２のチャネル領域側の端部よりも第２のゲート電
極から離れた位置に端部を有し、第２のゲート電極から
遠ざかる方向に延びる第２導電型の第１の高濃度不純物
領域とを備えている。

【００３８】この発明に基づく不揮発性半導体記憶装置
は、さらに他の局面では、第１のトランジスタは、第２
導電型の第２の高濃度不純物領域をさらに備えている。
そして、この第２の高濃度不純物領域は、第２の低濃度
不純物領域の第１のチャネル領域側の端部よりも第１の
距離だけ第１のゲート電極から離れた位置に端部を有
し、第１のゲート電極から遠ざかる方向に延びる。ま
た、第１の高濃度不純物領域の第２のチャネル領域側の
端部は、第３の低濃度不純物領域の第２のチャネル領域
側の端部よりも前記第１の距離より小さい第２の距離だ
け第２のゲート電極から離れている。

【００３９】この発明に基づく不揮発性半導体記憶装置
の製造方法によれば、１つの局面では、まず半導体基板
主表面における高電圧周辺回路形成領域に第１のウェル
領域および第２のウェル領域を形成し、半導体基板主表
面における低電圧周辺回路形成領域に第３のウェル領域
および第４のウェル領域を形成する。そして、第１，第
２，第３および第４のウェル領域上の所定位置に絶縁膜
を介してゲート電極を形成する。そして、第１および第
３のウェル領域を覆い第２および第４のウェル領域を露
出させるようにレジストパターンを形成し、このレジス
トパターンおよびゲート電極をマスクとして用いて低濃
度不純物領域を形成する。そして、ゲート電極側壁に第
１のサイドウォール絶縁膜を形成する。第４のウェル領
域を露出させるようにレジストパターンを形成し、この
レジストパターン、ゲート電極および第１のサイドウォ
ール絶縁膜をマスクとして用いて第４のウェル領域に第
１の高濃度不純物領域を形成する。そして、この第１の
サイドウォール絶縁膜上に第２のサイドウォール絶縁膜
を形成する。第２のウェル領域を露出させるようにレジ
ストパターンを形成し、このレジストパターンと、第１
および第２のサイドウォール絶縁膜と、ゲート電極とを
マスクとして用いて第２のウェル領域に第２の高濃度不
純物領域を形成する。そして、第１および第３のウェル
領域にソース／ドレイン領域を形成する。

【００４０】この発明に基づく不揮発性半導体装置の製
造方法によれば、他の局面では、まず半導体基板主表面
における高電圧周辺回路形成領域に第１のウェル領域お
よび第２のウェル領域を形成し、半導体基板主表面にお
ける低電圧周辺回路形成領域に第３のウェル領域および
第４のウェル領域を形成する。そして、第１，第２，第
３および第４のウェル領域上の所定位置に絶縁膜を介在
してゲート電極を形成する。そして、第１および第３の
ウェル領域を覆い第２および第４のウェルを露出させる
ようにレジストパターンを形成し、このレジストパター
ンおよびゲート電極をマスクとして用いて低濃度不純物
領域を形成する。そして、ゲート電極側壁にサイドウォ
ール絶縁膜を形成する。第２のウェル領域上に形成され
るトランジスタのソース領域および第４のウェル領域を
露出させるようにレジストパターンを形成し、このレジ
ストパターン、ゲート電極およびサイドウォール絶縁膜
をマスクとして用いて、第２のウェル領域上に形成され
るトランジスタのソース領域および第４のウェル領域に
第１の高濃度不純物領域を形成する。そして、第１およ
び第３のウェル領域にソース／ドレイン領域を形成す
る。そして、第１，第２，第３および第４のウェル領域
上に層間絶縁膜を形成する。この層間絶縁膜の所定位置
に、第１の高濃度不純物領域あるいは低濃度不純物領域
の一部を露出させるコンタクトホールを形成する。この
コンタクトホールを通して不純物を導入することによっ
て、第２および第４のウェル領域に第２の高濃度不純物
領域を形成する。

【００４１】この発明に基づく不揮発性半導体記憶装置
の製造方法によれば、さらに他の局面では、まず半導体
基板主表面おける高電圧周辺回路形成領域に第１のウェ
ル領域および第２のウェル領域を形成し、半導体基板の
主表面における低電圧周辺回路領域に第３のウェル領域
および第４のウェル領域を形成する。この第１，第２，
第３および第４のウェル領域上の所定位置に絶縁膜を介
在してゲート電極を形成する。そして、第１および第３
のウェル領域を覆い第２および第４のウェル領域を露出
させるようにレジストパターンを形成し、このレジスト
パターンおよびゲート電極をマスクとして用いて低濃度
不純物領域を形成する。そして、ゲート電極側壁にサイ
ドウォール絶縁膜を形成する。そして、第４のウェル領
域を露出させるようにレジストパターンを形成し、この
レジストパターン、ゲート電極およびサイドウォール絶
縁膜をマスクとして用いて第１の高濃度不純物領域を形
成する。そして、第１および第３のウェル領域にソース
／ドレイン領域を形成する。第１，第２，第３および第
４のウェル領域上に層間絶縁膜を形成する。この層間絶
縁膜の所定位置に、第１の高濃度不純物領域あるいは低
濃度不純物領域の一部を露出させるコンタクトホールを
形成し、このコンタクトホールを通して不純物を導入す
ることによって、第２および第４のウェル領域に第２の
高濃度不純物領域を形成する。

【００４２】

【作用】この発明に基づく不揮発性半導体記憶装置によ
れば、高電圧周辺回路の低濃度不純物領域の半導体基板
の主表面におけるチャネル長方向の長さが、低電圧周辺
回路におけるトランジスタの低濃度不純物領域のチャネ
ル長方向の長さよりも大きくなるように形成されてい
る。それにより、高電圧周辺回路のトランジスタを高耐
圧化することが可能となる。また、このとき、低電圧周
辺回路のトランジスタの低濃度不純物領域幅は、従来と
同様に形成されているため、低電圧周辺回路のトランジ
スタの駆動能力が損なわれるといったことも阻止でき
る。

【００４３】この発明に基づく不揮発性半導体記憶装置
は、他の局面では、高電圧周辺回路のトランジスタのソ
ース／ドレイン領域の少なくとも一方には、低濃度不純
物領域のみが形成されている。このとき、低電圧周辺回
路のトランジスタのソース／ドレイン領域の少なくとも
一方には、低濃度不純物領域および高濃度不純物領域が
形成されている。それにより、高電圧周辺回路の低濃度
不純物領域のチャネル長方向の長さを実質的に長くする
ことが可能となる。その結果、高電圧周辺回路内のトラ
ンジスタの耐圧を向上させることが可能となる。このと
き、低電圧周辺回路のトランジスタの駆動能力は損なわ
れない。

【００４４】この発明に基づく不揮発性半導体記憶装置
の製造方法によれば、１つの局面では、低電圧周辺回路
の高濃度不純物領域を、ゲート電極および第１のサイド
ウォール絶縁膜をマスクとして用いて形成し、高電圧周
辺回路の高濃度不純物領域を、第１のサイドウォール絶
縁膜上に形成された第２のサイドウォール絶縁膜および
ゲート電極をマスクとして用いて形成している。それに
より、第２のサイドウォール絶縁膜の幅によって、高濃
度不純物領域のチャネル領域側の端部の位置を制御する
ことが可能となる。すなわち、高電圧周辺回路における
トランジスタの低濃度不純物領域のチャネル長方向の長
さを、低電圧周辺回路におけるトランジスタの低濃度不
純物領域のチャネル長方向の長さよりも第２のサイドウ
ォール絶縁膜の底面幅だけ大きくすることが可能とな
る。

【００４５】この発明に基づく不揮発性半導体記憶装置
の製造方法によれば、他の局面では、第２のウェル領域
に形成されるトランジスタのソース領域および第４のウ
ェル領域を露出するようにレジストパターンを形成し、
このレジストパターン、ゲート電極およびサイドウォー
ル絶縁膜をマスクとして用いて高濃度不純物領域を形成
している。それにより、高電圧周辺回路におけるソース
領域のみに第１の高濃度不純物領域が形成されることに
なる。その結果、高電圧周辺回路に形成されるトランジ
スタのドレイン領域側の低濃度不純物領域のチャネル方
向の長さを、低電圧周辺回路に形成されるドレイン領域
側の低濃度不純物領域のチャネル方向の長さよりも長く
することが可能となる。

【００４６】この発明に基づく不揮発性半導体記憶装置
の製造方法によれば、さらに他の局面では、第４のウェ
ル領域を露出させるようにレジストパターンを形成し、
このレジストパターン、ゲート電極およびサイドウォー
ル絶縁膜をマスクとして用いて第１の高濃度不純物領域
を形成している。それにより、低電圧周辺回路のトラン
ジスタのみに第１の高濃度不純物領域が形成されること
になる。その結果、高電圧周辺回路に形成されるトラン
ジスタの低濃度不純物領域のチャネル方向の幅を、低電
圧周辺回路に形成されるトランジスタの低濃度不純物領
域のチャネル方向の幅よりも大きくすることが可能とな
る。

【００４７】

【実施例】以下、この発明に基づく実施例について、図
１〜図４３を用いて説明する。図１は、この発明に基づ
く一実施例における不揮発性半導体記憶装置のブロック
図である。図１を参照して、この不揮発性半導体記憶装
置は、記憶すべきメモリセルのアドレスが入力されるア
ドレスバッファ１０７と、コラム（ｃｏｌｕｍｎ）アド
レスが入力されるコラムデコーダ１０８と、ロウ（ｒｏ
ｗ）アドレスが入力されるロウデコーダ１０９と、ワー
ド線の電位を切換える高電圧スイッチ１１０と、データ
の入出力を行なうための入出力バッファ１１１と、書込
データを保持するための書込回路１１２と、読出された
データを増幅するためのセンスアンプ１１３と、所定の
ビット線を選択するためのＹゲート１１４と、マトリッ
クス状に配列されたメモリセルからなるメモリセルアレ
イ１１５と、メモリセルアレイ１１５に与える高電圧を
制御する高電圧制御回路１２０と、制御信号が入力され
る制御信号バッファ１２１と、各種の動作を制御するた
めの制御回路１２２と、メモリセルアレイ１１５を構成
するメモリセル（メモリトランジスタ）のソース電位を
切換えるアレイソーススイッチ１２３を含んでいる。

【００４８】上記の構成を有する不揮発性半導体記憶装
置ににおいて、高電圧周辺回路領域１０１は、高電圧ス
イッチ１１０と、書き込み回路１１２と、Ｙゲート１１
４と、アレイソーススイッチ１２３と、高電圧制御回路
１２０とを含んでいる。そして、周辺回路形成領域にお
いて、高電圧周辺回路領域以外の領域が低電圧周辺回路
領域１０２となる。

【００４９】メモリセルアレイ１１５には、複数のメモ
リトランジスタ１１９が形成されている。各メモリトラ
ンジスタ１１９は、１本のビット線１１６とワード線１
１７との 交差部に位置している。そして、各メモリト
ランジスタ１１９のドレイン領域がビット線１１６に接
続され、コントロールゲート電極がワード線１１７に接
続されている。また、各メモリトランジスタ１１９のソ
ース領域はソース線１１８に共通に接続され、ソース線
１１８の一端はアレイソーススイッチ１２３に接続され
ている。

【００５０】次に、以上のように構成された不揮発性半
導体記憶装置の動作について説明する。この不揮発性半
導体記憶装置の動作は、書込、消去、読出の各々に分け
られるが、書込動作の前には、必ず全アドレスのメモリ
トランジスタに含まれている情報の消去を行なう必要が
ある。

【００５１】まず書込動作について説明する。書込を行
ないたいアドレスのアドレスデータはアドレスバッファ
１０７を介して入力され、書込を可能とする制御信号は
制御信号バッファ１２１を介して入力される。次に、高
電圧制御回路１２０に高電圧Ｖ_{P P} を与える。入力され
たアドレスデータは、ロウデコーダ１０９によりデコー
ドされて１本のワード線が選択される。一方、入力され
た高電圧Ｖ_{P P} は、高電圧制御回路１２０で制御されて
高電圧スイッチ１１０に印加される。

【００５２】選択されたワード線の高電圧スイッチ１１
０は、その選択されたワード線を高電圧にし、他の非選
択のワード線の高電圧スイッチは０Ｖを出力する。一
方、入出力バッファ１１１を介して入力されたデータ
は、書込回路１１２においてラッチされる。この書込回
路１１２は、コラムデコーダ１０８により選択されたＹ
ゲート１１４を介して、情報“０”を書込むビットを含
むビット線に高電圧Ｖ_{B L}を、また情報“１”を書込む
ビットを含むビット線には０Ｖの電位を印加する。この
とき、ソース線１１８の電位は、制御回路１２２から出
力された信号に基づいて切換えられたアレイソーススイ
ッチ１２３によって０Ｖに維持される。

【００５３】次に、一括消去動作について説明する。一
括消去は、高電圧制御回路１２０に高電圧を印加し、一
括消去を可能にする制御信号を制御信号バッファ１２１
に入力することによって行なわれる。入力された高電圧
は高電圧制御回路１２０で制御されアレイソーススイッ
チ１２３に与えられる。アレイソーススイッチ１２３は
制御回路１２２からの制御信号、すなわち消去開始の信
号を受けて、ソース線１１８に高電圧Ｖ_{P P} を出力す
る。

【００５４】このとき、メモリセルアレイ１１５のワー
ド線１１７のすべてはその電位が０Ｖであり、ビット線
１１６のすべてはフローティング状態に維持されてい
る。この状態では、すべてのメモリトランジスタのソー
ス領域は高電圧Ｖ_{P P} 、コントロールゲート電極は０
Ｖ、ドレイン領域はフローティング状態となっている。

【００５５】これによって、各メモリトランジスタのフ
ローティングゲート電極とソース領域との間に高電界が
発生し、フローティングゲート電極に含まれている電子
がトンネル現象によってソース領域に移動する。それに
より、メモリトランジスタのしきい値電圧は消去動作前
よりも低くなる。

【００５６】次に、読出動作について説明する。読出動
作においては、読出したい情報を保持するメモリセルの
アドレスを指定するアドレスデータがアドレスバッファ
１０７に書込まれる。そして書込動作と同様の動作によ
ってメモリセルアレイ１１５の１本のワード線１１７が
選択される。一方、コラムデコーダ１０８によってデコ
ードされた情報に基づいて、Ｙゲート１１４によって所
定のビット線１１６が選択される。選択されたワード線
１１７だけが電源電圧Ｖ_{c c} となり、他のワード線の電
位は０Ｖとなっている。

【００５７】そうして選択されたワード線１１７に接続
しているメモリトランジスタがＯＮ状態（低しきい値電
圧）か、ＯＦＦ状態（高しきい値電圧）かを、選択され
たビット線１１６に接続されたセンスアンプ１１３で検
出する。そして、ＯＮ状態なら情報“１”でＯＦＦ状態
なら情報“０”を、入出力バッファ１１１を介して外部
に出力する。

【００５８】以上のような構造を有し、動作を行なう不
揮発性半導体記憶装置の構造について以下により詳しく
説明する。図２は、上記の構成を有するこの発明に基づ
く第１の実施例における不揮発性半導体記憶装置の高電
圧周辺回路領域（ａ）、低電圧周辺回路領域（ｂ）およ
びメモリセルアレイ（ｃ）を示す部分断面図である。

【００５９】図２を参照して、高電圧周辺回路領域にお
いては、ｐ型シリコン基板１の主表面にｎウェル１１お
よびｐウェル１３がそれぞれ形成されている。ｎウェル
１１内には、ソース／ドレイン領域７８がチャネル領域
を規定するように形成されている。そしてチャネル領域
上にはシリコン酸化膜４１を介してゲート電極４７が形
成されている。ゲート電極４７の側壁には第１および第
２のサイドウォール絶縁膜７３，７４が形成されてい
る。

【００６０】一方、ｐウェル領域１３内には、チャネル
領域を規定するように低濃度不純物領域７２が形成され
ており、チャネル領域上にはシリコン酸化膜４１を介し
てゲート電極４７が形成されている。低濃度不純物領域
７２よりもゲート電極４７から離れた位置に端部を有
し、ゲート電極４７から遠ざかる方向に延びる高濃度不
純物領域７６ａが形成されている。また、上層の配線層
とのコンタクト部に、オーミックコンタクトをとるため
の高濃度不純物領域９９が形成されている。ゲート電極
４７の側壁には、第１のサイドウォール絶縁膜７３およ
び第２のサイドウォール絶縁膜７４が形成されている。

【００６１】またゲート電極４７上にはシリコン酸化膜
６１、シリコン窒化膜６２、スムースコート膜６３がそ
れぞれ形成されている。これらの層にはコンタクトホー
ルが形成されており、このコンタクトホール内表面から
スムースコート膜６３上にわたってアルミニウム配線層
６５が所定形状に形成されている。このアルミニウム配
線層６５上およびスムースコート膜６３上には、さらに
スムースコート膜６７が形成されている。このスムース
コート膜６７にも所定位置にコンタクトホールが設けら
れ、このコンタクトホール内表面からスムースコート膜
６７上にわたってアルミニウム配線層６９が形成されて
いる。

【００６２】一方、低電圧周辺回路領域に形成されるト
ランジスタも上記の高電圧周辺回路領域に形成されるト
ランジスタとほぼ同様の構造である。しかし、本実施例
においては、高濃度不純物領域７６，７６ａのチャネル
領域側端部からチャネル長方向に突出した部分の低濃度
不純物領域７２，７２ａのチャネル長方向の長さ（以
下、単に「低濃度不純物領域のチャネル長方向の長さ」
と称する）が、高電圧周辺回路領域に形成された低濃度
不純物領域７２の長さよりも短くなっている。それ以外
の構造は、上記の高電圧周辺回路領域に形成されるトラ
ンジスタと同様である。

【００６３】また、メモリセルアレイ内には、ｐウェル
１３が形成されており、ｐウェル１３表面には、チャネ
ル領域を規定するようにソース領域５６およびドレイン
領域５８がそれぞれ形成されている。そしてチャネル領
域上にはシリコン酸化膜２９を介してフローティングゲ
ート電極４９が形成されており、フローティングゲート
電極４９上には、この場合であれば３層構造の層間絶縁
膜が形成されている。この層間絶縁膜上にはコントロー
ルゲート電極５１が形成されている。コントロールゲー
ト電極５１上には、シリコン酸化膜６１、シリコン窒化
膜６２およびスムースコート膜６３がそれぞれ形成され
ている。

【００６４】このスムースコート膜６３のドレイン領域
５８上に位置する部分にコンタクトホールが設けられ、
コンタクトホール内表面からスムースコート膜６３上に
わたってアルミニウム配線層６５が形成されている。こ
のアルミニウム配線層６５とドレイン領域５８とのコン
タクト部には、オーミックコンタクトをとるための不純
物領域９９が形成されている。アルミニウム配線層６５
上にはスムースコート膜６７が形成されており、このス
ムースコート膜６７上には所定形状にパターニングされ
たアルミニウム配線層６９が形成されている。

【００６５】以上説明したように、低電圧周辺回路領域
における低濃度不純物領域７２のチャネル長方向の長さ
よりも高電圧周辺回路領域に形成されたトランジスタの
低濃度不純物領域７２ａのチャネル長方向の長さを長く
することによって、高電圧周辺回路領域に形成されたト
ランジスタの耐圧を向上させることが可能となる。ま
た、このとき、低電圧周辺回路領域に形成されたトラン
ジスタの低濃度不純物領域のチャネル長方向の長さは、
従来とほぼ同様であるため、読出動作などの動作を従来
と同様の速度で行なうことが可能となる。すなわち、低
電圧周辺回路に形成されたトランジスタの読出速度など
の諸特性を劣化させることなく、高電圧周辺回路に形成
されたトランジスタの高耐圧性を確保することが可能と
なる。

【００６６】次に、図３および図４を用いて、高電圧周
辺回路および低電圧周辺回路に形成されたそれぞれのト
ランジスタの構造についてより詳しく説明する。図３
は、高電圧周辺回路領域に形成された１つのトランジス
タを示す断面図およびそのトランジスタにおける不純物
の濃度分布を示す図である。図３を参照して、低濃度不
純物領域７２ａのｐウェル１３表面近傍における端部
は、ゲート電極４７ａ下に位置し、高濃度不純物領域７
６ａのｐウェル１３表面近傍における端部は、第２のサ
イドウォール絶縁膜７４ａ下に位置している。

【００６７】すなわち、第２のサイドウォール絶縁膜７
４ａを設けることによって、この第２のサイドウォール
絶縁膜７４ａの底面の長さ分だけ低濃度不純物領域７２
ａのチャネル長方向の長さＬ３を長くすることが可能と
なる。それにより、耐圧を向上させることが可能とな
る。この場合の高濃度不純物領域７６ａの濃度は、好ま
しくは、１０^{2 1} （／ｃｍ³ ）程度である。また、低濃
度不純物領域７２ａの濃度は、好ましくは、１０
^{1 8} （／ｃｍ³ ）程度である。また、チャネル領域の濃
度は、好ましくは、１０^{1 7} （／ｃｍ³ ）程度となって
いる。

【００６８】

【表１】

【００６９】表１に示される各値は、以下の各実施例に
おいても適用される。また、本実施例では、第１および
第２のサイドウォール絶縁膜７３ａ，７４ａの底面のチ
ャネル長方向の長さＬ５と、低濃度不純物領域７２ａの
チャネル長方向の長さＬ３とはほぼ等しくなっている。

【００７０】上記の高電圧周辺回路に形成されるトラン
ジスタに対し、低電圧周辺回路に形成されるトランジス
タは、図４に示されている。図４は、低電圧周辺回路に
形成されるトランジスタの断面図およびそのトランジス
タの不純物濃度分布を示す図である。

【００７１】図４を参照して、低電圧周辺回路に形成さ
れるトランジスタの低濃度不純物領域７２のｐウェル１
３表面近傍の端部は、ゲート電極４７下に位置し、高濃
度不純物領域７６のｐウェル１３表面近傍の端部は、第
１のサイドウォール絶縁膜７３下に位置している。した
がって、上記の高電圧周辺回路に形成されたトランジス
タの低濃度不純物領域７２のチャネル長方向の長さＬ３
よりも、低電圧周辺回路に形成されたトランジスタの低
濃度不純物領域７２のチャネル長方向の長さＬ４の方が
短くなっている。それにより、読出速度などの特性を劣
化させることはないといえる。

【００７２】このとき、高濃度不純物領域７６の濃度
は、好ましくは、約１０^{2 1} （／ｃｍ ³ ）程度であり、
低濃度不純物領域７２の濃度は、好ましくは、１０^{1 8}
（／ｃｍ³ ）程度となっている。また、チャネル領域の
濃度は、好ましくは、１０^{1 7}（／ｃｍ³ ）程度となっ
ている。なお低電圧周辺回路に形成されるトランジスタ
のゲート電極４７幅Ｌｇ（μｍ），チャネル長Ｌ２，低
濃度不純物領域７２のチャネル長方向の長さＬ４は、上
記の表１に示されている。また、上記の表１に示される
各値に関しては、以下の各実施例においても適用され
る。

【００７３】次に、図１１〜図３７を用いて、上記の構
造を有する第１の実施例における不揮発性半導体記憶装
置の製造方法について説明する。図１１〜図３７は、上
記の構造を有する第１の実施例における不揮発性半導体
記憶装置の製造工程の第１工程〜第２７工程を示す断面
図である。なお、説明の便宜上、図１１〜図２６は、周
辺回路領域（Ｉ）とメモリセルアレイ領域（ＩＩ）とを
併記している。そして、図２７〜図３２は、高電圧周辺
回路領域（ａ）と低電圧周辺回路領域（ｂ）とを併記し
ている。図３３と図３４とは高電圧周辺回路領域（ａ）
と、低電圧周辺回路領域（ｂ）と、メモリセルアレイ領
域（ｃ）とを併記している。そして図３５〜図３７は、
周辺回路領域（Ｉ）とメモリセルアレイ領域（ＩＩ）と
を併記している。

【００７４】まず図１１を参照して、ｐ型で＜１００＞
のシリコン基板１の主表面上に、３００Å程度の膜厚を
有するシリコン酸化膜３を形成する。次に、シリコン酸
化膜３上に、減圧ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏ
ｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、５００Å程度の
膜厚を有するシリコン窒化膜５を形成する。そして、シ
リコン窒化膜５上にレジスト７を堆積し、フォトリソグ
ラフィ技術およびエッチング技術を用いて、ｎウェルを
形成すべき領域上のシリコン窒化膜５を除去する。この
レジスト７をマスクとして用いて、ｐ型シリコン基板１
にリン（Ｐ）をイオン注入する。条件は６０ＫｅＶ，
１．０×１０^{1 3} ／ｃｍ² である。その後、レジスト７
を除去する。

【００７５】そして、図１２を参照して、シリコン窒化
膜５をマスクとして用いて、熱酸化処理を施すことによ
って５０００Å程度の膜厚を有する酸化膜９を形成す
る。その後、シリコン窒化膜５を除去する。そして、こ
の酸化膜９をマスクとして用いて、ｐウェルを形成する
領域上にボロン（Ｂ）をイオン注入する。条件は１００
ＫｅＶ，４．０×１０^{1 2} ／ｃｍ² である。

【００７６】次に、図１３を参照して、シリコン基板１
に注入した上記の不純物を拡散し、ｎウェル１１および
ｐウェル１３を形成する。条件は１２００℃で６時間で
ある。そして、フィールド酸化膜９を除去する。その
後、図１４に示すように、シリコン基板１への主表面
に、３００Å程度の膜厚を有するシリコン酸化膜１５、
５００Å程度の膜厚を有する多結晶シリコン膜１７、１
０００Å程度の膜厚を有するシリコン窒化膜１９、レジ
スト２１を形成する。そしてフォトリソグラフィ技術を
用いてフィールド酸化膜を形成すべき領域上に位置する
シリコン窒化膜１９および多結晶シリコン膜１７を選択
的に除去する。

【００７７】次に、図１５を参照して、レジスト２１を
除去した後、シリコン窒化膜１９をマスクとして、７０
００Å程度の膜厚を有するフィールド酸化膜２７を形成
する。そして、シリコン窒化膜１９および多結晶シリコ
ン膜１７を除去する。次に、上記の状態のシリコン基板
１の主表面上にレジスト（図示せず）を形成し、ｐウェ
ル領域１３のみレジストを除去する。そして、このレジ
ストをマスクとして用いて、ｐ⁺ チャネルストッパ層２
５形成のためのボロンをイオン注入する。条件は２７０
ＫｅＶ，３．５×１０^{1 2} ／ｃｍ² である。それによ
り、ｐ⁺ チャネルストッパ層２５が形成される。

【００７８】次に、図１６を参照して、シリコン酸化膜
１５を除去し、シリコン基板１の主表面全面上に、熱酸
化法を用いて１００Å程度の膜厚を有するシリコン酸化
膜２９を形成する。そして、シリコン酸化膜２９上に、
ＣＶＤ法を用いて１０００Å程度の膜厚を有する多結晶
シリコン膜３１を形成する。この多結晶シリコン膜３１
がフローティングゲート電極となる。この多結晶シリコ
ン膜３１上にレジスト３３を形成し、図１７に示される
ように、周辺回路形成領域にあるレジスト３３を除去す
る。そして、このレジスト３３をマスクとして用いて、
周辺回路形成領域上に位置する多結晶シリコン膜３１を
除去する。図１８は、図１７に示されるメモリセル領域
のＢ−Ｂ線に沿ってみた断面を示す図である。

【００７９】次に、図１９に示されるように、シリコン
基板１の主表面全面上にＣＶＤ法によって、１５０Å程
度の膜厚有するシリコン酸化膜３５を形成する。このシ
リコン酸化膜３５上にＣＶＤ法を用いて１５０Å程度の
膜厚を有するシリコン窒化膜３７を形成する。その後、
周辺回路領域に形成するｎチャネルトランジスタ、ｐチ
ャネルトランジスタの２種類のトランジスタのしきい値
電圧を制御するために、レジストプロセスを用いて、ま
ずｎチャネルトランジスタの素子形成領域のみレジスト
を除去する。そして、このレジストをマスクにしてシリ
コン窒化膜３７をエッチングし、ボロン（Ｂ）を５０Ｋ
ｅＶ，１×１０^{1 2} ／ｃｍ² の条件で注入し、さらにシ
リコン酸化膜３５とシリコン酸化膜２９とをエッチング
除去する。これと同様の工程をｐチャネルトランジスタ
について行なう。注入条件としては、ボロン（Ｂ）を２
０ＫｅＶ，２×１０^{1 2} ／ｃｍ² である。

【００８０】その後、図２０を参照して、熱酸化法によ
って２００Å程度の膜厚を有するシリコン酸化膜４１を
形成する。周辺回路領域に形成されたシリコン酸化膜４
１は、トランジスタのゲート酸化膜となる。また、この
酸化処理によって、メモリセル領域の上面に形成されて
いるシリコン窒化膜３７の最表面は、約２０Å程度の膜
厚を有するシリコン酸化膜４２に変換される。

【００８１】次に、図２１を参照して、シリコン酸化膜
４１およびシリコン酸化膜４２上に、ＣＶＤ法を用いて
２５００Å程度の膜厚を有する多結晶シリコン膜４３を
形成する。この多結晶シリコン膜４３は、メモリセルア
レイ領域においてはコントロールゲート電極となり、周
辺回路領域においてはゲート電極となる。この多結晶シ
リコン膜４３上にレジスト４５を堆積し、このレジスト
４５に所定のパターニングを施す。そしてレジスト４５
をマスクとして多結晶シリコン膜４３をエッチングし、
図２２に示されるように、ゲート電極４７を形成する。
その後、レジスト４５を除去する。

【００８２】次に、図２３を参照して、シリコン基板１
の主表面全面上にレジスト５３を堆積する。このレジス
ト５３に所定のパターニングを施し、レジスト５３をマ
スクとして用いて、メモリセルアレイ領域にある多結晶
シリコン膜４３、シリコン酸化膜４２、シリコン窒化膜
３７、シリコン酸化膜３５、多結晶シリコン膜３１を順
次エッチング除去する。それにより、コントロールゲー
ト電極５１およびフローティングゲート電極４９が形成
されることになる。図２４は、図２３におけるＣ−Ｃ線
に沿って見た断面を示す図である。

【００８３】次に、図２５を参照して、上記のレジスト
５３を除去した後、再びシリコン基板１の主表面全面上
にレジスト５５を堆積する。そしてこのレジスト５５に
所定のパターニングを施し、メモリセルアレイ領域のソ
ース領域上に位置するレジスト５５を除去する。そして
このレジスト５５をマスクとして用いて、リン（Ｐ）お
よび砒素（Ａｓ）を注入することによって、メモリトラ
ンジスタのソース領域５６を形成する。

【００８４】次に、レジスト５５を除去した後、図２６
に示されるように、シリコン基板１の主表面全面上にレ
ジスト５７を堆積する。このレジスト５７に所定のパタ
ーニングを施すことによって、メモリセルアレイ領域の
ドレイン領域上に位置するレジスト５７をエッチング除
去する。そして、このレジスト５７をマスクとして用い
て、ホロン（Ｂ）および砒素（Ａｓ）を注入することに
よって、メモリトランジスタのドレイン領域５８を形成
する。

【００８５】以下の工程を説明するために、便宜上、周
辺回路領域における高電圧周辺回路領域（ａ）と低電圧
周辺回路領域（ｂ）とを併記することとする。

【００８６】図２７を参照して、上記のレジスト５７を
除去した後、シリコン基板１の主表面全面上にレジスト
７１を堆積する。このレジスト７１に所定のパターニン
グを施すことによって、図２７に示されるように、高電
圧周辺回路領域および低電圧周辺回路領域のｐウェル１
３上に位置するレジスト７１を除去する。そして、この
レジスト７１およびゲート電極４７，４７ａをマスクと
して用いてリン（Ｐ）をイオン注入し、低濃度不純物領
域７２，７２ａを形成する。条件は、６０ＫｅＶ，２×
１０^{1 3} ／ｃｍ² である。

【００８７】次に、上記のレジスト７１を除去し、ＣＶ
Ｄ法を用いて１５００Å程度の膜厚を有するシリコン酸
化膜を、シリコン基板１の主表面全面上に形成する。こ
のシリコン酸化膜に異方性エッチング処理を施すことに
よって、図２８に示されるように、ゲート電極４７，４
７ａ側壁に第１のサイドウォール絶縁膜７３，７３ａを
形成する。

【００８８】次に、図２９を参照して、シリコン基板１
の主表面全面上にレジスト７５を堆積する。このレジス
ト７５に所定のパターニングを施すことによって、低電
圧周辺回路領域のｐウェル１３上に位置するレジスト７
５を除去する。そして、レジスト７５、ゲート電極４７
および第１のサイドウォール絶縁膜７３をマスクとして
用いて、砒素（Ａｓ）をイオン注入することによって、
高濃度不純物領域７６を形成する。条件は、３５Ｋｅ
Ｖ，４×１０^{1 5} ／ｃｍ² である。

【００８９】次に、上記のレジスト７５を除去した後、
ＣＶＤ法を用いて、１５００Å程度の膜厚を有するシリ
コン酸化膜を、シリコン基板１の主表面全面上に形成す
る。この酸化膜に異方性エッチング処理を施すことによ
って、図３０に示されるように、第１のサイドウォール
絶縁膜７３，７３ａ上に第２のサイドウォール絶縁膜７
４，７４ａを形成する。このように第２のサイドウォー
ル絶縁膜７４，７４ａを形成することによって、第１の
サイドウォール絶縁膜７３，７３ａのみの場合と比べる
と、トータルのサイドウォール絶縁膜の底面の長さは、
ほぼ２倍となっている。

【００９０】次に、図３１を参照して、シリコン基板１
の主表面全面上にレジスト７７を堆積する。このレジス
ト７７に所定のパターニングを施すことによって、高電
圧周辺回路領域のｐウェル１３上に位置するレジスト７
７を除去する。そして、レジスト７７、ゲート電極４７
ａ、第１および第２のサイドウォール絶縁膜７３ａ，７
４ａをマスクとして用いて、砒素（Ａｓ）をイオン注入
することによって、高濃度不純物領域７６ａを形成す
る。条件は３５ＫｅＶ，４×１０^{1 5} ／ｃｍ² である。

【００９１】このように第１および第２のサイドウォー
ル絶縁膜７３ａ，７４ａをマスクとして用いることによ
って、高濃度不純物領域７６ａのゲート電極４７ａ側の
端部がゲート電極４７から離れる距離を、低電圧周辺回
路領域における高濃度不純物領域７６のゲート電極４７
側の端部がゲート電極４７から離れる距離よりも大きく
形成することが可能となる。この距離は、サイドウォー
ル絶縁膜７４，７４ａの底面の幅によって制御すること
が可能となる。それにより、高電圧周辺回路領域のトラ
ンジスタの耐圧を向上させることが可能となる。

【００９２】次に、上記のレジスト７７を除去した後、
図３２に示されるように、シリコン基板１の主表面全面
上にレジスト７９を堆積する。このレジスト７９に所定
のパターニングを施すことによって、低電圧周辺回路領
域および高電圧周辺回路領域のｎウェル１１上に位置す
るレジスト７９を除去する。そして、レジスト７９、ゲ
ート電極４７、第１および第２のサイドウォール絶縁膜
７３，７４をマスクとして用いて、ＢＦ₂ をイオン注入
することによって、ソース／ドレイン領域７８を形成す
る。条件は、２０ＫｅＶ，２．０×１０^{1 5} ／ｃｍ² で
ある。

【００９３】次に、図３３を参照して、上記のレジスト
７９を除去した後、シリコン酸化膜６１、シリコン窒化
膜６２およびスムースコート膜６３をそれぞれ形成す
る。次に、図３４を参照して、ソース／ドレイン領域７
８上および高濃度不純物領域７６，７６ａ上、ドレイン
領域５８上に位置する領域に、コンタクトホール６６を
形成する。

【００９４】そして、シリコン基板１の主表面全面上に
レジスト８１を堆積する。このレジスト８１に所定のパ
ターニングを施すことによって、低電圧周辺回路領域お
よび高電圧周辺回路領域のｐウェル領域１３上に位置す
るレジスト８１およびメモリセルアレイ領域に形成され
たレジスト８１を除去する。そして、リン（Ｐ）をイオ
ン注入することによって、オーミックコンタクトをとる
ための高濃度不純物領域９９，９９ａを形成する。条件
は６０ＫｅＶ，２．０×１０^{1 4} ／ｃｍ² である。

【００９５】次に、図３５を参照して、スムースコート
膜６３上に、スパッタリング法を用いてアルミニウム配
線層６５を形成する。それにより、コンタクトホール６
６を介して、アルミニウム配線層６５と、メモリセルア
レイ領域内のドレイン領域５８および周辺回路領域内の
ソース領域、ドレイン領域とを電気的に接続する。そし
て、アルミニウム配線層６５に所定のパターニングを施
す。

【００９６】次に、図３６を参照して、シリコン基板１
の主表面全面上にスムースコート膜６７を形成する。こ
のスムースコート膜６７の所定位置にスルーホール７０
を形成する。そして、スムースコート膜６７上にアルミ
ニウム配線層６９を形成する。このアルミニウム配線層
６９とアルミニウム配線層６５とはスルーホール７０を
介して電気的に接続されている。そして、図３７に示さ
れるように、アルミニウム配線層６９に所定のパターニ
ングを施す。以上の工程を経て、図２に示される不揮発
性半導体記憶装置が形成される。

【００９７】次に、図５〜図７を用いて、この発明に基
づく不揮発性半導体記憶装置の第２の実施例について説
明する。図５は、この発明に基づく第２の実施例におけ
る不揮発性半導体記憶装置の部分断面図である。本実施
例における特徴部分は、図５を参照して、高電圧周辺回
路に形成されたトランジスタのドレイン領域側に低濃度
不純物領域７２ａのみが形成され、高濃度不純物領域７
６ａがドレイン領域側に形成されていないことである。

【００９８】このように、ドレイン領域側に高濃度不純
物領域７６ａが形成されないことによって、ドレイン領
域側における低濃度不純物領域７２ａのチャネル長方向
の実質的な長さを長くすることが可能となる。それによ
り、高電圧周辺回路に形成されたトランジスタの耐圧を
向上させることが可能となる。

【００９９】次に、図６および図７を用いて、高電圧周
辺回路領域に形成されたトランジスタと低電圧周辺回路
領域に形成されたトランジスタの構造およびそのトラン
ジスタの不純物濃度分布についてより詳しく説明する。
図６は、高電圧周辺回路領域に形成されたトランジスタ
を示す部分断面図および不純物濃度分布を示す図であ
る。

【０１００】図６を参照して、高電圧周辺回路領域に形
成されるトランジスタのドレイン領域側（Ｄ）には、低
濃度不純物領域７２ａのみが形成されている。それに対
し、ソース領域側（Ｓ）には、低濃度不純物領域７２ａ
および高濃度不純物領域７６ａが形成されている。図６
には示されていないが、ソース領域およびドレイン領域
には、上層の配線層とのコンタクト部に、オーミックコ
ンタクトをとるための高濃度不純物領域９９，９９ａが
形成されている。

【０１０１】したがって、高電圧周辺回路に形成された
トランジスタのドレイン側は、変則的なＬＤＤ構造とな
っていると解釈してもよい。それにより、低濃度不純物
領域７２ａのチャネル長方向の長さＬ３を実質的に長く
確保することが可能となる。それにより、電界集中を緩
和でき、高電圧周辺回路領域に形成されたトランジスタ
の耐圧を向上させることが可能となる。なお、ドレイン
領域側にのみ高濃度不純物領域７６ａが形成されてもよ
い。

【０１０２】このとき、高濃度不純物領域７６ａの濃度
は、好ましくは、１０^{2 1} （／ｃｍ ³ ）程度であり、低
濃度不純物領域７２ａの濃度は、１０^{1 8} （／ｃｍ³ ）
程度である。また、チャネル領域の濃度は、１０
^{1 7} （／ｃｍ³ ）程度である。また、ソース領域（Ｓ）
とドレイン領域（Ｄ）とに形成された低濃度不純物領域
７２ａの濃度は、好ましくは同じ濃度である。また、上
記の高濃度不純物領域９９ａの濃度は、好ましくは、１
０^{1 9} 〜１０^{2 1} （／ｃｍ³ ）程度である。

【０１０３】一方、低電圧周辺回路に形成されるトラン
ジスタは、図７を参照して、図４に示される上記の第１
の実施例における低電圧周辺回路領域に形成されるトラ
ンジスタとほぼ同様の構造を示しており、その濃度分布
についてもほぼ同様である。上記の第１の実施例におけ
る低電圧周辺回路形成領域に形成されたトランジスタと
の相違点は、本実施例における低電圧周辺回路領域に形
成されたトランジスタのゲート電極４７の側壁には、第
１のサイドウォール絶縁膜７３のみが形成されている点
である。

【０１０４】それ以外の構造に関しては、上記の第１の
実施例における低電圧周辺回路領域に形成されたトラン
ジスタと同様である。したがって、上記の第１の実施例
の場合と同様に、低電圧周辺回路に形成されたトランジ
スタの読出速度などの諸特性を劣化させることなく、高
電圧周辺回路に形成されたトランジスタの高耐圧性を確
保することが可能となる。なお、上記の低電圧周辺回路
に形成されるトランジスタのソース／ドレイン領域に
は、それらの少なくとも一方のみに高濃度不純物領域７
６および低濃度不純物領域７２の双方が形成されていて
もよい。

【０１０５】次に、図３８〜図４０を用いて、上記の構
造を有するこの発明に基づく第２の実施例における不揮
発性半導体記憶装置の製造方法について説明する。図３
８〜図４０は、上記の第２の実施例の製造方法における
特徴的な工程を示す断面図である。

【０１０６】まず、上記の第１の実施例と同様の工程を
経て、高電圧周辺回路領域および低電圧周辺回路領域に
ゲート電極４７を形成する。そして、図３８に示される
ように、シリコン基板１の主表面全面上にレジスト７１
を形成する。このレジスト７１に所定のパターニングを
施すことによって、高電圧周辺回路領域および低電圧周
辺回路領域のｐウェル１３上に位置するレジスト７１を
除去する。そして、レジスト７１およびゲート電極４
７，４７ａをマスクとして用いて、リン（Ｐ）をイオン
注入することによって、低濃度不純物領域７２，７２ａ
を形成する。条件は、６０ＫｅＶ，２×１０^{1 3} ／ｃｍ
² である。

【０１０７】次に、図３９を参照して、上記のレジスト
７１を除去した後、ＣＶＤ法を用いて、１５００Å程度
の膜厚を有するシリコン酸化膜を、シリコン基板１の主
表面上に形成する。このシリコン酸化膜に異方性エッチ
ング処理を施すことによって、第１のサイドウォール絶
縁膜７３，７３ａを形成する。

【０１０８】次に、図４０を参照して、シリコン基板１
の主表面全面上にレジスト９５を堆積する。このレジス
ト９５に所定のパターニング処理を施すことによって、
低電圧周辺回路領域のｐウェル１３上および高電圧周辺
回路領域のｐウェル１３上におけるソース領域上に位置
するレジスト９５を除去する。そして、レジスト９５、
ゲート電極４７，４７ａおよび第１のサイドウォール絶
縁膜７３，７３ａをマスクとして用いて、砒素（Ａｓ）
をイオン注入することによって、高濃度不純物領域７
６，７６ａを形成する。条件は、３５ＫｅＶ，４×１０
^{1 5} ／ｃｍ² である。

【０１０９】このようにして高濃度不純物領域７６，７
６ａを形成することによって、高電圧周辺回路領域にお
けるドレイン領域側には高濃度不純物領域７６，７６ａ
は形成されないことになる。それにより、高電圧周辺回
路に形成されたトランジスタの低濃度不純物領域７２ａ
のチャネル長方向の長さＬ３を、低電圧周辺回路領域に
形成されたトランジスタのドレイン領域側の低濃度不純
物領域７２のチャネル長方向の長さＬ４よりも長くする
ことが可能となる。

【０１１０】それにより、高電圧周辺回路領域に形成さ
れたトランジスタの耐圧を向上させることが可能とな
る。また、このとき、読出速度などの諸特性は従来のも
のとほぼ同等のものが得られる。さらに、従来の工程に
余分な工程を付加えることなく、高電圧周辺回路領域に
おけるトランジスタを高耐圧化できる。

【０１１１】以上のようにして高濃度不純物領域７６，
７６ａを形成した後は、上記の第１の実施例と同様の工
程を経て図５に示される不揮発性半導体記憶装置が得ら
れる。

【０１１２】次に、図８〜図１０を用いて、この発明に
基づく不揮発性半導体記憶装置の第３の実施例について
説明する。図８は、この発明に基づく第３の実施例にお
ける不揮発性半導体記憶装置を示す部分断面図である。

【０１１３】図８を参照して、本実施例における特徴部
分は、高電圧周辺回路領域に形成されたトランジスタの
ソース／ドレイン領域双方が、低濃度不純物領域のみで
形成されていることである。それにより、少なくともド
レイン領域側の低濃度不純物領域７２のチャネル長方向
の長さを長く確保することが可能となる。また、ソース
／ドレイン領域双方の濃度をほぼ等しいものとしている
ため、上記の第２の実施例に比べて、ソース／ドレイン
領域に電圧が均等に分担されることになる。

【０１１４】それにより、結果として、第２の実施例よ
りもソース／ドレイン領域間の耐圧を向上させることが
可能となる。また、本実施例においては、ソース／ドレ
イン領域の濃度が低いため、さらにソース／ドレイン領
域間の耐圧を向上させることも可能となる。さらに、本
実施例における不純物領域の構造も、上記の第２の実施
例と同様、高濃度不純物領域９９の存在による変則的な
ＬＤＤ構造と見ることも可能である。それ以外の構造に
関しては、上記の第１の実施例と同様である。

【０１１５】次に、図９および図１０を用いて、本実施
例における高電圧周辺回路領域に形成されたトランジス
タおよび低電圧周辺回路領域に形成されたトランジスタ
の構造についてより詳しく説明する。図９は、本実施例
における高電圧周辺回路領域に形成されたトランジスタ
を示す部分断面図およびその不純物領域の不純物濃度分
布を示す図である。図１０は、本実施例における低電圧
周辺回路領域に形成されたトランジスタの部分断面図お
よびその不純物領域の不純物濃度分布を示す図である。

【０１１６】まず図９を参照して、高電圧周辺回路領域
に形成されたトランジスタは、上述のように、ソース／
ドレイン領域双方に、低濃度不純物領域７２ａのみが形
成されている。このような構造とすることによって、上
述のように、耐圧を向上させることが可能となる。この
とき、低濃度不純物領域７２ａの濃度は、１０^{1 8} （／
ｃｍ³ ）程度であり、チャネル領域の濃度は、１０^{1 7}
（／ｃｍ³ ）程度である。

【０１１７】次に、図１０を参照して、低電圧周辺回路
領域に形成されたトランジスタは、上記の第２の実施例
における低電圧周辺回路領域に形成されたトランジスタ
と同様の構造および不純物濃度分布を有している。した
がって、本実施例においても、上記の第２の実施例と同
様に動作速度などの諸特性を劣化させることなく高電圧
周辺回路領域に形成されたトランジスタを高耐圧化でき
る。

【０１１８】なお、本実施例においても、低電圧周辺回
路に形成されたトランジスタのソース／ドレイン領域に
は、それらの少なくとも一方のみに高濃度不純物領域７
６および低濃度不純物領域７２の双方が形成されていて
もよい。

【０１１９】次に、図４１〜図４３を用いて、上記の構
造を有する第３の実施例における不揮発性半導体記憶装
置の製造方法について説明する。図４１〜図４３は、こ
の発明に基づく第３の実施例における不揮発性半導体記
憶装置の特徴的な製造工程を示す断面図である。

【０１２０】まず、図４１を参照して、上記の第２の実
施例と同様の工程を経て、低濃度不純物領域７２，７２
ａを形成する。そして、図４１に示されるレジスト７１
を除去した後、図４２を参照して、ｐ型シリコン基板１
主表面全面上に、ＣＶＤ法を用いて、１５００Å程度の
膜厚を有するシリコン酸化膜を形成する。このシリコン
酸化膜に異方性エッチング処理を施すことによって、ゲ
ート電極４７，４７ａ側壁に第１のサイドウォール絶縁
膜７３，７３ａを形成する。

【０１２１】次に、図４３を参照して、シリコン基板１
の主表面全面上にレジスト９７を形成する。このレジス
ト９７に所定のパターニングを施すことによって、低電
圧周辺回路領域におけるｐウェル１３上に位置するレジ
スト９７を除去する。そして、レジスト９７、ゲート電
極４７および第１のサイドウォール絶縁膜７３をマスク
として用いて、砒素（Ａｓ）をイオン注入することによ
って、高濃度不純物領域７６を形成する。条件は、３５
ＫｅＶ，４×１０^{1 5} ／ｃｍ² である。それにより、従
来の製造方法に余分な工程を付加えることなく高電圧周
辺回路領域におけるトランジスタを高耐圧化できる。

【０１２２】以上のようにして高濃度不純物領域７６を
形成した後は、上記の第１の実施例と同様の工程を経
て、図８に示される不揮発性半導体記憶装置が得られ
る。

【０１２３】なお、上記の第１の実施例においては、ｐ
チャネルトランジスタのソース／ドレイン領域の形成
を、第２のサイドウォール絶縁膜７４，７４ａ形成後に
行なっているが、第１のサイドウォール絶縁膜７３，７
３ａ形成後に行なってもよい。また、上記の各実施例に
おいては、ｎチャネルトランジスタに本発明を適用した
が、ｐチャネルトランジスタにも本発明は適用可能であ
る。

【０１２４】さらに、上記の実施例においては、ｎチャ
ネルトランジスタのドレイン領域近傍の低濃度不純物領
域７２，７２ａ形成のための不純物イオンとしてリン
（Ｐ）イオンを用いたが、砒素（Ａｓ）イオンを用いて
もよい。さらに、ｐチャネルトランジスタのソース／ド
レイン領域形成のための不純物イオンとして、ＢＦ₂ を
用いたが、ボロン（Ｂ）を用いてもよい。

【０１２５】さらに、上記第１の実施例においては、第
１および第２のサイドウォール絶縁膜７３，７３ａ，７
４，７４ａの底面の幅が同一であったが、それに限ら
ず、自由に選択して最適化することも可能である。さら
に、上記の第２の実施例においては、高電圧周辺回路領
域におけるｎチャネルトランジスタのゲート電極４７ａ
と、上層配線層とのコンタクト部との間の距離は、サイ
ドウォール絶縁膜７３ａの底面の幅以上の幅であればよ
く、それ以上のものであれば自由に選択できる。さら
に、上記の第３の実施例においては、高電圧周辺回路領
域に形成されたｎチャネルトランジスタのドレイン領域
側およびソース領域側のゲート電極４７ａとコンタクト
部との距離は、サイドウォール絶縁膜７３ａの底面の幅
以上の値で自由に選択できる。

【０１２６】

【発明の効果】以上説明したように、この発明に基づく
不揮発性半導体記憶装置によれば、低電圧周辺回路領域
に形成されたトランジスタの駆動能力を損なうことな
く、高電圧周辺回路領域に形成されたＬＤＤ型のトラン
ジスタを高耐圧化することが可能となる。それにより、
より高性能かつ信頼性の高い不揮発性半導体記憶装置を
得ることが可能となる。

【０１２７】また、この発明に基づく不揮発性半導体記
憶装置の製造方法によれば、１つの局面では、従来の製
造工程に特別な工程を付け加えることなく、高電圧周辺
回路領域におけるＬＤＤ型のトランジスタを高耐圧化す
ることが可能となる。

【図面の簡単な説明】

【図１】この発明に基づく一実施例における不揮発性半
導体記憶装置の概略構成を示すブロック図である。

【図２】この発明に基づく第１の実施例における不揮発
性半導体記憶装置を示す部分断面図（ａ）、（ｂ）、
（ｃ）である。

【図３】この発明に基づく第１の実施例における高電圧
周辺回路領域に形成されたトランジスタを示す断面図お
よび不純物濃度分布を示す図である。

【図４】この発明に基づく第１の実施例における低電圧
周辺回路領域に形成されたトランジスタの断面図および
不純物濃度分布を示す図である。

【図５】この発明に基づく第２の実施例における不揮発
性半導体記憶装置を示す部分断面図（ａ）、（ｂ）、
（ｃ）である。

【図６】この発明に基づく第２の実施例における高電圧
周辺回路領域に形成されたトランジスタの断面図および
不純物濃度分布を示す図である。

【図７】この発明に基づく第２の実施例における低電圧
周辺回路領域に形成されたトランジスタの断面図および
不純物濃度分布を示す図である。

【図８】この発明に基づく第３の実施例における不揮発
性半導体記憶装置を示す部分断面図（ａ）、（ｂ）、
（ｃ）である。

【図９】この発明に基づく第３の実施例における高電圧
周辺回路領域に形成されたトランジスタの断面図および
その不純物濃度分布を示す図である。

【図１０】この発明に基づく第３の実施例における低電
圧周辺回路領域に形成されたトランジスタの断面図およ
び不純物濃度分布を示す図である。

【図１１】この発明に基づく第１の実施例における不揮
発性半導体記憶装置の製造工程の第１工程を示す断面図
（Ｉ），（ＩＩ）である。

【図１２】この発明に基づく第１の実施例における不揮
発性半導体記憶装置の製造工程の第２工程を示す断面図
（Ｉ），（ＩＩ）である。

【図１３】この発明に基づく第１の実施例における不揮
発性半導体記憶装置の製造工程の第３工程を示す断面図
（Ｉ），（ＩＩ）である。

【図１４】この発明に基づく第１の実施例における不揮
発性半導体記憶装置の製造工程の第４工程を示す断面図
（Ｉ），（ＩＩ）である。

【図１５】この発明に基づく第１の実施例における不揮
発性半導体記憶装置の製造工程の第５工程を示す断面図
（Ｉ），（ＩＩ）である。

【図１６】この発明に基づく第１の実施例における不揮
発性半導体記憶装置の製造工程の第６工程を示す断面図
（Ｉ），（ＩＩ）である。

【図１７】この発明に基づく第１の実施例における不揮
発性半導体記憶装置の製造工程の第７工程を示す断面図
（Ｉ），（ＩＩ）である。

【図１８】図１７に示されるＢ−Ｂ線に沿って見た断面
を示す図である。

【図１９】この発明に基づく第１の実施例における不揮
発性半導体記憶装置の製造工程の第８工程を示す断面図
（Ｉ），（ＩＩ）である。

【図２０】この発明に基づく第１の実施例における不揮
発性半導体記憶装置の製造工程の第９工程を示す断面図
（Ｉ），（ＩＩ）である。

【図２１】この発明に基づく第１の実施例における不揮
発性半導体記憶装置の製造工程の第１０工程を示す断面
図（Ｉ），（ＩＩ）である。

【図２２】この発明に基づく第１の実施例における不揮
発性半導体記憶装置の製造工程の第１１工程を示す断面
図（Ｉ），（ＩＩ）である。

【図２３】この発明に基づく第１の実施例における不揮
発性半導体記憶装置の製造工程の第１２工程を示す断面
図（Ｉ），（ＩＩ）である。

【図２４】図２３におけるＣ−Ｃ線に沿って見た断面を
示す図である。

【図２５】この発明に基づく第１の実施例における不揮
発性半導体記憶装置の製造工程の第１３工程を示す断面
図（Ｉ），（ＩＩ）である。

【図２６】この発明に基づく第１の実施例における不揮
発性半導体記憶装置の製造工程の第１４工程を示す断面
図（Ｉ），（ＩＩ）である。

【図２７】この発明に基づく第１の実施例における不揮
発性半導体記憶装置の製造工程の第１５工程を示す断面
図（ａ），（ｂ）である。

【図２８】この発明に基づく第１の実施例における不揮
発性半導体記憶装置の製造工程の第１６工程を示す断面
図（ａ），（ｂ）である。

【図２９】この発明に基づく第１の実施例における不揮
発性半導体記憶装置の製造工程の第１７工程を示す断面
図（ａ），（ｂ）である。

【図３０】この発明に基づく第１の実施例における不揮
発性半導体記憶装置の製造工程の第１８工程を示す断面
図（ａ），（ｂ）である。

【図３１】この発明に基づく第１の実施例における不揮
発性半導体記憶装置の製造工程の第１９工程を示す断面
図（ａ），（ｂ）である。

【図３２】この発明に基づく第１の実施例における不揮
発性半導体記憶装置の製造工程の第２０工程を示す断面
図（ａ），（ｂ）である。

【図３３】この発明に基づく第１の実施例における不揮
発性半導体記憶装置の製造工程の第２１工程を示す断面
図（ａ），（ｂ），（ｃ）である。

【図３４】この発明に基づく第１の実施例における不揮
発性半導体記憶装置の製造工程の第２２工程を示す断面
図（ａ），（ｂ），（ｃ）である。

【図３５】この発明に基づく第１の実施例における不揮
発性半導体記憶装置の製造工程の第２３工程を示す断面
図（Ｉ），（ＩＩ）である。

【図３６】この発明に基づく第１の実施例における不揮
発性半導体記憶装置の製造工程の第２４工程を示す断面
図（Ｉ），（ＩＩ）である。

【図３７】この発明に基づく第１の実施例における不揮
発性半導体記憶装置の製造工程の第２５工程を示す断面
図（Ｉ），（ＩＩ）である。

【図３８】この発明に基づく第２の実施例における不揮
発性半導体記憶装置の製造工程の第１５工程を示す断面
図（ａ），（ｂ）である。

【図３９】この発明に基づく第２の実施例における不揮
発性半導体記憶装置の製造工程の第１６工程を示す断面
図（ａ），（ｂ）である。

【図４０】この発明に基づく第２の実施例における不揮
発性半導体記憶装置の製造工程の第１７工程を示す断面
図（ａ），（ｂ）である。

【図４１】この発明に基づく第３の実施例における不揮
発性半導体記憶装置の製造工程の第１５工程を示す断面
図（ａ），（ｂ）である。

【図４２】この発明に基づく第３の実施例における不揮
発性半導体記憶装置の製造工程の第１６工程を示す断面
図（ａ），（ｂ）である。

【図４３】この発明に基づく第３の実施例における不揮
発性半導体記憶装置の製造工程の第１７工程を示す断面
図（ａ），（ｂ）である。

【図４４】従来の不揮発性半導体記憶装置におけるメモ
リトランジスタを示す断面図である。

【図４５】従来の不揮発性半導体記憶装置のメモリセル
アレイの部分平面図である。

【図４６】図４５におけるＡ−Ａ線に沿って見た断面を
示す図である。

【図４７】従来の不揮発性半導体記憶装置の周辺回路領
域に形成されたＬＤＤ型のトランジスタを示す断面図で
ある。

【図４８】寄生バイポーラ効果を説明するためのトラン
ジスタの断面図である。

【図４９】トランジスタのチャネル方向の位置と、チャ
ネル水平方向の電界強度との関係を示す図である。

【図５０】ＬＤＤ型のトランジスタの低濃度不純物領域
幅（μｍ）とドレイン電流（ｍＡ）との関係を示す図で
ある。

【図５１】トランジスタのドレイン領域濃度（／ｃ
ｍ³ ）とソース・ドレイン間耐圧（Ｖ）との関係を示す
図である。

【符号の説明】

１ ｐ型シリコン基板 ３，９，１５，２９，３５，４１，４２，６１ シリコ
ン酸化膜 １１ ｎウェル １３ ｐウェル ４７，２０４，３０５ ゲート電極 ５１，１８６ コントロールゲート電極 ４９，１８７ フローティングゲート電極 ７３ 第１のサイドウォール絶縁膜 ７４ 第２のサイドウォール絶縁膜 ７２，２０７ａ，２０６ａ 低濃度不純物領域 ７６，７６ａ，９９，９６，９８，２０６ｂ，２０７ｂ
高濃度不純物領域

フロントページの続き (51)Int.Cl.⁵ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/10 ４８１ 7210−4Ｍ 29/788 29/792 Ｈ０１Ｌ 29/78 ３７１ (72)発明者 大井 誠 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (72)発明者 福本 敦 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内

Claims (6)

【特許請求の範囲】
1. 【請求項１】 情報を記憶するためのメモリセルアレイ
   と、前記メモリセルアレイの動作を制御する周辺回路と
   を有し、 前記周辺回路は、相対的に高電圧が印加される第１のト
   ランジスタを有する高電圧周辺回路と、相対的に低電圧
   が印加される第２のトランジスタを有する低電圧周辺回
   路とを含む不揮発性半導体記憶装置であって、 前記第１のトランジスタの第１のチャネル領域を規定す
   るように第１導電型の半導体基板の主表面に形成された
   第２導電型の一対の第１の低濃度不純物領域と、 前記第１のチャネル領域上に絶縁膜を介在して形成され
   た第１のゲート電極と、 前記半導体基板主表面において、前記第１の低濃度不純
   物領域の前記第１のチャネル領域側の端部よりも第１の
   距離だけ前記第１のゲート電極から離れた位置に端部を
   有し、前記第１のゲート電極から遠ざかる方向に延びる
   第２導電型の一対の第１の高濃度不純物領域と、 前記第２のトランジスタの第２のチャネル領域を規定す
   るように前記半導体基板の主表面に形成された第２導電
   型の一対の第２の低濃度不純物領域と、 前記第２のチャネル領域上に絶縁膜を介在して形成され
   た第２のゲート電極と、 前記半導体基板主表面において、前記第２の低濃度不純
   物領域の前記第２のチャネル領域側の端部よりも前記第
   １の距離より短い第２の距離だけ前記第２のゲート電極
   から離れた位置に端部を有し、前記第２のゲート電極か
   ら遠ざかる方向に延びる第２導電型の一対の第２の高濃
   度不純物領域と、 を備えた不揮発性半導体記憶装置。
2. 【請求項２】 情報を記憶するためのメモリセルアレイ
   と、前記メモリセルアレイの動作を制御する周辺回路と
   を有し、 前記周辺回路は、相対的に高電圧が印加される第１のト
   ランジスタを有する高電圧周辺回路と、相対的に低電圧
   が印加される第２のトランジスタを有する低電圧周辺回
   路とを含む不揮発性半導体記憶装置であって、 前記第１のトランジスタの第１のチャネル領域を規定す
   るように第１導電型の半導体基板の主表面に形成された
   第２導電型の第１および第２の低濃度不純物領域と、 前記第１のチャネル領域上に絶縁膜を介在して形成され
   た第１のゲート電極と、 前記第２のトランジスタの第２のチャネル領域を規定す
   るように前記半導体基板の主表面に形成された第２導電
   型の第３および第４の低濃度不純物領域と、 前記第２のチャネル領域上に絶縁膜を介在して形成され
   た第２のゲート電極と、 前記第３の低濃度不純物領域の前記第２のチャネル領域
   側の端部よりも前記第２のゲート電極から離れた位置に
   端部を有し、前記第２のゲート電極から遠ざかる方向に
   延びる第２導電型の第１の高濃度不純物領域と、 を備えた不揮発性半導体記憶装置。
3. 【請求項３】 前記第１のトランジスタは第２導電型の
   第２の高濃度不純物領域をさらに備え、前記第２の高濃
   度不純物領域は、前記第２の低濃度不純物領域の前記第
   １のチャネル領域側の端部よりも第１の距離だけ前記第
   １のゲート電極から離れた位置に端部を有し、前記第１
   のゲート電極から遠ざかる方向に延び、 前記第１の高濃度不純物領域の前記第２のチャネル領域
   側の端部は、前記第３の低濃度不純物領域の前記第２の
   チャネル領域側の端部よりも前記第１の距離より小さい
   第２の距離だけ前記第２のゲート電極から離れている、
   請求項２に記載の不揮発性半導体記憶装置。
4. 【請求項４】 情報を記憶するためのメモリセルアレイ
   と、前記メモリセルアレイの動作を制御する周辺回路と
   を有し、 前記周辺回路は、相対的に高電圧が印加される第１のト
   ランジスタを有する高電圧周辺回路と、相対的に低電圧
   が印加される第２のトランジスタを有する低電圧周辺回
   路とを含む不揮発性半導体記憶装置の製造方法であっ
   て、 半導体基板主表面における前記高電圧周辺回路形成領域
   に第１のウェル領域および第２のウェル領域を形成し、
   前記半導体基板主表面における前記低電圧周辺回路形成
   領域に第３のウェル領域および第４のウェル領域を形成
   する工程と、 前記第１，第２，第３および第４のウェル領域上の所定
   位置に絶縁膜を介在してゲート電極を形成する工程と、 前記第１および第３のウェル領域を覆い前記第２および
   第４のウェル領域を露出させるようにレジストパターン
   を形成し、このレジストパターンおよび前記ゲート電極
   をマスクとして用いて低濃度不純物領域を形成する工程
   と、 前記ゲート電極側壁に第１のサイドウォール絶縁膜を形
   成する工程と、 前記第４のウェル領域を露出させるようにレジストパタ
   ーンを形成し、このレジストパターン、前記ゲート電極
   および前記第１のサイドウォール絶縁膜をマスクとして
   用いて前記第４のウェル領域に第１の高濃度不純物領域
   を形成する工程と、 前記第１のサイドウォール絶縁膜上に第２のサイドウォ
   ール絶縁膜を形成する工程と、 前記第２のウェル領域を露出させるようにレジストパタ
   ーンを形成し、このレジストパターン、前記第１および
   第２のサイドウォール絶縁膜、前記ゲート電極をマスク
   として用いて前記第２のウェル領域に第２の高濃度不純
   物領域を形成する工程と、 前記第１および第３のウェル領域にソース／ドレイン領
   域を形成する工程と、 を備えた不揮発性半導体記憶装置の製造方法。
5. 【請求項５】 情報を記憶するためのメモリセルアレイ
   と、前記メモリセルアレイの動作を制御する周辺回路と
   を有し、 前記周辺回路は、相対的に高電圧が印加される第１のト
   ランジスタを有する高電圧周辺回路と、相対的に低電圧
   が印加される第２のトランジスタを有する低電圧周辺回
   路とを含む不揮発性半導体記憶装置の製造方法であっ
   て、 半導体基板主表面における前記高電圧周辺回路形成領域
   に第１のウェル領域および第２のウェル領域を形成し、
   前記半導体基板主表面における前記低電圧周辺回路形成
   領域に第３のウェル領域および第４のウェル領域を形成
   する工程と、 前記第１，第２，第３および第４のウェル領域上の所定
   位置に絶縁膜を介在してゲート電極を形成する工程と、 前記第１および第３のウェル領域を覆い前記第２および
   第４のウェル領域を露出させるようにレジストパターン
   を形成し、このレジストパターンおよび前記ゲート電極
   をマスクとして用いて低濃度不純物領域を形成する工程
   と、 前記ゲート電極側壁にサイドウォール絶縁膜を形成する
   工程と、 前記第２のウェル領域上に形成されるトランジスタのソ
   ース領域および前記第４のウェル領域を露出させるよう
   にレジストパターンを形成し、このレジストパターン、
   前記ゲート電極および前記サイドウォール絶縁膜をマス
   クとして用いて、前記第２のウェル領域上に形成される
   トランジスタのソース領域側および第４のウェル領域に
   第１の高濃度不純物領域を形成する工程と、 前記第１および第３のウェル領域にソース／ドレイン領
   域を形成する工程と、 前記第１，第２，第３および第４のウェル領域上に層間
   絶縁膜を形成する工程と、 前記層間絶縁膜の所定位置に、前記第１の高濃度不純物
   領域あるいは前記低濃度不純物領域の一部を露出させる
   コンタクトホールを形成する工程と、 前記コンタクトホールを通して不純物を導入することに
   よって、第２および第４のウェル領域に第２の高濃度不
   純物領域を形成する工程と、 を備えた不揮発性半導体記憶装置の製造方法。
6. 【請求項６】 情報を記憶するためのメモリセルアレイ
   と、前記メモリセルアレイの動作を制御する周辺回路と
   を有し、 前記周辺回路は、相対的に高電圧が印加される第１のト
   ランジスタを有する高電圧周辺回路と、相対的に低電圧
   が印加される第２のトランジスタを有する低電圧周辺回
   路とを含む不揮発性半導体記憶装置の製造方法であっ
   て、 半導体基板主表面における前記高電圧周辺回路形成領域
   に第１のウェル領域および第２のウェル領域を形成し、
   前記半導体基板主表面における前記低電圧周辺回路形成
   領域に第３のウェル領域および第４のウェル領域を形成
   する工程と、 前記第１，第２，第３および第４のウェル領域上の所定
   位置に絶縁膜を介してゲート電極を形成する工程と、 前記第１および第３のウェル領域を覆い前記第２および
   第４のウェル領域を露出させるようにレジストパターン
   を形成し、このレジストパターンおよび前記ゲート電極
   をマスクとして用いて低濃度不純物領域を形成する工程
   と、 前記ゲート電極側壁にサイドウォール絶縁膜を形成する
   工程と、 前記第４のウェル領域を露出させるようにレジストパタ
   ーンを形成し、このレジストパターン、前記ゲート電極
   および前記サイドウォール絶縁膜をマスクとして用いて
   第１の高濃度不純物領域を形成する工程と、 前記第１および第３のウェル領域にソース／ドレイン領
   域を形成する工程と、 前記第１，第２，第３および第４のウェル領域上に層間
   絶縁膜を形成する工程と、 前記層間絶縁膜の所定位置に、前記第１の高濃度不純物
   領域あるいは前記低濃度不純物領域の一部を露出させる
   コンタクトホールを形成する工程と、 前記コンタクトホールを通して不純物を導入することに
   よって、第２および第４のウェル領域に第２の高濃度不
   純物領域を形成する工程と、 を備えた不揮発性半導体記憶装置の製造方法。