KR20050017582A - 부분 소노스 형 게이트 구조체를 제조하는 방법 및 그것을갖는 비휘발성 메모리 셀 제조 방법 - Google Patents
부분 소노스 형 게이트 구조체를 제조하는 방법 및 그것을갖는 비휘발성 메모리 셀 제조 방법Info
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Abstract
부분 소노스 형 게이트 구조체를 제조하는 방법 및 그것을 갖는 비휘발성 메모리 셀을 제조하는 방법을 제공한다. 이 방법은 반도체기판 상에 게이트 산화막을 형성하는 것을 구비한다. 상기 게이트 산화막 상에 차례로 적층된 게이트 전극 및 하드마스크막 패턴을 포함하는 게이트 패턴을 형성한다. 그 후, 상기 게이트 패턴과 상기 게이트 산화막의 경계면에 노치를 형성한다. 상기 노치는 상기 게이트 패턴의 일측벽에 형성되고 상기 게이트 패턴의 타측벽에는 형성이 방지된다. 상기 노치가 형성된 반도체기판의 전면 상에 상기 노치를 매립시키도록 터널막 및 트랩 유전막을 차례로 형성한다. 이때, 상기 트랩유전막의 적어도 일부는 상기 노치 내부에 위치한다.
Description
본 발명은 비휘발성 메모리 소자의 제조 방법에 관한 것으로, 특히 부분 소노스 형 게이트 구조체를 제조하는 방법 및 상기 게이트 구조체를 갖는 비휘발성 메모리 셀을 제조하는 방법에 관한 것이다.
비휘발성 메모리 소자는 휘발성 메모리 소자와 달리 전원이 공급되지 않아도 이전 상태의 정보(previous data)가 유지되는 특성을 갖는다. 따라서, 플래쉬 메모리 소자와 같은 비휘발성 메모리 소자는 파일 시스템, 메모리 카드, 휴대용 장치 등에 널리 사용되고 있다.
상기 비휘발성 메모리 소자는 게이트 구조에 따라 적층 게이트 구조와 소노스 게이트 구조로 구분된다. 상기 적층 게이트 구조는 일반적으로 반도체기판의 채널영역 상에 터널 산화막(tunnel oxide layer), 플로팅 게이트(floating gate), ONO(oxide-nitride-oxide) 유전막 및 컨트롤 게이트(control gate)가 차례로 적층된 것을 특징으로 한다.
상기 적층 게이트 구조를 갖는 비휘발성 메모리 셀은 열전자 주입(hot electron injection)을 유발하므로써 프로그램된다. 즉, 상기 컨트롤 게이트에 고 전압을 인가하고, 소오스와 드레인에 전위차를 발생시킨다. 그 결과, 상기 드레인 근처의 채널영역에서 열전자들이 발생하며, 상기 열전자들은 터널 산화막의 에너지 장벽을 넘어 상기 플로팅 게이트에 주입된다. 전자가 플로팅 게이트에 주입되면 문턱전압이 상승하게 된다. 따라서, 상기 상승된 문턱전압 보다 작은 전압을 컨트롤 게이트에 인가하면 프로그램된 셀은 전류가 흐르지 않게 된다. 이를 이용하여 저장된 정보를 읽을 수 있다.
그리고, 상기 적층 게이트 구조를 갖는 비휘발성 메모리 셀의 정보는 파울러-노드하임(Fowler-Nordheim; F-N) 터널링 메카니즘에 의해 상기 플로팅 게이트의 전자들을 제거하므로써 소거된다. 즉, 소오스에 고전압을 인가하고 컨트롤 게이트 및 기판에 0 V를 인가하며, 드레인은 플로팅시킨다. 그 결과, 상기 소오스 영역과 상기 플로팅 게이트 사이에 강한 전기장이 발생하여 F-N 터널링이 유발된다.
한편, 소노스 게이트 구조는 반도체 기판의 채널 영역 상에 터널산화막, 트랩유전막, 블로킹 산화막 및 게이트 전극이 차례로 적층된 것을 특징으로 한다.
일반적으로 상기 소노스 게이트 구조를 갖는 비휘발성 메모리 셀은, 상기 적층 게이트 구조를 갖는 메모리 셀과 같이, 열전자 주입(hot electron injection)을 유발하므로써 프로그램된다. 즉, 상기 게이트 전극에 고전압을 인가하고, 소오스와 드레인에 전위차를 발생시킨다. 그 결과, 상기 드레인(또는 소오스) 근처의 채널영역에서 열전자들이 발생하며, 상기 핫 전자들은 터널 산화막의 에너지 장벽을 넘어 상기 트랩 유전막에 주입된다. 전자가 트랩 유전막에 주입되면 문턱전압이 상승하게 된다. 따라서, 상기 상승된 문턱전압 보다 작은 전압을 게이트 전극에 인가하면 프로그램된 셀은 전류가 흐르지 않게 된다. 이를 이용하여 저장된 정보를 읽을 수 있다.
그리고, 상기 트랩 유전막 내의 전자는 일반적으로 F-N 터널링 메카니즘 또는 열정공 주입(hot hole injection) 등에 의해 제거될 수 있다.
상기 소노스 게이트 구조는 상기 적층 게이트 구조에 비해 다음과 같은 장점들을 갖는다. 첫째, 상기 소노스 게이트 구조는 상기 적층 게이트 구조에 비해 높이가 낮다. 따라서, 메모리 셀 영역과 주변회로 사이의 단차를 낮출 수 있다. 둘째, 상기 적층 게이트 구조는 상기 플로팅 게이트의 표면적이 클 것을 요구하나, 상기 소노스 게이트 구조는 상기 트랩 유전막의 표면적이 클 것을 요구하지 않는다. 따라서, 상기 소노스 게이트 구조가 비휘발성 메모리 소자의 고집적화에 유리하다. 세째, 상기 소노스 게이트 구조는 플로팅 게이트를 사용하지 않으므로 기존의 모스 트랜지스터의 게이트 구조와 유사하다. 따라서, 기존에 확인된 시모스 기술을 활용하기 쉽다. 네째, 상기 소노스 게이트 구조의 트랩 유전막은 비도전막이므로 주입된 전자들이 자유롭게 이동하지 못한다. 따라서, 상기 소노스 게이트 구조는 상기 적층 게이트 구조에 비해 상기 터널 산화막에 형성될 수 있는 핀홀의 영향을 적게 받아 보유(retention) 특성이 우수하다.
그러나, 상기 소노스 게이트 구조는 소거동작과 관련하여 불완전 소거(incomplete erase)의 문제점이 발생할 수 있다. 소노스 게이트 구조에서 발생하는 불완전 소거의 문제점 및 소거 확인 동작 방법이 미국 특허 제6,501,681호에 "SONOS 비휘발성 메모리들에서 질화막 내 잔존 전하의 완전 제거를 위해 소거 확인 동안 낮은 드레인 바이어스를 사용하는 것(Using a low drain bias during erase verify to ensure complete removal of residual charge in the nitrides in SONOS non-volatile memories)"이라는 제목으로 반 부스키르크(Van Buskirt) 등에 의해 개시된 바 있다.
한편, 상기 트랩 유전막은 비도전막(nonconducting layer)이므로 프로그램 동작 동안 주입된 전자는 상기 트랩 유전막 내에서 자유롭게 이동하지 못한다. 따라서, 상기 주입된 전자를 소멸시키기 위해서는 상기 주입된 전자가 분포하는 트랩 유전막의 영역과 동일한 영역에 걸쳐서 핫홀을 주입하거나, 상기 영역에 걸쳐서 F-N 터널링을 유발하여야 한다. 그러나, 핫홀 또는 F-N 터널링은 소오스 또는 드레인근처에서 발생한다. 따라서, 프로그램 동작 동안 트랩 유전막의 넓은 영역에 걸쳐서 열전자 주입이 유발될 경우, 이들 열전자들을 제거하는 것이 어렵다.
결과적으로, 소노스 게이트 구조를 사용하기 위해서는 상기 프로그램 동작 동안 주입되는 전자가 트랩 유전막의 좁은 영역 내에 분포하도록 만들 필요가 있다.
본 발명의 목적은 프로그램 동작 동안 주입되는 전자를 트랩 유전막의 좁은 영역 내에 분포시킬 수 있는 부분 소노스 형 게이트 구조체를 제조하는 방법을 제공하는 데 있다.
본 발명의 다른 목적은 복수개의 셀들을 형성할 경우, 게이트 전극과 반도체기판 사이에 개재되는 트랩 유전막들의 너비를 균일하게 형성할 수 있는 부분 소노스 형 게이트 구조체를 제조하는 방법을 제공하는 데 있다.
본 발명의 또 다른 목적은 상기 부분 소노스 형 게이트 구조체를 갖는 비휘발성 메모리 셀을 제조하는 방법을 제공하는 데 있다.
상기 목적들을 달성하기 위하여, 본 발명은 부분 소노스 형 게이트 구조체를 제조하는 방법을 제공한다. 이 방법은 반도체기판 상에 게이트 산화막을 형성하는 것을 구비한다. 상기 게이트 산화막 상에 게이트 패턴을 형성한다. 상기 게이트 패턴은 차례로 적층된 게이트 도전막 패턴 및 하드마스크막 패턴을 포함한다. 상기 게이트 패턴과 상기 게이트 산화막의 경계면에 노치(notch)를 형성한다. 상기 노치는 상기 게이트 패턴의 일측벽에 형성되고 상기 게이트 패턴의 타측벽에는 형성이 방지된다. 상기 노치가 형성된 반도체기판의 전면 상에 상기 노치를 매립시키도록 터널막 및 트랩 유전막을 차례로 형성한다. 이때, 상기 트랩유전막의 적어도 일부는 상기 노치 내부에 위치하도록 형성된다.
바람직하게는, 상기 노치를 형성하는 것은 상기 게이트 패턴의 일측벽을 노출시키고 상기 게이트 패턴의 타측벽을 덮는 식각방지 패턴을 형성하는 것을 포함한다. 상기 식각방지 패턴 및 상기 하드마스크막 패턴을 식각마스크로 하여 상기 식각방지 패턴이 형성된 반도체기판을 전면 식각한다. 이때, 상기 전면 식각에 의해 상기 게이트 산화막과 접촉하는 상기 노출된 게이트 패턴의 하부면이 식각되도록 한다. 그 후, 상기 포토레지스트 패턴을 제거한다.
상기 또 다른 목적을 달성하기 위하여, 본 발명은 부분 소노스 형 비휘발성 메모리 셀을 제조하는 방법을 제공한다. 이 방법은 상기 부분 소노스 형 게이트 구조체를 제조하는 방법을 구비한다.
이하, 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명하기로 한다.
도 1은 본 발명의 바람직한 실시예에 따른 부분 소노스 형 게이트 구조를 갖는 비휘발성 메모리 셀들의 레이아웃도이다.
도 1을 참조하면, 셀영역(20) 내에 소자분리 영역들(21)이 x 방향 및 y 방향으로 일정한 간격을 갖도록 규칙적으로 배열된다. 상기 소자분리 영역들(21)을 제외한 영역이 활성영역이다. 상기 소자분리 영역들(21)은 x 방향으로 연장되도록 배열될 수 있다.
게이트 전극들(23a 및 23b)은 상기 소자분리 영역들(21)을 y 방향으로 가로지른다. 상기 게이트 전극들(23a 및 23b)과 상기 소자분리 영역들(21)에 의해 둘러싸이는 활성영역들이 드레인 영역이고, 그 이외의 영역들이 소오스 영역들이다. 한편, 상기 게이트 전극들(23a 및 23b)에 의해 오버랩되는 전하 트래핑(charge trapping) 영역들(25a 및 25b)이 상기 소오스 영역들에 인접하도록 상기 게이트 전극들(23a 및 23b)의 좌측부(left side portion) 또는 우측부(right side portion)에 위치한다.
상기 드레인 영역들에는 콘택 홀들(27)이 배치된다. 상기 콘택 홀들(27) 및 상기 게이트 전극들을 가로지르는 비트라인들(29)이 규칙적으로 배열된다. 상기 비트 라인들은 상기 콘택 홀들(27)을 통해 상기 드레인 영역들과 전기적으로 접속된다. 한편, 인접한 게이트 전극들(25a 및 25b) 사이에 위치하는 소오스 영역들은 공통 전극(도시하지 않음)에 전기적으로 연결된다.
이하에서는, 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 셀들을 제조하는 방법을 설명하고, 상기 메모리 셀의 프로그램, 읽기 및 소거 동작에 대해 설명하기로 한다.
도 2는 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 셀을 제조하는 방법을 설명하기 위한 공정 순서도이고, 도 3 내지 도 7은 도 1의 절단선 I-I에 따라 취해진 부분 소노스 형 게이트 구조를 갖는 비휘발성 메모리 셀을 제조하는 방법을 설명하기 위한 단면도들이다.
도 2 및 도 3을 참조하면, 반도체기판(51)을 준비한다(도 2의 단계 1). 상기 반도체기판(51)은 P 형의 불순물이 도핑된 실리콘 기판일 수 있다. 상기 반도체기판(51)의 소자분리 영역들(도 1의 20)에 소자분리막을 형성한다(도 2의 단계 2). 상기 소자분리막은 로코스(LOCOS) 기술 또는 화학기계적 연막 기술을 사용하여 형성할 수 있다.
상기 소자분리막이 형성된 반도체기판의 전면 상에 게이트 산화막(53)을 형성한다(도 2의 단계 3). 상기 게이트 산화막(53)은 실리콘산화막(SiO2)으로 형성할 수 있다.
상기 게이트 산화막(53)이 형성된 반도체기판의 전면 상에 게이트 도전막 및 하드마스크막을 차례로 형성한다. 상기 게이트 도전막은 다결정 실리콘(Poly-Si), 텅스텐(W), 실리콘게르마늄(SiGe), 실리콘게르마늄카바이드(SiGeC), 몰리브덴(Mo), 몰리브덴실리사이드(MoSi2), 타이타늄(Ti), 타이타늄실리사이드(TiSi2) 및 타이타늄나이트라이드(TiN) 막으로 이루어진 일군으로부터 선택된 적어도 하나의 물질막으로 형성할 수 있으며, 바람직하게는 다결정 실리콘막으로 형성한다.
상기 하드마스크막 및 상기 게이트 도전막을 차례로 패터닝하여 게이트 전극들(55a 및 55b)과 하드마스크막 패턴들(57a 및 57b)이 적층된 게이트 패턴들(56a 및 56b)을 형성한다(도 2의 단계 3).
도 2 및 도 4를 참조하면, 상기 게이트 패턴들(56a 및 56b)이 형성된 반도체기판의 전면 상에 포토레지스트 막을 형성한다. 상기 포토레지스트 막을 사진 및 현상 공정을 사용하여 패터닝하여 식각방지 패턴(59)을 형성한다(도 2의 단계 5). 그 결과, 상기 식각방지 패턴(59)은, 도 4에 도시한 바와 같이, 상기 게이트 패턴들(56a 및 56b) 각각의 일측벽을 노출시키고, 타측벽을 덮는다. 상기 게이트 패턴들(56a 및 56b)의 노출되는 측벽들 각각은 서로 대향한다.
바람직하게는, 스핀 온 글래스(spin on glass; SOG) 막을 사용하여 상기 식각방지 패턴(59)을 형성할 수 있다. 즉, 상기 게이트 패턴들(56a 및 56b)이 형성된 반도체기판의 전면 상에 SOG 막을 형성한 후, 상기 SOG 막을 사진 및 식각 공정으로 패터닝하여 상기 식각방지 패턴(59)을 형성할 수 있다.
상기 식각방지 패턴(59)이 형성된 반도체기판을 전면 식각한다. 상기 전면 식각은 건식식각 기술을 사용하여 실시될 수 있다. 상기 전면 식각이 실시되는 동안, 상기 게이트 패턴들(56a 및 56b)의 노출된 측벽들 상에 폴리머가 형성되도록 한다. 상기 폴리머는 상기 노출된 측벽들이 식각되는 것을 방지한다. 그 결과, 상기 게이트 산화막(53)과 접촉하는 상기 게이트 패턴들(56a 및 56b)의 하부면이 식각되어 노치들(61a 및 61b)이 형성된다(도 2의 단계 9).
상기 노치들(61a 및 61b) 각각은, 상기 식각 공정이 반도체기판 내에서 균일하게 실시되는 한, 동일한 반도체기판 상에서 균일한(uniform) 너비(width) 및 높이(height)를 갖는다.
상기 노치들(61a 및 61b)을 형성하는 동안, 상기 게이트 산화막(53)도 식각될 수 있다. 그러나, 상기 게이트 산화막(53)에 대하여 식각 선택비가 있는 에천트를 사용하여 상기 게이트 산화막(53)의 식각량을 최소화할 수 있다.
도 2 및 도 5를 참조하면, 상기 노치들(61a 및 61b)이 형성된 반도체기판 상에 터널막(63) 및 트랩유전막(65)을 차례로 형성한다(도 2의 단계 11). 상기 터널막(63)은 실리콘산화막 또는 고유전막으로 형성할 수 있다. 한편, 상기 고유전막은 알루미늄 산화막(Al2O3), 지르코늄 산화막(ZrO2), 하프늄 산화막(HfO2
), 란타늄산화막(La2O3) 및 탄탈륨산화막(Ta2O5)로 이루어진 일군으로부터 선택된 적어도 하나의 물질막일 수 있다.
상기 터널막(63)은 열산화(thermal oxidation) 또는 화학기상증착(chemical vapor deposition) 기술을 사용하여 형성할 수 있다. 상기 터널막(63)은 상기 노치들(61a 및 61b) 내벽에도 형성된다. 이때, 상기 터널막(63)의 두께를 조절하여 상기 노치들(61a 및 61b)의 개구부가 완전히 막히는 것을 방지한다.
상기 트랩유전막(65)은 실리콘질화막(SiN), 실리콘산질화막(SiON) 으로 형성할 수 있으며, 또한 다량의 트랩사이트들을 갖는 고유전막(high-k dielectric layer with high amount of trap-sites)으로 형성할 수 있다. 상기 다량의 트랩사이트들을 갖는 고유전막은 알루미늄 산화막(Al2O3), 지르코늄 산화막(ZrO2), 하프늄 산화막(HfO2), 란타늄산화막(La2O3) 및 탄탈륨산화막(Ta2O5
)로 이루어진 일군으로부터 선택된 적어도 하나의 물질막일 수 있다.
상기 트랩유전막(65)은 상기 노치들(61a 및 61b)의 내부에도 형성된다. 그 결과, 상기 노치들(61a 및 61b) 내부에서는 상기 트랩유전막이 상기 터널막(63)으로 둘러싸인다. 상기 노치들(61a 및 61b) 내부에서 상기 트랩유전막(65)과 상기 게이트 패턴들(56a 및 56b) 사이에 개재되는 터널막(63)은 상기 트랩유전막(65) 내에 트랩된 전하들이 상기 게이트 전극들(55a 및 55b)로 주입되는 것을 방지하는 블로킹막이 된다.
도 2 및 도 6을 참조하면, 상기 터널막(63) 및 상기 트랩유전막(65)이 형성된 반도체기판에 상기 게이트 패턴들(56a 및 56b)을 이온주입마스크로 하여 불순물 이온들을 주입하여 소오스영역들(71s) 및 드레인 영역(71d)을 형성한다(도 2의 단계 13).
상기 소오스/드레인 영역들(71d 및 71s)은 통상의 연장 이온주입(extension ion implantation) 및 고농도 불순물 이온주입 공정을 사용하여 형성할 수 있다.
바람직하게는, 상기 게이트 패턴들(56a 및 56b) 상부의 상기 터널막(63)을 노출시키도록 상기 트랩유전막(65)을 전면식각하여 제거한다. 그 결과, 상기 노치들(도 4의 61a 및 61b) 내부에 잔존하는 트랩유전막들(65a 및 65b)이 형성된다. 이때, 상기 터널막(63)도 함께 제거될 수 있다. 상기 게이트 패턴들(56a 및 56b)의 측벽들 상부에는 상기 트랩유전막(65)이 잔류할 수 있다.
상기 노치들(61a 및 61b) 내부에 잔존하는 트랩유전막들(65a 및 65b)은 사진공정을 사용하여 패터닝함이 없이 형성된다. 따라서, 상기 트랩유전막들(65a 및 65b)의 너비를 더 작게 형성할 수 있어 소자 고집적화에 유리하다.
상기 트랩유전막(65a 및 65b)들이 형성된 반도체기판의 전면에 상기 게이트 패턴들(56a 및 56b)을 이온주입마스크로 하여 N형 불순물 이온들을 주입하여 연장 영역들(extension regions)을 형성한다.
상기 연장영역들을 형성하기 전 또는 후에 P형 불순물 이온들을 주입하여 헤일로들(halos; 67h)를 형성할 수 있다. 상기 헤일로들(67h)이 형성되는 영역은, 도 6에 도시한 바와 같이, 상기 트랩유전막(65a 및 65b)들이 형성된 영역들 하부에 한정될 수 있다.
상기 연장 영역들 및 상기 헤일로들(67h)이 형성된 반도체기판의 전면 상에 스페이서막을 형성한다. 상기 스페이서막은 실리콘산화막 또는 실리콘질화막으로 형성할 수 있다. 그 후, 상기 반도체기판(51)의 상부면을 노출시키도록 스페이서막을 전면 식각하여 상기 게이트 패턴들(56a 및 56b)의 측벽들을 덮는 스페이서들(63)을 형성한다.
상기 스페이서들(63) 및 상기 게이트 패턴들(56a 및 56b)을 이온주입마스크로 하여 N형의 고농도 불순물 이온들을 주입하여 소오스/드레인 영역들(71d 및 71s)을 형성한다.
도 2 및 도 7을 참조하면, 상기 소오스/드레인 영역들(71d 및 71s)이 형성된 반도체기판의 전면 상에 층간절연막(73)을 형성한다. 상기 층간절연막(73)을 패터닝하여 상기 드레인 영역(71d)을 노출시키는 콘택홀을 형성한다.
그 후, 상기 콘택홀을 통해 상기 드레인 영역(71d)과 전기적으로 접속되는 비트라인(75)을 형성한다(도 2의 단계 15). 상기 비트라인(75)은 상기 콘택홀을 매립하도록 도전막을 형성한 후, 사진 및 식각 공정으로 패터닝하여 형성할 수 있다. 또한, 상기 층간절연막(73) 내에 트렌치 라인을 형성한 후, 상기 트렌치 라인을 매립하는 도전막을 형성하고, 상기 층간절연막(73)의 상부면이 노출되도록 화학 기계적 연마 공정을 사용하여 상기 도전막을 연마하여 형성할 수도 있다.
상기 드레인 영역(71d)을 기준으로 왼쪽 및 오른 쪽에 각각 비휘발성 메모리 셀이 완성된다.
이하에서는, 도 7을 참조하여 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 셀의 프로그램, 읽기 및 소거 동작을 설명한다. 편의상 상기 드레인 영역(71d)의 왼쪽 셀을 기준으로 설명하기로 한다.
프로그램 동작은 상기 게이트 전극(55a) 및 상기 소오스 영역(71s)에 전압을 인가하고, 상기 드레인 영역(71d)을 접지시키므로서 수행된다. 이에 따라, 상기 소오스 영역(71s) 근처에서 열전자들이 발생한다. 상기 열전자들은 상기 터널산화막의 에너지 장벽을 넘어 상기 트랩유전막(65a) 내로 주입된다. 상기 트랩유전막(65a) 내에 열전자들이 주입됨에 따라, 상기 비휘발성 메모리 셀의 문턱전압(threshould voltage; Vth)이 높아진다. 결과적으로 상기 비휘발성 메모리 셀에 정보가 저장된다.
한편, 상기 소오스 영역(71s) 근처에서 발생하는 열전자들 중 일부는 상기 게이트 산화막(53)의 에너지 장벽을 넘어 상기 게이트 전극(55a) 내에 주입될 수 있다. 그러나, 상기 게이트 전극(55a)는 도전막이므로 문턱전압에 영향을 주지 않는다. 따라서, 문턱전압에 영향을 주는 열전자들은 상기 트랩유전막(65a) 내에 한정된다.
읽기 동작은 상기 게이트 전극(55a) 및 상기 드레인영역(71d)에 전압을 인가하고, 상기 소오스 영역(71s)을 접지시키므로써 수행된다. 이때, 상기 게이트 전극(55a)에 인가하는 게이트 전압(Vg)은 비휘발성 메모리 셀의 트랩유전막(65a) 내에 열전자들이 주입되었을 때의 문턱전압 보다 낮다. 따라서, 상기 트랩유전막(65a) 내에 열전자들이 주입된 셀에서는 채널전류가 흐르지 않는다. 따라서, 상기 트랩유전막(65a) 내에 열전자들이 주입된 셀에서 정보 0이 얻어진다.
한편, 상기 트랩유전막(65a) 내에 열전자들이 주입되지 않은 경우에는, 상기 게이트전압에 의해 채널이 턴온되어 채널전류가 흐른다. 따라서, 상기 트랩유전막(65a) 내에 열전자들이 주입되지 않은 셀에서 정보 1이 얻어진다.
상기 프로그램동작과 달리, 드레인 영역(71d)에 전압을 인가하고 상기 소오스 영역(71s)을 접지시키므로써 읽기동작이 수행된다. 따라서, 이를 역방향 읽기(reverse reading) 동작이라고 한다.
소거 동작은 열정공 주입(hot hole injection)을 이용하여 수행될 수 있다. 즉, 상기 게이트 전극(55a)에 음의 전압을 인가하고, 상기 소오스 영역 근처에서 열정공을 발생시킨다. 상기 열정공은 상기 게이트 전극(55a)의 전압에 의해 상기 터널막(63)의 에너지 장벽을 넘어 상기 트랩유전막(65a) 내에 주입된다. 상기 트랩유전막(65a) 내에 주입된 열정공들은 상기 트랩유전막(65a) 내의 전자들을 제거한다.
한편, 상기 트랩유전막(65a)은 상기 소오스 영역 근처의 상기 게이트 전극(56a) 하부에 부분적으로(locally) 형성된다. 따라서, 프로그램 동작 동안 주입된 열전자들은 상기 트랩유전막(65a) 내에 한정된다. 그러므로, 열정공 주입을 이용한 소거동작은 상기 부분적으로 형성된 상기 트랩유전막(65a)의 영역에 대해서 수행하면 된다.
위에서 설명한 본 발명의 바람직한 실시예는 소자 고집적화에 유리한 일 트랜지스터 일 셀(1 transistor 1 cell; 1T1C)에 대한 것이다. 그러나, 본 발명은 1T1C에 한정하는 것은 아니다. 예를 들어, 선택 트랜지스터(selective transistor)를 필요로 하는 이 트랜지스터 일 셀(2 transistor 1 cell; 2T1C)을 제조하는 방법으로 적용할 수 있다. 이를 도 8 및 도 9를 참조하여 설명한다.
도 8 및 도 9는 본 발명의 다른 실시예에 따른 비휘발성 메모리 셀을 제조하는 방법을 설명하기 위한 단면도들이다.
도 8을 참조하면, 도 3을 참조하여 설명한 바와 같이 동일한 공정을 진행하여 반도체기판(51) 상에 게이트 산화막(53)을 형성하고 그 위에 게이트 패턴들(56a 및 56b)을 형성한다. 이때, 인접한 게이트 패턴들 중 하나는 선택 트랜지스터의 게이트 패턴(56a)이고, 다른 하나는 메모리 트랜지스터의 게이트 패턴(56b)이다.
상기 게이트 패턴들(56a 및 56b)이 형성된 반도체기판 상부에 식각방지 패턴(59)를 형성한다. 상기 식각방지 패턴(59)은 선택 트랜지스터의 게이트 패턴(56a)의 양 측벽을 모두 덮고, 메모리 트랜지스터의 게이트 패턴(56b)의 일측벽을 덮도록 형성된다. 한편, 상기 식각방지 패턴(59)은 상기 메모리 트랜지스터의 게이트 패턴(56b)의 일측벽을 노출시키도록 형성된다.
상기 식각방지 패턴(59)은, 도 4를 참조하여 설명한 바와 같이, 포토레지스트 막 또는 SOG 막으로 형성할 수 있다.
상기 식각방지 패턴(59)을 식각마스크로 하여, 도 4를 참조하여 설명한 바와 같이, 식각공정을 실시한다. 그 결과, 상기 메모리 트랜지스터의 게이트 패턴(56b)의 상기 노출된 일측벽의 하단부에서 노치(61)가 형성된다.
도 9를 참조하면, 상기 식각방지 패턴(59)를 제거하고 도 5를 참조하여 설명한바와 같은 물질막으로 터널막(63) 및 트랩유전막(65)를 차례로 형성한다. 그 결과, 상기 노치(61) 내부에는 상기 노치(61) 내벽을 덮는 터널막(63) 및 상기 터널막(63) 사이에 개재된 트랩유전막(65)가 형성된다.
따라서, 상기 선택 트랜지스터의 게이트 패턴(56a)과 상기 반도체기판(51) 사이에는 게이트 산화막(53)이 개재되고, 상기 메모리 트랜지스터의 게이트 패턴(56b)과 상기 반도체기판(51) 사이에는 트랩유전막(65)이 부분적으로 개재된다.
그 후, 도 6 및 도 7을 참조하여 설명한 바와 같은 공정을 사용하여 소오스/드레인 영역들 및 상기 드레인 영역에 전기적으로 접속하는 비트 라인을 형성한다. 그 결과, 선택 트랜지스터와 메모리 트랜지스터가 인접하는 2T1C의 비휘발성 메모리 셀이 형성된다.
본 발명에 따르면, 프로그램 동작 동안 주입되는 전자들을 트랩 유전막의 좁은 영역 내에 분포시키므로써 소거동작을 강화할 수 있는 부분 소노스 형 게이트 구조체를 제조할 수 있다. 또한, 본 발명에 따르면, 식각공정을 이용하여 게이트 패턴 하부에 노치를 형성하고, 상기 노치 내에 트랩유전막을 형성한다. 따라서, 하나의 반도체기판 상에 복수의 게이트 구조체를 형성할 경우, 게이트 전극과 반도체기판 사이에 개재되는 트랩유전막들의 너비를 균일하게 형성할 수 있으며, 사진공정 없이 부분적으로 트랩유전막을 형성할 수 있어 소자 고집적화에 유리하다. 또한, 본 발명에 따르면, 상기 부분 소노스 형 게이트 구조체를 갖는 비휘발성 메모리 셀을 제조할 수 있다.
도 1은 본 발명의 바람직한 실시예에 따른 비휘발성(nonvolatile) 메모리 셀의 레이아웃도이다.
도 2는 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 셀을 제조하는 방법을 설명하기 위한 공정 순서도이다.
도 3 내지 도7은 도 2의 절단선 I-I에 따라 취해진 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 셀을 제조하는 방법을 설명하기 위한 단면도들이다.
도 8 및 도 9는 본 발명의 다른 실시예에 따른 비휘발성 메모리 셀을 제조하는 방법을 설명하기 위한 단면도들이다.
Claims (26)
- 반도체기판 상에 게이트 산화막을 형성하고,상기 게이트 산화막 상에 게이트 패턴을 형성하되, 상기 게이트 패턴은 차례로 적층된 게이트 전극 및 하드마스크막 패턴을 포함하고,상기 게이트 패턴과 상기 게이트 산화막의 경계면에 노치(notch)를 형성하되, 상기 노치는 상기 게이트 패턴의 일측벽에 형성되며 상기 게이트 패턴의 타측벽에는 형성이 방지되고,상기 노치가 형성된 반도체기판의 전면 상에 상기 노치를 매립시키도록 터널막 및 트랩 유전막을 차례로 형성하는 것을 포함하되, 상기 트랩유전막의 적어도 일부는 상기 노치 내부에 위치하도록 형성되는 것을 특징으로 하는 부분 소노스 형(local SONOS type) 게이트 구조체 제조 방법.
- 제 1 항에 있어서,상기 게이트 도전막 패턴은 SiGe, Poly-Si, W, SiGeC, Mo, MoSi2, Ti, TiN 및 TiSi2 막으로 이루어진 일군으로부터 선택된 적어도 하나의 물질막으로 형성되는 것을 특징으로 하는 부분 소노스 형 게이트 구조체 제조 방법.
- 제 1 항에 있어서,상기 노치를 형성하는 것은,상기 게이트 패턴의 일측벽을 노출시키고 상기 게이트 패턴의 타측벽을 덮는 식각방지 패턴(etch barrier pattern)을 형성하고,상기 식각방지 패턴 및 상기 하드마스크막 패턴을 식각마스크로 하여 상기 포토레지스트 패턴이 형성된 반도체기판을 전면 식각하되, 상기 전면 식각에 의해 상기 게이트 산화막과 접촉하는 상기 노출된 게이트 패턴의 하부면이 식각되고,상기 식각방지 패턴을 제거하는 것을 포함하는 부분 소노스 형 게이트 구조체 제조 방법.
- 제 3 항에 있어서,상기 식각방지 패턴은 포토레지스트막 또는 SOG 막으로 형성되는 것을 특징으로 하는 부분 소노스 형 게이트 구조체 제조 방법.
- 제 3 항에 있어서,상기 전면 식각은 건식 식각 기술을 사용하여 실시되는 것을 특징으로 하는 부분 소노스 형 게이트 구조체 제조 방법.
- 제 1 항에 있어서,상기 터널막은 열산화 또는 화학기상증착 기술을 사용하여 형성하는 것을 특징으로 하는 부분 소노스 형 게이트 구조체 제조 방법.
- 제 1 항에 있어서,상기 터널막은 SiO2 또는 고유전막인 것을 특징으로 하는 부분 소노스 형 게이트 구조체 제조 방법.
- 제 7 항에 있어서,상기 고유전막은 Al2O3, ZrO2, HfO2, La2O3 및 Ta2O5로 이루어진 일군으로부터 선택된 적어도 하나의 물질막인 것을 특징으로 하는 부분 소노스 형 게이트 구조체 제조 방법.
- 제 1 항에 있어서,상기 트랩 유전막은 실리콘질화막(SiN), 실리콘산질화막(SiON) 및 보론질화막(BN)으로 이루어진 일군으로부터 선택된 적어도 하나의 물질막인 것을 특징으로 하는 부분 소노스 형 게이트 구조체 제조 방법.
- 제 1 항에 있어서,상기 트랩 유전막은 다량의 트랩사이트를 갖는 고유전막(high-k dielectric layer with high amount of trap-sites)인 것을 특징으로 하는 부분 소노스 형 게이트 구조체 제조 방법.
- 제 10 항에 있어서,상기 다량의 트랩사이트를 갖는 고유전막은 Al2O3, ZrO2, HfO2, La2O3 및 Ta2O5로 이루어진 일군으로부터 선택된 적어도 하나의 물질막인 것을 특징으로 하는 부분 소노스 형 구조체 제조방법.
- 제 1 항에 있어서,상기 게이트 패턴의 측벽을 덮는 스페이서를 형성하는 것을 더 포함하는 부분 소노스 형 게이트 구조체 제조 방법.
- 반도체기판 상에 게이트 산화막을 형성하고,상기 게이트 산화막 상에 게이트 패턴을 형성하되, 상기 게이트 패턴은 차례로 적층된 게이트 전극 및 하드마스크막 패턴을 포함하고,상기 게이트 패턴과 상기 게이트 산화막의 경계면에 노치(notch)를 형성하되, 상기 노치는 상기 게이트 패턴의 일측벽에 형성되며 상기 게이트 패턴의 타측벽에는 형성이 방지되고,상기 노치가 형성된 반도체기판의 전면 상에 상기 노치를 매립시키도록 터널막 및 트랩 유전막을 차례로 형성하는 것을 포함하되, 상기 트랩유전막의 적어도 일부는 상기 노치 내부에 위치하는 것을 특징으로 하는 부분 소노스 형(local SONOS type) 비휘발성 메모리 셀 제조 방법.
- 제 13 항에 있어서,상기 게이트 도전막 패턴은 SiGe, Poly-Si, W, SiGeC, Mo, MoSi2, Ti, TiN 및 TiSi2 막으로 이루어진 일군으로부터 선택된 적어도 하나의 물질막으로 형성되는 것을 특징으로 하는 부분 소노스 형 비휘발성 메모리 셀 제조 방법.
- 제 13 항에 있어서,상기 노치를 형성하는 것은,상기 게이트 패턴의 일측벽을 노출시키고 상기 게이트 패턴의 타측벽을 덮는 식각방지 패턴을 형성하고,상기 식각방지 패턴 및 상기 하드마스크막 패턴을 식각마스크로 하여 상기 포토레지스트 패턴이 형성된 반도체기판을 전면 식각하되, 상기 전면 식각에 의해 상기 게이트 산화막과 접촉하는 상기 노출된 게이트 패턴의 하부면이 식각되고,상기 포토레지스트 패턴을 제거하는 것을 포함하는 부분 소노스 형 비휘발성 메모리 셀 제조 방법.
- 제 15 항에 있어서,상기 식각방지 패턴은 포토레지스트 막 또는 SOG 막으로 형성되는 것을 특징으로 하는 부분 소노스 형 비휘발성 메모리 셀 제조 방법.
- 제 15 항에 있어서,상기 전면 식각은 건식 식각 기술을 사용하여 실시되는 것을 특징으로 하는 부분 소노스 형 비휘발성 메모리 셀 제조 방법.
- 제 13 항에 있어서,상기 터널막은 열 산화 또는 화학기상증착 기술을 사용하여 형성하는 것을 특징으로 하는 부분 소노스 형 비휘발성 메모리 셀 제조 방법.
- 제 13 항에 있어서,상기 터널막은 SiO2 또는 고유전막인 것을 특징으로 하는 부분 소노스 형 비휘발성 메모리 셀 제조 방법.
- 제 19 항에 있어서,상기 고유전막은 Al2O3, ZrO2, HfO2, La2O3 및 Ta2O5로 이루어진 일군으로부터 선택된 적어도 하나의 물질막인 것을 특징으로 하는 부분 소노스 형 비휘발성 메모리 셀 제조 방법.
- 제 13 항에 있어서,상기 트랩 유전막은 실리콘 질화막(SiN), 실리콘 산질화막(SiON) 및 보론 질화막(BN)으로 이루어진 일군으로부터 선택된 적어도 하나의 물질막인 것을 특징으로 하는 부분 소노스 형 비휘발성 메모리 셀 제조 방법.
- 제 13 항에 있어서,상기 트랩 유전막은 다량의 트랩사이트를 갖는 고유전막(high-k dielectric layer with high amount of trap-sites)인 것을 특징으로 하는 부분 소노스 형 비휘발성 메모리 셀 제조 방법.
- 제 22 항에 있어서,상기 다량의 트랩사이트를 갖는 고유전막은 Al2O3, ZrO2, HfO2, La2O3 및 Ta2O5로 이루어진 일군으로부터 선택된 적어도 하나의 물질막인 것을 특징으로 하는 부분 소노스 형 비휘발성 메모리 셀 제조 방법.
- 제 13 항에 있어서,상기 게이트 패턴을 이온주입 마스크로 사용하여 상기 반도체기판 내에 불순물 이온들을 주입하여 소오스/드레인 영역들을 형성하는 것을 더 포함하는 부분 소노스 형 비휘발성 메모리 셀 제조 방법.
- 제 24 항에 있어서,상기 소오스/드레인 영역들을 형성하기 전에 상기 게이트 패턴의 측벽을 덮는 스페이서를 형성하는 것을 더 포함하는 부분 소노스 형 비휘발성 메모리 셀 제조 방법.
- 제 24 항에 있어서,상기 소오스/드레인 영역들이 형성된 반도체기판의 전면 상에 층간절연막을 형성하고,상기 드레인 영역과 전기적으로 접속되는 비트라인을 형성하는 것을 더 포함하는 부분 소노스 형 비휘발성 메모리 셀 제조방법.
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