KR100407573B1 - 부유 트랩형 비휘발성 메모리 장치 형성 방법 - Google Patents
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Abstract
부유 트랩형 비휘발성 메모리 장치 형성 방법이 개시된다. 이 방법은, 기판에 상대적으로 두꺼운 열산화막을 형성하고 패터닝하여 고전압 영역에 두꺼운 열산화막을 남기는 고전압 영역 정의 단계, 기판 전면에 ONO막을 형성하고 패터닝하여 셀 메모리 영역에 ONO막을 남기는 셀 메모리 영역 정의 단계, 고전압 영역 정의 단계 및 셀 메모리 영역 정의 단계에 이어 저전압 영역이 노출된 기판을 열산화하여 상대적으로 얇은 저전압형 게이트 절연막을 형성하는 저전압 영역 정의 단계가 기본적으로 구비되어 이루어진다.
Description
본 발명은 비휘발성 메모리 장치 형성 방법에 관한 것으로, 보다 상세하게는 부유 트랩형 소자를 가지는 비휘발성 메모리 장치 형성 방법에 관한 것이다.
비휘발성 메모리 장치에서는 메모리 소자에 데이타를 기입하고 소거하기 위해 높은 전압이 인가되어야 하며, 데이타의 보유를 위한 별도의 신뢰성 있는 저장 장소가 필요하다. 이런 점들을 감안할 때, 가령, 비휘발성 메모리 장치에서는 데이타를 신뢰성 있게 보존하기 위한 전하 저장 장소가 더 필요하게 되는 등의 이유로 비휘발성 메모리 장치의 구조 및 그 형성 공정이 복잡해질 수 있다.
한편, 비휘발성 메모리 장치의 메모리 셀을 형성하는 소자는 그 구조에 따라 부유 게이트형 소자(floating gate type device)와 부유 트랩형 소자(floating trap type device)로 나눌 수 있다. 이 가운데 부유 트랩형 소자에서는 메모리 소자에서 게이트 전극과 반도체 기판 사이에 설치된 비도전성 전하 저장층 내에 형성되는 트랩에 전하를 저장하는 방법에 의해 프로그래밍을 수행할 수 있다. 부유 트랩을 형성하기 위해서는 전하 저장층을 형성하는 실리콘 질화막 등의 상하에 턴넬링 절연막과 블로킹 절연막이 형성된다.
부유 트랩형 메모리 소자에 전형적인 SONOS(Silicon Oxide Nitride Oxide Semiconductor) 구조의 단면을 나타내는 도1을 참조하면, 단위 메모리 트랜지스터 소자에는 반도체 기판(10)의 활성영역 상에 차례로 적층된 턴넬링 절연막(20), 전하저장층(22), 블로킹 절연막(24) 및 게이트 전극(27)로 구성된 게이트 패턴이 위치한다. 게이트 패턴 양측의 활성영역에 불순물확산층(28)이 형성되어 있다. 일반적으로 상기 턴넬링 절연막(20)은 열산화막으로 형성되고, 상기 전하저장층(22)은 실리콘 질화막으로 형성된다.
부유 게이트형 소자를 가지는 비휘발성 반도체 메모리 장치에서는 메모리 소자의 게이트 절연막이 주변 회로부의 저전압 영역의 트랜지스터 형성용 게이트 절연막과 통상 동일한 두께로 함께 형성된다. 그러나, 부유 트랩형 메모리 소자의 턴넬링 절연막은 통상 주변 회로부의 저전압 영역의 트랜지스터 형성용 게이트 절연막과 적합한 두께 범위를 달리한다. 따라서, 부유 트랩형 메모리 소자를 가지는 비휘발성 반도체 장치의 제조 공정은 부유 게이트형 메모리 소자를 가지는 비휘발성 반도체 장치의 제조 공정에 비해 복잡하게 되기 쉽다.
본 발명은 상술한 바와 같이 부유 트랩형 비휘발성 메모리 장치 형성 공정에 있어서 공정이 복잡해지는 문제를 완화시키기 위한 것이다.
따라서, 본 발명은 공정 단순화와 데이타 보존의 신뢰성 향상이 가능한, 부유 트랩형 비휘발성 메모리 장치 형성 방법을 제공하는 것을 목적으로 한다.
도1은 부유 트랩형 단위 소자의 통상적 구성을 나타내는 단면도,
도2 내지 도6은 본 발명의 실시예 1에 따른 공정 각 단계를 나타내는 공정 단면도들이다.
도7 내지 도9는 본 발명의 실시예 2에서 실시예 1과 다른 몇 가지 국면들을 나타내는 공정 단면도들이다.
도10 내지 도11은 본 발명의 실시예 3의 특징적인 몇 가지 단계들을 나타내는 공정 단면도들이다.
도12 내지 도17은 본 발명의 실시예 4에 따른 공정 각 단계를 나타내는 공정 단면도들이다.
상기 목적을 달성하기 위한 본 발명의 비휘발성 반도체 메모리 장치의 형성 방법은 기판에 상대적으로 두꺼운 열산화막을 형성하고 패터닝하여 고전압 영역에 두꺼운 열산화막을 남기는 고전압 영역 정의 단계, 기판 전면에 ONO막(Oxide-Nitride-Oxide)을 형성하고 패터닝하여 셀 메모리 영역에 ONO막을 남기는 셀 메모리 영역 정의 단계, 고전압 영역 정의 단계 및 셀 메모리 영역 정의 단계에 이어 저전압 영역이 노출된 기판을 열산화하여 상대적으로 얇은 저전압형 게이트 절연막을 형성하는 저전압 영역 정의 단계가 기본적으로 구비되어 이루어진다.
본 발명에서 고전압 영역 정의 단계는 셀 메모리 영역 정의 단계에 앞서서 이루어지는 것과 후에 이루어지는 것 모두가 가능하다.
본 발명에서 셀 메모리 영역 정의 단계에서는 기판 전면에 ONO막을 형성하는 단계와 셀 메모리 영역을 커버하는 식각 마스크 패턴을 형성하는 단계에 이어, 셀 메모리 영역 외에서 상기 ONO막 가운데 적어도 상부 산화막과 질화막을 식각 마스크를 이용하여 선택적으로 제거하게 된다. 이때, 식각 마스크 패턴은 상기 ONO막 가운데 상부 산화막만을 선택적으로 식각하는 데 이용되고 제거되거나, 상기 ONO막 가운데 상부 산화막과 질화막을 선택적으로 식각하는 데 이용되고 제거되거나, 상기 ONO막 전부를 식각하는 데 이용되고 제거될 수 있다. 특히, 식각 마스크 패턴이 상부 산화막만 선택 식각하는 데 이용되고 제거되면, 상부 산화막으로 이루어진 패턴이 질화막 선택 식각의 식각 마스크로 이용될 수 있다. 그리고, 셀 메모리 영역을 커버하는 별도 식각 마스크 패턴이 형성된 뒤 이를 이용하여 상기 ONO막 내의 하부 산화막에 대한 식각이 이루어질 수 있다.
본 발명에서 저전압 영역 정의 단계의 저전압 영역 기판 열산화는 상기 저전압 영역에 상기 ONO막이 모두 제거되어 기판이 드러난 상태에서 이루어지거나 상기 ONO막 가운데 하층 산화막이 존재하는 상태에서 이루어질 수도 있다.
한편, 본 발명에서 셀 메모리 영역 정의 단계가 고전압 영역 정의 단계보다 먼저 이루어지는 경우, 셀 메모리 영역 정의 단계에서는 상기 기판에 상기 ONO막 형성에 이어 도전막과, 산소 베리어용 보호막으로 실리콘 질화막을 더 적층하고, 상기 ONO막을 패터닝하는 과정에서 이들 도전막과 보호막에 대한 패터닝도 함께 이루어질 수 있다. 그러면, 후속의 고전압 영역 정의 단계에서 두꺼운 열산화막이 형성될 때 보호막은 도전막 표면이 산화되는 것을 방지할 수 있다. 보호막은 고전압영역, 저전압 영역 및 셀 메모리 영역에 각각 두꺼운 게이트 절연막, 얇은 게이트 절연막 및 도전막이 씌워진 ONO막이 형성된 상태에서 도전막 위에서 제거된다. 그리고, 기판 전면에 걸쳐 게이트 패턴을 형성할 도전층이 더 적층된다.
이하 도면을 참조하면서 실시예들을 통해 본 발명을 상세히 설명하기로 한다.
(실시예 1)
도2 내지 도6은 본 발명의 실시예 1에 따른 공정 각 단계를 나타내는 공정 단면도들이다.
도2를 참조하면, 기판(100) 전면에 고전압용의 두꺼운 실리콘 산화막(110)을 형성한다. 통상 기판에는 소자 분리막이 형성된 상태이나 소자 분리막은 별도로 도시하지 않기로 한다. 이때 두꺼운 실리콘 산화막(110)은 메모리 장치 동작에 필요한 고전압을 견딜 수 있는 두께로 형성한다.
도3을 참조하면, 두꺼운 실리콘 산화막에 대한 패터닝을 실시하여 고전압 영역에만 두꺼운 실리콘 산화막 패턴(111)을 남긴다. 패터닝은 통상의 패터닝과 같이 포토레지스트막 도포, 포토마스크를 이용한 노광, 현상에 의한 제1 포토레지스트 패턴(121) 형성과 제1 포토레지스트 패턴(121)을 식각 마스크로 이용한 하부막 식각으로 이루어진다.
도4를 참조하면, 도3의 상태에서 제1 포토레지스트 패턴(121)이 애싱, 습식 스트립핑 등의 방법으로 제거되고, 기판 전면에 ONO막(160)이 형성된다. ONO막(160)의 하부 산화막(130)은 CVD(chemical vapor deposition) 혹은 기판 열산화 방법으로 형성될 수 있다. ONO막의 실리콘 질화막(140)은 통상 CVD로 형성되나, 산화막 표면에 대한 열 질화로도 형성될 수 있다. ONO막(160) 가운데 제일 상부에 위치하는 상부 산화막(150)은 통상 CVD로 형성된다.
도5를 참조하면, 도4의 상태에서 ONO막(160)에 대한 패터닝이 이루어진다. 셀 메모리 영역을 커버하는 제2 포토레지스트 패턴(171)이 먼저 형성되고, 이를 식각 마스크로 이용하여 셀 메모리 영역 외의 영역에서 ONO막(160)을 제거하여 ONO막 패턴(161)을 형성한다. ONO막(160)의 식각은 이방성 건식 식각으로 이루어지거나 습식 식각과 같은 등방성 식각으로 이루어질 수 있다. 이때 ONO막(160)의 산화막(130)과 질화막(140) 제거 단계에서는 각각 다른 에천트나 식각 조건을 부여하는 것이 바람직하다. 하부 산화막(130) 식각 단계에서 고전압 영역의 두꺼운 산화막 패턴(111)이 일부 식각될 수 있다.
도6을 참조하면, 도5의 상태에서 제2 포토레지스트 패턴(171)이 제거된다. 그리고, 기판 전체에 대한 열산화를 실시한다. 따라서 실리콘 기판이 노출된 저전압 영역에서는 얇은 열산화막(181)이 형성되고, 고전압 영역에서는 기존의 두꺼운 열산화막 패턴(111)에 더하여 일부 기판이 추가로 산화되어 열산화막 두께가 증가된 두꺼운 열상화막 패턴(111')될 수 있으므로 전 단계인 하부 산화막(130) 식각 단계에서의 일부 손상을 보완할 수 있다. 저전압 영역의 얇은 열산화막(181)은 터널링이 잘 이루어질 수 있는 얇은 두께로 형성한다. 이때 셀 메모리 영역에는 ONO막 패턴(161)내의 질화막이 산소의 확산을 차단하여 열산화막 성장이 거의 이루어지지 않는다.
(실시예 2)
도7 내지 도9는 본 발명의 실시예 2에서 이전 실시예 1과 다른 몇 가지 국면들을 나타내는 공정 단면도들이다.
도7을 참조하면, 실시예 1의 도2 내지 도4 단계와 동일한 단계를 거친 기판(100)의 ONO막 가운데 상부 산화막을 패터닝하여 상부 산화막 패턴(151)을 형성한다. 셀 메모리 영역을 커버하는 제3 포토레지스트 패턴(172)이 먼저 형성되고, 이를 식각 마스크로 이용하여 셀 메모리 영역 외의 영역에서 상부 산화막을 선택적으로 식각하여 제거한다. 이때, ONO막 내의 질화막(140)이 식각 저지막으로 작용할 수 있다.
도8을 참조하면, 도7의 상태에서 제3 포토레지스트 패턴(172)이 제거된다. 그리고, 전 단계에서 ONO막의 상부 산화막을 선택 식각하여 형성된 셀 메모리 영역의 상부 산화막 패턴(151)을 식각 마스크로 ONO막 가운데 실리콘 질화막(140)에 대한 선택 식각을 실시한다. 결과, 셀 메모리 영역을 커버하는 실리콘 질화막 패턴(141)이 형성된다.
도9를 참조하면, 도8의 상태에서 셀 메모리 영역 외의 영역에 남겨져 노출된, ONO막의 하부 산화막(130)에 대한 식각을 실시한다. 저전압 영역에서 기판 실리콘이 노출된다. 이때 셀 메모리 영역에서 ONO막 패턴(162)이 형성된다. 단, ONO막 패턴(162) 가운데 상부 산화막 패턴(151)의 일부가 제거되어 두께가 얇아질 수 있고, 고전압 영역의 두꺼운 열산화막 패턴(112)도 일부 두께가 식각될 수 있다. 따라서, ONO막의 상부 산화막은 이를 감안하여 최종적으로 필요한 두께보다 하부산화막(130)을 고려한 두께만큼 두껍게 형성하는 것이 바람직하다. 이어서, 기판 전체에 대한 열산화를 실시한다. 따라서 실리콘 기판이 노출된 저전압 영역에서는 터널링에 적합한 얇은 열산화막(182)이 형성된다.
도9에 대해서는 위 설명과 대체적으로 도8의 상태에서 저전압 영역에 ONO막의 하부 산화막(130)이 잔류된 상태에서 기판 열산화를 실시하여 두께가 증가된 실리콘 산화막으로 저전압형 얇은 열산화막(182)을 형성할 수도 있다. 이런 경우, ONO막의 하부 산화막(130)은 충분히 얇게 형성되고, 열산화막으로 형성되는 것이 바람직하다.
(실시예 3)
도10 내지 도11은 본 발명의 실시예 1 및 실시예 2와 다른 실시예 3에서 특징적인 몇 가지 단계들을 나타내는 공정 단면도들이다.
도10을 참조하면, 실시예 2의 도8의 상태에서 셀 메모리 영역을 커버하는 제4 포토레지스트 패턴(173)이 형성된다. 그리고 제4 포토레지스트 패턴(173)을 식각 마스크로 이용하여 셀 메모리 영역 외의 영역에 남겨져 노출된, ONO막의 하부 산화막에 대한 식각을 실시한다. 따라서, ONO막 패턴(163)이 남는다. 하부 산화막 식각 단계에서 고전압 영역의 두꺼운 열산화막 패턴(113)이 일부 식각될 수 있다. 저전압 영역에서 기판(10) 실리콘이 노출된다.
도11을 참조하면, 도10의 상태에서 제4 포토레지스트 패턴(173)을 제거한다. 그리고, 기판 전체에 대한 열산화를 실시한다. 따라서 실리콘 기판(100)이 노출된 저전압 영역에서는 터널링에 적합한 얇은 열산화막(183)이 형성된다.
(실시예 4)
도12 내지 도17은 본 발명의 실시예 4에 따른 공정 각 단계를 나타내는 공정 단면도들이다.
도12를 참조하면, 기판(100) 전면에 부유 트랩을 형성할 ONO막(260)을 형성한다. 이때 ONO막(260)의 하부 산화막(230)은 터널링 절연막, 실리콘 질화막(240)은 전하 트랩을 가지는 전하 저장층, 상부 산화막(250)은 블로킹 절연막의 역할을 하는 대표적인 막들이며, 동등한 역할을 할 수 있는 다른 막질로 대체되는 것도 가능하다. 이어서, ONO막(260) 위에 도전막(270)으로 폴리실리콘층 및 산소 베리어용 보호막(280)으로 실리콘 질화막을 형성한다. 일반적인 SONOS 소자에서 게이트 전극 물질을 P형 불순물로 도핑된 폴리실리콘으로 형성하면 소자의 전하 보유(Retention) 특성과 소거 동작 속도(erase speed)가 늘어나는 것으로 알려져 있다. (1997 Symposium on VLSI Technology Digest of Technical Paper P.113, "A Novel SONOS Structure for Nonvolatile Memories with Improved Data Retention") 따라서, ONO막 위에 적층되는 폴리실리콘층은 P형 불순물로 도핑된 것을 사용하는 것이 바람직하다.
도13을 참조하면, 도12에 형성된 보호막(280), 도전막(270), ONO막(260)에 대한 패터닝을 실시하여 셀 메모리 영역에만 보호막 패턴(281), 도전막 패턴(271), ONO막 패턴(161)으로 층구성이 이루어진 전체 패턴을 형성한다. 패터닝은 통상의 패터닝과 같이 포토레지스트막 도포, 포토마스크를 이용한 노광, 현상에 의한 제5 포토레지스트 패턴(미도시) 형성과 제5 포토레지스트 패턴을 식각 마스크로 이용한식각대상막 식각으로 이루어진다. 고전압 영역 및 저전압 영역은 실리콘 기판(100)이 노출된 상태가 된다. 패터닝 후에 제5 포토레지스트 패턴은 애싱, 습식 스트립핑을 통해 제거된다.
도14를 참조하면, 도13의 상태에서 기판(100) 열산화를 통해 고전압 영역의 게이트 절연막으로 적합한 두꺼운 열산화막(210)이 고전압 영역 및 저전압 영역에 형성된다. 셀 메모리 영역 내로 일부 버즈빅(bird's beak)이 발생할 수 있다. 셀 메모리 영역은 표면이 실리콘 질화막으로 이루어진 보호막 패턴(281)으로 커버되므로 도전막 패턴(171)에 대한 산화는 주변 일부를 제외하고 이루어지지 않는다.
도15를 참조하면, 제6 포토레지스트 패턴(미도시)을 형성하고, 두꺼운 열산화막(210)에 대한 식각으로 두꺼운 열산화막 패턴(211)을 형성한다. 제6 포토레지스트 패턴은 적어도 저전압 영역을 노출시키고 고전압 영역을 커버하도록 형성된다. 셀 메모리 영역은 표면이 실리콘 질화막으로 이루어진 보호막으로 커버되므로 포토레지스트 패턴에 의해 커버되지 않아도 식각으로부터 하부를 보호할 수 있다. 따라서, 저전압 영역이 실리콘 기판(100)을 드러내게 된다. 제6 포토레지스트 패턴은 제거된다.
도16을 참조하면, 도15의 상태에서 기판 전면에 대한 열산화를 실시한다. 따라서 저전압 영역에 얇은 열산화막(291)이 새롭게 형성된다. 고전압 영역에서는 기존의 두꺼운 열산화막 패턴(211)에 더하여 일부 기판이 추가로 산화되어 열산화막 두께가 증가된 두꺼운 열산화막 패턴(211')이 될 수 있다. 저전압 영역의 얇은 열산화막(291)은 터널링이 잘 이루어질 수 있는 얇은 두께로 형성한다. 셀 메모리 영역에는 보호막 패턴(281)과 ONO막 패턴(261) 내의 질화막이 산소의 확산을 차단하여 기판이나 도전막 패턴(271)의 열산화는 거의 이루어지지 않는다.
도17을 참조하면, 도16의 상태에서 인산 습식 식각으로 셀 메모리 영역의 보호막 패턴(281)이 제거된다. 그리고, 기판 전면에 도전막(293)으로서 폴리실리콘층이 적층된다. 고전압 영역이나 저전압 영역에 형성될 트랜지스터 소자로 N형 불순물 게이트를 가진 트랜지스터가 필요하다면 N형 불순물이 고농도로 도핑된 폴리실리콘층을 적층한다. 이후 패터닝을 통해 각 영역의 게이트 패턴이 형성된다. 이 경우, 셀 영역에서는 게이트 패턴 상하층에 PN 접합이 이루어져 저항 요소로 작용할 수 있다. 그러나, 도핑 농도를 고농도로 하여 접합면의 공핍층의 두께를 줄이고 따라서 접합부를 터널링이 가능한 전하 장벽층으로 형성하면 게이트 전극 내의 층간 저항은 최소화되고 전하 흐름이 쉽게 이루어질 수 있다. 결과적으로 셀 메모리 영역에서는 P형 불순물로 도핑된 게이트 패턴이 형성되고, 주변 회로 영역에서는 N형 불순물로 도핑된 게이트 패턴이 형성된다.
본 실시예 4의 구성에 따르면, SONOS 소자를 위해서는 게이트 전극을 P형 불순물이 도핑된 폴리실리콘을 사용하는 것이 필요하고, 주변 회로 영역에서는 NMOS형 트랜지스터 소자가 필요한 대개의 상황에서 별도의 포토리소그래피 공정 없이 영역별로 불순물형이 다른 게이트 폴리실리콘층을 형성할 수 있다는 특장점이 있다.
본 발명에 따르면, 부유 트랩형 비휘발성 반도체 장치의 제조 공정에 있어서공정이 복잡해지는 문제를 완화시킬 수 있고, 별도의 노광 공정이 추가되지 않으면서 데이타 보존의 신뢰성 향상이 가능하게 된다.
Claims (11)
- 기판에 상대적으로 두꺼운 열산화막을 형성하고 패터닝하여 고전압 영역에 상기 두꺼운 열산화막을 남기는 고전압 영역 정의 단계,기판 전면에 ONO막을 형성하고 패터닝하여 셀 메모리 영역에 상기 ONO막을 남기는 셀 메모리 영역 정의 단계,상기 고전압 영역 정의 단계 및 상기 셀 메모리 영역 정의 단계 뒤에 저전압 영역의 기판을 열산화하여 상대적으로 얇은 저전압형 게이트 절연막을 형성하는 저전압 영역 정의 단계가 구비되어 이루어지는 부유 트랩형 비휘발성 메모리 장치 형성 방법.
- 제 1 항에 있어서,상기 고전압 영역 정의 단계가 상기 셀 메모리 영역 정의 단계에 앞서는 것을 특징으로 하는 부유 트랩형 비휘발성 메모리 장치 형성 방법.
- 제 2 항에 있어서, 상기 셀 메모리 영역 정의 단계는상기 기판 전면에 ONO막을 형성하는 단계,상기 셀 메모리 영역을 커버하는 식각 마스크 패턴을 형성하는 단계,상기 식각 마스크 패턴을 이용하여 상기 ONO막 가운데 상부 산화막과 질화막막을 선택적으로 제거하는 단계를 구비하여 이루어지는 것을 특징으로 하는 부유트랩형 비휘발성 메모리 장치 형성 방법.
- 제 2 항에 있어서, 상기 셀 메모리 영역 정의 단계는상기 기판 전면에 ONO막을 형성하는 단계,상기 셀 메모리 영역을 커버하는 식각 마스크 패턴을 형성하는 단계,상기 식각 마스크 패턴을 이용하여 상기 ONO막 가운데 상부 산화막을 선택적으로 제거하여 산화막 패턴을 형성하는 단계,상기 식각 마스크 패턴을 제거하고 상기 산화막 패턴을 식각 마스크로 이용하여 질화막을 제거하는 단계를 구비하여 이루어지는 것을 특징으로 하는 부유 트랩형 비휘발성 메모리 장치 형성 방법.
- 제 4 항에 있어서,상기 셀 메모리 영역을 커버하는 별도 식각 마스크 패턴을 형성하고 상기 ONO막의 하부 산화막을 선택적으로 제거하는 단계가 더 구비되는 것을 특징으로 하는 부유 트랩형 비휘발성 메모리 장치 형성 방법.
- 제 2 항에 있어서, 상기 셀 메모리 영역 정의 단계는상기 기판 전면에 ONO막을 형성하는 단계,상기 셀 메모리 영역을 커버하는 식각 마스크 패턴을 형성하는 단계,상기 식각 마스크 패턴을 이용하여 상기 ONO막을 선택적으로 제거하는 단계를 구비하여 이루어지는 것을 특징으로 하는 부유 트랩형 비휘발성 메모리 장치 형성 방법.
- 제 1 항에 있어서,상기 저전압 영역 정의 단계는 상기 저전압 영역에 상기 ONO막의 하부 산화막이 적어도 일부 존재하는 상태에서 상기 열산화가 이루어지는 것을 특징으로 하는 부유 트랩형 비휘발성 메모리 장치 형성 방법.
- 제 1 항에 있어서,상기 셀 메모리 영역 정의 단계는 상기 고전압 영역 정의 단계보다 먼저 이루어지는 것을 특징으로 하는 부유 트랩형 비휘발성 메모리 장치 형성 방법.
- 제 8 항에 있어서,상기 셀 메모리 영역 정의 단계에서는 상기 기판에 상기 ONO막 형성에 이어 도전막과 실리콘 질화막을 더 적층하고, 상기 ONO막을 패터닝하는 과정에서 상기 도전막과 상기 실리콘 질화막에 대한 패터닝도 함께 이루어지는 것을 특징으로 하는 부유 트랩형 비휘발성 메모리 장치 형성 방법.
- 제 9 항에 있어서,상기 저전압 영역 정의 단계에 이어 상기 저전압 영역에서의 상기 실리콘 질화막에 대한 제거 단계와 기판 전면에 걸친 별도 도전막 적층 단계가 더 이루어지는 것을 특징으로 하는 부유 트랩형 비휘발성 메모리 장치 형성 방법.
- 제 10 항에 있어서,상기 도전막은 P형 불순물이 도핑된 폴리실리콘층으로 형성하고,상기 별도 도전막은 N형 불순물이 도핑된 폴리실리콘층으로 형성하는 것을 특징으로 하는 부유 트랩형 비휘발성 메모리 장치 형성 방법.
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