KR100279001B1 - 플래쉬 메모리 셀의 제조방법 - Google Patents
플래쉬 메모리 셀의 제조방법 Download PDFInfo
- Publication number
- KR100279001B1 KR100279001B1 KR1019980063482A KR19980063482A KR100279001B1 KR 100279001 B1 KR100279001 B1 KR 100279001B1 KR 1019980063482 A KR1019980063482 A KR 1019980063482A KR 19980063482 A KR19980063482 A KR 19980063482A KR 100279001 B1 KR100279001 B1 KR 100279001B1
- Authority
- KR
- South Korea
- Prior art keywords
- forming
- layer
- semiconductor layer
- semiconductor
- insulating layer
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 13
- 239000004065 semiconductor Substances 0.000 claims abstract description 104
- 239000012535 impurity Substances 0.000 claims abstract description 43
- 239000000758 substrate Substances 0.000 claims abstract description 35
- 230000005641 tunneling Effects 0.000 claims abstract description 10
- 238000000059 patterning Methods 0.000 claims abstract description 8
- 238000000034 method Methods 0.000 claims description 11
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 3
- 230000001590 oxidative effect Effects 0.000 claims description 2
- 230000010354 integration Effects 0.000 abstract description 4
- 239000010410 layer Substances 0.000 description 84
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 8
- 238000000206 photolithography Methods 0.000 description 6
- 230000003647 oxidation Effects 0.000 description 5
- 238000007254 oxidation reaction Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
- H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
Landscapes
- Non-Volatile Memory (AREA)
Abstract
본 발명은 플래쉬 메모리 셀의 제조방법에 관한 것으로서 제 1 도전형 반도체기판 상의 소정 부분에 게이트산화막을 개재시켜 제 1 반도체층과 제 1 절연층을 형성하는 공정과, 상기 제 1 반도체층의 측면에 제 2 절연층을 형성하고 상기 제 1 및 제 2 절연층의 측면에 희생측벽을 형성하는 공정과, 상기 반도체기판의 노출된 표면에 마스크층을 형성하며 상기 희생측벽을 제거하고 상기 반도체기판의 노출된 부분에 제 2 도전형의 제 1 불순물영역을 형성하는 공정과, 상기 마스크층을 제거하고 상기 제 1 불순물영역 상에 터널링산화막과 측벽 형상의 제 2 반도체층을 형성하며 상기 반도체기판 상과 소정 부분을 제외한 상기 제 2 반도체층 상에 제 3 절연층을 형성하는 공정과, 상기 제 1 및 제 3 절연층 상에 상기 제 2 반도체층과 접촉되게 제 3 반도체층을 형성하고 상기 제 3 반도체층 상에 제 4 절연층 및 제 4 반도체층을 순차적으로 형성하는 공정과, 상기 제 4 반도체층을 패터닝하여 콘트롤게이트를 한정하고 상기 제 4 절연층, 제 3 반도체층 및 제 3 절연층을 상기 반도체기판이 노출되도록 순차적으로 패터닝하여 상기 제 2 및 제 3 반도체층으로 이루어진 플로팅게이트를 한정하는 공정과, 상기 제 1 절연층, 제 1 반도체층 및 게이트산화막을 패터닝하여 선택게이트를 한정하고 상기 제 4 반도체층을 마스크로 사용하여 상기 반도체기판의 노출된 부분에 제 2 도전형의 제 2 및 제 3 불순물영역을 형성하는 공정을 구비한다. 따라서, 선택트랜지스터의 소오스영역과 메모리트랜지스터의 드레인영역인으로 사용되는 제 1 불순물영역을 작은 면적을 갖도록 형성하며 선택게이트를 플로팅게이트와 콘트롤게이트에 중첩되게 형성하므로 칩의 크기를 감소시켜 집적도를 향상시킬 수 있다.
Description
본 발명은 플래쉬 메모리 셀의 제조방법에 관한 것으로서, 특히, 선택 트랜지스터(select transistor)와 메모리 트랜지스터(memory tansistor)의 2개의 트랜지스터로 구성되는 플래쉬 메모리 셀 및 그의 제조방법에 관한 것이다.
플래쉬 메모리 셀(flash memory device)는 메모리 어레이 셀들에 저장된 데이터를 동시에 소거(erase)시킬 수 있으므로 소거 속도가 빠른 비활성 메모리소자(nonvolatile memory device)이다.
플래쉬 메모리 셀는 적어도 2개의 게이트, 즉, 플로팅게이트(floating gate)와 콘트롤게이트(control gate)를 갖는 구조로 이루어져 플로팅게이트에 전자를 축적하여 데이터를 프로그램하며, 플로팅게이트에서 전자를 방전시켜 프로그램된 데이터를 소거한다.
상기에서 플로팅게이트와 콘트롤게이트로 이루어진 플래쉬 메모리 셀는 콘트롤게이트로 이루어진 각각의 셀들이 X방향으로 워드 라인(word line)을, Y방향으로 비트 라인(bit line)을 공유한다. 이러한 구조를 갖는 플래쉬 메모리 셀는 프로그램시 원하지 않는 셀이 프로그램되는 디스터브(disturb) 현상이 발생되거나, 또는, 소거시 과도 소거(over erase)되어 소자가 오동작되는 문제가 발생된다.
그러므로, 이러한 현상을 방지하기 위해 플로팅게이트와 콘트롤게이트로 이루어진 메모리 트랜지스터에 선택 트랜지스터를 더 갖는 플래쉬 메모리 셀가 개발되었다. 선택 트랜지스터와 메모리 트랜지스터를 갖는 플래쉬 메모리 셀는 프로그램하거나 소거할 때 선택 트랜지스터가 '오프(off)'되어 원하지 않는 메모리 트랜지스터이 프로그램되어 디스터브 현상이 발생되거나 과도 소거되는 것을 방지한다.
도 1a 내지 도 1d는 종래 기술에 따른 플래쉬 메모리 셀의 제조 공정도이다.
도 1a를 참조하면, P형의 반도체기판(11)에 포토레지스트(13)를 도포하고 노광 및 현상하여 소정 부분이 노출되도록 패터닝한다. 포토레지스트(13)를 마스크로 사용하여 반도체기판(11)의 노출된 부분에 N형의 불순물을 높은 도우즈로 이온 주입하여 제 1, 제 2 및 제 3 불순물영역(15)(16)(17)을 형성한다.
도 1b를 참조하면, 포토레지스트(13)를 제거한다. 그리고, 반도체기판(11) 상에 열산화에 의해 게이트산화막(13)을 형성한다. 이 때, 게이트산화막(19)은 반도체기판(11)의 전 표면에 형성되어 제 1, 제 2 및 제 3 불순물영역(15)(16)(17) 상에도 형성되어 매립시킨다.
게이트산화막(19)을 습식 식각을 포함하는 포토리쏘그래피 방법으로 패터닝하여 제 2 불순물영역(16)의 소정 부분을 노출시킨다. 그리고, 제 2 불순물영역(16)의 노출된 부분 상에 열산화방법에 의해 게이트산화막(19) 보다 얇은 터널링산화막(21)을 형성한다.
도 1c를 참조하면, 게이트산화막(19) 및 터널링산화막(21) 상에 불순물이 도핑된 다결정실리콘을 화학기상증착(Chemical Vapor Deposion : 이하, CVD라 칭함) 방법으로 증착한다. 그리고, 다결정실리콘을 포토리쏘그래피 방법으로 반도체기판(11)이 노출되도록 패터닝하여 선택트랜지스터의 선택게이트(23)와 메모리트랜지스터의 플로팅게이트(25)를 형성한다. 상기에서 선택게이트(23)는 제 1 불순물영역(15)과 제 2 불순물영역(16) 사이에 게이트산화막(19)이 개재되어 형성된다. 그리고, 플로팅게이트(25)는 제 2 불순물영역(16)과 제 3 불순물영역(17) 사이 뿐만 아니라 제 2 불순물영역(16)과 소정 부분 중첩되어 게이트산화막(19)과 터널링산화막(21)이 개재되어 형성된다.
도 1d를 참조하면, 반도체기판(11) 상에 선택게이트(23) 및 플로팅게이트(25)를 덮도록 산화실리콘/질화실리콘/산화실리콘(Oxide/Nitride/Oxide : 이하, ONO라 칭함) 구조를 갖는 층간유전막(27)를 형성한다. 그리고, 층간유전막(27) 상에 다결정실리콘을 증착한 후 플로팅게이트(25)와 중첩되도록 채널의 길이 방향과 수직하는 폭 방향으로 길게 패터닝하여 콘트롤게이트(29)를 형성한다.
상술한 종래 기술에 따라 제조된 플래쉬 메모리 셀에 있어서 제 1 불순물영역(15)은 선택트랜지스터의 소오스영역이고, 제 3 불순물영역(17)은 메모리트랜지스터의 드레인영역이다. 또한, 제 2 불순물영역(16)은 선택트랜지스터의 드레인영역과 메모리트랜지스터 소오스영역이 되는 공통영역이다. 터널링산화막(21)은 메모리트랜지스터가 소거될 때 플로팅게이트(25)에 저장된 전하가 제 2 불순물영역(16)으로 빠져나가는 부분으로 얇은 두께의 산화막으로 형성되므로 소거 효율이 증가된다.
그러나, 상술한 종래 기술에 따른 플래쉬 메모리 셀의 제조방법은 선택게이트와 플로팅게이트가 이격되게 형성되므로 셀의 크기가 증가되어 집적도가 저하되는 문제점이 있었다.
따라서, 본 발명의 목적은 셀의 크기를 감소시켜 집적도를 향상시킬 수 있는 플래쉬 메모리 셀의 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 플래쉬 메모리 셀의 제조방법은 제 1 도전형 반도체기판 상의 소정 부분에 게이트산화막을 개재시켜 제 1 반도체층과 제 1 절연층을 형성하는 공정과, 상기 제 1 반도체층의 측면에 제 2 절연층을 형성하고 상기 제 1 및 제 2 절연층의 측면에 희생측벽을 형성하는 공정과, 상기 반도체기판의 노출된 표면에 마스크층을 형성하며 상기 희생측벽을 제거하고 상기 반도체기판의 노출된 부분에 제 2 도전형의 제 1 불순물영역을 형성하는 공정과, 상기 마스크층을 제거하고 상기 제 1 불순물영역 상에 터널링산화막과 측벽 형상의 제 2 반도체층을 형성하며 상기 반도체기판 상과 소정 부분을 제외한 상기 제 2 반도체층 상에 제 3 절연층을 형성하는 공정과, 상기 제 1 및 제 3 절연층 상에 상기 제 2 반도체층과 접촉되게 제 3 반도체층을 형성하고 상기 제 3 반도체층 상에 제 4 절연층 및 제 4 반도체층을 순차적으로 형성하는 공정과, 상기 제 4 반도체층을 패터닝하여 콘트롤게이트를 한정하고 상기 제 4 절연층, 제 3 반도체층 및 제 3 절연층을 상기 반도체기판이 노출되도록 순차적으로 패터닝하여 상기 제 2 및 제 3 반도체층으로 이루어진 플로팅게이트를 한정하는 공정과, 상기 제 1 절연층, 제 1 반도체층 및 게이트산화막을 패터닝하여 선택게이트를 한정하고 상기 제 4 반도체층을 마스크로 사용하여 상기 반도체기판의 노출된 부분에 제 2 도전형의 제 2 및 제 3 불순물영역을 형성하는 공정을 구비한다.
도 1a 내지 도 1d는 종래 기술에 따른 플래쉬 메모리 셀의 제조 공정도
도 2a 내지 도 2e는 본 발명에 따른 플래쉬 메모리 셀의 제조 공정도
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2e는 본 발명에 따른 플래쉬 메모리 셀의 제조공정도이다.
도 2a를 참조하면, P형의 반도체기판(31) 상에 열산화에 의해 250∼350Å 정도 두께의 게이트산화막(33)을 형성한다. 그리고, 게이트산화막(33) 상에 불순물이 도핑된 다결정실리콘과 산화실리콘 등의 절연물질을 CVD 방법으로 순차적으로 증착하여 제 1 반도체층(35)과 제 1 절연층(37)을 형성한다.
제 1 절연층(37), 제 1 반도체층(35) 및 게이트산화막(33)을 반도체기판(31)의 소정 부분에만 잔류하도록 포토리쏘그래피 방법으로 순차적으로 패터닝한다. 제 1 반도체층(35)의 식각되어 노출된 측면에 산화에 의해 제 2 절연층(39)을 형성한다.
반도체기판(31) 상에 제 1 절연층(37)과 식각 선택비가 다른 질화실리콘을 CVD 방법으로 제 1 절연층(37)을 덮도록 증착하고 반응성이온식각(Reactive Ion Etching : 이하, RIE라 칭함) 방법으로 에치백하여 제 1 및 제 2 절연층(37)(39)의 측면에 희생측벽(41)을 형성한다.
도 2b를 참조하면, 반도체기판(31)의 노출된 부분을 산화하여 마스크층(41)을 형성한다. 그리고, 희생측벽(41)을 습식 식각하여 선택적으로 제거하여 반도체기판(31)을 노출시키고 인(P) 또는 아세닉(As) 등의 N형 불순물을 높은 도우즈로 이온 주입하여 제 1 불순물영역(43)을 형성한다. 이 때, 마스크층(41)은 불순물 이온이 제 1 불순물영역(43) 이외의 부분에 주입되는 것을 방지한다. 상기에서 희생측벽(41)에 의해 제 1 불순물영역(43)을 한정하므로 제 1 불순물영역(43)의 면적을 감소시켜 칩의 크기를 감소시킬 수 있다.
도 2c를 참조하면, 마스크층(41)을 제거한다. 제 1 불순물영역(43) 상부를 포함하는 반도체기판(31)을 열산화하여 80∼150Å 정도 두께의 터널링산화막(45)을 형성한다.
상술한 구조의 전 표면에 불순물이 도핑된 다결정실리콘을 CVD 방법으로 증착하고 제 1 절연층(37)이 노출되도록 RIE 방법으로 에치백하여 측벽 형상의 제 2 반도체층(47)을 형성한다. 이 때, 터널링산화막(45)도 측벽 형상의 제 2 반도체층(47)에 자기 정합되어 노출된 부분은 반도체기판(31)이 노출되도록 제거된다. 이 때, 제 2 반도체층(47)은 제 2 절연층(39)에 의해 제 1 반도체층(35)과 접촉되지 않고 전기적으로 절연된다.
반도체기판(31) 및 제 2 반도체층(47)의 표면에 산화 방법에 의해 제 2 절연층(49)을 형성한다. 그리고, 제 2 절연층(49)의 소정 부분을 포토리쏘그래피 방법으로 제거하여 제 2 반도체층(47)의 제 1 절연층(37)과 인접하는 부분을 노출시킨다.
도 2d를 참조하면, 제 1 및 제 3 절연층(37)(49) 상에 불순물이 도핑된 다결정실리콘을 CVD 방법으로 증착하고 제 1 절연층(37)이 노출되도록 포토리쏘그래피 방법으로 패터닝하여 제 3 반도체층(51)을 형성한다. 상기에서 제 3 반도체층(51)은 제 2 반도체층(47)과 접촉되게 형성된다.
제 3 반도체층(51) 상에 산화하여 제 4 절연층(53)을 형성하고, 이 제 4 절연층(53) 및 제 1 절연층(37) 상에 불순물이 도핑된 다결정실리콘을 CVD 방법으로 증착하여 제 4 반도체층(55)을 형성한다.
제 1 절연층(37)이 형성된 일측에서 이 제 1 절연층(37)이 노출되도록 제 4 반도체층(55)을 패터닝하면서 타측에서 제 4 반도체층(55), 제 4 절연층(53), 제 3 반도체층(51) 및 제 3 절연층(49)을 반도체기판(31)이 노출되도록 순차적으로 패터닝한다. 상기에서 제 3 반도체층(51)은 연결된 제 2 반도체층(47)과 메모리트랜지스터의 플로팅게이트가 되며, 제 4 반도체층(55)은 메모리트랜지스터의 콘트롤게이트가 된다. 또한, 제 3 반도체층(51)과 제 4 반도체층(55) 사이의 제 4 절연층(53)은 유전층이 된다.
도 2e를 참조하면, 제 4 반도체층(55)이 형성되지 않은 제 1 절연층(37), 제 1 반도체층(35) 및 게이트산화막(33)을 포토리쏘그래피 방법으로 반도체기판(31)이 노출되도록 선택적으로 식각한다. 이 때, 잔류하는 제 1 반도체층(35)은 선택트랜지스터의 선택게이트가 된다. 상기에서 선택게이트를 이루는 제 1 반도체층(35)은 플로팅게이트를 이루는 제 3 반도체층(51)과 콘트롤게이트를 이루는 제 4 반도체층(55)과 중첩되게 형성되므로 칩의 크기를 감소시킬 수 있다.
제 4 반도체층(55)을 마스크로 사용하여 반도체기판(31)의 노출된 부분에 인(P) 또는 아세닉(As) 등의 N형 불순물을 높은 도우즈로 이온 주입하여 제 2 및 제 3 불순물영역(59)(61)을 형성한다. 상기에서 제 2 불순물영역(59)은 선택트랜지스터의 드레인영역이 되고, 제 3 불순물영역(61)은 메모리트랜지스터의 소오스영역이 된다. 또한, 제 1 불순물영역(43)은 선택트랜지스터의 소오스영역과 메모리트랜지스터의 드레인영역인으로 사용되는 공통영역이 된다. 그리고, 제 3 절연층(49)은 반도체기판(31) 상에 형성되는 부분이 메모리트랜지스터의 게이트산화막이 된다.
상술한 바와 같이 본 발명은 희생측벽에 의해 선택트랜지스터의 소오스영역과 메모리트랜지스터의 드레인영역인으로 사용되는 제 1 불순물영역을 한정하며, 또한,
선택게이트를 플로팅게이트와 콘트롤게이트에 중첩되게 형성할 수 있다.
따라서, 본 발명은 선택트랜지스터의 소오스영역과 메모리트랜지스터의 드레인영역인으로 사용되는 제 1 불순물영역을 작은 면적을 갖도록 형성하며 선택게이트를 플로팅게이트와 콘트롤게이트에 중첩되게 형성하므로 칩의 크기를 감소시켜 집적도를 향상시킬 수 있다.
Claims (4)
- 제 1 도전형 반도체기판 상의 소정 부분에 게이트산화막을 개재시켜 제 1 반도체층과 제 1 절연층을 형성하는 공정과,상기 제 1 반도체층의 측면에 제 2 절연층을 형성하고 상기 제 1 및 제 2 절연층의 측면에 희생측벽을 형성하는 공정과,상기 반도체기판의 노출된 표면에 마스크층을 형성하며 상기 희생측벽을 제거하고 상기 반도체기판의 노출된 부분에 제 2 도전형의 제 1 불순물영역을 형성하는 공정과,상기 마스크층을 제거하고 상기 제 1 불순물영역 상에 터널링산화막과 측벽 형상의 제 2 반도체층을 형성하며 상기 반도체기판 상과 소정 부분을 제외한 상기 제 2 반도체층 상에 제 3 절연층을 형성하는 공정과,상기 제 1 및 제 3 절연층 상에 상기 제 2 반도체층과 접촉되게 제 3 반도체층을 형성하고 상기 제 3 반도체층 상에 제 4 절연층 및 제 4 반도체층을 순차적으로 형성하는 공정과,상기 제 4 반도체층을 패터닝하여 콘트롤게이트를 한정하고 상기 제 4 절연층, 제 3 반도체층 및 제 3 절연층을 상기 반도체기판이 노출되도록 순차적으로 패터닝하여 상기 제 2 및 제 3 반도체층으로 이루어진 플로팅게이트를 한정하는 공정과,상기 제 1 절연층, 제 1 반도체층 및 게이트산화막을 패터닝하여 선택게이트를 한정하고 상기 제 4 반도체층을 마스크로 사용하여 상기 반도체기판의 노출된 부분에 제 2 도전형의 제 2 및 제 3 불순물영역을 형성하는 공정을 구비하는 플래쉬 메모리 셀의 제조방법.
- 청구항 1에 있어서 상기 희생측벽을 상기 제 1 및 제 2 절연층과 식각 선택비가 다른 질화실리콘으로 형성하는 플래쉬 메모리 셀의 제조방법.
- 청구항 1에 있어서 상기 마스크층을 산화하여 형성하는 플래쉬 메모리 셀의 제조방법.
- 청구항 1에 있어서 상기터널링산화막을 상기 제 2 반도체층을 형성할 때 자기 정합되어 한정되는 플래쉬 메모리 셀의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980063482A KR100279001B1 (ko) | 1998-12-31 | 1998-12-31 | 플래쉬 메모리 셀의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980063482A KR100279001B1 (ko) | 1998-12-31 | 1998-12-31 | 플래쉬 메모리 셀의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000046759A KR20000046759A (ko) | 2000-07-25 |
| KR100279001B1 true KR100279001B1 (ko) | 2001-02-01 |
Family
ID=19570056
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980063482A KR100279001B1 (ko) | 1998-12-31 | 1998-12-31 | 플래쉬 메모리 셀의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100279001B1 (ko) |
-
1998
- 1998-12-31 KR KR1019980063482A patent/KR100279001B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000046759A (ko) | 2000-07-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5702964A (en) | Method for forming a semiconductor device having a floating gate | |
| US7078295B2 (en) | Self-aligned split-gate nonvolatile memory structure and a method of making the same | |
| US20020105037A1 (en) | Semiconductor memory capable of being driven at low voltage and its manufacture method | |
| KR100239459B1 (ko) | 반도체 메모리 소자 및 그 제조방법 | |
| US7410871B2 (en) | Split gate type flash memory device and method for manufacturing same | |
| US6962851B2 (en) | Nonvolatile memories and methods of fabrication | |
| KR100568445B1 (ko) | 부분 소노스 형 게이트 구조체를 제조하는 방법 및 그것을갖는 비휘발성 메모리 셀 제조 방법 | |
| US6960527B2 (en) | Method for fabricating non-volatile memory device having sidewall gate structure and SONOS cell structure | |
| KR100593749B1 (ko) | 플래쉬 메모리 소자의 제조방법 및 그에 의하여 제조된플래쉬 메모리 소자 | |
| US7091090B2 (en) | Nonvolatile memory device and method of forming same | |
| KR100683389B1 (ko) | 플래시 메모리의 셀 트랜지스터 및 그 제조 방법 | |
| KR20030006997A (ko) | 비휘발성 반도체 기억 장치 및 그 제조 방법 | |
| KR100546379B1 (ko) | 자기 정렬 방식에 의한 로컬 소노스형 비휘발성 메모리소자 및 그 제조방법 | |
| US6242773B1 (en) | Self-aligning poly 1 ono dielectric for non-volatile memory | |
| KR100351051B1 (ko) | 이층 구조의 플로팅 게이트를 갖는 불휘발성 메모리 셀의 제조 방법 | |
| US20080061356A1 (en) | Eeprom device and methods of forming the same | |
| KR100279001B1 (ko) | 플래쉬 메모리 셀의 제조방법 | |
| KR100642383B1 (ko) | 개선된 소거효율을 갖는 플래시 메모리소자 및 그 제조방법 | |
| KR20060062554A (ko) | 요철구조 활성영역을 갖는 비휘발성메모리소자 및 그제조방법 | |
| KR100309139B1 (ko) | 비휘발성 메모리 소자 제조방법 | |
| KR100485486B1 (ko) | 플래시 메모리 셀의 구조 및 그 제조 방법 | |
| KR100536799B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| KR100216410B1 (ko) | 플래쉬 메모리 셀의 제조방법 | |
| KR100303916B1 (ko) | 플레쉬 메모리 셀의 제조방법 | |
| KR20000046745A (ko) | 플래쉬 메모리 셀의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20050923 Year of fee payment: 6 |
|
| LAPS | Lapse due to unpaid annual fee |