KR100540478B1 - 전하 트랩을 갖는 게이트유전체를 포함한 휘발성 메모리셀 트랜지스터 및 그 제조 방법 - Google Patents

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Abstract

트랜지스터의 채널이온주입 영역의 도핑(Doping) 농도를 상대적으로 낮추면서도 원하는 문턱전압(VTH) 값을 얻을 수 있는 휘발성 메모리 셀(cell) 트랜지스터가 개시된다. 본 발명의 휘발성 메모리 셀 트랜지스터는 게이트유전체로서 전하 트랩을 갖는 유전체가 포함된 특히 ONO(Oxide-Nitride-Oxide) 막이 사용된다. 이러한 ONO 게이트유전체의 중간 게이트 질화막에 포획되는 전자들로 인하여 문턱전압의 값이 증가하게 되는데, 이러한 문턱전압의 증가 값을 상대적으로 낮은 도핑 농도의 채널(Channel) 이온주입 영역을 사용하여 상쇄시킬 수 있다. 따라서, 본 발명의 DRAM 셀 트랜지스터에서는 최종 문턱전압은 동일하면서도 채널이온주입 영역의 도핑 농도를 더 낮게 사용하여 전계를 감소함으로써 접합누설전류(Junction Leakage Current)의 감소 및 리프레쉬(Refresh) 특성을 개선할 수 있다. 즉, 본 발명의 DRAM 셀 트랜지스터는 디자인 룰이 100nm 이하로 감소되더라도, 채널이온주입 영역의 도핑 농도를 상대적으로 낮추어 접합누설전류 및 리프레쉬 특성을 개선하면서도 원하는 문턱전압 값과 펀치쓰루(Punch-through) 특성을 얻을 수 있다.
DRAM, 셀, 트랜지스터, 게이트유전체, ONO, 문턱전압

Description

전하 트랩을 갖는 게이트유전체를 포함한 휘발성 메모리 셀 트랜지스터 및 그 제조 방법{Volatile memory cell transistor having gate dielectric with charge traps and method for fabricating the same}
도 1은 통상적인 DRAM 셀 트랜지스터의 단면도.
도 2a는 p형(p-type) 웰의 붕소(Boron) 농도가 증가하면서 접합누설전류가 증가하는 것을 보여주는 그래프.
도 2b는 p형 웰의 도핑 농도가 증가하면서 데이터 유지 시간(Retention Time)이 열화되는 것을 보여주는 그래프.
도 3은 본 발명에 따른 ONO 게이트유전체를 갖는 DRAM 셀 트랜지스터를 도시한 단면도.
도 4a 및 도 4b는 메모리 셀 NMOS 트랜지스터들과 로직(주변회로)의 NMOS 및 PMOS 트랜지스터들이 함께 집적화된 DRAM을 도시한 단면도로서, 도4a에서는 셀 트랜지스터가 ONO 게이트유전체로 구성되고 로직용 NMOS 트랜지스터 및 PMOS 트랜지스터가 각기 단일 산화막의 게이트유전체로 구성되는 실시예를 보여주며, 도4b에서는 셀 트랜지스터 및 로직용 PMOS 트랜지스터가 각기 ONO 게이트유전체로 구성되고 로직용 NMOS 트랜지스터가 단일 산화막의 게이트유전체로 구성되는 실시예를 보 여준다.
도 5a 내지 도 5d는 도4a에 도시된 DRAM의 제조 공정을 설명하기 위한 단면도.
*도면의 주요부분에 대한 부호의 설명*
301 : 실리콘기판
302 : 심층 n형(deep n-type) 웰
303 : n형 웰
304 : p형 웰
305 : 채널이온주입 영역
306 : 하부 게이트유전체인 제1산화막
307 : 전하 트랩층으로서 중간 게이트유전체인 질화막
308 : 상부 게이트유전체인 제2산화막
350 : ONO 게이트유전체
　
본 발명은 DRAM과 같은 휘발성 메모리의 셀 트랜지스터 및 그 제조 방법에 관한 것으로, 특히 게이트유전체로서 ONO 막을 갖는 휘발성 메모리 셀 트랜지스터 및 그 제조 방법에 관한 것이다.
잘 알려진 바와 같이, 휘발성 DRAM은 하나의 트랜지스터와 하나의 커패시터로 이루어진 복수의 셀을 구비하게 된다.
도 1은 종래기술에 따른 DRAM 셀 트랜지스터의 단면도로서, 실리콘기판(101)에 웰(103,104)이 형성되는 바, DRAM 셀 트랜지스터가 통상적으로 n채널 트랜지스터가 사용되므로, 상기 웰은 p형 실리콘기판(101) 내에 형성된 심층 n형(deep n-type) 웰(103)과 심층 n형 웰(103) 내에 정의된 p형 웰(104)로 구분된다.
실리콘 기판(101)에는 필드(field) 영역(소자분리막이 형성된 영역)과 액티브(active) 영역을 정의하기 위하여 소자분리막(102)이 STI(Shallow Trench Isolation) 공정을 사용하여 형성된다. 액티브 영역의 실리콘 기판(101) 상에는 게이트산화막(SiO2)(106)을 개재하여 게이트전극(107)이 형성되고, 게이트전극(107) 하부의 p형 웰(105) 내에 정의된 채널 영역에는 문턱전압 조절을 위한 채널이온주입 영역(105)이 된다. 게이트전극(107) 양측면의 실리콘기판(101) 내에는 소오스(Source)/드레인(Drain)(108)이 형성된다.
이러한 구조의 셀 트랜지스터가 갖는 문턱전압은 아래 수학식1과 같이 된다.
Figure 112004011677336-pat00001
수학식1에서 ΦMS는 게이트전극(107)과 반도체 영역(채널이온주입 영역(105)) 사이의 일함수차이며, QEFF는 VG(게이트전압)=VTH일 때의 단위 면적당 총 유효 산화막 전하량이고, COX는 단위 면적당 게이트산화막의 정전용량이고, ΦF는 반도체 영역의 페르미(Fermi) 준위이고, QB는 반도체 영역의 공핍층의 단위 면적당 전하량이고, εS 는 반도체 영역의 유전율이고, q는 전자의 전하량이고, NA는 반도체 영역에 주입된 불순물의 도핑 농도이다. 또한 수학식1의 QEFF는 아래의 수학식2와 같이 표시된다.
Figure 112004011677336-pat00002
수학식2에서 QSS는 반도체 영역과 게이트산화막(106) 계면에 있는 표면상태고정전하량(Surface state fixed charge)이며, Qit는 반도체 영역과 게이트산화막 계면상태전하량(interface state charge) 이고, ΦS는 반도체 영역의 표면 준위(surface potential)이고, ρ(x)는 반도체 영역과 게이트산화막(106) 계면으로부터의 거리 x 와 x+dx 사이의 게이트산화막에 존재하는 평균 산화막전하밀도(oxide charge density)이고, TOX 는 게이트산화막(106)의 두께이다.
따라서 수학식1과 수학식2에서 셀 트랜지스터의 문턱전압은 아래의 수학식3과 같이 표시 된다.
Figure 112004011677336-pat00003
한편, DRAM의 공정 기술이 발달함에 따라 최소 디자인 룰(Design Rule) F의 크기가 점점 감소되고, 따라서 DRAM 셀 트랜지스터의 채널 길이와 폭이 감소함에 따라 셀 트랜지스터의 문턱전압은 단채널효과(Short Channel Effect)와 INWE(inverse-Narrow Width Effect)에 의하여 감소하며, 소오스와 드레인 전극 사이에서 펀치쓰루가 쉽게 발생된다.
하지만, DRAM의 정상적인 동작을 위하여, DRAM 셀 트랜지스터의 문턱전압의 값은 일정한 전압으로 유지되어야 하며, 또한 펀치쓰루 발생 전압의 값도 동작 전압 이상이어야 한다.
따라서, 이러한 문턱전압의 감소 및 펀치쓰루의 발생을 방지하기 위하여 셀 트랜지스터의 채널 영역 및 웰 영역의 도핑 농도를 증가시켜 왔다. 즉, 수학식3에서 NA를 증가하여 VTH의 값을 증가하였으며, 소오스와 드레인 사이의 공핍층의 폭을 감소하므로써 펀치쓰루의 발생 전압을 증가시켜왔다.
그러나 이러한 웰 및 채널 영역의 농도 증가는 도 2에서 보여준 것과 같이 소오스 및 드레인의 전계를 증가시키고, 이로 인하여 접합누설전류가 증가하게 되며 또한 DRAM의 리프레쉬 특성이 나빠지게 된다. 도2a는 p형 웰의 붕소 농도가 증가하면서 접합누설전류가 증가하는 것을 보여주는 그래프이고, 도 2b는 p형 웰의 도핑 농도가 증가하면서 데이터 유지 시간이 열화되는 것을 보여주는 그래프이다.
상술한 바와 같이, 종래의 DRAM 셀 트랜지스터는 문턱전압 및 펀치쓰루 특성과 리프레쉬 특성의 개선 사이에는 서로 상충되는 요구가 있게 되며, 이러한 특성의 절충을 통한 DRAM 셀 트랜지스터의 특성을 유지해 오고 있다.
하지만, DRAM의 디자인 룰이 100nm 이하로 감소함에 따라 채널 영역 및 웰 영역의 도핑 농도를 증가하는 것만으로는 문턱전압 및 펀치쓰루 특성과 리프레쉬 특성이라는 3가지 목표를 동시에 만족시키기가 점점 더 어렵게 된다.
본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로서, 채널이온주입 영역의 도핑 농도를 상대적으로 낮추면서도 원하는 문턱전압 값을 얻을 수 있는 휘발성 메모리 셀 트랜지스터 및 그 제조 방법을 제공하는데 목적이 있다.
　　　　
상기 목적을 달성하기 위한 본 발명의 휘발성 메모리 셀 트랜지스터는, 제1도전형의 기판; 상기 기판 상에 형성된 전하 트랩을 갖는 게이트유전체; 상기 게이트유전체 상에 형성된 게이트; 상기 게이트 측면의 상기 기판내에 형성된 제2도전형의 소오스/드레인; 및 상기 게이트 하부의 상기 기판 내에 형성된 제1도전형의 채널이온주입 영역을 포함하는 것을 특징으로 한다.
바람직하게, 상기 게이트유전체는 상기 기판에 상에 형성된 하부 게이트유전 체; 상기 하부 게이트유전체 상에 형성되어 전하 트랩을 위한 중간 게이트유전체; 상기 중간 게이트유전체 상에 형성된 상부 게이트유전체로 구성된다. 그리고, 상기 중간 게이트유전체는 문턱전압 값을 증가시키기 위하여 전자가 주입되거나, 문턱전압 값을 감소시키기 위하여 정공이 주입된다. 또한 상기 하부 게이트유전체 및 상부 게이트유전체는 각각 산화막이며, 상기 중간 게이트유전체는 질화막으로 구성될 수 있으며, 또는 상기 하부 게이트유전체 및 상부 게이트유전체는 각각 산화막으로 구성되고 상기 중간 게이트유전체는 산화질화막 또는 알루미늄산화막(Al2O3) 또는 하프늄산화막(HfO2)으로 구성될 수 있다.
상술한 바와 같이 본 발명의 휘발성 메모리 셀 트랜지스터는 게이트유전체로서 전하 트랩을 갖는 유전체가 개재된, 특히 ONO 막이 사용된다. 이러한 본 발명의 휘발성 메모리 셀 트랜지스터는 트랜지스터 제작 공정 중에 ONO 게이트유전체의 질화막에 전자들이 포획된다. 따라서 본 발명의 휘발성 메모리 셀 트랜지스터에서는 ONO 게이트유전체의 중간 게이트질화막에 포획되는 전자들로 인하여 문턱전압의 값이 증가하게 되는데, 이러한 문턱전압의 증가 값을 상대적으로 낮은 도핑 농도의 채널이온주입 영역을 사용하여 상쇄시킬 수 있다(수학식 3 참조).
따라서, 본 발명의 휘발성 메모리 셀 트랜지스터에서는 최종 문턱전압은 동일하면서도 채널이온주입 영역의 도핑 농도를 더 낮게 사용하여 전계를 감소함으로써 접합누설전류의 감소 및 리프레쉬 특성을 개선할 수 있다.
　　　　
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.
도 3은 본 발명에 따른 ONO 게이트유전체를 갖는 DRAM 셀 트랜지스터를 도시한 단면도이다.
도 3을 참조하면, 실리콘기판(301)에 웰(303,304)이 형성되는 바, DRAM 셀 트랜지스터가 통상적으로 n채널 트랜지스터가 사용되나 셀 이외의 주변회로들에서는 p채널 트랜지스터 역시 사용되므로, 상기 웰은 p형 실리콘기판(301) 내에 형성된 심층 n형 웰(303)과 심층 n형 웰(303) 내에 정의된 p형 웰(304)로 구분된다.
실리콘 기판(301)에는 필드 영역(소자분리막이 형성된 영역)과 액티브 영역을 정의하기 위하여 소자분리막(302)이 형성된다. 소자분리막은 통상의 STI 공정에 의해 형성된다.
액티브 영역의 실리콘 기판(301) 상에는 게이트유전체(350)을 개재하여 게이트전극(309)이 형성되고, 게이트전극(309) 하부의 P형 웰(304) 내에 정의된 채널영역에는 문턱전압 조절을 위한 채널이온주입 영역(305)이 형성된다. 게이트전극(309) 양측면의 실리콘기판(301) 내에는 소오스/드레인(311)이 형성된다.
중요하게, 게이트유전체(350)는 하부 게이트유전체인 제1산화막(306)과, 전하 트랩층으로서 중간 게이트유전체인 질화막(307), 및 상부게이트유전체인 제2산화막(308)이 적층된 ONO 막이다.
이러한 ONO 게이트유전체(350)의 질화막(307)에는 반도체 제조 공정중에 전자들이 포획되어 셀 트랜지스터의 문턱전압을 값이 증가시키는 기능을 한다. 문턱전압의 증가 값은 상대적으로 낮은 농도의 채널이온주입 영역(305)을 사용하여 상쇄할수 있으므로 원하는 문턱전압 값을 얻을 수 있게 된다. 결국, 본 발명의 셀 트랜지스터는 원하는 문턱전압값을 얻으면서도 종래보다 상대적으로 낮은 도핑 농도의 채널이온주입 영역을 형성할 수 있으므로, 전계를 낮추어 접합누설전류 및 리프레쉬 특성을 개선할 수 있다.
한편, 본 발명의 DRAM은 셀 트랜지스터의 게이트유전체에 전하(전자 또는 정공)을 주입하여 문턱전압을 조절하는 전압발생장치를 별도로 구비시키므로서, 셀 트랜지스터의 제작 이후에 문턱전압 값을 조절할 수 있는 바, 회로의 용도에 따라 문턱전압 값을 조절할 필요가 있을 경우에는 아래 표1에 도시한 바와 같이 게이트(워드라인), 드레인(비트라인 BL), 소오스(커패시터의 스토리지노드 SN)에 각각 소정의 전압을 인가하여 중간 게이트유전체인 질화막(307)에 전자 또는 정공을 주입하므로써 문턱전압의 값을 조절할 수 있다.
Figure 112004011677336-pat00004
표1를 참조하면, VTH조절-11 및 VTH조절-12와 같이 게이트, 드레인, 소오스에 전압을 인가하는 경우, 전자가 중간 게이트유전체인 질화막에 주입되어 문턱전압을 증가시킬수 있고, 반대로 VTH조절-21 및 VTH조절-22와 같이 각 단자에 전압을 인가하는 경우 정공이 중간 게이트유전체인 질화막에 주입되어 문턱전압을 감소시킬 수 있다.
결국, 종래기술의 DRAM 셀 트랜지스터에서는 제조 공정중에 펀치쓰루 전압 및 리프레쉬 시간, 문턱전압의 3항목을 모두 동시에 최적화하여야 했으나, 본 발명의 ONO 게이트유전체를 갖는 DRAM 셀 트랜지스터에서는 ONO 게이트유전체의 질화막에 공정 중에 발생된 전하 포획량을 고려하여 우선 펀치쓰루 전압과 리프레쉬 시간의 2항목 만을 동시에 최적화하여 트랜지스터를 제작하고, 문턱전압은 필요에 따라 트랜지스터 제작 완료 후에 최적화 할 수도 있다.
표1에 나타낸 바와 같이, 본 발명의 DRAM 셀에 대한 데이터의 읽기(Read) 및 쓰기(Write) 동작은 종래기술의 DRAM 셀(여기서 종래기술의 DRAM 셀은 게이트유전체로서 산화막만을 가지는 트랜지스터로 구성된 셀을 의미한다)에서와 동일하게 낮은 전압에서 고속으로 읽기 및 쓰기 구동이 가능하다.
도4a 및 도4b는 메모리 셀 NMOS 트랜지스터들과 로직(주변 회로)의 NMOS 트랜지스터 및 PMOS 트랜지스터들이 함께 집적화된 DRAM을 도시한 단면도이다. 도4a에서는 셀 트랜지스터가 ONO 게이트유전체로 구성되고 로직용 NMOS 트랜지스터 및 PMOS 트랜지스터가 각기 단일 산화막의 게이트유전체로 구성되는 제1실시예를 보여주며, 도4b에서는 셀 트랜지스터 및 로직용 PMOS 트랜지스터가 각기 ONO 게이트유 전체로 구성되고 로직용 NMOS 트랜지스터가 단일 산화막의 게이트유전체로 구성되는 제2실시예를 보여준다.
도 4a를 참조하면, 본 발명의 제1실시예에서 셀 트랜지스터는 게이트유전체가 하부 게이트유전체인 제1산화막(410)과, 전하 트랩층으로서 중간 게이트유전체인 질화막(411), 및 상부 게이트유전체인 제2산화막(413a)이 적층된 ONO 구조이다. 반면, 로직용 NMOS 트랜지스터 및 PMOS 트랜지스터는 각각 게이트유전체가 단일의 산화막(413b)이다.
여기서, 셀 트랜지스터의 게이트유전체(410, 411, 413a)의 유효산화막의 두께(Tox)가 로직용 트랜지스터의 게이트유전체(413b)의 유효산화막의 두께에 비해 동일하거나 더 두꺼운 것이 바람직하다.
또한, 셀 트랜지스터의 게이트유전체중에서 질화막(411)은 전하 트랩층으로, 역시 전하 트랩이 가능한 알루미늄산화막 또는 하프늄산화막으로 대체될 수 있다.
구체적으로, 본 발명의 제1실시예에서 셀 트랜지스터는 기판(401) 내에 형성된 심층 n형 웰(403)과 심층 n형 웰(403) 내에 정의된 p형 웰(404), p형 웰(404)의 기판 상에 게이트유전체(410, 411, 413a)를 개재하여 형성된 게이트전극(414a), 게이트전극(414a) 상부에 형성된 게이트 상부 절연막(415), 게이트전극(414a) 하부의 p형 웰(404) 내의 채널영역에 형성된 채널이온주입 영역(407), 및 게이트전극(414a) 양측면의 기판(401)의 표면 하부에 형성된 소오스/드레인(416a)으로 구성되며, 상기 게이트유전체가 제1산화막(410)과, 전하 트랩층인 질화막(411), 및 제2산화막(413a)이 적층되어 구성된다.
또한, 본 발명의 제1실시예에서 로직용 PMOS 트랜지스터는 기판(401) 내에 형성된 n형 웰(405), n형 웰(405)의 기판 상에 게이트유전체(413b)를 개재하여 형성된 게이트전극(414b), 게이트전극(414b) 상부에 형성된 게이트 상부 절연막(415), 게이트전극(414b) 하부의 n형 웰(405) 내의 채널영역에 형성된 채널이온주입 영역(408), 및 게이트전극(414b) 양측면의 기판(401)의 표면 하부에 형성된 소오스/드레인(416b)으로 구성되며, 상기 게이트유전체가 산화막(413b)만으로 구성된다.
또한, 본 발명의 제1실시예에서 로직용 NMOS 트랜지스터는 기판(401) 내에 형성된 p형 웰(406), p형 웰(406)의 기판 상에 게이트유전체(413c)를 개재하여 형성된 게이트전극(414c), 게이트전극(414c) 상부에 형성된 게이트 상부 절연막(415), 게이트전극(414c) 하부의 p형 웰(406) 내의 채널영역에 형성된 채널이온주입 영역(409), 및 게이트전극(414c) 양측면의 기판(401)의 표면 하부에 형성된 소오스/드레인(416c)으로 구성되며, 상기 게이트유전체가 산화막(413c)만으로 구성된다.
도 4b를 참조하면, 본 발명의 제2실시예에서 셀 트랜지스터는 기판(401) 내에 형성된 심층 n형 웰(403)과 심층 n형 웰(403) 내에 정의된 p형 웰(404), p형 웰(404)의 기판 상에 게이트유전체(410a, 411a, 413a)를 개재하여 형성된 게이트전극(414a), 게이트전극(414a) 상부에 형성된 게이트 상부 절연막(415), 게이트전극(414a) 하부의 P형 웰(404) 내의 채널영역에 형성된 채널이온주입 영역(407), 및 게이트전극(414a) 양측면의 기판(401)의 표면 하부에 형성된 소오스/드레인(416a)으로 구성되며, 상기 게이트유전체가 제1산화막(410a)과, 전하 트랩층인 질화막(411a), 및 제2산화막(413a)이 적층되어 구성된다.
또한, 본 발명의 제2실시예에서 로직용 PMOS 트랜지스터는 기판(401) 내에 형성된 n형 웰(405), n형 웰(405)의 기판 상에 게이트유전체(410b, 411b, 413b)를 개재하여 형성된 게이트전극(414b), 게이트전극(414b) 상부에 형성된 게이트 상부 절연막(415), 게이트전극(414b) 하부의 n형 웰(405) 내의 채널영역에 형성된 채널이온주입 영역(408), 및 게이트전극(414b) 양측면의 기판(401)의 표면 하부에 형성된 소오스/드레인(416b)으로 구성되며, 상기 게이트유전체가 제1산화막(410b)과, 질화막(411b), 및 제2산화막(413b)이 적층되어 구성된다.
또한, 본 발명의 제2실시예에서 로직용 NMOS 트랜지스터는 기판(401) 내에 형성된 p형 웰(406), p형 웰(406)의 기판 상에 게이트유전체(413c)를 개재하여 형성된 게이트전극(414c), 게이트전극(414c) 하부의 p형 웰(406) 내의 채널영역에 형성된 채널이온주입 영역(409), 및 게이트전극(414c) 양측면의 기판(401)의 표면 하부에 형성된 소오스/드레인(416c)으로 구성되며, 상기 게이트유전체가 산화막(413c)만으로 구성된다.
본 발명의 제2실시예에서 셀 트랜지스터의 게이트유전체(410a, 411a, 413a)의 유효산화막의 두께가 로직용 PMOS 트랜지스터의 게이트유전체(410b, 411b, 413b) 및 로직용 NMOS 트랜지스터의 게이트유전체(413c)의 유효산화막의 두께에 비해 동일하거나 더 두꺼운 것이 바람직하다. 또한, 셀 트랜지스터의 게이트유전체중에서 질화막(411b)은 전하 트랩층으로, 전하 트랩이 가능한 산화질화막, 알루미늄 산화막 또는 하프늄산화막으로 대체될 수 있다.
도 5a 내지 도 5d는 도 4a에 도시된 DRAM의 제조 공정 단면도이다.
도 5a를 참조하면, 통상의 방법으로 소자분리막(502), 심층 n형 웰(503), 셀 영역의 p형 웰(504), 로직 영역의 n형 웰(505) 및 p형 웰(506)을 각각 형성하고, p형 웰(504, 506)에는 p형 불순물을 이온주입하고, n형 웰(505)에는 n형 불순물을 이온주입하여 각 트랜지스터의 채널이온주입 영역(507, 508, 509)을 형성한다.
이어서, 게이트유전체를 형성하는 바, 먼저, 실리콘기판(501) 표면 위에 하부 게이트유전체용 제1산화막(510)을 성장하고, 전하 트랩을 갖는 질화막, 산화질화막, 알루미나(Al2O3) 및 하프늄산화막(HfO2)과 같은 중간 게이트유전체(511)를 형성한다. 산화질화막은 제1산화막(510) 상에 N2O 또는 NO 처리를 실시하는 것에 의해 형성할 수 있다. 이어서, 중간 게이트유전체(511) 위에 버퍼(buffer)산화막(512)을 형성한다.
계속해서, 도 5b를 참조하면 감광막을 도포하고 마스크를 사용하여 셀 영역만 감광막이 남아있도록 패터닝 후, 노출된 로직 영역의 버퍼산화막(512)과 중간 게이트유전체(511)막 식각한 후, 감광막을 제거하고 노출된 로직 영역의 하부 게이트유전체용 제1산화막(510)을 식각한다. 하부 게이트유전체용 제1산화막(510)의 식각시에 셀 영역의 버퍼산화막(512)은 모두 식각되거나 일부 두께 잔류 된다. 여기서의 식각 공정을 건식 또는/및 습식 식각을 이용할 수 있다.
이어서, 도 5c와 같이 로직 영역의 노출된 기판(501) 표면 및 셀 영역의 중간 게이트유전체(511) 상에 상부 게이트유전체용 제2산화막(513)을 형성한다. 이때, 제2산화막은 열 산화 공정에 의해 형성하는 것이 바람직한 바, 열산화막의 형성시 질화막(게이트유전체가 질화막인 경우) 표면에 성장되는 산화막의 두께가 실리콘 표면에 성장되는 산화막의 두께보다 상대적으로 얇게 되므로, 셀 영역의 게이트유전체(510, 511, 513)의 유효산화막의 두께가 로직 영역의 제2산화막(513) 두께에 비해 동일하거나 더 두껍게 되도록 버퍼산화막(512)의 잔류 두께 및 제2산화막(513)의 성장 두께 등을 제어하는 것이 바람직하다.
즉, 셀 영역의 상기 버퍼산화막을 식각할 때 그 잔류 두께를 제어하여, 셀 트랜지스터는 제1산화막과 전하 트랩을 갖는 유전체와 상기 버퍼산화막 및 상기 제2산화막으로 게이트유전체가 구성되거나 또는 상기 제1산화막과 상기 전하 트랩을 갖는 유전체와 상기 제2산화막으로 게이트유전체가 구성되고, 상기 로직용 트랜지스터는 상기 제2산화막으로 게이트유전체가 형성되도록 할 수 있다.
그리고, 도 5d와 같이 통상의 방법과 같이 제2산화막(513) 상에 게이트층(514) 및 게이트 상부 절연막(515)을 증착하고 게이트 마스크 및 식각으로 패터닝한다.
이후, 소오스 및 드레인 영역의 형성을 포함한 통상의 DRAM 제조 공정을 진행한다.
한편, 도 4b에 도시된 DRAM의 제조 공정은 도 5a 내지 도 5d와 동일한 순서로 진행하되, 도 5b에서 설명한 버퍼산화막 및 중간 게이트유전체의 식각시에 로직 영역의 PMOS 트랜지스터 부분에도 마스킹을 수행하는 것에 의해 가능하다.
그리고, 셀 NMOS 트랜지스터, 로직 PMOS트랜지스터 및 로직 NMOS트랜지스터의 각 영역에서 버퍼산화막 식각시 완전히 제거하거나 또는 그 잔류 두께를 제어하는 것에 의해, 상기 셀 NMOS 트랜지스터 및 상기 로직용 PMOS 트랜지스터의 게이트유전체의 유효산화막의 두께가 상기 로직용 NMOS 트랜지스터의 게이트유전체의 두께에 비해 동일하거나 더 두껍게 형성되도록 할 수 있고, 또는 상기 로직용 PMOS 트랜지스터의 게이트유전체의 유효산화막의 두께와 상기 로직용 NMOS 트랜지스터의 게이트유전체의 두께는 상호 동일하고, 이들에 비해 상기 셀 NMOS 트랜지스터의 게이트유전체의 유효산화막의 두께가 더 두껍게 형성되도록 할 수 있다.
즉, 로직 PMOS 트랜지스터가 형성되는 영역 및 셀 영역의 상기 버퍼산화막을 식각하는 단계에서 버퍼산화막의 식각 두께를 제어하여, 상기 셀 NMOS 트랜지스터와 상기 로직 PMOS 트랜지스터는 상기 제1산화막과 상기 전하 트랩을 갖는 유전체와 상기 잔류 버퍼산화막 및 상기 제2산화막으로 게이트유전체가 구성되거나 또는 상기 제1산화막과 상기 전하 트랩을 갖는 유전체와 상기 제2산화막으로 게이트유전체가 구성되고, 상기 로직 NMOS 트랜지스터는 상기 제2산화막으로 게이트유전체가 형성되게 할수 있다. 한편, 셀 NMOS 트랜지스터는 상기 제1산화막과 상기 전하 트랩을 갖는 유전체와 상기 잔류 버퍼산화막 및 상기 제2산화막으로 게이트유전체가 구성되고, 상기 로직 PMOS 트랜지스터는 상기 제1산화막과 상기 전하 트랩을 갖는 유전체와 상기 제2산화막으로 게이트유전체가 구성되고, 상기 로직 NMOS 트랜지스터는 상기 제2산화막으로 게이트유전체가 형성되게 할 수 있다.
이상에서 설명한 바와 같이 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
　　　　
본 발명의 DRAM 셀 트랜지스터는 전하 트랩을 갖는 질화막과 같은 유전체를 사용하는 것에 의해 문턱전압 값을 조절할 수 있기때문에, 디자인 룰이 100nm 이하로 감소되더라도 채널이온주입 영역의 도핑 농도를 상대적으로 낮추어 접합누설전류 및 리프레쉬 특성을 개선하면서도 원하는 문턱전압 값과 펀치쓰루 특성을 얻을 수 있다.

Claims (33)

  1. 제1도전형의 기판;
    상기 기판 상에 형성된 전하 트랩을 갖는 게이트유전체;
    상기 게이트유전체 상에 형성된 게이트;
    상기 게이트 상에 형성된 게이트 상부 절연막;
    상기 게이트 측면의 상기 기판내에 형성된 제2도전형의 소오스/드레인; 및
    상기 게이트 하부의 상기 기판 내에 형성된 제1도전형의 채널이온주입 영역
    을 포함하는 휘발성 메모리 셀 트랜지스터.
  2. 제1항에 있어서,
    상기 게이트유전체는,
    상기 기판에 상에 형성된 하부 게이트유전체;
    상기 하부 게이트유전체 상에 형성되어 전하 트랩을 위한 중간 게이트유전체;
    상기 중간 게이트유전체 상에 형성된 상부 게이트유전체로 구성된 것을 특징으로 하는 휘발성 메모리 셀 트랜지스터.
  3. 제2항에 있어서,
    상기 중간 게이트유전체는 문턱전압 값을 증가시키기 위하여 전자가 주입된 것을 특징으로 하는 휘발성 메모리 셀 트랜지스터.
  4. 제2항에 있어서,
    상기 중간 게이트유전체는 문턱전압 값을 감소시키기 위하여 정공이 주입된 것을 특징으로 하는 휘발성 메모리 셀 트랜지스터.
  5. 제2항에 있어서,
    상기 하부 게이트유전체 및 상부 게이트유전체는 각각 산화막이며, 상기 중간 게이트유전체는 질화막인 것을 특징으로 하는 휘발성 메모리 셀 트랜지스터.
  6. 제2항에 있어서,
    상기 하부 게이트유전체 및 상부 게이트유전체는 각각 산화막이며, 상기 중간 게이트유전체는 산화질화막 또는 알루미늄산화막 또는 하프늄산화막인 것을 특징으로 하는 휘발성 메모리 셀 트랜지스터.
  7. 메모리 셀을 위한 트랜지스터와 로직용 트랜지스터를 구비하는 휘발성 메모리에 있어서,
    상기 셀 트랜지스터는 자신의 게이트유전체로서 순서적으로 적층된 하부 게이트유전체, 전하 트랩을 위한 중간 게이트유전체, 및 상부 게이트유전체를 포함하고,
    상기 로직용 트랜지스터는 자신의 게이트유전체로서 단일층의 산화막으로 구성되는 것을 특징으로 하는 휘발성 메모리.
  8. 제7항에 있어서,
    상기 셀 트랜지스터의 게이트유전체의 유효산화막의 두께가 상기 로직용 트랜지스터의 게이트유전체의 유효산화막의 두께에 비해 동일하거나 더 두꺼운 것을 특징으로 하는 휘발성 메모리.
  9. 제7항에 있어서,
    상기 셀 트랜지스터의 중간 게이트유전체는 문턱전압 값을 증가시키기 위하여 전자가 주입된 것을 특징으로 하는 휘발성 메모리.
  10. 제7항에 있어서,
    상기 셀 트랜지스터의 중간 게이트유전체는 문턱전압 값을 감소시키기 위하여 정공이 주입된 것을 특징으로 하는 휘발성 메모리.
  11. 제7항에 있어서,
    상기 셀 트랜지스터의 하부 게이트유전체 및 상부 게이트유전체는 각각 산화막이며, 상기 중간 게이트유전체는 질화막인 것을 특징으로 하는 휘발성 메모리.
  12. 제7항에 있어서,
    상기 셀 트랜지스터의 하부 게이트유전체 및 상부 게이트유전체는 각각 산화막이며, 상기 중간 게이트유전체는 산화질화막 또는 알루미늄산화막 또는 하프늄산화막인 것을 특징으로 하는 휘발성 메모리.
  13. 메모리 셀을 위한 NMOS 트랜지스터와 로직용 NMOS 트랜지스터 및 PMOS 트랜지스터를 구비하는 휘발성 메모리에 있어서,
    상기 셀 NMOS 트랜지스터 및 상기 로직용 PMOS 트랜지스터는 각각 자신의 게 이트유전체로서 순서적으로 적층된 하부 게이트유전체, 전하 트랩을 위한 중간 게이트유전체, 및 상부 게이트유전체를 포함하고,
    상기 로직용 NMOS 트랜지스터는 자신의 게이트유전체로서 단일층의 산화막으로 구성되는 것을 특징으로 하는 휘발성 메모리.
  14. 제13항에 있어서,
    상기 셀 NMOS 트랜지스터 및 상기 로직용 PMOS 트랜지스터의 게이트유전체의 유효산화막의 두께가 상기 로직용 NMOS 트랜지스터의 게이트유전체의 두께에 비해 동일하거나 더 두꺼운 것을 특징으로 하는 휘발성 메모리.
  15. 제13항에 있어서,
    상기 로직용 PMOS 트랜지스터의 게이트유전체의 유효산화막의 두께와 상기 로직용 NMOS 트랜지스터의 게이트유전체의 두께는 상호 동일하고, 이들에 비해 상기 셀 NMOS 트랜지스터의 게이트유전체의 유효산화막의 두께가 더 두꺼운 것을 특징으로 하는 휘발성 메모리.
  16. 제13항에 있어서,
    상기 셀 NMOS 트랜지스터 및 상기 로직용 PMOS 트랜지스터의 각 중간 게이트유전체는 문턱전압 값을 증가시키기 위하여 전자가 주입된 것을 특징으로 하는 휘발성 메모리.
  17. 제13항에 있어서,
    상기 셀 NMOS 트랜지스터 및 상기 로직용 PMOS 트랜지스터의 각 중간 게이트유전체는 문턱전압 값을 감소시키기 위하여 정공이 주입된 것을 특징으로 하는 휘발성 메모리.
  18. 제13항에 있어서,
    상기 셀 NMOS 트랜지스터 및 상기 로직용 PMOS 트랜지스터의 각 하부 게이트유전체 및 상부 게이트유전체는 산화막이며, 상기 셀 NMOS 트랜지스터 및 상기 로직용 PMOS 트랜지스터의 각 중간 게이트유전체는 질화막인 것을 특징으로 하는 휘발성 메모리.
  19. 제13항에 있어서,
    상기 셀 NMOS 트랜지스터 및 상기 로직용 PMOS 트랜지스터의 각 하부 게이트 유전체 및 상부 게이트유전체는 각각 산화막이며, 상기 셀 NMOS 트랜지스터 및 상기 로직용 PMOS 트랜지스터의 각 중간 게이트유전체는 산화질화막 또는 알루미늄산화막 또는 하프늄산화막인 것을 특징으로 하는 휘발성 메모리.
  20. 제1도전형의 기판과, 상기 기판 상에 형성된 전하 트랩을 갖는 게이트유전체와, 상기 게이트유전체 상에 형성된 게이트와, 상기 게이트 상에 형성된 게이트 상부 절연막과, 상기 게이트 측면의 상기 기판내에 형성된 제2도전형의 소오스/드레인, 및 상기 게이트 하부의 상기 기판 내에 형성된 제1도전형의 채널이온주입 영역을 포함하는 메모리 셀 트랜지스터; 및
    상기 메모리 셀 트랜지스터의 상기 기판, 게이트, 소오스 및 드레인에 각각 소정의 전압을 인가하여 상기 게이트유전체에 전하를 주입하는 것에 의해 상기 메모리 셀 트랜지스터의 문턱전압을 조절하는 전압발생수단을 포함하는 휘발성 메모리.
  21. 제20항에 있어서,
    상기 게이트유전체는,
    상기 기판에 상에 형성된 하부 게이트유전체;
    상기 하부 게이트유전체 상에 형성되어 전하 트랩을 위한 중간 게이트유전 체; 및
    상기 중간 게이트유전체 상에 형성된 상부 게이트유전체로 구성된 것을 특징으로 하는 휘발성 메모리.
  22. 제21항에 있어서,
    상기 전압발생수단은 상기 중간 게이트유전체에 전자를 주입하여 상기 셀 트랜지스터의 문턱전압 값을 증가시키는 것을 특징으로 하는 휘발성 메모리.
  23. 제21항에 있어서,
    상기 전압발생수단은 상기 중간 게이트유전체에 정공을 주입하여 상기 셀 트랜지스터의 문턱전압 값을 감소시키는 것을 특징으로 하는 휘발성 메모리.
  24. 제21항에 있어서,
    상기 하부 게이트유전체 및 상부 게이트유전체는 각각 산화막이며, 상기 중간 게이트유전체는 질화막인 것을 특징으로 하는 휘발성 메모리.
  25. 제21항에 있어서,
    상기 하부 게이트유전체 및 상부 게이트유전체는 각각 산화막이며, 상기 중간 게이트유전체는 산화질화막 또는 알루미늄산화막 또는 하프늄산화막인 것을 특징으로 하는 휘발성 메모리.
    　　　
  26. 셀 트랜지스터가 형성되는 셀 영역과 주변회로용 트랜지스터가 형성되는 로직 영역을 갖는 휘발성 메모리의 게이트유전체 형성 방법에 있어서,
    기판상에 제1산화막, 전하 트랩을 갖는 유전체 및 버퍼산화막을 형성하는 단계;
    상기 로직 영역의 상기 버퍼산화막 및 상기 전하트랩을 갖는 유전체를 선택적으로 식각하는 단계;
    상기 로직 영역의 드러난 제1산화막을 식각하면서 동시에 상기 셀 영역의 상기 버퍼산화막을 식각하는 단계; 및
    상기 로직 영역 및 상기 셀 영역에 제2산화막을 형성하는 단계
    를 포함하는 휘발성 메모리의 게이트유전체 형성 방법.
  27. 제26항에 있어서,
    상기 셀 영역의 상기 버퍼산화막을 식각할 때 그 잔류 두께를 제어하여,
    상기 셀 트랜지스터는 상기 제1산화막과 상기 전하 트랩을 갖는 유전체와 상기 버퍼산화막 및 상기 제2산화막으로 게이트유전체가 구성되거나 또는 상기 제1산화막과 상기 전하 트랩을 갖는 유전체와 상기 제2산화막으로 게이트유전체가 구성되고,
    상기 로직용 트랜지스터는 상기 제2산화막으로 게이트유전체가 형성되는 것을 특징으로 하는 휘발성 메모리의 게이트유전체 형성 방법.
  28. 제26항에 있어서,
    상기 전하 트랩을 갖는 유전체는 질화막, 질화산화막, 알루미늄산화막 및 하프늄산화막 그룹으로부터 선택된 어느 하나인 것을 특징으로 하는 휘발성 메모리의 게이트유전체 형성 방법.
  29. 메모리 셀 NMOS 트랜지스터가 형성되는 셀 영역과 주변회로용 NMOS 및 PMOS 트랜지스터가 형성되는 로직 영역을 갖는 휘발성 메모리 제조 방법에 있어서,
    기판상에 제1산화막, 전하 트랩을 갖는 유전체 및 버퍼산화막을 형성하는 단계;
    상기 로직 NMOS 트랜지스터가 형성되는 영역의 상기 버퍼산화막 및 상기 전하트랩을 갖는 유전체를 선택적으로 식각하는 단계;
    상기 로직 NMOS 트랜지스터가 형성되는 영역의 드러난 상기 제1산화막을 완전히 제거하면서 동시에 상기 로직 PMOS 트랜지스터가 형성되는 영역 및 상기 셀 영역의 상기 버퍼산화막을 식각하는 단계; 및
    상기 로직 영역 및 상기 셀 영역에 제2산화막을 형성하는 단계
    를 포함하는 휘발성 메모리의 게이트 유전체 형성 방법.
  30. 제29항에 있어서,
    상기 로직 PMOS 트랜지스터가 형성되는 영역 및 상기 셀 영역의 상기 버퍼산화막을 식각하는 단계에서, 상기 버퍼산화막의 식각 두께를 제어하여,
    상기 셀 NMOS 트랜지스터와 상기 로직 PMOS 트랜지스터는 각각 상기 제1산화막과 상기 전하 트랩을 갖는 유전체와 상기 잔류 버퍼산화막 및 상기 제2산화막으로 게이트유전체가 구성되거나 또는 상기 제1산화막과 상기 전하 트랩을 갖는 유전체와 상기 제2산화막으로 게이트유전체가 구성되고, 상기 로직 NMOS 트랜지스터는 상기 제2산화막으로 게이트유전체가 형성되는 것을 특징으로 하는 휘발성 메모리의 게이트유전체 형성 방법.
    　
  31. 메모리 셀 NMOS 트랜지스터가 형성되는 셀 영역과 주변회로용 NMOS 및 PMOS 트랜지스터가 형성되는 로직 영역을 갖는 휘발성 메모리 제조 방법에 있어서,
    기판상에 제1산화막, 전하 트랩을 갖는 유전체 및 버퍼산화막을 형성하는 단계;
    상기 로직 NMOS 트랜지스터가 형성되는 영역의 상기 버퍼산화막 및 상기 전하트랩을 갖는 유전체를 선택적으로 식각하는 단계;
    상기 로직 PMOS 트랜지스터가 형성되는 영역의 상기 버퍼산화막을 선택적으로 일부분만 식각하여 버퍼산화막의 두께를 감소시키는 단계;
    상기 로직 NMOS 트랜지스터가 형성되는 영역의 드러난 상기 제1산화막을 완전히 제거하면서 동시에 상기 로직 PMOS 트랜지스터가 형성되는 영역의 버퍼산화막을 완전히 제거하고 동시에 상기 셀 영역의 상기 버퍼산화막을 일부분만 식각하여 버퍼산화막의 두께를 감소시키는 단계; 및
    상기 로직 영역 및 상기 셀 영역에 제2산화막을 형성하는 단계
    를 포함하는 휘발성 메모리의 게이트 유전체 형성 방법.
  32. 제31항에 있어서,
    상기 로직 PMOS 트랜지스터가 형성되는 영역 및 상기 셀 영역의 상기 버퍼산화막을 식각하는 단계에서, 상기 버퍼산화막의 식각 두께를 제어하여,
    상기 셀 NMOS 트랜지스터는 상기 제1산화막과 상기 전하 트랩을 갖는 유전체와 상기 잔류 버퍼산화막 및 상기 제2산화막으로 게이트유전체가 구성되고, 상기 로직 PMOS 트랜지스터는 상기 제1산화막과 상기 전하 트랩을 갖는 유전체와 상기 제2산화막으로 게이트유전체가 구성되고, 상기 로직 NMOS 트랜지스터는 상기 제2산화막으로 게이트유전체가 형성되는 것을 특징으로 하는 휘발성 메모리의 게이트유전체 형성 방법.
  33. 제29항 내지 제32항 중 어느 한 항에 있어서,
    상기 전하 트랩을 갖는 유전체는 질화막, 질화산화막, 알루미늄산화막 및 하프늄산화막 그룹으로부터 선택된 어느 하나인 것을 특징으로 하는 휘발성 메모리의 게이트 유전체 형성 방법.
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