KR100583969B1 - 부분 소노스 게이트 구조를 갖는 비휘발성 메모리소자의제조방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 71
- 239000000758 substrate Substances 0.000 claims abstract description 129
- 239000004065 semiconductor Substances 0.000 claims abstract description 128
- 230000005055 memory storage Effects 0.000 claims abstract description 47
- 238000004519 manufacturing process Methods 0.000 claims abstract description 42
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 38
- 239000010703 silicon Substances 0.000 claims abstract description 38
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 37
- 239000003963 antioxidant agent Substances 0.000 claims abstract description 26
- 230000003078 antioxidant effect Effects 0.000 claims abstract description 26
- 230000003647 oxidation Effects 0.000 claims abstract description 24
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 24
- 230000003064 anti-oxidating effect Effects 0.000 claims description 30
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 27
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 27
- 238000005229 chemical vapour deposition Methods 0.000 claims description 25
- 238000003860 storage Methods 0.000 claims description 17
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 10
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 10
- PZNSFCLAULLKQX-UHFFFAOYSA-N Boron nitride Chemical compound N#B PZNSFCLAULLKQX-UHFFFAOYSA-N 0.000 claims description 8
- 238000000059 patterning Methods 0.000 claims description 7
- 229910052582 BN Inorganic materials 0.000 claims description 6
- 238000009413 insulation Methods 0.000 claims description 4
- 239000010408 film Substances 0.000 description 193
- 230000015654 memory Effects 0.000 description 9
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 8
- 229910000449 hafnium oxide Inorganic materials 0.000 description 7
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- 238000005530 etching Methods 0.000 description 6
- 150000004767 nitrides Chemical class 0.000 description 6
- 230000002093 peripheral effect Effects 0.000 description 5
- 238000000231 atomic layer deposition Methods 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000004140 cleaning Methods 0.000 description 3
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 3
- 230000005641 tunneling Effects 0.000 description 3
- 230000007547 defect Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 230000014759 maintenance of location Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 229910052735 hafnium Inorganic materials 0.000 description 1
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 1
- 238000010295 mobile communication Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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- H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
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- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/954—Making oxide-nitride-oxide device
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- Computer Hardware Design (AREA)
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Abstract
부분 소노스 게이트 구조를 갖는 비휘발성 메모리소자의 제조방법을 제공한다. 상기 비휘발성 메모리소자의 제조 방법들은 셀 트랜지스터 영역, 고 전압 트랜지스터 영역, 중 전압 트랜지스터 영역 및 저 전압 트랜지스터 영역을 갖는 반도체기판을 준비하고, 상기 셀 트랜지스터 영역 내의 반도체기판 상에 셀 게이트 절연 영역을 한정하는 적어도 하나의 기억저장 패턴을 형성하는 것을 구비한다. 상기 셀 게이트 절연 영역 내의 반도체기판 상에 산화방지막을 형성한다. 상기 산화방지막은 열 산화 방법에 의한 실리콘산질화막으로 형성할 수 있다. 상기 고 전압 트랜지스터 영역 내의 반도체기판 상에 하부 게이트절연막을 형성한다. 상기 기억저장 패턴, 상기 산화방지막 및 상기 하부 게이트절연막 상에 콘포말 한 상부 절연막을 형성한다. 상기 중 전압 트랜지스터 영역 내의 반도체기판 상에 상기 상부 절연막 및 상기 하부 게이트절연막을 합친 두께보다 얇은 중 전압 게이트절연막을 형성하고, 상기 저 전압 트랜지스터 영역 내의 반도체기판 상에 상기 중 전압 게이트절연막 두께보다 얇은 저 전압 게이트절연막을 형성한다.
Description
도 1 내지 도 11은 본 발명의 실시 예들에 따른 비휘발성 메모리소자의 제조 방법들을 설명하기 위한 제조단계별 공정 단면도들이다.
도 12는 본 발명의 실시 예들에 따른 1-비트(bit) 동작의 부분 소노스 게이트 구조를 갖는 비휘발성 메모리소자의 제조 방법들을 설명하기 위한 단면도이다.
도 13 및 도 14는 본 발명의 다른 실시 예들에 따른 부분 소노스 게이트 구조를 갖는 비휘발성 메모리소자의 제조 방법들을 설명하기 위한 단면도들이다.
본 발명은 비휘발성 메모리 소자의 제조방법에 관한 것으로, 특히 부분 소노스 게이트 구조를 갖는 비휘발성 메모리소자의 제조방법에 관한 것이다.
반도체 메모리 소자는 데이터 저장 방식에 따라 휘발성 메모리 소자와 비휘발성 메모리 소자로 분류된다. 상기 휘발성 메모리 소자는 전원 공급이 차단되면 저장된 데이터를 잃어버리는 반면, 상기 비휘발성 메모리 소자는 전원이 공급되지 않는 상태에서도 데이터를 유지할 수 있는 특징을 갖는다. 따라서, 상기 비휘발성 메모리 소자, 예를 들면 플래시 메모리 소자는 이동통신 단말기 또는 메모리 카드 등에 널리 사용되고 있다.
상기 비휘발성 메모리 소자를 구현하는 기술은 단위 셀을 구성하는 기억저장 층의 종류에 따라 부유 게이트 형(floating gate type)과 전하트랩 형(charge trap type)으로 분류된다. 종래의 상기 비휘발성 메모리 소자 시장은 상기 부유 게이트 형이 주류를 이루어 왔다. 그러나 이러한 상기 부유 게이트 형 메모리 소자는 전하가 다결정실리콘에 저장되기 때문에 터널링 산화막의 작은 결함에도 영향을 받아 기억유지 특성에 문제를 야기 시키는 단점을 가지고 있다. 이에 비하여, 기억저장 층으로 질화막을 사용하는 상기 전하트랩 형 메모리 소자인 소노스(silicon - oxide - nitride - oxide - silicon; SONOS) 소자가 최근 발표된바 있다. 상기 소노스(SONOS) 소자는, 내부에 채널영역이 형성되는 실리콘 층, 터널링(tunneling) 층을 형성하는 산화막, 전하트랩(charge trapping) 층으로 사용되는 질화막, 차폐(blocking) 층으로 사용되는 산화막 및 제어 게이트 전극으로 사용되는 폴리실리콘막을 포함하는 구조로 이루어질 수 있다. 상기 질화막은 비도전 막이므로 저장된 전하의 이동이 자유롭지 못하다. 따라서 터널링 산화막의 결함에 대한 영향을 적게 받으므로 기억유지 특성이 우수하다. 최근에는 상기 전하트랩 층으로 사용되는 질화막이 상기 제어 게이트 전극의 일부와만 중첩되는 부분 소노스 (local SONOS) 게이트 구조가 제안된 바 있다. 상기 부분 소노스 게이트 구조를 갖는 비휘발성 메모리소자는, 상기 전하트랩 층과 상기 제어 게이트 전극의 중첩 길이를 조절함으로써, 향상된 동작특성을 나타낸다는 사실이 이미 알려져 있다.
상기 전하트랩 형 메모리 소자인 소노스 소자의 제조방법이 미국특허 제6,664,155 B2호에"메모리 영역 및 로직 회로 영역을 구비하는 반도체 소자의 제조방법(Method of manufacturing semiconductor device with memory area and logic circuit area)"이라는 제목으로 카수야(Kasuya)에 의해 개시된 바 있다.
카수야에 따르면, 메모리 영역 및 로직 회로 영역을 구비하는 반도체기판의 전면상에 게이트절연막 및 제 1 도전층을 차례로 적층한다. 또한, 상기 제 1 도전층 상에 정지막(stopper layer)을 형성한다. 상기 정지막 및 상기 제 1 도전층을 패터닝하여 상기 메모리 영역 상에 워드 게이트(word gate)를 형성한다. 이어서, 상기 워드 게이트 측벽들 상에 오엔오(ONO)막 및 제어 게이트(control gate) 를 형성한다. 다음, 상기 정지막 및 상기 제 1 도전층을 다시 패터닝하여 상기 로직 회로 영역에 게이트 전극을 형성한다.
일반적으로, 상기 소노스 소자는 셀 영역과 주변회로 영역을 포함하여 구성된다. 여기서, 상기 셀 영역은 상기 메모리 영역과 실질적으로 같은 의미이고, 상기 주변회로 영역은 상기 로직 회로 영역과 같은 의미로 사용된다. 상기 주변회로 영역 내에는 저 전압 트랜지스터들, 중 전압 트랜지스터들 및 고 전압 트랜지스터들을 포함하고, 상기 셀 영역 내에는 셀 트랜지스터들 및 선택 트랜지스터들을 포함한다. 또한, 상기 셀 트랜지스터에는 저 전압 또는 고 전압이 구동 상태에 따라 인가된다.
그러나, 상기 종래기술에 의하면 셀 영역 및 주변회로 영역에 형성되는 게이트 절연막은 같은 두께를 가진다. 즉, 셀 게이트 절연막과 고 전압 게이트 절연막 이 같은 두께로 형성된다. 상기 셀 게이트 절연막 및 상기 고 전압 게이트 절연막이 모두 얇은 두께를 갖는 경우, 상기 고 전압 트랜지스터들은 스트레스에 의한 불량을 유발한다. 이와 반대로, 상기 셀 게이트 절연막 및 상기 고 전압 게이트 절연막이 모두 두꺼운 경우, 상기 셀 트랜지스터의 온 셀(on-cell) 전류가 저하되는 문제가 발생한다. 따라서, 상기 게이트 절연막들은 각 트랜지스터의 특성에 따라 서로 다른 두께로 형성하여야 한다.
이에 더하여, 상기 부분 소노스 게이트 구조를 갖는 비휘발성 메모리소자의 셀 트랜지스터는 채널영역과 제어 게이트 전극 사이에 기억저장 패턴과 셀 게이트절연막이 동시에 개재된다. 즉, 상기 셀 트랜지스터는 상기 채널영역, 상기 채널영역 상에 평면적으로 배치되고 적어도 일 측벽을 서로 접하는 상기 기억저장 패턴 과 상기 셀 게이트절연막, 및 상기 기억저장 패턴 과 상기 셀 게이트절연막을 한꺼번에 덮는 상기 제어 게이트 전극을 포함한다. 여기서, 상기 셀 게이트절연막이 두꺼운 경우, 상기 셀 트랜지스터의 온 셀(on-cell) 전류가 저하되는 문제가 발생한다. 그러므로, 상기 셀 게이트 절연막, 상기 고 전압 트랜지스터 내의 고 전압 게이트절연막, 상기 중 전압 트랜지스터 내의 중 전압 게이트절연막 및 상기 저 전압 트랜지스터 내의 저 전압 게이트 절연막을 서로 다른 두께로 형성하여야 한다.
결론적으로, 부분 소노스 게이트 구조를 갖는 셀 트랜지스터를 채택하는 비휘발성 메모리소자에 있어서, 상기 셀 게이트절연막의 두께를 얇게 형성하면서, 서로 다른 두께를 가지는 상기 게이트절연막들을 동일한 반도체기판 내에 형성하는 기술이 필요하다.
본 발명이 이루고자 하는 기술적 과제는 부분 소노스 게이트 구조를 갖는 비휘발성 메모리소자에 있어서, 셀 게이트절연막, 상기 셀 게이트절연막 보다 두꺼운 고 전압 게이트절연막 및 상기 고 전압 게이트절연막 보다 얇은 저 전압 게이트절연막을 동일한 반도체기판 내에 형성하는 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은, 부분 소노스 게이트 구조를 갖는 비휘발성 메모리소자의 제조방법을 제공한다. 상기 비휘발성 메모리소자의 제조 방법들은 셀 트랜지스터 영역, 고 전압 트랜지스터 영역 및 저 전압 트랜지스터 영역을 갖는 반도체기판을 준비하고, 상기 셀 트랜지스터 영역 내의 반도체기판 상에 셀 게이트 절연 영역을 한정하는 적어도 하나의 기억저장 패턴을 형성하는 것을 포함한다. 상기 셀 게이트 절연 영역, 상기 고 전압 트랜지스터 영역 및 상기 저 전압 트랜지스터 영역 내의 반도체기판 상에 산화방지막을 형성한다. 상기 산화방지막을 패터닝 하여 상기 고 전압 트랜지스터 영역 내의 반도체기판을 노출시킨다. 상기 고 전압 트랜지스터 영역 내의 반도체기판 상에 하부 게이트절연막을 형성한다. 상기 기억저장 패턴, 상기 산화방지막 및 상기 하부 게이트절연막을 갖는 반도체기판 전면 상에 콘포말 한 상부 절연막을 형성한다. 상기 상부 절연막 및 상기 산화방지막을 부분식각하여 상기 저 전압 트랜지스터 영역내의 반도체기판을 노출시킨다. 상기 저 전압 트랜지스터 영역 내의 반도체기판 상에 상기 상부 절연막 및 상기 하부 게이트절연막을 합친 두께보다 얇은 저 전압 게이트절연막을 형성한다.
상기 적어도 하나의 기억저장 패턴은 상기 셀 게이트 절연 영역에 의해 서로 이격 되는 제 1 기억저장 패턴 및 제 2 기억저장 패턴으로 형성할 수 있다. 여기서, 2-비트(bit) 동작이 가능한 부분 소노스 셀을 제조하려면, 상기와 같이 두개의 기억저장 패턴들을 상기 셀 트랜지스터 영역 내의 반도체기판 상에 형성한다. 반면, 1-비트(bit) 동작의 부분 소노스 셀을 제조하는 경우, 상기 셀 트랜지스터 영역 내의 반도체기판 상에 상기 제 1 및 제 2 기억저장 패턴들 중 선택된 하나만 형성한다.
상기 기억저장 패턴은 차례로 적층된 터널 절연막 패턴 및 전하트랩 패턴으로 형성할 수 있다. 상기 터널 절연막 패턴은 열 산화 방법에 의한 실리콘산화막 또는 실리콘산질화막(SiON)으로 형성할 수 있다. 다른 방법으로, 상기 터널 절연막 패턴은 화학기상증착(CVD) 방법 또는 원자층 증착 방법에 의한 고유전막(high-k dielectric layer), 예를 들면, 알루미늄산화막(AlO) 또는 하프늄산화막(HfO)으로 형성할 수도 있다. 상기 전하트랩 패턴은 화학기상증착(CVD) 방법에 의한 실리콘질화막(SiN) 또는 붕소질화막(BN)으로 형성할 수 있다. 다른 방법으로, 상기 전하트랩 패턴은 화학기상증착(CVD) 방법 또는 원자층 증착 방법에 의한 고유전막(high-k dielectric layer), 예를 들면, 알루미늄산화막(AlO) 또는 하프늄산화막(HfO)으로 형성할 수도 있다.
상기 산화방지막은 열 산화 방법에 의한 실리콘산질화막(SiON)으로 형성할 수 있다.
상기 하부 게이트절연막은 열 산화 방법에 의한 실리콘산화막으로 형성할 수 있다.
상기 상부 절연막은 화학기상증착 방법에 의한 실리콘산화막 또는 실리콘산질화막(SiON)으로 형성할 수 있다.
상기 저 전압 게이트절연막은 실리콘산화막 또는 실리콘산질화막(SiON)으로 형성할 수 있다.
상기 상부 절연막 및 상기 저 전압 게이트절연막을 갖는 반도체기판 전면 상에 도전막을 형성할 수 있다. 상기 도전막을 패터닝 하여 상기 셀 트랜지스터 영역 내에 제어 게이트 전극, 상기 고 전압 트랜지스터 영역 내에 고 전압 게이트 전극 및 상기 저 전압 트랜지스터 영역 내에 저 전압 게이트 전극을 형성할 수 있다.
상기 반도체기판과 상기 제어 게이트 전극 사이에 형성되고 차례로 적층된 상기 산화방지막 및 상기 상부 절연막은 셀 게이트절연막이 될 수 있으며, 상기 반도체기판과 상기 고 전압 게이트 전극 사이에 형성되고 차례로 적층된 상기 하부 게이트절연막 및 상기 상부 절연막은 고전압 게이트절연막이 될 수 있다. 상기 고전압 게이트절연막은 상기 셀 게이트절연막 보다 두껍게 형성할 수 있고, 상기 저 전압 게이트절연막은 상기 고전압 게이트절연막 보다 얇게 형성할 수 있다.
상기 반도체기판은 중 전압 트랜지스터 영역을 더 포함할 수 있다. 이 경우에, 상기 중 전압 트랜지스터 영역 내의 반도체기판 상에 중 전압 게이트절연막을 형성할 수 있다. 상기 중 전압 게이트절연막은 상기 고전압 게이트절연막보다 얇게 형성할 수 있고, 상기 저 전압 게이트절연막은 상기 중 전압 게이트절연막보다 얇게 형성할 수 있다.
상기 비휘발성 메모리소자의 다른 제조 방법들은 셀 트랜지스터 영역, 고 전압 트랜지스터영역 및 저 전압 트랜지스터 영역을 갖는 반도체기판을 준비하고, 상기 셀 트랜지스터 영역 내의 반도체기판 상에 셀 게이트 절연 영역을 한정하는 적어도 하나의 기억저장 패턴을 형성하는 것을 포함한다. 상기 셀 게이트 절연 영역, 상기 고 전압 트랜지스터 영역 및 상기 저 전압 트랜지스터 영역 내의 반도체기판 상에 하부 게이트절연막을 형성한다. 상기 하부 게이트절연막을 패터닝 하여 상기 셀 게이트 절연 영역 및 상기 저 전압 트랜지스터영역 내의 반도체기판을 노출시킨다. 상기 기억저장 패턴 및 상기 하부 게이트절연막을 갖는 반도체기판 전면 상에 콘포말 한 상부 절연막을 형성한다. 상기 상부 절연막을 부분식각하여 상기 저 전압 트랜지스터영역 내의 반도체기판을 노출시킨다. 상기 저 전압 트랜지스터 영역 내의 반도체기판 상에 상기 상부 절연막 및 상기 하부 게이트절연막을 합친 두께보다 얇은 저 전압 게이트절연막을 형성한다.
상기 콘포말 한 상부 절연막을 형성하기 전에, 상기 셀 게이트 절연 영역 내의 노출된 반도체기판 상에 산화방지막을 추가로 형성할 수 있다. 상기 산화방지막은 열 산화 방법에 의한 실리콘산질화막(SiON)으로 형성할 수 있다.
상기 하부 게이트절연막은 실리콘산화막 또는 실리콘산질화막(SiON)으로 형성할 수 있다.
상기 상부 절연막 및 상기 저 전압 게이트절연막을 갖는 반도체기판 전면 상에 도전막을 형성할 수 있다. 상기 도전막을 패터닝 하여 상기 셀 트랜지스터 영역 내에 제어 게이트 전극, 상기 고 전압 트랜지스터 영역 내에 고 전압 게이트 전극 및 상기 저 전압 트랜지스터 영역 내에 저 전압 게이트 전극을 형성할 수 있다.
상기 반도체기판과 상기 제어 게이트 전극 사이에 형성되고 차례로 적층된 상기 산화방지막 및 상기 상부 절연막은 셀 게이트절연막이 될 수 있으며, 상기 반도체기판과 상기 고 전압 게이트 전극 사이에 형성되고 차례로 적층된 상기 하부 게이트절연막 및 상기 상부 절연막은 고전압 게이트절연막이 될 수 있다. 상기 고전압 게이트절연막은 상기 셀 게이트절연막 보다 두껍게 형성할 수 있고, 상기 저 전압 게이트절연막은 상기 고전압 게이트절연막 보다 얇게 형성할 수 있다.
상기 비휘발성 메모리소자의 또 다른 제조 방법들은 셀 트랜지스터 영역, 고 전압 트랜지스터 영역 및 저 전압 트랜지스터 영역을 갖는 반도체기판을 준비하고, 상기 셀 트랜지스터 영역 내의 반도체기판 상에 셀 게이트 절연 영역을 한정하는 적어도 하나의 기억저장 패턴을 형성하는 것을 포함한다. 상기 셀 게이트 절연 영역, 상기 고 전압 트랜지스터 영역 및 상기 저 전압 트랜지스터 영역 내의 반도체기판 상에 하부 게이트절연막을 형성한다. 상기 하부 게이트절연막을 패터닝 하여 상기 셀 게이트 절연 영역 및 상기 저 전압 트랜지스터 영역 내의 반도체기판을 노출시킨다. 상기 노출된 반도체기판 상에 산화방지막을 형성한다. 상기 기억저장 패턴, 상기 하부 게이트절연막 및 상기 산화방지막을 갖는 반도체기판 전면 상에 콘포말 한 상부 절연막을 형성한다. 상기 상부 절연막 및 상기 산화방지막을 부분식각하여 상기 저 전압 트랜지스터 영역 내의 반도체기판을 노출시킨다. 상기 저 전압 트랜지스터 영역 내의 반도체기판 상에 상기 상부 절연막 및 상기 하부 게이트절연막을 합친 두께보다 얇은 저 전압 게이트절연막을 형성한다.
상기 산화방지막은 열 산화 방법에 의한 실리콘산질화막(SiON)으로 형성할 수 있다.
상기 하부 게이트절연막은 실리콘산화막 또는 실리콘산질화막(SiON)으로 형성할 수 있다.
상기 상부 절연막 및 상기 저 전압 게이트절연막을 갖는 반도체기판 전면 상에 도전막을 형성할 수 있다. 상기 도전막을 패터닝 하여 상기 셀 트랜지스터 영역 내에 제어 게이트 전극, 상기 고 전압 트랜지스터 영역 내에 고 전압 게이트 전극 및 상기 저 전압 트랜지스터 영역 내에 저 전압 게이트 전극을 형성할 수 있다.
상기 반도체기판과 상기 제어 게이트 전극 사이에 형성되고 차례로 적층된 상기 산화방지막 및 상기 상부 절연막은 셀 게이트절연막이 될 수 있으며, 상기 반도체기판과 상기 고 전압 게이트 전극 사이에 형성되고 차례로 적층된 상기 하부 게이트절연막 및 상기 상부 절연막은 고전압 게이트절연막이 될 수 있다. 상기 고전압 게이트절연막은 상기 셀 게이트절연막 보다 두껍게 형성할 수 있고, 상기 저 전압 게이트절연막은 상기 고전압 게이트절연막 보다 얇게 형성할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되어지는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당 업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성 요소들을 의미한다.
도 1 내지 도 11은 본 발명의 실시 예들에 따른 비휘발성 메모리소자의 제조 방법들을 설명하기 위한 제조단계별 공정 단면도들이다.
도 1을 참조하면, 셀 트랜지스터 영역(CT), 고 전압 트랜지스터 영역(HT) 및 저 전압 트랜지스터 영역(LT)을 갖는 반도체기판(51)을 준비한다. 상기 반도체기판(51)은 중 전압 트랜지스터 영역(MT)을 더 포함할 수 있다. 또한, 상기 반도체기판(51)은 실리콘 웨이퍼일 수 있다. 통상적으로, 상기 반도체기판(51)에는 활성영역을 한정하는 소자분리막이 형성된 상태이나 상기 소자분리막은 설명의 간략화를 위하여 별도로 도시하지 않기로 한다.
상기 반도체기판(51)의 전면 상에 차례로 적층된 터널 절연막(52) 및 전하트랩층(53)을 갖는 기억저장층(55)을 형성한다. 상기 기억저장층(55)의 상부면에 버퍼층(54)을 형성한다.
상기 기억저장층(55)의 하부를 구성하는 상기 터널 절연막(52)은 열 산화 방법에 의한 실리콘산화막 또는 실리콘산질화막(SiON)으로 형성할 수 있다. 다른 방법으로, 상기 터널 절연막(52)은 화학기상증착(chemical vapor deposition; CVD) 방법 또는 원자층 증착 방법에 의한 고유전막(high-k dielectric layer), 예를 들면, 알루미늄산화막(AlO) 또는 하프늄산화막(HfO)으로 형성할 수도 있다. 상기 터널 절연막(52)은 20Å 내지 70Å 두께로 형성할 수 있다. 또한, 상기 기억저장층 (55)의 상부를 구성하는 상기 전하트랩층(53)은 화학기상증착(CVD) 방법에 의한 실리콘질화막(SiN) 또는 붕소질화막(BN)으로 형성할 수 있다. 다른 방법으로, 상기 전하트랩층(53)은 화학기상증착(CVD) 방법 또는 원자층 증착 방법에 의한 고유전막(high-k dielectric layer), 예를 들면, 알루미늄산화막(AlO) 또는 하프늄산화막(HfO)으로 형성할 수도 있다. 상기 전하트랩층(53)은 30Å 내지 100Å 두께로 형성할 수 있다. 상기 버퍼층(54)은 열 산화 방법 또는 화학기상증착(CVD) 방법에 의한 실리콘산화막 또는 실리콘산질화막(SiON)으로 형성할 수 있다. 상기 버퍼층(54)은 40Å 내지 100Å 두께로 형성할 수 있다.
도 2를 참조하면, 상기 셀 트랜지스터 영역(CT) 내의 반도체기판(51) 상에 셀 게이트 절연 영역(58)을 한정하는 기억저장 패턴들(55a, 55b)을 형성한다. 구체적으로, 상기 버퍼층(54), 상기 전하트랩층(53) 및 상기 터널 절연막(52)을 선택적으로 패터닝하여 상기 셀 트랜지스터 영역(CT) 내의 일부영역에 상기 반도체기판(51)을 노출시키는 상기 셀 게이트 절연 영역(58)을 형성함과 동시에, 상기 고 전압 트랜지스터 영역(HT), 상기 중 전압 트랜지스터 영역(MT) 및 상기 저 전압 트랜지스터 영역(LT) 내에 상기 반도체기판(51)을 노출시킨다. 그 결과, 상기 셀 게이트 절연 영역(58)을 중심으로 하여, 상기 셀 트랜지스터 영역(CT) 내의 한쪽에는 제 1 터널 절연막 패턴(52a) 및 제 1 전하트랩 패턴(53a)으로 형성된 제 1 기억저장 패턴(55a)이 형성되고, 다른 한쪽에는 제 2 터널 절연막 패턴(52b) 및 제 2 전하트랩 패턴(53b)으로 형성된 제 2 기억저장 패턴(55b)이 형성된다. 또한, 상기 제 1 기억저장 패턴(55a) 상에 제 1 버퍼층 패턴(54a)이 형성되고, 상기 제 2 기억저 장 패턴(55b) 상에 제 2 버퍼층 패턴(54b)이 형성된다. 상기 버퍼층(54), 상기 전하트랩층(53) 및 상기 터널 절연막(52)을 패터닝하기 위한 공정은, 상기 버퍼층(54)을 덮는 포토레지스트 패턴(도시하지 않음)을 형성하는 것과, 상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 버퍼층(54), 상기 전하트랩층(53) 및 상기 터널 절연막(52)을 이방성 식각 하는 것과, 상기 포토레지스트 패턴을 제거하는 것을 포함한다.
여기서, 2-비트(bit) 동작이 가능한 부분 소노스 셀을 제조하려면, 도 2에 도시 된 바와 같이, 상기 셀 트랜지스터 영역(CT) 내의 가운데에 상기 셀 게이트 절연 영역(58)을 형성함과 동시에, 한쪽 편에 상기 제 1 기억저장 패턴(55a)을 형성하고, 다른 한쪽 편에 상기 제 2 기억저장 패턴(55b)을 형성한다. 반면, 1-비트(bit) 동작의 부분 소노스 셀을 제조하는 경우, 상기 제 1 및 제 2 기억저장 패턴들(55a, 55b) 중 선택된 하나만 형성하고 선택되지 않은 나머지 하나는 제거하여 상기 반도체기판(51)을 노출시킨다.
이하에서는 상기 2-비트(bit) 동작의 부분 소노스 셀을 제조하는 경우를 상정하여 설명한다.
도 3을 참조하면, 상기 반도체기판(51) 상에 남은 식각 찌꺼기들을 제거하기 위한 세정 공정을 진행할 수 있다. 이어서, 상기 셀 게이트 절연 영역(58), 상기 고 전압 트랜지스터 영역(HT), 상기 중 전압 트랜지스터 영역(MT) 및 상기 저 전압 트랜지스터 영역(LT) 내의 노출된 반도체기판(51) 상부면에 산화방지막(61)을 형성할 수 있다. 상기 산화방지막(61)은 열 산화 방법에 의한 실리콘산질화막(SiON)으 로 형성할 수 있다. 상기 열 산화 방법으로 상기 산화방지막(61)을 형성하는 경우에, 상기 셀 게이트 절연 영역(58), 상기 고 전압 트랜지스터 영역(HT), 상기 중 전압 트랜지스터 영역(MT) 및 상기 저 전압 트랜지스터 영역(LT) 내의 노출된 반도체기판(51) 상에만 선택적으로 상기 산화방지막(61)이 형성된다. 반면, 상기 기억저장 패턴들(55a, 55b) 내에 실리콘산질화막(SiON), 실리콘질화막(SiN) 또는 붕소질화막(BN)과 같은 질화막이 형성되어 있는 경우, 상기 기억저장 패턴들(55a, 55b)의 상부에는 막이 형성되지 않는다. 상기 산화방지막(61)은 1Å 내지 30Å 두께로 형성할 수 있다. 그러나 상기 산화방지막(61)은 생략될 수도 있다.
도 4를 참조하면, 상기 산화방지막(61)을 선택적으로 패터닝하여 상기 고 전압 트랜지스터 영역(HT) 내에 반도체기판(51)을 노출시킨다. 상기 산화방지막(61)을 패터닝하기 위한 공정은 상기 산화방지막(61)이 형성된 반도체기판(51)을 덮는 포토레지스트 패턴(도시하지 않음)을 형성하는 것과, 상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 산화방지막(61)을 식각 하는 것과, 상기 포토레지스트 패턴을 제거하는 것을 포함한다.
상기 포토레지스트 패턴을 제거한 후, 상기 반도체기판(51) 상에 남은 식각 찌꺼기들을 제거하기 위한 세정 공정을 진행한다. 상기 세정 공정들을 거치는 동안, 상기 버퍼층 패턴들(54a, 54b)이 함께 식각 되어 두께가 얇아지거나 완전히 제거될 수 있다. 상기 식각 되고 남는 버퍼층 패턴들(54a, 54b)의 두께는 1Å 내지 50Å 범위로 조절할 수 있다. 그러나 상기 식각 되고 남는 버퍼층 패턴들(54a, 54b)은 두께가 균일하지 않은 막질이 되기 쉬우므로 완전히 제거하는 것이 바람직 하다.
도 5를 참조하면, 상기 고 전압 트랜지스터 영역(HT) 내의 상기 반도체기판(51) 상에 하부 게이트절연막(65)을 형성한다. 상기 하부 게이트절연막(65)은 열 산화 방법을 이용하여 50Å 내지 80Å 두께로 실리콘산화막으로 형성할 수 있다. 상기 열 산화 방법으로 상기 하부 게이트절연막(65)을 형성하는 경우에, 상기 고 전압 트랜지스터 영역(HT) 내의 노출된 반도체기판(51) 상에만 선택적으로 상기 하부 게이트절연막(65)이 형성될 수 있다. 반면, 상기 기억저장 패턴들(55a, 55b) 내에 실리콘산질화막(SiON), 실리콘질화막(SiN) 또는 붕소질화막(BN)과 같은 질화막이 형성되어 있으며 상기 셀 게이트 절연 영역(58), 상기 중 전압 트랜지스터 영역(MT) 및 상기 저 전압 트랜지스터 영역(LT) 내의 반도체기판(51) 상에 상기 실리콘산질화막이 형성되어 있는 경우, 상기 셀 트랜지스터 영역(CT), 상기 중 전압 트랜지스터 영역(MT) 및 상기 저 전압 트랜지스터 영역(LT) 내의 반도체기판(51) 상에는 막의 형성이 억제된다.
한편, 본 발명의 다른 실시 예들에 따른 비휘발성 메모리소자의 제조 방법들에 있어서, 도 3에서 설명된 바와 같이, 상기 산화방지막(61)이 생략된 경우, 상기 열 산화 방법으로 상기 하부 게이트절연막(65)을 형성하면, 상기 셀 게이트 절연 영역(58), 상기 고 전압 트랜지스터 영역(HT), 상기 중 전압 트랜지스터 영역(MT) 및 상기 저 전압 트랜지스터 영역(LT) 내의 노출된 반도체기판(51) 상에 상기 하부 게이트절연막(65)이 형성된다. 다른 방법으로, 상기 산화방지막(61)이 생략된 경우에 있어서, 상기 하부 게이트절연막(65)은 화학기상증착(CVD) 기술을 이용하여 실 리콘산화막 또는 실리콘산질화막(SiON)으로 형성시킬 수도 있다. 이어서, 상기 하부 게이트절연막(65)을 선택적으로 패터닝 하여 상기 셀 게이트 절연 영역(58), 상기 중 전압 트랜지스터 영역(MT) 및 상기 저 전압 트랜지스터 영역(LT) 내에 상기 반도체기판(51)을 노출시킨다.
다른 한편, 본 발명의 또 다른 실시 예들에 따른 비휘발성 메모리소자의 제조 방법들에 있어서, 상기 산화방지막(61)이 생략된 경우, 상기 열 산화 방법으로 상기 하부 게이트절연막(65)을 형성하면, 상기 셀 게이트 절연 영역(58), 상기 고 전압 트랜지스터 영역(HT), 상기 중 전압 트랜지스터 영역(MT) 및 상기 저 전압 트랜지스터 영역(LT) 내의 노출된 반도체기판(51) 상에 상기 하부 게이트절연막(65)이 형성된다. 다른 방법으로, 상기 산화방지막(61)이 생략된 경우에 있어서, 상기 하부 게이트절연막(65)은 화학기상증착(CVD) 기술을 이용하여 실리콘산화막 또는 실리콘산질화막(SiON)으로 형성시킬 수도 있다. 이어서, 상기 하부 게이트절연막(65)을 선택적으로 패터닝 하여 상기 셀 게이트 절연 영역(58), 상기 중 전압 트랜지스터 영역(MT) 및 상기 저 전압 트랜지스터 영역(LT) 내에 상기 반도체기판(51)을 노출시킨다. 계속하여, 상기 반도체기판(51)을 열 산화 시키어 상기 셀 게이트 절연 영역(58), 상기 중 전압 트랜지스터 영역(MT) 및 상기 저 전압 트랜지스터 영역(LT) 내의 노출된 반도체기판(51) 상에 산화방지막(61)을 형성할 수 있다. 상기 산화방지막(61)은 열 산화 방법에 의한 실리콘산질화막(SiON)으로 형성할 수 있다. 상기 열 산화 방법에 의한 상기 실리콘산질화막으로 상기 산화방지막(61)을 형성하는 경우에, 상기 셀 게이트 절연 영역(58), 상기 중 전압 트랜지스터 영역(MT) 및 상기 저 전압 트랜지스터 영역(LT) 내의 노출된 반도체기판(51) 상에만 선택적으로 상기 산화방지막(61)이 형성될 수 있다. 상기 산화방지막(61)은 1Å 내지 30Å 두께로 형성할 수 있다.
도 6을 참조하면, 상기 기억저장 패턴들(55a, 55b) 및 상기 하부 게이트절연막(65)을 갖는 반도체기판(51) 전면 상에 콘포말 한 상부 절연막(71)을 형성한다. 상기 상부 절연막(71)은 화학기상증착(CVD) 기술을 이용하여 실리콘산화막 또는 실리콘산질화막(SiON)으로 형성할 수 있다.
한편, 본 발명의 다른 실시 예들에 따른 비휘발성 메모리소자의 제조 방법들에 있어서, 도 3에서 설명된 바와 같이, 상기 산화방지막(61)이 생략된 경우, 상기 상부 절연막(71)은 상기 기억저장 패턴들(55a, 55b) 및 상기 하부 게이트절연막(65)을 덮도록 형성한다. 동시에, 상기 셀 게이트 절연 영역(58), 상기 중 전압 트랜지스터 영역(MT) 및 상기 저 전압 트랜지스터 영역(LT) 내에 노출된 반도체기판(51) 상부면에도 상기 상부 절연막(71)이 형성된다.
도 7을 참조하면, 상기 상부 절연막(71) 및 상기 산화방지막(61)을 선택적으로 패터닝 하여 상기 중 전압 트랜지스터 영역(MT) 및 상기 저 전압 트랜지스터 영역(LT) 내에 반도체기판(51)을 노출시킨다. 그 결과, 상기 상부 절연막(71)은 패터닝 되어 상기 셀 트랜지스터 영역(CT) 및 상기 고 전압 트랜지스터 영역(HT) 내에만 남을 수 있다.
도 8을 참조하면, 상기 중 전압 트랜지스터 영역(MT) 및 상기 저 전압 트랜지스터 영역(LT) 내의 노출된 반도체기판(51) 상에 중 전압 게이트절연막(73)을 형 성한다. 상기 중 전압 게이트절연막(73)은 열 산화 방법 또는 화학기상증착(CVD) 방법에 의한 실리콘산화막 또는 실리콘산질화막(SiON)으로 형성할 수 있다. 예를 들어, 상기 상부 절연막 패턴(71a) 및 상기 하부 게이트절연막(65)이 실리콘산화막일 때, 열 산화 방법에 의한 실리콘산화막으로 상기 중 전압 게이트절연막(73)을 형성하게 되면 상기 하부 게이트절연막(65)은 더 두꺼워질 수 있다.
도 9를 참조하면, 상기 중 전압 게이트절연막(73)을 선택적으로 패터닝 하여 상기 저 전압 트랜지스터 영역(LT) 내에 반도체기판(51)을 노출시킨다.
도 10을 참조하면, 상기 저 전압 트랜지스터 영역(LT) 내의 노출된 반도체기판(51) 상에 저 전압 게이트절연막(75)을 형성한다. 상기 저 전압 게이트절연막(75)은 열 산화 방법에 의한 실리콘산화막 또는 실리콘산질화막(SiON)으로 형성할 수 있다. 예를 들어, 상기 중 전압 게이트절연막(73)이 실리콘산화막일 때, 열 산화 방법에 의한 실리콘산화막으로 상기 저 전압 게이트절연막(75)을 형성하게 되면 상기 중 전압 게이트절연막(73)은 더 두꺼워질 수 있다.
도 11을 참조하면, 상기 상부 절연막(71), 상기 중 전압 게이트절연막(73) 및 상기 저 전압 게이트절연막(75)을 갖는 반도체기판(51) 전면 상에 도전막을 형성한다. 상기 도전막을 패터닝 하여 상기 셀 트랜지스터 영역(CT) 내에 제어 게이트 전극(81), 상기 고 전압 트랜지스터 영역(HT) 내에 고 전압 게이트 전극(82), 상기 중 전압 트랜지스터 영역(MT) 내에 중 전압 게이트 전극(83) 및 상기 저 전압 트랜지스터 영역(LT) 내에 저 전압 게이트 전극(84)을 형성한다.
결과적으로, 상기 셀 트랜지스터 영역(CT) 내에 형성되는 셀 트랜지스터는 상기 반도체기판(51) 상에 형성된 상기 제어 게이트 전극(81)을 포함한다. 상기 반도체기판(51) 과 상기 제어 게이트 전극(81) 사이에 형성되고 차례로 적층된 상기 산화방지막(61) 및 상기 상부 절연막(71)은 상기 셀 트랜지스터의 셀 게이트 절연막(77)이 된다. 상기 제 1 및 제 2 기억저장 패턴들(55a, 55b) 과 상기 제어 게이트 전극(81) 사이에 형성되는 상기 상부 절연막(71)은 제 1 및 제 2 차폐층들(71a, 71b)이 된다.
또한, 상기 반도체기판(51)과 상기 고 전압 게이트 전극(82) 사이에 형성되고 차례로 적층된 상기 하부 게이트절연막(65) 및 상기 상부 절연막(71)은 고전압 게이트 절연막(79)이 된다. 상기 고 전압 트랜지스터 영역(HT) 내에 형성되는 고 전압 트랜지스터는 상기 반도체기판(51) 상에 형성된 상기 고 전압 게이트 전극(82) 및 상기 고전압 게이트 절연막(79)을 포함한다.
본 발명의 실시 예들에 따라 상기 트랜지스터들을 제조하는 경우, 상기 고전압 게이트 절연막(79)은 상기 셀 게이트 절연막(77) 보다 두껍게 형성할 수 있으며, 상기 중 전압 게이트절연막(73)은 상기 고전압 게이트 절연막(79) 보다 얇게 형성할 수 있고, 상기 저 전압 게이트절연막(75)은 상기 중 전압 게이트절연막(73) 보다 얇게 형성할 수 있다.
도 12는 본 발명의 실시 예들에 따른 1-비트(bit) 동작의 부분 소노스 게이트 구조를 갖는 비휘발성 메모리소자의 제조 방법들을 설명하기 위한 단면도이다.
도 12를 참조하면, 1-비트(bit) 동작의 부분 소노스 셀을 제조하는 경우, 도 2에서 설명한 바와 같이, 셀 트랜지스터 영역(CT) 내의 반도체기판(51) 상에 선택 된 하나의 기억저장 패턴(55a) 만 형성한다. 이하, 도 3 내지 도 11에서 설명된 것과 같은 방법으로 1-비트(bit) 동작의 부분 소노스 게이트 구조를 갖는 비휘발성 메모리소자를 제조할 수 있다.
구체적으로, 상기 셀 트랜지스터 영역(CT) 내의 반도체기판(51) 상에 셀 게이트 절연 영역(58)을 한정하는 기억저장 패턴(55a)을 형성한다. 상기 셀 게이트 절연 영역(58) 내의 반도체기판(51) 상에 산화방지막(61)을 형성할 수 있다. 상기 산화방지막(61) 및 상기 기억저장 패턴(55a) 상부면을 덮는 상부 절연막(71)을 형성한다. 상기 상부 절연막(71) 상에 제어 게이트 전극(81)을 형성한다. 여기서, 상기 셀 게이트 절연 영역(58) 내의 반도체기판(51) 상에 차례로 적층된 상기 산화방지막(61) 및 상기 상부 절연막(71)은 셀 게이트절연막(77)의 역할을 하고, 상기 기억저장 패턴(55a) 과 상기 제어 게이트 전극(81) 사이에 형성되는 상기 상부 절연막(71)은 차폐층(71a)의 역할을 한다. 동시에, 고 전압 트랜지스터 영역(HT) 내의 반도체기판(51) 상에 차례로 적층된 하부 게이트절연막(65), 상기 상부 절연막(71) 및 고 전압 게이트 전극(82)이 형성된다. 여기서, 차례로 적층된 상기 하부 게이트절연막(65) 및 상기 상부 절연막(71)은 고전압 게이트 절연막(79)의 역할을 한다. 상기 고전압 게이트 절연막(79)은 상기 셀 게이트 절연막(77) 보다 두껍게 형성할 수 있다. 아울러, 중 전압 트랜지스터 영역(MT) 내의 반도체기판(51) 상에 차례로 적층된 중 전압 게이트절연막(73) 및 중 전압 게이트 전극(83)을 형성할 수 있다. 상기 중 전압 게이트절연막(73)은 상기 고전압 게이트 절연막(79) 보다 얇게 형성할 수 있다. 이에 더하여, 저 전압 트랜지스터 영역(LT) 내의 반도체기판(51) 상에 차례로 적층된 저 전압 게이트절연막(75) 및 저 전압 게이트 전극(84)이 형성된다. 상기 저 전압 게이트절연막(75)은 상기 중 전압 게이트절연막(73) 보다 얇게 형성할 수 있다.
도 13 및 도 14는 본 발명의 다른 실시 예들에 따른 부분 소노스 게이트 구조를 갖는 비휘발성 메모리소자의 제조 방법들을 설명하기 위한 단면도들이다. 구체적으로, 도 13은 본 발명의 상기 다른 실시 예들에 따른 2-비트(bit) 동작의 부분 소노스 게이트 구조를 갖는 비휘발성 메모리소자의 제조 방법들을 설명하기 위한 단면도이고, 도 14는 본 발명의 상기 다른 실시 예들에 따른 1-비트(bit) 동작의 부분 소노스 게이트 구조를 갖는 비휘발성 메모리소자의 제조 방법들을 설명하기 위한 단면도이다.
도 13을 참조하면, 상기 본 발명의 다른 실시 예들에 따른 제조 방법들은, 도 3에서 설명된 바와 같이, 상기 산화방지막(61)을 생략하고, 도 5에서 설명된 바와 같이, 고 전압 트랜지스터 영역(HT) 내의 반도체기판(51) 상에 상기 하부 게이트절연막(65)을 형성한다. 이어서, 도 6 내지 도 11에서 설명된 것과 같은 방법으로 2-비트(bit) 동작의 부분 소노스 게이트 구조를 갖는 비휘발성 메모리소자를 제조할 수 있다.
구체적으로, 셀 트랜지스터 영역(CT) 내의 반도체기판(51) 상에 셀 게이트 절연 영역을 한정하는 제 1 및 제 2 기억저장 패턴들(55a, 55b)을 형성한다. 상기 셀 게이트 절연 영역 내의 반도체기판(51) 및 상기 제 1 및 제 2 기억저장 패턴들(55a, 55b) 상부면을 덮는 상부 절연막(71)을 형성한다. 상기 상부 절연막(71) 상 에 제어 게이트 전극(81)을 형성한다. 여기서, 상기 셀 게이트 절연 영역 내의 반도체기판(51) 과 상기 제어 게이트 전극(81) 사이에 형성되는 상기 상부 절연막(71)은 셀 게이트 절연막(77)의 역할을 하고, 상기 제 1 및 제 2 기억저장 패턴들(55a, 55b) 과 상기 제어 게이트 전극(81) 사이에 형성되는 상기 상부 절연막(71)은 각각 제 1 및 제 2 차폐층들(71a, 71b)의 역할을 한다. 동시에, 고 전압 트랜지스터 영역(HT) 내의 반도체기판(51) 상에 차례로 적층된 하부 게이트절연막(65), 상부 절연막(71) 및 고 전압 게이트 전극(82)이 형성된다. 여기서, 차례로 적층된 상기 하부 게이트절연막(65) 및 상기 상부 절연막(71)은 고전압 게이트 절연막(79)의 역할을 한다. 상기 고전압 게이트 절연막(79)은 상기 셀 게이트 절연막(77) 보다 두껍게 형성할 수 있다. 아울러, 중 전압 트랜지스터 영역(MT) 내의 반도체기판(51) 상에 차례로 적층된 중 전압 게이트절연막(73) 및 중 전압 게이트 전극(83)을 형성할 수 있다. 상기 중 전압 게이트절연막(73)은 상기 고전압 게이트 절연막(79) 보다 얇게 형성할 수 있다. 이에 더하여, 저 전압 트랜지스터 영역(LT) 내의 반도체기판(51) 상에 차례로 적층된 저 전압 게이트절연막(75) 및 저 전압 게이트 전극(84)이 형성된다. 상기 저 전압 게이트절연막(75)은 상기 중 전압 게이트절연막(73) 보다 얇게 형성할 수 있다.
도 14를 참조하면, 상기 본 발명의 다른 실시 예들에 따른 제조 방법들은, 도 2에서 설명한 바와 같이, 셀 트랜지스터 영역(CT) 내의 반도체기판(51) 상에 선택된 하나의 기억저장 패턴(55a) 만 형성한다. 이하, 도 14에서 설명된 것과 같은 방법으로 1-비트(bit) 동작의 부분 소노스 게이트 구조를 갖는 비휘발성 메모리소 자를 제조할 수 있다. 즉, 상기 산화방지막(61)을 생략하고, 고 전압 트랜지스터 영역(HT) 내의 반도체기판(51) 상에 상기 하부 게이트절연막(65)을 형성하는 것을 특징으로 한다.
구체적으로, 상기 셀 트랜지스터 영역(CT) 내의 반도체기판(51) 상에 셀 게이트 절연 영역을 한정하는 기억저장 패턴(55a)을 형성한다. 상기 셀 게이트 절연 영역 내의 반도체기판(51) 및 상기 기억저장 패턴(55a) 상부면을 덮는 상부 절연막(71)을 형성한다. 상기 상부 절연막(71) 상에 제어 게이트 전극(81)을 형성한다. 여기서, 상기 셀 게이트 절연 영역 내의 반도체기판(51) 과 상기 제어 게이트 전극(81) 사이에 형성되는 상기 상부 절연막(71)은 셀 게이트 절연막(77)의 역할을 하고, 상기 기억저장 패턴(55a) 과 상기 제어 게이트 전극(81) 사이에 형성되는 상기 상부 절연막(71)은 차폐층(71a)의 역할을 한다. 동시에, 고 전압 트랜지스터 영역(HT) 내의 반도체기판(51) 상에 차례로 적층된 하부 게이트절연막(65), 상부 절연막(71) 및 고 전압 게이트 전극(82)이 형성된다. 여기서, 차례로 적층된 상기 하부 게이트절연막(65) 및 상기 상부 절연막(71)은 고전압 게이트 절연막(79)의 역할을 한다. 상기 고전압 게이트 절연막(79)은 상기 셀 게이트 절연막(77) 보다 두껍게 형성할 수 있다. 아울러, 중 전압 트랜지스터 영역(MT) 내의 반도체기판(51) 상에 차례로 적층된 중 전압 게이트절연막(73) 및 중 전압 게이트 전극(83)을 형성할 수 있다. 상기 중 전압 게이트절연막(73)은 상기 고전압 게이트 절연막(79) 보다 얇게 형성할 수 있다. 이에 더하여, 저 전압 트랜지스터 영역(LT) 내의 반도체기판(51) 상에 차례로 적층된 저 전압 게이트절연막(75) 및 저 전압 게이트 전극(84)이 형성 된다. 상기 저 전압 게이트절연막(75)은 상기 중 전압 게이트절연막(73) 보다 얇게 형성할 수 있다.
다음, 통상의 패터닝 공정과 소스/드레인 형성 공정을 수행하여 부분 소노스 게이트 구조를 갖는 비휘발성 메모리소자를 제조한다.
상술한 바와 같이 본 발명에 따르면, 셀 게이트 절연 영역 내의 반도체기판 상에 산화방지막을 형성한다. 상기 산화방지막은 열 산화 방법에 의한 실리콘산질화막(SiON)으로 형성할 수 있다. 상기 실리콘산질화막은, 후속되는 고전압 게이트절연막, 중 전압 게이트절연막 및 저 전압 게이트절연막 형성 공정에서, 상기 셀 게이트 절연 영역 내의 반도체기판 상에 열 산화막이 형성되는 것을 억제해준다. 따라서, 셀 게이트절연막의 두께를 얇게 형성하면서, 상기 셀 게이트절연막 보다 두꺼운 고전압 게이트절연막을 형성할 수 있고, 상기 고전압 게이트절연막 보다 얇은 중 전압 게이트절연막 및 저 전압 게이트절연막을 형성할 수 있다. 이에 따라, 온/오프 셀 전류(on/off cell current)의 감지여유도(sensing margin)를 충분히 확보하는 한편, 고 전압이 인가되고 전달되는 주변회로의 안정적인 동작이 가능한 부분 소노스 게이트 구조를 갖는 비휘발성 메모리소자를 구현할 수 있다.
Claims (33)
- 셀 트랜지스터 영역, 고 전압 트랜지스터 영역 및 저 전압 트랜지스터 영역을 갖는 반도체기판을 준비하고,상기 셀 트랜지스터 영역 내의 반도체기판 상에 셀 게이트 절연 영역을 한정하는 적어도 하나의 기억저장 패턴을 형성하고,상기 셀 게이트 절연 영역 내의 반도체기판 상에 산화방지막을 형성하고,상기 고 전압 트랜지스터 영역 내의 반도체기판 상에 하부 게이트절연막을 형성하고,상기 기억저장 패턴, 상기 산화방지막 및 상기 하부 게이트절연막 상에 콘포말 한 상부 절연막을 형성하고,상기 저 전압 트랜지스터 영역 내의 반도체기판 상에 상기 상부 절연막 및 상기 하부 게이트절연막을 합친 두께보다 얇은 저 전압 게이트절연막을 형성하는 것을 포함하는 부분 소노스 게이트 구조를 갖는 비휘발성 메모리소자의 제조방법.
- 제 1 항에 있어서,상기 적어도 하나의 기억저장 패턴은 상기 셀 게이트 절연 영역에 의해 서로 이격 되는 제 1 기억저장 패턴 및 제 2 기억저장 패턴으로 형성하는 것을 특징으로 하는 부분 소노스 게이트 구조를 갖는 비휘발성 메모리소자의 제조방법.
- 제 1 항에 있어서,상기 기억저장 패턴은 차례로 적층된 터널 절연막 패턴 및 전하트랩 패턴으로 형성하는 것을 특징으로 하는 부분 소노스 게이트 구조를 갖는 비휘발성 메모리소자의 제조방법.
- 제 3 항에 있어서,상기 터널 절연막 패턴은 실리콘산화막, 실리콘산질화막(SiON) 또는 고유전막으로 형성하는 것을 특징으로 하는 부분 소노스 게이트 구조를 갖는 비휘발성 메모리소자의 제조방법.
- 제 3 항에 있어서,상기 전하트랩 패턴은 실리콘질화막(SiN), 붕소질화막(BN) 또는 고유전막으로 형성하는 것을 특징으로 하는 부분 소노스 게이트 구조를 갖는 비휘발성 메모리소자의 제조방법.
- 제 1 항에 있어서,상기 기억저장 패턴 상에 형성되는 상기 상부 절연막은 차폐층의 역할을 하는 것을 특징으로 하는 부분 소노스 게이트 구조를 갖는 비휘발성 메모리소자의 제조방법.
- 제 1 항에 있어서,상기 산화방지막은 열 산화 방법에 의한 실리콘산질화막(SiON)으로 형성하는 것을 특징으로 하는 부분 소노스 게이트 구조를 갖는 비휘발성 메모리소자의 제조방법.
- 제 1 항에 있어서,상기 하부 게이트절연막은 열 산화 방법에 의한 실리콘산화막으로 형성하는 것을 특징으로 하는 부분 소노스 게이트 구조를 갖는 비휘발성 메모리소자의 제조방법.
- 제 1 항에 있어서,상기 상부 절연막은 화학기상증착 방법에 의한 실리콘산화막 또는 실리콘산질화막(SiON)으로 형성하는 것을 특징으로 하는 부분 소노스 게이트 구조를 갖는 비휘발성 메모리소자의 제조방법.
- 제 1 항에 있어서,상기 저 전압 게이트절연막은 실리콘산화막 또는 실리콘산질화막(SiON)으로 형성하는 것을 특징으로 하는 부분 소노스 게이트 구조를 갖는 비휘발성 메모리소자의 제조방법.
- 제 1 항에 있어서,상기 상부 절연막 및 상기 저 전압 게이트절연막을 갖는 반도체기판 전면 상에 도전막을 형성하고,상기 도전막을 패터닝 하여 상기 셀 트랜지스터 영역 내에 제어 게이트 전극, 상기 고 전압 트랜지스터 영역 내에 고 전압 게이트 전극 및 상기 저 전압 트랜지스터 영역 내에 저 전압 게이트 전극을 형성하는 것을 더 포함하는 부분 소노스 게이트 구조를 갖는 비휘발성 메모리소자의 제조방법.
- 제 11 항에 있어서,상기 제어 게이트 전극 하부에 적층된 상기 산화방지막 및 상기 상부 절연막은 셀 게이트절연막이 되고, 상기 고 전압 게이트 전극 하부에 적층된 상기 하부 게이트절연막 및 상기 상부 절연막은 고 전압 게이트절연막이 되는 것을 특징으로 하는 부분 소노스 게이트 구조를 갖는 비휘발성 메모리소자의 제조방법.
- 제 12 항에 있어서,상기 고 전압 게이트절연막은 상기 셀 게이트절연막 보다 두껍게 형성하는 것을 특징으로 하는 부분 소노스 게이트 구조를 갖는 비휘발성 메모리소자의 제조방법.
- 셀 트랜지스터 영역, 고 전압 트랜지스터 영역 및 저 전압 트랜지스터 영역 을 갖는 반도체기판을 준비하고,상기 셀 트랜지스터 영역 내의 반도체기판 상에 셀 게이트 절연 영역을 한정하는 적어도 하나의 기억저장 패턴을 형성하고,상기 고 전압 트랜지스터 영역 내의 반도체기판 상에 하부 게이트절연막을 형성하고,상기 기억저장 패턴, 상기 하부 게이트절연막 및 상기 셀 게이트 절연 영역 내의 반도체기판 상에 콘포말 한 상부 절연막을 형성하고,상기 저 전압 트랜지스터 영역 내의 반도체기판 상에 상기 상부 절연막 및 상기 하부 게이트절연막을 합친 두께보다 얇은 저 전압 게이트절연막을 형성하는 것을 포함하는 부분 소노스 게이트 구조를 갖는 비휘발성 메모리소자의 제조방법.
- 제 14 항에 있어서,상기 적어도 하나의 기억저장 패턴은 상기 셀 게이트 절연 영역에 의해 서로 이격 되는 제 1 기억저장 패턴 및 제 2 기억저장 패턴으로 형성하는 것을 특징으로 하는 부분 소노스 게이트 구조를 갖는 비휘발성 메모리소자의 제조방법.
- 제 14 항에 있어서,상기 기억저장 패턴은 차례로 적층된 터널 절연막 패턴 및 전하트랩 패턴으로 형성하는 것을 특징으로 하는 부분 소노스 게이트 구조를 갖는 비휘발성 메모리소자의 제조방법.
- 제 16 항에 있어서,상기 터널 절연막 패턴은 실리콘산화막, 실리콘산질화막(SiON) 또는 고유전막으로 형성하는 것을 특징으로 하는 부분 소노스 게이트 구조를 갖는 비휘발성 메모리소자의 제조방법.
- 제 16 항에 있어서,상기 전하트랩 패턴은 실리콘질화막(SiN), 붕소질화막(BN) 또는 고유전막으로 형성하는 것을 특징으로 하는 부분 소노스 게이트 구조를 갖는 비휘발성 메모리소자의 제조방법.
- 제 14 항에 있어서,상기 하부 게이트절연막은 실리콘산화막 또는 실리콘산질화막(SiON)으로 형성하는 것을 특징으로 하는 부분 소노스 게이트 구조를 갖는 비휘발성 메모리소자의 제조방법.
- 제 14 항에 있어서,상기 콘포말 한 상부 절연막을 형성하기 전에, 상기 셀 게이트 절연 영역 내의 반도체기판 상에 산화방지막을 형성하는 것을 더 포함하는 부분 소노스 게이트 구조를 갖는 비휘발성 메모리소자의 제조방법.
- 제 20 항에 있어서,상기 산화방지막은 열 산화 방법에 의한 실리콘산질화막(SiON)으로 형성하는 것을 특징으로 하는 부분 소노스 게이트 구조를 갖는 비휘발성 메모리소자의 제조방법.
- 제 14 항에 있어서,상기 상부 절연막은 화학기상증착 방법에 의한 실리콘산화막 또는 실리콘산질화막(SiON)으로 형성하는 것을 특징으로 하는 부분 소노스 게이트 구조를 갖는 비휘발성 메모리소자의 제조방법.
- 제 14 항에 있어서,상기 기억저장 패턴 상에 형성되는 상기 상부 절연막은 차폐층의 역할을 하는 것을 특징으로 하는 부분 소노스 게이트 구조를 갖는 비휘발성 메모리소자의 제조방법.
- 제 14 항에 있어서,상기 저 전압 게이트절연막은 실리콘산화막 또는 실리콘산질화막(SiON)으로 형성하는 것을 특징으로 하는 부분 소노스 게이트 구조를 갖는 비휘발성 메모리소자의 제조방법.
- 제 14 항에 있어서,상기 상부 절연막 및 상기 저 전압 게이트절연막을 갖는 반도체기판 전면 상에 도전막을 형성하고,상기 도전막을 패터닝 하여 상기 셀 트랜지스터 영역 내에 제어 게이트 전극, 상기 고 전압 트랜지스터 영역 내에 고 전압 게이트 전극 및 상기 저 전압 트랜지스터 영역 내에 저 전압 게이트 전극을 형성하는 것을 더 포함하는 부분 소노스 게이트 구조를 갖는 비휘발성 메모리소자의 제조방법.
- 제 25 항에 있어서,상기 제어 게이트 전극 하부에 적층된 상기 산화방지막 및 상기 상부 절연막은 셀 게이트절연막이 되고, 상기 고 전압 게이트 전극 하부에 적층된 상기 하부 게이트절연막 및 상기 상부 절연막은 고 전압 게이트절연막이 되는 것을 특징으로 하는 부분 소노스 게이트 구조를 갖는 비휘발성 메모리소자의 제조방법.
- 제 26 항에 있어서,상기 고 전압 게이트절연막은 상기 셀 게이트절연막 보다 두껍게 형성하는 것을 특징으로 하는 부분 소노스 게이트 구조를 갖는 비휘발성 메모리소자의 제조방법.
- 셀 트랜지스터 영역, 고 전압 트랜지스터 영역 및 저 전압 트랜지스터 영역을 갖는 반도체기판을 준비하고,상기 셀 트랜지스터 영역 내의 반도체기판 상에 셀 게이트 절연 영역을 한정하는 적어도 하나의 기억저장 패턴을 형성하고,상기 고 전압 트랜지스터 영역 내의 반도체기판 상에 하부 게이트절연막을 형성하고,상기 셀 게이트 절연 영역 내의 반도체기판 상에 산화방지막을 형성하고,상기 기억저장 패턴, 상기 하부 게이트절연막 및 상기 산화방지막 상에 콘포말 한 상부 절연막을 형성하고,상기 저 전압 트랜지스터 영역 내의 반도체기판 상에 상기 상부 절연막 및 상기 하부 게이트절연막을 합친 두께보다 얇은 저 전압 게이트절연막을 형성하는 것을 포함하는 부분 소노스 게이트 구조를 갖는 비휘발성 메모리소자의 제조방법.
- 제 28 항에 있어서,상기 하부 게이트절연막은 실리콘산화막 또는 실리콘산질화막(SiON)으로 형성하는 것을 특징으로 하는 부분 소노스 게이트 구조를 갖는 비휘발성 메모리소자의 제조방법.
- 제 28 항에 있어서,상기 산화방지막은 열 산화 방법에 의한 실리콘산질화막(SiON)으로 형성하는 것을 특징으로 하는 부분 소노스 게이트 구조를 갖는 비휘발성 메모리소자의 제조방법.
- 제 28 항에 있어서,상기 상부 절연막 및 상기 저 전압 게이트절연막을 갖는 반도체기판 전면 상에 도전막을 형성하고,상기 도전막을 패터닝 하여 상기 셀 트랜지스터 영역 내에 제어 게이트 전극, 상기 고 전압 트랜지스터 영역 내에 고 전압 게이트 전극 및 상기 저 전압 트랜지스터 영역 내에 저 전압 게이트 전극을 형성하는 것을 더 포함하는 부분 소노스 게이트 구조를 갖는 비휘발성 메모리소자의 제조방법.
- 제 31 항에 있어서,상기 제어 게이트 전극 하부에 적층된 상기 산화방지막 및 상기 상부 절연막은 셀 게이트절연막이 되고, 상기 고 전압 게이트 전극 하부에 적층된 상기 하부 게이트절연막 및 상기 상부 절연막은 고 전압 게이트절연막이 되는 것을 특징으로 하는 부분 소노스 게이트 구조를 갖는 비휘발성 메모리소자의 제조방법.
- 제 32 항에 있어서,상기 고 전압 게이트절연막은 상기 셀 게이트절연막 보다 두껍게 형성하는 것을 특징으로 하는 부분 소노스 게이트 구조를 갖는 비휘발성 메모리소자의 제조 방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040064032A KR100583969B1 (ko) | 2004-08-13 | 2004-08-13 | 부분 소노스 게이트 구조를 갖는 비휘발성 메모리소자의제조방법 |
| US11/146,501 US7179709B2 (en) | 2004-08-13 | 2005-06-07 | Method of fabricating non-volatile memory device having local SONOS gate structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040064032A KR100583969B1 (ko) | 2004-08-13 | 2004-08-13 | 부분 소노스 게이트 구조를 갖는 비휘발성 메모리소자의제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20060015182A KR20060015182A (ko) | 2006-02-16 |
| KR100583969B1 true KR100583969B1 (ko) | 2006-05-26 |
Family
ID=35800494
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040064032A KR100583969B1 (ko) | 2004-08-13 | 2004-08-13 | 부분 소노스 게이트 구조를 갖는 비휘발성 메모리소자의제조방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7179709B2 (ko) |
| KR (1) | KR100583969B1 (ko) |
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2005
- 2005-06-07 US US11/146,501 patent/US7179709B2/en active Active
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8729615B2 (en) | 2010-12-09 | 2014-05-20 | Samsung Electronics Co., Ltd. | Non-volatile memory device with high speed operation and lower power consumption |
Also Published As
| Publication number | Publication date |
|---|---|
| US7179709B2 (en) | 2007-02-20 |
| US20060035432A1 (en) | 2006-02-16 |
| KR20060015182A (ko) | 2006-02-16 |
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