JP6917737B2 - 半導体装置の製造方法 - Google Patents

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智史 鳥井
松村　英明
英明 松村
周 石原
周 石原
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Description

本発明は、半導体装置の製造方法に関する。
半導体基板上には、一般に種々の異なる動作電圧に対応するための、異なる膜厚のゲート絶縁膜を有するトランジスタ素子が形成される。
さらに、高機能化を目的に、トランジスタ素子に加えて、フラッシュメモリ素子を混載するＬＳＩが知られている。
特開２０１５−９９８９２号公報 特開２０１２−４４０３号公報
異なる動作電圧で、特に高い電圧に対応する為には、耐圧を確保する観点からより厚い膜厚のゲート絶縁膜を用いる必要がある。動作電圧が多種にわたった場合、それぞれに異なる膜厚のゲート絶縁膜を用意する必要がある。
また、フラッシュメモリ素子の動作には、５Ｖ以上の高電圧が必要とされる。これに対応するために高耐圧トランジスタ用のゲート絶縁膜を形成した場合、工程は増加するのみならず、ゲート酸化などの高い熱を伴う工程がさらに追加される。熱を伴う工程は、他の低電圧トランジスタ素子の特性に影響を与えるおそれが有る。
１つの側面では、工程数を増加させることなく、かつ、過大な熱を伴う工程を追加せずに、良質なゲート絶縁膜を有するフラッシュメモリ素子、各種トランジスタ、および、高耐圧トランジスタを含む半導体装置を製造することを目的とする。
上記目的を達成するために、開示の半導体装置の製造方法が提供される。この半導体装置の製造方法は、半導体基板の上に、第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、および、フラッシュメモリトランジスタを有する半導体装置の製造方法であって、前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジスタ、および、前記フラッシュメモリトランジスタの夫々の領域を画定させる素子分離を形成する工程と、前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジスタ、および、前記フラッシュメモリトランジスタの夫々の領域にウェルと、チャネルとを形成する工程と、前記フラッシュメモリトランジスタの領域に、トンネル酸化層と、電荷蓄積層とを形成する工程と、前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジスタ、および、前記フラッシュメモリトランジスタの夫々の領域に第１の酸化膜を形成する工程と、前記第１のトランジスタ、および、前記第２のトランジスタの領域の前記第１の酸化膜を除去する工程と、前記半導体基板を酸化することにより、前記第１のトランジスタ、および、前記第２のトランジスタの領域に第２の酸化膜を形成しつつ、前記第３のトランジスタの領域の前記第１の酸化膜と前記半導体基板との間に第１の酸化層を加えて第３の酸化膜を形成する工程と、前記第１のトランジスタの領域の前記第２の酸化膜を除去する工程と、前記半導体基板を酸化することにより、前記第１のトランジスタの領域に第４の酸化膜を形成しつつ、前記第２のトランジスタの領域の前記第２の酸化膜と前記半導体基板との間に第２の酸化層を加えて第５の酸化膜を形成するとともに、前記第３のトランジスタの領域の前記第１の酸化層と前記半導体基板との間に第３の酸化層を加えて第６の酸化膜を形成する工程と、前記第１のトランジスタ、前記第２のトランジスタ、第３のトランジスタ、および、前記フラッシュメモリトランジスタの夫々の領域にゲート電極を形成する工程と、前記ゲート電極の両側の側壁にサイドウォール構造を形成する工程と、前記ゲート電極の両側の側方の前記半導体基板内に、ソース領域と、ドレイン領域を形成する工程と、を有する。
１態様では、工程数を増加させることなく、かつ、安定した特性を有するトランジスタ、フラッシュメモリ素子、および、高耐圧トランジスタを含む半導体装置を製造することができる。
第１の実施の形態の半導体装置の製造工程を説明する断面図（その１）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その２）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その３）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その４）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その５）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その６）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その７）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その８）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その９）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その１０）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その１１）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その１２）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その１３）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その１４）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その１５）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その１６）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その１７）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その１８）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その１９）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その２０）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その２１）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その２２）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その２３）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その２４）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その２５）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その２６）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その２７）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その２８）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その２９）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その３０）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その３１）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その３２）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その３３）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その３４）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その３５）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その３６）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その３７）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その３８）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その３９）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その４０）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その４１）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その４２）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その４３）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その４４）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その４５）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その４６）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その４７）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その４８）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その４９）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その５０）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その５１）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その５２）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その５３）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その５４）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その５５）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その５６）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その５７）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その５８）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その５９）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その６０）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その６１）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その６２）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その６３）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その６４）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その６５）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その６６）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その６７）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その６８）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その６９）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その７０）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その７１）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その７２）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その７３）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その７４）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その７５）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その７６）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その７７）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その７８）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その７９）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その８０）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その８１）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その８２）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その８３）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その８４）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その８５）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その８６）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その８７）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その８８）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その８９）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その９０）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その９１）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その９２）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その９３）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その９４）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その９５）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その９６）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その９７）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その９８）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その９９）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その１００）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その１０１）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その１０２）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その１０３）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その１０４）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その１０５）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その１０６）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その１０７）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その１０８）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その１０９）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その１１０）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その１１１）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その１１２）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その１１３）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その１１４）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その１１５）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その１１６）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その１１７）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その１１８）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その１１９）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その１２０）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その１２１）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その１２２）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その１２３）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その１２４）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その１２５）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その１２６）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その１２７）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その１２８）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その１２９）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その１３０）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その１３１）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その１３２）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その１３３）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その１３４）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その１３５）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その１３６）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その１３７）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その１３８）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その１３９）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その１４０）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その１４１）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その１４２）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その１４３）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その１４４）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その１４５）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その１４６）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その１４７）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その１４８）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その１４９）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その１５０）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その１５１）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その１５２）である。 第１の実施の形態の半導体装置の製造工程を説明する断面図（その１５３）である。 第１の実施の形態の半導体装置の製造工程におけるフラッシュメモリ素子部のマスクパターンを示す平面図（その１）である。 第１の実施の形態の半導体装置の製造工程におけるフラッシュメモリ素子部のマスクパターンを示す平面図（その２）である。 第１の実施の形態の半導体装置の製造工程におけるフラッシュメモリ素子部のマスクパターンを示す平面図（その３）である。 第１の実施の形態の半導体装置の製造工程におけるフラッシュメモリ素子部のマスクパターンを示す平面図（その４）である。 第１の実施の形態の半導体装置の製造工程におけるフラッシュメモリ素子部のマスクパターンを示す平面図（その５）である。 第１の実施の形態の半導体装置の製造工程におけるフラッシュメモリ素子部のマスクパターンを示す平面図（その６）である。 第１の実施の形態の半導体装置の製造工程におけるフラッシュメモリ素子部のマスクパターンを示す平面図（その７）である。 第１の実施の形態の半導体装置の製造工程における低電圧トランジスタ部、中耐圧トランジスタ部のマスクパターンを示す平面図（その１）である。 第１の実施の形態の半導体装置の製造工程における低電圧トランジスタ部、中耐圧トランジスタ部のマスクパターンを示す平面図（その２）である。 第１の実施の形態の半導体装置の製造工程における低電圧トランジスタ部、中耐圧トランジスタ部のマスクパターンを示す平面図（その３）である。 第１の実施の形態の半導体装置の製造工程における低電圧トランジスタ部、中耐圧トランジスタ部のマスクパターンを示す平面図（その４）である。 第１の実施の形態の半導体装置の製造工程における低電圧トランジスタ部、中耐圧トランジスタ部のマスクパターンを示す平面図（その５）である。 第１の実施の形態の半導体装置の製造工程における低電圧トランジスタ部、中耐圧トランジスタ部のマスクパターンを示す平面図（その６）である。 第１の実施の形態の半導体装置の製造工程における低電圧トランジスタ部、中耐圧トランジスタ部のマスクパターンを示す平面図（その７）である。 第１の実施の形態の半導体装置の製造工程における低電圧トランジスタ部、中耐圧トランジスタ部のマスクパターンを示す平面図（その８）である。 第１の実施の形態の半導体装置の製造工程における低電圧トランジスタ部、中耐圧トランジスタ部のマスクパターンを示す平面図（その９）である。 第１の実施の形態の半導体装置の製造工程における低電圧トランジスタ部、中耐圧トランジスタ部のマスクパターンを示す平面図（その１０）である。 第１の実施の形態の半導体装置の製造工程における低電圧トランジスタ部、中耐圧トランジスタ部のマスクパターンを示す平面図（その１１）である。 第１の実施の形態の半導体装置の製造工程における低電圧トランジスタ部、中耐圧トランジスタ部のマスクパターンを示す平面図（その１２）である。 第１の実施の形態の半導体装置の製造工程における低電圧トランジスタ部、中耐圧トランジスタ部のマスクパターンを示す平面図（その１３）である。 第１の実施の形態の半導体装置の製造工程における低電圧トランジスタ部、中耐圧トランジスタ部のマスクパターンを示す平面図（その１４）である。 第１の実施の形態の半導体装置の製造工程における高耐圧トランジスタ部のマスクパターンを示す平面図（その１）である。 第１の実施の形態の半導体装置の製造工程における高耐圧トランジスタ部のマスクパターンを示す平面図（その２）である。 第１の実施の形態の半導体装置の製造工程における高耐圧トランジスタ部のマスクパターンを示す平面図（その３）である。 第１の実施の形態の半導体装置の製造工程における高耐圧トランジスタ部のマスクパターンを示す平面図（その４）である。 第１の実施の形態の半導体装置の製造工程における高耐圧トランジスタ部のマスクパターンを示す平面図（その５）である。 第１の実施の形態の半導体装置の製造工程における高耐圧トランジスタ部のマスクパターンを示す平面図（その６）である。 第１の実施の形態の半導体装置の製造工程における高耐圧トランジスタ部のマスクパターンを示す平面図（その７）である。 第１の実施の形態の半導体装置の製造工程における高耐圧トランジスタ部のマスクパターンを示す平面図（その８）である。 第１の実施の形態の半導体装置の製造工程における高耐圧トランジスタ部のマスクパターンを示す平面図（その９）である。 第１の実施の形態の半導体装置の製造工程における高耐圧トランジスタ部のマスクパターンを示す平面図（その１０）である。 第１の実施の形態の変形例の半導体装置の製造工程を説明する断面図（その１）である。 第１の実施の形態の変形例の半導体装置の製造工程を説明する断面図（その２）である。 第１の実施の形態の変形例の半導体装置の製造工程を説明する断面図（その３）である。 第１の実施の形態の変形例の半導体装置の製造工程を説明する断面図（その４）である。 第１の実施の形態の変形例の半導体装置の製造工程における低電圧トランジスタ部、中耐圧トランジスタ部のマスクパターンを示す平面図である。 第２の実施の形態の半導体装置の製造工程を説明する断面図（その１）である。 第２の実施の形態の半導体装置の製造工程を説明する断面図（その２）である。 第２の実施の形態の半導体装置の製造工程を説明する断面図（その３）である。 第２の実施の形態の半導体装置の製造工程を説明する断面図（その４）である。 第２の実施の形態の半導体装置の製造工程を説明する断面図（その５）である。 第２の実施の形態の半導体装置の製造工程を説明する断面図（その６）である。 第２の実施の形態の半導体装置の製造工程を説明する断面図（その７）である。 第２の実施の形態の半導体装置の製造工程を説明する断面図（その８）である。 第２の実施の形態の半導体装置の製造工程を説明する断面図（その９）である。 第２の実施の形態の半導体装置の製造工程における高耐圧トランジスタ部のマスクパターンを示す平面図（その１）である。 第２の実施の形態の半導体装置の製造工程における高耐圧トランジスタ部のマスクパターンを示す平面図（その２）である。 第２の実施の形態の半導体装置の製造工程における高耐圧トランジスタ部のマスクパターンを示す平面図（その３）である。 第２の実施の形態の半導体装置の製造工程における高耐圧トランジスタ部のマスクパターンを示す平面図（その４）である。 第２の実施の形態の半導体装置の製造工程における高耐圧トランジスタ部のマスクパターンを示す平面図（その５）である。 第３の実施の形態の半導体装置を説明する断面図である。
＜第１の実施の形態＞
図１〜図１５３及び図１５４〜図１８４は、第１の実施の形態を説明するそれぞれ断面図、平面図である。
以下、半導体装置の製造工程を断面図、平面図に沿って詳細に説明する。
図１〜図１５３は、第１の実施の形態の半導体装置の製造工程を説明する断面図（その１〜その１５３）である。図１５４〜図１６０は、第１の実施の形態の半導体装置の製造工程におけるフラッシュメモリ素子部のマスクパターンを示す平面図（その１〜その７）である。図１６１〜図１７４は、第１の実施の形態の半導体装置の製造工程における低電圧トランジスタ部、中耐圧トランジスタ部のマスクパターンを示す平面図（その１〜その１４）である。図１７５〜図１８４は、第１の実施の形態の半導体装置の製造工程における高耐圧トランジスタ部のマスクパターンを示す平面図（その１〜その１０）である。
図１〜図５１に示される領域Ａ、Ｂは、フラッシュメモリセル素子部を示す領域である。フラッシュメモリ素子部は、選択トランジスタが形成される領域Ａと、メモリトランジスタが形成される領域Ｂとを有している。図１（ａ）〜図５１（ａ）は、図１５４〜図１６０に示されるＴ−Ｔ’線部（一点鎖線で示された部分であり、二点鎖線で示された部分を除く。以下同じ）を示す断面図である。図１（ｂ）〜図５１（ｂ）は、図１５４〜図１６０に示されるＵ−Ｕ’線部を示す断面図である。図１（ｃ）〜図５１（ｃ）は、図１５４〜図１６０に示されるＶ−Ｖ’線部を示す断面図である。
図５２（ａ）〜図１０２（ａ）に示される領域Ｃ、Ｄは、低電圧トランジスタ部を示す領域である。図５２（ｂ）〜図１０２（ｂ）に示される領域Ｅ、Ｆは、中耐圧トランジスタ部を示す領域である。低電圧トランジスタ部は、ｐ型低電圧トランジスタが形成される領域Ｃと、ｎ型低電圧トランジスタが形成される領域Ｄとを有している。中耐圧トランジスタ部は、ｐ型中耐圧トランジスタが形成される領域Ｅと、ｎ型中耐圧トランジスタが形成される領域Ｆとを有している。図５２（ａ）〜図１０２（ａ）は、図１６１（ａ）〜図１７４（ａ）に示されるＷ−Ｗ’線部を示す断面図である。図５２（ｂ）〜図１０２（ｂ）は、図１６１（ｂ）〜図１７４（ｂ）に示されるＸ−Ｘ’線部を示す断面図である。
図１０３〜図１５３に示される領域Ｇ〜Ｊは、高耐圧トランジスタ部を示す領域である。高耐圧トランジスタ部は、第１のｐ型高耐圧トランジスタが形成される領域Ｇと、第１のタップが形成される領域Ｈと、第１のｎ型高耐圧トランジスタが形成される領域Ｉと、第２のタップが形成される領域Ｊとを有している。図１０３〜図１５３は、図１７５〜図１８４に示されるＹ−Ｙ’線部を示す断面図である。
図１、図５２及び図１０３に示されるように、単結晶シリコンの半導体基板３１上に、拡散炉により例えばＯ2ガスを導入して８００〜１０００℃程度の熱酸化処理を行って、初期酸化膜３２を５〜１５ｎｍ程度の膜厚で成長し、熱ＣＶＤ炉により例えばシランガス、アンモニアガスなどを導入して７００〜８００℃程度の熱処理を行って、第１の窒化膜３３を７０〜１５０ｎｍ程度の膜厚で成膜する。次いで、素子分離領域を画定するレジスト３４を塗布、露光、現像の処理を行ってパターンニングする。ここで、レジスト３４は、図１５４、図１６１及び図１７５に示される素子分離用マスクパターン２０１が転写されたものである。
次いで、図２、図５３及び図１０４に示されるように、レジスト３４をマスクにして、例えばＣＦ4ガス、または、ＳＦ6ガスを含む混合ガスなどを用いて、第１の窒化膜３３をプラズマ中にてエッチングする。次いで、例えばＣＦ4ガス、または、ＣＨＦ3ガスを含む混合ガスなどを用いて、初期酸化膜３２をプラズマ中にてエッチングする。次いで、例えばＣｌ2ガス、または、ＨＢｒガスを含む混合ガスなどを用いて半導体基板３１をプラズマ中にて順にエッチングする。この処理により、半導体基板に深さ２５０〜３５０ｎｍ程度の素子分離溝３５を形成する。
次いで、図３、図５４及び図１０５に示されるように、例えばＯ2ガス、または、Ｏ2ガスを含む混合ガスなどを用いてレジスト３４を除去する。
次いで、図４、図５５及び図１０６に示されるように、例えば高密度プラズマＣＶＤ法を用いて、プラズマ酸化膜３６を素子分離溝３５に埋めるように成膜する。
次いで、図５、図５６及び図１０７に示されるように、化学機械的研磨（ＣＭＰ）法を用いて、プラズマ酸化膜３６を第１の窒化膜３３が表面に露出するまで研磨して除去して、第１の窒化膜３３上で停止させる。この時、一般に残渣が発生することを防止するため、適正なオーバーポリッシュを行う。本実施の形態においては、例えば第１の窒化膜３３を４０〜１００ｎｍ程度で残留させている。
次いで、図６、図５７及び図１０８に示されるように、例えばリン酸処理を行って、第１の窒化膜３３を除去する。
次いで、図７、図５８及び図１０９に示されるように、例えば弗酸処理を行って、初期酸化膜３２を除去する。素子分離溝３５にプラズマ酸化膜３６が残され、シャロー・トレンチ・アイソレーション（ＳＴＩ）構造により、素子分離３７が形成される。
次いで、図８、図５９及び図１１０に示されるように、拡散炉によって例えばＯ2ガスを導入して８００〜９００℃程度の熱酸化処理を行って、犠牲酸化膜３８を５〜２０ｎｍ程度の膜厚で成長する。
次いで、図９、図６０及び図１１１に示されるように、ｐ型低電圧トランジスタが形成される領域Ｃを開口するレジスト３９を塗布、露光、現像の処理を行ってパターンニングする。ここで、レジスト３９は、図１６１に示されるｐ型低電圧トランジスタ用チャネル注入用マスクパターン２０２が転写されたものである。なお、フラッシュメモリセル素子部を示す領域Ａ、Ｂ、および、高耐圧トランジスタ部を示す領域Ｉ〜Ｌは、開口部が無いので図面は省略する。そして、レジスト３９をマスクとして、例えばヒ素を５０〜１００ＫｅＶ程度、６．００Ｅ１２〜９．００Ｅ１２ｃｍ-2程度、チルト角７°でイオン注入を行ってｐ型低電圧トランジスタのチャネル（図示せず）を形成する。次いで、例えばＯ2ガス、または、Ｏ2ガスを含む混合ガスなどを用いてレジスト３９を除去する。
次いで、図１０、図６１及び図１１２に示されるように、ｎ型低電圧トランジスタが形成される領域Ｄと、ｎ型中耐圧トランジスタが形成される領域Ｆと、第１のｐ型高耐圧トランジスタが形成される領域Ｇと、第１のｎ型高耐圧トランジスタが形成される領域Ｉと、第２のタップが形成される領域Ｊとを開口するレジスト４０を塗布、露光、現像の処理を行ってパターンニングする。ここで、レジスト４０は、図１６２、および、図１７５に示されるＰウェル注入用マスクパターン２０３が転写されたものである。なお、フラッシュメモリセル素子部を示す領域Ａ、Ｂは、開口部が無いので図面は省略する。そして、レジスト４０をマスクとして、例えばボロンを１００〜２００ＫｅＶ程度、６．００Ｅ１２〜９．００Ｅ１２ｃｍ-2程度、チルト角７°で、４方向で４回のイオン注入を行って各種トランジスタにＰウェル４１を形成する。次いで、例えばＯ2ガス、または、Ｏ2ガスを含む混合ガスなどを用いてレジスト４０を除去する。
次いで、図１１、図６２及び図１１３に示されるように、ｎ型中耐圧トランジスタが形成される領域Ｆと、第１のｎ型高耐圧トランジスタが形成される領域Ｉとを開口するレジスト４２を塗布、露光、現像の処理を行ってパターンニングする。ここで、レジスト４２は、図１６３に示されるｎ型中耐圧トランジスタ用チャネル注入用マスクパターン２０４が転写されたものである。なお、図１６３に示されるように、ｎ型中耐圧トランジスタ用チャネル注入用マスクパターン２０４は、図１７６に示されるように、第１のｎ型高耐圧トランジスタの一部を同時に開口している。したがって、続いて記載する条件により、ｎ型中耐圧トランジスタ以外のトランジスタの領域にも、イオン注入が行われることとなる。なお、フラッシュメモリセル素子部を示す領域Ａ、Ｂは、開口部が無いので図面は省略する。そして、レジスト４２をマスクとして、例えばボロンを８〜１６ＫｅＶ程度、４．００Ｅ１２〜８．００Ｅ１２ｃｍ-2程度、チルト角７°でイオン注入を行ってｎ型中耐圧トランジスタのチャネル（図示せず）を形成する。先に述べたように、第１のｎ型高耐圧トランジスタの一部にチャネル（図示せず）が同様に形成される。次いで、例えばＯ2ガス、または、Ｏ2ガスを含む混合ガスなどを用いてレジスト４２を除去する。
次いで、図１２、図６３及び図１１４に示されるように、選択トランジスタが形成される領域Ａと、メモリトランジスタが形成される領域Ｂと、ｐ型低電圧トランジスタが形成される領域Ｃと、ｐ型中耐圧トランジスタが形成される領域Ｅと、第１のｐ型高耐圧トランジスタが形成される領域Ｇと、第１のタップが形成される領域Ｈと、第１のｎ型高耐圧トランジスタが形成される領域Ｉとを開口するレジスト４３を塗布、露光、現像の処理を行ってパターンニングする。ここで、レジスト４３は、図１６４、および、図１７７に示されるＮウェル注入用マスクパターン２０５が転写されたものである。なお、フラッシュメモリセル素子部を示す領域Ａ、Ｂは、全面が開口しているので図面は省略する。そして、レジスト４３をマスクとして、例えばリンを２５０〜５００ＫｅＶ程度、６．００Ｅ１２〜１．２０Ｅ１３ｃｍ-2程度、チルト角７°で、４方向で４回のイオン注入を行って各種トランジスタにＮウェル４４を形成する。次いで、例えばＯ2ガス、または、Ｏ2ガスを含む混合ガスなどを用いてレジスト４３を除去する。
次いで、図１３、図６４及び図１１５に示されるように、ｐ型中耐圧トランジスタが形成される領域Ｅと、第１のｐ型高耐圧トランジスタが形成される領域Ｇとを開口するレジスト４５を塗布、露光、現像の処理を行ってパターンニングする。ここで、レジスト４５は、図１６５に示されるように、ｐ型中耐圧トランジスタ用チャネル注入用マスクパターン２０６が転写されたものである。なお、図１７８に示されるように、ｐ型中耐圧トランジスタ用チャネル注入用マスクパターン２０６は、第１のｐ型高耐圧トランジスタの一部を同時に開口している。したがって、続いて記載する条件により、ｐ型中耐圧トランジスタ以外のトランジスタの領域にも、イオン注入が行われることとなる。なお、フラッシュメモリセル素子部を示す領域Ａ、Ｂは、開口部が無いので図面は省略する。そして、レジスト４５をマスクとして、例えばヒ素を８０〜１６０ＫｅＶ程度、３．００Ｅ１２〜６．００Ｅ１２ｃｍ-2程度、チルト角７°でイオン注入を行ってｐ型中耐圧トランジスタのチャネル（図示せず）を形成する。先に述べたように、第１のｐ型高耐圧トランジスタの一部にチャネル（図示せず）が同様に形成される。次いで、例えばＯ2ガス、または、Ｏ2ガスを含む混合ガスなどを用いてレジスト４５を除去する。
次いで、図１４、図６５及び図１１６に示されるように、ｎ型低電圧トランジスタが形成される領域Ｄを開口するレジスト４６を塗布、露光、現像の処理を行ってパターンニングする。ここで、レジスト４６は、図１６６に示されるように、ｎ型低電圧トランジスタ用チャネル注入用マスクパターン２０７が転写されたものである。なお、フラッシュメモリセル素子部を示す領域Ａ、Ｂ、および、高耐圧トランジスタ部を示す領域Ｉ〜Ｌは、開口部が無いので図面は省略する。そして、レジスト４６をマスクとして、例えばインジウムを８０〜１６０ＫｅＶ程度、３．２０Ｅ１２〜６．４０Ｅ１２ｃｍ-2程度、チルト角０°でイオン注入を行う。さらに、例えばインジウムを５０〜１００ＫｅＶ程度、１．２０Ｅ１３〜２．４０Ｅ１３ｃｍ-2程度、チルト角７°でイオン注入を行う。さらに、例えばボロンを８〜１６ＫｅＶ程度、８．００Ｅ１１〜１．６０Ｅ１２ｃｍ-2程度、チルト角７°でイオン注入を行ってｎ型低電圧トランジスタのチャネル（図示せず）を形成する。次いで、例えばＯ2ガス、または、Ｏ2ガスを含む混合ガスなどを用いてレジスト４６を除去する。
次いで、図１５、図６６及び図１１７に示されるように、第１のｐ型高耐圧トランジスタが形成される領域Ｇと、第１のタップが形成される領域Ｈの一部とを開口するレジスト４７を塗布、露光、現像の処理を行ってパターンニングする。ここで、レジスト４７は、図１７９に示されるように、ｐ型高耐圧トランジスタ用ディープＮウェル注入用マスクパターン２０８が転写されたものである。なお、フラッシュメモリセル素子部を示す領域Ａ、Ｂ、低電圧トランジスタ部を示す領域Ｃ、Ｄ、および、中耐圧トランジスタ部を示す領域Ｅ、Ｆは、開口部が無いので図面は省略する。そして、レジスト４７をマスクとして、例えばリンを５００〜８００ＫｅＶ程度、３．００Ｅ１２〜８．００Ｅ１２ｃｍ-2程度、チルト角０°でイオン注入を行って第１のｐ型高耐圧トランジスタのディープＮウェル４８を形成する。次いで、例えばＯ2ガス、または、Ｏ2ガスを含む混合ガスなどを用いてレジスト４７を除去する。
次いで、図１６、図６７及び図１１８に示されるように、選択トランジスタが形成される領域Ａと、メモリトランジスタが形成される領域Ｂとを全面で開口するレジスト４９を塗布、露光、現像の処理を行ってパターンニングする。ここで、レジスト４９は、フラッシュメモリ素子部を全面で開口しているフラッシュメモリセル注入用マスクパターン２０９（図示せず）が転写されたものである。なお、低電圧トランジスタ部と、中耐圧トランジスタ部を示す領域Ｃ〜Ｆ、および、高耐圧トランジスタ部を示す領域Ｇ〜Ｊは、開口部が無いので図面は省略する。そして、レジスト４９をマスクとして、例えばヒ素を８０〜１５０ＫｅＶ程度、２．００Ｅ１２〜６．００Ｅ１２ｃｍ-2程度、チルト角７°でイオン注入を行ってフラッシュメモリセル注入層（図示せず）を形成する。次いで、例えばＯ2ガス、または、Ｏ2ガスを含む混合ガスなどを用いてレジスト４９を除去する。
次いで、図１７、図６８及び図１１９に示されるように、メモリトランジスタが形成される領域Ｂを開口するレジスト５０を塗布、露光、現像の処理を行ってパターンニングする。ここで、レジスト５０は、図１５４に示されるように、メモリトランジスタ用チャネル注入用マスクパターン２１０が転写されたものである。なお、低電圧トランジスタ部と、中耐圧トランジスタ部を示す領域Ｃ〜Ｆ、および、高耐圧トランジスタ部を示す領域Ｇ〜Ｊは、開口部が無いので図面は省略する。そして、レジスト５０をマスクとして、例えばヒ素を８〜２０ＫｅＶ程度、１．００Ｅ１３〜３．００Ｅ１３ｃｍ-2程度、チルト角０°でイオン注入を行ってメモリトランジスタのチャネル（図示せず）を形成する。次いで、例えばＯ2ガス、または、Ｏ2ガスを含む混合ガスなどを用いてレジスト５０を除去する。
そして、拡散炉によって９５０〜１１００℃、３〜２０秒程度の熱処理を行って、前述したイオン注入したシリコン基板中のイオンを活性化させる。
次いで、図１８、図６９及び図１２０に示されるように、例えば弗酸処理を行って、犠牲酸化膜３８を除去する。
次いで、図１９、図７０及び図１２１に示されるように、拡散炉によって例えばＯ2ガスを導入して７００〜９００℃程度のウェット酸化処理を行って、トンネル酸化膜５１を２〜１５ｎｍ程度の膜厚で成長する。なお、トンネル酸化膜５１は、フラッシュメモリセルへ情報を書き込み、記憶、消去する機能に必要とされるＯｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ（ＯＮＯ）構造の下側の膜である。基板からの電荷をトンネル現象で流入、流出させる際に電荷が通過する膜である。
次いで、図２０、図７１及び図１２２に示されるように、熱ＣＶＤ炉によりシランガス、アンモニアガスなどを導入して７００〜９００℃程度の熱処理、又はプラズマＣＶＤ炉にシランガス、アンモニアガスなどを導入して３００〜４００℃程度の処理を行って、第２の窒化膜５２を５〜３０ｎｍ程度の膜厚で全面に成膜する。なお、第２の窒化膜５２は、フラッシュメモリセルへ情報を書き込み、記憶、消去する機能に必要とされるＯＮＯ構造の中間の膜である。トンネル酸化膜５１を通過した基板からの電荷を蓄積することが可能な電荷蓄積膜である。
次いで、図２１、図７２及び図１２３に示されるように、選択トランジスタが形成される領域Ａを開口するレジスト５３を塗布、露光、現像の処理を行ってパターンニングする。ここで、レジスト５３は、図１５５に示されるように、第１のメモリセル窒化膜エッチング用マスクパターン２１１が転写されたものである。なお、低電圧トランジスタ部と、中耐圧トランジスタ部を示す領域Ｃ〜Ｆ、および、高耐圧トランジスタ部を示す領域Ｇ〜Ｊは、全面が開口しているので図面は省略する。
次いで、図２２、図７３及び図１２４に示されるように、レジスト５３をマスクにして、例えばＣＦ4ガス、または、ＣＨＦ3ガスを含む混合ガスなどを用いて、第２の窒化膜５２をプラズマ中にてエッチングし、トンネル酸化膜５１上で停止させる。
次いで、図２３、図７４及び図１２５に示されるように、例えばＯ2ガス、または、Ｏ2ガスを含む混合ガスなどを用いてレジスト５３を除去する。
次いで、図２４、図７５及び図１２６に示されるように、選択トランジスタが形成される領域Ａと、メモリトランジスタが形成される領域Ｂの一部を開口するレジスト５４を塗布、露光、現像の処理を行ってパターンニングする。ここで、レジスト５４は、図１５６に示されるように、第２のメモリセル窒化膜エッチング用マスクパターン２１２が転写されたものである。なお、低電圧トランジスタ部と、中耐圧トランジスタ部を示す領域Ｃ〜Ｆ、および、高耐圧トランジスタ部を示す領域Ｇ〜Ｊは、開口部が無いので図面は省略する。
次いで、図２５、図７６及び図１２７に示されるように、レジスト５４をマスクにして、例えばＣＦ4ガス、または、ＳＦ6ガスを含む混合ガスなどを用いて、第２の窒化膜５２をプラズマ中にてエッチングする。この際、ＳＴＩ構造の素子分離３７の表面は、適正なオーバーエッチングの影響により、若干エッチングされ、エッチング前の形状より表面が凹んだ形状となる。
次いで、図２６、図７７及び図１２８に示されるように、例えばＯ2ガス、または、Ｏ2ガスを含む混合ガスなどを用いてレジスト５４を除去する。ここで、メモリトランジスタには第２の窒化膜５２と、トンネル酸化膜５１が残存し、その他のトランジスタにはトンネル酸化膜５１が半導体基板３１上に残存している。
次いで、図２７、図７８及び図１２９に示されるように、例えば弗酸処理を行って、トンネル酸化膜５１を除去する。ここで、メモリトランジスタには第２の窒化膜５２が残存しているため、メモリトランジスタのトンネル酸化膜５１はエッチングされない。それ以外のトランジスタのトンネル酸化膜５１が除去される。
次いで、図２８、図７９及び図１３０に示されるように、熱ＣＶＤ炉により例えばシランガス、Ｏ2ガスなどを導入して７００〜９００℃程度の熱処理を行って、ＣＶＤ酸化膜５５を５〜１５ｎｍ程度の膜厚で成膜する。なお、ＣＶＤ酸化膜５５は、フラッシュメモリセルへ情報を書き込み、記憶、消去する機能に必要とされるＯＮＯ構造の上側の膜である。さらに、ＣＶＤ酸化膜５５は、後述するメモリトランジスタのゲート電極に電圧が印加された際に、電荷蓄積膜との絶縁性を確保するための膜である。このＣＶＤ酸化膜５５があることにより、電荷蓄積膜に電荷を蓄積する方向に電圧を印加したり、電荷蓄積膜から電荷を放出する方向に電圧を印加した場合に、適切に電荷が蓄積でき、放出できるようにする為の機能を有する。
次いで、図２９、図８０及び図１３１に示されるように、選択トランジスタが形成される領域Ａの一部を開口するレジスト５６を塗布、露光、現像の処理を行ってパターンニングする。ここで、レジスト５６は、図１５７に示されるように、メモリセルＣＶＤ酸化膜エッチング用マスクパターン２１３が転写されたものである。なお、低電圧トランジスタ部と、中耐圧トランジスタ部を示す領域Ｃ〜Ｆは全面が開口し、高耐圧トランジスタ部を示す領域Ｇ〜Ｊは、開口部が無いので図面は省略する。
なお、レジスト５６は第２の窒化膜５２を平面視で内包するように形成されている。次いで行われる弗酸処理において、ＣＶＤ酸化膜５５がトンネル酸化膜５１を覆った状態でエッチングすることで、トンネル酸化膜５１がエッチングされて後退することを防止することができる。
次いで、図３０、図８１及び図１３２に示されるように、レジスト５６をマスクとして、例えば弗酸処理を行って、ＣＶＤ酸化膜５５を除去する。ここで、高耐圧トランジスタ部を示す領域Ｇ〜Ｊは、開口部が無いのでＣＶＤ酸化膜５５が残存する。他方、選択トランジスタが形成される領域Ａの一部と、低電圧トランジスタ部と、中耐圧トランジスタ部を示す領域Ｃ〜Ｆとは全面が開口しているのでＣＶＤ酸化膜５５が除去され、半導体基板３１の表面が露出する。次いで、例えばＯ2ガス、または、Ｏ2ガスを含む混合ガスなどを用いてレジスト５６を除去する。
次いで、図３１、図８２及び図１３３に示されるように、熱拡散炉により例えばＯ2ガスを導入して７００〜９００℃程度のウェット酸化処理を行って、第１の熱酸化膜５７を４〜８ｎｍ程度の膜厚で成長する。ここで、ＣＶＤ酸化膜５５、第２の窒化膜５２、トンネル酸化膜５１が残存しているメモリトランジスタは、第１の熱酸化膜５７は形成されない。他方、半導体基板３１の表面が露出している選択トランジスタが形成される領域Ａと、低電圧トランジスタと、中耐圧トランジスタとが形成される領域Ｃ〜Ｆは、第１の熱酸化膜５７が形成される。さらに、高耐圧トランジスタが形成される領域Ｇ〜Ｊは、ＣＶＤ酸化膜５５は残存しているが、半導体基板３１との界面のシリコンが酸化され、第１の界面酸化層５８が成長する。よって、高耐圧トランジスタが形成される領域Ｇ〜Ｊは、ＣＶＤ酸化膜５５と共に、第１の界面酸化層５８が形成されたことで、厚みが増加する。
次いで、図３２、図８３及び図１３４に示されるように、ｐ型低電圧トランジスタが形成される領域Ｃと、ｎ型低電圧トランジスタが形成される領域Ｄとを開口するレジスト５９を塗布、露光、現像の処理を行ってパターンニングする。ここで、レジスト５９は、図１６７に示されるように、低電圧トランジスタのゲート絶縁膜形成エッチング用マスクパターン２１４が転写されたものである。ここで、中耐圧トランジスタが形成される領域Ｅ、Ｆは、レジスト５９で覆われている。なお、フラッシュメモリ素子部が形成される領域Ａ、Ｂ、および、高耐圧トランジスタが形成される領域Ｇ〜Ｊは、開口部が無いので図面は省略する。
次いで、図３３、図８４及び図１３５に示されるように、レジスト５９をマスクとして、例えば弗酸処理を行って、第１の熱酸化膜５７を除去する。ここで、メモリトランジスタ部を示す領域Ａ、Ｂと、中耐圧トランジスタを示す領域Ｅ、Ｆと、高耐圧トランジスタ部を示す領域Ｇ〜Ｊは、レジスト５９に開口部が無いので第１の熱酸化膜５７を含めて、ＣＶＤ酸化膜５５、第２の窒化膜５２、トンネル酸化膜５１が残存する。他方、低電圧トランジスタを示す領域Ｃ、Ｄは開口しているので第１の熱酸化膜５７が除去され、半導体基板３１の表面が露出する。次いで、例えばＯ2ガス、または、Ｏ2ガスを含む混合ガスなどを用いてレジスト５９を除去する。
次いで、図３４、図８５及び図１３６に示されるように、熱拡散炉により例えばＯ2ガスを導入して７００〜９００℃の熱酸化処理を行って、第２の熱酸化膜６０を１〜３ｎｍ程度の膜厚で成長する。
ここで、ＣＶＤ酸化膜５５、第２の窒化膜５２、トンネル酸化膜５１が残存しているメモリトランジスタは、第２の熱酸化膜６０は形成されない。他方、半導体基板３１の表面が露出している低電圧トランジスタが形成される領域Ｃ、Ｄは、第２の熱酸化膜６０が形成される。
さらに、中耐圧トランジスタが形成される領域Ｅ、Ｆは、第１の熱酸化膜５７が残存しているが、半導体基板３１との界面のシリコンが酸化され、第２の界面酸化層６１が成長する。よって、中耐圧トランジスタが形成される領域Ｅ、Ｆは、第１の熱酸化膜５７と、第２の界面酸化層６１が合わさって、第３の熱酸化膜６２が４．１〜８．５ｎｍ程度の膜厚で成長する。よって、中耐圧トランジスタが形成される領域Ｅ、Ｆは、厚みが増加する。
さらに、高耐圧トランジスタが形成される領域Ｇ〜Ｊは、ＣＶＤ酸化膜５５と、第１の界面酸化層５８が残存しているが、半導体基板３１と、第１の界面酸化層５８との界面のシリコンが酸化され、第３の界面酸化層６３が成長する。よって、高耐圧トランジスタが形成される領域Ｇ〜Ｊは、第１の界面酸化層５８と、第３の界面酸化層６３が合わさって、第４の熱酸化膜６４が成長する。したがって、高耐圧トランジスタが形成される領域Ｇ〜Ｊは、ＣＶＤ酸化膜５５と共に、第４の熱酸化膜６４が形成されたことで、厚みが増加する。ＣＶＤ酸化膜５５と、第４の熱酸化膜６４を合わせて６．５〜１７．３ｎｍ程度の最も厚い膜厚の酸化層６５が残存する。
本工程を完了した際に、各種トランジスタには、異なる膜厚のゲート絶縁膜が形成されることとなる。
最も動作電圧の低い低電圧トランジスタが形成される領域Ｃ、Ｄには、高速動作に適する最も薄い第２の熱酸化膜６０が形成されている。また、第２の熱酸化膜６０は、拡散炉により形成されており、トランジスタ特性の劣化が少ない良質なゲート絶縁膜として機能する。
中耐圧トランジスタが形成される領域Ｅ、Ｆには、中間的な膜厚の第３の熱酸化膜６２が形成されている。また、第３の熱酸化膜６２は、第１の熱酸化膜５７と、第２の界面酸化層６１が共に拡散炉により形成されており、トランジスタ特性の劣化が少ない良質なゲート絶縁膜として機能する。
選択トランジスタが形成される領域Ａには、中間的な膜厚の第３の熱酸化膜６２が形成されている。先に述べた内容と同様に、第３の熱酸化膜６２は、第１の熱酸化膜５７と、第２の界面酸化層６１が共に拡散炉により形成されており、トランジスタ特性の劣化が少ない良質なゲート絶縁膜として機能する。特に、フラッシュメモリ素子部に使用される選択トランジスタは出来る限りリーク特性を抑制して消費電力を抑制することが有用であり、良質なゲート絶縁膜はフラッシュメモリ素子部を構成する上で好適である。
メモリトランジスタが形成される領域Ｂには、ＣＶＤ酸化膜５５、第２の窒化膜５２、トンネル酸化膜５１により、ＯＮＯ構造が形成されている。トンネル酸化膜５１は、他の高い熱処理による酸化の影響が第２の窒化膜５２、ＣＶＤ酸化膜５５が残存されることで極小まで抑制され、フラッシュメモリ素子の書き込み、記憶、消去の機能を好適に維持することが可能である。
そして、高耐圧トランジスタが形成される領域Ｇ〜Ｊには、フラッシュメモリ素子の上側の膜であるＣＶＤ酸化膜５５と共に、他の高い熱処理による酸化に伴い、シリコン基板との界面に第４の熱酸化膜６４が形成されている。ＣＶＤ酸化膜５５と、第４の熱酸化膜６４を合わせると最も高い動作電圧に耐える厚い膜厚の酸化層６５を形成することができる。
本実施の形態の工程では、高耐圧トランジスタが形成される領域Ｇ〜Ｊに対して、さらに高い熱処理を伴う酸化の工程を追加することが無いため、他のトランジスタ素子の特性を変動することが防止でき、また、工程数を削減しつつも最も厚い酸化層６５を形成することが可能である。
なお、第３の熱酸化膜６２は、第１の熱酸化膜５７と、第２の熱酸化膜６０を形成する際に形成される第２の界面酸化層６１が合わさったものであるが、第１の熱酸化膜５７の形成条件と、第２の熱酸化膜６０の形成条件とを適宜調整することで、希望する膜厚となるように調整することが可能である。
さらに、第４の熱酸化膜６４は、第１の熱酸化膜５７を形成する際に形成される第１の界面酸化層５８と、第２の熱酸化膜６０を形成する際に形成される第３の界面酸化層６３とが合わさったものであるが、第１の熱酸化膜５７の形成条件と、第２の熱酸化膜６０の形成条件とを適宜調整することで、希望する膜厚となるように調整することが可能である。
次いで、図３５、図８６及び図１３７に示されるように、熱ＣＶＤ炉により例えばシランガスを導入して５００〜７００℃程度の熱処理を行って、ポリシリコンによるゲート電極膜６６を１００〜１６０ｎｍ程度の膜厚で全面に成膜する。なお、ゲート電極膜６６は、加工後に各種トランジスタ、フラッシュメモリセル部の選択トランジスタ、および、フラッシュメモリ部のメモリトランジスタのゲート電極として機能する膜である。
次いで、図３６、図８７及び図１３８に示されるように、ゲート電極を加工するためのレジスト６７を塗布、露光、現像の処理を行ってパターンニングする。ここで、レジスト６７は、図１５８、図１６８及び図１８０に示されるように、各種トランジスタと、フラッシュメモリセル部の選択トランジスタと、フラッシュメモリ部のメモリトランジスタのゲート電極エッチング用マスクパターン２１５が転写されたものである。
次いで、図３７、図８８及び図１３９に示されるように、レジスト６７をマスクにして、例えばＨＢｒガス、または、ＳＦ6ガスを含む混合ガスなどを用いて、ゲート電極膜６６をプラズマ中にてエッチングし、素子分離３７上、ＣＶＤ酸化膜５５上、第２の熱酸化膜６０上、第３の熱酸化膜６２上、で停止させる。
次いで、図３８、図８９及び図１４０に示されるように、例えばＯ2ガス、または、Ｏ2ガスを含む混合ガスなどを用いてレジスト６７を除去する。ゲート電極膜に対して、ゲート電極エッチング用マスクパターン２１５が転写され、メモリセル素子部の選択トランジスタ、および、メモリトランジスタ、ならびに、各種トランジスタのゲート電極６８ａ〜６８ｈが加工される。
次いで、図３９、図９０及び図１４１に示されるように、ゲート電極６８ａ〜６８ｈをマスクにして、例えば弗酸処理を行って、表面に露出しているＣＶＤ酸化膜５５と、第２の熱酸化膜６０と、第３の熱酸化膜６２、第４の熱酸化膜６４をエッチングして半導体基板３１、および、第２の窒化膜５２を露出させる。ここで、素子分離３７が表面露出しているが、適切なオーバーエッチング量を設定することで、表面からの目減り量を最小限に抑制する。
次いで、フラッシュメモリ素子部が形成される領域Ａ、Ｂを開口するレジスト６９を塗布、露光、現像の処理を行ってパターンニングする。ここで、低電圧トランジスタと、中耐圧トランジスタとが形成される領域Ｃ〜Ｆと、高耐圧トランジスタが形成される領域Ｇ〜Ｊは、レジスト６９で覆われている。なお、フラッシュメモリ素子部が形成される領域Ａ、Ｂは、全面で開口しているため、図面は省略する。さらになお、低電圧トランジスタと、中耐圧トランジスタとが形成される領域Ｃ〜Ｆと、高耐圧トランジスタが形成される領域Ｇ〜Ｊは、開口部が無いので図面は省略する。
次いで、図４０、図９１及び図１４２に示されるように、レジスト６９をマスクにして、例えばＣＦ4ガス、または、ＳＦ6ガスを含む混合ガスなどを用いて、フラッシュメモリ素子部のメモリトランジスタが形成される領域Ｂに残存して露出している第２の窒化膜５２と、トンネル酸化膜５１とをプラズマ中でエッチングして半導体基板３１上で停止する。ここで、素子分離３７が表面露出している部分があるが（図示せず）、適切なオーバーエッチング量を設定することで、表面からの目減り量を最小限に抑制する。次いで、例えばＯ2ガス、または、Ｏ2ガスを含む混合ガスなどを用いてレジスト６９を除去する。フラッシュメモリ素子部のメモリトランジスタが形成される領域Ｂのゲート電極６８ｂと、半導体基板３１との間には、ＣＶＤ酸化膜５５と、第２の窒化膜５２と、トンネル酸化膜５１とからなるフラッシュメモリ素子のＯＮＯ構造が形成される。
次いで、図４１、図９２及び図１４３に示されるように、選択トランジスタが形成される領域Ａの一部と、メモリトランジスタが形成される領域Ｂの一部とを開口するレジスト７０を塗布、露光、現像の処理を行ってパターンニングする。ここで、レジスト７０は、図１５９に示されるように、第１のフラッシュメモリセルＬＤＤ注入用マスクパターン２１６が転写されたものである。なお、低電圧トランジスタ部と、中耐圧トランジスタ部とを示す領域Ｃ〜Ｆ、および、高耐圧トランジスタ部を示す領域Ｇ〜Ｊは、開口部が無いので図面は省略する。そして、レジスト７０をマスクとして、例えばＢＦを２〜１０ＫｅＶ程度、１．６０Ｅ１５〜３．２０Ｅ１５ｃｍ-2程度、チルト角０°でイオン注入を行って第１のフラッシュメモリセルＬＤＤ層７１を形成する。次いで、例えばＯ2ガス、または、Ｏ2ガスを含む混合ガスなどを用いてレジスト７０を除去する。
次いで、図４２、図９３及び図１４４に示されるように、ｎ型中耐圧トランジスタが形成される領域Ｆを開口するレジスト７２を塗布、露光、現像の処理を行ってパターンニングする。ここで、レジスト７２は、図１６９に示されるｎ型中耐圧トランジスタＬＤＤ注入用マスクパターン２１７が転写されたものである。なお、図１８１に示されるように、第１のｎ型高耐圧トランジスタの一部を同時に開口している。したがって、続いて記載する条件により、ｎ型中耐圧トランジスタ以外のトランジスタの領域にも、イオン注入が行われることとなる。なお、フラッシュメモリセル素子部を示す領域Ａ、Ｂは、開口部が無いので図面は省略する。そして、レジスト７２をマスクとして、例えばリンを１０〜３０ＫｅＶ程度、４．００Ｅ１３〜８．００Ｅ１３ｃｍ-2程度、チルト角０°でイオン注入を行ってｎ型中耐圧トランジスタのＬＤＤ層７３ａを形成する。同時に、ｎ型高耐圧トランジスタのＬＤＤ層７３ｂが形成される。次いで、例えばＯ2ガス、または、Ｏ2ガスを含む混合ガスなどを用いてレジスト７２を除去する。
次いで、図４３、図９４及び図１４５に示されるように、ｐ型中耐圧トランジスタが形成される領域Ｅを開口するレジスト７４を塗布、露光、現像の処理を行ってパターンニングする。ここで、レジスト７４は、図１７０に示されるｐ型中耐圧トランジスタＬＤＤ注入用マスクパターン２１８が転写されたものである。なお、ｐ型中耐圧トランジスタＬＤＤ注入用マスクパターン２１８は、図１６０に示されるように、選択トランジスタが形成される領域Ａの一部と、メモリトランジスタが形成される領域Ｂの一部と、図１８２に示されるように、第１のｐ型高耐圧トランジスタが形成される領域Ｇの一部とを同時に開口している。したがって、続いて記載する条件により、ｐ型中耐圧トランジスタ以外のトランジスタの領域にも、イオン注入が行われることとなる。そして、レジスト７４をマスクとして、例えばＢＦを１０〜３０ＫｅＶ程度、６．００Ｅ１３〜１．２０Ｅ１４ｃｍ-2程度、チルト角０°で４方向で４回のイオン注入を行ってｐ型中耐圧トランジスタのＬＤＤ層７５ａを形成する。同時に、第２のフラッシュメモリセルＬＤＤ層７５ｂと、ｐ型高耐圧トランジスタＬＤＤ層７５ｃとが形成される。次いで、例えばＯ2ガス、または、Ｏ2ガスを含む混合ガスなどを用いてレジスト７４を除去する。
次いで、図４４、図９５及び図１４６に示されるように、ｎ型低電圧トランジスタが形成される領域Ｄを開口するレジスト７６を塗布、露光、現像の処理を行ってパターンニングする。ここで、レジスト７６は、図１７１に示されるように、ｎ型低電圧トランジスタＬＤＤ注入用マスクパターン２１９が転写されたものである。なお、フラッシュメモリ素子部を示す領域Ａ、Ｂと、高耐圧トランジスタ部を示す領域Ｇ〜Ｊは、開口部が無いので図面は省略する。そして、レジスト７６をマスクとして、例えばゲルマニウムを１０〜２０ＫｅＶ程度、４．００Ｅ１４〜８．００Ｅ１４ｃｍ-2程度、チルト角０°でイオン注入を行う。次いで、インジウムを３０〜６０ＫｅＶ程度、８．００Ｅ１２〜１．６０Ｅ１３ｃｍ-2程度、チルト角２８°で４方向で４回のイオン注入を行う。次いで、ヒ素を１〜３ＫｅＶ程度、２．００Ｅ１４〜４．００Ｅ１４ｃｍ-2程度、チルト角０°で４方向で４回のイオン注入を行う。次いで、ヒ素を４〜８ＫｅＶ程度、１．２０Ｅ１５〜２．００Ｅ１５ｃｍ-2程度、チルト角０°のイオン注入を行ってｎ型低電圧トランジスタＬＤＤ層７７を形成する。次いで、Ｏ2ガス、または、Ｏ2ガスを含む混合ガスなどを用いてレジスト７６を除去する。
次いで、図４５、図９６及び図１４７に示されるように、ｐ型低電圧トランジスタが形成される領域Ｃを開口するレジスト７８を塗布、露光、現像の処理を行ってパターンニングする。ここで、レジスト７８は、図１７２に示されるように、ｐ型低電圧トランジスタＬＤＤ注入用マスクパターン２２０が転写されたものである。なお、フラッシュメモリ素子部を示す領域Ａ、Ｂと、高耐圧トランジスタ部を示す領域Ｇ〜Ｊは、開口部が無いので図面は省略する。そして、レジスト７８をマスクとして、例えばヒ素を５０〜８０ＫｅＶ程度、４．００Ｅ１２〜８．００Ｅ１２ｃｍ-2程度、チルト角２８°で４方向で４回のイオン注入を行う。次いで、ボロンを０．５〜１ＫｅＶ程度、２．４０Ｅ１４〜４．８０Ｅ１４ｃｍ-2程度、チルト角０°で４方向で４回のイオン注入を行って、ｐ型低電圧トランジスタＬＤＤ層７９を形成する。
次いで、図４６、図９７及び図１４８に示されるように、Ｏ2ガス、または、Ｏ2ガスを含む混合ガスなどを用いてレジスト７８を除去する。
次いで、図４７、図９８及び図１４９に示されるように、熱ＣＶＤ炉により例えばビスターシャルブチルアミノシランガスなどを導入して５００〜６００℃程度の熱処理を行って、サイドウォール酸化膜８０を６０〜１２０ｎｍ程度の膜厚で成膜する。次いで、全面を例えばＣＦ4ガス、または、ＣＨＦ3ガスを含む混合ガスなどを用いて、サイドウォール酸化膜８０をプラズマ中にて全面でエッチバックする。適正なオーバーエッチング量を設定して、ゲート電極６８ａ〜６８ｈの側壁にサイドウォール酸化膜８０を残して、サイドウォール構造を形成する。
次いで、図４８、図９９及び図１５０に示されるように、選択トランジスタが形成される領域Ａと、メモリトランジスタが形成される領域Ｂと、ｐ型低電圧トランジスタが形成される領域Ｃと、ｐ型中耐圧トランジスタが形成される領域Ｅと、第１のｐ型高耐圧トランジスタが形成される領域Ｇと、第２のタップが形成される領域Ｊとを開口するレジスト８１を塗布、露光、現像の処理を行ってパターンニングする。ここで、レジスト８１は、図１７３、および、図１８３に示されるＰＳＤ注入用マスクパターン２２１が転写されたものである。なお、フラッシュメモリセル素子部を示す領域Ａ、Ｂは、全面が開口しているので図面は省略する。そして、レジスト８１をマスクとして、例えばボロンを６〜１２ＫｅＶ程度、８．００Ｅ１２〜１．６０Ｅ１３ｃｍ-2程度、チルト角０°でイオン注入を行う。次いで、例えばゲルマニウムを１５〜３０ＫｅＶ程度、４．００Ｅ１４〜８．００Ｅ１４ｃｍ-2程度、チルト角０°でイオン注入を行う。次いで、例えばボロンを３〜６ＫｅＶ程度、１．２０Ｅ１５〜２．４０Ｅ１５ｃｍ-2程度、チルト角０°で４方向で４回のイオン注入を行ってＰＳＤ層８２を形成する。次いで、例えばＯ2ガス、または、Ｏ2ガスを含む混合ガスなどを用いてレジスト８１を除去する。
次いで、図４９、図１００及び図１５１に示されるように、ｎ型低電圧トランジスタが形成される領域Ｄと、ｎ型中耐圧トランジスタが形成される領域Ｆと、第１のタップが形成される領域Ｈと、第１のｎ型高耐圧トランジスタが形成される領域Ｉとを開口するレジスト８３を塗布、露光、現像の処理を行ってパターンニングする。ここで、レジスト８３は、図１７４、および、図１８４に示されるＮＳＤ注入用マスクパターン２２２が転写されたものである。なお、フラッシュメモリセル素子部を示す領域Ａ、Ｂは、開口部が無いので図面は省略する。そしてレジスト８３をマスクとして、例えばリンを６〜１６ＫｅＶ程度、１．００Ｅ１６〜２．００Ｅ１６ｃｍ-2程度、チルト角０°でイオン注入を行って、ＮＳＤ層８４を形成する。
次いで、図５０、図１０１及び図１５２に示されるように、例えばＯ2ガス、または、Ｏ2ガスを含む混合ガスなどを用いてレジスト８３を除去する。
そして、ランプアニール装置によって９００〜１１００℃、０．１〜３秒程度の熱処理を行って、前述したイオン注入したシリコン基板中のイオンを活性化させる。
次いで、図５１、図１０２及び図１５３に示されるように、スパッタ法によりコバルト膜を３〜６ｎｍ程度の膜厚で全面に成膜する。次いで、ランプアニール装置により、５００〜６００℃程度、１０〜６０秒程度の熱処理を行う。次いで、アンモニア過酸化水素水と硫酸過酸化水素水による薬液処理を行って、シリコンと反応したシリサイド層を残しつつ、シリコンと反応していないコバルト膜を除去する。シリコンが無い素子分離３７上と、サイドウォール酸化膜８０上の未反応のコバルト膜が除去される。次いで、ランプアニール装置により、６００〜８００℃程度、１０〜６０秒程度の処理を行って、ゲート電極６８ａ〜６８ｈの表面と、半導体基板３１の表面にコバルトシリサイド膜８５を形成する。
図５１に示されるように、選択トランジスタのゲート１００と、選択トランジスタのソース１０１と、選択トランジスタのドレイン１０２と、Ｎウェル４４とにより、選択トランジスタ１がスイッチング素子として機能する。
図５１に示されるように、メモリトランジスタのゲート１０３と、メモリトランジスタのソース１０４と、メモリトランジスタのドレイン１０５と、Ｎウェル４４とにより、メモリトランジスタ２が記憶素子として機能する。メモリトランジスタのドレイン１０５は、選択トランジスタのソース１０１を兼ねている。
メモリトランジスタ２へ記憶された情報を読み出す際は、メモリトランジスタのゲート１０３と、メモリトランジスタのソース１０４と、Ｎウェル４４に、例えば１．６Ｖの電位を印加し、メモリトランジスタのドレイン１０５（選択トランジスタのソース１０１も共通）と、選択トランジスタのゲート１００と、選択トランジスタのドレイン１０２とを０Ｖとし、メモリトランジスタのソース１０４からメモリトランジスタのドレイン１０５に電流が流れるのかどうかによって読み出される。
メモリトランジスタ２へ情報を記録する際は、メモリトランジスタのゲート１０３に９Ｖを印加し、メモリトランジスタのソース１０４と、Ｎウェル４４とに５Ｖを印加し、選択トランジスタのゲート１００と、メモリトランジスタのドレイン１０５（選択トランジスタのソース１０１も共通）と、選択トランジスタのドレイン１０２とを０Ｖとし、メモリトランジスタのソース１０４からメモリトランジスタのドレイン１０５に流れる電流によって生じる電子が、ＯＮＯ構造の第２の窒化膜５２に蓄積することによって書きこまれる。
メモリトランジスタ２へ記憶された情報を消去する際は、メモリトランジスタのゲート１０３に−４〜−１０Ｖを印加し、メモリトランジスタのソース１０４と、Ｎウェル４４とに６〜１２Ｖを印加することによって消去される。
上述したように、選択トランジスタ１と、メモリトランジスタ２によって、フラッシュメモリ素子部が構成される。メモリトランジスタ２に情報を記憶し、必要な場合に消去を行い、記憶された情報を読み出すことでフラッシュメモリとして機能する。
図１０２（ａ）に示されるように、ｐ型低電圧トランジスタのゲート１０６と、ｐ型低電圧トランジスタのソース１０７と、ｐ型低電圧トランジスタのドレイン１０８と、Ｎウェル４４とにより、ｐ型低電圧トランジスタ３がスイッチング素子として機能する。
図１０２（ａ）に示されるように、ｎ型低電圧トランジスタのゲート１０９と、ｎ型低電圧トランジスタのソース１１０と、ｎ型低電圧トランジスタのドレイン１１１と、Ｐウェル４１とにより、ｎ型低電圧トランジスタ４がスイッチング素子として機能する。
図１０２（ｂ）に示されるように、ｐ型中耐圧トランジスタのゲート１１２と、ｐ型中耐圧トランジスタのソース１１３と、ｐ型中耐圧トランジスタのドレイン１１４と、Ｎウェル４４とにより、ｐ型中耐圧トランジスタ５がスイッチング素子として機能する。
図１０２（ｂ）に示されるように、ｎ型中耐圧トランジスタのゲート１１５と、ｎ型中耐圧トランジスタのソース１１６と、ｎ型中耐圧トランジスタのドレイン１１７と、Ｐウェル４１とにより、ｎ型中耐圧トランジスタ６がスイッチング素子として機能する。
図１５３に示されるように、第１のｐ型高耐圧トランジスタのゲート１１８と、第１のｐ型高耐圧トランジスタのソース１１９と、第１のｐ型高耐圧トランジスタのドレイン１２０と、第１のタップ１２１と、Ｎウェル４４と、Ｐウェル４１と、ディープＮウェル４８とにより、第１のｐ型高耐圧トランジスタ７がスイッチング素子として機能する。第１のｐ型高耐圧トランジスタのゲート１１８の下側の半導体基板３１は、第１のｐ型高耐圧トランジスタのソース１１９側にＮウェル４４が配置されている。他方、第１のｐ型高耐圧トランジスタのゲート１１８の下側の半導体基板３１は、第１のｐ型高耐圧トランジスタのドレイン１２０側にＰウェル４１と、素子分離３７が配置されている。さらに、Ｐウェル４１は、Ｎウェル４４と、ディープＮウェル４８とによって囲まれている。このような構造は、横方向拡散ＭＯＳ（Ｌａｔｅｒａｌｌｙ Ｄｉｆｆｕｓｅｄ ＭＯＳ：ＬＤＭＯＳ）呼ばれる。ＬＤＭＯＳ構造とすることで、ドレイン耐圧を好適に向上させることが可能であるため、より高い電圧での動作が要求される回路に適用できる。
図１５３に示されるように、第１のｎ型高耐圧トランジスタのゲート１２２と、第１のｎ型高耐圧トランジスタのソース１２３と、第１のｎ型高耐圧トランジスタのドレイン１２４と、第２のタップ１２５と、Ｐウェル４１と、Ｎウェル４４とにより、第１のｎ型高耐圧トランジスタ８がスイッチング素子として機能する。第１のｎ型高耐圧トランジスタのゲート１２２の下側の半導体基板３１は、第１のｎ型高耐圧トランジスタのソース１２３側にＰウェル４１が配置されている。他方、第１のｎ型高耐圧トランジスタのゲート１２２の下側の半導体基板３１は、第１のｎ型高耐圧トランジスタのドレイン１２４側にＮウェル４４と、素子分離３７が配置されている。さらに、Ｎウェル４４は、Ｐウェル４１と、半導体基板３１とによって囲まれている。このような構造は、第１のｐ型高耐圧トランジスタ７と同様にＬＤＭＯＳと呼ばれる。ＬＤＭＯＳ構造とすることで、ドレイン耐圧を好適に向上させることが可能であるため、より高い電圧での動作が要求される回路に適用できる。
次いで、図示は省略するが半導体基板３１の表面全体に層間絶縁膜を形成し、各種ゲート６８ａ〜６８ｈ上と、半導体基板３１上とに、電気的に接続するコンタクトを形成し、コンタクトに接続する配線を順次形成する。さらに、接続された配線は、外部と電気信号をやり取りするためのパッドに接続されて、半導体装置として機能する。なお、一例として図１６０、図１７４及び図１８４に示されるように、コンタクトパターン２２３を配置した例を示す。
図５１に示されるように、選択トランジスタ１と、メモリトランジスタ２が形成される。
選択トランジスタ１は、ゲート電極６８ａと、半導体基板３１との間に、第３の熱酸化膜６２が形成されている。第３の熱酸化膜６２は熱酸化にて形成されている。したがって、選択トランジスタのゲート絶縁膜は良質に保たれ、素子特性を悪化させることが無いように形成されている。特に、フラッシュメモリ素子部には、書き込み、読み出し、消去の動作をさせるために高い電圧が掛かる。したがって、選択トランジスタ１に対しても、良質なゲート絶縁膜を使用することが好適である。
メモリトランジスタ２は、ゲート電極６８ｂと、半導体基板３１との間に、ＣＶＤ酸化膜５５と、第２の窒化膜５２と、トンネル酸化膜５１とが積層され、ＯＮＯ構造を有している。メモリトランジスタ２のゲート電極６８ｂと、半導体基板との間に、電圧を適宜印加することにより、トンネル酸化膜を介して第２の窒化膜に電荷が蓄積、放出されて、情報を記憶することが可能となる。さらに、選択トランジスタ１を動作することによって、読み出しが行える。したがって、フラッシュメモリ素子部の動作が行える構造となる。
図１０２（ａ）に示されるように、ｐ型低電圧トランジスタ３、および、ｎ型低電圧トランジスタ４が形成される。
ｐ型低電圧トランジスタ３、および、ｎ型低電圧トランジスタ４は、それぞれゲート電極６８ｃ、６８ｄと、半導体基板３１との間に、第２の熱酸化膜６０が形成されている。第２の熱酸化膜６０は、熱酸化にて形成されている。したがって、ｐ型低電圧トランジスタ３、および、ｎ型低電圧トランジスタ４のゲート絶縁膜は良質に保たれ、もっとも薄く形成されている為、素子特性を悪化させることなく、高速動作に好適なように形成されている。
さらに、図１０２（ｂ）に示されるように、ｐ型中耐圧トランジスタ５、および、ｎ型中耐圧トランジスタ６が形成される。
ｐ型中耐圧トランジスタ５、および、ｎ型中耐圧トランジスタ６は、それぞれゲート電極６８ｅ、６８ｆと、半導体基板３１との間に、選択トランジスタ１と同様に、第３の熱酸化膜６２が形成されている。第３の熱酸化膜６２は熱酸化にて形成されている。したがって、ｐ型中耐圧トランジスタ５、および、ｎ型中耐圧トランジスタ６のゲート絶縁膜は良質に保たれ、素子特性を悪化させることが無いように形成されている。特に、中耐圧トランジスタは、例えば外部との電気信号のやり取りを行うなどの目的で、低電圧トランジスタよりも高い電圧が印加される。第３の熱酸化膜６２は、第２の熱酸化膜６０よりも膜厚が厚く形成されており、耐圧特性の点で高い電圧が印加できる点で好適である。
図１５３に示されるように、第１のｐ型高耐圧トランジスタ７、および、第１のｎ型高耐圧トランジスタ８が形成される。
第１のｐ型高耐圧トランジスタ７、および、第１のｎ型高耐圧トランジスタ８は、それぞれゲート電極６８ｇ、６８ｈと、半導体基板３１との間に、ＣＶＤ酸化膜５５と、第４の熱酸化膜６４とが積層されて酸化層６５が形成されている。言い換えれば、第１のｐ型高耐圧トランジスタ７、および、第１のｎ型高耐圧トランジスタ８のゲート絶縁膜は、高い電圧の印加に耐えうるように、第３の熱酸化膜６２よりも、さらに厚く形成されている。特に、高耐圧トランジスタは、例えばフラッシュメモリ素子の書き込み、読み出し、消去の動作をさせるために高い電圧が必要な場合に、該当箇所のフラッシュメモリ素子部に適切な電圧、例えば５Ｖ以上の電圧を印加するスイッチング回路に用いることができる。ＣＶＤ酸化膜５５と、第４の熱酸化膜６４とが積層された酸化層６５は、第３の熱酸化膜６２よりも厚く形成されているため、耐圧特性の点でさらに高い電圧を印加できる点で好適である。
なお、第１の実施の形態では、一例として素子分離を形成する工程、ウェルとチャネルとを形成する工程、トンネル酸化層と電荷蓄積層とを形成する工程の順で説明した。これらの工程は、手順を適宜変更しても構わない。例えば、素子分離を形成する工程の前に先にウェルとチャネルを形成しても構わない。必要であれば先にシリコン基板に段差となる位置合わせ用マークをパターンニング技術と、エッチング技術を用いて形成し、そのマークを用いてウェルとチャネルを形成し、後に素子分離を形成しても構わない。あるいは、ウェルと素子分離を形成したのちにチャネルを形成しても構わない。さらに、例えば、フラッシュメモリトランジスタの領域にウェルとチャネルとを形成し、トンネル酸化層と電荷蓄積層とを形成したのちに、他のトランジスタのウェルとチャネルとをさらに別工程で形成することも可能である。例えば、トンネル酸化層を形成する工程の熱工程で、他のトランジスタのウェルとチャネルとが拡散の影響を受けることを抑制したい場合に、部分的に他のトランジスタのウェルとチャネルとを形成する工程を後に別工程で設けることは好適である。これにより、他のトランジスタの電気特性の安定化を図ることができる。これに限られず、基板上に残存するゲート絶縁膜あるいはトンネル酸化膜が最終的に形成される前であれば、適宜夫々の領域のウェルとチャネルとを形成する工程は、領域ごとに形成する手順を変更しても良い。夫々のトランジスタの領域の電気特性に好適である工程の手順に変更することも可能である。
＜第１の実施の形態の変形例＞
第１の実施の形態にて半導体装置の製造工程を説明した。第１の実施の形態の一部の工程を変更しても、同様に半導体装置を製造することができる。以下、第１の実施の形態の変形例として、半導体装置の製造工程を断面図、平面図に沿って詳細に説明する。なお、第１の実施の形態と同じ要素について、同じ符号を付す。
図１８５〜図１８８及び図１８９は、第１の実施の形態の変形例を説明するそれぞれ断面図、平面図である。図１８５（ａ）〜図１８８（ａ）は、図１８９（ａ）に示されるＷ−Ｗ’線部を示す断面図である。図１８５（ｂ）〜図１８８（ｂ）は、図１８９（ｂ）に示されるＸ−Ｘ’線部を示す断面図である。第１の実施の形態の変形例は、第１の実施の形態から一部の工程を変更したものであり、同様に半導体装置を製造することができるものである。具体的には、一部の工程で用いるマスクパターンの形状を変更し、低電圧トランジスタの領域の半導体基板の表面が薬液で処理される回数を減らす。
第１の実施の形態で説明した製造工程を用いて、図１〜図２８、図５２〜図７９及び図１０３〜図１３０に示される工程と同様に、ＣＶＤ酸化膜５５を形成する。
次いで、図２９及び図１３１に示される工程と同様に、選択トランジスタが形成される領域Ａの一部を開口するレジスト５６を塗布、露光、現像の処理を行ってパターンニングする。第１の実施の形態では、図８０に示されるように、低電圧トランジスタ部と、中耐圧トランジスタ部を示す領域Ｃ〜Ｆを全面で開口していた。しかしながら、第１の実施の形態の変形例においては、図１８５に示されるように、中耐圧トランジスタ部を示す領域Ｅ、Ｆは第１の実施の形態と同様に開口するが、低電圧トランジスタ部を示す領域Ｃ、Ｄを開口しない点が第１の実施の形態と異なる。ここで、図２９において、レジスト５６は、図１５７に示されるメモリセルＣＶＤ酸化膜エッチング用マスクパターン２１３が転写されたものである。そして、第１の実施の形態の変形例では、図１８５において、レジスト５６は、図１８５に示されるように、中耐圧トランジスタ部を示す領域Ｅ、Ｆを同時に開口している。
次いで、図３０及び図１３２に示される工程と同様に、レジスト５６をマスクとして、例えば弗酸処理を行って、ＣＶＤ酸化膜５５を除去する。第１の実施の形態では、図８１に示されるように、低電圧トランジスタ部と、中耐圧トランジスタ部を示す領域Ｃ〜Ｆが全面で開口していたため、ＣＶＤ酸化膜５５が除去されているが、第１の実施の形態の変形例では低電圧トランジスタ部を示す領域Ｃ、Ｄは開口していないため、図１８６に示されるように、ＣＶＤ酸化膜５５が残存する点が第１の実施の形態と異なる。他方、中耐圧トランジスタ部を示す領域Ｅ、Ｆは、開口しているのでＣＶＤ酸化膜が除去され、半導体基板３１の表面が露出する。次いで、第１の実施の形態と同様に、例えばＯ2ガス、または、Ｏ2ガスを含む混合ガスなどを用いてレジスト５６を除去する。したがって、低電圧トランジスタ部を示す領域Ｃ、Ｄは、半導体基板３１の表面が弗酸処理にさらされない。
次いで、図３１及び図１３３に示される工程と同様に、第１の熱酸化膜５７を成長する。ここで、第１の実施の形態では、図８２に示されるように、半導体基板３１の表面が露出している低電圧トランジスタと、中耐圧トランジスタとが形成される領域Ｃ〜Ｆは、第１の熱酸化膜５７が形成された。第１の実施の形態の変形例では、図１８７に示されるように、半導体基板３１の表面が露出している中耐圧トランジスタが形成される領域Ｅ、Ｆは、第１の実施の形態と同様に、第１の熱酸化膜５７が形成される。しかしながら、図１８７に示されるように低電圧トランジスタが形成される領域Ｃ、Ｄは、半導体基板３１の表面がＣＶＤ酸化膜５５に覆われているため、第１の実施の形態の図１３３の高耐圧トランジスタが形成される領域Ｇ〜Ｊと同様に、半導体基板３１との界面のシリコンが酸化され第１の界面酸化層５８が成長する。よって、低電圧トランジスタが形成される領域Ｃ、Ｄは、ＣＶＤ酸化膜５５と共に、第１の界面酸化層５８が形成されたことで、厚みが増加する。したがって、第１の実施の形態の変形例では、低電圧トランジスタが形成される領域Ｃ、Ｄにおいて、半導体基板３１の表面に形成される膜の構造が第１の実施の形態とは異なる。
次いで、図３２、図１３４に示される工程と同様に、図１８８に示されるようにｐ型低電圧トランジスタが形成される領域Ｃと、ｎ型低電圧トランジスタが形成される領域Ｄとを開口するレジスト５９を塗布、露光、現像の処理を行ってパターンニングする。ここで、レジスト５９は、図１６７に示されるように、低電圧トランジスタのゲート絶縁膜形成エッチング用マスクパターン２１４が転写されたものと同じである。第１の実施の形態では、図８３に示されるように第１の熱酸化膜５７が半導体基板３１の表面に成長されていた。しかしながら、第１の実施の形態の変形例では、ＣＶＤ酸化膜５５と共に、第１の界面酸化層５８が形成されている点が異なる。
次いで、図３３、図８４及び図１３５に示される工程と同様に、レジスト５９をマスクとして、例えば弗酸処理を行って、ＣＶＤ酸化膜５５、および、第１の界面酸化層５８を除去する。第１の実施の形態では第１の熱酸化膜５７を除去したが、第１の実施の形態の変形例では除去する膜が異なる。弗酸処理の時間を適宜変更することで、半導体基板３１の表面を露出することが可能である。次いで、例えばＯ2ガス、または、Ｏ2ガスを含む混合ガスなどを用いてレジスト５９を除去する。
次いで、図３４、図８５及び図１３６に示される工程と同様に、熱拡散炉により第２の熱酸化膜６０を成長する。
以降の工程は、第１の実施の形態と同様な工程を用いることで、半導体装置を製造することができる。
第１の実施の形態の変形例では、第１の実施の形態と異なるマスクパターンを用いることで、低電圧トランジスタが形成される領域Ｃ、Ｄの半導体基板３１の表面に形成される膜が異なり、弗酸処理で除去される膜が異なることを説明した。より具体的には、第１の実施の形態では、低電圧トランジスタが形成される領域Ｃ、Ｄの半導体基板３１上に形成されたＣＶＤ酸化膜５５が弗酸処理で除去され、第１の熱酸化膜５７が成長され、第１の熱酸化膜５７が弗酸処理で除去され、次いで第２の熱酸化膜６０が成長された。他方、第１の実施の形態の変形例では、低電圧トランジスタが形成される領域Ｃ、Ｄの半導体基板３１上に形成されたＣＶＤ酸化膜５５が弗酸処理にさらされずに残存し、第１の界面酸化層５８が成長され、ＣＶＤ酸化膜５５、および、第１の界面酸化層５８が弗酸処理で除去され、次いで第２の熱酸化膜６０が成長された。
したがって、第１の実施の形態の変形例は、第１の実施の形態と比較して、具体的な工程の数は変化しないものの、低電圧トランジスタが形成される領域Ｃ、Ｄの半導体基板３１の表面が弗酸処理にさらされる回数が少ない。なお、半導体基板３１の表面は、不純物が注入された表面で有り、トランジスタが動作する際の電子やホールが流れる表面である。ここで、半導体基板３１の表面は、酸化量を極力少なくし、かつ、薬液処理に晒される回数を少なくすることが好ましい。酸化量を極力少なくすることで、注入した不純物が酸化膜や酸化層に拡散して流出することを少なくすることができる。さらに、薬液処理に晒される回数を少なくすることで、素子分離３７の表面が薬液処理によって後退し、半導体基板３１の側面が露出する程度を少なくすることができる。例えば、素子分離３７の平坦な表面よりも、半導体基板３１と素子分離３７との界面付近の素子分離３７の表面が、薬液処理によるエッチングレートが早い場合が有る。この現象が生じると、局所的な段差が生じることとなる。
例えば、ゲート電極６８ｃ、６８ｄ、半導体基板３１、および、素子分離３７が近接する部分において、不要な局所的な段差が生じることで当該部分のゲート電極膜６６の厚みが部分的に増加した場合に、エッチング残渣が発生する場合がある。さらに例えば、ゲート電極６８ｃ、６８ｄ、半導体基板３１、および、素子分離３７が近接する部分において、不要な局所的な段差が生じることで当該部分のゲート電極膜６６の表面に段差が残存した場合に、ゲート電極６８ｃ、６８ｄを形成するためのレジストによるパターンが段差により線幅が変動しやすくなる場合がある。エッチング残渣は電気的なショートの原因となり、ゲート電極６８ｃ、６８ｄの線幅の変動はトランジスタ特性の変動の原因となる。不要な局所的な段差が生じることを抑制することで、エッチング残渣が発生することや、レジストによるパターンの線幅の変動が生じることを回避することができる。
したがって、第１の実施の形態の変形例は、第１の実施の形態と比較して、半導体基板３１の表面の酸化量も少なく、弗酸処理も少なくすることができるため、良好なトランジスタ特性を得るのに好適である。さらに、第１の実施の形態の変形例は、製造工程を増やすことなく、好適な半導体装置を製造することができる。
＜第２の実施の形態＞
図１９０〜図１９８及び図１９９〜図２０３は、第２の実施の形態を説明するそれぞれ断面図、平面図である。第２の実施の形態は、第１の実施の形態と、同様な工程を経つつ、さらに高耐圧トランジスタのオン特性を改善するものである。特性を改善するために、一部のマスクパターンの変更と、サイドウォール形状の加工形状の変更が行われる。
以下、マスクパターンの変更が行われる工程と、製造工程が異なる点を詳述する。なお、第１の実施の形態と同じ要素について、同じ符号を付し、適宜異なる要素について異なる符号を付して説明する。
図１９０〜図１９８は、第２の実施の形態の半導体装置の製造工程を説明する断面図（その１〜その９）である。図１９９〜図２０３は、第２の実施の形態の半導体装置の製造工程における高耐圧トランジスタ部のマスクパターンを示す平面図（その１〜その５）である。
第１の実施の形態で説明したように、図１０３〜図１０９の工程と同様にＳＴＩ構造を形成する。なお、レジスト３４は、図１９９に示される素子分離用マスクパターン２２４が転写された点が、第１の実施の形態と異なる。そして、図１１０〜図１１２の工程と同様に犠牲酸化膜３８を成長する。ここまでの工程を経た状態を、図１１２と対比するために図１９０に示す。
図１９０に示される領域Ｋ〜Ｎは、高耐圧トランジスタ部を示す領域である。高耐圧トランジスタ部は、第２のｐ型高耐圧トランジスタが形成される領域Ｋと、第３のタップが形成される領域Ｌと、第２のｎ型高耐圧トランジスタが形成される領域Ｍと、第４のタップが形成される領域Ｎとを有している。図１９０は、図１９９に示されるＺ−Ｚ’線部を示す断面図である。
次いで、図１１２の工程と同様に、図１９０に示されるように第２のｎ型高耐圧トランジスタが形成される領域Ｍと、第４のタップが形成される領域Ｎとを開口するレジスト４０を塗布、露光、現像の処理を行ってパターンニングする。ここで、レジスト４０は、図１９９に示されるＰウェル注入用マスクパターン２２５が転写されたものである。なお、図１１２の第１のｐ型高耐圧トランジスタが形成される領域Ｇとは、第２のｐ型高耐圧トランジスタが形成される領域Ｋが開口しない点で異なる。図１１２の工程と同様に、Ｐウェル４１を形成する。
次いで、図１１３の工程と同様に、第２のｎ型高耐圧トランジスタの一部にチャネル（図示せず）を形成する。ここまでの工程を経た状態を、図１１４と対比するために図１９１に示す。
次いで、図１１４の工程と同様に、図１９１に示されるように第２のｐ型高耐圧トランジスタが形成される領域Ｋと、第３のタップが形成される領域Ｌとを開口するレジスト４３を塗布、露光、現像の処理を行ってパターンニングする。ここで、レジスト４３は、図２００に示されるＮウェル注入用マスクパターン２２６が転写されたものである。なお、図１１４の第１のｎ型高耐圧トランジスタが形成される領域Ｉとは、第２のｎ型高耐圧トランジスタが形成される領域Ｍが開口しない点が異なる。図１１４の工程と同様に、Ｎウェル４４を形成する。
次いで、第１の実施の形態で説明したように、図１１５〜図１２０の工程と同様に、第２のｐ型高耐圧トランジスタの一部にチャネル（図示せず）を形成し、第２のｐ型高耐圧トランジスタに、ディープＮウェル４８を形成し、犠牲酸化膜３８を除去する。
次いで、第１の実施の形態で説明したように、図１２１〜図１３６の工程と同様に、高耐圧トランジスタが形成される領域Ｋ〜Ｎに、ＣＶＤ酸化膜５５と、第４の熱酸化膜６４とが積層された、最も厚い膜厚の酸化層６５を残存させる。
次いで、第１の実施の形態で説明したように、図１３７〜図１４３の工程と同様に、ゲート電極膜６６に、図２０１に示されるゲート電極エッチング用マスクパターン２２７によるレジスト６７を用いて、ゲート電極６８ｉ、６８ｊを形成する。ここまでの工程を経た状態を、図１４４と対比するために図１９２に示す。
次いで、図１４４の工程と同様に、図１９２に示されるように第２のｎ型高耐圧トランジスタが形成される領域Ｍを開口するレジスト７２を塗布、露光、現像の処理を行ってパターンニングする。ここで、レジスト７２は、図２０１に示されるｎ型中耐圧トランジスタＬＤＤ注入用マスクパターン２２８が転写されたものである。なお、図１４４の第１のｎ型高耐圧トランジスタが形成される領域Ｉとは、第２のｎ型高耐圧トランジスタが形成される領域Ｍの開口部の範囲が大きくなっている点が異なる。図１４４の工程と同様に、第２のｎ型高耐圧トランジスタのＬＤＤ層７３ｂが形成される。ここまでの工程を経た状態を、図１４５と対比するために図１９３に示す。
次いで、図１４５の工程と同様に、図１９３に示されるように第２のｐ型高耐圧トランジスタが形成される領域Ｋを開口するレジスト７４を塗布、露光、現像の処理を行ってパターンニングする。ここで、レジスト７４は、図２０２に示されるｐ型中耐圧トランジスタＬＤＤ注入用マスクパターン２２９が転写されたものである。なお、図１４５の第１のｐ型高耐圧トランジスタが形成される領域Ｇとは、第２のｐ型高耐圧トランジスタが形成される領域Ｋの開口部の範囲が大きくなっている点が異なる。図１４５の工程と同様に、ｐ型高耐圧トランジスタＬＤＤ層７５ｃが形成される。
次いで、第１の実施の形態で説明したように、図１４６〜図１４８の工程と同様に、他のトランジスタのＬＤＤ層を形成してレジストを剥離する。
次いで、第１の実施の形態では図示を省略したが、図４７、図９８及び図１４９に示されているサイドウォール構造を形成する過程では、図１９４に示されるように最初にサイドウォール酸化膜８０が形成される。第１の実施の形態では、サイドウォール酸化膜８０が全面に露出した状態で、プラズマ中にて全面でエッチバックを行ったが、第２の実施の形態は、異なる方法を用いる。以下に説明する。
次いで、図１９４に示されるように、サイドウォール酸化膜８０を形成した後、ゲート電極６８ｉ、６８ｊそれぞれの一部を覆うように残存するレジスト８６を塗布、露光、現像の処理を行ってパターンニングする。ここで、レジスト８６は、図２０３に示されるサイドウォールオフセット用マスクパターン２３０が転写されたものである。
次いで、図１９５に示されるように、レジスト８６をマスクにして、第１の実施の形態と同様に、全面を例えばＣＦ4ガス、または、ＣＨＦ3ガスを含む混合ガスなどを用いて、サイドウォール酸化膜８０をプラズマ中にて全面でエッチバックする。ここで、レジスト８６に被われている領域のサイドウォール酸化膜８０は、残存する。図示しないが、他のトランジスタが形成される領域は、第１の実施の形態と同様にサイドウォール構造が形成されている。
次いで、図１９６に示されるように、Ｏ2ガス、または、Ｏ2ガスを含む混合ガスなどを用いてレジスト８６を除去する。ゲート電極６８ｉ、６８ｊそれぞれの表面と、側壁の一部と、半導体基板３１の表面の一部とを覆うように、サイドウォール酸化膜８０ａ、８０ｂがそれぞれ残存する。第１の実施の形態の図１４９と、図１９６はサイドウォール酸化膜８０の残存の形状が異なる。
次いで、第１の実施の形態で説明したように、図１５０〜図１５２の工程と同様に、図１９７に示されるようにＰＳＤ層８２と、ＮＳＤ層８４を形成する。
次いで、第１の実施の形態で説明したように、図１５３の工程と同様に、図１９８に示されるようにコバルトシリサイド膜８５を形成する。第２の実施の形態では、サイドウォール酸化膜８０ａ、８０ｂを残存させたため、ゲート電極６８ｉ、６８ｊの一部と、半導体基板３１の表面の一部には、コバルトシリサイド膜８５が形成されない。
図１９８に示されるように、第２のｐ型高耐圧トランジスタのゲート１２６と、第２のｐ型高耐圧トランジスタのソース１２７と、第２のｐ型高耐圧トランジスタのドレイン１２８と、第３のタップ１２９と、Ｎウェル４４と、ディープＮウェル４８とにより、第２のｐ型高耐圧トランジスタ９がスイッチング素子として機能する。第２のｐ型高耐圧トランジスタのゲート１２６の下側の半導体基板３１は、第２のｐ型高耐圧トランジスタのソース１２７側にＮウェル４４が配置されている。他方、第２のｐ型高耐圧トランジスタのゲート１２６の下側の半導体基板３１は、付加的な注入が行われていない部分８７を有し、素子分離３７も配置されていない。さらに、付加的な注入が行われていない部分８７は、Ｎウェル４４と、ディープＮウェル４８とによって囲まれている。このような構造は、第１のｐ型高耐圧トランジスタ７と同様にＬＤＭＯＳと呼ばれる。第１のｐ型高耐圧トランジスタ７に対して、第２のｐ型高耐圧トランジスタ９は、素子分離３７が配置されていない点と、Ｐウェル４１が配置されていない点と、サイドウォール酸化膜８０ａによってドレイン領域にオフセットが設けられている点とが異なる。このような構造とすることで、ゲート電極からドレイン領域を離間させることができるため、ドレイン耐圧を高く維持することができる。さらに、スイッチングにより第２のｐ型高耐圧トランジスタのソース１２７から第２のｐ型高耐圧トランジスタのドレイン１２８に電流を流す際に、第１のｐ型高耐圧トランジスタ７のように素子分離３７を迂回して電流が流れることがなくなる。そのため、トランジスタが動作する際に寄生抵抗となるオン抵抗を低減することが可能である。すなわち、第２のｐ型高耐圧トランジスタ９のようなＬＤＭＯＳ構造とすることで、ドレイン耐圧を好適に向上させつつ、オン抵抗を低減することができるため、より高い電圧において良好なオン特性が要求される回路に適用することができる。
図１９８に示されるように、第２のｎ高耐圧トランジスタのゲート１３０と、第２のｎ型高耐圧トランジスタのソース１３１と、第２のｎ型高耐圧トランジスタのドレイン１３２と、第４のタップ１３３と、Ｐウェル４１とにより、第２のｎ型高耐圧トランジスタ１０がスイッチング素子として機能する。第２のｎ型高耐圧トランジスタのゲート１３０の下側の半導体基板３１は、第２のｎ型高耐圧トランジスタのソース１３１側にＰウェル４１が配置されている。他方、第２のｎ型高耐圧トランジスタのゲート１３０の下側の半導体基板３１は、付加的な注入が行われていない部分８８を有し、素子分離３７も配置されていない。このような構造は、第１のｎ型高耐圧トランジスタ８と同様にＬＤＭＯＳと呼ばれる。第１のｎ型高耐圧トランジスタ８に対して、第２のｎ型高耐圧トランジスタ１０は、素子分離が配置されていない点と、Ｎウェル４４が配置されていない点と、サイドウォール酸化膜８０ｂによってドレイン領域にオフセットが設けられている点とが異なる。このような構造とすることで、ゲート電極からドレイン領域を離間させることができるため、ドレイン耐圧を高く維持することができる。さらに、スイッチングにより第２のｎ型高耐圧トランジスタのソース１３１から第２のｎ型高耐圧トランジスタのドレイン１３２に電流を流す際に、第１のｎ型高耐圧トランジスタ８のように素子分離３７を迂回して電流が流れることがなくなる。そのため、トランジスタが動作する際に寄生抵抗となるオン抵抗を低減することが可能である。すなわち、第２のｎ型高耐圧トランジスタ１０のようなＬＤＭＯＳ構造とすることで、ドレイン耐圧を好適に向上させつつ、オン抵抗を低減することができるため、より高い電圧において良好なオン特性が要求される回路にてきようすることができる。
＜第３の実施の形態＞
図２０４は、第３の実施の形態を説明する図である。具体的には、第１の実施の形態、および、第２の実施の形態で説明した製造方法を含む製造方法で製造される半導体装置を例示する。
半導体装置２０には、図２０４に示されるように、ＭＯＳトランジスタ等が形成されている。例えば、シリコン基板等の半導体基板３０１が素子分離３０２により複数の素子分離領域が画定されている。そして、半導体基板３０１上にゲート絶縁膜３０３ａおよびゲート電極３０３ｂが積層されている。ゲート絶縁膜３０３ａおよびゲート電極３０３ｂの側方にはサイドウォール絶縁膜３０３ｃが形成されている。半導体基板３０１の表面に素子分離３０２が無い部分には、平面視でゲート絶縁膜３０３ａおよびゲート電極３０３ｂを間に挟むようにして、ソース・ドレイン拡散層３０３ｄが形成されている。ソース・ドレイン拡散層３０３ｄは、一例としてＬＤＤ（Lightly doped drain）を含むものが例示されている。
次いでさらに、例えばシリコン窒化膜３０４ａおよびシリコン酸化膜３０４ｂが全面に積層され、シリコン窒化膜３０４ａおよびシリコン酸化膜３０４ｂにソース・ドレイン拡散層３０３ｄまで達するコンタクトホール３０５が形成されている。また、図示はしないが、コンタクトホール３０５は、ゲート電極３０３ｂに達するようにも形成されている。このコンタクトホール３０５の直径は、例えば０．０８μｍ〜０．１２μｍ程度である。このコンタクトホール３０５の側面および底面に倣うようにして、例えばグルーレイヤ３０５ａ（例えばＴｉＮ膜）が形成され、その内部に金属層３０５ｂ（例えばタングステン膜）が埋め込まれている。
次いでさらに、例えばシリコン窒化膜３０６ａ及びシリコン酸化膜３０６ｂが全面に積層され、シリコン窒化膜３０６ａ及びシリコン酸化膜３０６ｂにグルーレイヤ３０５ａ及び金属層３０５ｂ、或いは、シリコン酸化膜３０４ｂまで達する溝３０７が形成されている。この溝３０７の側面及び底面に倣うようにして、例えばバリアメタル膜３０７ａ（例えばＴａ膜）が形成され、その内部に金属層３０７ｂ（例えばＣｕ）が埋め込まれて配線が形成されている。
次いでさらに、例えばシリコン窒化膜３０８ａ及びシリコン酸化膜３０８ｂが全面に積層され、シリコン窒化膜３０８ａ及びシリコン酸化膜３０８ｂに下層の配線、ここでは金属層３０７ｂまで達するコンタクトホール３０９が形成されている。このコンタクトホール３０９の直径は、例えば０．０８μｍ〜０．１２μｍ程度である。
次いでさらに、例えばシリコン窒化膜３１０ａ及びシリコン酸化膜３１０ｂが全面に積層され、シリコン窒化膜３０８ａ及びシリコン酸化膜３０８ｂに形成されたコンタクトホール３０９に繋がる、或いは、シリコン酸化膜３０８ｂに達する溝３１１がシリコン窒化膜３１０ａ及びシリコン酸化膜３１０ｂに形成されている。これらのコンタクトホール３０９及び溝３１１の側面及び底面に倣うようにして、例えばバリアメタル膜３１１ａ（例えばＴａ膜）が形成され、その内部に金属層３１１ｂ（例えばＣｕ）が埋め込まれて配線が形成されている。
次いでさらに、例えばシリコン窒化膜３１２ａ及びシリコン酸化膜３１２ｂが全面に積層され、シリコン窒化膜３１２ａ及びシリコン酸化膜３１２ｂに下層の配線、ここでは金属層３１１ｂまで達するコンタクトホール３１３が形成されている。このコンタクトホール３１３の直径は、例えば０．０８μｍ〜０．１２μｍ程度である。
次いでさらに、例えばシリコン窒化膜３１４ａ及びシリコン酸化膜３１４ｂが全面に積層され、シリコン窒化膜３１２ａ及びシリコン酸化膜３１２ｂに形成されたコンタクトホール３１３に繋がる、或いは、シリコン酸化膜３１２ｂに達する溝３１５がシリコン窒化膜３１４ａ及びシリコン酸化膜３１４ｂに形成されている。これらのコンタクトホール３１３及び溝３１５の側面及び底面に倣うようにして、例えばバリアメタル膜３１５ａ（例えばＴａ膜）が形成され、その内部に金属層３１５ｂ（例えばＣｕ）が埋め込まれて配線が形成されている。
次いでさらに、例えばシリコン窒化膜３１６ａ及びシリコン酸化膜３１６ｂが全面に積層され、シリコン窒化膜３１６ａ及びシリコン酸化膜３１６ｂに下層の配線、ここでは金属層３１５ｂまで達するコンタクトホール３１７が形成されている。このコンタクトホール３１７の直径は、例えば０．３０μｍ〜０．５０μｍ程度である。
次いでさらに、例えばシリコン窒化膜３１８ａ及びシリコン酸化膜３１８ｂが全面に積層され、シリコン窒化膜３１６ａ及びシリコン酸化膜３１６ｂに形成されたコンタクトホール３１７に繋がる、或いは、シリコン酸化膜３１６ｂに達する溝３１９がシリコン窒化膜３１８ａ及びシリコン酸化膜３１８ｂに形成されている。これらのコンタクトホール３１７及び溝３１９の側面及び底面に倣うようにして、例えばバリアメタル膜３１９ａ（例えばＴａ膜）が形成され、その内部に金属層３１９ｂ（例えばＣｕ）が埋め込まれて配線が形成されている。
次いでさらに、例えばシリコン窒化膜３２０ａ及びシリコン酸化膜３２０ｂが全面に積層され、シリコン窒化膜３２０ａ及びシリコン酸化膜３２０ｂに金属層３１９ｂまで達するコンタクトホール３２１が形成されている。このコンタクトホールの直径は、例えば０．３８μｍ〜０．６２μｍ程度である。また、このコンタクトホールの側面及び底面に倣うようにして、例えばグルーレイヤ３２１ａ（例えばＴｉＮ膜）が形成され、その内部に金属層３２１ｂ（例えばタングステン膜）が埋め込まれている。
次いでさらに、例えばシリコン酸化膜３２０ｂの表面の一部と、グルーレイヤ３２１ａと、金属層３２１ｂを覆うようにしてバリアメタル膜３２２ａが形成され、このバリアメタル膜３２２ａ上に金属層３２２ｂ（例えばＡｌ又はＡｌ合金膜）及びバリアメタル膜３２２ｃが積層され、配線３２２が形成されている。更に、例えばバリアメタル膜３２２ａ、金属層３２２ｂ及びバリアメタル膜３２２ｃを覆うようにしてシリコン酸化膜３２３ａが全面に形成され、例えばシリコン窒化膜３２３ｂがシリコン酸化膜３２３ａ上に被覆膜として形成されている。さらに、例えば下層の配線、ここでは金属層３２２ｂまで達する開口３２３ｏがバリアメタル膜３２２ｃ、シリコン酸化膜３２３ａ及びシリコン窒化膜３２３ｂに形成されている。開口３２３ｏは、外部との電気的な信号をやり取りするためのパッドにおける電気的な接続の機能を確保するものである。
なお、上記の実施の形態では、半導体装置２０が提示され、半導体装置の製造工程を説明した。
上記の実施の形態で説明したＭＯＳトランジスタ等は、第１の実施の形態、第１の実施の形態の変形例、および、第２の実施の形態で説明したメモリトランジスタ、選択トランジスタ、低電圧トランジスタ、中耐圧トランジスタ、高耐圧トランジスタの各種のトランジスタに置き換えることができることは当業者であれば当然に可能と理解されることは言うまでもない。
第１の実施の形態、および、第２の実施の形態で説明されたコンタクトパターン２２３は、上記の実施の形態で説明したコンタクトホール３０５の加工に用いられるパターンとして用いることができる。
上記の実施の形態で説明した製造工程と、第１の実施の形態、第１の実施の形態の変形例、および、第２の実施の形態で説明した各種のトランジスタの製造工程とを組み合わせれば、第１の実施の形態、第１の実施の形態の変形例、および、第２の実施の形態の各種のトランジスタは、半導体装置として動作させることが当然に可能である。
第１の実施の形態では、フラッシュメモリ素子として、フラッシュメモリトランジスタと、選択トランジスタとを組み合わせたもの好適な例として例示したが、これに限られることなく例えばフラッシュメモリトランジスタを単独で使用したフラッシュメモリ素子として実施することも当然に可能である。
以上、本発明の半導体装置の製造方法を、図示の実施の形態で説明したが、あくまでも実施の形態は本発明の技術的な思想を説明するための例示であり、本発明はこれに限定されるものではなく、各部の構成は、同様の機能を有する任意の構成に置換することができる。また、本発明に他の任意の構成物や工程が付加されていても良い。
以下、本発明の諸態様を付記としてまとめて記載する。
（付記１）
半導体基板の上に、第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、および、フラッシュメモリトランジスタを有する半導体装置の製造方法であって、
前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジスタ、および、前記フラッシュメモリトランジスタの夫々の領域を画定させる素子分離を形成する工程と、
前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジスタ、および、前記フラッシュメモリトランジスタの夫々の領域にウェルと、チャネルとを形成する工程と、
前記フラッシュメモリトランジスタの領域に、トンネル酸化層と、電荷蓄積層とを形成する工程と、
前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジスタ、および、前記フラッシュメモリトランジスタの夫々の領域に第１の酸化膜を形成する工程と、
前記第１のトランジスタ、および、前記第２のトランジスタの領域の前記第１の酸化膜を除去する工程と、
前記半導体基板を酸化することにより、前記第１のトランジスタ、および、前記第２のトランジスタの領域に第２の酸化膜を形成しつつ、前記第３のトランジスタの領域の前記第１の酸化膜と前記半導体基板との間に第１の酸化層を加えて第３の酸化膜を形成する工程と、
前記第１のトランジスタの領域の前記第２の酸化膜を除去する工程と、
前記半導体基板を酸化することにより、前記第１のトランジスタの領域に第４の酸化膜を形成しつつ、前記第２のトランジスタの領域の前記第２の酸化膜と前記半導体基板との間に第２の酸化層を加えて第５の酸化膜を形成するとともに、前記第３のトランジスタの領域の前記第１の酸化層と前記半導体基板との間に第３の酸化層を加えて第６の酸化膜を形成する工程と、
前記第１のトランジスタ、前記第２のトランジスタ、第３のトランジスタ、および、前記フラッシュメモリトランジスタの夫々の領域にゲート電極を形成する工程と、
前記ゲート電極の両側の側壁にサイドウォール酸化膜を形成する工程と、
前記ゲート電極の両側の側方の前記半導体基板内に、ソース領域と、ドレイン領域を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
（付記２）
半導体基板の上に、第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、および、フラッシュメモリトランジスタを有する半導体装置の製造方法であって、
前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジスタ、および、前記フラッシュメモリトランジスタの夫々の領域を画定させる素子分離を形成する工程と、
前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジスタ、および、前記フラッシュメモリトランジスタの夫々の領域にウェルと、チャネルとを形成する工程と、
前記フラッシュメモリトランジスタの領域に、トンネル酸化層と、電荷蓄積層とを形成する工程と、
前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジスタ、および、前記フラッシュメモリトランジスタの夫々の領域に第１の酸化膜を形成する工程と、
前記第２のトランジスタの領域の前記第１の酸化膜を除去する工程と、
前記半導体基板を酸化することにより、前記第２のトランジスタの領域に第２の酸化膜を形成しつつ、前記第１のトランジスタ、および、前記第３のトランジスタの領域の前記第１の酸化膜と前記半導体基板との間に第１の酸化層を加えて第３の酸化膜を形成する工程と、
前記第１のトランジスタの領域の前記第３の酸化膜を除去する工程と、
前記半導体基板を酸化することにより、前記第１のトランジスタの領域に第４の酸化膜を形成しつつ、前記第２のトランジスタの領域の前記第２の酸化膜と前記半導体基板との間に第２の酸化層を加えて第５の酸化膜を形成するとともに、前記第３のトランジスタの領域の前記第１の酸化層と前記半導体基板との間に第３の酸化層を加えて第６の酸化膜を形成する工程と、
前記第１のトランジスタ、前記第２のトランジスタ、第３のトランジスタ、および、前記フラッシュメモリトランジスタの夫々の領域にゲート電極を形成する工程と、
前記ゲート電極の両側の側壁にサイドウォール酸化膜を形成する工程と、
前記ゲート電極の両側の側方の前記半導体基板内に、ソース領域と、ドレイン領域を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
（付記３）
前記第４の酸化膜は第１のトランジスタのゲート絶縁膜として、前記第５の酸化膜は第２のトランジスタのゲート絶縁膜として、前記第６の酸化膜は第３のトランジスタのゲート絶縁膜として、前記ゲート電極と前記半導体基板との間で用いられることを特徴とする付記１又は２に記載の半導体装置の製造方法。
（付記４）
前記半導体基板上に、第４のトランジスタをさらに有し、
前記素子分離を形成する工程は、前記第４のトランジスタの領域を画定させることを含み、
前記ウェルと前記チャネルとを形成する工程は、前記第４のトランジスタの領域に前記ウェルと前記チャネルとを形成することを含み、
前記第１の酸化膜を形成する工程は、前記第４のトランジスタの領域に前記第１の酸化膜を形成することを含み、
前記第１の酸化膜を除去する工程は、前記第４のトランジスタの領域の前記第１の酸化膜を除去することを含み、
前記第３の酸化膜を形成する工程は、前記第４のトランジスタの領域に前記第２の酸化膜を形成することを含み、
前記第６の酸化膜を形成する工程は、前記第４のトランジスタの領域に前記第５の酸化膜を形成することを含み、
前記ゲート電極を形成する工程は、前記第４のトランジスタの領域に前記ゲート電極を形成することを含み、
前記サイドウォール酸化膜を形成する工程は、前記第４のトランジスタの領域にサイドウォール酸化膜を形成することを含み、
前記ソース領域と、ドレイン領域を形成する工程は、前記第４のトランジスタの領域に前記ソース領域と、前記ドレイン領域を形成することを含み、
前記第４のトランジスタは、前記フラッシュメモリトランジスタと組み合わせられて、フラッシュメモリセルとなることを特徴とする付記１乃至３のいずれか１項に記載の半導体装置の製造方法。
（付記５）
前記第５の酸化膜は第４のトランジスタのゲート絶縁膜として、前記ゲート電極と前記半導体基板との間で用いられることを特徴とする付記４に記載の半導体装置の製造方法。
（付記６）
前記第１の酸化膜を除去する工程は、前記フラッシュメモリトランジスタの領域おいて、平面視で前記電荷蓄積層を内包して前記第１の酸化膜を残すように前記第１の酸化膜を除去することを含む付記１乃至５のいずれか１項に記載の半導体装置の製造方法。
（付記７）
前記第３のトランジスタは、横方向拡散型トランジスタであることを特徴とする付記１乃至６のいずれか１項に記載の半導体装置の製造方法。
（付記８）
前記素子分離を形成する工程は、前記第３のトランジスタの領域において、平面視で前記ゲート電極の一部に重なるように前記半導体基板内に形成された前記ドレイン領域に前記素子分離を設けること含む付記７に記載の半導体装置の製造方法。
（付記９）
前記サイドウォール酸化膜を形成する工程は、前記第３のトランジスタの領域において、平面視で前記ゲート電極の一部に重なるように前記サイドウォール酸化膜を形成することを含む付記７に記載の半導体装置の製造方法。
（付記１０）
前記サイドウォール酸化膜を形成する工程は、前記ゲート電極の両側の側壁に前記サイドウォール酸化膜を形成する前に、前記第３のトランジスタの領域において、平面視で前記ゲート電極の一部に重なるマスクパターンを形成する工程を含む付記９に記載の半導体装置の製造方法。
（付記１１）
前記フラッシュメモリトランジスタ用のウェル及びチャネルは、前記トンネル酸化層及び前記電荷蓄積層の形成前に形成し、
前記第１のトランジスタ用のウェル及びチャネル、前記第２のトランジスタ用のウェル及びチャネル、並びに前記第３のトランジスタ用のウェル及びチャネルは、前記トンネル酸化層及び前記電荷蓄積層の形成後に形成することを特徴とする付記１乃至１０のいずれか１項に記載の半導体装置の製造方法。
１ 選択トランジスタ
２ メモリトランジスタ
３ ｐ型低電圧トランジスタ
４ ｎ型低電圧トランジスタ
５ ｐ型中耐圧トランジスタ
６ ｎ型中耐圧トランジスタ
７ 第１のｐ型高耐圧トランジスタ
８ 第１のｎ型高耐圧トランジスタ
９ 第２のｐ型高耐圧トランジスタ
１０ 第２のｎ型高耐圧トランジスタ
２０ 半導体装置
３１、３０１ 半導体基板
３２ 初期酸化膜
３３ 第１の窒化膜
３４、３９、４０、４２、４３、４５、４６、４７、４９、５０、５３、５４、５６、５９、６７、６９、７０、７２、７４、７６、７８、８１、８３、８６ レジスト
３５ 素子分離溝
３６ プラズマ酸化膜
３７、３０２ 素子分離
３８ 犠牲酸化膜
４１ Ｐウェル
４４ Ｎウェル
４８ ディープＮウェル
５１ トンネル酸化膜
５２ 第２の窒化膜
５５ ＣＶＤ酸化膜
５７ 第１の熱酸化膜
５８ 第１の界面酸化層
６０ 第２の熱酸化膜
６１ 第２の界面酸化層
６２ 第３の熱酸化膜
６３ 第３の界面酸化層
６４ 第４の熱酸化膜
６５ 酸化層
６６ ゲート電極膜
６８ａ〜６８ｊ、３０３ｂ ゲート電極
７１ 第１のフラッシュメモリセルＬＤＤ層
７３ａ ｎ型中耐圧トランジスタのＬＤＤ層
７３ｂ ｎ型高耐圧トランジスタのＬＤＤ層
７５ａ ｐ型中耐圧トランジスタのＬＤＤ層
７５ｂ 第２のフラッシュメモリセルＬＤＤ層
７５ｃ ｐ型高耐圧トランジスタＬＤＤ層
７７ ｎ型低電圧トランジスタＬＤＤ層
７９ ｐ型低電圧トランジスタＬＤＤ層
８０ サイドウォール酸化膜
８２ ＰＳＤ層
８４ ＮＳＤ層
８５ コバルトシリサイド膜
８７、８８ 部分
１００、１０３、１０６、１０９、１１２、１１５、１１８、１２２ ゲート
１０１、１０４、１０７、１１０、１１３、１１６、１１９、１２３ ソース
１０２、１０５、１０８、１１１、１１４、１１７、１２０、１２４ ドレイン
１２１ 第１のタップ
１２５ 第２のタップ
２０１〜２２３ パターン
３０３ａ ゲート絶縁膜
３０３ｃ サイドウォール絶縁膜
３０３ｄ ソース・ドレイン拡散層
３０４ａ、３０６ａ、３０８ａ、３１０ａ、３１２ａ、３１４ａ、３１６ａ、３１８ａ、３２０ａ、３２３ｂ シリコン窒化膜
３０４ｂ、３０６ｂ、３０８ｂ、３１０ｂ、３１２ｂ、３１４ｂ、３１６ｂ、３１８ｂ、３２０ｂ、３２３ａ シリコン酸化膜
３０５、３０９、３１３、３１７、３２１ コンタクトホール
３０５ａ、３２１ａ グルーレイヤ
３０５ｂ、３０７ｂ、３１１ｂ、３１５ｂ、３１９ｂ、３２１ｂ、３２２ｂ 金属層
３０７、３１１、３１５、３１９ 溝
３０７ａ、３１１ａ、３１５ａ、３１９ａ、３２２ａ、３２２ｃ バリアメタル膜
３２２ 配線
３２３ｏ 開口

Claims (11)

  1. 半導体基板の上に、第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、および、フラッシュメモリトランジスタを有する半導体装置の製造方法であって、
    前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジスタ、および、前記フラッシュメモリトランジスタの夫々の領域を画定させる素子分離を形成する工程と、
    前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジスタ、および、前記フラッシュメモリトランジスタの夫々の領域にウェルと、チャネルとを形成する工程と、
    前記フラッシュメモリトランジスタの領域に、トンネル酸化層と、電荷蓄積層とを形成する工程と、
    前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジスタ、および、前記フラッシュメモリトランジスタの夫々の領域に第１の酸化膜を形成する工程であって、前記第１のトランジスタ、前記第２のトランジスタおよび前記第３のトランジスタの領域において、前記第１の酸化膜は前記半導体基板の面上に形成され、前記フラッシュメモリトランジスタの領域において、前記第１の酸化膜は前記電荷蓄積層の面上に形成される、工程と、
    前記第１のトランジスタ、および、前記第２のトランジスタの領域の前記第１の酸化膜を除去する工程と、
    前記半導体基板を酸化することにより、前記第１のトランジスタ、および、前記第２のトランジスタの領域に第２の酸化膜を形成しつつ、前記第３のトランジスタの領域の前記第１の酸化膜と前記半導体基板との間に第１の酸化層を加えて第３の酸化膜を形成する工程と、
    前記第１のトランジスタの領域の前記第２の酸化膜を除去する工程と、
    前記半導体基板を酸化することにより、前記第１のトランジスタの領域に第４の酸化膜を形成しつつ、前記第２のトランジスタの領域の前記第２の酸化膜と前記半導体基板との間に第２の酸化層を加えて第５の酸化膜を形成するとともに、前記第３のトランジスタの領域の前記第１の酸化層と前記半導体基板との間に第３の酸化層を加えて第６の酸化膜を形成する工程と、
    前記第１のトランジスタ、前記第２のトランジスタ、第３のトランジスタ、および、前記フラッシュメモリトランジスタの夫々の領域にゲート電極を形成する工程と、
    前記ゲート電極の両側の側壁にサイドウォール構造を形成する工程と、
    前記ゲート電極の両側の側方の前記半導体基板内に、ソース領域と、ドレイン領域を形成する工程と、
    を有することを特徴とする半導体装置の製造方法。
  2. 半導体基板の上に、第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、および、フラッシュメモリトランジスタを有する半導体装置の製造方法であって、
    前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジスタ、および、前記フラッシュメモリトランジスタの夫々の領域を画定させる素子分離を形成する工程と、
    前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジスタ、および、前記フラッシュメモリトランジスタの夫々の領域にウェルと、チャネルとを形成する工程と、
    前記フラッシュメモリトランジスタの領域に、トンネル酸化層と、電荷蓄積層とを形成する工程と、
    前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジスタ、および、前記フラッシュメモリトランジスタの夫々の領域に第１の酸化膜を形成する工程であって、前記第１のトランジスタ、前記第２のトランジスタおよび前記第３のトランジスタの領域において、前記第１の酸化膜は前記半導体基板の面上に形成され、前記フラッシュメモリトランジスタの領域において、前記第１の酸化膜は前記電荷蓄積層の面上に形成される、工程と、
    前記第２のトランジスタの領域の前記第１の酸化膜を除去する工程と、
    前記半導体基板を酸化することにより、前記第２のトランジスタの領域に第２の酸化膜を形成しつつ、前記第１のトランジスタ、および、前記第３のトランジスタの領域の前記第１の酸化膜と前記半導体基板との間に第１の酸化層を加えて第３の酸化膜を形成する工程と、
    前記第１のトランジスタの領域の前記第３の酸化膜を除去する工程と、
    前記半導体基板を酸化することにより、前記第１のトランジスタの領域に第４の酸化膜を形成しつつ、前記第２のトランジスタの領域の前記第２の酸化膜と前記半導体基板との間に第２の酸化層を加えて第５の酸化膜を形成するとともに、前記第３のトランジスタの領域の前記第１の酸化層と前記半導体基板との間に第３の酸化層を加えて第６の酸化膜を形成する工程と、
    前記第１のトランジスタ、前記第２のトランジスタ、第３のトランジスタ、および、前記フラッシュメモリトランジスタの夫々の領域にゲート電極を形成する工程と、
    前記ゲート電極の両側の側壁にサイドウォール構造を形成する工程と、
    前記ゲート電極の両側の側方の前記半導体基板内に、ソース領域と、ドレイン領域を形成する工程と、
    を有することを特徴とする半導体装置の製造方法。
  3. 前記第４の酸化膜は第１のトランジスタのゲート絶縁膜として、前記第５の酸化膜は第２のトランジスタのゲート絶縁膜として、前記第６の酸化膜は第３のトランジスタのゲート絶縁膜として、前記ゲート電極と前記半導体基板との間で用いられることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
  4. 前記半導体基板上に、第４のトランジスタをさらに有し、
    前記素子分離を形成する工程は、前記第４のトランジスタの領域を画定させることを含み、
    前記ウェルと前記チャネルとを形成する工程は、前記第４のトランジスタの領域に前記ウェルと前記チャネルとを形成することを含み、
    前記第１の酸化膜を形成する工程は、前記第４のトランジスタの領域に前記第１の酸化膜を形成することを含み、
    前記第１の酸化膜を除去する工程は、前記第４のトランジスタの領域の前記第１の酸化膜を除去することを含み、
    前記第３の酸化膜を形成する工程は、前記第４のトランジスタの領域に前記第２の酸化膜を形成することを含み、
    前記第６の酸化膜を形成する工程は、前記第４のトランジスタの領域に前記第５の酸化膜を形成することを含み、
    前記ゲート電極を形成する工程は、前記第４のトランジスタの領域に前記ゲート電極を形成することを含み、
    前記サイドウォール構造を形成する工程は、前記第４のトランジスタの領域に前記サイドウォール構造を形成することを含み、
    前記ソース領域と、ドレイン領域を形成する工程は、前記第４のトランジスタの領域に前記ソース領域と、前記ドレイン領域を形成することを含み、
    前記第４のトランジスタは、前記フラッシュメモリトランジスタと組み合わせられて、フラッシュメモリセルとなることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
  5. 前記第５の酸化膜は第４のトランジスタのゲート絶縁膜として、前記ゲート電極と前記半導体基板との間で用いられることを特徴とする請求項４に記載の半導体装置の製造方法。
  6. 前記第１の酸化膜を除去する工程は、前記フラッシュメモリトランジスタの領域おいて、平面視で前記電荷蓄積層を内包して前記第１の酸化膜を残すように前記第１の酸化膜を除去することを含む請求項１乃至５のいずれか１項に記載の半導体装置の製造方法。
  7. 前記第３のトランジスタは、横方向拡散型トランジスタであることを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置の製造方法。
  8. 前記素子分離を形成する工程は、前記第３のトランジスタの領域において、平面視で前記ゲート電極の一部に重なるように前記半導体基板内に形成された前記ドレイン領域に前記素子分離を設けること含む請求項７に記載の半導体装置の製造方法。
  9. 前記サイドウォール構造を形成する工程は、前記第３のトランジスタの領域において、平面視で前記ゲート電極の一部に重なるように前記サイドウォール構造を形成することを含む請求項７に記載の半導体装置の製造方法。
  10. 前記サイドウォール構造を形成する工程は、前記ゲート電極の両側の側壁に前記サイドウォール構造を形成する前に、前記第３のトランジスタの領域において、平面視で前記ゲート電極の一部に重なるマスクパターンを形成する工程を含む請求項９に記載の半導体装置の製造方法。
  11. 前記フラッシュメモリトランジスタ用のウェル及びチャネルは、前記トンネル酸化層及び前記電荷蓄積層の形成前に形成し、
    前記第１のトランジスタ用のウェル及びチャネル、前記第２のトランジスタ用のウェル及びチャネル、並びに前記第３のトランジスタ用のウェル及びチャネルは、前記トンネル酸化層及び前記電荷蓄積層の形成後に形成することを特徴とする請求項１乃至１０のいずれか１項に記載の半導体装置の製造方法。
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