JP2009164504A - 容量素子、容量素子を含む不揮発性記憶装置およびその製造方法 - Google Patents
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Abstract
【課題】半導体基板上に積層された電極のうち、シリコン基板に形成される第1の電極まわりの配線が簡略化された容量素子を提供することである。
【解決手段】本容量素子では、P型のシリコン基板11に第1の電極26aが形成され、その上部に第2の電極30aおよび第3の電極35aがそれぞれ第1の絶縁膜29および第2の絶縁膜30を介して順次積層されている。第1の電極26aに高い電圧が印加されてもブレークダウンしないように、第1の電極26aは、不純物濃度の高いN拡散層26からなり、その周囲にN拡散層よりも不純物濃度が低いNウエル25が形成されている。このため、Nウエル25に金属配線45を接続しなくても、Nウエル25はN拡散層26と常に同電位となる。
【選択図】図1
【解決手段】本容量素子では、P型のシリコン基板11に第1の電極26aが形成され、その上部に第2の電極30aおよび第3の電極35aがそれぞれ第1の絶縁膜29および第2の絶縁膜30を介して順次積層されている。第1の電極26aに高い電圧が印加されてもブレークダウンしないように、第1の電極26aは、不純物濃度の高いN拡散層26からなり、その周囲にN拡散層よりも不純物濃度が低いNウエル25が形成されている。このため、Nウエル25に金属配線45を接続しなくても、Nウエル25はN拡散層26と常に同電位となる。
【選択図】図1
Description
本発明は、容量素子、容量素子を含む不揮発性記憶装置およびその製造方法に関し、特に、チャージポンプ回路などに使用される容量素子、チャージポンプ回路で生成された電圧を用いて浮遊ゲートに蓄積された電荷を引き抜く不揮発性記憶装置およびその製造方法に関する。
フラッシュメモリなどの浮遊ゲートを有する不揮発性記憶装置では、微細化によってトランジスタのサイズが縮小されるとともに、使用される電源電圧も従来の5Vから3V、さらに最近では1.8Vと低電圧化が進んでいる。しかし、電源電圧の低電圧化が進んでも、浮遊ゲートに蓄積された電子を引き抜く消去動作時には、従来と同じく、15V程度の消去電圧をシリコン基板(ウエルまたはソース)にプラスの電圧、制御ゲートにマイナスの電圧を印加して、シリコン基板と制御ゲートとの間に15Vの電圧がかかるようにしなければならない。このため、不揮発性記憶装置に内蔵されたチャージポンプ回路によって、電源電圧から±10V程度の電圧を生成する必要がある。このとき、電源電圧から±10V程度の電圧を効率的に生成するためには、チャージポンプ回路に含まれる容量素子の専有面積を大きくして、その容量を大きくすればよい。
しかし、容量素子の専有面積を大きくすれば、チップに占める容量素子の専有面積の割合が大きくなってしまうので、トランジスタのサイズを縮小することによって得られるチップ面積の縮小効果が減殺されてしまう。
このため、特許文献1では、フラッシュメモリなどに含まれるチャージポンプ回路において、2つの容量素子を半導体基板上に積層して、チャージポンプ回路の昇圧能力を保持したまま、チップに占める容量素子の専有面積を従来の半分にすることが提案されている。
また、特許文献2では、容量素子の電極の表面に段差部を設けることによって、チップに占める容量素子の専有面積を増大させることなく、その容量を大きくすることが提案されている。
特開2003−60042号公報
特開平5−190767号公報
しかし、特許文献1の容量素子では、P型の半導体基板にN型のウエルが形成され、さらにN型のウエル内にP型のウエルが形成されている。そして、P型のウエルは第1の電極とされ、その外側のN型のウエルとともにチャージポンプ回路の同じ節点に接続されている。このため、第1の電極であるP型のウエルに所定の電位を与えるとともに、N型のウエルにも同じ電位が与えられる。したがって、P型のウエルだけでなく、N型のウエルにも電位を与える配線を形成しなければならず、第1の電極まわりの配線が複雑になるという問題がある。
また、特許文献2には、容量素子の電極に段差部を形成する方法が開示されているが、不揮発性記憶装置に含まれる容量素子を不揮発性記憶装置とともに効率よく製造できる方法については開示されていない。
そこで、本発明の目的は、半導体基板上に積層された電極のうち、シリコン基板に形成される第1の電極まわりの配線が簡略化された容量素子を提供することである。また、本発明の他の目的は、その容量素子を備えた不揮発性記憶装置を効率よく製造できる方法を提供することである。
第1の発明は、第1導電型の半導体基板に第1の電極と、第2の電極と、第3の電極とがそれぞれ第1の絶縁膜、第2の絶縁膜を介して順次積層された容量素子であって、
前記第1の電極は、前記第2導電型の不純物を含み、前記半導体基板よりも不純物濃度が高い拡散層からなり、
前記拡散層は、前記第2導電型の不純物を含み、前記拡散層よりも不純物濃度が低くかつ前記半導体基板の不純物濃度よりも高いウエルによって囲まれていることを特徴とする。
前記第1の電極は、前記第2導電型の不純物を含み、前記半導体基板よりも不純物濃度が高い拡散層からなり、
前記拡散層は、前記第2導電型の不純物を含み、前記拡散層よりも不純物濃度が低くかつ前記半導体基板の不純物濃度よりも高いウエルによって囲まれていることを特徴とする。
第2の発明は、第1の発明において、
前記第1の電極の表面と対向する前記第2の電極の表面に凹凸パターンが設けられていることを特徴とする。
前記第1の電極の表面と対向する前記第2の電極の表面に凹凸パターンが設けられていることを特徴とする。
第3の発明は、第1の発明において、
前記第1の絶縁膜および前記第2の絶縁膜のうち少なくともいずれか一方は、酸化膜/窒化膜/酸化膜の3層からなる絶縁膜であることを特徴とする。
前記第1の絶縁膜および前記第2の絶縁膜のうち少なくともいずれか一方は、酸化膜/窒化膜/酸化膜の3層からなる絶縁膜であることを特徴とする。
第4の発明は、第1の発明において、
前記第1の電極と前記第1の絶縁膜と前記第2の電極とで形成された第1の容量素子と、前記第2の電極と前記第2の絶縁膜と前記第3の電極とで形成された第2の容量素子とが並列に接続されていることを特徴とする、請求項1に記載の容量素子。
前記第1の電極と前記第1の絶縁膜と前記第2の電極とで形成された第1の容量素子と、前記第2の電極と前記第2の絶縁膜と前記第3の電極とで形成された第2の容量素子とが並列に接続されていることを特徴とする、請求項1に記載の容量素子。
第5の発明は、第1の発明において、
前記第3の電極の表面に高融点金属によってサリサイド膜が形成されていることを特徴とする。
前記第3の電極の表面に高融点金属によってサリサイド膜が形成されていることを特徴とする。
第6の発明は、第1の発明において、
前記第3の電極が高融点金属のシリサイド膜で形成されていることを特徴とする。
前記第3の電極が高融点金属のシリサイド膜で形成されていることを特徴とする。
第7の発明は、浮遊ゲートと制御ゲートを含むメモリセル部と、前記浮遊ゲートに蓄積された電荷を前記浮遊ゲートから引き抜くための電圧を生成するチャージポンプ回路とを備える不揮発性記憶装置であって、
前記チャージポンプ回路は、請求項1〜6のいずれかに記載の容量素子を含むことを特徴とする。
前記チャージポンプ回路は、請求項1〜6のいずれかに記載の容量素子を含むことを特徴とする。
第8の発明は、第1導電型の半導体基板に、浮遊ゲートと制御ゲートとを有するメモリセル部と、前記浮遊ゲートに蓄積された電荷を前記浮遊ゲートから引き抜くための電圧を生成するチャージポンプ回路と、第2導電型の第1のウエルに形成された周辺回路部とを備える不揮発性記憶装置の製造方法であって、前記半導体基板に前記第1のウエルを形成するウエル形成工程と、前記浮遊ゲートを形成する浮遊ゲート形成工程と、前記浮遊ゲートと前記制御ゲートとの間の絶縁膜を形成する絶縁膜形成工程と、前記制御ゲートを形成する制御ゲート形成工程とを備え、
前記チャージポンプ回路に含まれ、第1導電型の半導体基板に第1の電極と、第2の電極と、第3の電極とがそれぞれ第1の絶縁膜、第2の絶縁膜を介して順次積層され、前記第1の電極が前記第1のウエルと同じ導電型の第2のウエルで囲まれた容量素子の、
前記第2のウエルを前記ウエル形成工程において同時に形成し、
前記第2の電極を前記浮遊ゲート形成工程において同時に形成し、
前記第2の絶縁膜を前記絶縁膜形成工程において同時に形成し、
前記第3の電極を前記制御ゲート形成工程において同時に形成することを特徴とする。
前記チャージポンプ回路に含まれ、第1導電型の半導体基板に第1の電極と、第2の電極と、第3の電極とがそれぞれ第1の絶縁膜、第2の絶縁膜を介して順次積層され、前記第1の電極が前記第1のウエルと同じ導電型の第2のウエルで囲まれた容量素子の、
前記第2のウエルを前記ウエル形成工程において同時に形成し、
前記第2の電極を前記浮遊ゲート形成工程において同時に形成し、
前記第2の絶縁膜を前記絶縁膜形成工程において同時に形成し、
前記第3の電極を前記制御ゲート形成工程において同時に形成することを特徴とする。
第9の発明は、第8の発明において、
前記ウエル形成工程よりも前に、
前記半導体基板をエッチングして溝を形成する溝形成工程と、
前記半導体基板の上面を酸化阻止膜で覆った状態で前記溝の側面を酸化する側面酸化工程と、
前記溝を酸化膜で埋め込むことによって前記容量素子を素子分離する素子分離工程とをさらに備えることを特徴とする。
前記ウエル形成工程よりも前に、
前記半導体基板をエッチングして溝を形成する溝形成工程と、
前記半導体基板の上面を酸化阻止膜で覆った状態で前記溝の側面を酸化する側面酸化工程と、
前記溝を酸化膜で埋め込むことによって前記容量素子を素子分離する素子分離工程とをさらに備えることを特徴とする。
第10の発明は、第8の発明において、
前記第2の電極を形成した後に、レジストパターンをマスクにして前記第2の電極をエッチングしてその表面に凹凸パターンを形成するパターン工程をさらに含み、
前記第2の絶縁膜は酸化膜/窒化膜/酸化膜からなる絶縁膜であることを特徴とする。
前記第2の電極を形成した後に、レジストパターンをマスクにして前記第2の電極をエッチングしてその表面に凹凸パターンを形成するパターン工程をさらに含み、
前記第2の絶縁膜は酸化膜/窒化膜/酸化膜からなる絶縁膜であることを特徴とする。
上記第1の発明によれば、容量素子の第1の電極である拡散層と、第1の電極を囲むウエルとは同じ導電型であるため、常に同電位となる。このため、ウエルに接続するための配線を形成する必要がないので、第1の電極まわりの配線を簡略化することができる。
上記第2の発明によれば、第2の電極の表面に凹凸パターンを形成することによって面積を大きくできるので、容量素子の容量を大きくすることができる。
上記第3の発明によれば、酸化膜/窒化膜/酸化膜からなる絶縁膜を用いることによって、電極に蓄積された電荷のリークが少ない容量素子を形成することができる。
上記第4の発明によれば、第1の容量素子と第2の容量素子を並列に接続することによって、容量素子の容量を大きくすることができる。
上記第5および第6の発明によれば、第2の電極を低抵抗化できるので、その寄生抵抗値を小さくすることができる。このため、高周波領域での容量の低下を防ぐことができる。
上記第7の発明によれば、第1〜第6の発明に記載の容量素子を、不揮発性記憶装置のチャージポンプ回路に使用することによって、不揮発性記憶装置のチップサイズを小さくすることができる。
上記第8の発明によれば、不揮発性記憶装置の周辺回路部の第1のウエルの形成と同時に容量素子の第2のウエルが形成され、浮遊ゲートの形成と同時に容量素子の第2の電極が形成され、制御ゲートの形成と同時に第3の電極が形成され、浮遊ゲートと制御ゲートとの間の絶縁膜の形成と同時に、第2の電極と第3の電極との間の絶縁膜が形成される。このため、容量素子を備えた不揮発性記憶装置を効率よく製造することができる。
上記第9の発明によれば、溝の上側のエッジと下側のエッジの形状を丸くすることができる。このため、溝の上側のエッジで生じる電界集中を緩和することができるとともに、下側のエッジに応力が集中することによって生じる結晶欠陥の誘発も抑制することができる。
上記第10の発明によれば、第2の電極の表面に凹凸パターンを形成することによってその表面積を大きくすることができる。また、容量素子の第2の絶縁膜として、浮遊ゲートと制御ゲートとの間の絶縁膜と同じ、酸化膜/窒化膜/酸化膜からなる絶縁膜を用いることにより、新たな工程を追加することなく容量素子を形成することができる。この結果、容量素子の専有面積が小さくても必要な容量を確保することができるので、不揮発性記憶装置のチップサイズを小さくすることができる。
<1.容量素子の構成>
図1は、本発明の一実施形態に係る容量素子の断面図である。この容量素子は、例えば、外部から与えられた電源電圧を所望の電圧まで昇圧するチャージポンプ回路に含まれる容量素子として使用される。
図1は、本発明の一実施形態に係る容量素子の断面図である。この容量素子は、例えば、外部から与えられた電源電圧を所望の電圧まで昇圧するチャージポンプ回路に含まれる容量素子として使用される。
この容量素子は、図1に示すように、P型のシリコン基板11の表面に形成され、N型の不純物が高濃度に拡散された不純物拡散層(以下「N拡散層」という)26からなる 第1の電極26a、第1の電極26a上に、第1の絶縁膜29を介して形成された第2の電極30a、第2の電極30a上に、第2の絶縁膜32を介して形成された第3の電極35bが順次積層されている。また、第1の電極26aは、N型の不純物を含むウエル25によって囲まれている。
このため、第1の電極26aと第1の絶縁膜29と第2の電極30aとによって第1の容量素子C1が構成されており、第2の電極30aと第2の絶縁膜32と第3の電極35aとによって第2の容量素子C2が構成されている。つまり、この容量素子は、第1の容量素子C1上に、第2の容量素子C2が積層された構成になっている。そして、これら2つの容量素子C1、C2を並列に接続できるように、各電極26a、30a、35aに接続された金属配線45が形成されている。このことによって、第1の容量素子C1の容量と第2の容量素子C2の容量とを足した容量を有する容量素子が形成されている。
ここで、N拡散層26は、P型のシリコン基板(以下「シリコン基板」という)11に形成された、N拡散層26よりも不純物濃度が低いN型のウエル(以下「Nウエル」という)25内に形成されている。このように、N拡散層26の周囲にそれよりも不純物濃度が低いNウエル25を設けることによって、第1の電極26aに高い電圧が印加された場合であっても、アバランシェブレークダウンを生じにくくさせている。なお、第1の電極26aは不純物濃度の低いNウエル内に形成されているので、その接合容量は小さくなる。したがって、第1の電極26aと第2の電極30aとの間の容量が支配的になるので、第1の電極26aに印加される電圧によって生じる容量の変動は相対的に小さくなる。
このため、N拡散層26の不純物濃度は、1E20〜3E20ions/cmであり、そのときのNウエル25の不純物濃度は、1E17〜5E17ions/cmとする必要がある。また、N拡散層26、Nウエル25の接合深さの範囲はそれぞれ、0.1〜0.3μm、1.5〜2.0μmとする必要がある。ここで、N拡散層26の不純物濃度および接合深さは、電極として使用するときに、その寄生抵抗が問題にならないように設定される。また、Nウエル25の不純物濃度および接合深さは、後述する周辺回路部のNウエル23と同時に形成される。このため、周辺回路部に形成されるトランジスタに要求される耐圧を考慮して設定される。
第1の絶縁膜29および第2の絶縁膜32は、一般的には熱酸化によって形成されたシリコン酸化膜(以下「酸化膜」という)である。この場合、印加される電圧によって絶縁破壊が生じないようにするため、酸化膜内の電界が4〜6MeV/cm程度以下となるようにその膜厚が決定される。
なお、第1の絶縁膜29および第2の絶縁膜32のうち少なくとも一方は、酸化膜、シリコン窒化膜(以下「窒化膜」という)、HTO膜(High Temperature Oxide:高温酸化膜)がこの順に積層された膜(以下「ONO膜」という)によって構成されてもよい。ONO膜は、容量素子に蓄積された電子がリークして失われることを抑制することができる。また、ONO膜は、酸化膜と酸化膜との間に誘電率の大きな窒化膜が挟まれた膜であるので、その膜厚が酸化膜だけの場合の膜厚と同じであっても、電気的な酸化膜換算膜厚を薄くすることができる。このため、ONO膜を用いた容量素子の容量をより大きくすることができる。
また、容量素子の第2の電極30aおよび第3の電極35aは、いずれも導電性を与えるため、N型またはP型の不純物が拡散された多結晶シリコンによって形成されている。さらに、第3の電極35aの表面にコバルト、チタンなどの高融点金属を用いてサリサイド膜41を形成したり、第3の電極35aを多結晶シリコンではなく、タングステンシリサイド(WSi)などの高融点金属とシリコンとの化合物であるシリサイド膜によって形成してもよい。この場合、第3の電極35aを低抵抗化することができるので、容量素子の寄生抵抗成分が少なくなり、高周波領域でも容量を確保することができる。
また、第3の電極35aと対向する第2の電極30aの表面に凹凸パターンを形成することによって、凹凸パターンの側面の面積分だけ電極の面積を広くすれば、第2の容量素子C2の容量もその分だけ大きくすることができる。なお、凹凸パターンの形状はストライプ状、矩形など種々の形状が考えられる。
容量素子は、STI(Shallow Trench Isolation)法によって形成されたHDP(High Density Plasma)膜16によって他の素子から分離されている。また、容量素子全体を覆うように、BPSG等の層間絶縁膜43が形成されている。各電極26a、30a、35aは、層間絶縁膜43に形成されたコンタクトプラグ44を介して、アルミニウム等の金属からなる配線45に接続されている。
なお、上述のP型のシリコン基板11上に形成されたN拡散層26およびNウエル25に変えて、N型のシリコン基板上に形成された制御ゲート拡散層および不純物濃度が低いP型のウエル(以下「Pウエル」という)を用いてもよい。なお、N型のシリコン基板、不純物濃度が高いP型の拡散層(以下「P拡散層」という)、Pウエルの不純物濃度の相互の関係は、P型のシリコン基板11、N拡散層26、Nウエル25の不純物濃度の相互の関係と同様である。
<1.2 容量素子を含む不揮発性記憶装置の構成>
図2は、フラッシュメモリのメモリセル部の平面図である。図2に示すように、矩形の形状をした浮遊ゲート30bがマトリックス状に配置され、行方向に配置された各浮遊ゲート30bの上に、それぞれ行方向に延在する制御ゲート35bが重なるように形成されている。また、隣接する制御ゲート35bと制御ゲート35bとによって挟まれた領域のうち、その間隔の狭い領域はHDP膜が埋め込まれた素子分離領域が形成されており、間隔の広い領域にはシリコン基板の表面に形成されたソース/ドレインとコンタクトを取るためのコンタクトプラグ44が形成されている。なお、列方向に配置された各コンタクトプラグ44を覆うように、列ごとに金属配線45が形成されている。
図2は、フラッシュメモリのメモリセル部の平面図である。図2に示すように、矩形の形状をした浮遊ゲート30bがマトリックス状に配置され、行方向に配置された各浮遊ゲート30bの上に、それぞれ行方向に延在する制御ゲート35bが重なるように形成されている。また、隣接する制御ゲート35bと制御ゲート35bとによって挟まれた領域のうち、その間隔の狭い領域はHDP膜が埋め込まれた素子分離領域が形成されており、間隔の広い領域にはシリコン基板の表面に形成されたソース/ドレインとコンタクトを取るためのコンタクトプラグ44が形成されている。なお、列方向に配置された各コンタクトプラグ44を覆うように、列ごとに金属配線45が形成されている。
図3は、図1に示す容量素子および図2に示すメモリセル部を備える、フラッシュメモリの構成を示す断面図である。図3(A)にはNチャネル型トランジスタおよびPチャネル型トランジスタによって構成される周辺回路部、図3(B)には図2のX−X’線およびY−Y’線に沿ったメモリセル部、図3(C)には容量素子の各断面図がそれぞれ示されている。
図3(A)からわかるように、第3の電極35aと対向する第2の電極30aの表面には、容量を大きくするために凹凸パターンが形成されている。また、メモリセル部のトランジスタの浮遊ゲート30bと制御ゲート35bとの間の絶縁膜として使用されるONO膜32が、容量素子の第2の電極30aと第3の電極35aとの間の第2の絶縁膜32にも使用されている。また、周辺回路部のNチャネル型トランジスタおよびPチャネル型トランジスタはともに1層のゲート電極35cを有し、それぞれPウエル22内およびNウエル23内に形成されている。
このように、上述の容量素子をフラッシュメモリなどの不揮発性記憶装置が形成されたシリコン基板11に形成することによって、トランジスタのサイズとともに容量素子の専有面積を小さくすることができるので、不揮発性記憶装置のチップ面積を効果的に縮小することができる。
<1.3 容量素子を含む不揮発性記憶装置の製造法>
図4〜図12は、図3に示す容量素子を含むフラッシュメモリの製造工程を示す断面図である。図4〜図12を参照して、同一チップ上にメモリセルと容量素子を形成する場合の製造工程を説明する。
図4〜図12は、図3に示す容量素子を含むフラッシュメモリの製造工程を示す断面図である。図4〜図12を参照して、同一チップ上にメモリセルと容量素子を形成する場合の製造工程を説明する。
まず、図4(A)に示すように、P型のシリコン基板11の表面を熱酸化することによって膜厚8〜15nm程度の酸化膜12を形成した後、さらに減圧CVD法によって酸化膜12上に膜厚150〜250nm程度の窒化膜13を形成する。この酸化膜12と窒化膜13の厚みは、それらを合わせた厚みが後述する第2の電極30aの厚みと同じになるように決められる。
図4(B)に示すように、窒化膜13上にフォトレジストを塗布した後、露光現像してレジストパターン14を形成する。そして、レジストパターン14をマスクにして、不要な窒化膜13および酸化膜12をプラズマエッチング法によって順次除去する。
図4(C)に示すように、レジストパターン14を剥離した後、窒化膜13をマスクにして、シリコン基板11をRIE(Reactive Ion Etching:反応性イオンエッチング)法によってエッチングして、シリコン基板11の表面に250〜300nm程度の浅い溝15を形成する。
図5(A)に示すように、浅い溝15が完全に埋め込まれるまで、高密度プラズマCVD法を用いて、シリコン基板11の全面にHDP膜16を400〜600nm程度の厚みに堆積する。ここで、HDP膜16を堆積させるのは、HDP膜16は細い溝にも隙間なく埋め込まれるからである。なお、浅い溝15に埋め込まれる酸化膜として、HDP膜16が最も適しているが、他のプラズマCVD法によって形成される酸化膜であってもよい。
図5(B)に示すように、窒化膜13をストッパ膜として、CMP(Chemical Mechanical Polishing:化学的機械研磨)法を用いて、浅い溝15に埋め込まれたHDP膜16を研磨する。この研磨によって、HDP膜16の上面は、窒化膜13の上面と同一平面になる。このように、シリコン基板11の表面に形成された浅い溝15にHDP膜16を埋め込むことによって、素子分離領域を形成する方法はSTI法と呼ばれている。
図5(C)に示すように、150〜160℃程度に加熱したリン酸に浸漬することによって窒化膜13を除去し、続いてフッ化水素酸水溶液に浸漬することによって酸化膜12を除去する。この結果、HDP膜16によって素子分離されている領域を除き、シリコン基板11の表面が露出される。
図6(A)に示すように、シリコン基板11を熱酸化することによって、露出されたシリコン基板11の表面に20nm程度の酸化膜17を形成する。この酸化膜17は、犠牲酸化膜とも呼ばれ、窒化膜13が形成された状態で熱処理した場合に生じる、「ホワイトリボン」と呼ばれる不純物層を酸化膜17に取り込んで除去するとともに、後述する各種のイオン注入時にシリコン基板11の表面を保護する膜となる。
図6(B)に示すように、シリコン基板11の上にレジストを塗布した後、露光現像して、容量素子が形成される領域のみに開口部が形成されるようにレジストパターン18を形成する。そして、このレジストパターン18をマスクにして、容量素子が形成される領域にリンイオン(P)を注入エネルギー20〜50KeV程度、ドーズ量1E15〜5E15ions/cm程度で注入するか、または砒素イオン(As)を注入エネルギー40〜60KeV程度、ドーズ量1E15〜5E15ions/cm程度で注入した後にレジストを剥離する。このイオン注入がされた領域には、接合深さの浅いN拡散層が形成される。具体的には、後述する熱処理によって、フラッシュメモリの完成時には、砒素イオンを注入した場合には0.2μm、リンを注入した場合には0.3μm程度の接合深さで、その不純物濃度が1E20〜3E20ions/cmのN拡散層26が形成される。
次に、図6(C)に示すように、再びシリコン基板11の上にレジストを塗布し、露光現像して、周辺回路部を構成するNチャネル型トランジスタが形成される領域に開口部を有するレジストパターン19を形成する。そして、レジストパターン19をマスクにして、ボロンイオン(B)を注入した後に、レジストパターン19を剥離する。なお、注入エネルギーを変えてボロンを2重注入することによって、後述する周辺回路部のPウエル22に形成されるトランジスタの特性を考慮し、Pウエル22の表面付近と、その内部のボロンイオンの濃度をそれぞれ最適化することができる。
図7(A)に示すように、シリコン基板11の上にレジストを塗布し、露光現像して、周辺回路部を構成するPチャネル型トランジスタが形成される領域および容量素子が形成される領域に開口部を有するレジストパターン20を形成する。そして、レジストパターン20をマスクにして、リンイオンを注入エネルギー700〜750KeV程度、ドーズ量5E12〜2E13ions/cm程度で注入し、さらに注入エネルギー250〜350KeV程度、ドーズ量1E12〜5E12ions/cm程度で再度注入した後に、レジストパターン20を剥離する。このリンイオン注入のエネルギーは、前述のN拡散層26を形成するためのリンイオンの注入エネルギーよりも大きいため、注入されたリンイオンは、シリコン基板11の表面からより深い位置に注入される。したがって、最終的に形成されるNウエル25は、その接合深さが1.5〜2.0μmで、不純物濃度が1E17〜5E17atoms/cm程度となる。
また、周辺回路部を構成するPチャネル型トランジスタが形成される領域にも、後述する熱処理によってNウエル23が形成される。なお、リンイオンを2重注入することによってNウエル23、25内のリン濃度を、Pウエル22の場合と同様に最適化することができる。しかし、リン濃度の最適化が要求されない場合には、2度目のリンイオンの注入を省略することもできる。
図7(B)に示すように、シリコン基板11の表面上にレジストを塗布した後に露光現像することによって、メモリセル部が形成される領域に開口部を有するレジストパターン21を形成する。そして、レジストパターン21をマスクにして、ボロンイオンをエネルギー40〜60KeV程度、ドーズ量1.0E13〜5.0E13ions/cm程度で注入した後、レジストパターン21を剥離する。
その後、シリコン基板11を拡散炉でアニールすることにより、シリコン基板11に注入された各種不純物イオンを活性化するとともに、イオン注入時にシリコン基板11が受けたダメージを回復させる。この結果、容量素子の第1の電極26aとなるN拡散層26、Nチャネル型トランジスタおよびメモリセル部が形成される領域にPウエル22、24、N拡散層の周囲およびPチャネル型トランジスタが形成される領域にNウエル23、25がそれぞれ形成される。
次に、シリコン基板11をフッ化水素酸水溶液に浸漬することによって酸化膜17を除去して、シリコン基板11の表面を露出させる。その後、シリコン基板11の表面を熱酸化することによって、膜厚10〜30nm程度の酸化膜27を形成する。この酸化膜27の膜厚は、後述するトンネル酸化膜を形成するときに増加する膜厚を考慮し、酸化膜内の電界が4〜6MeV/cmよりも小さくなるように決められる。
シリコン基板11の表面上にレジストを塗布し、露光現像して、容量素子が形成される領域をレジストで覆うとともに、メモリセル部および周辺回路部が形成される領域にそれぞれ開口部が形成されたレジストパターンを形成する。そして、レジストパターンをマスクにして基板をフッ化水素酸水溶液に浸漬する。その結果、図7(C)に示すように、容量素子が形成される領域を除く他の領域の酸化膜27が除去され、シリコン基板11の表面が再び露出される。
図8(A)に示すように、熱酸化によって、露出されたシリコン基板11の表面に膜厚が10nm程度の酸化膜28を形成する。この酸化膜28は、メモリセル部が形成される領域では、後述する浮遊ゲートにホットエレクトロンとして電子を注入したり、浮遊ゲートからトンネル効果を利用して電子を引き抜いたりするときに電子が通過するトンネル酸化膜となる。
一方、容量素子が形成される領域では、前述の酸化によって形成された酸化膜27を介してさらに酸化することになるので、酸化膜29の膜厚は150〜350nm程度となる。
図8(B)に示すように、酸化膜29上に、減圧CVD法を用いて膜厚100〜300nm程度の第1の多結晶シリコン30を堆積する。そして、第1の多結晶シリコン30の導電率を所定の値にするため、リンイオンを注入してアニールする。
図8(C)に示すように、HDP膜16をストッパ膜として、第1の多結晶シリコン30をCMPによって研磨する。この結果、メモリセル部が形成される領域、容量素子が形成される領域、周辺回路部が形成される領域では、HDP膜16によって囲まれた領域に第1の多結晶シリコン膜30が埋め込まれる。メモリセル部が形成される領域に埋め込まれた第1の多結晶シリコン膜30は、後述するように浮遊ゲート30bとなり、容量素子が形成される領域に埋め込まれた第1の多結晶シリコン膜30は第2の電極30aとなる。
図9(A)に示すように、シリコン基板11の表面上にレジストを塗布して露光現像することにより、容量素子が形成される領域の第1の多結晶シリコン膜30上にパターンピッチが2〜5μmのストライプ状のレジストパターン31を形成する。このとき、容量素子が形成される領域を除く他の領域は、レジストで覆われている。
図9(B)に示すように、レジストパターン31をマスクにして、RIE法によって、容量素子の第2の電極30aとなる第1の多結晶シリコン膜30の表面をエッチングして、ストライプ状の凹凸パターンを形成する。このとき、第1の多結晶シリコン膜30の膜厚のばらつきおよびエッチングのばらつきを考慮し、エッチング後の第1の多結晶シリコン膜30の膜厚が薄くなりすぎて抵抗値が高くならないようにする必要がある。このため、凹凸パターンの段差が第1の多結晶シリコン膜30の半分程度となるように、第1の多結晶シリコン膜30をエッチングする。なお、凹凸パターンは、ストライプ状に限定されず、またそのパターンピッチも目的とする容量値に応じて決めればよい。
図9(c)に示すように、熱酸化によって、第1の多結晶シリコン膜30上に膜厚3〜5nm程度の酸化膜を形成し、その上に減圧CVD法を用いて膜厚5〜7nm程度の窒化膜を堆積し、さらにその上にプラズマCVD法によって膜厚6〜8nm程度のHTO膜を順次堆積して、ONO膜32を形成する。このONO膜32は、メモリセル部の浮遊ゲート30bに蓄積されている電子が制御ゲート35bにリークすることを防止している。一方、容量素子では、第2の電極30aと後述する第3の電極35aとの間の絶縁膜として用いられているので、その膜厚が酸化膜だけで形成された絶縁膜の膜厚と同じ場合に比べて、容量が大きくなる。
図10(A)に示すように、シリコン基板11の表面上にレジストを塗布した後、露光現像することによって、メモリセル部および容量素子が形成される領域にレジストが残るようなレジストパターン33を形成する。そして、このレジストパターン33をマスクにして、プラズマエッチング法により、ONO膜32を除去し、さらに周辺回路部が形成される領域に埋め込まれていた第1の多結晶シリコン膜30を除去する。続いて、酸化膜28をフッ化水素酸水溶液によって除去することにより、シリコン基板11の表面を露出させる。
図10(B)に示すように、周辺回路部が形成される領域のシリコン基板11の表面に、熱酸化によってゲート酸化膜34を形成する。次に、減圧CVD法によって、シリコン基板11の表面に第2の多結晶シリコン膜35を200〜300nm程度堆積する。次に、シリコン基板11上にレジストを塗布した後、露光現像することによって、周辺回路部が形成される領域にトランジスタのゲート35cが形成されるようにレジストパターンを形成する。そして、レジストパターンをマスクにして、RIE法により第2の多結晶シリコン膜35をエッチングする。
その結果、図11(A)に示すように、周辺回路部が形成される領域に、トランジスタのゲート35cが形成される。このとき、後述するように、容量素子の第1の多結晶シリコン膜30上にコンタクトを取るためのコンタクトホールを通すために、第2の多結晶シリコン膜35に、コンタクトホールの径よりも大きな径を有する開口孔37aが同時に形成される。
次に、図11(B)に示すように、再びシリコン基板11上にレジストを塗布した後に露光現像して、第2の多結晶シリコン膜35と第1の多結晶シリコン膜30を連続してエッチングする部分、すなわちメモリセル部の制御ゲート35bとなる領域にレジストを残すとともに、容量素子の第2の多結晶シリコン膜35の表面からN拡散層26にコンタクトを取るための後述のコンタクトホールを通すのに必要な開口孔37bを形成するために、レジストパターン38を形成する。
そして、このレジストパターン38をマスクにして、RIE法により第2の多結晶シリコン膜35および第1の多結晶シリコン膜30を連続してエッチングを行う。このエッチングによって、第1の多結晶シリコン膜30と第2の多結晶シリコン膜35に挟まれたONO膜32も除去される。この結果、図11(B)に示すように、メモリセル部のトランジスタの浮遊ゲート30bと制御ゲート35bとが自己整合的に形成されるとともに、容量素子部の第2の多結晶シリコン膜35の表面から、N拡散層26にコンタクトを取るためのコンタクトホールを通すのに必要な開口孔37bが開口される。
図12(A)に示すように、プラズマCVD法によって、シリコン基板11上にNSG(Non-doped Silicate Glass)を堆積した後にエッチバックすることによって、第3の電極35bの側面および各トランジスタの側面にサイドウオールを形成する。このとき、サイドウオールの形成の前後にそれぞれ砒素イオンまたはボロンイオンを注入することによって、周辺回路部およびメモリセル部のトランジスタのソース/ドレイン40をLDD(Lightly Doped Drain)構造とすることができる。
第2の多結晶シリコン膜35の表面にスパッタによって高融点金属を成膜した後、ランプアニールを行うことにより、第3の電極35aの表面にサリサイド膜41を形成してもよい。具体的には、膜厚が10〜20nm程度のコバルト(Co)膜を成膜した後に、450〜530℃で1分間程度のランプアニールを行う。または、コバルトの代わりに、膜厚が40〜60nm程度のチタン(Ti)膜を成膜した後に、650〜700℃で1分間程度のランプアニールを行ってもよい。この結果、メモリセル部に形成されたトランジスタの制御ゲート35bとソース/ドレイン40、周辺回路部のゲート35cとソース/ドレイン40および容量素子の第3の電極35aの各表面で、成膜されたコバルト膜またはチタン膜と、第2の多結晶シリコン35またはシリコン基板11のシリコンとが反応し、サリサイド(Self-aligned Silicide)膜41が形成される。その後、硫酸と過酸化水素水の混合液にシリコン基板11を浸漬することによって未反応のコバルトまたはチタンを除去する。さらに、シリコン基板11を650〜700℃で30秒間程度ランプアニールしてサリサイド膜41を相転移させる。この結果、サリサイド膜41はより低抵抗化される。
この場合、サリサイド膜41を容量素子の第3の電極35a上に形成することによって、その寄生抵抗値を小さくすることができる。このため、高周波領域で、容量素子の容量が低下することを防ぐことができる。そして、プラズマCVD法によって、コンタクトエッチストッパとなる窒化膜42を形成する。このとき、窒化膜42は、第2の多結晶シリコン膜35上に形成されたサリサイド膜41の表面にも堆積される。
図12(B)に示すように、プラズマCVD法によって、シリコン基板11上に層間絶縁膜43として、BPSG(Boron Phosphorus Silicate Glass)膜を堆積し、容量素子の各電極26a、30a、35a、周辺回路部のトランジスタの各ソース/ドレイン40とゲート35c、メモリセル部のトランジスタの各ソース/ドレイン40と制御ゲート35bなど、必要な箇所にコンタクトホールを開口する。なお、容量素子では、コンタクトホールは、あらかじめ形成された開口孔37a、37b内に通されるので、容量素子でもコンタクトホールを、メモリセル部および周辺回路部と同程度の時間で形成することができる。開口された各コンタクトホール内に、タングステン(W)などの導体を埋め込んでコンタクトプラグ44を形成した後、アルミニウム(Al)を主成分とする金属膜をスパッタにより成膜する。そして、レジストパターンをマスクにして金属膜をエッチングすることにより、コンタクトプラグ44に接続された金属配線45を形成する。
また、第2の多結晶シリコン膜35の代わりに、シリコンと高融点金属との化合物であるシリサイド膜をCVD法によって堆積してもよい。この実施形態では、6フッ化タングステン(WF6)とジクロルシラン(SiH2Cl2)を反応させることによって、膜厚が100〜200nm程度のタングステンシリサイド膜を堆積させてもよい。この場合も、容量素子の第3の電極35aの寄生抵抗値をさらに小さくすることができる。このため、高周波領域で容量素子の容量が低下することを防ぐことができる。
図13(A)は、容量素子の電界集中および結晶欠陥が生じやすい場所を示す断面図であり、図13(B)は、電界集中の緩和し、結晶欠陥の発生を抑制するための処理を施した後の断面図である。図13(A)に示すように、第1の電極(N拡散層)26(26a)、酸化膜29、第2の電極(第1の多結晶シリコン膜)30a(30)を順次積層された第1の容量素子において、HDP膜16が形成された浅い溝15の上側のエッジ15aで電界集中が生じやすい。これは、浅い溝15を形成するためにシリコン基板11をエッチングした後に、HDP膜16を埋め込み、さらに窒化膜13および酸化膜12を除去しているので、浅い溝の上側のエッジ15aが尖った形状となってしまうためである。また、浅い溝15の下側のエッジ15bに応力が集中して結晶欠陥が誘発されやすい。
そこで、シリコン基板11をエッチングして浅い溝15を形成した後で、浅い溝15にHDP膜16を埋め込む前に、熱酸化によって膜厚30〜50nm程度の酸化膜を形成する。このとき、シリコン基板の表面は、窒化膜13によって覆われているので酸化されず、浅い溝15の側面、上側のエッジ15aおよび下側のエッジ15bが酸化される。次に、形成された酸化膜をフッ化水素酸水溶液によって除去すると、図13(B)に示すように、浅い溝15の上側のエッジ15aおよび下側のエッジ15bの形状がそれぞれ丸くなる。この結果、上側のエッジ15aに生じる電界集中を緩和することができる。また、浅い溝15の下側のエッジ15bに応力が集中することによって生じる結晶欠陥の誘発も抑制することができる。
11…シリコン基板
23…周辺回路部のNウエル
25…容量素子のNウエル
26…N拡散層
26a…第1の電極
30…第1の多結晶シリコン膜
30a…第2の電極
30b…浮遊ゲート
32…酸化膜/窒化膜/酸化膜(ONO膜)
35…第2の多結晶シリコン膜
35a…第3の電極
35b…制御ゲート
41…サリサイド膜
23…周辺回路部のNウエル
25…容量素子のNウエル
26…N拡散層
26a…第1の電極
30…第1の多結晶シリコン膜
30a…第2の電極
30b…浮遊ゲート
32…酸化膜/窒化膜/酸化膜(ONO膜)
35…第2の多結晶シリコン膜
35a…第3の電極
35b…制御ゲート
41…サリサイド膜
Claims (10)
- 第1導電型の半導体基板に第1の電極と、第2の電極と、第3の電極とがそれぞれ第1の絶縁膜、第2の絶縁膜を介して順次積層された容量素子であって、
前記第1の電極は、前記第2導電型の不純物を含み、前記半導体基板よりも不純物濃度が高い拡散層からなり、
前記拡散層は、前記第2導電型の不純物を含み、前記拡散層よりも不純物濃度が低くかつ前記半導体基板の不純物濃度よりも高いウエルによって囲まれていることを特徴とする、容量素子。 - 前記第1の電極の表面と対向する前記第2の電極の表面に凹凸パターンが設けられていることを特徴とする、請求項1に記載の容量素子。
- 前記第1の絶縁膜および前記第2の絶縁膜のうち少なくともいずれか一方は、酸化膜/窒化膜/酸化膜からなる絶縁膜であることを特徴とする、請求項1に記載の容量素子。
- 前記第1の電極と前記第1の絶縁膜と前記第2の電極とで形成された第1の容量素子と、前記第2の電極と前記第2の絶縁膜と前記第3の電極とで形成された第2の容量素子とが並列に接続されていることを特徴とする、請求項1に記載の容量素子。
- 前記第3の電極の表面に高融点金属によってサリサイド膜が形成されていることを特徴とする、請求項1に記載の容量素子。
- 前記第3の電極が高融点金属のシリサイド膜で形成されていることを特徴とする、請求項1に記載の容量素子。
- 浮遊ゲートと制御ゲートを含むメモリセル部と、前記浮遊ゲートに蓄積された電荷を前記浮遊ゲートから引き抜くための電圧を生成するチャージポンプ回路とを備える不揮発性記憶装置であって、
前記チャージポンプ回路は、請求項1〜6のいずれかに記載の容量素子を含むことを特徴とする、不揮発性記憶装置。 - 第1導電型の半導体基板に、浮遊ゲートと制御ゲートとを有するメモリセル部と、前記浮遊ゲートに蓄積された電荷を前記浮遊ゲートから引き抜くための電圧を生成するチャージポンプ回路と、第2導電型の第1のウエルに形成された周辺回路部とを備える不揮発性記憶装置の製造方法であって、前記半導体基板に前記第1のウエルを形成するウエル形成工程と、前記浮遊ゲートを形成する浮遊ゲート形成工程と、前記浮遊ゲートと前記制御ゲートとの間に絶縁膜を形成する絶縁膜形成工程と、前記制御ゲートを形成する制御ゲート形成工程とを備え、
前記チャージポンプ回路に含まれ、第1導電型の半導体基板に第1の電極と、第2の電極と、第3の電極とがそれぞれ第1の絶縁膜、第2の絶縁膜を介して順次積層され、前記第1の電極が前記第1のウエルと同じ導電型の第2のウエルで囲まれた容量素子の、
前記第2のウエルを前記ウエル形成工程において同時に形成し、
前記第2の電極を前記浮遊ゲート形成工程において同時に形成し、
前記第2の絶縁膜を前記絶縁膜形成工程において同時に形成し、
前記第3の電極を前記制御ゲート形成工程において同時に形成することを特徴とする、不揮発性記憶装置の製造方法。 - 前記ウエル形成工程よりも前に、
前記半導体基板をエッチングして溝を形成する溝形成工程と、
前記半導体基板の上面を酸化阻止膜で覆った状態で前記溝の側面を酸化する側面酸化工程と、
前記溝を酸化膜で埋め込むことによって前記容量素子を素子分離する素子分離工程とをさらに備えることを特徴とする、請求項8に記載の不揮発性記憶装置の製造方法。 - 前記第2の電極を形成した後に、レジストパターンをマスクにして前記第2の電極をエッチングしてその表面に凹凸パターンを形成するパターン工程をさらに含み、
前記第2の絶縁膜は酸化膜/窒化膜/酸化膜からなる絶縁膜であることを特徴とする、請求項8に記載の不揮発性記憶装置の製造方法。
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JP2012038905A (ja) * | 2010-08-06 | 2012-02-23 | Fujitsu Semiconductor Ltd | 半導体装置の製造方法 |
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-
2008
- 2008-01-10 JP JP2008002838A patent/JP2009164504A/ja active Pending
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