JP4928825B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置およびその製造技術に関し、特に、不揮発性メモリおよびその周辺回路を備えた半導体装置の製造に適用して有効な技術に関するものである。
電気的にデータの書き換えが可能な不揮発性メモリ(Electrically Erasable and Programmable Read Only Memory)の一種として、ＯＮＯ(Oxide Nitride Oxide)膜からなる電荷蓄積層を用いたスプリットゲート型のメモリセル構造が知られている。
また、不揮発性メモリの周辺回路として、例えばセンスアンプ、カラムデコーダ、ロウデコーダのように低耐圧ＭＩＳＦＥＴで構成される回路と、例えば昇圧回路のように、高耐圧ＭＩＳＦＥＴで構成させる回路が知られている。
特開２００６−０１９３７３号公報（特許文献１）には、コントロールゲートとメモリゲートとから構成されるスプリットゲート型のＭＯＮＯＳ型不揮発性メモリにおいて、メモリゲートがドープド多結晶シリコン膜からなり、コントロールゲートがアンドープドシリコン膜に不純物をイオン注入して形成した多結晶シリコン膜からなる技術が開示されている。また、上記特許文献１には、ＭＯＮＯＳ型不揮発性メモリと共に、その周辺回路を構成する低耐圧および高耐圧のＭＩＳＦＥＴが開示されている。
また、特開２００３−２１８２３２号公報（特許文献２）には、低耐圧および高耐圧のＭＯＳＦＥＴを備えた半導体装置において、低耐圧のＭＯＳＦＥＴのゲート電極の膜厚（高さ）と高耐圧のＭＯＳＦＥＴのゲート電極の膜厚（高さ）が相違した構成が開示されている。
特開２００６−０１９３７３号公報 特開２００３−２１８２３２号公報
本発明者らが検討している半導体装置は、例えば上記特許文献１に記載されているようなコントロールトランジスタとメモリトランジスタとで構成されるスプリットゲート型のメモリセルと、その周辺回路を構成する低耐圧および高耐圧のＭＩＳＦＥＴとを備えている。図２１は、本発明者らが検討している半導体装置の要部を模式的に示す断面図である。図２１には、メモリアレイ領域にメモリセルＭＣ０、周辺回路領域の低耐圧ＭＩＳ領域に低耐圧ＭＩＳＦＥＴ（Ｑ１０）および周辺回路領域の高耐圧ＭＩＳ領域に高耐圧ＭＩＳＦＥＴ（Ｑ２０）が示されている。
図２１に示すように、メモリセルＭＣ０は、コントロールゲート８と、ゲート絶縁膜６と、電荷蓄積層１６と、メモリゲート９と、サイドウォールスペーサ１２と、ｎ−型半導体領域１１ｄ、１１ｓと、ｎ＋型半導体領域１０ｄ、１０ｓを有している。なお、コントロールゲート８とメモリゲート９とでスプリットゲートを構成している。
このメモリセルＭＣ０では、コントロールゲート８が、ｐ型単結晶シリコン基板からなる半導体基板（以下「基板」という）１の主面のｐ型ウエル２上にゲート絶縁膜６を介して形成されている。また、電荷蓄積層１６は、一部がコントロールゲート８の一方の側壁に形成されると共に、他部がｐ型ウエル２上に形成されている。この電荷蓄積層１６は、２層の酸化シリコン膜とそれらに挟まれた窒化シリコン膜とで構成されているＯＮＯ（Oxide Nitride Oxiside）膜である。
また、メモリゲート９は、コントロールゲート８の一方の側壁に形成され、電荷蓄積層１６の一部を介してコントロールゲート８と電気的に分離されると共に、電荷蓄積層１６の他部を介してｐ型ウエル２と電気的に分離されている。また、サイドウォールスペーサ１２は、コントロールゲート８の他方の側壁およびメモリゲート９の一方の側壁に形成されており、すなわちスプリットゲートのサイドウォールスペーサとなっている。
さらに、ｎ−型半導体領域１１ｄはｐ型ウエル２の表面に形成され、一端がコントロールゲート８の近傍に配置されている。このｎ−型半導体領域１１ｄより不純物濃度の高いｎ＋型半導体領域１０ｄはｐ型ウエル２の表面に形成され、一端がコントロールゲート８側のサイドウォールスペーサ１２の近傍に配置されている。また、ｎ−型半導体領域１１ｓはｐ型ウエル２の表面に形成され、一端がメモリゲート９の近傍に配置されている。このｎ−型半導体領域１１ｓより不純物濃度の高いｎ＋型半導体領域１０ｓはｐ型ウエル２の表面に形成され、一端がメモリゲート９側のサイドウォールスペーサ１２の近傍に配置されている。
メモリセルＭＣ０の周辺回路を構成する低耐圧ＭＩＳＦＥＴ（Ｑ１０）は、ゲート電極１４と、ゲート絶縁膜６と、サイドウォールスペーサ１２と、ｎ−型半導体領域１７と、ｎ＋型半導体領域２６を有している。このｎ−型半導体領域１７はｐ型ウエル２の表面に形成され、一端がゲート電極１４の近傍に配置され、また、ｎ＋型半導体領域２６はｐ型ウエル２の表面に形成され、一端がサイドウォールスペーサ１２の近傍に配置されている。
また、メモリセルＭＣ０の周辺回路を構成する高耐圧ＭＩＳＦＥＴ（Ｑ２０）は、ゲート電極１５と、ゲート絶縁膜７と、サイドウォールスペーサ１２と、ｎ−型半導体領域２４と、ｎ＋型半導体領域２７を有している。このｎ−型半導体領域２４はｐ型ウエル２の表面に形成され、一端がゲート電極１５の近傍に配置されている。また、ｎ＋型半導体領域２７はｐ型ウエル２の表面に形成され、一端がサイドウォールスペーサ１２の近傍に配置されている。
ここで、メモリセルＭＣ０のコントロールゲート８、低耐圧ＭＩＳＦＥＴ（Ｑ１０）のゲート電極１４、および高耐圧ＭＩＳＦＥＴ（Ｑ２０）のゲート電極１５を形成する製造技術について図２２を参照して説明する。図２２は、製造工程中の本発明者らが検討している半導体装置の要部を模式的に示す断面図である。
図２２に示すように、シリコン基板からなる基板１を熱酸化することによって、ｐ型ウエル２の表面に酸化シリコン膜からなるゲート絶縁膜６、７を形成する。次いで、基板１上にＣＶＤ法で膜厚２５０ｎｍ程度のアンドープドシリコン膜からなる電極材料膜８Ａを堆積する。その後、アンドープドシリコン膜である電極材料膜８Ａに不純物（例えば、リンまたはヒ素）をイオン注入することによって、アンドープドシリコン膜をｎ型シリコン膜に変える。この電極材料膜８Ａから、メモリセルＭＣ０のコントロールゲート８、低耐圧ＭＩＳＦＥＴ（Ｑ１０）のゲート電極１４、および高耐圧ＭＩＳＦＥＴ（Ｑ２０）のゲート電極１５が構成される（図２１参照）。
ゲート絶縁膜６は、メモリアレイ領域と低耐圧ＭＩＳ領域とに形成され、ゲート絶縁膜７は、高耐圧ＭＩＳ領域に形成される。すなわち、メモリアレイ領域のゲート絶縁膜６と低耐圧ＭＩＳ領域のゲート絶縁膜６は同工程で形成された同一の膜である。ゲート絶縁膜７は、耐圧を確保するために、ゲート絶縁膜６の膜厚（３〜４ｎｍ程度）よりも厚い膜厚（７〜８ｎｍ程度）で形成される。また、電極材料膜８Ａは、メモリアレイ領域、低耐圧ＭＩＳ領域および高耐圧ＭＩＳ領域に形成される。すなわち、これら領域の電極材料膜８Ａは同工程で形成された同一の膜である。
コントロールゲート８およびゲート電極１４下部のゲート絶縁膜６がゲート電極１５下部のゲート絶縁膜７よりも薄いのは、トランジスタを高速動作させるためであり、また、ゲート電極１５下部のゲート絶縁膜７がコントロールゲート８およびゲート電極１４下部のゲート絶縁膜６より厚いのは、高耐圧を印加しても絶縁破壊させないためである。
ところで、ゲート電極（ゲート長）の微細化に伴って、ゲート長に対するゲート電極の高さ（厚さ）の比（アスペクト比）を確保するため、ゲート電極も薄膜化する必要がある。本発明者らが検討している半導体装置では、メモリセルＭＣ０のコントロールゲート８、低耐圧ＭＩＳＦＥＴ（Ｑ１０）のゲート電極１４および高耐圧ＭＩＳＦＥＴ（Ｑ２０）のゲート電極１５を構成する電極材料膜８Ａが同工程で形成されるので、微細化（９０ｎｍ世代以降）して製造する場合、電極材料膜８Ａ全体が薄膜化されることとなる。したがって、例えば高耐圧ＭＩＳＦＥＴ（Ｑ２０）のｎ−型半導体領域２４、ｎ＋型半導体領域２７を形成する際、高耐圧ＭＩＳＦＥＴ（Ｑ２０）の薄膜化されたゲート電極１５（電極材料膜８Ａ）をイオンが突き抜けてしまい、高耐圧ＭＩＳＦＥＴ（Ｑ２０）の特性の劣化およびバラツキ、ゲート絶縁膜７の信頼性の低下、ホットキャリア耐性の低下などの原因を引き起こすことが考えられる。
このため、低耐圧ＭＩＳＦＥＴ（Ｑ１０）に対して高耐圧ＭＩＳＦＥＴ（Ｑ２０）では、上記特許文献２の記載のように、ゲート電極１４より厚いゲート電極１５を形成することによって、ｎ−型半導体領域２４、ｎ＋型半導体領域２７を形成する際に、注入したイオンがゲート電極１５を突き抜けることを防止できると考えられる。しかしながら、これら低耐圧ＭＩＳＦＥＴ（Ｑ１０）および高耐圧ＭＩＳＦＥＴ（Ｑ２０）は、メモリセルＭＣ０の周辺回路を構成する半導体素子であるため、単にゲート電極１４とゲート電極１５との膜厚を相違させただけでは、メモリセルＭＣ０の特性低下などの原因を引き起こすことが考えられる。
例えば、ゲート電極（ゲート長）の微細化に伴って、メモリセルＭＣ０のコントロールゲート８の膜厚を薄膜化した場合、スプリットゲートのサイドウォールスペーサ１２がスペーサとしての役割を果たせない場合がある。このサイドウォールスペーサ１２は、コントロールゲート８およびメモリゲート９からなるスプリットゲートを覆うように基板１上にＣＶＤ法で堆積した酸化シリコン膜をエッチバック（異方性エッチング）することによって形成される。したがって、ゲート長方向における基板１に沿ったサイドウォールスペーサ１２下部側の寸法（幅）はスプリットゲートの高さ、すなわちコントロールゲート８の厚さに律則されるため、コントロールゲート８の膜厚を薄膜化した場合、サイドウォールスペーサ１２の幅が十分に確保できない場合がある。このため、スプリットゲートおよびサイドウォールスペーサ１２をマスクに不純物をイオン注入することによって形成されるｎ＋型半導体領域２７と、接合面を構成するｐ型ウエル２との間で、接合リークが発生する不具合が発生することが考えられる。
本発明の目的は、不揮発性メモリの不具合発生を防止することのできる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明は、コントロールゲートとメモリゲートとのスプリットゲート型のメモリセルにおいて、コントロールゲートのゲート絶縁膜が高耐圧ＭＩＳＦＥＴのゲート絶縁膜より薄く、コントロールゲートが低耐圧ＭＩＳＦＥＴのゲート電極より厚く、メモリゲートのゲート長に対するメモリゲートの厚さの比が１より大きいものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
本発明によれば、不揮発性メモリの不具合発生を防止することができる。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
図１は、本実施の形態のＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型不揮発性メモリを示す要部断面図、図２は、図１に示すＭＯＮＯＳ型不揮発性メモリの等価回路図である。なお、図１および図２は、互いに隣接して配置された２個のメモリセル（ＭＣ１、ＭＣ２）を示している。
ＭＯＮＯＳ型不揮発性メモリのメモリセルＭＣ１は、ｐ型の単結晶シリコン基板からなる半導体基板（以下単に「基板」という）１のｐ型ウエル２に形成されている。ｐ型ウエル２は、ウエルアイソレーション用のｎ型埋込み層４を介して基板１と電気的に分離され、所望の電圧が印加されるようになっている。
メモリセルＭＣ１は、コントロールトランジスタＣ１とメモリトランジスタＭ１とで構成されている。コントロールトランジスタＣ１のゲート電極（コントロールゲート８）はｎ型多結晶シリコン膜からなり、酸化シリコン膜からなるゲート絶縁膜６上に形成されている。また、メモリトランジスタＭ１のゲート電極（メモリゲート９）はｎ型多結晶シリコン膜からなり、コントロールゲート８の一方の側壁に配置されている。このメモリゲート９は、一部がコントロールゲート８の一方の側壁に形成され、他部がｐ型ウエル２上に形成された断面Ｌ字状の電荷蓄積層１６を介してコントロールゲート８およびｐ型ウエル２と電気的に分離されている。電荷蓄積層１６は、２層の酸化シリコン膜とそれらの間に形成された窒化シリコン膜とからなる。データの書き込み時には、チャネル領域で発生したホットエレクトロンが電荷蓄積層１６に注入され、窒化シリコン膜中のトラップに捕獲される。
コントロールゲート８の近傍のｐ型ウエル２には、メモリセルＭＣ１のドレイン領域として機能するｎ＋型半導体領域１０ｄが形成されている。また、メモリゲート９の近傍のｐ型ウエル２には、メモリセルＭＣ１のソース領域として機能するｎ+型半導体領域１０ｓが形成されている。
ｎ＋型半導体領域（ドレイン領域）１０ｄに隣接した領域のｐ型ウエル２には、ｎ＋型半導体領域１０ｄよりも不純物濃度が低いｎ−型半導体領域１１ｄが形成されている。すなわち、低濃度拡散層のｎ−型半導体領域１１ｄおよび高濃度拡散層のｎ＋型半導体領域１０ｄが形成されている。ｎ−型半導体領域１１ｄは、ｎ＋型半導体領域（ドレイン領域）１０ｄの端部の高電界を緩和し、コントロールトランジスタＣ１をＬＤＤ(Lightly Doped Drain)構造にするためのエクステンション領域である。
また、ｎ＋型半導体領域（ソース領域）１０ｓに隣接した領域のｐ型ウエル２には、ｎ＋型半導体領域１０ｓよりも不純物濃度が低いｎ−型半導体領域１１ｓが形成されている。すなわち、低濃度拡散層のｎ−型半導体領域１１ｓおよび高濃度拡散層のｎ＋型半導体領域１０ｓが形成されている。ｎ−型半導体領域１１ｓは、ｎ＋型半導体領域（ソース領域）１０ｓの端部の高電界を緩和し、メモリトランジスタＭ１をＬＤＤ構造にするためのエクステンション領域である。
コントロールゲート８の他方の側壁およびメモリゲート９の一方の側壁には、酸化シリコン膜からなるサイドウォールスペーサ１２が形成されている。これらのサイドウォールスペーサ１２は、ｎ＋型半導体領域（ドレイン領域）１０ｄおよびｎ＋型半導体領域（ソース領域）１０ｓを形成するために利用される。
前述のように構成されたメモリセルＭＣ１の上部には、窒化シリコン膜２０と酸化シリコン膜２１とを介してデータ線ＤＬが形成されている。データ線ＤＬは、ｎ＋型半導体領域（ドレイン領域）１０ｄの上部に形成されたコンタクトホール２２内のプラグ２３を介してｎ＋型半導体領域（ドレイン領域）１０ｄと電気的に接続されている。データ線ＤＬは、アルミニウム合金を主体としたメタル膜からなり、プラグ２３は、タングステンを主体としたメタル膜からなる。
図２に示すように、コントロールトランジスタＣ１のコントロールゲート８は、コントロールゲート線ＣＧＬ０に接続され、メモリトランジスタＭ１のメモリゲート９は、メモリゲート線ＭＧＬ０に接続されている。また、ソース領域１０ｓは、ソース線ＳＬに接続されており、ｐ型ウエル２には、図示しない電源線を通じて所望の電圧が印加される。
メモリセルＭＣ１に隣接するメモリセルＭＣ２は、メモリセルＭＣ１と同一の構造で構成され、そのドレイン領域１０ｄは、メモリセルＭＣ１のドレイン領域１０ｄと共有されている。前述したように、このドレイン領域１０ｄは、データ線ＤＬに接続されている。２個のメモリセルＭＣ１、ＭＣ２は、共通のドレイン領域１０ｄを挟んで対称となるように配置されている。コントロールトランジスタＣ２のコントロールゲート８は、コントロールゲート線ＣＧＬ１に接続され、メモリトランジスタＭ２のメモリゲート９は、メモリゲート線ＭＧＬ１に接続されている。また、ソース領域１０ｓは、ソース線ＳＬに接続されている。
次に、上記メモリセルＭＣ１を選択メモリセルとした場合の書き込み、消去および読み出しの各動作について説明する。ここでは、電荷蓄積層１６に電子を注入することを「書き込み」、ホールを注入することを「消去」とそれぞれ定義する。
書き込みは、いわゆるソースサイド注入方式と呼ばれるホットエレクトロン書き込み方式を採用する。書き込み時には、コントロールゲート８に０．７Ｖ、メモリゲート９に１０Ｖ、ソース領域１０ｓに６Ｖ、ドレイン領域１０ｄに０Ｖ、ｐ型ウエル２に０Ｖをそれぞれ印加する。これにより、ソース領域１０ｓとドレイン領域１０ｄとの間に形成されるチャネル領域のうち、コントロールゲート８とメモリゲート９との中間付近の領域でホットエレクトロンが発生し、これが電荷蓄積層１６に注入される。注入された電子は窒化シリコン膜中のトラップに捕獲され、メモリトランジスタＭ１のしきい値電圧が上昇する。
消去は、チャネル電流を利用したホットホール注入消去方式を採用する。消去時には、コントロールゲート８に０．７Ｖ、メモリゲート９に−８Ｖ、ソース領域１０ｓに７Ｖ、ドレイン領域１０ｄに０Ｖ、ｐ型ウエル２に０Ｖをそれぞれ印加する。これにより、コントロールゲート８の下部のｐ型ウエル２にチャネル領域が形成される。また、ソース領域１０ｓに高電圧（７Ｖ）が印加されるため、ソース領域１０ｓから伸びた空乏層がコントロールトランジスタＣ１のチャネル領域に近づく。この結果、チャネル領域を流れる電子が、チャネル領域の端部とソース領域１０ｓとの間の高電界によって加速されてインパクトイオン化が生じ、電子とホールの対が生成される。そして、このホールがメモリゲート９に印加された負電圧（−８Ｖ）によって加速されてホットホールとなり、電荷蓄積層１６に注入される。注入されたホールは窒化シリコン膜中のトラップに捕獲され、メモリトランジスタＭ１のしきい値電圧が低下する。
読み出し時には、コントロールゲート８に１．５Ｖ、メモリゲート９に１．５Ｖ、ソース領域１０ｓに０Ｖ、ドレイン領域１０ｄに１．５Ｖ、ｐ型ウエル２に０Ｖをそれぞれ印加する。すなわち、メモリゲート９に印加する電圧を、書き込み状態におけるメモリトランジスタＭ１のしきい値電圧と、消去状態におけるメモリトランジスタＭ１のしきい値電圧との間に設定し、書き込み状態と消去状態とを判別する。
次に、図３〜図１８を用いて上記ＭＯＮＯＳ型不揮発性メモリの製造方法を工程順に説明する。なお、ＭＯＮＯＳ型不揮発性メモリの周辺回路として、例えば、センスアンプ、カラムデコーダ、ロウデコーダ、昇圧回路などがある。したがって、図にはメモリセルが形成されるメモリアレイ領域、低耐圧ＭＩＳＦＥＴが形成される低耐圧ＭＩＳ領域、高耐圧ＭＩＳＦＥＴが形成される高耐圧ＭＩＳ領域、ソース・ドレイン領域が高耐圧仕様のＭＩＳＦＥＴが形成されるＭＩＳ領域およびＭＩＳ容量が形成される容量領域を示す。
まず、図３に示すように、周知の製造方法を用いて、メモリアレイ領域の基板１の主面にｎ型埋込み層４とｐ型ウエル２とを形成し、周辺回路の基板１の主面にｐ型ウエル２を形成する。次いで、基板１を熱酸化することによって、ｐ型ウエル２の表面に酸化シリコンからなるゲート絶縁膜７を形成する。
続いて、図４に示すように、フォトリソグラフィ技術およびエッチング技術を用いてメモリアレイ領域、低耐圧ＭＩＳ領域およびＭＩＳ領域のゲート絶縁膜７を除去した後、基板１を熱酸化することによって、ｐ型ウエル２の表面に酸化シリコンからなるゲート絶縁膜６を形成する。すなわち、メモリアレイ領域、低耐圧ＭＩＳ領域およびＭＩＳ領域の基板１の主面上にゲート絶縁膜６を形成すると共に、高耐圧ＭＩＳ領域および容量領域のゲート絶縁膜７を厚くする。
これまでのゲート絶縁膜の加工（図３〜図４を参照して説明した酸化・除去工程）を繰り返すことにより、複数の膜厚のゲート絶縁膜を形成することができる。本実施の形態では、メモリアレイ領域、低耐圧ＭＩＳ領域およびＭＩＳ領域のゲート絶縁膜６は同工程で形成され、その膜厚は、３〜４ｎｍ程度である。また、高耐圧ＭＩＳ領域および容量領域のゲート絶縁膜７は同工程で形成され、その膜厚は、７〜８ｎｍ程度である。
このようにゲート絶縁膜６は、メモリアレイ領域、低耐圧ＭＩＳ領域およびＭＩＳ領域に形成し、ゲート絶縁膜７は、高耐圧ＭＩＳ領域および容量領域に形成する。ゲート絶縁膜７は、耐圧を確保するために、ゲート絶縁膜６の膜厚（３〜４ｎｍ程度）よりも厚い膜厚（７〜８ｎｍ程度）で形成する。すなわち、メモリアレイ領域のゲート絶縁膜６と低耐圧ＭＩＳ領域のゲート絶縁膜６は同工程で形成された同一の膜である。後述するように、メモリアレイ領域のゲート絶縁膜６はコントロールゲート８のゲート絶縁膜となる。したがって、高耐圧ＭＩＳＦＥＴのゲート絶縁膜７でなく、低耐圧ＭＩＳＦＥＴのゲート絶縁膜６をコントロールゲート８のゲート絶縁膜とすることで、メモリセルの高速動作が可能となる。
続いて、図５に示すように、基板１（ゲート絶縁膜６およびゲート絶縁膜７）上にＣＶＤ法で膜厚１５０ｎｍ程度のアンドープド（不純物ドープされていない）シリコン膜からなる電極材料膜８Ａを堆積した後、電極材料膜８Ａの表面を保護するために、その上部にＣＶＤ法で薄い酸化シリコン膜（図示しない）を堆積する。
続いて、フォトリソグラフィ技術を用いて所定の領域をフォトレジスト膜でマスクし、電極材料膜８Ａに不純物（リンまたはヒ素）をイオン注入することによって、マスクされていない領域のアンドープドシリコン膜からなる電極材料膜８Ａを不純物ドープされたｎ型シリコン膜に変える。不純物がリンである場合、そのドーズ量は、６×１０１６／ｃｍ２程度である。
続いて、図６に示すように、電極材料膜８Ａ上にＣＶＤ法でゲート加工用の酸化シリコン膜からなるキャップ絶縁膜４１を堆積する。
続いて、図７に示すように、フォトリソグラフィ技術およびエッチング技術を用いてメモリアレイ領域、高耐圧ＭＩＳ領域、ＭＩＳ領域のキャップ絶縁膜４１を除去すると共に、低耐圧ＭＩＳ領域および容量領域にキャップ絶縁膜４１を残す。
続いて、図８に示すように、キャップ絶縁膜４１を覆うように電極材料膜８Ａ上にＣＶＤ法で膜厚１００ｎｍ程度のアンドープドシリコン膜からなる電極材料膜８Ｂを堆積する。この後、アンドープドシリコン膜からなる電極材料膜８Ｂをｎ型シリコン膜に変えるが、アンドープドシリコン膜からなる電極材料膜８Ａをｎ型シリコン膜に変えることと同様に行っても良いが、本実施の形態では、後述するように、半導体領域（エクステンション領域、ソース・ドレイン領域）を形成する際の、基板１へ不純物のイオン注入によって行う。
続いて、図９に示すように、フォトリソグラフィ技術およびエッチング技術を用いて、低耐圧ＭＩＳ領域および容量領域の電極材料膜８Ａをキャップ絶縁膜４１で保護し、電極材料膜８Ｂおよび電極材料膜８Ａをパターニング（ドライエッチング）する。これにより、メモリアレイ領域にアンドープドシリコン膜の電極材料膜８Ｂとｎ型シリコン膜の電極材料膜８Ａとからなるコントロールゲート８が形成される。また、高耐圧ＭＩＳ領域およびＭＩＳ領域にアンドープドシリコン膜の電極材料膜８Ｂとｎ型シリコン膜の電極材料膜８Ａとからなるゲート電極１５が形成される。なお、本工程のゲート加工条件では、キャップ絶縁膜４１は削れないため、低耐圧ＭＩＳ領域および容量領域の電極材料膜８Ａは自己整合的に残存することとなる。
アンドープドシリコン膜の電極材料膜８Ｂからなるコントロールゲート８およびゲート電極１５には、後の工程で不純物がイオン注入されて電極材料膜８Ｂはｎ型シリコン膜になる。このため、アンドープドシリコン膜を用いてメモリセルのコントロールゲート８と周辺回路領域のゲート電極１５とを同時に形成することができるので、ゲート形成工程を簡略することができる。
メモリアレイ領域に形成されるコントロールゲート８のゲート長は、１８０ｎｍ程度である。コントロールゲート８のゲート長が１８０ｎｍ程度まで短くなった場合、コントロールゲート８のアスペクト比（ゲート長に対する高さ（厚さ）の比）は、１よりも大きくなる。これにより、コントロールゲート８よりもさらに小さいゲート長を有するメモリゲート９をコントロールゲート８の側壁に形成することが可能となる。
続いて、図１０に示すように、低耐圧ＭＩＳ領域および容量領域のキャップ絶縁膜４１を除去する。
続いて、図１１に示すように、フォトリソグラフィ技術およびエッチング技術を用いて、電極材料膜８Ｂおよび電極材料膜８Ａをパターニング（ドライエッチング）する。これにより、低耐圧ＭＩＳ領域および容量領域にｎ型シリコン膜の電極材料膜８Ａからなるゲート電極１４が形成される。
これまでのゲートの加工（図６〜図１１を参照して説明した工程）を繰り返すことにより、複数の高さ（膜厚）のゲート電極を形成することができる。本実施の形態では、メモリアレイ領域のコントロールゲート８並びに高耐圧ＭＩＳ領域およびＭＩＳ領域のゲート電極１５は、電極材料膜８Ａおよび電極材料膜８Ｂの積層構造からなり、その膜厚（高さ）は、２５０ｎｍ程度である。また、低耐圧ＭＩＳ領域および容量領域のゲート電極１４は、電極材料膜８Ａの単層構造からなり、その膜厚は、１５０ｎｍ程度である。
続いて、図１２に示すように、エッチング技術を用いて、メモリアレイ領域、低耐圧ＭＩＳ領域およびＭＩＳ領域の不要なゲート絶縁膜６を除去すると共に、パターニングによってメモリアレイ領域のコントロールゲート８下部、低耐圧ＭＩＳ領域のゲート電極１４下部およびＭＩＳ領域のゲート電極１５下部に、ゲート絶縁膜６を残す。
次いで、基板１上に電荷蓄積層１６を形成する。すなわち、基板１の主面と、コントロールゲート８の側壁および上面とを覆うように電荷蓄積層１６を形成する。
電荷蓄積層１６は、酸化シリコン膜、窒化シリコン膜および酸化シリコン膜の３層のＯＮＯ（Oxide Nitride Oxide）膜で構成する。これらの３層膜のうち、下層の酸化シリコン膜は、熱酸化法またはＣＶＤ法で形成する。または、熱酸化装置のチャンバ内に水素と酸素を直接導入し、加熱したウエハ上でラジカル酸化反応を行うＩＳＳＧ（In situ Steam Generation）酸化法を用いて形成してもよい。窒化シリコン膜は、ＣＶＤ法またはＡＬＤ（atomic layer deposition）法で形成し、上層の酸化シリコン膜は、ＣＶＤ法またはＩＳＳＧ酸化法で形成する。なお、下層の酸化シリコン膜を形成した後、窒化シリコン膜を形成する前に、Ｎ２Ｏなどの窒素酸化物を含んだ高温雰囲気中で酸化シリコン膜を窒化処理することによって、酸化シリコン膜と基板１（ｐ型ウエル２）との界面に窒素を偏析させてもよい。この窒化処理を行うことにより、メモリセルを構成するコントロールトランジスタおよびメモリトランジスタのホットキャリア耐性が向上するので、メモリセルの特性（書き換え特性など）が向上する。
また、コントロールゲート８を形成した後、電荷蓄積層１６を形成する工程に先立って、メモリアレイ領域のｐ型ウエル２にコントロールトランジスタのしきい値電圧を調整するための不純物や、メモリトランジスタのしきい値電圧を調整するための不純物をイオン注入してもよい。これにより、コントロールトランジスタおよびメモリトランジスタのしきい値電圧を最適化することができる。
次いで、基板１上にＣＶＤ法でｎ型多結晶シリコン膜からなる電極材料膜９Ａを形成する。成膜時に不純物を導入するいわゆるドープドポリシリコン膜（ｎ型多結晶シリコン膜）は、成膜後に不純物をイオン注入する場合に比べて電気抵抗を下げることができる。
続いて、図１３に示すように、この電極材料膜９Ａを異方性エッチングすることによって、コントロールゲート８、周辺回路のゲート電極１４、１５のそれぞれの両側壁にｎ型多結晶シリコン膜からなる電極材料膜９Ａを残す。ｎ型多結晶シリコン膜の不純物（リンまたはヒ素）濃度は、１×１０２０／ｃｍ３〜６×１０２０／ｃｍ３程度である。
続いて、図１４に示すように、メモリゲート形成領域を覆うフォトレジスト膜（図示しない）をマスクにしてｎ型多結晶シリコン膜からなる電極材料膜９Ａをエッチングする。これにより、コントロールゲート８の一方の側壁に電極材料膜９Ａからなるメモリゲート９が形成される。
コントロールゲート８の側壁に形成されるメモリゲート９のゲート長は、８０ｎｍ程度であり、そのアスペクト比（ゲート長に対する高さ（厚さ）の比）は１よりも大きい。本実施の形態では、コントロールゲート８を形成してからメモリゲート９を形成するので、コントロールゲート８よりもさらにゲート長が小さい高アスペクト比のメモリゲート９を容易に形成することができる。
次いで、電荷蓄積層１６を構成する３層の絶縁膜をフッ酸とリン酸とを使ってエッチングする。これにより、不要な領域に形成された電荷蓄積層１６が除去され、コントロールゲート８の一方の側壁とメモリゲート９の下部のみに電荷蓄積層１６が残る。
続いて、図１５に示すように、ゲート電極１４およびフォトレジスト膜（図示しない）をマスクにして低耐圧ＭＩＳ領域および容量領域に不純物（リンまたはヒ素）をイオン注入することによって、ｎ−型半導体領域１７を形成する。ｎ−型半導体領域１７は、ｎチャネル型低耐圧ＭＩＳＦＥＴおよびＭＩＳ容量をＬＤＤ構造にするためのエクステンション領域である。
次いで、ゲート電極１５およびフォトレジスト膜（図示しない）をマスクにして高耐圧ＭＩＳ領域およびＭＩＳ領域に不純物（リンまたはヒ素）をイオン注入することによって、ｎ−型半導体領域２４を形成する。ｎ−型半導体領域２４は、ｎチャネル型高耐圧ＭＩＳＦＥＴおよびソース・ドレイン領域が高耐圧仕様のＭＩＳＦＥＴをＬＤＤ構造にするためのエクステンション領域である。このｎ−型半導体領域２４を形成する工程と同時に、アンドープドシリコン膜からなる電極材料膜８Ｂに不純物（リンまたはヒ素）をイオン注入することによって、不純物ドープされたｎ型シリコン膜からなる電極材料膜８Ｂを形成する。
なお、ｎ−型半導体領域１７およびｎ−型半導体領域２４を形成するためのイオン注入は、電荷蓄積層１６を除去する前に行ってもよいが、浅いｐｎ接合を形成するためには、電荷蓄積層１６を除去した後に行った方が有利である。
続いて、図１６に示すように、コントロールゲート８とメモリゲート９とから構成されるスプリットゲートおよびフォトレジスト膜（図示しない）をマスクにしてメモリアレイ領域に不純物（リンまたはヒ素）をイオン注入することによって、ｎ−型半導体領域１１ｄ、１１ｓを形成する。ｎ−型半導体領域１１ｄ、１１ｓは、メモリセルをＬＤＤ構造にするためのエクステンション領域である。
その後、図１９に示すように、ｎ−型半導体領域１１ｓへｐ型の不純物（ボロンまたは二フッ化ボロン）をイオン注入（ハローインプラ）して、ｐ型半導体領域４２を形成しても良い。この場合、ｐ型半導体領域４２は、ソース側のｎ−型半導体領域１１ｓの下方に形成され、メモリセルの短チャネル効果を抑制するための領域（ハロー領域）として機能する。図１９に示すメモリセルＭＣのようにｐ型半導体領域４２を形成したハロー領域ありの場合、図２０に示すように、ｐ型半導体領域を形成しないハロー領域なしの場合と比較して、メモリセルＭＣの閾値電圧に対する書き込みレベル（電流値）が向上する。このようにメモリセルＭＣのソースにハロー領域を追加することで、ソース端電界が大きくなり、チャネルホットエレクトロンの注入が増加することと、短チャネル効果が向上しサブスレッショールド係数が小さくなることで、書込み速度が向上する。また、図２０には、メモリセルＭＣの閾値電圧に対する消去時間が示されている。すなわち、ソース側のｎ−型半導体領域１１ｓの下方にｐ型半導体領域を形成することによって、消去時間のレベルを低下させずに書き込みレベルを向上することができる。
続いて、図１７に示すように、メモリアレイ領域に形成されたコントロールゲート８およびメモリゲート９のそれぞれの一方の側壁にサイドウォールスペーサ１２を形成し、周辺回路領域のゲート電極１４およびゲート電極１５のそれぞれの両側壁にサイドウォールスペーサ１２を形成する。サイドウォールスペーサ１２は、基板１上にＣＶＤ法で堆積した酸化シリコン膜からなる絶縁膜をエッチバック（異方性エッチング）することによって形成する。
続いて、図１８に示すように、フォトレジスト膜（図示しない）をマスクにしてメモリアレイ領域および周辺回路領域に不純物（リンまたはヒ素）をイオン注入する。このイオン注入は、エクステンション領域（ｎ−型半導体領域１１ｓ、１１ｄ、１７、２４）を形成するためのイオン注入に比べて、不純物のドーズ量が多く（１×１０１３／ｃｍ２程度）、かつ注入エネルギーも高い（４０ＫｅＶ程度）。
これにより、メモリアレイ領域では、スプリットゲートおよびサイドウォールスペーサ１２をマスクにして、スプリットゲートの近傍にｎ＋型半導体領域（ドレイン領域）１０ｄおよびｎ＋型半導体領域（ソース領域）１０ｓが形成され、メモリセルＭＣが完成する。また、低耐圧ＭＩＳ領域および容量領域では、ゲート電極１４およびサイドウォールスペーサ１２をマスクにして、ゲート電極１４の近傍にｎ＋型半導体領域２６が形成され、ｎチャネル型低耐圧ＭＩＳＦＥＴ（Ｑ１）およびＭＩＳ容量Ｃが完成する。また、高耐圧ＭＩＳ領域およびＭＩＳ領域では、ゲート電極１５およびサイドウォールスペーサ１２をマスクにして、ｎ＋型半導体領域２７が形成され、ｎチャネル型高耐圧ＭＩＳＦＥＴ（Ｑ２）およびソース・ドレイン領域が高耐圧仕様のＭＩＳＦＥＴ（Ｑ３）が完成する。
ここで、メモリアレイ領域では、コントロールゲート８とメモリゲート９からなるスプリットゲートをマスクとして不純物（リンまたはヒ素）のイオン注入によって、基板１の主面にｎ−型半導体領域１１ｓ、１１ｄが形成されている。また、スプリットゲートの側壁にはサイドウォールスペーサ１２が形成され、スプリットゲートおよびサイドウォールスペーサ１２をマスクとして不純物（リンまたはヒ素）のイオン注入によって、基板１の主面に、ｎ−型半導体領域１１ｓ、１１ｄより不純物濃度の高いｎ＋型半導体領域１０ｓ、１０ｄが形成されている。メモリゲート９のゲート長に対するメモリゲート９の高さ（厚さ）の比（アスペクト比）が１より大きいため、前述の工程で形成されるサイドウォールスペーサ１２下部の幅（基板１に沿った寸法）も確保される。このため、前述の工程で形成されるｎ＋型半導体領域１０ｓ、１０ｄとｐ型ウエル２の接合部でのリーク（接合リーク）の発生を抑制することができる。
また、上記したｎ＋型半導体領域１０ｓ、１０ｄ、２７を形成するためのイオン注入工程では、コントロールゲート８およびゲート電極１５にも不純物が注入されるので、コントロールゲート８およびゲート電極１５を構成する電極材料膜８Ｂがアンドープドシリコン膜から低抵抗ｎ型シリコン膜となる。これにより、コントロールゲート８およびゲート電極１５を構成する電極材料膜８Ｂに不純物をイオン注入する工程とそのとき使用するフォトマスクが省略できる。ただし、例えば、ｎチャネル型低耐圧ＭＩＳＦＥＴ（Ｑ１）などにも不純物がイオン注入されるので、それらの特性変動を考慮する必要がある。
また、上記したｎ＋型半導体領域１０ｓ、１０ｄを形成するためのイオン注入工程では、コントロールゲート８やメモリゲート９にも不純物が注入される。また、このイオン注入は、ｎ−型半導体領域１１ｓ、１１ｄを形成するためのイオン注入に比べて、不純物のドーズ量が多く、かつ注入エネルギーも高い。そのため、コントロールゲート８やメモリゲート９の高さ（厚さ）が十分でない場合、コントロールゲート８やメモリゲート９に注入された不純物がその下部のゲート絶縁膜６や電荷蓄積層１６を貫通してｐ型ウエル２の表面に達すると、コントロールトランジスタやメモリトランジスタのしきい値電圧が変動してしまう。
前述したように、ゲート電極（ゲート長）の微細化に伴って、ゲート長に対するゲート電極の高さ（厚さ）の比（アスペクト比）を確保するため、ゲート電極も薄膜化する必要がある。このため本実施の形態で示すメモリアレイとその周辺回路とを備えた半導体装置においても、微細化のため、低耐圧ＭＩＳＦＥＴ（Ｑ１）のゲート電極１４の膜厚を薄膜化している。
しかしながら、本発明者らが図２１および図２２を用いて説明した技術のように、例えば、低耐圧ＭＩＳＦＥＴ（Ｑ１０）のゲート電極１４と、メモリセルＭＣ０のコントロールゲート８とを同時形成する場合、ゲート電極１４の薄膜化と共に、コントロールゲート８も薄膜化されてしまう。この場合、ｎ＋型半導体領域１０ｓ、１０ｄを形成するためのイオン注入工程において、コントロールゲート８やメモリゲート９にも不純物が注入され、その下部のゲート絶縁膜６や電荷蓄積層１６を貫通してｐ型ウエル２の表面に達すると、コントロールトランジスタやメモリトランジスタのしきい値電圧が変動してしまう。
そこで、本発明では、ゲート電極１４をコントロールゲート８の電極材料膜８Ａからなる単層構造として微細化すると共に、コントロールゲート８を電極材料膜８Ａおよび電極材料膜８Ｂを含む多層構造として、その高さ（厚さ）をゲート電極１４より高くすることによって、イオン注入時の不純物が貫通することを防止している。このため、不揮発性メモリでは、しきい値電圧の変動を抑制することができ、不揮発性メモリの誤動作などの不具合発生を防止することができる。
続いて、基板１上にＣＶＤ法で窒化シリコン膜２０と酸化シリコン膜２１とを堆積した後、メモリアレイ領域の酸化シリコン膜２１上にデータ線ＤＬを形成し、周辺回路領域にデータ線ＤＬと同層の配線を形成する（図１参照）。その後、データ線ＤＬおよび配線の上層に層間絶縁膜を挟んで複数の配線を形成するが、それらの図示は省略する。
なお、基板１上に窒化シリコン膜２０を形成する工程に先立って、メモリセルＭＣのコントロールゲート８、メモリゲート９、ソース領域１０ｓ、ドレイン領域１０ｄの表面にコバルトシリサイドなどのシリサイド層を形成することによって、コントロールゲート８やメモリゲート９などをさらに低抵抗化することもできる。同様に、周辺回路のゲート電極１４、１５、ｎ＋型半導体領域２６、２７の表面にコバルトシリサイドなどのシリサイド層を形成することもできる。
例えば、メモリセルＭＣでは、スプリットゲートの側壁のサイドウォールスペーサ１２を介して別のサイドウォールスペーサが形成されており、一端が別のサイドウォールスペーサの近傍に配置されたシリサイド層がｎ＋型半導体領域１０ｓ、１０ｄ上に形成されており、シリサイド層が、ｎ−型半導体領域１１ｓ、１１ｄに形成されていないこととなる。メモリゲート９のゲート長に対するメモリゲート９の厚さの比（アスペクト比）が１より大きいため、前述の工程で形成されるサイドウォールスペーサ１２下部の幅（基板１に沿った寸法）も確保され、さらにサイドウォールスペーサ１２を介して形成される別のサイドウォールスペーサもその下部の幅が確保される。このため、ｎ＋型半導体領域１０ｓ、１０ｄに形成されるシリサイド層とｐ型ウエル２の接合部でのリーク（接合リーク）の発生を抑制することができる。
上記メモリセルＭＣのシリサイド層は、例えば、以下の工程によって形成される。まず、基板１の主面と、スプリットゲートの側壁および上面を覆うように酸化シリコン膜を形成した後、酸化シリコン膜をエッチバックすることによって、スプリットゲートの側壁にサイドウォールスペーサを形成する。次いで、基板１の主面と、スプリットゲートの側壁および上面を覆うように金属膜（例えば、チタン膜）を形成し、その金属膜とｎ＋型半導体領域１０ｓ、１０ｄとの接触部をシリサイド化することによって、一端が前記サイドウォールスペーサの近傍に配置されたシリサイド層（例えば、チタンシリサイド層）を形成する。その後、未反応の金属膜を除去する。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、前記実施の形態では、メモリセル、低耐圧ＭＩＳＦＥＴ、高耐圧ＭＩＳＦＥＴ、ソース・ドレイン領域が高耐圧のＭＩＳＦＥＴおよびＭＩＳ容量の５種類の半導体素子に本発明を適用した場合について説明したが、複数のゲート絶縁膜厚でそれぞれ複数のゲート電極高さを持つ半導体装置に適用できるものである。
また、例えば、前記実施の形態では、ｎチャネル型ＭＩＳＦＥＴを適用した場合について説明したが、ｐチャネル型ＭＩＳＦＥＴに適用した場合であってもよい。このとき、アンドープドシリコン膜からなる電極材料膜８Ａをｐ型シリコン膜とすることもできる。例えば、フォトリソグラフィ技術を用いて所定の領域をフォトレジスト膜でマスクし、アンドープドシリコン膜８Ａに不純物（ボロンまたはフッ化ボロン）をイオン注入することによって、マスクされていない領域のアンドープドシリコン膜からなる電極材料膜８Ａをｐ型シリコン膜に変えることができる。このためｎ型あるいはｐ型のプレドープを行うことができ、効率良く素子特性を向上することができる。
本発明は、半導体装置を製造する製造業に幅広く利用されるものである。
本発明の実施の形態に係るＭＯＮＯＳ型不揮発性メモリの要部を模式的に示す断面図である。 図１に示すＭＯＮＯＳ型不揮発性メモリの等価回路図である。 本発明の実施の形態に係る製造工程中の半導体装置を模式的に示す要部断面図である。 図３に続く製造工程中の半導体装置を模式的に示す要部断面図である。 図４に続く製造工程中の半導体装置を模式的に示す要部断面図である。 図５に続く製造工程中の半導体装置を模式的に示す要部断面図である。 図６に続く製造工程中の半導体装置を模式的に示す要部断面図である。 図７に続く製造工程中の半導体装置を模式的に示す要部断面図である。 図８に続く製造工程中の半導体装置を模式的に示す要部断面図である。 図９に続く製造工程中の半導体装置を模式的に示す要部断面図である。 図１０に続く製造工程中の半導体装置を模式的に示す要部断面図である。 図１１に続く製造工程中の半導体装置を模式的に示す要部断面図である。 図１２に続く製造工程中の半導体装置を模式的に示す要部断面図である。 図１３に続く製造工程中の半導体装置を模式的に示す要部断面図である。 図１４に続く製造工程中の半導体装置を模式的に示す要部断面図である。 図１５に続く製造工程中の半導体装置を模式的に示す要部断面図である。 図１６に続く製造工程中の半導体装置を模式的に示す要部断面図である。 図１７に続く製造工程中の半導体装置を模式的に示す要部断面図である。 ハロー領域を設けた場合の不揮発性メモリを模式的に示す要部断面図である。 ハロー領域を設けた場合の不揮発性メモリの特性を示す説明図である。 本発明者らが検討した半導体装置を模式的に示す要部断面図である。 本発明者らが検討した製造工程中の半導体装置を模式的に示す要部断面図である。
符号の説明
１ 半導体基板
２ ｐ型ウエル
４ ｎ型埋込み層
６、７ ゲート絶縁膜
８ コントロールゲート
８Ａ 電極材料膜
８Ｂ 電極材料膜
９ メモリゲート
９Ａ 電極材料膜
１０ｄ ｎ＋型半導体領域（ドレイン領域）
１０ｓ ｎ＋型半導体領域（ソース領域）
１１ｄ、１１ｓ ｎ−型半導体領域（エクステンション領域）
１２ サイドウォールスペーサ
１４、１５ ゲート電極
１６ 電荷蓄積層
１７ ｎ−型半導体領域
２０ 窒化シリコン膜
２１ 酸化シリコン膜
２２ コンタクトホール
２３ プラグ
２４ ｎ−型半導体領域
２６、２７ ｎ＋型半導体領域
４１ キャップ絶縁膜
４２ ｐ型半導体領域
Ｃ ＭＩＳ容量
Ｃ１、Ｃ２ コントロールトランジスタ
ＣＧＬ０、ＣＧＬ１ コントロールゲート線
ＤＬ データ線
Ｍ１、Ｍ２ メモリトランジスタ
ＭＣ、ＭＣ０、ＭＣ１、ＭＣ２ メモリセル
ＭＧＬ０、ＭＧＬ１ メモリゲート線
Ｑ１、Ｑ１０ 低耐圧ＭＩＳＦＥＴ
Ｑ２、Ｑ２０ 高耐圧ＭＩＳＦＥＴ
Ｑ３ ＭＩＳＦＥＴ
ＳＬ ソース線

Claims (4)

  1. 半導体基板の第１領域の主面上に第１ゲート絶縁膜を介して形成された第１ゲートを有する第１ＭＩＳＦＥＴと、
    前記半導体基板の第２領域の主面上に前記第１ゲート絶縁膜より厚い第２ゲート絶縁膜を介して形成された前記第１ゲートより高い第２ゲートを有する第２ＭＩＳＦＥＴと、
    前記半導体基板の第３領域の主面上に第３ゲート絶縁膜を介して形成されたコントロールゲートと、一部が前記コントロールゲートの一方の側壁に形成されると共に、他部が前記半導体基板の主面上に形成された電荷蓄積層と、前記電荷蓄積層の前記一部を介して前記コントロールゲートと電気的に分離されると共に、前記電荷蓄積層の前記他部を介して前記半導体基板と電気的に分離され、前記コントロールゲートとスプリットゲートを構成するメモリゲートとを有するメモリセルと、
    を備えた半導体装置の製造方法であって、
    （ａ）前記半導体基板の主面に前記第２ゲート絶縁膜を形成した後、前記第１領域および前記第３領域の前記第２ゲート絶縁膜を除去する工程、
    （ｂ）前記第１領域および前記第３領域の前記半導体基板の主面上に前記第１および前記第３ゲート絶縁膜を同時に形成すると共に、前記第２領域の前記第２ゲート絶縁膜の膜厚を厚くする工程、
    （ｃ）前記第１、第２および第３ゲート絶縁膜上に第１電極材料膜を形成し、前記第１電極材料膜上にキャップ絶縁膜を形成した後、前記第２領域および前記第３領域の前記キャップ絶縁膜を除去し、前記第１電極材料膜上に第２電極材料膜を形成する工程、
    （ｄ）前記第１領域の前記第１電極材料膜を前記キャップ絶縁膜で保護し、前記第２領域の前記第２電極材料膜および前記第１電極材料膜をパターニングすることによって前記第１電極材料膜および第２電極材料膜からなる前記第２ゲートを形成すると共に、前記第３領域の前記第２および前記第１電極材料膜をパターニングすることによって前記第１電極材料膜および第２電極材料膜からなるコントロールゲートを形成する工程、
    （ｅ）前記第１領域の前記キャップ絶縁膜を除去した後、前記第１領域の前記第１電極材料膜をパターニングすることによって前記第１電極材料膜からなる前記第１ゲートを形成する工程、
    （ｆ）前記コントロールゲートをマスクに前記第３領域の前記第３ゲート絶縁膜をパターニングすることによって、前記コントロールゲートの下部に前記第３ゲート絶縁膜を残す工程、
    （ｇ）前記半導体基板の主面と、前記コントロールゲートの側壁および上面とを覆うように前記電荷蓄積層を形成し、前記電荷蓄積層の上部に第３電極材料膜を形成した後、前記第３電極材料膜を異方性エッチングすることによって、前記コントロールゲートの一方の側壁に前記第３電極材料膜からなり前記コントロールゲートと前記スプリットゲートを構成するメモリゲートを形成し、さらに前記メモリゲートと接していない前記電荷蓄積層を除去する工程、
    （ｈ）前記スプリットゲートをマスクにして、前記半導体基板の主面に不純物をイオン注入することによって前記スプリットゲートの近傍に第１半導体領域を形成する工程、
    （ｉ）前記半導体基板の主面と、前記スプリットゲートの側壁および上面を覆うように絶縁膜を形成した後、前記絶縁膜をエッチバックすることによって、前記スプリットゲートの側壁に前記絶縁膜からなるサイドウォールを形成する工程、
    （ｊ）前記スプリットゲートおよびその前記サイドウォールをマスクにして、前記半導体基板の主面に不純物をイオン注入することによって、前記スプリットゲートの近傍に前記第１半導体領域より不純物濃度が高い第２半導体領域を形成する工程、
    を含み、
    前記工程（ｇ）の異方性エッチングによって、前記メモリゲートのゲート長に対する前記メモリゲートの高さの比を１よりも大きくすることを特徴とする半導体装置の製造方法。
  2. 請求項１記載の半導体装置の製造方法において、
    前記半導体基板がシリコン基板からなり、更に、
    （ｋ）前記シリコン基板の主面と、前記スプリットゲートの側壁および上面を覆うように酸化シリコン膜を形成した後、前記酸化シリコン膜をエッチバックすることによって、前記スプリットゲートの側壁に前記サイドウォールを介して前記酸化シリコン膜からなるスペーサを形成する工程、
    （ｌ）前記シリコン基板の主面と、前記スプリットゲートの側壁および上面を覆うように金属膜を形成し、前記金属膜と前記第２半導体領域との接触部をシリサイド化することによって、一端が前記スペーサの近傍に配置されたシリサイド層を形成する工程、
    （ｍ）前記工程（ｌ）の後、未反応の前記金属膜を除去する工程、
    を含むことを特徴とする半導体装置の製造方法。
  3. 請求項１記載の半導体装置の製造方法において、
    前記電荷蓄積層は、第１酸化シリコン膜と、前記第１酸化シリコン膜上に形成される窒化シリコン膜と、前記窒化シリコン膜上に形成される第２酸化シリコン膜で構成されることを特徴とする半導体装置の製造方法。
  4. 請求項１記載の半導体装置の製造方法において、
    前記工程（ｊ）におけるイオン注入は、前記工程（ｈ）におけるイオン注入よりも不純物のドーズ量が多く、かつ、注入エネルギーが高いことを特徴とする半導体装置の製造方法。
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