JP2008041832A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法 Download PDFInfo
- Publication number
- JP2008041832A JP2008041832A JP2006212321A JP2006212321A JP2008041832A JP 2008041832 A JP2008041832 A JP 2008041832A JP 2006212321 A JP2006212321 A JP 2006212321A JP 2006212321 A JP2006212321 A JP 2006212321A JP 2008041832 A JP2008041832 A JP 2008041832A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- insulating film
- film
- semiconductor device
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 591
- 238000004519 manufacturing process Methods 0.000 title claims description 72
- 239000012535 impurity Substances 0.000 claims abstract description 333
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 149
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 148
- 239000000758 substrate Substances 0.000 claims abstract description 121
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 70
- 239000010703 silicon Substances 0.000 claims abstract description 70
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 69
- 230000006870 function Effects 0.000 claims abstract description 39
- 229910044991 metal oxide Inorganic materials 0.000 claims abstract description 36
- 150000004706 metal oxides Chemical class 0.000 claims abstract description 33
- 229910052914 metal silicate Inorganic materials 0.000 claims abstract description 25
- 238000003860 storage Methods 0.000 claims abstract description 23
- 229910052751 metal Inorganic materials 0.000 claims description 361
- 239000002184 metal Substances 0.000 claims description 359
- 238000000034 method Methods 0.000 claims description 114
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 51
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 51
- 229910052735 hafnium Inorganic materials 0.000 claims description 29
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical group [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 claims description 28
- 238000000151 deposition Methods 0.000 claims description 12
- 229910052782 aluminium Inorganic materials 0.000 claims description 11
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 10
- 239000004020 conductor Substances 0.000 claims description 5
- 238000000059 patterning Methods 0.000 claims description 5
- QCWXUUIWCKQGHC-UHFFFAOYSA-N Zirconium Chemical compound [Zr] QCWXUUIWCKQGHC-UHFFFAOYSA-N 0.000 claims 2
- 229910052726 zirconium Inorganic materials 0.000 claims 2
- 239000010410 layer Substances 0.000 description 341
- 108091006146 Channels Proteins 0.000 description 149
- 238000005468 ion implantation Methods 0.000 description 146
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 101
- 230000002829 reductive effect Effects 0.000 description 56
- 230000000052 comparative effect Effects 0.000 description 39
- 230000002093 peripheral effect Effects 0.000 description 39
- 230000014759 maintenance of location Effects 0.000 description 27
- 238000007254 oxidation reaction Methods 0.000 description 25
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 24
- 230000003647 oxidation Effects 0.000 description 23
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 22
- 229910052796 boron Inorganic materials 0.000 description 22
- 125000004429 atom Chemical group 0.000 description 21
- 238000000206 photolithography Methods 0.000 description 21
- 230000015556 catabolic process Effects 0.000 description 20
- 238000001312 dry etching Methods 0.000 description 20
- 230000008859 change Effects 0.000 description 19
- 238000005229 chemical vapour deposition Methods 0.000 description 19
- 238000002347 injection Methods 0.000 description 19
- 239000007924 injection Substances 0.000 description 19
- 238000009792 diffusion process Methods 0.000 description 18
- IJKVHSBPTUYDLN-UHFFFAOYSA-N dihydroxy(oxo)silane Chemical compound O[Si](O)=O IJKVHSBPTUYDLN-UHFFFAOYSA-N 0.000 description 18
- 238000002955 isolation Methods 0.000 description 17
- 230000008569 process Effects 0.000 description 17
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 16
- 229910052785 arsenic Inorganic materials 0.000 description 16
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 16
- 229910052698 phosphorus Inorganic materials 0.000 description 16
- 239000011574 phosphorus Substances 0.000 description 16
- 239000011229 interlayer Substances 0.000 description 15
- 125000006850 spacer group Chemical group 0.000 description 15
- 230000015572 biosynthetic process Effects 0.000 description 14
- 238000010438 heat treatment Methods 0.000 description 14
- 230000000903 blocking effect Effects 0.000 description 13
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 12
- 229910052757 nitrogen Inorganic materials 0.000 description 12
- 229910021332 silicide Inorganic materials 0.000 description 11
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 11
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 10
- 229910000449 hafnium oxide Inorganic materials 0.000 description 9
- 238000002513 implantation Methods 0.000 description 9
- 239000000463 material Substances 0.000 description 9
- 229920002120 photoresistant polymer Polymers 0.000 description 9
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 8
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 8
- 239000000969 carrier Substances 0.000 description 8
- 230000000694 effects Effects 0.000 description 8
- 239000012212 insulator Substances 0.000 description 8
- 150000002500 ions Chemical class 0.000 description 8
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 8
- 229910001928 zirconium oxide Inorganic materials 0.000 description 8
- 229910021417 amorphous silicon Inorganic materials 0.000 description 7
- 230000005684 electric field Effects 0.000 description 7
- 238000005530 etching Methods 0.000 description 7
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 6
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 6
- 230000006872 improvement Effects 0.000 description 6
- 229910052760 oxygen Inorganic materials 0.000 description 6
- 239000001301 oxygen Substances 0.000 description 6
- 230000005641 tunneling Effects 0.000 description 6
- 150000001875 compounds Chemical class 0.000 description 5
- 229910052721 tungsten Inorganic materials 0.000 description 5
- 229910021529 ammonia Inorganic materials 0.000 description 4
- 238000004140 cleaning Methods 0.000 description 4
- 239000010941 cobalt Substances 0.000 description 4
- 229910017052 cobalt Inorganic materials 0.000 description 4
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 239000002784 hot electron Substances 0.000 description 4
- 238000005121 nitriding Methods 0.000 description 4
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 4
- VSZWPYCFIRKVQL-UHFFFAOYSA-N selanylidenegallium;selenium Chemical compound [Se].[Se]=[Ga].[Se]=[Ga] VSZWPYCFIRKVQL-UHFFFAOYSA-N 0.000 description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 4
- 239000010937 tungsten Substances 0.000 description 4
- -1 Metal Oxide Nitride Chemical class 0.000 description 3
- 230000004913 activation Effects 0.000 description 3
- 238000000277 atomic layer chemical vapour deposition Methods 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 3
- 230000003247 decreasing effect Effects 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(iv) oxide Chemical compound O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 230000036961 partial effect Effects 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 238000005036 potential barrier Methods 0.000 description 2
- 229920006395 saturated elastomer Polymers 0.000 description 2
- 150000004760 silicates Chemical class 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- GFQYVLUOOAAOGM-UHFFFAOYSA-N zirconium(iv) silicate Chemical compound [Zr+4].[O-][Si]([O-])([O-])[O-] GFQYVLUOOAAOGM-UHFFFAOYSA-N 0.000 description 2
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 1
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 1
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 1
- 241000396922 Pontia daplidice Species 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 239000006185 dispersion Substances 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000013213 extrapolation Methods 0.000 description 1
- 125000005843 halogen group Chemical group 0.000 description 1
- 230000012447 hatching Effects 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 241000894007 species Species 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/3115—Doping the insulating layers
- H01L21/31155—Doping the insulating layers by ion implantation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
- H01L29/42344—Gate electrodes for transistors with charge trapping gate insulator with at least one additional gate, e.g. program gate, erase gate or select gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/49—Simultaneous manufacture of periphery and memory cells comprising different types of peripheral transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0425—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a merged floating gate and select transistor
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
【課題】不揮発積メモリを有する半導体装置を有する半導体装置の性能と信頼性を向上させる。
【解決手段】不揮発性メモリのメモリセルＭＣは、半導体基板１の上部に、絶縁膜１７を介して形成された選択ゲート電極ＳＧと、電荷蓄積機能を有するＯＮＯ積層膜からなる絶縁膜２１を介して形成されたメモリゲート電極ＭＧとを有している。絶縁膜１７は、ゲート絶縁膜として機能し、酸化シリコンまたは酸窒化シリコンからなる絶縁膜１７ａと、選択ゲート電極ＳＧと絶縁膜１７ａとの間に形成された金属酸化物または金属シリケートからなる金属元素含有層１７ｂとを有している。メモリゲート電極ＭＧおよび絶縁膜２１の下に位置する半導体領域１０ｂは、選択ゲート電極ＳＧおよび絶縁膜１７の下に位置する半導体領域１０ａよりも、不純物の電荷密度が低い。
【選択図】図１
【解決手段】不揮発性メモリのメモリセルＭＣは、半導体基板１の上部に、絶縁膜１７を介して形成された選択ゲート電極ＳＧと、電荷蓄積機能を有するＯＮＯ積層膜からなる絶縁膜２１を介して形成されたメモリゲート電極ＭＧとを有している。絶縁膜１７は、ゲート絶縁膜として機能し、酸化シリコンまたは酸窒化シリコンからなる絶縁膜１７ａと、選択ゲート電極ＳＧと絶縁膜１７ａとの間に形成された金属酸化物または金属シリケートからなる金属元素含有層１７ｂとを有している。メモリゲート電極ＭＧおよび絶縁膜２１の下に位置する半導体領域１０ｂは、選択ゲート電極ＳＧおよび絶縁膜１７の下に位置する半導体領域１０ａよりも、不純物の電荷密度が低い。
【選択図】図１
Description
本発明は、半導体装置およびその製造方法に関し、特に、不揮発積メモリを有する半導体装置およびその製造方法に適用して有効な技術に関する。
半導体記憶装置には、電源を切っても記憶情報が残る素子である、不揮発性メモリがある。そして、不揮発性メモリセルを論理用半導体装置と同一のシリコン基板上に混載することで、高機能の半導体装置を実現することが可能になる。これらは、組み込み型マイクロコンピュータとして、産業用機械、家電品、自動車搭載装置などに広く用いられている。
このような不揮発性メモリのセル構造として、選択用ＭＯＳ型トランジスタ（選択トランジスタ、メモリセル選択トランジスタ）と記憶用ＭＯＳ型トランジスタ（メモリトランジスタ）からなるスプリットゲート型メモリセルが挙げられる（例えば、特許文献１、特許文献２、非特許文献１、非特許文献２参照）。この構造では、注入効率の良いソースサイドインジェクション（ＳＳＩ）方式を採用できるため、書き込み高速化と電源部面積の低減が図れること、メモリセル選択トランジスタおよびこれに接続するトランジスタを素子面積の小さい低圧系のトランジスタで構成できるため周辺回路の面積を低減できることなどが特徴として挙げられる。
記憶用ＭＯＳ型トランジスタの電荷保持方式には、電気的に孤立した導電性の多結晶シリコンに電荷を蓄えるフローティングゲート方式（例えば特許文献２、非特許文献１参照）と、シリコン窒化膜のような電荷を蓄積する性質をもつ絶縁膜に電荷を蓄えるＭＯＮＯＳ方式（例えば特許文献１、非特許文献２参照）がある。これらのメモリセル構造を用いてメモリチップやメモリモジュールを高速で動作させるために、メモリセルの読み出し時の、いわゆる「セル電流」を大きくすることが有効である。
選択トランジスタには、酸化シリコン（ＳｉＯ２）あるいは、酸窒化シリコン（ＳｉＯＮ）をゲート絶縁膜とする通常のＭＯＳトランジスタを用いることができる。この場合、プロセスの加工寸法に合わせ、チャネルの不純物濃度プロファイルの最適化など公知の技術によって、ＯＦＦ状態のリーク電流を抑制しつつ、高性能な選択トランジスタを作製できる。また、メモリトランジスタについては、保持電荷の極性や量、チャネルの不純物濃度プロファイルなどによって決定されるしきい電圧をより低くすることで、同一のメモリゲート（メモリトランジスタのゲート）の電圧に対して、より大きい「セル電流」を得ることができる。
ＭＯＮＯＳ方式において、しきい電圧をより低くする技術として、次のことが知られている。
チャネルの導電キャリアが電子であるようなｎ型のメモリトランジスタの場合、メモリゲート側拡散層（ソース・ドレイン領域）に正電位を与えることにより、拡散層端部のメモリゲートとその拡散層がオーバーラップした領域で、強反転が生じるようにすることが出来る。このことで、バンド間トンネル現象を起こし、ホールを生成することができる（例えば、非特許文献３参照）。このメモリセルにおいては、発生したホールがチャネル方向へ加速され、メモリゲートのバイアスにより引かれ窒化シリコン（ＳｉＮ）膜中に注入されることにより、しきい電圧が低いメモリトランジスタの状態（消去状態）を実現できる。
また、特開２００４−１８６４５２号公報（特許文献３）において、ＭＯＮＯＳ型メモリトランジスタのチャネル領域に、カウンター不純物を導入することで、メモリトランジスタのしきい電圧を小さくする技術が開示されている。このとき、メモリトランジスタ下のチャネルには、選択トランジスタのチャネル領域に導入されたアクセプター型不純物と、メモリトランジスタ下のチャネルにのみ導入されたカウンター不純物であるドナー型不純物の両方が含まれる。また、選択トランジスタのチャネル領域に導入されたアクセプター型不純物は、ＯＦＦリークが小さくなるように調整されている。
また、ＭＩＳＦＥＴのフラットバンド電圧に関する技術が非特許文献４に記載されている。
また、不純物揺らぎによるしきい電圧のばらつきに関する技術が非特許文献５に記載されている。
また、フェルミレベルピニングに関する技術が非特許文献６に記載されている。
特開平５−４８１１３号公報
特開平５−１２１７００号公報
特開２００４−１８６４５２号公報
「アイ・イー・イー・イー シンポジウム オン ブイエルエスアイ テクノロジー（IEEE Symposium on VLSI Technology）」，（米国），１９９４年，ｐ．７１−７２
「アイ・イー・イー・イー シンポジウム オン ブイエルエスアイ テクノロジー（IEEE Symposium on VLSI Technology）」，（米国），１９９７年，ｐ．６３−６４
「１９８７ アイ・イー・イー・イー インターナショナル エレクトロン デバイシズ ミーティング， テクニカル ダイジェスト（1987 IEEE International Electron Devices meeting, TECHNICAL DIGEST）」，（米国），１９８７年，ｐ．７１８−７２１
シー・ホッブス（C. Hobbs），エル・フォンセカ（L. Fonseca），ヴイ・ダンダパニ(V. Dhandapani)，エス・サマヴェダム（S. Samavedam），ビー・タイラー（B. Taylor），ジェイ・グラント（J. Grant），エル・ディップ（L. Dip），ディー・トリヨソ(D. Triyoso)，アール・ヘッジ(R. Hedge)，ディー・ギルマー(D. Gilmer)，アール・ガルシア(R. Garcia)，ディー・ローアン(D. Roan)，エル・ラブジョイ（L. Lovejoy），アール・ライ(R. Rai)，エル・ヘバート（L. Hebert），エイチ・ツェン(H. Tseng)，ビー・ホワイト（B. White），ピー・トビン（P. Tobin），「シンポジウム・オブ・ヴイエルエスアイ・テクノロジー（Symp. of VLSI technology）」，（米国），２００３年，ｐ．９
ティー・ミズノ他（T. Mizuno et al），「アイ・イー・イー・イー トランザクションズ オン エレクトロン デバイシズ， イーディー４１（IEEE Transactions on Electron Devices, ED-41）」，（米国），１９９４年，ｐ．２２１６
エル・パンチサノ他（L. Pantisano et al），「アイ・イー・イー・イー シンポジウム オン ブイエルエスアイ テクノロジー（IEEE Symposium on VLSI Technology」（米国），２００４年，ｐ．２１４
本発明者の検討によれば、次のことが分かった。
本発明者は、不揮発性半導体記憶装置の高性能化に関する種々の検討を行っている。例えば、スプリットゲート型メモリセルの書換え（書込み／消去）耐性の向上、及びデータ保持特性の向上等を図るための装置の構造等を検討している。
図５１は、本発明者が検討した選択トランジスタ（メモリセル選択用トランジスタ）３０１とメモリトランジスタ（記憶用トランジスタ）３０２からなるスプリットゲート型メモリセルを示す断面図である。図５１において、３０３は、選択トランジスタ３０１のゲート電極（選択ゲート）、３０４は、メモリトランジスタ３０２のゲート電極（メモリゲート）、３０５は、選択トランジスタ３０１のゲート絶縁膜、３０６は、メモリトランジスタ３０２のゲート絶縁膜である。選択トランジスタ３０１のゲート絶縁膜３０５は、酸化シリコン膜からなる。メモリトランジスタ３０２のゲート絶縁膜３０６は、電荷蓄積機能を有するＯＮＯ膜（酸化シリコン膜、窒化シリコン膜および酸化シリコン膜の積層膜）からなる。また、図５１において、３０７は半導体基板、３０８，３０９は、ソース・ドレインとして機能する不純物拡散層、３１０は選択トランジスタ３０１のチャネル領域、３１１は、メモリトランジスタ３０２のチャネル領域である。
本発明者は、図５１のようなＭＯＮＯＳ方式のスプリットゲート型メモリセルにおいて、メモリセルの書換えを行った後のデータ保持特性を詳細に調べた。ここで、ソースサイドインジェクション（ＳＳＩ）方式によって電子をシリコン窒化膜（ゲート絶縁膜３０６中の窒化シリコン膜）に書き込む（注入する）ことで、メモリトランジスタ３０２のしきい電圧が大きい状態（書込み状態）にした。また、バンド間トンネル現象によって（ゲート絶縁膜３０６中の窒化シリコン膜に）ホールを注入することで、メモリトランジスタ３０２のしきい電圧を低い状態（消去状態）にした。
上記のような注入方式を用いたメモリセルにおいては、ホットキャリアにより、絶縁膜（ゲート絶縁膜３０６中の酸化シリコン膜または窒化シリコン膜）およびその界面にダメージを与えることが知られている。これが、電荷保持特性の劣化を引き起こす。即ち、界面準位やトラップが生成され、これらへの電荷注入や放出、或いは、これらを介した電荷注入や放出が引き起こされる。
図５２は、１０万回書換え後の消去状態のしきい電圧の時間変化を示したグラフである。図５２のグラフの横軸は、１０万回書換え後に消去状態とした後の経過時間に対応し、図５２のグラフの縦軸は、横軸に対応する時間経過後のメモリトランジスタのしきい電圧に対応する。なお、図５２には、メモリトランジスタの書換え前の初期のしきい電圧Ｖｔｈｉ（メモリトランジスタのゲート電極中に電荷を注入する前の初期のしきい電圧Ｖｔｈｉ）が０．６Ｖである場合と−０．９Ｖである場合の両者がグラフ化されている。
本発明者は、読み出し時のメモリゲート３０４に印加する電圧が０Ｖで十分に大きいセル電流が得られるように、消去状態のしきい電圧を、メモリトランジスタ３０２のチャネル領域３１１に注入された不純物濃度、あるいは、消去状態でシリコン窒化膜（ゲート絶縁膜３０６中の窒化シリコン膜）中に注入されているホール量によって調整した。その結果、図５１のメモリトランジスタ３０２のチャネル領域３１１にカウンター不純物（選択トランジスタ３０１のチャネル領域３１０に導入された不純物と逆導電型の不純物）を注入した場合、カウンター不純物量が大きいほど、ＯＮＯ膜（ゲート絶縁膜３０６）中に電荷を注入する前のメモリトランジスタ３０２の初期のしきい電圧（Ｖｔｈｉ）が低く、また、消去状態でシリコン窒化膜（ゲート絶縁膜３０６中の窒化シリコン膜）中にトラップされるホール量は少ないことが分かった。そして、図５２に示されるように、カウンター不純物量を大きくすることにより初期のしきい電圧Ｖｔｈｉを低くするほど、書き換えによるしきい電圧の増大が抑制できることが分かった。
しかしながら、本発明者が、メモリチップ内の複数のメモリトランジスタ３０２の初期のしきい電圧Ｖｔｈｉのばらつきを調べた結果、メモリトランジスタ３０２のチャネル領域３１１におけるカウンター不純物量が大きく、初期のしきい電圧Ｖｔｈｉの中心値（メモリチップ内の複数のメモリトランジスタ３０２の初期のしきい電圧Ｖｔｈｉの平均値に相当）が低い場合ほど、ばらつきが大きくなることがわかった。
書込みと消去速度を向上するためには、複数のメモリセルを同時に書換え（書込み、消去）する方法が用いられる。しかしながら、メモリチップ内のメモリトランジスタ３０２毎のしきい電圧Ｖｔｈｉのばらつきが大きい場合、注入する電子量あるいはホール量を大きくして、書込み状態と消去状態間に十分なしきい電圧のマージンを確保する必要がある。この場合、１回の書換え当たりに注入されるホットキャリア量が増大するため、ダメージが大きくなり、データ保持特性の低下や、書換え耐性が低下する問題が発生する。これは、不揮発性メモリを有する半導体装置の性能や信頼性を低下させる。
そこで、上記問題点を解決し、書換え耐性の向上とデータ保持特性の向上を両立させることができる、ＭＯＮＯＳ方式のスプリットゲート型メモリセルを有する不揮発性半導体記憶装置を提供することが望まれる。
また、本発明者は、フローティングゲート方式のスプリットゲート型メモリセルを検討した。フローティングゲート方式の場合、導電体に電荷を蓄えるため、フローティングゲート周囲の酸化膜に１箇所でもリークパスとなる欠陥があると極端に電荷保持寿命が低下する。従って、ＭＯＮＯＳ方式で用いたバンド間トンネル現象によるホットホール注入は、酸化膜に与えるダメージが大きいため使うことができない。従って、メモリトランジスタのしきい電圧を小さくするためには、メモリトランジスタのチャネル領域に注入されるカウンター不純物量を大きくする方法がある。しかしながら、上記ＭＯＮＯＳ方式と同様に、カウンター不純物量が大きい、もしくは、選択トランジスタとメモリトランジスタのチャネル領域に共通して注入されている選択トランジスタのしきい電圧調整用の不純物濃度が大きいことによって、メモリトランジスタのしきい電圧（上記Ｖｔｈｉに相当するもの）のばらつきが大きくなる。メモリトランジスタのしきい電圧（Ｖｔｈｉ）のばらつきの増大は、しきい電圧のウインドウを確保するために、ソースサイドインジェクション（ＳＳＩ）方式によってフローティングゲートに注入される電子量の増大や、電子を引き抜く消去の際のストレスの増大などを引き起こし、それによって、フローティングゲート周りの酸化膜へのダメージが増大し、データ保持特性の低下や、書換え耐性が低下する問題を発生させる。これは、不揮発性メモリを有する半導体装置の性能や信頼性を低下させる。
従って、フローティングゲート方式のスプリットゲート型メモリセルにおいても、メモリトランジスタのしきい電圧のばらつきを抑制し、書換え耐性の向上とデータ保持特性の向上を両立させることができる、不揮発性半導体記憶装置を提供することが望まれる。
本発明の目的は、半導体装置の性能を向上できる技術を提供することにある。
また、本発明の目的は、半導体装置の信頼性を向上できる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明は、半導体基板の上部に形成され互いに隣り合う第１ゲート電極および第２ゲート電極と、前記第１ゲート電極と前記半導体基板との間に形成され前記第１ゲート電極のゲート絶縁膜として機能する第１の層と、前記第２ゲート電極と前記半導体基板との間に形成され内部に電荷蓄積部を有する第２の層と、前記半導体基板に形成され前記第１ゲート電極および前記第１の層の下に位置する第１チャネル領域と、前記半導体基板に形成され前記第２ゲート電極および前記第２の層の下に位置する第２チャネル領域とを有し、前記第１の層は金属元素を含有し、前記第１チャネル領域における不純物の電荷密度と前記第２チャネル領域における不純物の電荷密度とが異なるものである。
また、本発明は、半導体基板の上部に形成され互いに隣り合う第１ゲート電極および第２ゲート電極と、前記第１ゲート電極と前記半導体基板との間に形成された第１ゲート絶縁膜と、前記第２ゲート電極と前記半導体基板との間に形成され内部に電荷蓄積部を有する第２の層と、前記半導体基板に形成され前記第１ゲート電極および前記第１ゲート絶縁膜の下に位置する第１チャネル領域と、前記半導体基板に形成され前記第２ゲート電極および前記第２の層の下に位置する第２チャネル領域とを有する半導体装置の製造方法であって、（ａ）前記半導体基板を準備する工程と、（ｂ）前記半導体基板の前記第１チャネル領域および前記第２チャネル領域となる領域に、第１導電型の不純物を導入する工程と、（ｃ）前記半導体基板上に、前記第１ゲート絶縁膜形成用の第１絶縁膜を酸化シリコン膜または酸窒化シリコン膜により形成する工程と、（ｄ）前記第１絶縁膜上に、金属酸化物または金属シリケートからなる金属元素含有層を堆積する工程と、（ｅ）前記金属元素含有層が堆積された前記第１絶縁膜上に前記第１ゲート電極形成用のシリコン膜を形成する工程と、（ｆ）前記シリコン膜をパターニングして前記第１ゲート電極を形成する工程と、（ｇ）前記（ｆ）工程後に、前記半導体基板の前記第２チャネル領域となる領域に、前記第１導電型とは逆の第２導電型の不純物を導入する工程とを有するものである。
また、本発明は、半導体基板の上部に形成され互いに隣り合う第１ゲート電極および第２ゲート電極と、前記第１ゲート電極と前記半導体基板との間に形成された第１ゲート絶縁膜と、前記第２ゲート電極と前記半導体基板との間に形成され内部に電荷蓄積部を有する第２の層と、前記半導体基板に形成され前記第１ゲート電極および前記第１ゲート絶縁膜の下に位置する第１チャネル領域と、前記半導体基板に形成され前記第２ゲート電極および前記第２の層の下に位置する第２チャネル領域とを有する半導体装置の製造方法であって、（ａ）前記半導体基板を準備する工程と、（ｂ）前記半導体基板の前記第１チャネル領域および前記第２チャネル領域となる領域に、第１導電型の不純物を導入する工程と、（ｃ）前記半導体基板上に、前記第１ゲート絶縁膜形成用の第１絶縁膜を酸化シリコン膜または酸窒化シリコン膜により形成する工程と、（ｄ）前記第１絶縁膜上に前記第１ゲート電極形成用のシリコン膜を形成する工程と、（ｅ）前記第１絶縁膜と前記シリコン膜との界面近傍に金属元素をイオン注入する工程と、（ｆ）前記シリコン膜をパターニングして前記第１ゲート電極を形成する工程と、（ｇ）前記（ｆ）工程後に、前記半導体基板の前記第２チャネル領域となる領域に、前記第１導電型とは逆の第２導電型の不純物を導入する工程とを有するものである。
また、本発明は、メモリセルを構成する選択トランジスタのゲート絶縁膜に酸化シリコンまたは酸窒化シリコンからなる絶縁膜と該絶縁膜上のｈｉｇｈ−ｋゲート絶縁膜の積層膜を有し、ｈｉｇｈ−ｋゲート絶縁膜と選択ゲート界面のフェルミレベルピニングに起因した選択ゲートの仕事関数（フラットバンド電圧）の変化によって選択トランジスタのしきい電圧を制御することで、選択ゲートにより制御されるチャネル領域とメモリゲートにより制御されるチャネル領域との不純物の電荷密度を制御したものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
半導体装置の性能を向上させることができる。
また、半導体装置の信頼性を向上させることができる。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
（実施の形態１）
本実施の形態は、主として電荷蓄積部にトラップ性絶縁膜（電荷を蓄積可能な絶縁膜）を用いたものであるため、以下では、ｎチャネル型ＭＩＳＦＥＴ（ＭＩＳＦＥＴ：Metal Insulator Semiconductor Field Effect Transistor）を基本としトラップ性絶縁膜を用いたメモリセルをもとに説明を行う。また、以下の実施の形態での極性（書込・消去・読出時の印加電圧の極性やキャリアの極性）は、ｎチャネル型ＭＩＳＦＥＴを基本としたメモリセルの場合の動作を説明するためのものであり、ｐチャネル型ＭＩＳＦＥＴを基本とする場合は、印加電位、キャリアおよび不純物の導電型等の全ての極性を反転させることで、原理的には同じ動作を得ることができる。
本実施の形態は、主として電荷蓄積部にトラップ性絶縁膜（電荷を蓄積可能な絶縁膜）を用いたものであるため、以下では、ｎチャネル型ＭＩＳＦＥＴ（ＭＩＳＦＥＴ：Metal Insulator Semiconductor Field Effect Transistor）を基本としトラップ性絶縁膜を用いたメモリセルをもとに説明を行う。また、以下の実施の形態での極性（書込・消去・読出時の印加電圧の極性やキャリアの極性）は、ｎチャネル型ＭＩＳＦＥＴを基本としたメモリセルの場合の動作を説明するためのものであり、ｐチャネル型ＭＩＳＦＥＴを基本とする場合は、印加電位、キャリアおよび不純物の導電型等の全ての極性を反転させることで、原理的には同じ動作を得ることができる。
本実施の形態の半導体装置およびその製造方法を図面を参照して説明する。
図１は、本実施の形態の半導体装置の要部断面図である。本実施の形態の半導体装置は、不揮発性メモリ（不揮発性記憶素子、フラッシュメモリ、不揮発性半導体記憶装置）を備えた半導体装置（不揮発性半導体記憶装置）であり、図１には、不揮発性メモリのメモリセル領域の要部断面図が示されている。図２は、本実施の形態の半導体装置におけるメモリセルＭＣの模式的な断面構造を示す要部断面図であり、図３は、メモリセルＭＣの等価回路図である。簡略化のために、図２では、図１の構造のうち、ｐ型ウエル３、絶縁膜１７，２１、選択ゲート電極ＳＧ、メモリゲート電極ＭＧおよび半導体領域ＭＳ，ＭＤだけを図示し、側壁絶縁膜３４、金属シリサイド層３９および絶縁膜４１の図示を省略したものである。また、理解を簡単にするために、図２には、各部位に印加する電圧Ｖｄ，Ｖｓｇ，Ｖｍｇ，Ｖｓ，Ｖｂを模式的に図示してある。
図１および図２に示されるように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１には、素子を分離するための素子分離領域（図示せず）が形成されており、この素子分離領域で分離された活性領域に、ｐ型ウエル３が形成されている。メモリセル領域のｐ型ウエル３には、図１および図２に示されるようなメモリトランジスタおよび選択トランジスタ（制御トランジスタ）からなる不揮発性メモリのメモリセルＭＣが形成されている。各メモリセル領域には複数のメモリセルＭＣがアレイ状に形成されており、各メモリセル領域は、素子分離領域によって他の領域から電気的に分離されている。
図１〜図３に示されるように、本実施の形態の半導体装置における不揮発性メモリのメモリセルＭＣは、ＭＯＮＯＳ膜を用いたスプリットゲート型のメモリセルであり、選択ゲート電極（制御ゲート電極、選択ゲート、選択トランジスタのゲート電極）ＳＧからなる選択トランジスタとメモリゲート電極（メモリゲート、メモリトランジスタのゲート電極）ＭＧからなるメモリトランジスタとの２つのＭＩＳＦＥＴを接続したものである。
ここで、メモリゲート電極ＭＧよりなるＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をメモリトランジスタ（記憶用トランジスタ）と、また、選択ゲート電極ＳＧよりなるＭＩＳＦＥＴを選択トランジスタ（メモリセル選択用トランジスタ、制御トランジスタ）という。従って、選択ゲート電極ＳＧおよびメモリゲート電極ＭＧは、不揮発性メモリ（のメモリセル）を構成するゲート電極である。
図１および図２に示されるように、本実施の形態の半導体装置における不揮発性メモリのメモリセルＭＣは、半導体基板１のｐ型ウエル３中に形成されたソースおよびドレイン用のｎ型の半導体領域ＭＳ，ＭＤと、半導体基板１（ｐ型ウエル３内の半導体領域１０ａ，１０ｂ）の上部に形成された選択ゲート電極（第１ゲート電極）ＳＧおよびメモリゲート電極（第２ゲート電極）ＭＧと、選択ゲート電極ＳＧおよび半導体基板１（ｐ型ウエル３内の半導体領域１０ａ）間に形成された絶縁膜（ゲート絶縁膜、第１の層）１７と、メモリゲート電極ＭＧおよび半導体基板１（ｐ型ウエル３内の半導体領域１０ｂ）間とメモリゲート電極ＭＧおよび選択ゲート電極ＳＧ間とに形成された絶縁膜２１とを有している。
不揮発性メモリを構成する選択ゲート電極ＳＧおよびメモリゲート電極ＭＧは、それらの対向側面の間に絶縁膜２１を介した状態で、半導体基板１の主面に沿って延在し、並んで配置されている。メモリセルＭＣの選択ゲート電極ＳＧおよびメモリゲート電極ＭＧは、半導体領域ＭＤおよび半導体領域ＭＳ間上の半導体基板１（ｐ型ウエル３内の半導体領域１０ａ，１０ｂ）の上部に絶縁膜１７，２１を介して形成されており、半導体領域ＭＳ側にメモリゲート電極ＭＧが位置し、半導体領域ＭＤ側に選択ゲート電極ＳＧが位置している。選択ゲート電極ＳＧとメモリゲート電極ＭＧは、間に絶縁膜２１を介在して互いに隣り合っており、メモリゲート電極ＭＧは、選択ゲート電極ＳＧの側壁上に絶縁膜２１を介してサイドウォールスペーサ状に形成されている。また、絶縁膜２１は、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエル３内の半導体領域１０ｂ）の間の領域と、メモリゲート電極ＭＧと選択ゲート電極ＳＧの間の領域の、両領域に渡って延在している。
メモリゲート電極ＭＧと半導体基板１（ｐ型ウエル３）の間の絶縁膜２１（すなわちメモリゲート電極ＭＧの下の絶縁膜２１）が、メモリトランジスタのゲート絶縁膜（内部に電荷蓄積部を有するゲート絶縁膜）として機能する。
絶縁膜２１は、電荷を蓄積するための窒化シリコン膜２１ｂ（すなわち電荷蓄積部）と、その上下に位置する酸化シリコン膜２１ａ，２１ｃの積層膜からなる絶縁膜（ＯＮＯ膜）である。すなわち、メモリゲート電極ＭＧから遠い側から順に、酸化シリコン膜２１ａ、窒化シリコン膜２１ｂおよび酸化シリコン膜２１ｃが積層されたＯＮＯ（oxide-nitride-oxide）膜により、絶縁膜２１が構成されている。窒化シリコン膜２１ｂは、絶縁膜２１中に形成されたトラップ性絶縁膜であり、電荷を蓄積するための電荷蓄積膜（電荷蓄積部）として機能するので、絶縁膜２１は、その内部に電荷蓄積部を有する絶縁膜とみなすことができる。従って、絶縁膜２１は、メモリゲート電極ＭＧと半導体基板１（半導体領域１０ｂ）との間に形成され、内部に電荷蓄積部を有する層（第２の層）である。
このように、メモリトランジスタのゲート絶縁膜として、ＯＮＯ（Oxide Nitride Oxide）積層膜である絶縁膜２１が用いられており、いわゆるＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）構造が形成され、この絶縁膜２１中（の窒化シリコン膜２１ｂ）に電荷を保持することができる。
選択ゲート電極ＳＧと半導体基板１（ｐ型ウエル３内の半導体領域１０ａ）の間に形成された絶縁膜１７（すなわち選択ゲート電極ＳＧの下の絶縁膜１７）が、選択トランジスタ（選択ゲート電極ＳＧ）のゲート絶縁膜として機能する。すなわち、絶縁膜１７は、選択ゲート電極ＳＧと半導体基板１（半導体領域１０ａ）との間に形成され、選択ゲート電極ＳＧ（選択トランジスタ）のゲート絶縁膜として機能する層（第１の層）である。
選択ゲート電極ＳＧ（選択トランジスタ）のゲート絶縁膜として機能する絶縁膜１７は、半導体基板１（ｐ型ウエル３内の半導体領域１０ａ）上に形成された酸化シリコンまたは酸窒化シリコンからなる絶縁膜（絶縁層、第１絶縁膜）１７ａと、選択ゲート電極ＳＧと絶縁膜１７ａとの間（界面）に形成された金属元素含有層（しきい電圧調整層）１７ｂとを有している。すなわち、絶縁膜１７は、酸化シリコンまたは酸窒化シリコンからなる絶縁膜１７ａと、絶縁膜１７ａ上に形成された金属元素含有層１７ｂとの積層膜（積層構造）からなる。金属元素含有層１７ｂ中には金属元素が含まれているので、金属元素含有層１７ｂを有する絶縁膜１７は、金属元素を含有している層とみなすことができる。
金属元素含有層１７ｂは、金属元素を含有しており、金属元素含有層１７ｂを構成する金属元素はハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）またはアルミニウム（Ａｌ）であることが好ましい。また、金属元素含有層１７ｂは、金属酸化物または金属シリケート（金属酸化物と酸化シリコンの化合物）からなることが好ましいが、それら（金属酸化物または金属シリケート）に更に窒素が導入されたものにより金属元素含有層１７ｂが構成されていても良い。
半導体領域ＭＳは、ソース領域またはドレイン領域の一方として機能する半導体領域であり、半導体領域ＭＤは、ソース領域またはドレイン領域の他方として機能する半導体領域である。ここでは、半導体領域ＭＳはソース領域として機能する半導体領域、半導体領域ＭＤはドレイン領域として機能する半導体領域である。半導体領域ＭＳ，ＭＤは、ｎ型の不純物が導入された半導体領域（ｎ型不純物拡散層）よりなり、それぞれＬＤＤ（lightly doped drain）構造を備えている。すなわち、ソース用の半導体領域ＭＳは、ｎ−型半導体領域３１と、ｎ−型半導体領域３１よりも高い不純物濃度を有するｎ＋型半導体領域３５とを有し、ドレイン用の半導体領域ＭＤは、ｎ−型半導体領域３２と、ｎ−型半導体領域３２よりも高い不純物濃度を有するｎ＋型半導体領域３６とを有している。
メモリゲート電極ＭＧおよび選択ゲート電極ＳＧの側壁（互いに隣接していない側の側壁）上には、酸化シリコンなどの絶縁体（酸化シリコン膜、絶縁膜）からなる側壁絶縁膜（サイドウォール、サイドウォールスペーサ）３４が形成されている。
ソース部のｎ−型半導体領域３１はメモリゲート電極ＭＧの側壁に対して自己整合的に形成され、ｎ＋型半導体領域３５はメモリゲート電極ＭＧの側壁上の側壁絶縁膜３４の側面（メモリゲート電極ＭＧに接する側とは逆側の側面）に対して自己整合的に形成されている。このため、低濃度のｎ−型半導体領域３１はメモリトランジスタのチャネル領域に隣接するように形成され、高濃度のｎ＋型半導体領域３５は低濃度のｎ−型半導体領域３１に接し、メモリトランジスタのチャネル領域からｎ−型半導体領域３１の分だけ離間するように形成されている。
ドレイン部のｎ−型半導体領域３２は選択ゲート電極ＳＧの側壁に対して自己整合的に形成され、ｎ＋型半導体領域３６は選択ゲート電極ＳＧの側壁上の側壁絶縁膜３４の側面（選択ゲート電極ＳＧと接する側とは逆側の側面）に対して自己整合的に形成されている。このため、低濃度のｎ−型半導体領域３２は選択トランジスタのチャネル領域に隣接するように形成され、高濃度のｎ＋型半導体領域３６は低濃度のｎ−型半導体領域３２に接し、選択トランジスタのチャネル領域からｎ−型半導体領域３２の分だけ離間するように形成されている。
メモリゲート電極ＭＧ下の絶縁膜２１の下にメモリトランジスタのチャネル領域が形成され、選択ゲート電極ＳＧ下の絶縁膜１７の下に選択トランジスタのチャネル領域が形成される。選択ゲート電極ＳＧ下の絶縁膜１７の下の選択トランジスタのチャネル形成領域には、選択トランジスタのしきい値調整用の半導体領域（ｐ型半導体領域）１０ａが形成されている。メモリゲート電極ＭＧ下の絶縁膜２１の下のメモリトランジスタのチャネル形成領域には、メモリトランジスタのしきい値調整用の半導体領域（ｐ型半導体領域またはｎ型半導体領域）１０ｂが形成されている。
すなわち、ソースまたはドレインの一方（ここではソース）として機能する半導体領域ＭＳと、ソースまたはドレインの他方（ここではドレイン）として機能する半導体領域ＭＤとの間に位置するチャネル部（チャネル領域）は、選択ゲート電極ＳＧにより制御され得る選択ゲート電極ＳＧの下の半導体領域（領域、第１チャネル領域）１０ａと、メモリゲート電極ＭＧにより制御され得るメモリゲート電極ＭＧの下の半導体領域（領域、第２チャネル領域）１０ｂとからなる。厳密には、この２つのゲート電極（メモリゲート電極ＭＧおよび選択ゲート電極ＳＧ）に挟まれた領域（に対応する領域）が（チャネル部に）できるが、この領域は、ＯＮＯ膜（絶縁膜２１）の膜厚程度の極めて狭いものとすることができる。
半導体領域１０ａは、選択ゲート電極ＳＧおよび絶縁膜１７の積層構造の下に位置して絶縁膜１７に接するように形成されている。選択トランジスタのチャネル領域は、選択ゲート電極ＳＧおよび絶縁膜１７の積層構造の下に位置する半導体領域１０ａに形成されるので、選択ゲート電極ＳＧおよび絶縁膜１７の積層構造の下に位置する半導体領域１０ａを、選択トランジスタのチャネル領域（第１チャネル領域）とみなすこともできる。半導体領域１０ａは、イオン注入法などによりｐ型ウエル３にｐ型不純物をドーピング（導入）することにより形成されており、ｐ型不純物が導入（ドープ、拡散）されている。このため、半導体領域１０ａは、ｐ型の半導体領域である。
半導体領域１０ｂは、メモリゲート電極ＭＧおよび絶縁膜２１の積層構造の下に位置して絶縁膜２１に接するように形成されている。メモリトランジスタのチャネル領域は、メモリゲート電極ＭＧおよび絶縁膜２１の積層構造の下に位置する半導体領域１０ｂに形成されるので、メモリゲート電極ＭＧおよび絶縁膜２１の積層構造の下に位置する半導体領域１０ｂを、メモリトランジスタのチャネル領域（第２チャネル領域）とみなすこともできる。半導体領域１０ｂは、イオン注入法などにより半導体領域１０ａにｎ型不純物をドーピング（導入）することにより形成されており、半導体領域１０ａに導入されているのと同じｐ型不純物に加えて、更にｎ型不純物が導入（ドープ、拡散）されている。半導体領域１０ｂは、ｐ型またはｎ型の半導体領域である。
図１および図２では、半導体領域１０ａの一部が半導体領域１０ｂの下にも延在しているが、他の形態として、半導体領域１０ｂの下に半導体領域１０ａが延在せずに、半導体領域１０ｂの下部がｐ型ウエル３に直接的に接するように半導体領域１０ａ，１０ｂが形成されていてもよい。本実施の形態では、少なくとも、選択ゲート電極ＳＧの下の絶縁膜１７の下に絶縁膜１７に接する位置に半導体領域１０ａが形成され、メモリゲート電極ＭＧの下の絶縁膜２１の下に絶縁膜２１に接する位置に半導体領域１０ｂが形成さていればよい。
選択トランジスタのチャネル領域を形成する半導体領域１０ａにおける不純物の電荷密度は、選択トランジスタのしきい電圧が所望の値となるように調整され、メモリトランジスタのチャネル領域を形成する半導体領域１０ｂにおける不純物の電荷密度は、メモリトランジスタのしきい電圧が所望の値となるように調整されている。本実施の形態では、詳細は後述するが、メモリトランジスタのチャネル領域（第２チャネル領域）を形成する半導体領域１０ｂにおける不純物の電荷密度は、選択トランジスタのチャネル領域（第１チャネル領域）を形成する半導体領域１０ａにおける不純物の電荷密度とは異なっており、好ましくは、メモリトランジスタのチャネル領域を形成する半導体領域１０ｂにおける不純物の電荷密度は、選択トランジスタのチャネル領域を形成する半導体領域１０ａにおける不純物の電荷密度よりも低くなっている。
メモリゲート電極ＭＧおよび選択ゲート電極ＳＧは、それぞれｎ型ポリシリコン（ｎ型不純物を導入した多結晶シリコン、ドープトポリシリコン）のようなシリコン膜（導電体膜）からなる。選択ゲート電極ＳＧは、半導体基板１上に形成した多結晶シリコン膜（ｎ型不純物を導入またはドープした多結晶シリコン膜、後述する多結晶シリコン膜１６に対応）をパターニングすることにより形成されている。メモリゲート電極ＭＧは、半導体基板１上に選択ゲート電極ＳＧを覆うように形成した多結晶シリコン膜（ｎ型不純物を導入またはドープした多結晶シリコン膜、後述する多結晶シリコン膜２２に対応）を異方性エッチングし、選択ゲート電極ＳＧの側壁上に絶縁膜２１を介してこの多結晶シリコン膜を残存させることにより形成されている。
選択ゲート電極ＳＧおよびメモリゲート電極ＭＧの上部（上面）とｎ＋型半導体領域３５，３６の上面（表面）には、サリサイドプロセスなどにより、金属シリサイド膜（金属シリサイド層）３９（例えばコバルトシリサイド膜）が形成されている。この金属シリサイド膜３９により、拡散抵抗やコンタクト抵抗を低抵抗化することができる。
半導体基板１上には、選択ゲート電極ＳＧおよびメモリゲート電極ＭＧを覆うように、絶縁膜（層間絶縁膜）４１が形成されている。絶縁膜４１は、酸化シリコン膜の単体膜、あるいは窒化シリコン膜と酸化シリコン膜の積層膜などからなる。後述するように、絶縁膜４１にコンタクトホール４２が形成され、コンタクトホール４２にプラグ４３が埋め込まれ、プラグ４３が埋め込まれた絶縁膜４１上に配線４６などが形成されているが、図１および図２では図示を省略している。
図４は、本実施の形態の「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。図４の表には、「書込」、「消去」および「読出」時のそれぞれにおいて、図２および図３に示されるようなメモリセル（選択メモリセル）のドレイン領域（半導体領域ＭＤ）に印加する電圧Ｖｄ、選択ゲート電極ＳＧに印加する電圧Ｖｓｇ、メモリゲート電極ＭＧに印加する電圧Ｖｍｇ、ソース領域（半導体領域ＭＳ）に印加する電圧Ｖｓ、およびｐ型ウエル３に印加されるベース電圧Ｖｂが記載されている。なお、図４の表に示したものは電圧の印加条件の一例であり、これに限定されるものではなく、必要に応じて種々変更可能である。また、本実施の形態では、メモリトランジスタの絶縁膜２１中の電荷蓄積部である窒化シリコン膜２１ｂへの電子の注入を「書込」、ホール（hole：正孔）の注入を「消去」と定義する。
書込み方式は、いわゆるソースサイド注入方式と呼ばれるホットエレクトロン書込みを用いることができる。例えば図４の「書込」の欄に示されるような電圧を、書込みを行う選択メモリセルの各部位に印加し、選択メモリセルの絶縁膜２１中の窒化シリコン膜２１ｂ中に電子（エレクトロン）を注入する。ホットエレクトロンは、２つのゲート電極（メモリゲート電極ＭＧおよび選択ゲート電極ＳＧ）間の下のチャネル領域（ソース、ドレイン間）で発生し、メモリゲート電極ＭＧの下の絶縁膜２１中の電荷蓄積部である窒化シリコン膜２１ｂの選択トランジスタ側の領域に局所的にホットエレクトロンが注入される。注入されたホットエレクトロン（電子）は、絶縁膜２１中の窒化シリコン膜２１ｂ中のトラップに捕獲され、その結果、メモリトランジスタのしきい電圧（しきい値電圧）が上昇する。
消去方法は、ＢＴＢＴ（Band-To-Band Tunneling：バンド間トンネル現象）ホットホール注入消去方式を用いることができる。すなわち、ＢＴＢＴ（バンド間トンネル現象）により発生したホール（正孔）を電荷蓄積部（絶縁膜２１中の窒化シリコン膜２１ｂ）に注入することにより消去を行う。例えば図４の「消去」の欄に示されるような電圧を、消去を行う選択メモリセルの各部位に印加し、ＢＴＢＴ（Band-To-Band Tunneling）現象によりホール（正孔）を発生させ電界加速することで選択メモリセルの絶縁膜２１中の窒化シリコン膜２１ｂ中にホールを注入し、それによってメモリトランジスタのしきい値電圧を低下させる。
読出し時には、例えば図４の「読出」の欄に示されるような電圧を、読出しを行う選択メモリセルの各部位に印加する。読出し時のメモリゲート電極ＭＧに印加する電圧Ｖｍｇを、書込み状態におけるメモリトランジスタのしきい値電圧と消去状態におけるしきい値電圧との間の値にすることで、書込み状態と消去状態とを判別することができる。
次に、本実施の形態の半導体装置の製造方法について説明する。
図５〜図２０は、本実施の形態の半導体装置（不揮発性半導体記憶装置）の製造工程中の要部断面図である。
図５〜図２０においては、メモリセル部（不揮発性メモリのメモリセルを形成すべき領域）Ａ１とメモリ周辺回路部に半導体素子が形成される様子が示されている。また、特に、書込みなどで高い電圧が必要となるため、メモリ周辺回路部では高耐圧素子部Ａ２と通常の素子部Ａ３が形成される様子が示されている。なお、図５〜図１１，図１３〜図２０は、メモリセル部Ａ１、高耐圧素子部Ａ２および通常の素子部Ａ３の断面（要部断面）が示されているが、図１１の後でかつ図１３の前の工程段階に対応する図１２だけは、メモリセル部Ａ１のみの断面図（部分拡大断面図、要部断面図）が示されている。メモリセル部Ａ１とメモリ周辺回路部（高耐圧素子部Ａ２と通常の素子部Ａ３）は隣り合っていなくともよいが、理解を簡単にするために、図５〜図１１，図１３〜図２０においてはメモリセル部Ａ１の隣にメモリ周辺回路部を図示している。
また、本実施の形態においては、メモリセル部Ａ１にｎチャネル型のＭＩＳＦＥＴを形成する場合について説明するが、導電型を逆にしてｐチャネル型のＭＩＳＦＥＴをメモリセル部Ａ１に形成することもできる。同様に、本実施の形態においては、メモリ周辺回路部にｎチャネル型のＭＩＳＦＥＴを形成する場合について説明するが、導電型を逆にしてｐチャネル型のＭＩＳＦＥＴをメモリ周辺回路部に形成することもできる。また、メモリ周辺回路部に、ＣＭＯＳＦＥＴ（Complementary MOSFET）またはＣＭＩＳＦＥＴ（Complementary MISFET）などを形成することもできる。
また、本実施の形態の（高電界を与える）構造は本質的に素子分離領域の形成法に拠らず、従来広く用いられている素子分離工程、例えばＳＴＩ（Shallow Trench Isolation）やＬＯＣＯＳ（Local Oxidization of Silicon ）を行った後、ゲート絶縁膜形成工程を行なうことができる。
図５に示されるように、まず、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１を準備する。それから、半導体基板１の主面に、活性領域を画定する素子分離領域（素子間分離絶縁領域）２を形成する。素子分離領域２は、酸化シリコンなどの絶縁体からなり、例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon ）法などにより形成することができる。
次に、イオン打ち込み法（例えばホウ素などのｐ型の不純物をイオン注入する）などにより、半導体基板１表面に、例えばｐ型ウエル３，４，５を形成する。ｐ型ウエル３，４，５は、半導体基板１の主面から所定の深さに渡って形成される。なお、ｐ型ウエル３はメモリセル部Ａ１に形成され、ｐ型ウエル４はメモリ周辺回路部の高耐圧素子部Ａ２に形成され、ｐ型ウエル５はメモリ周辺回路部の通常の素子部Ａ３に形成される。
次に、図６に示されるように、メモリセル部Ａ１に後で形成される選択トランジスタのしきい電圧を調整するために、メモリセル部Ａ１のｐ型ウエル３に対してイオン注入６を行い、高耐圧素子部Ａ２に後で形成されるＭＩＳＦＥＴのしきい電圧を調整するために、高耐圧素子部Ａ２のｐ型ウエル４に対してイオン注入７を行い、通常の素子部Ａ３に後で形成されるＭＩＳＦＥＴのしきい電圧を調整するために、通常の素子部Ａ３のｐ型ウエル５に対してイオン注入８を行う。各イオン注入６，７，８では、例えばボロン（Ｂ：ホウ素）などのｐ型（アクセプタとして機能する不純物）の不純物をイオン注入（イオン打ち込み）する。
イオン注入６を行う際には、メモリセル部Ａ１以外の領域を覆いかつメモリセル部Ａ１を露出するフォトレジストパターン（図示せず）をイオン注入阻止マスクとして用いて、メモリセル部Ａ１のｐ型ウエル３に対してイオン注入６を行い、それによって、ｐ型ウエル３の上層部分に半導体領域（ｐ型半導体領域）１０ａが形成される。イオン注入７を行う際には、高耐圧素子部Ａ２以外の領域を覆いかつ高耐圧素子部Ａ２を露出する他のフォトレジストパターン（図示せず）をイオン注入阻止マスクとして用いて、高耐圧素子部Ａ２のｐ型ウエル４に対してイオン注入７を行い、それによって、ｐ型ウエル４の上層部分にｐ型半導体領域（図示せず）が形成される。イオン注入８を行う際には、通常の素子部Ａ３以外の領域を覆いかつ通常の素子部Ａ３を露出する更に他のフォトレジストパターン（図示せず）をイオン注入阻止マスクとして用いて、通常の素子部Ａ３のｐ型ウエル５に対してイオン注入８を行い、それによって、ｐ型ウエル５の上層部分にｐ型半導体領域（図示せず）が形成される。従って、図６では、イオン注入６，７，８を矢印で模式的に示してあるが、各イオン注入６，７，８は、別々のイオン注入工程として行われる。但し、イオン注入６，７，８のうち、ドーズ量が同じで良いものがあれば、それらを同じイオン注入工程として行うことも可能である。
なお、図面を見易くするために、図６において、イオン注入６によって形成された（すなわち不純物濃度が調整された）半導体領域１０ａは図示しているが、イオン注入７，８によって形成された（すなわち不純物濃度が調整された）ｐ型の半導体領域は、図示を省略している。
また、メモリセル部Ａ１に対して行うイオン注入６は、メモリセル部Ａ１に形成する選択トランジスタのしきい電圧が所望の値となるように、後で選択トランジスタのチャネル領域として機能する半導体領域１０ａの不純物濃度を調整するために導入される。詳細は後述するが、本実施の形態では、金属元素含有層１７ｂ（この段階では未形成）を設けることにより、金属元素含有層１７ｂを設けない場合に比べて選択トランジスタのしきい電圧が高くなるので、それを考慮し、金属元素含有層１７ｂを設けない場合に必要なドーズ量よりも少ないドーズ量で、イオン注入６を行う。
次に、図７に示されるように、ゲート絶縁膜（ゲート酸化膜）形成工程を行う。この際、高耐圧素子部（高耐圧部）Ａ２で最も厚いゲート絶縁膜が必要となるため、その膜厚（高耐圧素子部Ａ２で必要なゲート絶縁膜の膜厚）にあわせて酸化して高耐圧素子部Ａ２にゲート絶縁膜１１を形成する。他の部分（高耐圧素子部Ａ２以外の領域）の酸化膜はフォトリソグラフィ法などを用いて除去する。次に、他の領域Ａ１，Ａ３（で必要なゲート絶縁膜の膜厚）にあわせて酸化を行い、例えば３ｎｍの厚みのゲート絶縁膜１２をメモリセル部Ａ１および素子部Ａ３に形成する。この２回目の酸化時（ゲート絶縁膜１２形成時）に、最初に形成した高耐圧部Ａ２のゲート絶縁膜１１も更に厚くなる。そのため、最初の酸化時には、この（ゲート絶縁膜１１の）膜厚変化分を見込んで酸化すればよい。さらに多くの膜厚種が必要な場合には、この工程を繰り返し行うことで形成することができる。
次に、図８に示されるように、半導体基板１上に、例えばＣＶＤ法などを用いて、例えば１５０ｎｍ程度の厚みを有する多結晶シリコン膜１３を堆積し、フォトリソグラフィ法およびドライエッチング法などを用いてメモリセル部Ａ１の多結晶シリコン膜１３とゲート絶縁膜１２を除去する。なお、メモリセル部Ａ１に対する上記イオン注入６（半導体領域１０ａ形成工程）を、この段階で行うこともできる。
次に、希釈フッ酸洗浄などによって半導体基板１の表面の自然酸化膜を除去した後、酸化（熱酸化）して、図９に示されるように、絶縁膜（酸化シリコン膜）１４を形成する。酸化の条件（酸化シリコン膜からなる絶縁膜１４の形成条件）は、例えば、半導体基板１上に１〜３ｎｍ程度の酸化シリコン膜（絶縁膜１４）が形成されるような条件で行う。これにより、メモリセル部Ａ１の半導体基板１上（ｐ型ウエル３の表面、すなわち半導体領域１０ａの表面）に、例えば２ｎｍの厚みで酸化シリコン膜からなる絶縁膜１４が形成される。このとき、酸化膜（酸化シリコン膜からなる絶縁膜１４）は、多結晶シリコン膜１３上にも成長する。なお、絶縁膜１４として、酸化シリコン膜の代わりに酸窒化シリコン膜を形成することもできる。このため、本実施の形態では、絶縁膜１４は、酸化シリコン膜または酸窒化シリコン膜からなる。この絶縁膜１４が後で絶縁膜１７ａとなる。
次に、絶縁膜１４上に、金属元素含有層（金属元素含有膜）１５を堆積（形成）する。金属元素含有層１５は、金属元素（ここではハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）またはアルミニウム（Ａｌ））を含有している。例えば、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition：有機金属ＣＶＤ）やＡＬＣＶＤ（Atomic Layer Chemical Vapor Deposition：原子層ＣＶＤ）のようなＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法を用いて、金属酸化物（金属酸化物膜）または金属シリケート（金属シリケート膜）を絶縁膜１４上に堆積して、金属元素含有層１５を形成することができる。従って、金属元素含有層１５は、金属酸化物または金属シリケートからなり、金属元素含有層１５が、酸化ハフニウム、酸化ジルコニウム、酸化アルミニウム、酸化シリコンと酸化ハフニウムとのシリケート（すなわちハフニウムシリケート）、あるいは酸化シリコンと酸化ジルコニウムとのシリケート（すなわちジルコニウムシリケート）から形成されていれば、より好ましい。なお、金属酸化物または金属シリケートからなる金属元素含有層１５は、酸化シリコンよりも誘電率が高く、ｈｉｇｈ−ｋゲート絶縁膜とみなすこともできる。また、理由は後述するが、絶縁膜１４上に堆積した金属元素含有層１５における金属元素の面密度は、１×１０１２〜２×１０１５原子／ｃｍ２の範囲内に制御することが好ましい。この金属元素含有層１５が、後で金属元素含有層１７ｂとなる。
また、詳細は後述するが、金属元素含有層１５（１７ｂ）中に含まれる金属元素の量と、メモリセル部Ａ１に形成するメモリセルの選択ゲート電極の下のチャネル領域（半導体領域１０ａに対応）の不純物濃度とによって、選択トランジスタのしきい電圧を調整することができる。例えば、選択ゲートトランジスタを、選択ゲート電極に印加される電圧がゼロのオフ状態において１０−９Ａ／μｍの電流値となるように設定することができる。
金属元素含有層１５の堆積後、必要に応じて、プラズマ窒化処理やアンモニア雰囲気中の熱処理などにより、窒素を金属元素含有層１５に導入してもよい。その後、必要に応じて、希釈酸素中で比較的高温の熱処理を行うことなどにより、余分な窒素を気化させることもできる。
次に、図１０に示されるように、半導体基板１上（すなわち金属元素含有層１５が堆積された絶縁膜１４上）に、例えばＣＶＤ法などを用いて、例えば１５０ｎｍ程度の厚みを有する多結晶シリコン膜（シリコン膜）１６を堆積する。この多結晶シリコン膜は、選択ゲート電極ＳＧ形成用のシリコン膜である。それから、多結晶シリコン膜１６に、例えばリン（Ｐ）などのｎ型の不純物を高濃度にドーピングした後、導入した不純物の活性化のための熱処理を行なう。メモリセル部Ａ１においては、金属元素含有層１５が堆積された絶縁膜１４上（すなわち絶縁膜１４および金属元素含有層１５の積層膜上）に、多結晶シリコン膜１６が形成されることになる。
次に、図１１に示されるように、フォトリソグラフィ法およびドライエッチング法などを用いて、多結晶シリコン膜１６を選択的にエッチング（すなわちパターニング）して、パターニングされた多結晶シリコン膜１６からなる選択ゲート電極ＳＧをメモリセル部Ａ１に形成する。これにより、メモリセル部Ａ１において、後で形成するメモリゲート電極ＭＧの形成予定領域が露出される。
選択ゲート電極ＳＧの下に残存する絶縁膜１４および金属元素含有層１５が、選択ゲート電極ＳＧとチャネル領域（半導体領域１０ａ）の間に位置して選択トランジスタのゲート絶縁膜として機能する絶縁膜（ゲート絶縁膜、第１の層）１７となる。このため、選択トランジスタのゲート絶縁膜である絶縁膜１７は、絶縁膜１４により構成される絶縁膜（絶縁体層）１７ａと、絶縁膜１７ａ（１４）上の金属元素含有層１５により構成される金属元素含有層１７ｂの積層構造を有している。上記のように、絶縁膜１４は酸化シリコン膜または酸窒化シリコン膜により形成されているので、絶縁膜１７ａは酸化シリコン膜または酸窒化シリコン膜からなる。
次に、パターン化された多結晶シリコン膜１６（選択ゲート電極ＳＧ）をイオン注入阻止マスクとして用いて、不純物のイオン注入（イオン打ち込み）１８を行う。イオン注入１８で注入（ドーピング）する不純物は、必要に応じて、ｎ型の不純物（例えばヒ素またはリンなど）を選択することができる。このイオン注入１８により、メモリセル部Ａ１において、選択ゲート電極ＳＧで覆われていない領域に不純物がイオン注入され、それによって、ｐ型ウエル３（内の半導体領域１０ａ）の選択ゲート電極ＳＧで覆われていない領域に、イオン注入１８による不純物が導入された半導体領域１０ｂが形成される。
このイオン注入１８で導入した不純物と、上記イオン注入６で導入された不純物とにより、後で形成されるメモリゲート電極ＭＧの下の領域（チャネル領域）の不純物濃度（不純物の電荷密度）を調整する。また、詳細は後述するが、本実施の形態では、金属元素含有層１７ｂを設けることにより、金属元素含有層１７ｂを設けない場合に比べて、上記イオン注入６で導入する不純物の量（ドーズ量）を減らすことができるため、メモリトランジスタのしきい電圧低下のために必要なイオン注入１８で導入する不純物の注入量（ドーズ量）を減らすことができる。
次に、図１２に示されるように、犠牲酸化した後、半導体基板１上に熱酸化により例えば４〜７ｎｍ程度の厚みの酸化シリコン膜２１ａを形成し、その酸化シリコン膜２１ａ上に例えば８〜１０ｎｍ程度の厚みの窒化シリコン膜２１ｂを堆積（形成）し、その窒化シリコン膜２１ｂ上に例えば７〜８ｎｍ程度の厚みの酸化シリコン膜２１ｃを堆積（形成）して、ＯＮＯ積層膜からなる絶縁膜２１を形成する。図面を見易くするために、図１２には、メモリ周辺回路部（高耐圧素子部Ａ２と通常の素子部Ａ３）を示さず、メモリセル部Ａ１だけが示されている。従って、絶縁膜２１の厚みは、例えば２１〜２４ｎｍ程度となる。最後の酸化膜（絶縁膜２１のうちの最上層の酸化シリコン膜２１ｃ）は、例えば窒化膜（絶縁膜２１のうちの中間層の窒化シリコン膜２１ｂ）の上層部分を酸化して形成することで、高耐圧膜を形成することもできる。この場合、窒化シリコン膜２１ｂの堆積膜厚は、上記値よりも厚くし、例えば１１〜１３ｎｍ程度にすればよい。
絶縁膜２１は、後で形成されるメモリゲート電極ＭＧのゲート絶縁膜として機能し、電荷保持機能を有する。従って、絶縁膜２１は少なくとも３層の積層構造を有し、外側の層のポテンシャル障壁高さに比べ、内側の層のポテンシャル障壁高さが低くなる。これは、本実施の形態のように、例えば絶縁膜２１を酸化シリコン膜２１ａ、窒化シリコン膜２１ｂおよび酸化シリコン膜２１ｃの積層膜とすることで達成できる。
酸化シリコン膜２１ｃは、窒化シリコン膜２１ｂの上層部分の酸化だけで形成することもできるが、酸化膜の成長（窒化シリコン膜２１ｂの酸化による酸化シリコン膜の成長速度）は比較的遅いので、例えば６ｎｍ程度の酸化シリコン膜を窒化シリコン膜２１ｂ上に堆積した後、窒化シリコン膜２１ｂの上層部分を例えば１ｎｍ分だけ酸化して全厚みが７ｎｍ程度の酸化シリコン膜２１ｃを形成することで、良好な膜を得ることもできる。
絶縁膜２１を構成する各膜の膜厚（酸化シリコン膜２１ａ、窒化シリコン膜２１ｂおよび酸化シリコン膜２１ｃの膜厚）構成は形成する半導体装置（不揮発性半導体記憶装置）の使用法によって変わるため、ここでは代表的な構成（値）のみを例示しており、上記の値には限定されない。
次に、図１３に示されるように、半導体基板１の主面の全面上に、リン（Ｐ）などをドーピングした多結晶シリコン膜（シリコン膜）２２をＣＶＤ法などを用いて堆積する。従って、絶縁膜２１上に多結晶シリコン膜２２が形成される。多結晶シリコン膜２２は、メモリゲート電極ＭＧ形成用のシリコン膜である。多結晶シリコン膜２２の堆積膜厚は例えば１００ｎｍ程度である。なお、図１３〜図２０においては、図面を見易くするために、酸化シリコン膜２１ａ、窒化シリコン膜２１ｂおよび酸化シリコン膜２１ｃの積層膜を、単に絶縁膜２１として図示している。
次に、図１４に示されるように、堆積膜厚（１００ｎｍ程度）分だけ多結晶シリコン膜２２をエッチング（ドライエッチング、異方性エッチング、エッチバック）することにより、選択ゲート電極ＳＧおよび絶縁膜（ゲート絶縁膜）１７の積層構造の側面に、後でメモリゲート電極ＭＧとなるべき多結晶シリコンスペーサ（メモリゲート電極）２３を形成する。すなわち、ゲート電極の側壁上に絶縁膜のサイドウォール（側壁スペーサ、側壁絶縁膜）を形成するのと同様の手法を用いて、多結晶シリコンスペーサ２３を形成することができる。また、多結晶シリコンスペーサ２３の加工時に、図示していないが、フォトリソグラフィ法により引き出し部のパターニングを行う。すなわち、後でメモリゲート電極に接続するコンタクトホールの形成予定領域では多結晶シリコン膜２２をエッチングせずに残存させておく。
また、多結晶シリコン膜２２の堆積膜厚がメモリゲート長（メモリゲート電極のゲート長）を決めることができ、半導体基板１上に堆積する多結晶シリコン膜２２の膜厚を調整することで、メモリゲート長を調整することができる。例えば、多結晶シリコン膜２２の堆積膜厚を薄くすることでゲート長を小さくすることができ、多結晶シリコン膜２２の堆積膜厚を厚くすればゲート長を大きくすることができる。チャネル制御性と書き込み消去特性がトレードオフになるため、多結晶シリコン膜２２の堆積膜厚は３０〜１５０ｎｍにするのが良いが、選択ゲート電極のゲート長が２００ｎｍ程度の場合、多結晶シリコン膜２２の堆積膜厚は５０〜１００ｎｍとすることがより望ましい。これにより、メモリゲート電極のゲート長を５０〜１００ｎｍ程度とすることができる。
次に、フォトリソグラフィ法およびドライエッチング法などを用いて、図１５に示されるように、選択ゲート電極ＳＧの片側にある多結晶シリコンスペーサ２３および絶縁膜２１などを取り除く（除去する）。選択ゲート電極ＳＧの他の片側に絶縁膜２１を介して隣接して残存する多結晶シリコンスペーサ２３が、メモリゲート電極ＭＧとなる。
次に、図１６に示されるように、半導体基板１の主面全面上に、例えばＣＶＤ法によって酸化シリコン膜２４を堆積し、例えばフォトリソグラフィ法およびドライエッチング法などを用いて、メモリセル部Ａ１以外の酸化シリコン膜２４を除去し、多結晶シリコン膜１３の表面を露出させる。メモリセル部Ａ１は、酸化シリコン膜２４で覆われた状態となる。
次に、高耐圧素子部Ａ２と通常の素子部Ａ３のｎチャネル型ＭＩＳＦＥＴ形成予定領域の多結晶シリコン膜１３にｎ型の不純物をドーピングし、また、図示しないｐチャネル型ＭＩＳＦＥＴ形成予定領域の多結晶シリコン膜１３にｐ型の不純物をドーピングし、活性化熱処理を行なった後に、図１７に示されるように、周辺トランジスタのゲート加工を行う。すなわち、フォトリソグラフィ法およびドライエッチング法などを用いて多結晶シリコン膜１３をパターニングして、周辺トランジスタ（高耐圧素子部Ａ２および通常の素子部Ａ３に形成されるＭＩＳＦＥＴなどのトランジスタ）のゲート電極２５ａ，２５ｂを形成する。このうち、ゲート電極２５ａは高耐圧素子部Ａ２に形成され、ゲート電極２５ｂ通常の素子部Ａ３に形成される。
次に、図１８に示されるように、フォトリソグラフィ法により形成したフォトレジストパターン（図示せず）で高耐圧素子部Ａ２と通常の素子部Ａ３を覆った（マスクした）状態で、メモリセル部Ａ１を保護していた酸化シリコン膜２４を除去する。
次に、イオン注入（イオン打ち込み）法などを用いて例えばヒ素（Ａｓ）などのｎ型の不純物を、メモリゲート電極ＭＧ、選択ゲート電極ＳＧおよびゲート電極２５をイオン注入阻止マスクとして用いてドーピングすることで、ソース、ドレイン（ソース、ドレイン電極）となるｎ−型半導体領域（不純物拡散層、不純物拡散層電極）３１，３２，３３を形成する。ｎ−型半導体領域３１は、メモリゲート電極ＭＧの側壁に自己整合して形成され、ｎ−型半導体領域３２は、選択ゲート電極ＳＧの側壁に自己整合して形成され、ｎ−型半導体領域３３は、ゲート電極２５の両側壁に自己整合して形成される。ｎ−型半導体領域（不純物拡散層）３１およびｎ−型半導体領域（不純物拡散層）３２は、メモリセル部Ａ１に形成されるメモリセルのソース、ドレインとして機能し、ｎ−型半導体領域（不純物拡散層）３３は周辺回路部（高耐圧素子部Ａ２および通常の素子部Ａ３）に形成されるＭＩＳＦＥＴのソース、ドレインとして機能することができる。
なお、本実施の形態のメモリセル構造においては、消去時には、ｎ−型半導体領域３１の端部でいわゆるバンド間トンネル現象を利用してホールの生成を行なう。この現象によるホール生成効率は、ｎ−型半導体領域３１側の不純物濃度（不純物の電荷密度）に依存し、最適な濃度があることが知られている。そこで、このｎ−型半導体領域３１形成時、ヒ素（Ａｓ）とともに、例えば１０１３〜１０１４ｃｍ−２のイオン注入量（ドーズ量）でリン（Ｐ）などをイオン注入することで、ヒ素（Ａｓ）により形成される不純物拡散層（ｎ−型半導体領域３１）の脇（端部）に最適濃度領域（ホール生成に適した不純物の電荷密度領域）を形成できる。すなわち、イオン注入されたリンとヒ素とでは、リンの方がヒ素よりも横方向（半導体基板１の主面に平行な方向）に拡散しやすいので、中央部よりも相対的に低不純物濃度の領域がｎ−型半導体領域３１の端部に形成される。これにより、極めて有効なホール発生を行うことが可能になる。
また、ヒ素（Ａｓ）を用いてイオン注入によりｎ−型半導体領域３１，３２を形成する際、同時にボロン（Ｂ：ホウ素）をイオン注入（イオン打ち込み）することで、ヒ素拡散層（ｎ−型半導体領域３１，３２）周辺をボロン拡散層（ボロンが拡散したｐ型半導体領域）がとりまく構造、一般にＨａｌｏと呼ばれる構造を形成することもできる。
次に、図１９に示されるように、選択ゲート電極ＳＧ、メモリゲート電極ＭＧおよびゲート電極２５の側壁上に、例えば酸化シリコンなどの絶縁体からなる側壁絶縁膜（サイドウォール、サイドウォールスペーサ）３４を形成する。側壁絶縁膜３４は、例えば、半導体基板１上に酸化シリコン膜を堆積し、この酸化シリコン膜を異方性エッチング（エッチバック）することによって形成することができる。例えば、膜厚８０ｎｍ程度の酸化シリコン膜をプラズマ補助堆積法により４００℃程度の低温で半導体基板１の全面に堆積した後、異方性ドライエッチングにより選択ゲート電極ＳＧ、メモリゲート電極ＭＧおよびゲート電極２５の側壁部にのみ選択的に酸化シリコン膜を残置させて側壁絶縁膜３４を形成することができる。
次に、イオン注入法などを用いて、選択ゲート電極ＳＧ、メモリゲート電極ＭＧおよびゲート電極２５とそれらの側壁上の側壁絶縁膜３４の両側の領域に、例えばヒ素（Ａｓ）などのｎ型の不純物をドーピングすることで、高不純物濃度のｎ＋型半導体領域（不純物拡散層）３５，３６，３７を形成する。ｎ＋型半導体領域３５は、メモリゲート電極ＭＧの側壁上の側壁絶縁膜３４に自己整合して形成され、ｎ＋型半導体領域３６は、選択ゲート電極ＳＧの側壁上の側壁絶縁膜３４に自己整合して形成され、ｎ＋型半導体領域３７は、ゲート電極２５の両側壁上の側壁絶縁膜３４に自己整合して形成される。これにより、ＬＤＤ（lightly doped drain）構造が形成される。このようにして、ｎ−型半導体領域３１とそれよりも高不純物濃度のｎ＋型半導体領域３５とにより、メモリトランジスタのソース領域として機能するｎ型の半導体領域ＭＳが形成され、ｎ−型半導体領域３２とそれよりも高不純物濃度のｎ＋型半導体領域３６とにより、選択トランジスタのドレイン領域として機能するｎ型の半導体領域ＭＤが形成される。
次に、コバルトなどを用いた既知のサリサイド法などを用いて、金属シリサイド層３９を形成する。すなわち、半導体基板１上にコバルト（Ｃｏ）膜を堆積して熱処理することによって、選択ゲート電極ＳＧ、メモリゲート電極ＭＧおよびゲート電極２５上とｎ＋型半導体領域３５，３６，３７上とに金属シリサイド層３９を形成する。その後、未反応のコバルト膜は除去する。
次に、図２０に示されるように、半導体基板１上に酸化シリコンなどからなる層間絶縁膜（絶縁膜）４１を形成する。それから、フォトリソグラフィ法およびドライエッチング法などを用いて、層間絶縁膜４１にコンタクトホール（開口部、スルーホール）４２を形成する。コンタクトホール４２の底部では、半導体基板１の主面の一部、例えばｎ＋型半導体領域３５，３６，３７（あるいはその上の金属シリサイド層３９）の一部や、選択ゲート電極ＳＧ、メモリゲート電極ＭＧまたはゲート電極２５（あるいはその上の金属シリサイド層３９）の一部などが露出される。
次に、コンタクトホール４２内に、タングステン（Ｗ）などからなるプラグ４３を形成する。プラグ４３は、例えば、コンタクトホール４２の内部（底部および側壁上）を含む層間絶縁膜４１上にバリア膜として例えば窒化チタン膜を形成した後、タングステン膜をＣＶＤ法などによって窒化チタン膜上にコンタクトホール４２を埋めるように形成し、層間絶縁膜４１上の不要なタングステン膜および窒化チタン膜をＣＭＰ法またはエッチバック法などによって除去することにより形成することができる。
次に、プラグ４３が埋め込まれた層間絶縁膜４１上に、酸化シリコンなどからなる層間絶縁膜（絶縁膜）４４を形成する。
次に、フォトリソグラフィ法およびドライエッチング法などを用いて層間絶縁膜４４に配線開口部（開口部）４５を形成する。それから、配線開口部４５を埋めるように層間絶縁膜４４上に窒化チタンなどのバリア膜と銅膜を形成し、銅膜およびバリア膜をＣＭＰ法などを用いて研磨することにより、配線開口部４５内に配線（第１層配線）４６を形成する。配線４６はプラグ４３を介して、ｎ＋型半導体領域３５，３６，３７や選択ゲート電極ＳＧ、メモリゲート電極ＭＧまたはゲート電極２５などと電気的に接続される。配線４６は、タングステン配線またはアルミニウム配線とすることもできる。例えば、プラグ４３が埋め込まれた層間絶縁膜４１上にチタン膜、窒化チタン膜、アルミニウム膜、チタン膜および窒化チタン膜を積層し、これらの積層膜をフォトリソグラフィ法などを用いてパターン化することで、アルミニウム配線を形成することができる。
その後、必要に応じて更に上層の層間絶縁膜や上層の配線などが形成されるが、ここではその説明は省略する。このようにして、本実施の形態の半導体装置（不揮発性半導体記憶装置）が製造される。
次に、本実施の形態の特徴および効果について、より詳細に説明する。
本実施の形態では、選択トランジスタのゲート絶縁膜に、酸化シリコンまたは酸窒化シリコンからなる絶縁膜１７ａと、絶縁膜１７ａ上の金属酸化物または金属シリケートからなる金属元素含有層（ｈｉｇｈ−ｋ絶縁膜）１７ｂとの積層構造を有する絶縁膜１７を用いることで、選択ゲート電極ＳＧの下（図１の半導体領域１０ａ）の不純物の電荷密度（不純物濃度）が小さい状態で、選択トランジスタのしきい電圧を高くできることが第１の特徴である。
図２１は、金属元素含有層１７ｂ中に含まれる金属量を面密度に換算した量と、しきい電圧のシフト量（あるいはフラットバンド電圧のシフト量）の関係を示すグラフである。図２１のグラフの横軸は、金属元素含有層１７ｂ中に含まれる金属量を面密度に換算した値に対応する。図２１のグラフの縦軸は、金属元素含有層１７ｂを設けたことによる選択トランジスタのしきい電圧の変化量（すなわちフラットバンド電圧の変化量）に対応する。図２１のグラフの縦軸の値は、金属元素含有層１７ｂを無くして絶縁膜１７ａのみによって選択トランジスタのゲート絶縁膜を構成した場合の選択トランジスタのしきい電圧を基準値とし、その基準値からの選択トランジスタのしきい電圧の変化量（シフト量）を表示している。また、図２１のグラフには、金属元素含有層１７ｂにハフニウムとシリコンと酸素からなるハフニウムシリケートを用いた場合（図２１のグラフで黒三角▲で示されている）と、金属元素含有層１７ｂにアルミナ（酸化アルミニウム）を用いた場合（図２１のグラフで白四角□で示されている）について、グラフ化してある。また、図２１のグラフは、選択トランジスタがｎチャネル型ＭＩＳＦＥＴの場合であり、絶縁膜１７ａは酸化シリコン膜により形成している。
図２１のグラフからも分かるように、選択トランジスタのゲート絶縁膜（絶縁膜１７）における金属の導入量（図２１のグラフの横軸に対応するもの）を増大させると、選択トランジスタのしきい電圧（あるいはフラットバンド電圧）は正の方向にシフト（変化）し、５×１０１４〜１×１０１５原子／ｃｍ２程度の金属量で、しきい電圧のシフト量（図２１のグラフの縦軸に対応するもの）がほぼ飽和していることが分かる。これは、ゲート電極側のフェルミレベルピニングによって説明することができる（例えば上記非特許文献４参照）。この現象は、選択ゲート電極ＭＧのＳｉのバンドギャップ内に、界面準位が形成され、そのレベル（界面準位）にＳｉゲート電極（選択ゲート電極ＳＧ）のフェルミレベルがピニングすることで説明される。このため、選択ゲート電極ＳＧは、少なくとも絶縁膜１７に接する領域がシリコン（ここでは多結晶シリコン）からなる。
なお、ここで、面密度が５×１０１４〜１×１０１５原子／ｃｍ２程度の金属量は、酸化ハフニウムあるいはアルミナが０．５〜１．０ｎｍ程度の厚みで形成されるときの金属量に相当している。つまり、しきい電圧が変化している金属堆積量の範囲（面密度が５×１０１４原子／ｃｍ２以下）では、膜として金属元素含有層１７ｂが形成されているのではなく、酸化シリコンまたは酸窒化シリコンで形成される絶縁膜１７ａと多結晶シリコンで形成される選択ゲート電極ＳＧの界面近傍から狭い範囲に金属（金属元素含有層１７ｂを構成する金属元素、図２１の場合はハフニウムまたはアルミニウム）が局在している状態にある。金属元素含有層１７ｂを構成する金属元素の絶縁膜１７における面密度の好ましい範囲は、後述するように１×１０１２〜２×１０１５原子／ｃｍ２であり、本実施の形態では、「金属元素含有層１７ｂ」において「層」と言う表現を用いているが、金属元素含有層１７ｂには、金属元素含有層１７ｂが膜（層）として形成されている状態（場合）だけでなく、金属元素含有層１７ｂを構成する金属元素の面密度が低く金属元素含有層１７ｂが膜（層）として形成されていない状態（場合）も含むものとする。
図２１のグラフに示されるように、酸化シリコンまたは酸窒化シリコンで形成される絶縁膜１７ａと多結晶シリコンで形成される選択ゲート電極ＳＧの間（界面）に、金属酸化物（図２１ではアルミナ）または金属シリケート（図２１ではハフニウムシリケート）からなる金属元素含有層１７ｂを設けて、金属元素含有層１７ｂを構成する金属元素の絶縁膜１７における面密度（図２１の横軸に対応するもの）を調整することにより、選択トランジスタのしきい電圧を制御することができる。このため、金属含有層１７ｂは、選択トランジスタのしきい電圧を調整するために導入した、しきい電圧調整層とみなすことができる。従って、本実施の形態とは異なり、金属元素含有層１７ｂを形成することなく、酸化シリコンまたは酸窒化シリコンからなる絶縁膜１７ａのみで選択トランジスタのゲート絶縁膜を構成した場合に比べて、本実施の形態のように、絶縁膜１７ａと選択ゲート電極ＳＧの間（界面）に金属元素含有層１７ｂを設けた（介在させた、形成した）場合の方が、選択トランジスタのしきい電圧を高くすることができる。
図２２は、比較例の半導体装置（不揮発性半導体記憶装置）の要部断面図であり、本実施の形態の図２に対応するものである。図２２に示される比較例の半導体装置でも、ＭＯＮＯＳ膜を用いたスプリットゲート型のメモリセルが形成されている。図２２の半導体基板２０１は上記半導体基板１に対応するものであり、ｐ型ウエル２０３は、上記ｐ型ウエル３に対応するものであり、選択ゲート電極２１６は上記選択ゲート電極ＳＧに対応するものであり、メモリゲート電極２２３は上記メモリゲート電極ＭＧに対応するものであり、酸化シリコン膜２２１ａ，２２１ｃと窒化シリコン膜２２１ｂの積層膜からなる絶縁膜２２１は、上記絶縁膜２１に対応するものである。また、図２２のソース領域２３５は、上記半導体領域ＭＳに対応するものであり、ドレイン領域２３６は、上記半導体領域ＭＤに対応するものであり、選択ゲート電極２１６の下の半導体領域２１０ａは、上記半導体領域１０ａに対応するものであり、メモリゲート電極２２３の下の半導体領域２１０ｂは、上記半導体領域１０ｂに対応するものである。しかしながら、図２２の比較例の半導体装置では、本実施の形態とは異なり、上記のような金属元素含有層１７ｂに相当するものは形成されておらず、選択ゲート電極２１６の下に位置する酸化シリコン膜または酸窒化シリコン膜の単体膜（単層）である絶縁膜２１７により、選択トランジスタのゲート絶縁膜が形成されている。すなわち、図２２の比較例の半導体装置は、上記金属元素含有層１７ｂ（１５）を形成せずに、上記絶縁膜１７ａ（１４）に相当する絶縁膜２１７のみによって選択トランジスタのゲート絶縁膜を形成したものに対応する。
本実施の形態とは異なり、図２２の比較例の半導体装置のように、金属元素含有層１７ｂに相当するものを形成することなく、酸化シリコンまたは酸窒化シリコンからなる絶縁膜２１７のみで選択トランジスタのゲート絶縁膜を構成した場合、選択トランジスタのしきい電圧を高くするには、選択ゲート電極の下のチャネル領域（半導体領域２１０ａに対応）の不純物濃度（不純物の電荷密度）を高くする必要がある。
しかしながら、本実施の形態では、絶縁膜１７ａと選択ゲート電極ＳＧの間に金属元素含有層１７ｂを設ける（形成する、介在させる）ことで、金属元素含有層１７ｂに相当するものが無い図２２の比較例の半導体装置に比べて、選択トランジスタのしきい電圧を高くする（選択トランジスタのしきい電圧の絶対値を大きくする）ことができる。このため、選択トランジスタのしきい電圧が同じであれば、図２２の比較例の半導体装置に比べて、金属元素含有層１７ｂを設けた本実施の形態の半導体装置の方が、選択ゲート電極ＳＧの下のチャネル領域（半導体領域１０ａ）の不純物濃度（不純物の電荷密度）を低くすることができる。
すなわち、図２２の比較例の半導体装置と図１，図２の本実施の形態の半導体装置とで、両者の選択トランジスタのしきい電圧を同じにした場合、図２２の比較例の半導体装置の半導体領域２１０ａよりも、図１，図２の本実施の形態の半導体装置の半導体領域１０ａの方が、不純物濃度（不純物の電荷密度）を低くすることができる。
このように、絶縁膜１７ａと選択ゲート電極ＳＧの間に金属元素含有層１７ｂを形成した本実施の形態は、図２１に示されるようなしきい電圧の変化により、選択ゲート電極ＳＧの下のチャネル領域（半導体領域１０ａ）の不純物濃度（不純物の電荷密度）を、金属元素含有層１７ｂを堆積しない図２２の比較例の場合に比べて、小さくすることができる。
例えば、選択トランジスタの閾値（しきい電圧）をオフ状態において１０−１０Ａ／μｍの電流値となるように設定するためには、図２２の比較例の場合（すなわち金属元素含有層１７ｂに相当するものが無い場合）は、チャネル領域へのボロン（Ｂ：ホウ素）の不純物イオン注入（イオン注入６に相当する工程）のドーズ量が１×１０１３／ｃｍ２以上必要であり、選択トランジスタのチャネル領域（半導体領域２１０ａ）の不純物濃度は６×１０１７／ｃｍ３以上であった。しかしながら、本実施の形態のように絶縁膜１７ａ上に金属元素含有層１７ｂを形成し、図２１のグラフに従い、しきい電圧が約０．３Ｖ大きくなるようにハフニウムシリケートあるいはアルミナを導入した場合（図２１のグラフの縦軸に示されるしきい電圧の変化量が約０．３Ｖとなるように金属元素含有層１７ｂを構成するＨｆまたはＡｌの面密度を調整した場合）、チャネル領域（半導体領域１０ａ）へのボロン（Ｂ:ホウ素）の不純物イオン注入（イオン注入６に相当する工程）のドーズ量を８×１０１２／ｃｍ２以下に低下させ、選択トランジスタのチャネル領域（半導体領域１０ａ）の不純物濃度が５×１０１７／ｃｍ３以下の状態で、選択トランジスタのオフ状態におけるドレイン電流を１０−１０Ａ／μｍ以下に抑制することができる。従って、金属元素含有層１７ｂ中の金属量（金属元素含有層１７ｂを構成する金属元素の絶縁膜１７における面密度）と、選択ゲート電極ＳＧ下のチャネル領域（半導体領域１０ａ）へのボロン（Ｂ）のイオン注入６のドーズ量の両方を調整することで、図２２の比較例（すなわち金属元素含有層１７ｂに相当するものが無い場合）に比べて、選択トランジスタのチャネル領域（半導体領域１０ａ）に導入する不純物量を減らすことができる。
金属元素含有層１７ｂを構成する金属元素の絶縁膜１７における面密度（金属元素含有層１７ｂ中の金属量）は、２×１０１５原子／ｃｍ２以下であることが好ましく、１×１０１５原子／ｃｍ２以下であることがより好ましい。これにより、金属元素含有層１７ｂをゲート絶縁膜に用いたことによる悪影響を防止しながら、選択トランジスタのしきい電圧を制御することができる。
また、金属元素含有層１７ｂを構成する金属元素の絶縁膜１７における面密度（金属元素含有層１７ｂ中の金属量）は、１×１０１２原子／ｃｍ２以上であることが好ましく、これにより、金属元素含有層１７ｂを設けたことによる選択トランジスタのしきい電圧の増大効果を得ることができる。但し、上記面密度が１×１０１２原子／ｃｍ２〜１×１０１３原子／ｃｍ２の場合は、金属元素含有層１７ｂを設けたことによる選択トランジスタのしきい電圧の変化量（増大量）が小さいため、金属元素含有層１７ｂを構成する金属元素の絶縁膜１７における面密度（金属元素含有層１７ｂ中の金属量）は、１×１０１３原子／ｃｍ２以上であることが、より好ましい。上記面密度を１×１０１３原子／ｃｍ２以上とすることで、金属元素含有層１７ｂを設けたことによる選択トランジスタのしきい電圧の変化量（増大量）が大きくなり、選択トランジスタのしきい電圧の調整がしやすくなる。また、金属元素含有層１７ｂを構成する金属元素の絶縁膜１７における面密度（金属元素含有層１７ｂ中の金属量）を、好ましくは１×１０１２原子／ｃｍ２以上、より好ましくは１×１０１３原子／ｃｍ２以上とすることで、金属元素含有層１５（１７ｂ）の形成工程において、絶縁膜１７における金属元素含有層１５（１７ｂ）の形成（堆積）量を制御し易くなる。
従って、金属元素含有層１７ｂを構成する金属元素の絶縁膜１７における面密度は、１×１０１２〜２×１０１５原子／ｃｍ２であることが好ましく、１×１０１３〜１×１０１５原子／ｃｍ２であることが、より好ましい。
また、金属元素含有層１７ｂ中の金属量（金属元素含有層１７ｂを構成する金属元素の絶縁膜１７における面密度）の上限は、選択トランジスタの短チャネル効果でしきい電圧のばらつきが発生しないように、図２１のしきい電圧の変化量（図２１のグラフの縦軸に対応するもの）が０．４Ｖ以下に抑制できる範囲であれば、更に好ましい。
また、選択トランジスタのしきい電圧をどの程度に設定するかにもよるが、選択ゲート電極ＳＧおよび絶縁膜１７の下に位置する半導体領域１０ａ（第１チャネル領域）における不純物の電荷密度は、５×１０１６〜１×１０１８／ｃｍ３であれば好ましい。
また、金属元素含有層１７ｂを設けたことにより選択ゲート電極ＳＧの仕事関数（フラットバンド電圧）を変化させて選択トランジスタのしきい電圧を高めるには、金属元素含有層１７ｂを構成する金属元素が、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）またはアルミニウム（Ａｌ）であることが好ましい。これにより、金属元素含有層１７ｂの導入により選択ゲート電極ＳＧの仕事関数（フラットバンド電圧）を的確に変化させて選択トランジスタのしきい電圧を的確に高めることができるようになる。また、金属元素含有層１７ｂは、金属酸化物または金属シリケートにより形成されていることが好ましく、これにより、金属元素含有層１７ｂ（１５）を形成しやすくなり、また、金属元素含有層１７ｂ（１５）の不必要な反応を防止でき、また、金属元素含有層１７ｂが導体膜として作用するのを防止できる。従って、金属元素含有層１７ｂが、酸化ハフニウム、酸化ジルコニウム、酸化アルミニウム（アルミナ）、ハフニウムシリケート（すなわち酸化シリコンと酸化ハフニウムとのシリケート）、あるいはジルコニウムシリケート（すなわち酸化シリコンと酸化ジルコニウムとのシリケート）から形成されていれば、より好ましい。また、これら金属酸化物または金属シリケートに更に窒素が導入されたものにより金属元素含有層１７ｂが構成されていても良い。
また、本実施の形態とは異なり、金属酸化物または金属シリケートのみで選択トランジスタのゲート絶縁膜を構成することも考えられるが、この場合、選択トランジスタのチャネル領域の移動度が低下し、半導体装置の性能を低下させる可能性がある。それに対して、本実施の形態では、選択トランジスタのチャネル領域（半導体領域１０ａ）に接するように絶縁膜１７ａが形成され、絶縁膜１７ａ上に金属元素含有層１７ｂが形成されているので、金属酸化物または金属シリケートからなる金属元素含有層１７ｂはチャネル領域（半導体領域１０ａ）とは接しておらず、チャネル領域（半導体領域１０ａ）の移動度が低下するのを防止でき、半導体装置の性能を高めることができる。また、本実施の形態では、絶縁膜１７ａは、金属元素含有層１７ｂよりも厚いことが好ましく、これにより、金属元素含有層１７ｂが選択トランジスタのチャネル領域（半導体領域１０ａ）に近接して選択トランジスタのチャネル領域の移動度が低下するのを抑制または防止できる。
一方、メモリゲート電極ＭＧの下の半導体領域１０ｂの不純物の電荷密度（不純物濃度）は、主として、イオン注入６により半導体領域１０ａに不純物を導入した際に半導体領域１０ｂにも同時に導入された不純物（イオン注入６で導入された不純物）と、選択ゲート電極ＳＧをイオン注入阻止マスクにしたイオン注入１８により半導体領域１０ｂに導入された不純物の両方によって決定される。そして、イオン注入１８の工程で選択ゲート電極ＳＧをイオン注入阻止マスクにして半導体領域１０ｂにイオン注入（導入）された不純物が、イオン注入６で導入する不純物の導電型（ここではｐ型）とは逆導電型のｎ型不純物（例えば砒素）である場合、半導体領域１０ｂのネットの（実効的な）不純物の電荷密度を減少させ、メモリトランジスタのしきい電圧を低下させることができる。
すなわち、上記イオン注入６の工程では、半導体基板１（ｐ型ウエル３）において、後で選択ゲート電極ＳＧおよび絶縁膜１７の下に位置する半導体領域１０ａ（第１チャネル領域）となる領域と、後でメモリゲート電極ＭＧおよび絶縁膜２１の下に位置する半導体領域１０ｂ（第２チャネル領域）となる領域との両方に、ｐ型（第１導電型）の不純物を導入（イオン注入）している。そして、上記イオン注入１８の工程では、半導体基板１（ｐ型ウエル３）において、後で選択ゲート電極ＳＧおよび絶縁膜１７の下に位置する半導体領域１０ａ（第１チャネル領域）となる領域には不純物を導入（イオン注入）せずに、後でメモリゲート電極ＭＧおよび絶縁膜２１の下に位置する半導体領域１０ｂ（第２チャネル領域）となる領域に、ｎ型（第１導電型とは逆の第２導電型）の不純物を導入（イオン注入）している。このため、選択ゲート電極ＳＧの下の半導体領域１０ａには、イオン注入６で不純物が導入されるが、イオン注入１８では不純物は導入されないのに対して、メモリゲート電極ＭＧの下の半導体領域１０ｂには、イオン注入６とイオン注入１８の両方で不純物が導入されるので、メモリゲート電極ＭＧの下の半導体領域１０ｂの不純物の電荷密度（不純物濃度）は、イオン注入６で導入された不純物とイオン注入１８により導入された不純物の両方によって決定される。なお、選択ゲート電極ＳＧの下の半導体領域１０ａとメモリゲート電極ＭＧの下の半導体領域１０ｂには、ｐ型ウエル３形成の際にイオン注入したｐ型不純物も導入されている。
上記製造工程からも分かるように、選択トランジスタのチャネル領域として最適な不純物の電荷密度が選択ゲート電極ＳＧの下の半導体領域１０ａで得られるように、選択ゲート電極ＳＧの下の領域（半導体領域１０ａ）とメモリゲート電極ＭＧの下の領域（半導体領域１０ｂ）の両方にほぼ同じ濃度（ｐ型不純物濃度）でｐ型不純物（例えばホウ素）が導入されている。これは、メモリゲート電極ＭＧの下の領域（半導体領域１０ｂ）にはイオン注入せずに選択ゲート電極ＳＧの下の領域（半導体領域１０ａ）にだけｐ型不純物をイオン注入することが困難であるため、上記イオン注入６の工程で半導体領域１０ａと半導体領域１０ｂの両方にｐ型不純物をイオン注入するためである。メモリセルが非選択の状態（選択トランジスタがオフ状態）ではドレイン電流が低いことが好ましいので、選択トランジスタは、しきい電圧をある程度高くすることが望まれるが、メモリトランジスタは、消去時のしきい電圧を低くして読み出し時の電流値（ドレイン電流値）を高くすることが望まれる。このため、選択トランジスタはしきい電圧を高くするが、メモリトランジスタはしきい電圧を低くすることが要求されるので、メモリゲート電極ＭＧの下の半導体領域１０ｂにカウンター不純物（選択ゲート電極ＳＧの下の半導体領域１０ａに導入されている不純物と逆導電型の不純物）としてｎ型不純物を導入して領半導体域１０ｂの不純物の電荷密度を低下させることで、選択トランジスタのしきい電圧を下げることなく、メモリトランジスタのしきい電圧を低くすることができる。
このため、本実施の形態では、選択ゲート電極ＳＧの下の半導体領域１０ａ（第１チャネル領域）には、ｐ型不純物（第１導電型の不純物）が導入され（かつｎ型不純物は導入されておらず）、それによって、半導体領域１０ａの不純物の電荷密度を高くして選択トランジスタがオフ時のリーク電流を低くできる。そして、メモリゲート電極ＭＧの下の半導体領域１０ｂ（第２チャネル領域）には、ｐ型不純物（半導体領域１０ａのｐ型不純物濃度と同濃度のｐ型不純物）とｎ型不純物（第１導電型とは逆の第２導電型の不純物）の両方が導入されており、それによって半導体領域１０ｂの不純物の電荷密度を低くしてメモリトランジスタのしきい電圧を低くすることができる。
従って、本実施の形態では、選択ゲート電極ＳＧおよび絶縁膜１７の下に位置する半導体領域１０ａ（第１チャネル領域）における不純物の電荷密度と、メモリゲート電極ＭＧおよび絶縁膜２１の下に位置する半導体領域１０ｂ（第２チャネル領域）における不純物の電荷密度とは、異なっており、半導体領域１０ｂ（第２チャネル領域）における不純物の電荷密度が、半導体領域１０ａ（第１チャネル領域）における不純物の電荷密度よりも低くなっている。
ここで、半導体領域にドープ（導入）されているｐ型の不純物の空乏層中での電荷は負であり、ｎ型の不純物の電荷は正である。このため、ある半導体領域にドープされている不純物が同じ導電型の不純物同士であれば、電荷の符号は同じなので、その半導体領域の不純物の電荷密度は、各不純物濃度を合算したものとなる。一方、逆の導電型の不純物同士については電荷が相殺し合うので、不純物の電荷密度は、一方の導電型の不純物濃度から他方の導電型の不純物濃度を差し引いたものに対応する。従って、不純物の電荷密度とは、ドープされた不純物が１種類の場合はその不純物濃度に対応し、ドープされた不純物が複数の場合は、同じ導電型の不純物については各不純物濃度を足し合わせ、異なる導電型の不純物同士は一方の導電型の不純物濃度から他方の導電型の不純物濃度を差し引いたものに対応する。例えば、１０１８／ｃｍ３の不純物濃度でｎ型不純物（例えばリン）がドープされかつ３×１０１７／ｃｍ３の不純物濃度で別のｎ型不純物（例えばヒ素）がドープされている場合、不純物の電荷密度は、両者を合算した１．３×１０１８／ｃｍ３となる。また、１０１８／ｃｍ３の不純物濃度でｎ型不純物（例えばリン）がドープされかつ３×１０１７／ｃｍ３の不純物濃度でｐ型不純物（例えばホウ素）がドープされている場合、不純物の電荷密度は、両者の差である７×１０１７／ｃｍ３となる。なお、ドープした不純物が有する電荷の価数が２以上となる場合は、不純物の電荷密度は不純物濃度をその価数倍したものに対応し得る。上記２例はいずれもｎ型不純物の濃度の方が大きいので、ｎ型半導体領域として機能する。ｎ型不純物とｐ型不純物が混在し、ｐ型不純物の濃度の方が大きい場合は、ｐ型半導体領域として機能する。ｎ型不純物とｐ型不純物とが混在する場合は、互いに相殺しあって、その不純物濃度の差の分だけが実効的な不純物（ドナーまたはアクセプタ）として機能し得る。従って、不純物の電荷密度は、その半導体領域の実効的な不純物濃度と考えることもできる。
本実施の形態とは異なり、金属元素含有層１７ｂに相当するものを形成しない図２２の比較例の場合は、選択ゲート電極２１６の下の半導体領域２１０ａのｐ型不純物濃度を高くして選択トランジスタを高しきい電圧化し、かつカウンター不純物によりメモリゲート電極２２３の下の半導体領域２１０ｂの不純物の電荷密度を低くしてメモリトランジスタを低しきい電圧化する。この場合、メモリゲート電極２２３の下の半導体領域２１０ｂには、選択トランジスタを高しきい電圧化するのに必要な濃度のｐ型不純物と、そのｐ型不純物を打ち消してメモリトランジスタを低しきい電圧化できる濃度のｎ型不純物が導入されることになるので、メモリゲート電極２２３の下の半導体領域２１０ｂにおけるｐ型不純物の濃度とｎ型不純物の濃度の合計量（不純物の総量）は、大きくなる。
それに対して、本実施の形態では、上記のように、金属元素含有層１７ｂを設けたことで選択トランジスタのしきい電圧を高くすることができるため、金属元素含有層１７ｂを形成しない比較例の場合に比べて、選択ゲート電極ＳＧの下の半導体領域１０ａのｐ型不純物濃度（不純物の電荷密度）を低くすることができる。選択ゲート電極ＳＧの下の半導体領域１０ａのｐ型不純物の濃度を低くできるため、メモリゲート電極ＭＧの下の半導体領域１０ｂのｐ型不純物の濃度も低くできるので、メモリトランジスタの所望のしきい電圧（低いしきい電圧）を得るためにメモリゲート電極ＭＧの下の半導体領域１０ｂにイオン注入１８で導入しなければならないカウンター不純物としてのｎ型不純物の濃度を低くすることができる。従って、本実施の形態では、金属元素含有層１７ｂに相当するものを形成しない図２２の比較例の場合に比べて、メモリゲート電極ＭＧの下の半導体領域１０ｂにおけるｐ型不純物の濃度とｎ型不純物の濃度の合計量（不純物の総量）は、小さくなる。
すなわち、図２２の比較例の半導体装置と図１，図２の本実施の形態の半導体装置とで、両者の選択トランジスタのしきい電圧を同じにし、かつ両者のメモリトランジスタのしきい電圧（書換え前の初期のしきい電圧Ｖｔｈｉ）を同じにした場合、図２２の比較例の半導体装置の半導体領域２１０ｂよりも、図１，図２の本実施の形態の半導体装置の半導体領域１０ｂの方が、ｐ型不純物の濃度とｎ型不純物の濃度の合計量（不純物の総量）を小さく（低く）することができる。
このように、本実施の形態では、選択トランジスタのゲート絶縁膜に絶縁膜１７ａだけでなく金属元素含有層１７ｂも用いることで、金属元素含有層１７ｂを形成しない図２２の比較例に比べて、メモリゲート電極ＭＧの下の半導体領域１０ａのｐ型不純物の濃度を低下させることができるため、半導体領域１０ｂにおけるカウンター不純物としてのｎ型不純物の注入（導入）量が少ない状態で、メモリトランジスタの低いしきい電圧を実現できる。
図２３は、メモリトランジスタを２５℃で１０万回書き換えた後に消去状態で保持したときのメモリトランジスタのしきい電圧の２０年後の増大量（外挿値）と、書換え前のメモリトランジスタのしきい電圧Ｖｔｈｉ（しきい電圧の初期値）の関係を示すグラフである。図２３のグラフの横軸は、メモリトランジスタの書換え前の初期のしきい電圧Ｖｔｈｉ、すなわちメモリゲート電極の下のＯＮＯ膜（本実施の形態では絶縁膜２１に対応）に電荷を注入する前の初期のしきい電圧Ｖｔｈｉに対応する。また、図２３のグラフの縦軸は、メモリトランジスタを２５℃で１０万回書き換えた後に消去状態で保持したときのメモリトランジスタのしきい電圧の２０年経過後の増大量（保持開始時のしきい電圧を基準値として２０年経過時に基準値からどれだけ増大するかを外挿法により求めた値）に対応する。例えば、上記図５２のグラフで点線で示されるように外挿することで求めることができる。
図２３のグラフでは、上記図２２の比較例の半導体装置（メモリセル）の場合（図２３のグラフには「比較例」として示されている）と、本実施の形態の半導体装置（メモリセル）の場合（図２３のグラフには「本実施の形態」として示されている）のそれぞれについて、メモリトランジスタのチャネル領域（比較例では半導体領域２１０ｂに対応し、本実施の形態では半導体領域１０ｂに対応する領域）に導入するカウンター不純物の注入量（イオン注入１８に相当する工程のドーズ量）を変えることによりメモリトランジスタの初期のしきい電圧Ｖｔｈｉを変えてグラフ化（プロット）してある。すなわち、図２３のグラフに示される「比較例」は、金属元素含有層１７ｂに相当するものを形成せずに、酸化シリコンまたは酸窒化シリコンからなる絶縁膜２１７のみで選択トランジスタのゲート絶縁膜を構成した場合（図２２のメモリセル）に対応し、図２３のグラフに示される「本実施の形態」は、絶縁膜１７ａと選択ゲート電極ＳＧの間に金属元素含有層１７ｂを設けた場合（図１，図２のメモリセル）に対応する。
なお、図２３のグラフで用いたメモリトランジスタのしきい電圧は、図２，図２２において、選択ゲート電極ＳＧ，２１６に１．５Ｖ、選択ゲート電極ＳＧ，２１６側の拡散層（半導体領域ＭＤ，２３６）に１．０Ｖ、ウエル（ｐ型ウエル領域３,２０３）に０Ｖ、メモリゲート電極ＭＧ，２２３側の拡散層（半導体領域ＭＳ，２３５）に０Ｖを印加したときに、拡散層間（半導体領域ＭＳ，２３５と半導体領域ＭＤ，２３６との間）を流れる電流が２０μＡ／μｍとなるメモリゲート電圧（メモリゲート電極ＭＧ，２２３に印加する電圧）で定義し、保持を開始したときのメモリトランジスタのしきい電圧は−１．０Ｖとしている。
すなわち、本発明者は、図２４の表に示される試料番号Ｂ１，Ｂ２，Ｂ３，Ｂ４，Ｃ１，Ｃ２，Ｃ３，Ｃ４の８種類の不揮発性半導体記憶装置（ＭＯＮＯＳ膜を用いたスプリットゲート型メモリセルが複数形成された半導体チップ）を作製し、各不揮発性半導体記憶装置Ｂ１，Ｂ２，Ｂ３，Ｂ４，Ｃ１，Ｃ２，Ｃ３，Ｃ４の作製条件および特性などを図２４の表にまとめてある。
図２４の表において、「金属元素含有層１７ｂのハフニウム量」の欄は、金属元素含有層１７ｂを構成するハフニウムシリケート中のハフニウム量（面密度）に対応し、「イオン注入６のドーズ量」の欄は、イオン注入６に相当する工程で半導体領域１０ａ，１０ｂ，２１０ａ，２１０ｂに対応する領域へイオン注入したボロン（Ｂ）不純物のドーズ量に対応する。また、図２４の表において、「イオン注入１８のドーズ量」の欄は、イオン注入１８に相当する工程で半導体領域１０ｂ，２１０ｂに対応する領域へイオン注入したカウンター不純物としてのヒ素（Ａｓ）不純物のドーズ量に対応する。
また、各不揮発性半導体記憶装置Ｂ１，Ｂ２，Ｂ３，Ｂ４，Ｃ１，Ｃ２，Ｃ３，Ｃ４内には複数（ここでは約１００万個）のメモリセルが形成されているので、同じ不揮発性半導体記憶装置内に形成された複数のメモリセルのメモリトランジスタのしきい電圧Ｖｔｈｉは、完全に一定ではなく、ある程度ばらつく（変動する）。このため、同じ不揮発性半導体記憶装置内に形成された複数（ここでは約１００万個）のメモリセルのメモリトランジスタのしきい電圧Ｖｔｈｉの中心値（約１００万個の平均値にほぼ一致する）を、図２４の表の「書換え前のメモリトランジスタしきい電圧Ｖｔｈｉの中心値」の欄に記載し、同じ不揮発性半導体記憶装置内に形成された複数（ここでは約１００万個）のメモリセルのメモリトランジスタのしきい電圧Ｖｔｈｉのばらつき（変動）の大きさ（例えば最大値と最小値との差）を、図２４の表の「Ｖｔｈｉのばらつき」の欄に記載してある。
試料番号Ｂ１，Ｂ２，Ｂ３，Ｂ４は、金属元素含有層１７ｂに相当するものを形成することなく、酸化シリコンまたは酸窒化シリコンからなる絶縁膜２１７（ここでは酸化シリコン膜）のみで選択トランジスタのゲート絶縁膜を構成した図２２の比較例の不揮発性半導体記憶装置に対応し、金属元素含有層１７ｂを形成していないため、図２４の表の「金属元素含有層１７ｂのハフニウム量」は、「なし」すなわちゼロとなる。試料番号Ｃ１，Ｃ２，Ｃ３，Ｃ４は、絶縁膜１７ａと選択ゲート電極ＳＧの間に金属元素含有層１７ｂを形成した図１および図２の本実施の形態の不揮発性半導体記憶装置に対応しており、試料番号Ｃ１，Ｃ２，Ｃ３，Ｃ４の不揮発性半導体記憶装置では、金属元素含有層１７ｂをハフニウムシリケートで形成し、金属元素含有層１７ｂ中のハフニウム量（面密度）を３×１０１４原子／ｃｍ２としている。そして、試料番号Ｂ１，Ｂ２，Ｂ３，Ｂ４の順に、イオン注入６に相当する工程でメモリトランジスタのチャネル領域（半導体領域２１０ｂ）に導入するカウンター不純物の注入量（図２４の表の「イオン注入６のドーズ量」に対応）を増大させているので、試料番号Ｂ１，Ｂ２，Ｂ３，Ｂ４の順にメモリトランジスタの書換え前のしきい電圧Ｖｔｈｉの中心値（平均値）が低くなっている。同様に、試料番号Ｃ１，Ｃ２，Ｃ３，Ｃ４の順に、イオン注入６に相当する工程でメモリトランジスタのチャネル領域（半導体領域１０ｂ）に導入するカウンター不純物の注入量（図２４の表の「イオン注入６のドーズ量」に対応）を増大させているので、試料番号Ｃ１，Ｃ２，Ｃ３，Ｃ４の順にメモリトランジスタの書換え前のしきい電圧Ｖｔｈｉの中心値（平均値）が低くなっている。
これら８種類の不揮発性半導体記憶装置Ｂ１，Ｂ２，Ｂ３，Ｂ４，Ｃ１，Ｃ２，Ｃ３，Ｃ４について、メモリトランジスタを２５℃で１０万回書換えた後に消去状態で保持したときのメモリトランジスタのしきい電圧の２０年後の増大量（外挿値）を調べてプロット（グラフ化）したのが、上記図２３のグラフである。図２４の表の「書換え前のメモリトランジスタのしきい電圧Ｖｔｈｉの中心値」の欄の値が、図２３のグラフの横軸の値に対応する。また、理解を簡単にするために、図２３のグラフでは、各点の近傍に、その点に対応する試料番号（図２４の表の試料番号）を記載してある。
図２３のグラフの縦軸は、メモリトランジスタを２５℃で１０万回書換えた後に消去状態で保持したときのメモリトランジスタのしきい電圧の２０年経過後の増大量であり、この増大量（変化量）は低い（小さい）ことが好ましく、この増大量が低いほど、データ保持特性が高い（良好）とみなすことができる。図２３のグラフから明らかなように、消去状態におけるデータ保持特性は、書換え前のメモリトランジスタのしきい電圧Ｖｔｈｉが低いほど向上する。また、図２３からも分かるように、金属元素含有層１７ｂに相当するものを形成しない比較例よりも、金属元素含有層１７ｂを設けた本実施の形態の方が、同じＶｔｈｉに対して（すなわち図２３のグラフの横軸の値が同じ位置の場合で比較例と本実施の形態を比べたときに）、消去状態におけるデータ保持特性が向上する（すなわち図３のグラフの縦軸の値を低減できる）。図２３の本実施の形態の結果によると、Ｖｔｈｉを０Ｖ以下に調整することで、２０年後にもメモリゲートがゼロバイアスで２０μＡ／μｍ以上の読出し電流を得ることができる。
メモリトランジスタの書換え前のしきい電圧Ｖｔｈｉが低いほど、データ保持特性が向上する理由は次の通りだと考えられる。
ホットキャリアを注入して書換えを行なうメモリセルにおいては、ホットキャリアにより、絶縁膜（酸化シリコン膜２１ａ，２２１ａに対応）およびその界面にダメージが与えられ、界面準位やトラップが生成され、これらへの電荷注入や放出、或いは、これらを介した電荷注入や放出が引き起こされる。書換え後の消去状態でデータを保持している場合、メモリトランジスタのしきい電圧が低いために、メモリトランジスタの（メモリゲート電極ＭＧ，２２３の下の）チャネル領域（半導体領域１０ｂ，２１０ｂに対応）は、反転状態にあり、反転層電子が存在する。そして、絶縁膜（酸化シリコン膜２１ａ，２２１ａに対応）に欠陥がある場合、これらの欠陥を介して反転層電子が、窒化シリコン膜（窒化シリコン膜２１ｂ，２２１ｂに対応）中へトンネルし、窒化シリコン膜（窒化シリコン膜２１ｂ，２２１ｂに対応）中にトラップされるか、もしくは、予めトラップされていたホールと対消滅すると考えられる。これによって、（メモリトランジスタの）しきい電圧の増大が起きると考えられる。
反転層電子の窒化シリコン膜（窒化シリコン膜２１ｂ，２２１ｂに対応）中へのトンネル確率は、絶縁膜（酸化シリコン膜２１ａ，２２１ａに対応）に印加されている電界が大きいほど大きくなる。しかしながら、書換え前のしきい電圧Ｖｔｈｉが低い場合、消去状態のしきい電圧（上記の場合、例えば−１Ｖ）を実現するために注入されるホール量は、Ｖｔｈｉが大きい場合に比べて少ない。従って、消去状態において絶縁膜（酸化シリコン膜２１ａ，２２１ａに対応）に印加される電界が小さくなり、反転層電子の窒化シリコン膜（窒化シリコン膜２１ｂ，２２１ｂに対応）中へのトンネル確率が減少し、（メモリトランジスタの）しきい電圧の増大が抑制されると考えられる。
また、金属元素含有層１７ｂに相当するものを形成しない図２２の比較例よりも、絶縁膜１７ａと選択ゲート電極ＳＧの間に金属元素含有層１７ｂを設けた本実施の形態の方が、同じＶｔｈｉに対して、消去状態におけるデータ保持特性が向上する理由は、次の通りだと考えられる。
金属元素含有層１７ｂを形成しない比較例よりも、本実施の形態の方が、金属元素含有層１７ｂを設けたことによる選択トランジスタのしきい電圧の増大を見込める分、選択ゲート電極ＳＧ下のチャネル領域（半導体領域１０ａに対応）の不純物濃度を減少させることができる。これにより、本実施の形態では、選択ゲート電極ＳＧ下の半導体領域１０ａ（チャネル領域）において、不純物イオンによるキャリアのクーロン散乱が小さくなるので、チャネルの移動度が大きく向上し、選択トランジスタを高速化することができる。更に、メモリゲート電極ＭＧ下のチャネル領域（半導体領域１０ｂに対応）の移動度は、そこに注入される不純物イオンの総量（ｐ型不純物とｎ型不純物の和）によって決定される。上述のように、金属元素含有層１７ｂを形成しない比較例と、金属元素含有層１７ｂを設けた本実施の形態とを比べた場合、両者のメモリトランジスタのしきい電圧Ｖｔｈｉが同じであれば、メモリゲート電極ＭＧ，２２３の下のチャネル領域（半導体領域１０ｂ，２１０ｂに対応）におけるｐ型不純物の濃度とｎ型不純物の濃度の合計量（不純物イオンの総量）は、比較例よりも本実施の形態の方が小さく（低く）なる。このため、本実施の形態では、メモリゲート電極ＭＧの下のチャネル領域（半導体領域１０ｂに対応）における不純物イオンの総量（総濃度）を減らすことができるため、メモリトランジスタの移動度が向上し、メモリトランジスタを高速化できる。以上のように、本実施の形態によって、選択トランジスタ、メモリトランジスタともに高速化が可能であり、言い換えると、例えば２０μＡ／μｍの読出し電流で定義したしきい電圧を低下させることができる。従って、本実施の形態では、消去状態のしきい電圧（上記の場合、例えば−１Ｖ）を実現するために注入されるホール量は、比較例（金属元素含有層１７ｂを形成しない場合）に比べて少なくなり、保持状態において絶縁膜（酸化シリコン膜２１ａ）に印加される電界を小さくできる。以上の効果により、本実施の形態では、データの保持特性を向上できる。従って、不揮発性メモリを有する半導体装置の性能を向上させることができ、また、不揮発性メモリを有する半導体装置の信頼性を向上させることができる。
図２５は、書換え前のメモリトランジスタのしきい電圧Ｖｔｈｉの中心値と書換え前のメモリトランジスタのしきい電圧Ｖｔｈｉのばらつき（チップ内の１００万個のメモリトランジスタのしきい電圧の最大値と最小値の差）の関係を示すグラフである。
図２５のグラフの横軸は、同じ半導体チップ（不揮発性半導体記憶装置）内に形成された複数（ここでは約１００万個）のメモリセルのメモリトランジスタのしきい電圧Ｖｔｈｉの中心値（平均値にほぼ一致する）に対応し、図２５のグラフの縦軸は、その半導体チップ（不揮発性半導体記憶装置）内に形成された複数（ここでは約１００万個）のメモリセルのメモリトランジスタのしきい電圧Ｖｔｈｉの最大のものと最小のものの差に対応する。すなわち、図２５のグラフの横軸は、図２４の表の「書換え前のメモリトランジスタのしきい電圧Ｖｔｈｉの中心値」の欄の値に対応するものであり、図２５のグラフの縦軸は、図２４の表の「Ｖｔｈｉのばらつき」の欄の値に対応するものである。従って、図２４の表に記載された８種類の不揮発性半導体記憶装置Ｂ１，Ｂ２，Ｂ３，Ｂ４，Ｃ１，Ｃ２，Ｃ３，Ｃ４を、プロットしたのが図２５のグラフであり、理解を簡単にするために、図２５のグラフでは、各点の近傍に、その点に対応する試料番号（図２４の表の試料番号）を記載してある。
図２５のグラフでは、金属元素含有層１７ｂに相当するものを形成しない比較例（図２２の構造）の不揮発性半導体記憶装置Ｂ１，Ｂ２，Ｂ３，Ｂ４をプロットしてグラフ化したもの（図２５のグラフには「比較例」として示されている）と、本実施の形態のように金属元素含有層１７ｂを設けた（図１，図２の構造の）不揮発性半導体記憶装置Ｃ１，Ｃ２，Ｃ３，Ｃ４をプロットしてグラフ化したもの（図２５のグラフには「本実施の形態」として示されている）の両方が示されている。
図２５のグラフの縦軸は、同じ半導体チップ（不揮発性半導体記憶装置）内に形成された複数（ここでは約１００万個）のメモリセルのメモリトランジスタのしきい電圧Ｖｔｈｉのばらつき（最大値と最小値の差）であるので、このしきい電圧Ｖｔｈｉのばらつきは小さいことが好ましい。同じ半導体チップ内に形成された複数のメモリセルのメモリトランジスタのしきい電圧Ｖｔｈｉのばらつきが大きいと、不揮発性半導体記憶装置としての性能や信頼性を低下させる可能性がある。
図２５のグラフから、書換え前のメモリトランジスタのしきい電圧Ｖｔｈｉが低くなるに従って、そのしきい電圧Ｖｔｈｉのばらつきが増大することがわかる。また、図２５のグラフからも分かるように、金属元素含有層１７ｂに相当するものを形成しない比較例よりも、金属元素含有層１７ｂ（図２４，図２５の場合はハフニウムシリケートにより金属元素含有層１７ｂを形成している）を設けた本実施の形態の方が、同じしきい電圧Ｖｔｈｉに対して（すなわち図２５のグラフの横軸の値が同じ位置の場合で比較例と本実施の形態を比べたときに）、しきい電圧Ｖｔｈｉのばらつき（図２５のグラフの縦軸の値）を抑制（低減）できる。言い換えると、同じしきい電圧Ｖｔｈｉのばらつきで比較すると（すなわち図２５のグラフの縦軸の値が同じ位置の場合で比較例と本実施の形態を比べたときに）、金属元素含有層１７ｂに相当するものを形成しない比較例よりも、金属元素含有層１７ｂを設けた本実施の形態の方が、メモリトランジスタのしきい電圧Ｖｔｈｉを、より低くすることができる。
金属元素含有層１７ｂに相当するものを形成しない比較例よりも、絶縁膜１７ａと選択ゲート電極ＳＧの間に金属元素含有層１７ｂを設けた本実施の形態の方が、メモリトランジスタのしきい電圧Ｖｔｈｉのばらつきを抑制（低減）できる理由の一つは、次の通りだと考えられる。
不純物揺らぎによるしきい電圧Ｖｔｈｉのばらつきは、上記非特許文献５によると、メモリゲート電極ＭＧ，２２３の下のチャネル領域（半導体領域１０ｂ，２１０ｂに対応）へのｐ型不純物（例えばボロン）の注入量（主にイオン注入６の注入量）をＮＢとし、ｎ型不純物（例えばヒ素）の注入量（イオン注入１８の注入量）をＮＡＳとして、図２６の式で与えられる。
ここで、図２６の式中のｑは電荷素量（１．６×１０−１９Ｃ）に対応し、ＣｏｘはメモリゲートＭＧとゲート絶縁膜２１で構成されるキャパシタに相当する容量密度に対応し、Ｌはゲート電極ＭＧのゲート長、Ｗはゲート電極ＭＧのゲート幅に対応する。
つまり、図２６の式から、メモリトランジスタのしきい電圧Ｖｔｈｉのばらつきは、メモリトランジスタのＭＯＳ容量に反比例し、面積の平方根に反比例し、そして、不純物量の和（すなわちＮＢ＋ＮＡＳ）の平方根に比例することがわかる。ＭＯＳ容量やメモリトランジスタの面積はほぼ同じと考えてよいので、メモリトランジスタのしきい電圧Ｖｔｈｉのばらつきは、不純物量の和（ＮＢ＋ＮＡＳ、すなわちメモリゲート電極ＭＧ，２２３の下の半導体領域１０ｂ，２１０ｂにおけるｐ型不純物の濃度（主にイオン注入６での注入量）とｎ型不純物の濃度（イオン注入１８での注入量）の和）に依存する。すなわち、メモリゲート電極ＭＧ，２２３の下のチャネル領域（半導体領域１０ｂ，２１０ｂに対応）におけるトータルの不純物濃度（ｐ型不純物濃度とｎ型不純物濃度の和）が大きくなるほど、メモリトランジスタのしきい電圧Ｖｔｈｉのばらつきは、大きくなる。上述のように、金属元素含有層１７ｂを形成しない比較例と、金属元素含有層１７ｂを設けた本実施の形態とを比べた場合、両者のメモリトランジスタのしきい電圧Ｖｔｈｉが同じであれば、メモリゲート電極ＭＧ，２２３の下のチャネル領域（半導体領域１０ｂ，２１０ｂに対応）におけるｐ型不純物の濃度とｎ型不純物の濃度の合計量（不純物の総量、すなわち上記「ＮＢ＋ＮＡＳ」に対応するもの）は、比較例よりも本実施の形態の方が小さくなる。このため、本実施の形態では、メモリゲート電極ＭＧの下のチャネル領域（半導体領域１０ｂ）における不純物の総量（ｐ型不純物の濃度とｎ型不純物の濃度の合計量、上記「ＮＢ＋ＮＡＳ」に対応するもの）を小さくできる（減らすことができる）ため、メモリトランジスタのしきい電圧Ｖｔｈｉのばらつきを小さく（低減）することができる。これが、本実施の形態によりメモリトランジスタのしきい電圧Ｖｔｈｉのばらつきを低減できる理由のひとつと考えられる。
書込みと消去速度を向上するためには、複数のメモリセルを同時に書換え（書込み、消去）する方法が用いられる。しかしながら、半導体チップ内のメモリトランジスタ毎のしきい電圧Ｖｔｈｉのばらつきが大きい場合、絶縁膜２１に注入する電子量あるいはホール量を大きくして、書込み状態と消去状態間に十分なしきい電圧のマージンを確保する必要があるが、この場合、１回の書換え当たりに注入されるホットキャリア量が増大するため、ダメージが大きくなり、データ保持特性の低下や、書換え耐性が低下する問題が発生する。それに対して、本実施の形態では、半導体チップ内のメモリトランジスタ毎のしきい電圧Ｖｔｈｉのばらつきを低減できるので、上記のようなしきい電圧Ｖｔｈｉのばらつきが大きいことに起因した問題が発生するのを防止でき、データ保持特性および書換え耐性を向上することができる。従って、不揮発性メモリを有する半導体装置の性能を向上することができる。また、不揮発性メモリを有する半導体装置の信頼性を向上することができる。
このように、本実施の形態では、半導体基板１のｐ型ウエル３（半導体領域１０ａ）上に、絶縁膜１７ａ（酸化シリコンまたは酸窒化シリコン膜）と金属元素含有層１７ｂ（金属酸化物または金属シリケート）とからなる絶縁膜１７を介して多結晶シリコンからなる選択ゲート電極ＳＧが形成され、ｐ型ウエル３（半導体領域１０ｂ）上に、ＯＮＯ積層膜である絶縁膜２１を介してメモリゲート電極ＭＧが形成されている。金属元素含有層１７ｂと選択ゲート電極ＳＧの界面のフェルミレベルピニングによるしきい電圧の変化によって、半導体領域１０ａと半導体領域１０ｂに注入される不純物量を低減することができるので、メモリトランジスタのしきい電圧を低くし、メモリトランジスタのしきい電圧のばらつきも低減できる。これにより、絶縁膜２１に印加される電界が低下するため、データの保持特性を向上できる。従って、データ保持特性に優れ、高速で動作する不揮発性半導体記憶装置を実現することができ、不揮発性メモリを有する半導体装置の性能や信頼性を向上させることができる。
なお、本実施の形態では、金属元素含有層１７ｂにハフニウムシリケートやアルミナを用いた場合について主に説明したが、ハフニウム酸化物（ＨｆＯ２）、ジルコニウム酸化物（ＺｒＯ２）またはその他の金属酸化物で絶縁体であるもの、または、これら金属酸化物（ハフニウム酸化物、ジルコニウム酸化物またはその他の金属酸化物）と酸化シリコンとの化合物であるシリケート、または、ハフニウム酸化物とアルミナの化合物など複数の金属酸化物の化合物を、金属元素含有層１７ｂに用いることもできる。これらのいずれの材料を金属元素含有層１７ｂに用いた場合も、多結晶シリコン電極（選択ゲート電極ＳＧ）界面のフェルミレベルピニングによるしきい電圧の変化によって、選択トランジスタのしきい電圧を調整することができるので、メモリトランジスタのチャネル領域（半導体領域１０ｂに対応）におけるトータルの不純物濃度（ｐ型不純物濃度とｎ型不純物濃度の和）が低い状態でメモリトランジスタのしきい電圧を低く調整することが可能であり、不揮発性メモリのデータ保持特性の向上や、書換え耐性の向上を実現できる。
また、本実施の形態では、ｎ型チャネルの場合（すなわち選択トランジスタをｎチャネル型ＭＩＳＦＥＴで形成した場合）について主に説明したが、本実施の形態は、ｐ型チャネルで（すなわち選択トランジスタをｐチャネル型ＭＩＳＦＥＴで形成し）ｐ型多結晶シリコンからなる選択ゲート電極ＳＧの下に金属元素含有層１７ｂを設けた場合にも適用できる。選択トランジスタをｎチャネル型ＭＩＳＦＥＴで形成した場合と同様の金属元素含有層１７ｂを選択トランジスタをｐチャネル型ＭＩＳＦＥＴで形成した場合にも用いることで、選択トランジスタのしきい電圧を負方向に大きくする（ここで例えばしきい電圧が−１Ｖから−２Ｖになる方向をしきい電圧を負方向に大きくすると称している）ことができる。このため、選択トランジスタをｐチャネル型ＭＩＳＦＥＴで形成した場合も、ｎチャネル型ＭＩＳＦＥＴで形成した場合と同様に、絶縁膜１７ａと選択ゲート電極の間に金属元素含有層１７ｂを設けることで、選択トランジスタのしきい電圧を制御し、それによって、選択トランジスタとメモリトランジスタのチャネル領域の不純物濃度を低く（抑制）でき、選択トランジスタをｎチャネル型ＭＩＳＦＥＴで形成した場合と同様の効果を得ることができる。
なお、金属元素含有層１７ｂを設けたことによる選択トランジスタのしきい電圧の変化量は、ｐ型多結晶シリコンにより選択ゲート電極ＳＧを形成した場合（選択トランジスタをｐチャネル型ＭＩＳＦＥＴで形成した場合）と、ｎ型多結晶シリコンにより選択ゲート電極ＳＧを形成した場合（選択トランジスタをｎチャネル型ＭＩＳＦＥＴで形成した場合）とで、異なる。図２７は、上記図２１と同様、金属元素含有層１７ｂ中に含まれる金属量を面密度に換算した量と、しきい電圧のシフト量（あるいはフラットバンド電圧のシフト量）の関係を示すグラフであるが、上記図２１の場合は、ｎ型多結晶シリコンにより選択ゲート電極ＳＧを形成していた（選択トランジスタをｎチャネル型ＭＩＳＦＥＴで形成していた）のに対して、図２７は、ｐ型多結晶シリコンにより選択ゲート電極ＳＧを形成した（選択トランジスタをｐチャネル型ＭＩＳＦＥＴで形成した）場合である。また、上記図２１と同様、図２７でも、絶縁膜１７ａは酸化シリコン膜により形成している。
図２７のグラフの横軸は、上記図２１の横軸と同様に、金属元素含有層１７ｂ中に含まれる金属量を面密度に換算した値に対応し、図２７のグラフの縦軸は、上記図２１のグラフの縦軸と同様に、金属元素含有層１７ｂを設けたことによる選択トランジスタのしきい電圧の変化量（すなわちフラットバンド電圧の変化量）に対応する。また、上記図２１のグラフの縦軸の値と同様に、図２７のグラフの縦軸の値は、金属元素含有層１７ｂを無くして絶縁膜１７ａのみによって選択トランジスタのゲート絶縁膜を構成した場合の選択トランジスタのしきい電圧を基準値とし、その基準値からの選択トランジスタのしきい電圧の変化量を表示している。また、上記図２１のグラフと同様に、図２７のグラフにも、金属元素含有層１７ｂにハフニウムとシリコンと酸素からなるハフニウムシリケートを用いた場合（図２７のグラフで黒三角▲で示されている）と、金属元素含有層１７ｂにアルミナ（酸化アルミニウム）を用いた場合（図２７のグラフで白四角□で示されている）について、グラフ化してある。
上記図２１のグラフに示されるように、選択トランジスタがｎチャネル型ＭＩＳＦＥＴの場合、金属元素含有層１７ｂを構成する金属元素の面密度（図２１のグラフの横軸に対応するもの）を増大させると、選択トランジスタのしきい電圧（あるいはフラットバンド電圧）は正の方向にシフト（変化）するが、図２７のグラフに示されるように、選択トランジスタがｐチャネル型ＭＩＳＦＥＴの場合、金属元素含有層１７ｂを構成する金属元素の面密度（図２７のグラフの横軸に対応するもの）を増大させると、選択トランジスタのしきい電圧（あるいはフラットバンド電圧）は負の方向にシフト（変化）する。また、図２７のグラフに示されるように、金属元素含有層１７ｂにアルミナを用いた場合、選択トランジスタのしきい電圧のシフト量（図２７のグラフの縦軸に対応するもの）は約０．１５Ｖで飽和してしまう。また、金属元素含有層１７ｂにハフニウム酸化膜を用いた場合、選択トランジスタのしきい電圧のシフト量（図２７のグラフの縦軸に対応するもの）が飽和する値（飽和シフト量）は非常に大きく、０．５Ｖ以上に達する。従って、絶縁膜１７ａと選択ゲート電極ＳＧの間に形成された金属元素含有層１７ｂの金属量（図２１,図２７のグラフの横軸に対応するもの）は、選択トランジスタの極性や、金属元素含有層１７ｂを構成する金属元素の種類によって、最適化して用いることが好ましい。
また、選択トランジスタがｎチャネル型のＭＩＳＦＥＴであり、選択ゲート電極ＳＧがｎ型シリコンの場合、しきい電圧は正の値であり、金属元素含有層１７ｂの導入により、図２１のように、選択トランジスタのしきい電圧は正の方向にシフトする。選択トランジスタがｐチャネル型のＭＩＳＦＥＴであり、選択ゲート電極ＳＧがｐ型シリコンの場合、しきい電圧は負の値であり、金属元素含有層１７ｂの導入により、図２７のように、選択トランジスタのしきい電圧は負の方向にシフトする。従って、選択トランジスタがｎチャネル型の場合もｐチャネル型の場合も、選択ゲート電極ＳＧと絶縁膜１７ａとの間に形成された金属元素含有層１７ｂは、選択ゲート電極ＳＧからなるＭＩＳＦＥＴ（選択トランジスタ）のしきい電圧の絶対値を増大する（すなわち選択トランジスタを高しきい電圧化する）ように作用する。なお、ｐ型のシリコンからなる選択ゲート電極ＳＧと絶縁膜１７ａとの間に、高濃度の窒素を含む酸窒化シリコン膜を導入することでも、しきい電圧を負にシフトさせることが可能である。面密度に換算して５×１０１５原子／ｃｍ２以下の窒素量によって、しきい電圧の絶対値を０から０．５Ｖの間で調整することができる。
また、図１，図２の本実施の形態のメモリセル構造を得るために、上記図５〜図２０に従って説明した製造工程では、絶縁膜１４を形成した後、絶縁膜１４上に金属酸化物または金属シリケートからなる金属元素含有層１５を堆積（形成）してから、金属元素含有層１５が堆積された絶縁膜１４上に多結晶シリコン膜１６を形成し、その後多結晶シリコン膜１６を加工して選択ゲート電極ＳＧを形成している。これにより、選択トランジスタのゲート絶縁膜を、絶縁膜１４により構成される絶縁膜１７ａと、絶縁膜１４（絶縁膜１７ａ）上の金属元素含有層１５により構成される金属元素含有層１７ｂの積層構造を有した絶縁膜１７により、構成することができる。図１，図２の本実施の形態のメモリセル構造を得るための他の製造工程（他の形態の製造工程）として、上記金属元素含有層１７ｂに相当する部分をイオン注入により形成することもでき、この場合の製造工程を、図２８〜図３１を参照して説明する。
図２８〜図３１は、他の形態の半導体装置の製造工程中の要部断面図である。ここで説明する製造工程においても、絶縁膜１４の形成工程までは、上記図５〜図９を参照して説明した工程と同様である。すなわち、上記図５〜図８で説明した工程と同様の工程を行って上記図８の構造が得られた後、上記図９で説明したのと同様にして絶縁膜１４を形成して、図２８に示される構造を得る。
次に、上記図９の場合とは異なり、この段階では金属元素含有層１５を形成せずに、図２９に示されるように、半導体基板１上（すなわち絶縁膜１４上）に多結晶シリコン膜１６を形成する。
次に、図３０に示されるように、イオン注入５０を行って、多結晶シリコン膜１６と絶縁膜１４の界面（または界面近傍）に金属元素を導入する。この際、注入された金属元素の分布が、多結晶シリコン膜１６と絶縁膜１４の界面付近でピーク（最大濃度）を有するように、イオン注入エネルギーを制御する。これにより、金属元素が多結晶シリコン膜１６と絶縁膜１４との界面近傍に限定して（局在して）導入された状態を形成することができ、多結晶シリコン膜１６と絶縁膜１４の間（界面）に、金属元素が導入された金属元素含有層１５ａが形成される。金属元素含有層１５ａは、上記金属元素含有層１５に対応する部分である。イオン注入５０で導入する金属元素は、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）またはアルミニウム（Ａｌ）であることが好ましい。なお、メモリセル部Ａ１の多結晶シリコン膜１６と絶縁膜１４の界面に金属元素を導入すればよいので、メモリ周辺回路部（高耐圧素子部Ａ２および通常の素子部Ａ３）をイオン注入阻止マスクとしてのフォトレジストパターン（図示せず）で覆った状態でイオン注入５０を行えば、より好ましい。
その後、上記図１１で説明したのと同様に、図３１に示されるように、フォトリソグラフィ法およびドライエッチング法などを用いて、多結晶シリコン膜１６を選択的にエッチング（除去）して、パターニングされた多結晶シリコン膜１６からなる選択ゲート電極ＳＧを形成する。
選択ゲート電極ＳＧの下に残存する絶縁膜１４と、絶縁膜１４および選択ゲート電極ＳＧの間（界面）の金属元素含有層１５ａとが、選択ゲート電極ＳＧとチャネル領域の間に位置して選択トランジスタのゲート絶縁膜として機能する絶縁膜（ゲート絶縁膜）１７となる。このため、選択トランジスタのゲート絶縁膜である絶縁膜１７は、酸化シリコンまたは酸窒化シリコンからなる絶縁膜１４により構成される絶縁膜１７ａと、絶縁膜１４（１７ａ）および選択ゲート電極ＳＧの間（界面）の金属元素含有層１５ａにより構成される金属元素含有層１７ｂの積層構造を有している。
選択ゲート電極ＳＧ形成後の工程は、上記１１〜図２０を参照して説明した工程と同様であるので、ここではその説明は省略する。
図２８〜図３１の工程を用いて半導体装置（メモリセル）を製造した場合も、上記図２１および図２７で説明したように、金属元素含有層１７ｂの金属量によって選択トランジスタのしきい電圧（選択ゲート電極ＳＧのフラットバンド電圧）を制御することができる。すなわち、上記イオン注入５０で導入する金属元素の量（ドーズ量）を調整することで、上記図２１および図２７の横軸の値（金属元素含有層１７ｂの金属量）を制御できる。このため、イオン注入５０により、絶縁膜１７ａと選択ゲート電極ＳＧの界面に金属元素含有層１７ｂを設けることができ、それによって選択トランジスタのしきい電圧を高めることができるので、上記のように選択トランジスタのチャネル領域（半導体領域１０ａ）の不純物濃度を低くでき、また、メモリトランジスタのチャネル領域（半導体領域１０ｂ）における不純物の総量を低くできる。これにより、データの保持特性を向上でき、また、メモリトランジスタのしきい電圧のばらつきを低減できる。また、金属元素含有層１７ｂに相当するものを形成するのにイオン注入法を用いることで、しきい電圧を変化させたい限られた領域にのみ金属種やその量を変えて金属元素を導入できる。すなわち、イオン注入阻止マスクを用いてメモリセル部Ａ１の一部の領域に選択的にイオン注入５０を行うことができるので、メモリセル部Ａ１を複数の区画に分け、区画毎に、絶縁膜１７ａと選択ゲート電極ＳＧの界面に導入された金属元素の種類や導入量を必要に応じて変えることができる。
また、本実施の形態においては、選択トランジスタ１つとメモリトランジスタ1つで一つのメモリセルを形成した場合について説明したが、上記図１５において選択ゲート電極ＳＧの片側にある多結晶シリコンスペーサ２３を除去する工程をなくして、選択ゲート電極ＳＧの両方の側壁上に絶縁膜２１を介してメモリゲート電極ＭＧを形成し、それによって、選択トランジスタ一つとメモリトランジスタ２つからなるメモリセルを形成することもできる。このようなメモリセルの場合、一つのメモリセルで２ビットの情報を記憶することも可能である。図３２に、この方法で形成されるメモリセルの構造を示す。図３２は、上記図１に対応するものであり、選択ゲート電極ＳＧの両方の側壁上に絶縁膜２１を介してメモリゲート電極ＭＧが形成されている。図３２のようなメモリセルの場合も、上記図１および図２のメモリセルの場合と同様に、絶縁膜１７ａと選択ゲート電極ＳＧの間に金属元素含有層１７ｂを設けることで、選択トランジスタを高しきい電圧化できるので、選択ゲート電極ＳＧの下のチャネル領域（半導体領域１０ａ）の不純物濃度を低くでき、また、メモリゲート電極ＭＧの下のチャネル領域（半導体領域１０ｂ）における不純物の総量を低くできる。図３２のようなメモリセルの場合も、上記図１および図２のメモリセルの場合と同様に、データ保持特性の向上、書換え耐性の向上、メモリトランジスタのしきい電圧のばらつき低減などを実現することができる。
（実施の形態２）
上記実施の形態１では、メモリセル部Ａ１の選択トランジスタのゲート絶縁膜には、絶縁膜１７ａおよび金属元素含有層１７ｂの積層構造を有する絶縁膜１７を用いていたが、メモリ周辺回路部（高耐圧素子部Ａ２および通常の素子部Ａ３）では、ＭＩＳＦＥＴのゲート絶縁膜に酸化シリコン単体膜を用いていた。それに対して、本実施の形態では、メモリセル部Ａ１の選択トランジスタのゲート絶縁膜だけでなく、メモリ周辺回路部の素子部Ａ３のＭＩＳＦＥＴのゲート絶縁膜にも、メモリセル部Ａ１の選択トランジスタのゲート絶縁膜（絶縁膜１７ａおよび金属元素含有層１７ｂの積層構造を有する絶縁膜１７）と同様の絶縁膜を用いている。従って、本実施の形態の半導体装置は、メモリセル部Ａ１およびメモリ周辺回路部の高耐圧素子部Ａ２の構造は、上記実施の形態１と同様であるが、メモリ周辺回路部の素子部Ａ３の構造が、上記実施の形態１と異なっている。従って、以下で説明する製造工程については、上記実施の形態１と異なる部分を中心に図３３〜図４０を参照して説明する。
上記実施の形態１では、メモリセル部Ａ１の選択トランジスタのゲート絶縁膜には、絶縁膜１７ａおよび金属元素含有層１７ｂの積層構造を有する絶縁膜１７を用いていたが、メモリ周辺回路部（高耐圧素子部Ａ２および通常の素子部Ａ３）では、ＭＩＳＦＥＴのゲート絶縁膜に酸化シリコン単体膜を用いていた。それに対して、本実施の形態では、メモリセル部Ａ１の選択トランジスタのゲート絶縁膜だけでなく、メモリ周辺回路部の素子部Ａ３のＭＩＳＦＥＴのゲート絶縁膜にも、メモリセル部Ａ１の選択トランジスタのゲート絶縁膜（絶縁膜１７ａおよび金属元素含有層１７ｂの積層構造を有する絶縁膜１７）と同様の絶縁膜を用いている。従って、本実施の形態の半導体装置は、メモリセル部Ａ１およびメモリ周辺回路部の高耐圧素子部Ａ２の構造は、上記実施の形態１と同様であるが、メモリ周辺回路部の素子部Ａ３の構造が、上記実施の形態１と異なっている。従って、以下で説明する製造工程については、上記実施の形態１と異なる部分を中心に図３３〜図４０を参照して説明する。
図３３〜図４０は、本実施の形態の半導体装置の製造工程中の要部断面図である。上記図６までの工程は上記実施の形態１と同様であるので、ここではその説明を省略し、上記図６に続く工程について説明する。
上記実施の形態１と同様にして、上記図６の構造を得た後、図３３に示されるように、酸化（熱酸化）などにより、高耐圧素子部Ａ２で必要とされる厚いゲート絶縁膜１１を形成し、半導体基板１上（すなわちゲート絶縁膜１１上）に例えばＣＶＤ法などを用いて、例えば１５０ｎｍ程度の厚みを有する多結晶シリコン膜１３を堆積し、フォトリソグラフィ法およびドライエッチング法などを用いてメモリセル部Ａ１と素子部Ａ３の多結晶シリコン膜１３およびゲート絶縁膜１１を除去する。これにより、高耐圧素子部Ａ２にのみゲート絶縁膜１１および多結晶シリコン膜１３が形成された状態となる。
次に、希釈フッ酸洗浄などによって半導体基板１の表面の自然酸化膜を除去した後、酸化（熱酸化）して、図３４に示されるように、絶縁膜（酸化シリコン膜）１４を形成する。酸化の条件（酸化シリコン膜からなる絶縁膜１４の形成条件）は、例えば、半導体基板１上に１〜３ｎｍ程度の酸化シリコン膜（絶縁膜１４）が形成されるような条件で行う。これにより、メモリセル部Ａ１と周辺回路部の素子部Ａ３の半導体基板１上（ｐ型ウエル３，５の表面）に、例えば２ｎｍの厚みで酸化シリコン膜からなる絶縁膜１４が形成される。このとき、酸化膜（酸化シリコン膜からなる絶縁膜１４）は、多結晶シリコン膜１３上にも成長する。なお絶縁膜１４として、酸化シリコン膜の代わりに酸窒化シリコン膜を形成することもできる。このため、上記実施の形態１と同様に、本実施の形態においても、絶縁膜１４は、酸化シリコン膜または酸窒化シリコン膜からなる。
次に、絶縁膜１４上に、金属元素含有層１５を形成する。例えば、上記実施の形態１と同様、ＭＯＣＶＤやＡＬＣＶＤのようなＣＶＤ法を用いて、金属酸化物（金属酸化物膜）または金属シリケート（金属シリケート膜）を絶縁膜１４上に堆積して、金属元素含有層１５を形成することができる。金属元素含有層１５を構成する材料は、上記実施の形態１と同様（金属酸化物または金属シリケート）であるので、ここではその説明は省略する。
また、金属元素含有層１５中に含まれる金属元素の量と、メモリセル部Ａ１に形成するメモリセルの選択ゲート電極の下のチャネル領域（半導体領域１０ａに対応）の不純物濃度、あるいは、素子部Ａ３に形成するｎ型とｐ型のＭＩＳＦＥＴのチャネル領域の不純物濃度によって、それぞれのトランジスタ（メモリセル部Ａ１の選択トランジスタや素子部Ａ３のＭＩＳＦＥＴ）のしきい電圧を調整することができる。例えば、選択ゲートトランジスタを、選択ゲート電極に印加される電圧がゼロのオフ状態において１０−９Ａ／μｍの電流値となるように設定することができる。また、上記図２１や図２７に示されるように、金属元素含有層１７ｂ（１５）の材料と、ゲート電極に依存して、しきい電圧（フラットバンド電圧）のシフト量が異なる。例えば、金属元素含有層１７ｂ（１５）の材料としてハフニウムシリケートを用いた場合、金属元素含有層１７ｂ中の金属量が５×１０１４原子／ｃｍ２よりも大きいと、素子部Ａ３のｐチャネル型ＭＩＳＦＥＴのしきい電圧のシフト量（そのＭＩＳＦＥＴのゲート絶縁膜に金属元素含有層１７ｂを形成しない場合を基準値にし、金属元素含有層１７ｂを設けたときのしきい電圧の基準値からの変化量）が０．５Ｖ以上になり、チャネル領域の不純物濃度によりしきい電圧の調整と短チャネル効果の抑制を行うことが難しくなる問題が生じる。また、金属元素含有層１７ｂ（１５）の材料としてアルミナを用いた場合、金属元素含有層１７ｂ中の金属量が多すぎると、素子部Ａ３のｎチャネル型ＭＩＳＦＥＴのしきい電圧のシフト量（そのＭＩＳＦＥＴのゲート絶縁膜に金属元素含有層１７ｂを形成しない場合を基準値にし、金属元素含有層１７ｂを設けたときのしきい電圧の基準値からの変化量）が大きすぎるという問題が生じる。従って、金属元素含有層１７ｂ（１５）をメモリセル部Ａ１と素子部Ａ３の両方に適用する本実施の形態の場合、金属元素含有層１７ｂ（１５）中に含まれる金属量は、面密度で５×１０１４原子／ｃｍ２以下であることがより好ましい。
金属元素含有層１５の堆積後、プラズマ窒化処理やアンモニア雰囲気中の熱処理などにより、窒素を金属元素含有層１５に導入してもよい。その後、必要に応じて希釈酸素中で比較的高温の熱処理を行うことなどにより、余分な窒素を気化させることもできる。
次に、図３５に示されるように、半導体基板１上に、例えばＣＶＤ法などを用いて、例えば１５０ｎｍ程度の厚みを有する多結晶シリコン膜１６を堆積する。それから、メモリセル部Ａ１と素子部Ａ３のｎチャネル型ＭＩＳＦＥＴ形成予定領域では、多結晶シリコン膜１６に、例えばリン（Ｐ）などのｎ型の不純物を高濃度にドーピングし、一方、素子部Ａ３のｐチャネル型ＭＩＳＦＥＴ形成予定領域部では、ボロン（Ｂ）などのｐ型の不純物を高濃度にドーピングし、その後、活性化のための熱処理を行なう。
次に、図３６に示されるように、フォトリソグラフィ法およびドライエッチング法などを用いて、多結晶シリコン膜１６を選択的にエッチング（すなわちパターニング）して、パターニングされた多結晶シリコン膜１６からなるメモリセル部Ａ１の選択ゲート電極ＳＧと素子部Ａ３のゲート電極２５ｂを形成する。これにより、メモリセル部Ａ１において、後で形成するメモリゲート電極ＭＧの形成予定領域が露出される。
メモリセル部Ａ１において、選択ゲート電極ＳＧの下に残存する絶縁膜１４および金属元素含有層１５が、選択ゲート電極ＳＧとチャネル領域の間に位置して選択トランジスタのゲート絶縁膜として機能する絶縁膜（ゲート絶縁膜）１７となる。このため、選択トランジスタのゲート絶縁膜である絶縁膜１７は、絶縁膜１４により構成される絶縁膜１７ａと、絶縁膜１４（１７ａ）上の金属元素含有層１５により構成される金属元素含有層１７ｂの積層構造を有している。一方、メモリ周辺回路部の素子部Ａ３において、ゲート電極２５ｂの下に残存する絶縁膜１４および金属元素含有層１５が、ゲート電極２５ｂとチャネル領域の間に位置して素子部Ａ３のＭＩＳＦＥＴのゲート絶縁膜として機能する絶縁膜（ゲート絶縁膜）１７ｃとなる。このため、メモリ周辺回路部の素子部Ａ３のＭＩＳＦＥＴのゲート絶縁膜は、メモリセル部Ａ１の選択トランジスタのゲート絶縁膜（絶縁膜１７）と同工程で形成された同様の構成の絶縁膜１７ｃからなり、この絶縁膜１７ｃは、絶縁膜１４により構成される絶縁膜１７ａと、絶縁膜１４（１７ａ）上の金属元素含有層１５により構成される金属元素含有層１７ｂの積層構造を有している。絶縁膜１４は酸化シリコン膜または酸窒化シリコン膜により形成されているので、絶縁膜１７，１７ｃにおいて、絶縁膜１７ｂは酸化シリコン膜または酸窒化シリコン膜からなる。
次に、メモリ周辺回路部の高耐圧素子部Ａ２および素子部Ａ３をフォトレジストパターン（図示せず）などで覆ってから、メモリセル部Ａ１において、選択ゲート電極ＳＧをイオン注入阻止マスクとして用いて、不純物のイオン注入１８を行う。イオン注入１８で注入する不純物は、必要に応じて、ｎ型の不純物（例えばヒ素またはリンなど）を選択することができる。このイオン注入１８により、メモリセル部Ａ１において、選択ゲート電極ＳＧで覆われていない領域に不純物がイオン注入され、それによって、ｐ型ウエル３（内の半導体領域１０ａ）の選択ゲート電極ＳＧで覆われていない領域に、イオン注入１８による不純物が導入された半導体領域１０ｂが形成される。
このイオン注入１８で導入した不純物と、上記イオン注入６で導入された不純物とにより、後で形成されるメモリゲート電極ＭＧの下の領域（チャネル領域）の不純物濃度（不純物の電荷密度）を調整する。また、上記実施の形態１と同様に、本実施の形態でも、メモリセル部Ａ１の選択トランジスタに金属元素含有層１７ｂを設けることにより、金属元素含有層１７ｂを設けない場合に比べて、上記イオン注入６で導入する不純物の量（ドーズ量）を減らすことができるため、メモリトランジスタのしきい電圧低下のために必要なイオン注入１８の注入量（ドーズ量）を減らすことができる。また、メモリ周辺回路部の素子部Ａ３においても、ＭＩＳＦＥＴのゲート絶縁膜に金属元素含有層１７ｂを設けることにより、メモリ周辺回路部の素子部Ａ３のＭＩＳＦＥＴのしきい電圧の絶対値が増大するため、メモリ周辺回路部の素子部Ａ３のチャネル領域の不純物濃度（上記イオン注入８で導入した不純物の量）を減らすことができる。但し、メモリ周辺回路部の素子部Ａ３においては、上記イオン注入８工程で、ｎチャネル型ＭＩＳＦＥＴ形成予定領域とｐチャネル型ＭＩＳＦＥＴ形成予定領域で異なる不純物をイオン注入している。
次に、上記実施の形態１と同様の手法により、図３７に示されるように、半導体基板１上に絶縁膜２１を形成する。絶縁膜２１は、上記実施の形態１と同様に、酸化シリコン膜２１ａ、窒化シリコン膜２１ｂおよび酸化シリコン膜２１ｃの積層膜からなるが、図３７およびそれ以降では、図面を見易くするために、単に絶縁膜２１として図示している。
次に、半導体基板１の主面の全面上（すなわち絶縁膜２１上）に、リン（Ｐ）などをドーピングした多結晶シリコン膜２２をＣＶＤ法などを用いて堆積する。多結晶シリコン膜２２の堆積膜厚は例えば１００ｎｍ程度である。
次に、図３８に示されるように、堆積膜厚（１００ｎｍ程度）分だけ多結晶シリコン膜２２をエッチング（ドライエッチング、異方性エッチング、エッチバック）することにより、選択ゲート電極ＳＧおよびゲート絶縁膜１７の積層構造の側面に、後でメモリゲート電極ＭＧとなるべき多結晶シリコンスペーサ２３を形成する。それから、フォトリソグラフィ法およびドライエッチング法などを用いて、選択ゲート電極ＳＧの片側にある多結晶シリコンスペーサ２３および絶縁膜２１などを取り除く。これにより、図３８の構造が得られる。選択ゲート電極ＳＧの他の片側に絶縁膜２１を介して隣接して残存する多結晶シリコンスペーサ２３が、メモリゲート電極ＭＧとなる。
次に、図３９に示されるように、半導体基板１の主面全面上に、例えばＣＶＤ法によって酸化シリコン膜２４を堆積し、例えばフォトリソグラフィ法およびドライエッチング法などを用いて、メモリセル部Ａ１およびメモリ周辺回路部の素子部Ａ３以外の酸化シリコン膜２４を除去し、高耐圧素子部Ａ２の多結晶シリコン膜１３の表面を露出させる。メモリセル部Ａ１および素子部Ａ３は、酸化シリコン膜２４で覆われた状態となる。
次に、高耐圧素子部Ａ２のｎチャネル型ＭＩＳＦＥＴ形成予定領域の多結晶シリコン膜１３にｎ型の不純物をドーピングし、また、図示しないｐチャネル型ＭＩＳＦＥＴ形成予定領域の多結晶シリコン膜１３にｐ型の不純物をドーピングし、活性化熱処理を行なった後に、図４０に示されるように、フォトリソグラフィ法およびドライエッチング法などを用いて多結晶シリコン膜１３をパターニングして、高耐圧素子部Ａ２に形成されるＭＩＳＦＥＴのゲート電極２５ａを形成する。
次に、フォトリソグラフィ法により形成したフォトレジストパターン（図示せず）で高耐圧素子部Ａ２を覆った（マスクした）状態で、メモリセル部Ａ１および素子部Ａ３を保護していた酸化シリコン膜２４を除去する。
その後の工程は、上記実施の形態１と同様である。すなわち、図４０に示されるように、ｎ−型半導体領域３１，３２，３３を形成し、側壁絶縁膜３４を形成し、ｎ＋型半導体領域３５，３６，３７を形成し、金属シリサイド層３９を形成する。更に、上記実施の形態１と同様に層間絶縁膜４１、コンタクトホール４２、プラグ４３、配線開口部４５および配線４６などが形成されるが、ここでは図示およびその説明を省略する。
このようにして、図４０に示されるようにメモリセル部Ａ１の選択トランジスタとメモリ周辺回路部の素子部Ａ３のＭＩＳＦＥＴのゲート絶縁膜に、絶縁膜１７ａと金属元素含有層１７ｂの積層構造を有する絶縁膜１７，１７ｃが使われた半導体装置（不揮発性半導体記憶装置）が製造される。
本実施の形態の半導体装置では、上記実施の形態１の半導体装置と同様に、メモリセル部Ａ１の選択トランジスタにおいて、絶縁膜１７ａと選択ゲート電極ＳＧの間（界面）に、金属酸化物または金属シリケートからなる金属元素含有層１７ｂを設けている。更に、本実施の形態の半導体装置では、メモリ周辺回路部の素子部Ａ３のＭＩＳＦＥＴにおいて、絶縁膜１７ａとゲート電極２５ｂの間（界面）に、金属酸化物または金属シリケートからなる金属元素含有層１７ｂを設けている。
このため、本実施の形態の半導体装置（不揮発性半導体記憶装置）においては、上記実施の形態１で説明したメモリセル部Ａ１のメモリセルのデータ保持特性や書換え耐性など、メモリ特性を向上できるだけでなく、メモリ周辺回路部の素子部Ａ３の高速化を同時に実現できる特徴をもつ。
本実施の形態では、メモリセル部Ａ１において絶縁膜１７ａと選択ゲート電極ＳＧの間に金属元素含有層１７ｂを設け、かつ素子部Ａ３において絶縁膜１７ａとゲート電極２５ｂの間に金属元素含有層１７ｂを設けていることにより、メモリセル部Ａ１の選択トランジスタのしきい電圧と、素子部Ａ３のＭＩＳＦＥＴ（ゲート電極２５ｂによって構成されるＭＩＳＦＥＴ）のしきい電圧を制御（高しきい値化）することができる。このため、メモリセル部Ａ１の選択トランジスタ（選択ゲート電極ＳＧの下）のチャネル領域（半導体領域１０ａ）と、メモリ周辺回路部の素子部Ａ３のトランジスタ（ゲート電極２５ｂの下）のチャネル領域の不純物濃度を減少させることができる。これにより、不純物イオンによるキャリアのクーロン散乱が小さくなるのでチャネルの移動度が大きく向上し、メモリセル部Ａ１の選択トランジスタおよび素子部Ａ３のＭＩＳＦＥＴ（トランジスタ）を同時に高速化することができる。更に、メモリセル部Ａ１のメモリトランジスタ（メモリゲート電極ＭＧの下）のチャネル領域（半導体領域１０ｂ）の移動度は、そこに注入される不純物イオンの総量（上記イオン注入６とイオン注入１８で導入される不純物量の和）によって決定される。本実施の形態によると、上記実施の形態１と同様に、メモリセル部Ａ１のメモリトランジスタのチャネル領域（半導体領域１０ｂ）における不純物イオンの総量を減らすことができるため、メモリトランジスタの移動度が向上し、高速化できる。以上のように、本実施の形態によって、メモリセル部Ａ１の選択トランジスタおよびメモリトランジスタ、更に周辺回路部の素子部Ａ３のＭＩＳＦＥＴ（トランジスタ）を、ともに高速化することが可能である。従って、不揮発性メモリを有する半導体装置の性能を向上させることができる。また、不揮発性メモリを有する半導体装置の信頼性を向上させることができる。
このように、本実施の形態によって、上記実施の形態１で説明したメモリセルのデータ保持特性の向上や書換え耐性の向上に加え、更にメモリ周辺回路部のトランジスタの高速化を実現することができる。
なお、本実施の形態でも、上記実施の形態１と同様に、金属元素含有層１７ｂにハフニウムシリケートまたはアルミナを用いることができることはもちろん、ハフニウム酸化物（ＨｆＯ２）、ジルコニウム酸化物（ＺｒＯ２）またはその他の金属酸化物で絶縁体であるもの、または、これら金属酸化物（ハフニウム酸化物、ジルコニウム酸化物またはその他の金属酸化物）と酸化シリコンとの化合物であるシリケート、または、ハフニウム酸化物とアルミナの化合物など複数の金属酸化物の化合物を、金属元素含有層１７ｂに用いることもできる。これらのいずれの材料を金属元素含有層１７ｂに用いた場合も、多結晶シリコン電極（選択ゲート電極ＳＧ）界面のフェルミレベルピニングによるしきい電圧の変化によって、メモリセル部Ａ１の選択トランジスタやメモリ周辺回路部の素子部Ａ３のトランジスタ（ＭＩＳＦＥＴ）のしきい電圧を調整することができ、両トランジスタの性能を向上することができる。但し、本実施の形態の場合、メモリ周辺回路部の素子部Ａ３のｐチャネル型ＭＩＳＦＥＴとｎチャネル型ＭＩＳＦＥＴの両方のしきい電圧調整が必要であるため、金属元素含有層１７ｂを構成する金属元素の絶縁膜１７,１７ｃにおける面密度（すなわち絶縁膜１７，１７ｃにおける金属元素含有層１７ｂの金属量）は、１×１０１５原子／ｃｍ２以下に調整することがより望ましい。
また、本実施の形態では、メモリセル部Ａ１の選択ゲート電極ＳＧおよび素子部Ａ３のゲート電極２５ｂの形成前に、絶縁膜１４上に金属元素含有層１５を堆積する方法を用いたが、上記実施の形態１の上記図２８〜図３１を参照して説明したように、絶縁膜１４上に、金属元素含有層１５を堆積しないで多結晶シリコン膜１６を堆積し、その後、イオン注入法で、多結晶シリコン膜１６と絶縁膜１４の界面にハフニウムなどの金属元素をイオン注入して、金属元素含有層１７ｂに相当するもの（金属元素含有層１５ａ）を形成することもできる。この場合、メモリセル部Ａ１の選択トランジスタのゲート絶縁膜である絶縁膜１７の金属元素含有層１７ｂと、メモリ周辺回路部の素子部Ａ３のＭＩＳＦＥＴのゲート絶縁膜である絶縁膜１７ｃの金属元素含有層１７ｂとが、上記イオン注入５０の工程で形成された上記金属元素含有層１５ａによって構成される。この場合も、金属元素含有層１５ａ（金属元素含有層１７ｂ）を形成するイオン注入５０の注入量を調整することによって、上記図２１および図２７で説明したように、メモリセル部Ａ１の選択トランジスタやメモリ周辺回路部の素子部Ａ３のＭＩＳＦＥＴのしきい電圧（フラットバンド電圧）を制御することができる。また、金属元素含有層１７ｂに相当するものを形成するのにイオン注入法を用いることで、しきい電圧を変化させたい限られた領域にのみ金属種やその量を変えて金属元素を導入できる。
また、選択トランジスタ１つとメモリトランジスタ1つで一つのメモリセルを形成した場合について説明したが、本実施の形態においても、上記実施の形態１の図３２のように、選択ゲート電極ＳＧの片側にある多結晶シリコンスペーサ２３を除去する工程をなくして、選択ゲート電極ＳＧの両方の側壁上に絶縁膜２１を介してメモリゲート電極ＭＧを形成し、それによって、選択トランジスタ一つとメモリトランジスタ２つからなるメモリセルを形成することもできる。このようなメモリセルの場合、一つのメモリセルで２ビットの情報を記憶することも可能である。このようなメモリセルの場合も、本実施の形態を適用することで、データ保持特性の向上、書換え耐性の向上、メモリトランジスタのしきい電圧のばらつき低減などを実現することができる。
（実施の形態３）
上記実施の形態１，２では、電荷蓄積部にトラップ性絶縁膜（上記絶縁膜２１に対応）を用いたスプリットゲート型メモリセルに本発明を適用した場合について説明したが、本実施の形態は、フローティングゲート方式のスプリットゲート型メモリセルに本発明を適用したものである。
上記実施の形態１，２では、電荷蓄積部にトラップ性絶縁膜（上記絶縁膜２１に対応）を用いたスプリットゲート型メモリセルに本発明を適用した場合について説明したが、本実施の形態は、フローティングゲート方式のスプリットゲート型メモリセルに本発明を適用したものである。
本実施の形態では、半導体装置（不揮発性半導体記憶装置）のうちメモリセル部のみを抜き出し、メモリセル部の製造工程と構造について、図４１〜図４５を用いて説明する。
図４１〜図４５は、本実施の形態の半導体装置の製造工程中の要部断面図であり、メモリセル部（上実施の形態１，２のメモリセル部Ａ１に対応する領域）が示され、上実施の形態１，２のメモリ周辺回路部（高耐圧素子部Ａ２および通常の素子部Ａ３）に対応する領域などは、図示を省略している。
本実施の形態の半導体装置を製造するには、まず、図４１に示されるように、上記実施の形態１と同様の半導体基板１に素子分離領域（上記素子分離領域２に対応するもの、ここでは図示せず）を形成してから、ｐ型の不純物をイオン注入することなどにより、半導体基板１表面に、所定の深さに渡ってｐ型ウエル３を形成する。
次に、後で形成される選択トランジスタのしきい電圧を調整するために、ｐ型ウエル３に対してイオン注入６ａを行う。このイオン注入６ａは、上記実施の形態１，２のイオン注入６に相当するものであり、イオン注入６ａでは、例えばボロン（Ｂ：ホウ素）などのｐ型の不純物をイオン注入する。このイオン注入６ａによって、ｐ型ウエル３の上層部分に、上記実施の形態１，２の半導体領域１０ａに相当する半導体領域（ｐ型半導体領域）１０ｃが形成される。
イオン注入６ａは、メモリセル部に形成する選択トランジスタのしきい電圧が所望の値となるように、後で選択トランジスタのチャネル領域として機能する半導体領域１０ｃの不純物濃度を調整するために導入される。上記実施の形態１，２と同様に、本実施の形態においても、金属元素含有層１７ｂ（この段階では未形成）を設けることにより、金属元素含有層１７ｂを設けない場合に比べて選択トランジスタのしきい電圧が高くなるので、それを考慮し、金属元素含有層１７ｂを設けない場合に必要なドーズ量よりも少ないドーズ量で、イオン注入６ａを行う。
次に、希釈フッ酸洗浄などによって半導体基板１の表面の自然酸化膜を除去した後、酸化（熱酸化）して、図４２に示されるように、酸化シリコン膜からなる絶縁膜１４を形成する。なお、絶縁膜１４として、酸化シリコン膜の代わりに酸窒化シリコン膜を用いることもできる。それから、絶縁膜１４上に、上記実施の形態１，２と同様の金属元素含有層１５を同様の手法を用いて形成する。従って、金属元素含有層１５は、金属酸化物膜または金属シリケート膜からなる。なお、この金属元素含有層１５中に含まれる金属元素の量と、メモリセルの選択ゲート電極の下のチャネル領域（半導体領域１０ｃに対応）の不純物濃度とによって、選択トランジスタのしきい電圧を調整することができる。
金属元素含有層１５の堆積後、必要に応じて、プラズマ窒化処理やアンモニア雰囲気中の熱処理などにより、窒素を金属元素含有層１５に導入してもよい。その後、必要に応じて希釈酸素中で比較的高温の熱処理を行うことなどにより、余分な窒素を気化させることもできる。
次に、半導体基板１上（すなわち金属元素含有層１５を堆積した絶縁膜１４上）に、例えばＣＶＤ法などを用いて、例えば１５０ｎｍ程度の厚みを有する多結晶シリコン膜１６を堆積し、多結晶シリコン膜１６に、例えばリン（Ｐ）などのｎ型の不純物を高濃度にドーピングした後、導入した不純物の活性化のための熱処理を行なう。それから、ＣＶＤ法などを用いて、多結晶シリコン膜１６上に、例えば１５０ｎｍ程度の厚みを有する酸化シリコン膜（絶縁膜）６０を堆積する。その後、フォトリソグラフィ法およびドライエッチング法などを用いて、酸化シリコン膜６０と多結晶シリコン膜１６を選択的にエッチング（除去）して、メモリセルの選択ゲート電極ＳＧ２を形成する。選択ゲート電極ＳＧ２は、パターニングされた多結晶シリコン膜１６からなり、選択ゲート電極ＳＧ２上には、酸化シリコン膜６０が残存している。これにより、後述するメモリゲート電極ＭＧ２の形成予定領域が露出される。選択ゲート電極ＳＧ２は、上記実施の形態１，２の選択ゲート電極ＳＧに相当するものである。
選択ゲート電極ＳＧ２の下に残存する絶縁膜１４および金属元素含有層１５が、選択ゲート電極ＳＧ２とチャネル領域（半導体領域１０ｃ）の間に位置して選択トランジスタのゲート絶縁膜として機能する絶縁膜（ゲート絶縁膜、第１の層）１７ｄとなる。このため、選択トランジスタのゲート絶縁膜である絶縁膜１７ｄは、絶縁膜１４により構成される絶縁膜１７ａと、絶縁膜１７ａ（１４）上の金属元素含有層１５により構成される金属元素含有層１７ｂの積層構造を有している。絶縁膜１４は酸化シリコン膜または酸窒化シリコン膜により形成されているので、絶縁膜１７ｂは酸化シリコン膜または酸窒化シリコン膜からなる。
絶縁膜１７ｄは、上記実施の形態１，２の絶縁膜１７に相当するものであり、絶縁膜１７と同様の構成を有している。すなわち、本実施の形態の選択トランジスタ（選択ゲート電極ＳＧ２によりなるＭＩＳＦＥＴ）のゲート絶縁膜（すなわち選択ゲート電極ＳＧ２の下に位置する絶縁膜１７ｄ）は、上記実施の形態１，２の選択トランジスタのゲート絶縁膜（すなわち選択ゲート電極ＳＧの下に位置する絶縁膜１７）と同様の構成を有している。
次に、必要に応じて、選択ゲート電極ＳＧ２をイオン注入阻止マスクとして用いて、不純物のイオン注入１８ａを行う。イオン注入工程１８ａは、上記実施の形態１，２のイオン注入１８に相当するものである。このイオン注入１８ａにより、メモリセル部において、選択ゲート電極ＳＧ２で覆われていない領域に不純物がイオン注入され、それによって、ｐ型ウエル３（内の半導体領域１０ｃ）の選択ゲート電極ＳＧ２で覆われていない領域に、イオン注入１８ａによる不純物が導入された半導体領域１０ｄが形成される。これにより、図４２の構造が得られる。イオン注入１８ａで注入する不純物は、必要に応じて、ｎ型の不純物（例えばヒ素またはリンなど）を選択することができる。
このイオン注入１８ａで導入した不純物と、上記イオン注入６ａで導入された不純物とにより、後で形成されるメモリゲート電極ＭＧ２の下の領域（チャネル領域）の不純物濃度（不純物の電荷密度）を調整する。また、上記実施の形態１，２と同様に、本実施の形態においても、金属元素含有層１７ｂを設けることにより、金属元素含有層１７ｂを設けない場合に比べて、上記イオン注入６ａで導入する不純物の量（ドーズ量）を減らすことができるため、メモリトランジスタのしきい電圧低下のために必要なイオン注入１８ａで導入する不純物の注入量（ドーズ量）を減らすことができる。
次に、図４３に示されるように、フォトレジストパターン（図示せず）をイオン注入阻止マスクとして選択ゲートＳＧ２の片側に、リン（Ｐ）などのｎ型不純物を高濃度にイオン注入し、ｎ型半導体領域６１を形成する。ｎ型半導体領域６１は、ソース・ドレインとして機能する半導体領域であり、選択ゲートＳＧ２の片側のｐ型ウエル３に形成される。
次に、犠牲酸化した後、半導体基板１上に熱酸化により例えば１０ｎｍ程度の厚みの酸化シリコン膜６２ａを形成する。この際、選択ゲート電極ＳＧ２の側面も酸化されて、酸化シリコン膜６２ｂが選択ゲート電極ＳＧ２の側面に形成される。これにより、図４３の構造が得られる。
次に、半導体基板１上にＣＶＤ法などを用いて、アモルファスシリコン膜を堆積し、このアモルファスシリコン膜を異方性エッチングによりエッチバックすることなどにより、図４４に示されるように、フローティングゲート電極（浮遊ゲート、浮遊ゲート電極）ＦＧを形成する。フローティングゲート電極ＦＧの下の酸化シリコン膜６２ａがフローティングゲート電極ＦＧのゲート絶縁膜として機能することができる。
次に、半導体基板１上に熱酸化により例えば４〜７ｎｍ程度の厚みの第１酸化シリコン膜を形成し、その第１酸化シリコン膜上に例えば８〜１０ｎｍ程度の厚みの窒化シリコン膜を堆積（形成）し、その窒化シリコン膜上に例えば７〜８ｎｍ程度の厚みの第２酸化シリコン膜を堆積（形成）して、これら第１酸化シリコン膜、窒化シリコン膜および第２酸化シリコン膜の積層膜からなる絶縁膜（ＯＮＯ積層膜）６３を形成する。なお、図４５においては、図面を見易くするために、第１酸化シリコン膜、窒化シリコン膜および第２酸化シリコン膜の積層膜を、単に絶縁膜６３として図示している。
次に、半導体基板１上にリン（Ｐ）などをドーピングした多結晶シリコン膜６４をＣＶＤ法などを用いて堆積（形成）する。次いで、これを公知のリソグラフィとドライエッチング技術によりパターニングする。このパターニングされた多結晶シリコン膜６４（多結晶シリコン膜６４のうち絶縁膜６３を介してフローティングゲート電極ＦＧ上に位置する部分）が、メモリトランジスタのメモリゲート電極ＭＧ２として機能することができる。これにより、図４５に示されるようなメモリセルの基本構造が完成する。その後、必要に応じて層間絶縁膜や配線などが形成されるが、ここではその説明は省略する。
本実施の形態では、電荷蓄積部に絶縁膜（絶縁膜６２ａ，６２ｂ，６３）で周囲を覆われたフローティングゲート電極ＦＧを用いたフローティングゲート方式のスプリットゲート型のメモリセルにおいて、選択トランジスタ（選択ゲート電極ＳＧ２により形成されるトランジスタ）のゲート絶縁膜を、上記実施の形態１，２の選択トランジスタのゲート絶縁膜と同様の構成としたことを特徴としている。
すなわち、上記実施の形態１，２では、メモリゲート電極ＭＧと半導体基板１（半導体領域１０ｂ）との間に形成され、内部に電荷蓄積部を有する層（第２の層）が、ＯＮＯ積層膜（絶縁膜２１）により構成されていたのに対して、本実施の形態では、メモリゲート電極ＭＧ２と半導体基板１（半導体領域１０ｂ）との間に形成され、内部に電荷蓄積部を有する層（第２の層）が、周囲を絶縁膜（絶縁膜６２ａ，６２ｂ，６３）で覆われた導電膜（フローティングゲート電極ＦＧ）により構成されたものであり、フローティングゲート電極ＦＧ（導電膜）が電荷蓄積部として機能する。
本実施の形態においても、選択トランジスタ（選択ゲート電極ＳＧ２により形成されるトランジスタ）のゲート絶縁膜を、酸化シリコンまたは酸窒化シリコンの単体膜で形成せずに、酸化シリコンまたは酸窒化シリコンからなる絶縁膜１７ａと選択ゲート電極ＳＧ２の間（界面）に、金属酸化物または金属シリケートからなる金属元素含有層１７ｂを設けている。これにより、選択トランジスタならびにメモリトランジスタのしきい電圧の調整を行うことによって、データの保持特性の向上やメモリの高速化などを実現できる。
すなわち、本実施の形態においても、メモリセルの選択トランジスタのゲート絶縁膜を上記実施の形態１，２と同様の構成とする（すなわち絶縁膜１７ａと選択ゲート電極ＳＧ２の間に金属元素含有層１７ｂを設ける）ことで、金属元素含有層１７ｂを設けなかった場合と比べて、しきい電圧が同じであれば、上記実施の形態１，２で説明したように、選択トランジスタおよびメモリトランジスタ両方のチャネル領域（図４５において選択トランジスタのチャネル領域が半導体領域１０ｃに対応し、メモリトランジスタのチャネル領域が半導体領域１０ｄに対応する）の不純物濃度を抑制（低減）することができる。このため、チャネルの移動度の向上や、しきい電圧のばらつきを抑制することができる。その結果、不揮発性メモリの書換え耐性の向上とデータ保持特性を向上させることができる。従って、不揮発性メモリを有する半導体装置の性能を向上させることができる。また、不揮発性メモリを有する半導体装置の信頼性を向上させることができる。
また、本実施の形態においても、上記実施の形態１，２で説明したように、金属元素含有層１７ｂ（１５）中の金属の量や、チャネル領域（半導体領域１０ｃ，１０ｄ）の不純物濃度、トランジスタの極性を必要に応じて変更することが可能である。
また、本実施の形態においても、上記実施の形態１の上記図２８〜図３１を参照して説明したように、絶縁膜１４上に、金属元素含有層１５を堆積しないで多結晶シリコン膜１６を堆積し、その後、イオン注入法で、多結晶シリコン膜１６と絶縁膜１４の界面にハフニウムなどの金属元素をイオン注入して、金属元素含有層１７ｂに相当するもの（金属元素含有層１５ａ）を形成することもできる。
（実施の形態４）
上記実施の形態１〜３では、選択トランジスタとメモリトランジスタのゲート（ゲート電極）が分離したスプリットゲート型メモリセルに本発明を適用した場合について説明したが、本実施の形態は、選択トランジスタとメモリトランジスタのゲート（ゲート電極）が共通化したメモリセルに本発明を適用したものである。本実施の形態では、メモリトランジスタにフローティングゲート方式を用いる場合を例に挙げて、メモリセル部の製造工程と構造について、図４６〜図５０を用いて説明する。
上記実施の形態１〜３では、選択トランジスタとメモリトランジスタのゲート（ゲート電極）が分離したスプリットゲート型メモリセルに本発明を適用した場合について説明したが、本実施の形態は、選択トランジスタとメモリトランジスタのゲート（ゲート電極）が共通化したメモリセルに本発明を適用したものである。本実施の形態では、メモリトランジスタにフローティングゲート方式を用いる場合を例に挙げて、メモリセル部の製造工程と構造について、図４６〜図５０を用いて説明する。
図４６〜図５０は、本実施の形態の半導体装置の製造工程中の要部断面図であり、メモリセル部（上実施の形態１，２のメモリセル部Ａ１に対応する領域）が示され、上実施の形態１，２のメモリ周辺回路部（高耐圧素子部Ａ２および通常の素子部Ａ３）に対応する領域などは、図示を省略している。
本実施の形態の半導体装置を製造するには、まず、図４６に示されるように、上記実施の形態１と同様の半導体基板１に素子分離領域（上記素子分離領域２に対応するもの、ここでは図示せず）を形成してから、ｐ型の不純物をイオン注入することなどにより、半導体基板１表面に、所定の深さに渡ってｐ型ウエル３を形成する。
次に、後で形成されるトランジスタ（メモリトランジスタ）のしきい電圧を調整するために、ｐ型ウエル３に対してイオン注入６ｂを行う。イオン注入６ｂでは、例えばボロン（Ｂ：ホウ素）などのｐ型の不純物をイオン注入する。このイオン注入６ｂによって、ｐ型ウエル３の上層部分に、半導体領域（ｐ型半導体領域）１０ｅが形成される。
イオン注入６ｂは、メモリセル部に形成するトランジスタのしきい電圧が所望の値となるように、後でチャネル領域として機能する半導体領域１０ｅの不純物濃度を調整するために導入される。上記実施の形態１〜３と同様に、本実施の形態においても、金属元素含有層１７ｂ（この段階では未形成）を設けることにより、金属元素含有層１７ｂを設けない場合に比べてしきい電圧が変化するので、それを考慮し、金属元素含有層１７ｂを設けない場合に必要なドーズ量よりも少ないドーズ量で、イオン注入６ｂを行う。なお、イオン注入６ｂは、ボロン（Ｂ）不純物とｎ型の砒素（Ａｓ）不純物の導入を連続で行い、埋め込みチャネル方式によって、さらにしきい電圧を低下させることもできる。
次に、希釈フッ酸洗浄などによって半導体基板１の表面の自然酸化膜を除去した後、酸化（熱酸化）して、フローティングゲート下のゲート絶縁膜となる酸化シリコン膜７１を形成する。それから、ＣＶＤ法などにより、半導体基板１上（すなわち酸化シリコン膜７１上）に、フローティングゲート電極となるアモルファスシリコン膜７２と、酸化シリコン膜７３を順次堆積する。そして、フォトリソグラフィ法およびドライエッチング法などを用いて、酸化シリコン膜７３とアモルファスシリコン膜７２と酸化シリコン膜７１を選択的にエッチング（パターニング）して、絶縁膜７１、アモルファスシリコン膜７２および酸化シリコン膜７３のパターニングされた積層体を形成する。このパターニングされたアモルファスシリコン膜７２がフローティングゲート電極（浮遊ゲート、浮遊ゲート電極）ＦＧ２となり、フローティングゲート電極ＦＧ２の下の絶縁膜７１がゲート絶縁膜７１ａとなる。このようにして、図４７の構造が得られる。
次に、図４８に示されるように、フローティングゲート電極ＦＧ２の片側（のｐ型ウエル３）にソース・ドレインとして機能するｎ型半導体領域（不純物拡散層）７４を形成する。ｎ型半導体領域は、フローティングゲート電極ＦＧ２の他の片側をフォトレジストパターン（図示せず）で覆った状態でリン（Ｐ）などのｎ型不純物を高濃度にイオン注入することなどにより形成することができる。それから、必要に応じて、図４８で矢印で模式的に示されているように、酸化シリコン膜７３およびフローティングゲート電極ＦＧ２をイオン注入阻止マスクにして、不純物のイオン注入１８ｂを行い、選択トランジスタのチャネル領域の不純物濃度を調整する。このイオン注入１８ｂにより、メモリセル部においてフローティングゲート電極ＦＧ２で覆われていない領域に不純物がイオン注入され、それによって、ｐ型ウエル３（内の半導体領域１０ｅ）のフローティングゲート電極ＦＧ２で覆われていない領域に、イオン注入１８ｂによる不純物が導入された半導体領域１０ｆが形成される。これにより、図４８の構造が得られる。なお、半導体領域１０ｆを先に形成してから、ｎ型半導体領域７４を形成することもできる。
図４９に示されるように、酸化（熱酸化）して、半導体基板１表面に、選択トランジスタのゲート絶縁膜となる酸化シリコン膜７６ａを形成する。このとき、フローティングゲート電極ＦＧ２の側面も酸化されて、フローティングゲート電極ＦＧ２の側面に酸化シリコン膜７６ｂが形成される。この酸化シリコン膜７６ｂは、フローティングゲート電極ＦＧ２と後で形成されるメモリゲート（ここではゲート電極ＧＤが兼ねる）の間に介在して両者を電気的に分離する。なお、図４９では、酸化シリコン膜７６ｂと酸化シリコン膜７３は、いずれも酸化シリコンからなるので一体化して図示している。
次に酸化シリコン膜７３，７６ａ，７６ｂ上に、上記実施の形態１〜３と同様の金属元素含有層１５を同様の手法を用いて形成する。従って、金属元素含有層１５は、金属酸化物膜または金属シリケート膜からなる。なお、この金属元素含有層１５中に含まれる金属元素の量と、トランジスタ（のゲート電極）下のチャネル領域（半導体領域１０ｅ，１０ｆに対応）の不純物濃度とによって、メモリトランジスタと選択トランジスタのしきい電圧を調整することができる。
金属元素含有層１５の堆積後、必要に応じて、プラズマ窒化処理やアンモニア雰囲気中の熱処理などにより、窒素を金属元素含有層１５に導入してもよい。その後、必要に応じて希釈酸素中で比較的高温の熱処理を行うことなどにより、余分な窒素を気化させることもできる。
次に、図５０に示されるように、ＣＶＤ法などにより、半導体基板１上に、リン（Ｐ）などをドーピングした多結晶シリコン膜７８を堆積（形成）し、フォトリソグラフィ法およびドライエッチング法などを用いて多結晶シリコン膜７８をパターニングすることで、選択トランジスタとメモリトランジスタに共通なゲート電極ＧＤを形成する。その後、イオン注入法などを用いてゲート電極ＧＤの片側に、ソース・ドレインとして機能し得るｎ型半導体領域７９を形成する。これにより、図５０に示されるメモリセルの基本構造が完成する。その後、必要に応じて層間絶縁膜や配線などが形成されるが、ここではその説明は省略する。
本実施の形態のメモリセル構造において、書込みは、ソースサイドインジェクション方式によって、チャネルから電子をフローティングゲート（フローティングゲート電極ＦＧ２）に注入することで行うことができる。また、消去は、ゲート電極ＧＤに正の高電圧を印加することで、フローティングゲート（フローティングゲート電極ＦＧ２）に注入された電子を、ゲート電極ＧＤにトンネル現象によって引き抜くことで行うことができる。
本実施の形態のメモリセルは、ゲート電極ＧＤが、選択トランジスタのゲート電極とメモリトランジスタのゲート電極を兼ねている。そして、ゲート電極ＧＤの下に位置する酸化シリコン膜７６ａおよび金属元素含有層１５の積層膜が、選択トランジスタのゲート絶縁膜として機能する絶縁膜（ゲート絶縁膜）１７ｅとなり、ゲート電極ＧＤとフローティングゲート電極ＦＧ２の間に位置する酸化シリコン膜７６ｂおよび金属元素含有層１５の積層膜が、メモリトランジスタのゲート絶縁膜として機能する絶縁膜（ゲート絶縁膜）１７ｆとなる。
このため、選択トランジスタのゲート絶縁膜である絶縁膜１７ｅとメモリトランジスタのゲート絶縁膜である絶縁膜１７ｆとは、いずれも、酸化シリコン膜７６ａまたは酸化シリコン膜７６ｂにより構成される絶縁膜１７ａと、絶縁膜１７ａ上の金属元素含有層１５により構成される金属元素含有層１７ｂの積層構造を有している。酸化シリコン膜７６ａ，７６ｂの代わりに酸窒化シリコン膜を形成した場合は、その酸窒化シリコン膜により、絶縁膜１７ｅ，１７ｆの絶縁膜１７ａが構成される。
本実施の形態では、選択トランジスタとメモリトランジスタのゲート電極が共通化したメモリセルにおいて、選択トランジスタとメモリトランジスタの両方のゲート絶縁膜を、上記実施の形態１，２の選択トランジスタのゲート絶縁膜と同様の構成としたことを特徴としている。すなわち、本実施の形態においても、選択トランジスタおよびメモリトランジスタの両者のゲート絶縁膜を、酸化シリコンまたは酸窒化シリコンの単体膜で形成せずに、酸化シリコンまたは酸窒化シリコンからなる絶縁膜１７ａとゲート電極ＧＤの間（界面）に、金属酸化物または金属シリケートからなる金属元素含有層１７ｂを設けている。これにより、選択トランジスタならびにメモリトランジスタのしきい電圧の調整を行うことによって、各トランジスタのチャネル領域の不純物濃度を減少させることができ、データの保持特性の向上、書換え耐性の向上、およびメモリの高速化などを実現できる。
すなわち、本実施の形態においては、選択トランジスタとメモリトランジスタ両方のゲート絶縁膜を、上記実施の形態１，２の選択トランジスタのゲート絶縁膜と同様の構成とする（すなわち絶縁膜１７ａとゲート電極ＤＧの間に金属元素含有層１７ｂを設ける）ことで、金属元素含有層１７ｂ（１５）を設けなかった場合と比べて、しきい電圧が同じであれば、上記実施の形態１，２で説明したように、メモリトランジスタおよび選択トランジスタ両方のチャネル領域（図５０において半導体領域１０ｅ，１０ｆに対応）の不純物濃度を抑制（低減）することができるため、チャネルの移動度を向上することができる。また、フェルミレベルピニングは、上記非特許文献６にあるように、ゲートの仕事関数を大きくすることに対応するので、例えば、ｐ型のシリコン基板と、ｎ型のシリコンゲートの仕事関数差が小さくなるため、保持状態（ゲート電極ＤＧの印加電圧ゼロ）において、フローティングゲート電極ＦＧ２の上下のゲート絶縁膜に印加される電界が小さくなり、データ保持特性が向上する効果がある。
従って、不揮発性メモリを有する半導体装置の性能を向上させることができる。また、不揮発性メモリを有する半導体装置の信頼性を向上させることができる。
また、本実施の形態においても、上記実施の形態１，２で説明したように、金属元素含有層１７ｂ（１５）中の金属の量や、チャネル領域（半導体領域１０ｅ，１０ｆ）の不純物濃度、トランジスタの極性を必要に応じて変更することが可能である。
また、本実施の形態においても、上記実施の形態１の上記図２８〜図３１を参照して説明したように、金属元素含有層１５を堆積しないで多結晶シリコン膜７８を堆積し、その後、イオン注入法で、多結晶シリコン膜７８と酸化シリコン膜７６ａの界面にハフニウムなどの金属元素をイオン注入して、金属元素含有層１７ｂに相当するもの（金属元素含有層１５ａ）を形成することもできる。
また、本実施の形態では、フローティングゲート方式のメモリトランジスタについて説明したが、フローティングゲートの代わりに窒化シリコン膜を用いてＭＯＮＯＳ方式のメモリトランジスタを適用することも可能である。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
本発明は、不揮発積メモリを有する半導体装置およびその製造方法に適用して好適なものである。
１ 半導体基板
２ 素子分離領域
３,４，５ ｐ型ウエル
６，６ａ，６ｂ，７，８ イオン注入
１０ａ，１０ｂ，１０ｃ，１０ｄ，１０ｅ，１０ｆ 半導体領域
１１，１２ ゲート絶縁膜
１３ 多結晶シリコン膜
１４ 酸化シリコン膜
１５，１５ａ 金属元素含有層
１６ 多結晶シリコン膜
１７，１７ｃ，１７ｄ，１７ｅ，１７ｆ 絶縁膜
１７ａ 絶縁膜
１７ｂ 金属元素含有層
１８，１８ａ，１８ｂ イオン注入
２１ 絶縁膜
２１ａ，２１ｃ 酸化シリコン膜
２１ｂ 窒化シリコン膜
２２ 多結晶シリコン膜
２３ 多結晶シリコンスペーサ
２４ 酸化シリコン膜
２５ａ，２５ｂ ゲート電極
３１，３２，３３ ｎ−型半導体領域
３４ 側壁絶縁膜
３５，３６，３７ ｎ＋型半導体領域
３９ 金属シリサイド層
４１ 絶縁膜
４２ コンタクトホール
４３ プラグ
４４ 層間絶縁膜
４５ 配線開口部
４６ 配線
５０ イオン注入
６０ 酸化シリコン膜
６１ ｎ型半導体領域
６２ａ，６２ｂ 酸化シリコン膜
６３ 絶縁膜
６４ 多結晶シリコン膜
７１ 酸化シリコン膜
７１ａ ゲート絶縁膜
７２ アモルファスシリコン膜
７３ 酸化シリコン膜
７４，７９ ｎ型半導体領域
７６ａ，７６ｂ 酸化シリコン膜
７８ 多結晶シリコン膜
Ａ１ メモリセル部
Ａ２ 高耐圧素子部
Ａ３ 素子部
ＦＧ，ＦＧ２ フローティングゲート電極
ＧＤ ゲート電極
ＭＣ メモリセル
ＭＤ，ＭＳ 半導体領域
ＭＧ，ＭＧ２ メモリゲート電極
ＳＧ，ＳＧ２ 選択ゲート電極
２ 素子分離領域
３,４，５ ｐ型ウエル
６，６ａ，６ｂ，７，８ イオン注入
１０ａ，１０ｂ，１０ｃ，１０ｄ，１０ｅ，１０ｆ 半導体領域
１１，１２ ゲート絶縁膜
１３ 多結晶シリコン膜
１４ 酸化シリコン膜
１５，１５ａ 金属元素含有層
１６ 多結晶シリコン膜
１７，１７ｃ，１７ｄ，１７ｅ，１７ｆ 絶縁膜
１７ａ 絶縁膜
１７ｂ 金属元素含有層
１８，１８ａ，１８ｂ イオン注入
２１ 絶縁膜
２１ａ，２１ｃ 酸化シリコン膜
２１ｂ 窒化シリコン膜
２２ 多結晶シリコン膜
２３ 多結晶シリコンスペーサ
２４ 酸化シリコン膜
２５ａ，２５ｂ ゲート電極
３１，３２，３３ ｎ−型半導体領域
３４ 側壁絶縁膜
３５，３６，３７ ｎ＋型半導体領域
３９ 金属シリサイド層
４１ 絶縁膜
４２ コンタクトホール
４３ プラグ
４４ 層間絶縁膜
４５ 配線開口部
４６ 配線
５０ イオン注入
６０ 酸化シリコン膜
６１ ｎ型半導体領域
６２ａ，６２ｂ 酸化シリコン膜
６３ 絶縁膜
６４ 多結晶シリコン膜
７１ 酸化シリコン膜
７１ａ ゲート絶縁膜
７２ アモルファスシリコン膜
７３ 酸化シリコン膜
７４，７９ ｎ型半導体領域
７６ａ，７６ｂ 酸化シリコン膜
７８ 多結晶シリコン膜
Ａ１ メモリセル部
Ａ２ 高耐圧素子部
Ａ３ 素子部
ＦＧ，ＦＧ２ フローティングゲート電極
ＧＤ ゲート電極
ＭＣ メモリセル
ＭＤ，ＭＳ 半導体領域
ＭＧ，ＭＧ２ メモリゲート電極
ＳＧ，ＳＧ２ 選択ゲート電極
Claims (20)
- 半導体基板と、
前記半導体基板の上部に形成され、互いに隣り合う第１ゲート電極および第２ゲート電極と、
前記第１ゲート電極と前記半導体基板との間に形成され、前記第１ゲート電極のゲート絶縁膜として機能する第１の層と、
前記第２ゲート電極と前記半導体基板との間に形成され、内部に電荷蓄積部を有する第２の層と、
前記半導体基板に形成され、前記第１ゲート電極および前記第１の層の下に位置する第１チャネル領域と、
前記半導体基板に形成され、前記第２ゲート電極および前記第２の層の下に位置する第２チャネル領域と、
を有し、
前記第１の層は金属元素を含有し、
前記第１チャネル領域における不純物の電荷密度と前記第２チャネル領域における不純物の電荷密度とが異なることを特徴とする半導体装置。 - 請求項１記載の半導体装置において、
前記第１の層は、前記半導体基板上に形成された酸化シリコンまたは酸窒化シリコンからなる第１絶縁膜と、前記第１ゲート電極と前記第１絶縁膜との間に形成された金属元素含有層とを有していることを特徴とする半導体装置。 - 請求項２記載の半導体装置において、
前記金属元素含有層を構成する金属元素が、ハフニウム、ジルコニウムまたはアルミニウムであることを特徴とする半導体装置。 - 請求項２記載の半導体装置において、
前記金属元素含有層は金属酸化物または金属シリケートからなることを特徴とする半導体装置。 - 請求項２記載の半導体装置において、
前記金属元素含有層を構成する金属元素の前記第１の層における面密度が、１×１０１２〜２×１０１５原子／ｃｍ２であることを特徴とする半導体装置。 - 請求項２記載の半導体装置において、
前記第１絶縁膜は前記金属元素含有層よりも厚いことを特徴とする半導体装置。 - 請求項２記載の半導体装置において、
前記第１ゲート電極は、少なくとも前記第１の層に接する領域がシリコンからなることを特徴とする半導体装置。 - 請求項２記載の半導体装置において、
前記金属元素含有層は、前記第１ゲート電極をゲート電極とするＭＩＳＦＥＴのしきい電圧の絶対値を増大するように作用することを特徴とする半導体装置。 - 請求項１記載の半導体装置において、
前記第２チャネル領域における不純物の電荷密度が前記第１チャネル領域における不純物の電荷密度よりも低いことを特徴とする半導体装置。 - 請求項９記載の半導体装置において、
前記第１チャネル領域には、第１導電型の不純物が導入され、
前記第２チャネル領域には、第１導電型の不純物と、前記第１導電型とは逆の第２導電型の不純物とが導入されていることを特徴とする半導体装置。 - 請求項１０記載の半導体装置において、
前記第１チャネル領域における不純物の電荷密度が５×１０１６〜１×１０１８／ｃｍ３であることを特徴とする半導体装置。 - 請求項１記載の半導体装置において、
前記第２の層は、酸化シリコン膜、窒化シリコン膜および酸化シリコン膜の積層膜からなることを特徴とする半導体装置。 - 請求項１記載の半導体装置において、
前記第２の層は、前記第２ゲート電極と前記半導体基板との間および前記第１ゲート電極と前記第２ゲート電極との間に形成され、
前記第１ゲート電極と前記第２ゲート電極は、前記第２の層を介して隣り合っていることを特徴とする半導体装置。 - 請求項１記載の半導体装置において、
前記第２の層は、周囲を絶縁膜で覆われた導体膜からなり、前記導体膜が前記電荷蓄積部として機能することを特徴とする半導体装置。 - 請求項１記載の半導体装置において、
前記半導体装置は、不揮発性メモリを有し、
前記第１ゲート電極および前記第２ゲート電極は、前記不揮発性メモリを構成するゲート電極であることを特徴とする半導体装置。 - 半導体基板と、
前記半導体基板の上部に形成され、互いに隣り合う第１ゲート電極および第２ゲート電極と、
前記第１ゲート電極と前記半導体基板との間に形成された第１ゲート絶縁膜と、
前記第２ゲート電極と前記半導体基板との間に形成され、内部に電荷蓄積部を有する第２の層と、
前記半導体基板に形成され、前記第１ゲート電極および前記第１ゲート絶縁膜の下に位置する第１チャネル領域と、
前記半導体基板に形成され、前記第２ゲート電極および前記第２の層の下に位置する第２チャネル領域と、
を有する半導体装置の製造方法であって、
（ａ）前記半導体基板を準備する工程と、
（ｂ）前記半導体基板の前記第１チャネル領域および前記第２チャネル領域となる領域に、第１導電型の不純物を導入する工程と、
（ｃ）前記半導体基板上に、前記第１ゲート絶縁膜形成用の第１絶縁膜を酸化シリコン膜または酸窒化シリコン膜により形成する工程と、
（ｄ）前記第１絶縁膜上に、金属酸化物または金属シリケートからなる金属元素含有層を堆積する工程と、
（ｅ）前記金属元素含有層が堆積された前記第１絶縁膜上に前記第１ゲート電極形成用のシリコン膜を形成する工程と、
（ｆ）前記シリコン膜をパターニングして前記第１ゲート電極を形成する工程と、
（ｇ）前記（ｆ）工程後に、前記半導体基板の前記第２チャネル領域となる領域に、前記第１導電型とは逆の第２導電型の不純物を導入する工程と、
を有することを特徴とする半導体装置の製造方法。 - 請求項１６記載の半導体装置の製造方法において、
前記（ｇ）工程では、前記半導体基板の前記第２チャネル領域となる領域に、前記第１導電型とは逆の第２導電型の不純物を導入し、それによって、前記第１チャネル領域における不純物の電荷密度よりも前記第２チャネル領域における不純物の電荷密度を低くすることを特徴とする半導体装置の製造方法。 - 半導体基板と、
前記半導体基板の上部に形成され、互いに隣り合う第１ゲート電極および第２ゲート電極と、
前記第１ゲート電極と前記半導体基板との間に形成された第１ゲート絶縁膜と、
前記第２ゲート電極と前記半導体基板との間に形成され、内部に電荷蓄積部を有する第２の層と、
前記半導体基板に形成され、前記第１ゲート電極および前記第１ゲート絶縁膜の下に位置する第１チャネル領域と、
前記半導体基板に形成され、前記第２ゲート電極および前記第２の層の下に位置する第２チャネル領域と、
を有する半導体装置の製造方法であって、
（ａ）前記半導体基板を準備する工程と、
（ｂ）前記半導体基板の前記第１チャネル領域および前記第２チャネル領域となる領域に、第１導電型の不純物を導入する工程と、
（ｃ）前記半導体基板上に、前記第１ゲート絶縁膜形成用の第１絶縁膜を酸化シリコン膜または酸窒化シリコン膜により形成する工程と、
（ｄ）前記第１絶縁膜上に前記第１ゲート電極形成用のシリコン膜を形成する工程と、
（ｅ）前記第１絶縁膜と前記シリコン膜との界面近傍に金属元素をイオン注入する工程と、
（ｆ）前記シリコン膜をパターニングして前記第１ゲート電極を形成する工程と、
（ｇ）前記（ｆ）工程後に、前記半導体基板の前記第２チャネル領域となる領域に、前記第１導電型とは逆の第２導電型の不純物を導入する工程と、
を有することを特徴とする半導体装置の製造方法。 - 請求項１８記載の半導体装置の製造方法において、
前記（ｇ）工程では、前記半導体基板の前記第２チャネル領域となる領域に、前記第１導電型とは逆の第２導電型の不純物を導入し、それによって、前記第１チャネル領域における不純物の電荷密度よりも前記第２チャネル領域における不純物の電荷密度を低くすることを特徴とする半導体装置の製造方法。 - 請求項１８記載の半導体装置の製造方法において、
前記（ｅ）工程でイオン注入する前記金属元素は、ハフニウム、ジルコニウムまたはアルミニウムであることを特徴とする半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006212321A JP5142494B2 (ja) | 2006-08-03 | 2006-08-03 | 半導体装置の製造方法 |
| TW096119782A TWI390738B (zh) | 2006-08-03 | 2007-06-01 | 半導體裝置及其製造方法 |
| US11/777,812 US7872298B2 (en) | 2006-08-03 | 2007-07-13 | Split-gate type memory device |
| US12/912,609 US7935597B2 (en) | 2006-08-03 | 2010-10-26 | Semiconductor device and manufacturing method of the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006212321A JP5142494B2 (ja) | 2006-08-03 | 2006-08-03 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2008041832A true JP2008041832A (ja) | 2008-02-21 |
| JP5142494B2 JP5142494B2 (ja) | 2013-02-13 |
Family
ID=39028302
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006212321A Active JP5142494B2 (ja) | 2006-08-03 | 2006-08-03 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US7872298B2 (ja) |
| JP (1) | JP5142494B2 (ja) |
| TW (1) | TWI390738B (ja) |
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008075656A1 (ja) * | 2006-12-19 | 2008-06-26 | Nec Corporation | 半導体装置 |
| JP2010153479A (ja) * | 2008-12-24 | 2010-07-08 | Renesas Electronics Corp | 半導体装置及び半導体装置の製造方法 |
| WO2010082389A1 (ja) * | 2009-01-15 | 2010-07-22 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| JP2010161281A (ja) * | 2009-01-09 | 2010-07-22 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| JP2010251371A (ja) * | 2009-04-10 | 2010-11-04 | Sharp Corp | 不揮発性メモリセルおよびその製造方法 |
| US8344444B2 (en) | 2009-02-09 | 2013-01-01 | Renesas Electronics Corporation | Semiconductor device having a nonvolatile memory cell with a cap insulating film formed over a selection gate electrode |
| KR20140139266A (ko) * | 2013-05-27 | 2014-12-05 | 에스케이하이닉스 주식회사 | 반도체 장치 |
| JP2014232810A (ja) * | 2013-05-29 | 2014-12-11 | ルネサスエレクトロニクス株式会社 | 半導体装置および半導体装置の製造方法 |
| US8912590B2 (en) | 2011-05-30 | 2014-12-16 | Renesas Electronics Corporation | Semiconductor device including monos-type memory cell |
| JP2015537395A (ja) * | 2012-12-14 | 2015-12-24 | スパンション エルエルシー | メモリファーストプロセスフロー及び装置 |
| US10014380B2 (en) | 2012-12-14 | 2018-07-03 | Cypress Semiconductor Corporation | Memory first process flow and device |
| JP2018533228A (ja) * | 2015-11-03 | 2018-11-08 | シリコン ストーリッジ テクノロージー インコーポレイテッドＳｉｌｉｃｏｎ Ｓｔｏｒａｇｅ Ｔｅｃｈｎｏｌｏｇｙ， Ｉｎｃ． | 金属ゲートを有するスプリットゲート不揮発性フラッシュメモリセル及びその製造方法 |
| US10217872B2 (en) | 2016-08-31 | 2019-02-26 | Renesas Electronics Corporation | Semiconductor device and its manufacturing method |
| EP4002464A1 (en) | 2020-11-20 | 2022-05-25 | Renesas Electronics Corporation | Method of manufacturing semiconductor device |
| WO2023182376A1 (ja) * | 2022-03-22 | 2023-09-28 | ラピスセミコンダクタ株式会社 | 半導体装置 |
| WO2024029237A1 (ja) * | 2022-08-04 | 2024-02-08 | ローム株式会社 | 半導体装置および半導体装置の製造方法 |
| US11978772B2 (en) | 2022-02-23 | 2024-05-07 | Renesas Electronics Corporation | Method of manufacturing semiconductor device |
Families Citing this family (61)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5205011B2 (ja) * | 2007-08-24 | 2013-06-05 | ルネサスエレクトロニクス株式会社 | 不揮発性半導体装置およびその製造方法 |
| JP2009271966A (ja) * | 2008-05-01 | 2009-11-19 | Renesas Technology Corp | 不揮発性半導体記憶装置 |
| KR101578520B1 (ko) * | 2008-10-20 | 2015-12-18 | 삼성전자주식회사 | 반도체 소자 및 그 형성방법 |
| KR20110042188A (ko) * | 2008-10-24 | 2011-04-25 | 가부시키가이샤 어드밴티스트 | 전자 디바이스 및 제조 방법 |
| US8470670B2 (en) * | 2009-09-23 | 2013-06-25 | Infineon Technologies Ag | Method for making semiconductor device |
| TWI407550B (zh) * | 2009-12-21 | 2013-09-01 | Nat Univ Tsing Hua | 非揮發性記憶體元件、可程式記憶體元件、電容器與金屬氧化半導體 |
| JP5629120B2 (ja) * | 2010-04-26 | 2014-11-19 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US8053325B1 (en) * | 2010-05-18 | 2011-11-08 | International Business Machines Corporation | Body contact structures and methods of manufacturing the same |
| US8399310B2 (en) | 2010-10-29 | 2013-03-19 | Freescale Semiconductor, Inc. | Non-volatile memory and logic circuit process integration |
| JP5734744B2 (ja) * | 2011-05-27 | 2015-06-17 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| US9070784B2 (en) * | 2011-07-22 | 2015-06-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Metal gate structure of a CMOS semiconductor device and method of forming the same |
| US8906764B2 (en) | 2012-01-04 | 2014-12-09 | Freescale Semiconductor, Inc. | Non-volatile memory (NVM) and logic integration |
| US8951864B2 (en) * | 2012-02-13 | 2015-02-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | Split-gate device and method of fabricating the same |
| US8951863B2 (en) | 2012-04-06 | 2015-02-10 | Freescale Semiconductor, Inc. | Non-volatile memory (NVM) and logic integration |
| US9087913B2 (en) | 2012-04-09 | 2015-07-21 | Freescale Semiconductor, Inc. | Integration technique using thermal oxide select gate dielectric for select gate and apartial replacement gate for logic |
| TWI467745B (zh) * | 2012-05-07 | 2015-01-01 | Ememory Technology Inc | 非揮發性記憶體及其製作方法 |
| JP5936959B2 (ja) | 2012-09-04 | 2016-06-22 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| US9111865B2 (en) | 2012-10-26 | 2015-08-18 | Freescale Semiconductor, Inc. | Method of making a logic transistor and a non-volatile memory (NVM) cell |
| US20140167141A1 (en) | 2012-12-14 | 2014-06-19 | Spansion Llc | Charge Trapping Split Gate Embedded Flash Memory and Associated Methods |
| US20140167142A1 (en) * | 2012-12-14 | 2014-06-19 | Spansion Llc | Use Disposable Gate Cap to Form Transistors, and Split Gate Charge Trapping Memory Cells |
| US8822289B2 (en) * | 2012-12-14 | 2014-09-02 | Spansion Llc | High voltage gate formation |
| JP6029989B2 (ja) * | 2013-01-25 | 2016-11-24 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| JP6026914B2 (ja) * | 2013-02-12 | 2016-11-16 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| JP6133688B2 (ja) * | 2013-05-27 | 2017-05-24 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US9006093B2 (en) | 2013-06-27 | 2015-04-14 | Freescale Semiconductor, Inc. | Non-volatile memory (NVM) and high voltage transistor integration |
| KR102089682B1 (ko) | 2013-07-15 | 2020-03-16 | 삼성전자 주식회사 | 반도체 장치 및 이의 제조 방법 |
| US9129996B2 (en) | 2013-07-31 | 2015-09-08 | Freescale Semiconductor, Inc. | Non-volatile memory (NVM) cell and high-K and metal gate transistor integration |
| US8871598B1 (en) * | 2013-07-31 | 2014-10-28 | Freescale Semiconductor, Inc. | Non-volatile memory (NVM) and high-k and metal gate integration using gate-first methodology |
| US8877585B1 (en) | 2013-08-16 | 2014-11-04 | Freescale Semiconductor, Inc. | Non-volatile memory (NVM) cell, high voltage transistor, and high-K and metal gate transistor integration |
| US9082837B2 (en) | 2013-08-08 | 2015-07-14 | Freescale Semiconductor, Inc. | Nonvolatile memory bitcell with inlaid high k metal select gate |
| US9252246B2 (en) * | 2013-08-21 | 2016-02-02 | Freescale Semiconductor, Inc. | Integrated split gate non-volatile memory cell and logic device |
| US9082650B2 (en) * | 2013-08-21 | 2015-07-14 | Freescale Semiconductor, Inc. | Integrated split gate non-volatile memory cell and logic structure |
| US9275864B2 (en) | 2013-08-22 | 2016-03-01 | Freescale Semiconductor,Inc. | Method to form a polysilicon nanocrystal thin film storage bitcell within a high k metal gate platform technology using a gate last process to form transistor gates |
| US8932925B1 (en) | 2013-08-22 | 2015-01-13 | Freescale Semiconductor, Inc. | Split-gate non-volatile memory (NVM) cell and device structure integration |
| US9129855B2 (en) | 2013-09-30 | 2015-09-08 | Freescale Semiconductor, Inc. | Non-volatile memory (NVM) and high-k and metal gate integration using gate-first methodology |
| US9136129B2 (en) | 2013-09-30 | 2015-09-15 | Freescale Semiconductor, Inc. | Non-volatile memory (NVM) and high-k and metal gate integration using gate-last methodology |
| US8901632B1 (en) | 2013-09-30 | 2014-12-02 | Freescale Semiconductor, Inc. | Non-volatile memory (NVM) and high-K and metal gate integration using gate-last methodology |
| US9466496B2 (en) * | 2013-10-11 | 2016-10-11 | Cypress Semiconductor Corporation | Spacer formation with straight sidewall |
| US9368644B2 (en) * | 2013-12-20 | 2016-06-14 | Cypress Semiconductor Corporation | Gate formation memory by planarization |
| US9231077B2 (en) | 2014-03-03 | 2016-01-05 | Freescale Semiconductor, Inc. | Method of making a logic transistor and non-volatile memory (NVM) cell |
| US9112056B1 (en) | 2014-03-28 | 2015-08-18 | Freescale Semiconductor, Inc. | Method for forming a split-gate device |
| US9472418B2 (en) | 2014-03-28 | 2016-10-18 | Freescale Semiconductor, Inc. | Method for forming a split-gate device |
| US9276010B2 (en) * | 2014-05-16 | 2016-03-01 | Taiwan Semiconductor Manufacturing Co., Ltd. | Dual silicide formation method to embed split gate flash memory in high-k metal gate (HKMG) technology |
| US9257445B2 (en) | 2014-05-30 | 2016-02-09 | Freescale Semiconductor, Inc. | Method of making a split gate non-volatile memory (NVM) cell and a logic transistor |
| US9379222B2 (en) | 2014-05-30 | 2016-06-28 | Freescale Semiconductor, Inc. | Method of making a split gate non-volatile memory (NVM) cell |
| US9343314B2 (en) | 2014-05-30 | 2016-05-17 | Freescale Semiconductor, Inc. | Split gate nanocrystal memory integration |
| US9659953B2 (en) | 2014-07-07 | 2017-05-23 | Taiwan Semiconductor Manufacturing Co., Ltd. | HKMG high voltage CMOS for embedded non-volatile memory |
| JP2016051822A (ja) * | 2014-08-29 | 2016-04-11 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| US9397112B1 (en) * | 2015-02-06 | 2016-07-19 | Taiwan Semiconductor Manufacturing Co., Ltd. | L-shaped capacitor in thin film storage technology |
| US9391030B1 (en) | 2015-02-19 | 2016-07-12 | International Business Machines Corporation | On-chip semiconductor device having enhanced variability |
| JP6450624B2 (ja) * | 2015-03-30 | 2019-01-09 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| US9589976B2 (en) * | 2015-04-16 | 2017-03-07 | Taiwan Semiconductor Manufacturing Co., Ltd. | Structure and method to reduce polysilicon loss from flash memory devices during replacement gate (RPG) process in integrated circuits |
| JP6556567B2 (ja) * | 2015-09-09 | 2019-08-07 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| FR3046293A1 (fr) * | 2015-12-29 | 2017-06-30 | St Microelectronics Crolles 2 Sas | Circuit integre et son procede de fabrication |
| US10325918B2 (en) | 2016-11-29 | 2019-06-18 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US10283512B2 (en) | 2016-11-29 | 2019-05-07 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US10943996B2 (en) | 2016-11-29 | 2021-03-09 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method of manufacturing semiconductor device including non-volatile memories and logic devices |
| US10276728B2 (en) * | 2017-07-07 | 2019-04-30 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device including non-volatile memory cells |
| US10872898B2 (en) * | 2017-07-19 | 2020-12-22 | Cypress Semiconductor Corporation | Embedded non-volatile memory device and fabrication method of the same |
| US10242996B2 (en) * | 2017-07-19 | 2019-03-26 | Cypress Semiconductor Corporation | Method of forming high-voltage transistor with thin gate poly |
| US10304848B2 (en) | 2017-09-01 | 2019-05-28 | Taiwan Semiconductor Manufacturing Co., Ltd. | Flash memory structure with reduced dimension of gate structure |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002314074A (ja) * | 2001-02-06 | 2002-10-25 | Matsushita Electric Ind Co Ltd | 絶縁膜の形成方法及び半導体装置の製造方法 |
| JP2002353420A (ja) * | 2001-03-28 | 2002-12-06 | Sharp Corp | Ｍｆｏｓメモリトランジスタおよびその製造方法 |
| JP2006135341A (ja) * | 2005-12-01 | 2006-05-25 | Renesas Technology Corp | 半導体装置 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0548113A (ja) | 1991-08-14 | 1993-02-26 | Matsushita Electron Corp | 不揮発性半導体記憶装置およびその製造方法 |
| JPH05121700A (ja) | 1991-08-28 | 1993-05-18 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| US5408115A (en) * | 1994-04-04 | 1995-04-18 | Motorola Inc. | Self-aligned, split-gate EEPROM device |
| JP2003168748A (ja) | 2001-11-30 | 2003-06-13 | Hitachi Ltd | 不揮発性半導体記憶装置およびその製造方法 |
| US6982230B2 (en) * | 2002-11-08 | 2006-01-03 | International Business Machines Corporation | Deposition of hafnium oxide and/or zirconium oxide and fabrication of passivated electronic structures |
| JP2004186452A (ja) | 2002-12-04 | 2004-07-02 | Renesas Technology Corp | 不揮発性半導体記憶装置およびその製造方法 |
| JP2004349308A (ja) * | 2003-05-20 | 2004-12-09 | Sharp Corp | 半導体記憶装置 |
| DE10344536B4 (de) * | 2003-09-25 | 2005-12-08 | Nordenia Deutschland Gronau Gmbh | Verfahren zum Anbringen eines Wiederverschlusses an einer Babywindel |
| JP4860183B2 (ja) | 2005-05-24 | 2012-01-25 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| JP2007103424A (ja) * | 2005-09-30 | 2007-04-19 | Oki Electric Ind Co Ltd | メモリセル及びそのメモリセルを有する半導体不揮発性メモリの構造。 |
-
2006
- 2006-08-03 JP JP2006212321A patent/JP5142494B2/ja active Active
-
2007
- 2007-06-01 TW TW096119782A patent/TWI390738B/zh active
- 2007-07-13 US US11/777,812 patent/US7872298B2/en active Active
-
2010
- 2010-10-26 US US12/912,609 patent/US7935597B2/en active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002314074A (ja) * | 2001-02-06 | 2002-10-25 | Matsushita Electric Ind Co Ltd | 絶縁膜の形成方法及び半導体装置の製造方法 |
| JP2002353420A (ja) * | 2001-03-28 | 2002-12-06 | Sharp Corp | Ｍｆｏｓメモリトランジスタおよびその製造方法 |
| JP2006135341A (ja) * | 2005-12-01 | 2006-05-25 | Renesas Technology Corp | 半導体装置 |
Cited By (30)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8278701B2 (en) | 2006-12-19 | 2012-10-02 | Nec Corporation | Nonvolatile memory device |
| WO2008075656A1 (ja) * | 2006-12-19 | 2008-06-26 | Nec Corporation | 半導体装置 |
| JP5376123B2 (ja) * | 2006-12-19 | 2013-12-25 | 日本電気株式会社 | 半導体装置 |
| JP2010153479A (ja) * | 2008-12-24 | 2010-07-08 | Renesas Electronics Corp | 半導体装置及び半導体装置の製造方法 |
| JP2010161281A (ja) * | 2009-01-09 | 2010-07-22 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| US8853036B2 (en) | 2009-01-15 | 2014-10-07 | Renesas Electronics Corporation | Semiconductor device and method of manufacturing the same |
| US8633530B2 (en) | 2009-01-15 | 2014-01-21 | Renesas Electronics Corporation | Semiconductor device and method of manufacturing the same |
| WO2010082389A1 (ja) * | 2009-01-15 | 2010-07-22 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| US9443991B2 (en) | 2009-01-15 | 2016-09-13 | Renesas Electronics Corporation | Semiconductor device and method of manufacturing the same |
| US9324883B2 (en) | 2009-01-15 | 2016-04-26 | Renesas Electronics Corporation | Semiconductor device and method of manufacturing the same |
| US8344444B2 (en) | 2009-02-09 | 2013-01-01 | Renesas Electronics Corporation | Semiconductor device having a nonvolatile memory cell with a cap insulating film formed over a selection gate electrode |
| JP2010251371A (ja) * | 2009-04-10 | 2010-11-04 | Sharp Corp | 不揮発性メモリセルおよびその製造方法 |
| US8912590B2 (en) | 2011-05-30 | 2014-12-16 | Renesas Electronics Corporation | Semiconductor device including monos-type memory cell |
| US9190333B2 (en) | 2011-05-30 | 2015-11-17 | Renesas Electronics Corporation | Semiconductor device and manufacturing method thereof |
| JP2015537395A (ja) * | 2012-12-14 | 2015-12-24 | スパンション エルエルシー | メモリファーストプロセスフロー及び装置 |
| US10403731B2 (en) | 2012-12-14 | 2019-09-03 | Cypress Semiconductor Corporation | Memory first process flow and device |
| US11342429B2 (en) | 2012-12-14 | 2022-05-24 | Cypress Semiconductor Corporation | Memory first process flow and device |
| US9917166B2 (en) | 2012-12-14 | 2018-03-13 | Cypress Semiconductor Corporation | Memory first process flow and device |
| US10014380B2 (en) | 2012-12-14 | 2018-07-03 | Cypress Semiconductor Corporation | Memory first process flow and device |
| US10818761B2 (en) | 2012-12-14 | 2020-10-27 | Cypress Semiconductor Corporation | Memory first process flow and device |
| KR102053289B1 (ko) * | 2013-05-27 | 2019-12-06 | 에스케이하이닉스 주식회사 | 반도체 장치 |
| KR20140139266A (ko) * | 2013-05-27 | 2014-12-05 | 에스케이하이닉스 주식회사 | 반도체 장치 |
| JP2014232810A (ja) * | 2013-05-29 | 2014-12-11 | ルネサスエレクトロニクス株式会社 | 半導体装置および半導体装置の製造方法 |
| JP2018533228A (ja) * | 2015-11-03 | 2018-11-08 | シリコン ストーリッジ テクノロージー インコーポレイテッドＳｉｌｉｃｏｎ Ｓｔｏｒａｇｅ Ｔｅｃｈｎｏｌｏｇｙ， Ｉｎｃ． | 金属ゲートを有するスプリットゲート不揮発性フラッシュメモリセル及びその製造方法 |
| US10217872B2 (en) | 2016-08-31 | 2019-02-26 | Renesas Electronics Corporation | Semiconductor device and its manufacturing method |
| EP4002464A1 (en) | 2020-11-20 | 2022-05-25 | Renesas Electronics Corporation | Method of manufacturing semiconductor device |
| KR20220069821A (ko) | 2020-11-20 | 2022-05-27 | 르네사스 일렉트로닉스 가부시키가이샤 | 반도체 장치의 제조 방법 |
| US11978772B2 (en) | 2022-02-23 | 2024-05-07 | Renesas Electronics Corporation | Method of manufacturing semiconductor device |
| WO2023182376A1 (ja) * | 2022-03-22 | 2023-09-28 | ラピスセミコンダクタ株式会社 | 半導体装置 |
| WO2024029237A1 (ja) * | 2022-08-04 | 2024-02-08 | ローム株式会社 | 半導体装置および半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US7935597B2 (en) | 2011-05-03 |
| JP5142494B2 (ja) | 2013-02-13 |
| US20080029805A1 (en) | 2008-02-07 |
| TW200816496A (en) | 2008-04-01 |
| US7872298B2 (en) | 2011-01-18 |
| US20110039385A1 (en) | 2011-02-17 |
| TWI390738B (zh) | 2013-03-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5142494B2 (ja) | 半導体装置の製造方法 | |
| US9831259B2 (en) | Semiconductor device | |
| JP5734744B2 (ja) | 半導体装置およびその製造方法 | |
| US7087955B2 (en) | Semiconductor device and a method of manufacturing the same | |
| JP5007017B2 (ja) | 半導体装置の製造方法 | |
| US9905429B2 (en) | Semiconductor device and a manufacturing method thereof | |
| US9324726B2 (en) | Method for manufacturing a semiconductor device | |
| JP5707224B2 (ja) | 半導体装置およびその製造方法 | |
| JP5538828B2 (ja) | 半導体装置およびその製造方法 | |
| JP2009302269A (ja) | 半導体装置の製造方法および半導体装置 | |
| US10204789B2 (en) | Manufacturing method of semiconductor device and semiconductor device | |
| US7994012B2 (en) | Semiconductor device and a method of manufacturing the same | |
| US20160064226A1 (en) | Method of manufacturing semiconductor device | |
| US10325899B2 (en) | Semiconductor device including transistors formed in regions of semiconductor substrate and operation method of the same | |
| JP5937172B2 (ja) | 半導体装置および半導体装置の製造方法 | |
| JP2014103345A (ja) | 半導体装置および半導体装置の製造方法 | |
| JP5091546B2 (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090220 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20100528 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100624 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120424 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120622 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120724 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120919 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20121023 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20121120 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20151130 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 5142494 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |