JP2010161281A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】MONOS方式を採用するスプリットゲート型メモリセルの情報保持特性を向上させる。
【解決手段】選択ゲート8の基板表面とメモリゲート15の基板表面に段差を設ける。選択ゲート8の基板表面がメモリゲート15の基板表面より下方にある場合、書込み時のチャネルの電子は段差部を斜めに流れる。斜めに流れている間にバリアを越えるのに必要なエネルギーを得ても、基板表面から離れているため、電子の注入は起こらない。注入は電子が基板表面に到達する位置よりドレイン領域56側でのみ可能となる。その結果、電子のギャップ領域への注入が抑制され、電子分布が正孔分布に近づくため、情報保持時のしきい値変動が抑制され、メモリセルの情報保持特性が向上する。
【選択図】図2

Description

本発明は、半導体装置およびその製造方法に関し、特に、電気的書き換えが可能な不揮発性メモリを有する半導体装置およびその製造方法に適用して有効な技術に関するものである。
電気的書き換えが可能な不揮発性メモリとマイクロコンピュータとを単一のシリコン基板上に混載した半導体装置は、組込み型マイクロコンピュータとして、産業用機械、家電、自動車搭載装置などに広く用いられている。
上記半導体装置の不揮発性メモリは、マイクロコンピュータが必要とするプログラムを格納し、随時読み出して使用するものであるが、このような混載に適した不揮発性メモリのセル構造として、選択MOS(Metal Oxide Semiconductor)トランジスタとメモリMOSトランジスタとを直列に接続したスプリットゲート型メモリセルが挙げられる。
スプリットゲート型メモリセルのうち、特に、選択MOSトランジスタのゲート電極(以下、選択ゲートという)の側壁に自己整合技術を利用してメモリMOSトランジスタのゲート電極(以下、メモリゲートという)を配置したメモリセル構造は、メモリゲートのゲート長をリソグラフィの最小解像寸法以下に縮小できるので、フォトレジスト膜をマスクにしたエッチングで選択ゲートとメモリゲートを個別に形成するメモリセル構造に比べて、微細なメモリセルを実現できることが知られている(例えば特許文献1)。
スプリットゲート型メモリセルを構成する2種類のMOSトランジスタのうち、メモリMOSトランジスタは、そのゲート絶縁膜に電荷を保持させることによって情報を記憶するが、この電荷の保持方式には、主として2種類ある。1つは、ゲート絶縁膜の一部に電気的に孤立した導電性多結晶シリコン膜を用いるフローティングゲート方式(例えば、特許文献2)であり、もう1つは、窒化シリコン膜のような電荷を蓄積する性質を持った絶縁膜に電荷を蓄えるMONOS(Metal Oxide Nitride Oxide Semiconductor)方式(例えば、特許文献1)である。
上記した2種類の電荷保持方式のいずれにおいても、電荷を蓄積する領域とシリコン基板との間には、絶縁性に優れた酸化シリコン膜が挿入される。ところが、フローティングゲート方式では、この酸化シリコン膜に局所的なリークパスが発生した場合、保持電荷がこのリークパスを通って基板側に漏洩するために、電荷を保持できなくなるという問題がある。これに対して、MONOS方式は、電荷保持膜である絶縁膜中で保持電荷が空間的に離散化されているために、リークパス周囲の保持電荷だけがリークするに過ぎず、極端な電荷保持寿命の低下がないという利点がある。
図41は、自己整合技術を利用したスプリットゲート型メモリセルのうち、電荷の保持方式としてMONOS方式を採用したメモリセルの断面構造を示している。メモリセルは、選択MOSトランジスタとメモリMOSトランジスタとで構成されている。メモリゲート15は、選択ゲート8が形成された後、その側壁にゲート絶縁膜52を介して自己整合的に形成される。選択MOSトランジスタのゲート絶縁膜54は酸化シリコン膜で構成され、メモリMOSトランジスタのゲート絶縁膜52は、第1電位障壁膜であるボトム酸化膜52a、電荷保持膜である窒化シリコン膜52b、第2電位障壁膜であるトップ酸化膜52cをこの順で積層した3層膜で構成されている。図示はしないが、選択ゲート8は選択ゲート線に、メモリゲート15はワード線にそれぞれ接続されている。また、選択MOSトランジスタのソース領域55は共通ソース線に、メモリMOSトランジスタのドレイン領域56はデータ線にそれぞれ接続されている。
メモリセルへの書き込みは、選択MOSトランジスタをオン状態にすると同時に、メモリMOSトランジスタのドレイン領域56およびメモリゲート15に所定の電圧を印加して行う。この時、選択MOSトランジスタとメモリMOSトランジスタとの境界領域に高電界が発生する条件にすると、この領域のp型ウエル3の表面にホットエレクトロンが発生し、その一部がメモリゲート15側に注入される(SSI:Source Side Injection)。この注入ホットエレクトロンは、メモリMOSトランジスタのゲート絶縁膜52の一部である窒化シリコン膜52bに捕獲され、情報が書き込まれる。一方、情報の消去は、メモリゲート15に負バイアス、ドレイン領域56に正バイアスをそれぞれ印加し、バンド間トンネル注入を用いてホットホールを発生させ、このホットホールを窒化シリコン膜52bに注入して電子を中和することにより行う(ホットホール消去)。
特開2003−046002号公報 特開2004−363122号公報
図1は、本発明者が検討したスプリットゲート型メモリセルの概略構成を示す模式的断面図である。図1において、符号1はシリコン基板、符号8は選択ゲート(制御ゲート)電極、符号12はボトム酸化膜、符号13は窒化シリコン膜、符号14はトップ酸化膜、符号15はメモリゲート、符号55はソース領域、符号56はドレイン領域である。図1に示すように、データ書き込み時のホットエレクトロン注入は、主に制御ゲート電極側のa部で行われ、データ消去時のホットホール注入は、主にドレイン領域側のb部で行われる。即ち、データ書き込み時のホットエレクトロン注入位置(a部)とデータ消去時のホットホール注入位置(b部)とが空間的に離れているため、書き込み時のホットエレクトロンと消去時のホットホールとの分布に差が生じ易い。特に、制御ゲートとメモリゲートにはさまれた領域(以下、ギャップ領域と呼び、制御ゲートとメモリゲートの間隔をギャップ長と呼ぶ)は、メモリMOSトランジスタのしきい値電圧に大きく影響を与えるが、この領域には、電子は注入しやすく正孔は注入しにくいため、電子が残りやすい。
書き込み時のホットエレクトロンと消去時のホットホールの分布に差が生じると、情報保持時に電子と正孔が電荷蓄積膜中を相互に拡散して、しきい値電圧の変動をもたらす。保持温度が高いほど、電子と正孔の拡散が加速され、しきい値電圧の変動は顕著になる。
メモリゲート15の幅を縮小し、ホットエレクトロン注入位置とホットホール注入位置とを近づければ、データ保持特性の劣化及びデータ書き換え耐性の劣化を抑制することができる。しかしながら、メモリゲート15の幅を縮小した場合、MONOS型FETのメモリゲート15下のチャネル長も短くなるため、MONOS型FETがカットオフ出来なくなり(パンチスルー耐性が低下)、その結果、メモリセルのオフリーク電流が増大してしまう。
本発明の目的は、電子分布を正孔分布に近づけることにより、MONOS方式を採用するスプリットゲート型メモリセルの情報保持特性を向上させる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
電子の注入位置をギャップ領域から離し、ドレイン領域に近づけるには、電子が構造上ギャップ領域へ注入できないようにすることが有効である。図2は、選択ゲートの基板表面とメモリゲートの基板表面に段差を設けたメモリ構造である。図に示すように、選択ゲートの基板表面がメモリゲートの基板表面より下方にある場合、チャネルの電子は段差部を矢印に沿って斜めに流れるため、バリアを越えるのに必要なエネルギーを得ても、基板表面から離れたところを流れる間は、注入は起こらない。注入は電子が基板表面に到達する位置cよりドレイン側でのみ可能となる。
また、段差dが存在する場合、チャネルの電子は矢印に沿って流れるため、電子はメモリゲートへ向かう方向の運動量を得て基板表面に到達することになり、段差がない平坦な場合に比べて、注入効率が向上する。
図3はデバイスシミュレーションにより求めた電子注入分布のソース側端の位置および注入電荷量の段差依存性である。まず、段差が大きいほど、注入分布はドレイン側へ移動し、ギャップ領域への注入は減少する。すなわち、ギャップ領域への電子注入成分が消失するための段差の下限値は、ギャップ長に依存する。例えば、ギャップ長が20nmの場合、段差が4nm以上であれば、ギャップ領域への電子注入成分が消失する。ギャップ長が17nm以下では段差がなくてもギャップ領域への注入が起こらないため、下限値は0である。一方、注入電荷量は、段差が16nm以下であれば、段差がない場合に比べ増加するが、16nm以上では減少する。従って、段差の上限値は16nmとなる。なお、ギャップ長が26nm以上では、ギャップ領域への電子注入を抑制し、かつ、基板が平坦な場合よりも注入効率が低下しないことを両立することはできない。以上から、ギャップ領域への電子注入を抑制し、かつ、基板が平坦な場合よりも注入効率が低下しないための段差dの範囲は、ギャップ長xが17nm以下ならば、0nm以上16nm以下、ギャップ長が17nm以上26nm以下ならば、(1.8x−30)nm以上16nm以下となる。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
第1導電型の半導体基板の主面に形成されたメモリセルを有する半導体装置であって、
前記メモリセルは、第1ゲート絶縁膜を介して前記半導体基板上に形成された選択ゲートと、
前記選択ゲートの一方の側壁に形成され、第2ゲート絶縁膜を介して前記選択ゲートおよび前記半導体基板と絶縁されたメモリゲートと、
前記選択ゲートの近傍の前記半導体基板に形成された第2導電型の半導体領域からなるソース領域と、
前記メモリゲートの近傍の前記半導体基板に形成された第2導電型の半導体領域からなるドレイン領域とを有し、
前記第2ゲート絶縁膜は、少なくとも電位障壁膜と、前記電位障壁膜上に積層された電荷保持膜とを含んで構成され、
前記選択ゲートの基板界面は、前記メモリゲートの基板界面よりも下方に位置しているものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
MONOS方式を採用するメモリセルの情報保持特性を向上させることができる。
本発明者が検討した半導体装置の要部断面図である。 本発明の半導体装置の要部断面図である。 ホットエレクトロン注入位置端と注入電荷量の段差依存性のシミュレーション結果を示すグラフである。 本発明の実施例1である半導体装置のメモリアレイ領域を示す要部平面図である。 図4のA−A線断面図である。 本発明の実施例1である半導体装置の製造方法を示す要部断面図である。 図6に続く半導体装置の製造方法を示す要部断面図である。 図7に続く半導体装置の製造方法を示す要部断面図である。 図8に続く半導体装置の製造方法を示す要部断面図である。 図9に続く半導体装置の製造方法を示す要部断面図である。 図10に続く半導体装置の製造方法を示す要部断面図である。 図11に続く半導体装置の製造方法を示す要部断面図である。 図12に続く半導体装置の製造方法を示す要部断面図である。 図13に続く半導体装置の製造方法を示す要部断面図である。 図14に続く半導体装置の製造方法を示す要部断面図である。 図15に続く半導体装置の製造方法を示す要部断面図である。 図16に続く半導体装置の製造方法を示す要部断面図である。 図17に続く半導体装置の製造方法を示す要部断面図である。 図18に続く半導体装置の製造方法を示す要部断面図である。 図19に続く半導体装置の製造方法を示す要部断面図である。 図20に続く半導体装置の製造方法を示す要部断面図である。 本発明の実施例2である半導体装置の製造方法を示す要部断面図である。 図22に続く半導体装置の製造方法を示す要部断面図である。 図23に続く半導体装置の製造方法を示す要部断面図である。 図24に続く半導体装置の製造方法を示す要部断面図である。 図25に続く半導体装置の製造方法を示す要部断面図である。 図26に続く半導体装置の製造方法を示す要部断面図である。 図27に続く半導体装置の製造方法を示す要部断面図である。 図28に続く半導体装置の製造方法を示す要部断面図である。 図29に続く半導体装置の製造方法を示す要部断面図である。 図30に続く半導体装置の製造方法を示す要部断面図である。 図31に続く半導体装置の製造方法を示す要部断面図である。 図32に続く半導体装置の製造方法を示す要部断面図である。 図33に続く半導体装置の製造方法を示す要部断面図である。 図34に続く半導体装置の製造方法を示す要部断面図である。 図35に続く半導体装置の製造方法を示す要部断面図である。 図36に続く半導体装置の製造方法を示す要部断面図である。 図37に続く半導体装置の製造方法を示す要部断面図である。 図38に続く半導体装置の製造方法を示す要部断面図である。 図39に続く半導体装置の製造方法を示す要部断面図である。 従来の半導体装置の要部断面図である。
以下の実施例においては便宜上その必要があるときは、複数のセクションまたは実施例に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施例において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
さらに、以下の実施例において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。また、実施例等において構成要素等について、「Aからなる」、「Aよりなる」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。
同様に、以下の実施例において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、材料等について言及するときは、特にそうでない旨明記したとき、または、原理的または状況的にそうでないときを除き、特定した材料は主要な材料であって、副次的要素、添加物、付加要素等を排除するものではない。たとえば、シリコン部材は特に明示した場合等を除き、純粋なシリコンの場合だけでなく、添加不純物、シリコンを主要な要素とする2元、3元等の合金(たとえばSiGe)等を含むものとする。
また、以下の実施例を説明するための全図において同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。
また、以下の実施例で用いる図面においては、平面図であっても図面を見易くするために部分的にハッチングを付す場合がある。
図4は、本発明の実施例1である半導体装置のメモリアレイ領域を示す要部平面図、図5は、図4のA−A線に沿った断面図である。なお、図4は、メモリアレイ領域の構成を見易くするために、一部の部材の図示を省略している。
本実施例の半導体装置は、MONOS方式のスプリットゲート型メモリセルを有する不揮発性半導体記憶装置を含んでいる。スプリットゲート型メモリセルは、p型のシリコン基板1のp型ウエル3に形成された選択MOSトランジスタとメモリMOSトランジスタとで構成されている。選択MOSトランジスタのゲート電極(選択ゲート8)はn型多結晶シリコン膜からなり、酸化シリコン膜からなるゲート絶縁膜7上に形成されている。また、メモリMOSトランジスタのゲート電極(メモリゲート15)はn型多結晶シリコン膜からなり、選択ゲート8の一方の側壁に配置されている。図示は省略するが、選択ゲート8は選択ゲート線に接続され、メモリゲート15はワード線に接続されている。
メモリゲート15は、選択ゲート8とはサイドウォールスペーサ10、窒化シリコン膜13、トップ酸化膜14からなるゲート絶縁膜を介して電気的に分離され、p型ウエル3とはボトム酸化膜12、窒化シリコン膜13、トップ酸化膜14からなるゲート絶縁膜を介して電気的に分離されている。
選択ゲート8の近傍のp型ウエル3には、メモリセルのドレイン領域として機能するn型半導体領域19が形成されている。このn型半導体領域(ドレイン領域)19は、データ線(DL)に接続されている。データ線(DL)は、メモリセルを覆う層間絶縁膜37上に形成され、コンタクトホール38内のプラグ39を介してn型半導体領域(ドレイン領域)19と電気的に接続されている。データ線(DL)は、アルミニウム合金を主体としたメタル膜からなり、プラグ39は、タングステンを主体としたメタル膜からなる。一方、メモリゲート15の近傍のp型ウエル3には、メモリセルのソース領域として機能するn型半導体領域19が形成されている。このn型半導体領域(ソース領域)19は、共通ソース線に接続されている。
型半導体領域(ドレイン領域)19に隣接した領域のp型ウエル3には、n型半導体領域19よりも不純物濃度が低いn型半導体領域16が形成されている。n型半導体領域16は、n型半導体領域(ドレイン領域)19の端部の高電界を緩和し、選択MOSトランジスタをLDD(Lightly Doped Drain)構造にするためのエクステンション領域である。また、n型半導体領域(ソース領域)19に隣接した領域のp型ウエル3には、n型半導体領域19よりも不純物濃度が低いn型半導体領域16が形成されている。n型半導体領域16は、n型半導体領域(ソース領域)19の端部の高電界を緩和し、メモリMOSトランジスタをLDD構造にするためのエクステンション領域である。選択ゲート8の他方の側壁およびメモリゲート15の一方の側壁には、酸化シリコン膜からなるサイドウォールスペーサ18が形成されている。これらのサイドウォールスペーサ18は、n型半導体領域(ドレイン領域)19およびn型半導体領域(ソース領域)19を形成するために利用される。
次に、図6〜図21を用いて上記不揮発性半導体記憶装置の製造方法を工程順に説明する。なお、製造方法を説明する各図において、左側部分は、周辺回路領域の一部を示す断面図、左から2番目は、メモリアレイ領域の一部(図4のA−A線に沿った領域)を示す断面図、左から3番目、4番目はメモリアレイ領域の一部(それぞれ、図4のB−B線、C−C線に沿った領域)である。不揮発性半導体記憶装置の周辺回路領域には、センスアンプ、カラムデコーダ、ロウデコーダなどのような低耐圧MOSトランジスタで構成される回路と、昇圧回路のような高耐圧MOSトランジスタで構成される回路とがあるが、ここでは、メモリセルおよび低耐圧MOSトランジスタの製造方法についてのみ説明する。
まず、図6に示すように、周知の製造技術を用いてシリコン基板1の主面に素子分離溝2を形成した後、シリコン基板1の主面にp型ウエル3とn型ウエル4とを形成する。次に、シリコン基板1を熱酸化することによって、p型ウエル3とn型ウエル4のそれぞれの表面に膜厚3〜4nm程度の酸化シリコンからなるゲート絶縁膜5を形成する。ゲート絶縁膜5は、周辺回路を構成するMOSトランジスタのゲート絶縁膜を構成する。
次に、図7に示すように、シリコン基板1上にCVD法で膜厚150nm程度のアンドープ多結晶シリコン膜6を堆積した後、フォトレジスト膜(図示しない)をマスクにしたドライエッチングでメモリアレイ領域のアンドープ多結晶シリコン膜6を除去する。アンドープ多結晶シリコン膜6は、周辺回路を構成するMOSトランジスタのゲート電極を構成する。続いて、選択MOSトランジスタの閾値電圧を調整するために、イオン注入した後、希フッ酸水溶液を用いてメモリアレイ領域のゲート絶縁膜5を除去する。
次に、図8に示すように、メモリアレイ領域のp型ウエル3の表面に膜厚3〜4nm程度の酸化シリコンからなるゲート絶縁膜7を形成する。ゲート絶縁膜7は、選択MOSトランジスタのゲート絶縁膜を構成する。続いて、シリコン基板1上にCVD法で膜厚200nm程度の多結晶シリコン膜8nを堆積する。多結晶シリコン膜8nには、その成膜中に4×1020atoms/cm程度のリンを導入し、その導電型をn型にする。次に、多結晶シリコン膜8nにCVD法で窒化シリコン膜9を堆積する。
次に、図9に示すように、フォトレジスト膜30をマスクにしたドライエッチングでメモリアレイ領域の多結晶シリコン膜8nをパターニングし、選択ゲート8を形成する。この時、周辺回路領域の多結晶シリコン膜8nはすべて除去する。続いて、基板洗浄として、シリコン基板1(p型ウエル3)の表面を等方的にドライエッチングし、多結晶シリコン膜8nのドライエッチングによって生じたシリコン基板1の表面のダメージを除去する。
次に、図10に示すように、メモリゲート絶縁膜の一部となる酸化膜10nを形成する。酸化膜10nは、熱酸化法とCVD法とを併用して形成し、その膜厚は、2〜7nm程度とする。熱酸化法としては、ISSG酸化法、ドライ酸化法、ウェット酸化法、プラズマ酸化法などを用いることができ、CVD法としては、常圧CVD法、減圧CVD法、プラズマCVD法などを用いることができる。
次に、図11に示すように、酸化膜10nを異方性エッチングすることによって、選択ゲート8の両側壁に酸化膜10nをサイドウォールスペーサ10として残し、シリコン基板1表面の酸化膜10nを除去する。サイドウォールスペーサ10は、選択ゲート8とメモリゲートの間のゲート絶縁膜の一部となる。
次に、図12に示すように、上記のエッチングで露出したシリコン基板1(p型ウエル3)の表面にシリコンエピタキシャル層11を形成する。シリコンエピタキシャル層11は、原料ガスとしてジクロルシラン(SiHCl)を用い、キャリアガスとして水素と塩化水素の混合ガスを用いたCVD法により、600〜1100℃の温度条件で形成する。シリコンエピタキシャル層11の膜厚は、形成したい基板段差とする。
次に、図13に示すように、窒化シリコン膜9を除去する。
次に、図14に示すように、シリコンエピタキシャル層11および選択ゲート8の上部にゲート絶縁膜の一部となるボトム酸化膜12を形成する。ボトム酸化膜12は、CVD法を用いて形成する。その膜厚は2〜7nm程度とする。次にゲート絶縁膜となる窒化シリコン膜13を形成する。窒化シリコン膜13は、例えばジクロルシラン(SiHCl)とアンモニア(NH)とを原料に用いた800℃程度の熱CVD法で形成し、その膜厚は、13〜15nm程度とする。窒化シリコン膜13の膜厚は、動作電圧の低減および電荷保持特性向上の要求から、適宜定められる。さらに、ゲート絶縁膜の一部となるトップ酸化膜14を形成する。トップ酸化膜14は、ISSG酸化法を用いて窒化シリコン膜13の一部を酸化することにより形成し、その膜厚は、4〜6nm程度とする。トップ酸化膜14は、ISSG酸化法に代えてドライ酸化法、ウェット酸化法、プラズマ酸化法などを用いて形成することもできる。また、酸化シリコン膜をCVD法で堆積することによって形成することもできる。なお、本発明は、トップ酸化膜14を省略し、ボトム酸化膜12と窒化シリコン膜13とでゲート絶縁膜を構成する場合にも適用できることは勿論である。
次に、図15に示すように、シリコン基板1上にCVD法で多結晶シリコン膜15nを堆積する。多結晶シリコン膜15nには、その成膜中に4×1020atoms/cm程度のリンを導入し、その導電型をn型にする。
次に、選択ゲート8の一方の側壁にメモリゲート15を形成する。メモリゲート15を形成するには、図16に示すように、多結晶シリコン膜15nを異方性エッチングすることによって、選択ゲート8の両側壁に多結晶シリコン膜15nを残す。メモリMOSトランジスタのチャネル長は、多結晶シリコン膜15nの膜厚によって規定される。本実施例では、多結晶シリコン膜15nの膜厚を60nm程度とすることによって、メモリMOSトランジスタのチャネル長を60nm程度とする。
次に、図17に示すように、フォトレジスト膜31をマスクにして選択ゲート8の他方の側壁のn型多結晶シリコン膜15nをエッチングすることにより、選択ゲート8の一方の側壁にn型多結晶シリコン膜15nからなるメモリゲート15を形成する。
次に、図18に示すように、ゲート絶縁膜を構成する3層の絶縁膜をフッ酸とリン酸とを使ってエッチングした後、フォトレジスト膜31を除去する。これにより、メモリゲート15で覆われた領域(選択ゲート8の一方の側壁とメモリゲート15の下部)周辺のみにゲート絶縁膜が残り、他の領域のゲート絶縁膜が除去される。
次に、図19に示すように、フォトレジスト膜32をマスクにしたドライエッチングで周辺回路領域のアンドープ多結晶シリコン膜6をパターニングした後、希フッ酸水溶液を用いてゲート絶縁膜5をエッチングし、アンドープ多結晶シリコン膜6の下部のみにゲート絶縁膜5を残す。
次に、図20に示すように、フォトレジスト膜32を除去した後、メモリアレイ領域のp型ウエル3および周辺回路領域のp型ウエル3にリンをイオン注入することにより、メモリアレイ領域のp型ウエル3および周辺回路領域のp型ウエル3にn型半導体領域16が形成される。また、周辺回路領域のp型ウエル3上にゲート電極6nが形成される。さらに、n型ウエル4にホウ素をイオン注入することにより、p型半導体領域17およびゲート電極6pが形成される。
次に、図21に示すように、メモリアレイ領域に形成された選択ゲート8およびメモリゲート15のそれぞれの一方の側壁にサイドウォールスペーサ18を形成し、周辺回路領域のゲート電極6n、6pのそれぞれの両側壁にサイドウォールスペーサ18を形成する。サイドウォールスペーサ18は、シリコン基板1上にCVD法で堆積した酸化シリコン膜を異方性エッチングすることによって形成する。続いて、メモリアレイ領域のp型ウエル3および周辺回路領域のp型ウエル3にリンをイオン注入し、n型ウエル4にホウ素をイオン注入した後、シリコン基板1を熱処理して上記不純物を拡散させることにより、n型半導体領域(ソース、ドレイン領域)19およびp型半導体領域(ソース、ドレイン領域)20を形成する。ここまでの工程により、メモリアレイ領域にMONOS方式のスプリットゲート型メモリセルが形成され、周辺回路領域にnチャネル型MOSトランジスタおよびpチャネル型MOSトランジスタが形成される。
その後、シリコン基板1上に窒化シリコン膜からなるエッチングストッパ膜36と酸化シリコン膜からなる層間絶縁膜37を堆積し、続いてエッチングストッパ膜36と層間絶縁膜37にコンタクトホール38を形成してその内部にプラグ39を埋め込んだ後、層間絶縁膜37上にデータ線DLを形成することにより、前記図4〜図5に示す不揮発性半導体記憶装置が完成する。
図22は、本発明の実施例2である不揮発性半導体記憶装置の要部断面図である。以下、図23〜図40を用いてこの不揮発性半導体記憶装置の製造方法を工程順に説明する。
まず、図23に示すように、周知の製造技術を用いて、窒化シリコン膜40をマスクにしてシリコン基板1表面をエッチングし、シリコン基板1の主面に素子分離溝2を形成する。
次に、図24に示すように、窒化シリコン膜40を除去し、シリコン基板1の主面にp型ウエル3とn型ウエル4とを形成する。その際、素子分離溝2をCMP研磨せずに、そのまま残す。次に、シリコン基板1を熱酸化することによって、p型ウエル3とn型ウエル4のそれぞれの表面に膜厚3〜4nm程度の酸化シリコンからなるゲート絶縁膜5を形成する。ゲート絶縁膜5は、周辺回路を構成するMOSトランジスタのゲート絶縁膜を構成する。
次に、図25に示すように、メモリアレイ領域にのみ窒化シリコン膜41を堆積する。窒化シリコン膜41は、例えばジクロルシラン(SiHCl)とアンモニア(NH)とを原料に用いた800℃程度の熱CVD法で形成する。
次に、図26に示すように、シリコン基板1上にCVD法で膜厚150nm程度のアンドープ多結晶シリコン膜6を堆積し、フォトレジスト膜(図示しない)をマスクにしたドライエッチングでメモリアレイ領域のアンドープ多結晶シリコン膜6を除去する。アンドープ多結晶シリコン膜6は、周辺回路を構成するMOSトランジスタのゲート電極を構成する。
次に、図27に示すように、フォトレジスト膜42をマスクにしたドライエッチングでメモリアレイ領域の窒化シリコン膜41を除去する。
次に、図28に示すように、素子分離溝2をドライエッチングにより、一部除去する。この際、制御ゲート部のゲート絶縁膜5も除去する。
次に、図29に示すように、同じくフォトレジスト膜42をマスクにしたドライエッチングでシリコン基板1に溝を形成する。溝の深さは、形成したい制御ゲートとメモリゲートの基板段差とする。
次に、図30に示すように、シリコン基板1およびアンドープ多結晶シリコン膜6の上部にゲート絶縁膜の一部となるボトム酸化膜43を形成する。ボトム酸化膜43は、熱CVD法を用いて形成する。その膜厚は2〜7nm程度とする。その後、フォトレジスト膜42を除去する。
次に、図31に示すように、シリコン基板1上に、CVD法で膜厚200nm程度の多結晶シリコン膜8nを堆積する。多結晶シリコン膜8nは、選択ゲートのゲート電極を構成する。
次に、図32に示すように、CMP法により、多結晶シリコン膜8n、周辺MOS領域のボトム酸化膜43、さらにアンドープ多結晶シリコン膜6を、窒化シリコン膜41の表面が現れるまで研磨し、選択ゲート8を形成する。
次に、図33に示すように、窒化シリコン膜41を除去する。
次に、図34に示すように、p型ウエル3および選択ゲート8の上部にゲート絶縁膜の一部となるボトム酸化膜12を形成する。ボトム酸化膜12は、CVD法を用いて形成する。その膜厚は2〜7nm程度とする。次にゲート絶縁膜の一部(電荷保持膜)となる窒化シリコン膜13を形成する。窒化シリコン膜13は、例えばジクロルシラン(SiHCl)とアンモニア(NH)とを原料に用いた800℃程度の熱CVD法で形成し、その膜厚は、13〜15nm程度とする。窒化シリコン膜13の膜厚は、動作電圧の低減および電荷保持特性向上の要求から、適宜定められる。さらに、ゲート絶縁膜の一部となるトップ酸化膜14を形成した後、シリコン基板1上にCVD法で多結晶シリコン膜15nを堆積する。トップ酸化膜14は、ISSG酸化法を用いて窒化シリコン膜13の一部を酸化することにより形成し、その膜厚は、4〜6nm程度とする。トップ酸化膜14は、ISSG酸化法に代えてドライ酸化法、ウェット酸化法、プラズマ酸化法などを用いて形成することもできる。また、酸化シリコン膜をCVD法で堆積することによって形成することもできる。なお、本発明は、トップ酸化膜14を省略し、ボトム酸化膜12と窒化シリコン膜13とでゲート絶縁膜を構成する場合にも適用できることは勿論である。
次に、選択ゲート8の一方の側壁にメモリゲート15を形成する。メモリゲート15を形成するには、図35に示すように、多結晶シリコン膜15nを異方性エッチングすることによって、選択ゲート8の両側壁に多結晶シリコン膜15nを残す。多結晶シリコン膜15nには、その成膜中に4×1020atoms/cm程度のリンを導入し、その導電型をn型にする。メモリMOSトランジスタのチャネル長は、多結晶シリコン膜15nの膜厚によって規定される。本実施例では、多結晶シリコン膜15nの膜厚を60nm程度とすることによって、メモリMOSトランジスタのチャネル長を60nm程度とする。
次に、図36に示すように、フォトレジスト膜44をマスクにして選択ゲート8の他方の側壁のn型多結晶シリコン膜15nをエッチングすることにより、選択ゲート8の一方の側壁にn型多結晶シリコン膜15nからなるメモリゲート15を形成する。
次に、図37に示すように、ゲート絶縁膜を構成する3層の絶縁膜をフッ酸とリン酸とを使ってエッチングした後、フォトレジスト膜44を除去する。これにより、メモリゲート15で覆われた領域(選択ゲート8の一方の側壁とメモリゲート15の下部)のみにゲート絶縁膜が残り、他の領域のゲート絶縁膜が除去される。
次に、図38に示すように、フォトレジスト膜45をマスクにしたドライエッチングで周辺回路領域のアンドープ多結晶シリコン膜6をパターニングした後、希フッ酸水溶液を用いてゲート絶縁膜5をエッチングし、アンドープ多結晶シリコン膜6の下部のみにゲート絶縁膜5を残す。
次に、図39に示すように、フォトレジスト膜45を除去し、メモリアレイ領域のp型ウエル3および周辺回路領域のp型ウエル3にリンをイオン注入することにより、メモリアレイ領域のp型ウエル3および周辺回路領域のp型ウエル3にn型半導体領域16が形成される。また、周辺回路領域のp型ウエル3上にゲート電極6nが形成される。さらに、n型ウエル4にホウ素をイオン注入することにより、p型半導体領域17およびゲート電極6pが形成される。
次に、図40に示すように、メモリアレイ領域に形成された選択ゲート8およびメモリゲート15のそれぞれの一方の側壁にサイドウォールスペーサ18を形成し、周辺回路領域のゲート電極6n、6pのそれぞれの両側壁にサイドウォールスペーサ18を形成する。サイドウォールスペーサ18は、シリコン基板1上にCVD法で堆積した酸化シリコン膜を異方性エッチングすることによって形成する。続いて、メモリアレイ領域のp型ウエル3および周辺回路領域のp型ウエル3にリンをイオン注入し、n型ウエル4にホウ素をイオン注入した後、シリコン基板1を熱処理して上記不純物を拡散させることにより、n型半導体領域(ソース、ドレイン領域)19およびp型半導体領域(ソース、ドレイン領域)20を形成する。ここまでの工程により、メモリアレイ領域にMONOS方式のスプリットゲート型メモリセルが形成され、周辺回路領域にnチャネル型MOSトランジスタおよびpチャネル型MOSトランジスタが形成される。
その後、シリコン基板1上に窒化シリコン膜からなるエッチングストッパ膜36と酸化シリコン膜からなる層間絶縁膜37を堆積し、続いてエッチングストッパ膜36と層間絶縁膜37にコンタクトホール38を形成してその内部にプラグ39を埋め込んだ後、層間絶縁膜37上にデータ線DLを形成することにより、前記図22に示す不揮発性半導体記憶装置が完成する。
以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
本発明の半導体装置の製造方法は、マイクロコンピュータに搭載可能な不揮発性メモリに幅広く利用されるものである。
1 シリコン基板
2 素子分離溝
3 p型ウエル
4 n型ウエル
5 ゲート絶縁膜
6 アンドープ多結晶シリコン膜
6n、6p ゲート電極
7 ゲート絶縁膜
8 選択ゲート
8n 多結晶シリコン膜
9 窒化シリコン膜
10n 酸化膜
10 サイドウォールスペーサ
11 シリコンエピタキシャル層
12 ボトム酸化膜
13 窒化シリコン膜
14 トップ酸化膜
15n 多結晶シリコン膜
15 メモリゲート
16 n型半導体領域
17 p型半導体領域
18 サイドウォールスペーサ
19 n型半導体領域(ソース領域、ドレイン領域)
20 p型半導体領域(ソース領域、ドレイン領域)
30、31、32 フォトレジスト膜
36 エッチングストッパ膜
37 層間絶縁膜
38 コンタクトホール
39 プラグ
40 窒化シリコン膜
41 窒化シリコン膜
42 フォトレジスト膜
43 ボトム酸化膜
44、45 フォトレジスト膜
52 ゲート絶縁膜
52a ボトム酸化膜
52b 窒化シリコン膜(電荷保持膜)
52c トップ酸化膜
54 ゲート絶縁膜
55 ソース領域
56 ドレイン領域
DL データ線

Claims (19)

  1. 第1導電型の半導体基板の主面に形成されたメモリセルを有する半導体装置であって、
    前記メモリセルは、第1ゲート絶縁膜を介して前記半導体基板上に形成された選択ゲートと、
    前記選択ゲートの一方の側壁に形成され、第2ゲート絶縁膜を介して前記選択ゲートおよび前記半導体基板と絶縁されたメモリゲートと、
    前記選択ゲートの近傍の前記半導体基板に形成された第2導電型の半導体領域からなるソース領域と、
    前記メモリゲートの近傍の前記半導体基板に形成された第2導電型の半導体領域からなるドレイン領域とを有し、
    前記第2ゲート絶縁膜は、少なくとも第1の電位障壁膜と、前記第1の電位障壁膜上に積層された電荷保持膜とを含んで構成され、
    前記選択ゲートの基板界面は、前記メモリゲートの基板界面よりも下方に位置していることを特徴とする半導体装置。
  2. 前記選択ゲートの基板界面と前記メモリゲートの基板界面の段差dは、前記選択ゲートと前記メモリゲートの間隔をxとすると、xが17nm以下ならば、0nm以上16nm以下、xが17nm以上26nm以下ならば、(1.8x−30)nm以上16nm以下となることを特徴とする請求項1記載の半導体装置。
  3. 前記電荷保持膜は、窒化シリコン膜からなることを特徴とする請求項1記載の半導体装置。
  4. 前記第2ゲート絶縁膜は、前記第1の電位障壁膜と、前記第1の電位障壁膜上に積層された前記電荷保持膜と、前記電荷保持膜上に積層された第2の電位障壁膜とからなることを特徴とする請求項1記載の半導体装置。
  5. 前記メモリセルのデータ書き込みは、前記第2ゲート絶縁膜をトンネリングさせて前記半導体基板側から前記電荷保持膜中にホットエレクトロンを注入させることによって行われ、
    前記メモリセルのデータ消去は、前記第2ゲート絶縁膜をトンネリングさせて前記半導体基板側から前記電荷保持膜中にホットホールを注入させることによって行われることを特徴とする請求項1記載の半導体装置。
  6. 前記メモリセルは、第1方向、および前記第1方向と直交する第2方向にマトリクス状に複数配置されていることを特徴とする請求項1記載の半導体装置。
  7. 前記半導体基板上に絶縁膜が堆積・パターニングされ、前記メモリセルのゲート、ソースおよびドレイン領域と電気的に接続された電極プラグがそれぞれ形成されていることを特徴とする請求項1記載の半導体装置。
  8. 第1ゲート絶縁膜を介して第1導電型の半導体基板上に形成された選択ゲートと、前記選択ゲートの一方の側壁に形成され、第2ゲート絶縁膜を介して前記選択ゲートおよび前記半導体基板と絶縁されたメモリゲートと、
    前記選択ゲートの近傍の前記半導体基板に形成された第2導電型の半導体領域からなるソース領域と、
    前記メモリゲートの近傍の前記半導体基板に形成された第2導電型の半導体領域からなるドレイン領域とを有し、
    前記第2ゲート絶縁膜は、少なくとも第1の電位障壁膜と、前記第1の電位障壁膜上に積層された電荷保持膜とを含んで構成されたメモリセルを有する半導体装置の製造方法であって、
    (a)前記半導体基板上に前記第1ゲート絶縁膜を介して前記選択ゲートを形成する工程と、
    (b)前記(a)工程の後、前記半導体基板および前記選択ゲートのそれぞれの表面を覆うように、酸化シリコン膜を形成する工程と、
    (c)前記(b)工程の後、前記半導体基板の表面の前記酸化シリコン膜を除去することによって、前記半導体基板の表面を露出する工程と、
    (d)前記(c)工程の後、露出した前記半導体基板の表面にシリコンエピタキシャル層を成長させる工程と、
    (e)前記(d)工程の後、前記半導体基板を熱酸化することによって、前記シリコンエピタキシャル層の少なくとも一部を酸化シリコン膜に変換することによって、前記酸化シリコン膜からなる前記第1の電位障壁膜を形成する工程と、
    (f)前記(e)工程の後、前記第1の電位障壁膜上に前記電荷保持膜を形成することによって、前記第2ゲート絶縁膜を形成する工程と、
    (g)前記(f)工程の後、前記第2ゲート絶縁膜上に形成した導電膜をパターニングすることによって、前記選択ゲートの一方の側壁に前記メモリゲートを形成する工程と、
    (h)前記(g)工程の後、前記第2ゲート絶縁膜をパターニングすることによって、前記選択ゲートの前記側壁と前記メモリゲートとの間、および前記半導体基板と前記メモリゲートとの間に前記第2ゲート絶縁膜を残す工程と、
    (i)前記半導体基板に不純物を導入することによって、前記選択ゲートの近傍の前記半導体基板に前記第2導電型の半導体領域からなるソース領域を形成し、前記メモリゲートの近傍の前記半導体基板に前記第2導電型の半導体領域からなるドレイン領域を形成する工程とを含み、
    前記(d)工程では、前記選択ゲートの下端部近傍における前記シリコンエピタキシャル層の上面が、前記半導体基板と前記第1ゲート絶縁膜との界面よりも上方に位置するように、前記シリコンエピタキシャル層の膜厚を制御することを特徴とする半導体装置の製造方法。
  9. 前記選択ゲートの基板界面と前記メモリゲートの基板界面の段差dは、前記選択ゲートと前記メモリゲートの間隔をxとすると、xが17nm以下ならば、0nm以上16nm以下、xが17nm以上26nm以下ならば、(1.8x−30)nm以上16nm以下とすることを特徴とする請求項8記載の半導体装置の製造方法。
  10. 前記電荷保持膜は、窒化シリコン膜からなることを特徴とする請求項8記載の半導体装置の製造方法。
  11. 前記第2ゲート絶縁膜は、前記第1の電位障壁膜と、前記第1の電位障壁膜上に積層された前記電荷保持膜と、前記電荷保持膜上に積層された第2の電位障壁膜とからなることを特徴とする請求項8記載の半導体装置の製造方法。
  12. 前記メモリセルを、第1方向、および前記第1方向と直交する第2方向にマトリクス状に複数形成することを特徴とする請求項8記載の半導体装置の製造方法。
  13. 前記(i)工程の後、前記半導体基板上に絶縁膜が堆積・パターニングされ、前記メモリセルのゲート、ソースおよびドレイン領域と電気的に接続された電極プラグをそれぞれ形成することを特徴とする請求項8記載の半導体装置の製造方法。
  14. 第1導電型の半導体基板の主面の第1方向、および前記第1方向と直交する第2方向にマトリクス状に配置された複数のメモリセルを有し、
    前記複数のメモリセルのそれぞれは、
    第1ゲート絶縁膜を介して前記半導体基板上に形成された選択ゲートと、前記選択ゲートの一方の側壁に形成され、第2ゲート絶縁膜を介して前記選択ゲートおよび前記半導体基板と絶縁されたメモリゲートと、
    前記選択ゲートの近傍の前記半導体基板に形成された第2導電型の半導体領域からなるソース領域と、
    前記メモリゲートの近傍の前記半導体基板に形成された第2導電型の半導体領域からなるドレイン領域とを有し、
    前記第2ゲート絶縁膜は、少なくとも第1の電位障壁膜と、前記第1の電位障壁膜上に積層された電荷保持膜とを含んで構成された半導体装置の製造方法であって、
    前記メモリセルを形成する工程は、
    (a)前記半導体基板上に窒化シリコン膜をマスクにして、前記半導体基板をエッチングし、前記第1ゲート絶縁膜を介して前記選択ゲートを埋め込んで形成する工程と、
    (b)前記(a)工程の後、前記半導体基板および前記選択ゲートのそれぞれの表面を覆うように、酸化シリコン膜を形成する工程と、
    (c)前記(b)工程の後、前記半導体基板の表面の前記酸化シリコン膜を除去することによって、前記半導体基板の表面を露出する工程と、
    (d)前記(c)工程の後、前記半導体基板を熱酸化することによって、前記酸化シリコン膜からなる前記第1の電位障壁膜を形成する工程と、
    (e)前記(d)工程の後、前記第1の電位障壁膜上に前記電荷保持膜を形成することによって、前記第2ゲート絶縁膜を形成する工程と、
    (f)前記(e)工程の後、前記第2ゲート絶縁膜上に形成した導電膜をパターニングすることによって、前記選択ゲートの一方の側壁に前記メモリゲートを形成する工程と、
    (g)前記(f)工程の後、前記第2ゲート絶縁膜をパターニングすることによって、前記選択ゲートの前記側壁と前記メモリゲートとの間、および前記半導体基板と前記メモリゲートとの間に前記第2ゲート絶縁膜を残す工程と、
    (h)前記半導体基板に不純物を導入することによって、前記選択ゲートの近傍の前記半導体基板に前記第2導電型の半導体領域からなるソース領域を形成し、前記メモリゲートの近傍の前記半導体基板に前記第2導電型の半導体領域からなるドレイン領域を形成する工程、
    とを含むことを特徴とする半導体装置の製造方法。
  15. 前記選択ゲートの基板界面と前記メモリゲートの基板界面の段差dは、前記選択ゲートと前記メモリゲートの間隔をxとすると、xが17nm以下ならば、0nm以上16nm以下、xが17nm以上26nm以下ならば、(1.8x−30)nm以上16nm以下とすることを特徴とする請求項14記載の半導体装置の製造方法。
  16. 前記電荷保持膜は、窒化シリコン膜からなることを特徴とする請求項14記載の半導体装置の製造方法。
  17. 前記第2ゲート絶縁膜は、前記第1の電位障壁膜と、前記第1の電位障壁膜上に積層された前記電荷保持膜と、前記電荷保持膜上に積層された第2の電位障壁膜とからなることを特徴とする請求項14記載の半導体装置の製造方法。
  18. 前記メモリセルを、第1方向、および前記第1方向と直交する第2方向にマトリクス状に複数形成することを特徴とする請求項14記載の半導体装置の製造方法。
  19. 前記(h)工程の後、前記半導体基板上に絶縁膜が堆積・パターニングされ、前記メモリセルのゲート、ソースおよびドレイン領域と電気的に接続された電極プラグがそれぞれ形成されていることを特徴とする請求項14記載の半導体装置の製造方法。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103681279B (zh) * 2012-09-21 2016-12-21 中国科学院微电子研究所 半导体器件及其制造方法
CN103779196B (zh) * 2012-10-19 2016-07-06 中国科学院微电子研究所 半导体器件及其制造方法
US9368606B2 (en) * 2012-12-14 2016-06-14 Cypress Semiconductor Corporation Memory first process flow and device
US10014380B2 (en) 2012-12-14 2018-07-03 Cypress Semiconductor Corporation Memory first process flow and device
US9368644B2 (en) * 2013-12-20 2016-06-14 Cypress Semiconductor Corporation Gate formation memory by planarization
CN113506720B (zh) * 2021-06-21 2024-04-26 上海华力集成电路制造有限公司 一种晶圆背面平整度改善的方法

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2003012878A1 (en) * 2001-07-27 2003-02-13 Renesas Technology Corp. Semiconductor device
JP2003046002A (ja) * 2001-07-26 2003-02-14 Sony Corp 不揮発性半導体メモリ装置およびその動作方法
JP2004221554A (ja) * 2002-12-26 2004-08-05 Renesas Technology Corp 不揮発性半導体記憶装置
JP2004303918A (ja) * 2003-03-31 2004-10-28 Renesas Technology Corp 半導体装置の製造方法および半導体装置
JP2004363122A (ja) * 2003-05-30 2004-12-24 Seiko Epson Corp 不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法
JP2007027759A (ja) * 2005-07-18 2007-02-01 Samsung Electronics Co Ltd ナノクリスタルとトレンチを含むマルチビット不揮発性メモリ装置及びその製造方法
JP2008041832A (ja) * 2006-08-03 2008-02-21 Renesas Technology Corp 半導体装置およびその製造方法
JP2008053498A (ja) * 2006-08-25 2008-03-06 Renesas Technology Corp 半導体装置およびその製造方法
WO2008059768A1 (fr) * 2006-11-14 2008-05-22 Nec Corporation Dispositif à semi-conducteur

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003046002A (ja) * 2001-07-26 2003-02-14 Sony Corp 不揮発性半導体メモリ装置およびその動作方法
WO2003012878A1 (en) * 2001-07-27 2003-02-13 Renesas Technology Corp. Semiconductor device
JP2004221554A (ja) * 2002-12-26 2004-08-05 Renesas Technology Corp 不揮発性半導体記憶装置
JP2004303918A (ja) * 2003-03-31 2004-10-28 Renesas Technology Corp 半導体装置の製造方法および半導体装置
JP2004363122A (ja) * 2003-05-30 2004-12-24 Seiko Epson Corp 不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法
JP2007027759A (ja) * 2005-07-18 2007-02-01 Samsung Electronics Co Ltd ナノクリスタルとトレンチを含むマルチビット不揮発性メモリ装置及びその製造方法
JP2008041832A (ja) * 2006-08-03 2008-02-21 Renesas Technology Corp 半導体装置およびその製造方法
JP2008053498A (ja) * 2006-08-25 2008-03-06 Renesas Technology Corp 半導体装置およびその製造方法
WO2008059768A1 (fr) * 2006-11-14 2008-05-22 Nec Corporation Dispositif à semi-conducteur

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