JP2010161281A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【解決手段】選択ゲート8の基板表面とメモリゲート15の基板表面に段差を設ける。選択ゲート8の基板表面がメモリゲート15の基板表面より下方にある場合、書込み時のチャネルの電子は段差部を斜めに流れる。斜めに流れている間にバリアを越えるのに必要なエネルギーを得ても、基板表面から離れているため、電子の注入は起こらない。注入は電子が基板表面に到達する位置よりドレイン領域56側でのみ可能となる。その結果、電子のギャップ領域への注入が抑制され、電子分布が正孔分布に近づくため、情報保持時のしきい値変動が抑制され、メモリセルの情報保持特性が向上する。
【選択図】図2
Description
前記メモリセルは、第1ゲート絶縁膜を介して前記半導体基板上に形成された選択ゲートと、
前記選択ゲートの一方の側壁に形成され、第2ゲート絶縁膜を介して前記選択ゲートおよび前記半導体基板と絶縁されたメモリゲートと、
前記選択ゲートの近傍の前記半導体基板に形成された第2導電型の半導体領域からなるソース領域と、
前記メモリゲートの近傍の前記半導体基板に形成された第2導電型の半導体領域からなるドレイン領域とを有し、
前記第2ゲート絶縁膜は、少なくとも電位障壁膜と、前記電位障壁膜上に積層された電荷保持膜とを含んで構成され、
前記選択ゲートの基板界面は、前記メモリゲートの基板界面よりも下方に位置しているものである。
2 素子分離溝
3 p型ウエル
4 n型ウエル
5 ゲート絶縁膜
6 アンドープ多結晶シリコン膜
6n、6p ゲート電極
7 ゲート絶縁膜
8 選択ゲート
8n 多結晶シリコン膜
9 窒化シリコン膜
10n 酸化膜
10 サイドウォールスペーサ
11 シリコンエピタキシャル層
12 ボトム酸化膜
13 窒化シリコン膜
14 トップ酸化膜
15n 多結晶シリコン膜
15 メモリゲート
16 n−型半導体領域
17 p−型半導体領域
18 サイドウォールスペーサ
19 n+型半導体領域(ソース領域、ドレイン領域)
20 p+型半導体領域(ソース領域、ドレイン領域)
30、31、32 フォトレジスト膜
36 エッチングストッパ膜
37 層間絶縁膜
38 コンタクトホール
39 プラグ
40 窒化シリコン膜
41 窒化シリコン膜
42 フォトレジスト膜
43 ボトム酸化膜
44、45 フォトレジスト膜
52 ゲート絶縁膜
52a ボトム酸化膜
52b 窒化シリコン膜(電荷保持膜)
52c トップ酸化膜
54 ゲート絶縁膜
55 ソース領域
56 ドレイン領域
DL データ線
Claims (19)
- 第1導電型の半導体基板の主面に形成されたメモリセルを有する半導体装置であって、
前記メモリセルは、第1ゲート絶縁膜を介して前記半導体基板上に形成された選択ゲートと、
前記選択ゲートの一方の側壁に形成され、第2ゲート絶縁膜を介して前記選択ゲートおよび前記半導体基板と絶縁されたメモリゲートと、
前記選択ゲートの近傍の前記半導体基板に形成された第2導電型の半導体領域からなるソース領域と、
前記メモリゲートの近傍の前記半導体基板に形成された第2導電型の半導体領域からなるドレイン領域とを有し、
前記第2ゲート絶縁膜は、少なくとも第1の電位障壁膜と、前記第1の電位障壁膜上に積層された電荷保持膜とを含んで構成され、
前記選択ゲートの基板界面は、前記メモリゲートの基板界面よりも下方に位置していることを特徴とする半導体装置。 - 前記選択ゲートの基板界面と前記メモリゲートの基板界面の段差dは、前記選択ゲートと前記メモリゲートの間隔をxとすると、xが17nm以下ならば、0nm以上16nm以下、xが17nm以上26nm以下ならば、(1.8x−30)nm以上16nm以下となることを特徴とする請求項1記載の半導体装置。
- 前記電荷保持膜は、窒化シリコン膜からなることを特徴とする請求項1記載の半導体装置。
- 前記第2ゲート絶縁膜は、前記第1の電位障壁膜と、前記第1の電位障壁膜上に積層された前記電荷保持膜と、前記電荷保持膜上に積層された第2の電位障壁膜とからなることを特徴とする請求項1記載の半導体装置。
- 前記メモリセルのデータ書き込みは、前記第2ゲート絶縁膜をトンネリングさせて前記半導体基板側から前記電荷保持膜中にホットエレクトロンを注入させることによって行われ、
前記メモリセルのデータ消去は、前記第2ゲート絶縁膜をトンネリングさせて前記半導体基板側から前記電荷保持膜中にホットホールを注入させることによって行われることを特徴とする請求項1記載の半導体装置。 - 前記メモリセルは、第1方向、および前記第1方向と直交する第2方向にマトリクス状に複数配置されていることを特徴とする請求項1記載の半導体装置。
- 前記半導体基板上に絶縁膜が堆積・パターニングされ、前記メモリセルのゲート、ソースおよびドレイン領域と電気的に接続された電極プラグがそれぞれ形成されていることを特徴とする請求項1記載の半導体装置。
- 第1ゲート絶縁膜を介して第1導電型の半導体基板上に形成された選択ゲートと、前記選択ゲートの一方の側壁に形成され、第2ゲート絶縁膜を介して前記選択ゲートおよび前記半導体基板と絶縁されたメモリゲートと、
前記選択ゲートの近傍の前記半導体基板に形成された第2導電型の半導体領域からなるソース領域と、
前記メモリゲートの近傍の前記半導体基板に形成された第2導電型の半導体領域からなるドレイン領域とを有し、
前記第2ゲート絶縁膜は、少なくとも第1の電位障壁膜と、前記第1の電位障壁膜上に積層された電荷保持膜とを含んで構成されたメモリセルを有する半導体装置の製造方法であって、
(a)前記半導体基板上に前記第1ゲート絶縁膜を介して前記選択ゲートを形成する工程と、
(b)前記(a)工程の後、前記半導体基板および前記選択ゲートのそれぞれの表面を覆うように、酸化シリコン膜を形成する工程と、
(c)前記(b)工程の後、前記半導体基板の表面の前記酸化シリコン膜を除去することによって、前記半導体基板の表面を露出する工程と、
(d)前記(c)工程の後、露出した前記半導体基板の表面にシリコンエピタキシャル層を成長させる工程と、
(e)前記(d)工程の後、前記半導体基板を熱酸化することによって、前記シリコンエピタキシャル層の少なくとも一部を酸化シリコン膜に変換することによって、前記酸化シリコン膜からなる前記第1の電位障壁膜を形成する工程と、
(f)前記(e)工程の後、前記第1の電位障壁膜上に前記電荷保持膜を形成することによって、前記第2ゲート絶縁膜を形成する工程と、
(g)前記(f)工程の後、前記第2ゲート絶縁膜上に形成した導電膜をパターニングすることによって、前記選択ゲートの一方の側壁に前記メモリゲートを形成する工程と、
(h)前記(g)工程の後、前記第2ゲート絶縁膜をパターニングすることによって、前記選択ゲートの前記側壁と前記メモリゲートとの間、および前記半導体基板と前記メモリゲートとの間に前記第2ゲート絶縁膜を残す工程と、
(i)前記半導体基板に不純物を導入することによって、前記選択ゲートの近傍の前記半導体基板に前記第2導電型の半導体領域からなるソース領域を形成し、前記メモリゲートの近傍の前記半導体基板に前記第2導電型の半導体領域からなるドレイン領域を形成する工程とを含み、
前記(d)工程では、前記選択ゲートの下端部近傍における前記シリコンエピタキシャル層の上面が、前記半導体基板と前記第1ゲート絶縁膜との界面よりも上方に位置するように、前記シリコンエピタキシャル層の膜厚を制御することを特徴とする半導体装置の製造方法。 - 前記選択ゲートの基板界面と前記メモリゲートの基板界面の段差dは、前記選択ゲートと前記メモリゲートの間隔をxとすると、xが17nm以下ならば、0nm以上16nm以下、xが17nm以上26nm以下ならば、(1.8x−30)nm以上16nm以下とすることを特徴とする請求項8記載の半導体装置の製造方法。
- 前記電荷保持膜は、窒化シリコン膜からなることを特徴とする請求項8記載の半導体装置の製造方法。
- 前記第2ゲート絶縁膜は、前記第1の電位障壁膜と、前記第1の電位障壁膜上に積層された前記電荷保持膜と、前記電荷保持膜上に積層された第2の電位障壁膜とからなることを特徴とする請求項8記載の半導体装置の製造方法。
- 前記メモリセルを、第1方向、および前記第1方向と直交する第2方向にマトリクス状に複数形成することを特徴とする請求項8記載の半導体装置の製造方法。
- 前記(i)工程の後、前記半導体基板上に絶縁膜が堆積・パターニングされ、前記メモリセルのゲート、ソースおよびドレイン領域と電気的に接続された電極プラグをそれぞれ形成することを特徴とする請求項8記載の半導体装置の製造方法。
- 第1導電型の半導体基板の主面の第1方向、および前記第1方向と直交する第2方向にマトリクス状に配置された複数のメモリセルを有し、
前記複数のメモリセルのそれぞれは、
第1ゲート絶縁膜を介して前記半導体基板上に形成された選択ゲートと、前記選択ゲートの一方の側壁に形成され、第2ゲート絶縁膜を介して前記選択ゲートおよび前記半導体基板と絶縁されたメモリゲートと、
前記選択ゲートの近傍の前記半導体基板に形成された第2導電型の半導体領域からなるソース領域と、
前記メモリゲートの近傍の前記半導体基板に形成された第2導電型の半導体領域からなるドレイン領域とを有し、
前記第2ゲート絶縁膜は、少なくとも第1の電位障壁膜と、前記第1の電位障壁膜上に積層された電荷保持膜とを含んで構成された半導体装置の製造方法であって、
前記メモリセルを形成する工程は、
(a)前記半導体基板上に窒化シリコン膜をマスクにして、前記半導体基板をエッチングし、前記第1ゲート絶縁膜を介して前記選択ゲートを埋め込んで形成する工程と、
(b)前記(a)工程の後、前記半導体基板および前記選択ゲートのそれぞれの表面を覆うように、酸化シリコン膜を形成する工程と、
(c)前記(b)工程の後、前記半導体基板の表面の前記酸化シリコン膜を除去することによって、前記半導体基板の表面を露出する工程と、
(d)前記(c)工程の後、前記半導体基板を熱酸化することによって、前記酸化シリコン膜からなる前記第1の電位障壁膜を形成する工程と、
(e)前記(d)工程の後、前記第1の電位障壁膜上に前記電荷保持膜を形成することによって、前記第2ゲート絶縁膜を形成する工程と、
(f)前記(e)工程の後、前記第2ゲート絶縁膜上に形成した導電膜をパターニングすることによって、前記選択ゲートの一方の側壁に前記メモリゲートを形成する工程と、
(g)前記(f)工程の後、前記第2ゲート絶縁膜をパターニングすることによって、前記選択ゲートの前記側壁と前記メモリゲートとの間、および前記半導体基板と前記メモリゲートとの間に前記第2ゲート絶縁膜を残す工程と、
(h)前記半導体基板に不純物を導入することによって、前記選択ゲートの近傍の前記半導体基板に前記第2導電型の半導体領域からなるソース領域を形成し、前記メモリゲートの近傍の前記半導体基板に前記第2導電型の半導体領域からなるドレイン領域を形成する工程、
とを含むことを特徴とする半導体装置の製造方法。 - 前記選択ゲートの基板界面と前記メモリゲートの基板界面の段差dは、前記選択ゲートと前記メモリゲートの間隔をxとすると、xが17nm以下ならば、0nm以上16nm以下、xが17nm以上26nm以下ならば、(1.8x−30)nm以上16nm以下とすることを特徴とする請求項14記載の半導体装置の製造方法。
- 前記電荷保持膜は、窒化シリコン膜からなることを特徴とする請求項14記載の半導体装置の製造方法。
- 前記第2ゲート絶縁膜は、前記第1の電位障壁膜と、前記第1の電位障壁膜上に積層された前記電荷保持膜と、前記電荷保持膜上に積層された第2の電位障壁膜とからなることを特徴とする請求項14記載の半導体装置の製造方法。
- 前記メモリセルを、第1方向、および前記第1方向と直交する第2方向にマトリクス状に複数形成することを特徴とする請求項14記載の半導体装置の製造方法。
- 前記(h)工程の後、前記半導体基板上に絶縁膜が堆積・パターニングされ、前記メモリセルのゲート、ソースおよびドレイン領域と電気的に接続された電極プラグがそれぞれ形成されていることを特徴とする請求項14記載の半導体装置の製造方法。
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