KR101578520B1 - 반도체 소자 및 그 형성방법 - Google Patents

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Abstract

반도체 소자 및 그 형성방법이 제공된다. 이 반도체 소자의 형성방법은 기판 상에 복수의 원소를 포함하는 게이트 유전막을 형성하는 것, 게이트 유전막에 특정 원소를 공급하는 것, 복수의 원소 중 적어도 한 원소와 특정 원소를 반응시켜 생성물을 형성하는 것 및 생성물을 제거하는 것을 포함할 수 있다.
게이트 유전막, 문턱 전압, 유효 일함수

Description

반도체 소자 및 그 형성방법{SEMICONDUCTOR DEVICE AND METHOD OF THEREOF}

본 발명은 반도체 소자 및 그 형성방법에 관한 것으로, 보다 상세하게는 게이트 구조물을 포함하는 반도체 소자 및 그 형성방법에 관한 것이다.

게이트 구조물을 포함하는 반도체 소자의 형성에 있어서, 이 게이트 구조물을 구성하는 막들의 특성에 따라 형성되는 반도체 소자의 동작특성을 포함하는 특성이 변화될 수 있다. 게이트 구조물이 게이트 유전막과 게이트 전극을 포함하는 경우, 게이트 유전막과 게이트 전극의 특성에 따라 게이트 구조물의 유효 일함수등이 결정될 수 있다.

각 게이트 구조물에 포함되는 막들은 그 기능에 따라 서로 다른 물리적/전기적 특성을 가질 수 있다. 그러나, 이러한 막들을 각각의 특성에 맞춰 막을 형성하는 공정에 있어서, 공정 복잡성 및/또는 공정 비효율성 등의 문제가 따를 수 있다.

본 발명이 이루고자하는 일 기술적 과제는 보다 단순화된 공정으로 소자의 특성을 조절할 수 있는 반도체 소자의 형성방법 및 이에 의해 형성된 반도체 소자 를 제공하는 데에 있다.

상술한 기술적 과제를 해결하기 위한 반도체 소자의 형성방법이 제공된다. 이 반도체 소자의 형성방법은 기판 상에 복수의 원소를 포함하는 게이트 유전막을 형성하는 것, 상기 게이트 유전막에 특정 원소를 공급하는 것, 상기 복수의 원소 중 적어도 한 원소와 상기 특정 원소를 반응시켜 생성물을 형성하는 것 및 상기 생성물을 제거하는 것을 포함한다.

일 실시예에서, 상기 생성물을 형성하는 것 및 제거하는 것은 어닐링 공정에 의해 수행될 수 있다.

일 실시예에서, 상기 게이트 유전막의 복수의 원소는 금속 원소를 포함할 수 있다.

상술한 기술적 과제를 해결하기 위한 반도체 소자가 제공된다. 이 반도체 소자는 기판, 상기 기판 상의 제1 게이트 전극, 상기 기판과 제1 게이트 전극 사이에 개재되는 제1 게이트 유전막을 포함하되, 상기 제1 게이트 유전막은 불소를 포함할 수 있다.

일 실시예에서, 상기 기판은 제1 영역 및 제2 영역을 포함하고, 상기 제1 게이트 전극 및 제1 게이트 유전막은 상기 제1 영역의 기판 상에 위치할 수 있다. 상기 제2 영역은 제2 게이트 전극 및 제2 게이트 유전막을 포함할 수 있다. 상기 제1 영역 및 제2 영역 중 어느 하나는 엔모스 영역이고 다른 하나는 피모스 영역이되, 상기 제1 게이트 유전막은 상기 제2 게이트 유전막보다 얇을 수 있다.

일 실시예에서, 상기 제1 및 제2 게이트 유전막은 금속원소를 포함하되, 상기 금속원소는 상기 제1 게이트 유전막과 상기 제2 게이트 유전막에서 서로 다른 함량비를 가질 수 있다.

본 발명의 실시예들에 따르면, 복수의 원소를 포함하는 게이트 유전막에 특정 원소를 공급하여 상기 복수의 원소 중 적어도 하나와 반응시켜 그 생성물을 제거할 수 있다. 이에 의해 상기 게이트 유전막의 일부분의 물리적 특성 및/또는 전기적 특성이 선택적으로 변화될 수 있다. 따라서 별도의 막을 형성하는 등의 복잡한 공정을 수행하지 않고도 상이한 물리적 및/또는 전기적 특성을 갖는 막들을 형성할 수 있다.

이하, 참조된 도면을 참조하여 본 발명의 실시예들에 따른 비휘발성 기억 소자가 설명된다. 설명되는 실시예들은 본 발명의 사상을 당업자가 용이하게 이해할 수 있도록 제공되는 것으로, 이에 의해 본 발명이 한정되지 않는다. 본 발명의 실시예들은 본 발명의 기술적 사상 및 범위 내에서 다른 형태로 변형될 수 있다. 본 명세서에서 '및/또는'은 전후에 나열한 구성요소들 중 적어도 하나를 포함하는 의미로 사용되었다. 본 명세서에서 일 구성요소가 다른 구성요소 '상에' 위치한다는 것은 일 구성요소 상에 다른 구성요소가 직접 위치한다는 의미는 물론, 상기 일 구성요소 상에 제3 의 구성요소가 더 위치할 수 있다는 의미도 포함한다. 본 명세서 각 구성요소 또는 부분 등을 제1, 제2 등의 표현을 사용하여 지칭하였으나, 이는 명확한 설명을 위해 사용된 표현으로 이에 의해 한정되지 않는다. 도면에 표현된 구성요소들의 두께 및 상대적인 두께는 본 발명의 실시예들을 명확하게 표현하기 위해 과장된 것일 수 있다.

도 1 내지 도 3을 참조하여, 본 발명의 일 실시예에 따른 반도체 소자의 형성방법이 설명된다. 기판(110) 상에, 소자분리막(120)을 형성하여 활성영역(130)을 정의할 수 있다. 상기 소자분리막(120)은 상기 기판(110) 내에 트렌치를 형성한 후, 상기 트렌치를 절연막으로 채워 형성될 수 있다. 상기 소자분리막(120)은 예를 들어, 실리콘 산화막으로 형성될 수 있다. 상기 기판(110)은 제1 영역 및 제 2 영역을 포함할 수 있다. 상기 제1 영역 및 제2 영역 중 어느 하나는 피모스(PMOS) 영역이고 다른 하나는 엔모스(NMOS) 영역일 수 있다. 상기 제1 영역 및 제2 영역의 기판은 서로 다른 도전형의 도펀트로 도핑된 불순물 영역을 포함할 수 있다. 예를 들어, 상기 제1 영역은 n형 도펀트가 주입되어 형성된 웰을 포함하고, 상기 제2 영역은 p형 도펀트가 주입되어 형성된 웰을 포함할 수 있다. 이와는 달리, 상기 제1 영역은 p형 도펀트가 주입되어 형성된 웰을 포함하고, 상기 제2 영역은 n형 도펀트가 주입되어 형성된 웰을 포함할 수 있다.

상기 기판(110) 상에 게이트 유전막(145)이 형성될 수 있다. 상기 게이트 유전막(145)은 복수의 원소를 포함할 수 있다. 상기 게이트 유전막(145)은 실리콘 산화막에 비하여 높은 유전 상수를 가질 수 있다. 예를 들어, 상기 게이트 유전막(145)은 금속산화막, 금속실리콘산화막 또는 금속실리콘산화질화막으로 형성될 수 있다. 구체적인 예를 들어, 상기 게이트 유전막(145)은 하프늄실리콘산화막 또 는 하프늄실리콘산화질화막일 수 있다.

상기 게이트 유전막(145)의 형성 전에, 상기 기판(110) 상에 버퍼 유전막(141)이 더 형성될 수 있다. 예를 들어, 상기 버퍼 유전막(141)은 실리콘산화막일 수 있다.

도 2를 참조하면, 상기 게이트 유전막(145) 상에 마스크 패턴(160)이 형성될 수 있다. 여기서, 상기 게이트 유전막(145)은 상기 제1 영역의 제1 게이트 유전막(145a)과 상기 제2 영역의 제2 게이트 유전막(145b)를 포함하는 것으로 이해될 수 있다. 상기 마스크 패턴(160)은 상기 제2 게이트 유전막(145b) 상에 형성될 수 있다. 따라서, 상기 제1 게이트 유전막(145a)은 노출될 수 있다.

상기 마스크 패턴(160)을 마스크로 사용하여, 상기 제1 게이트 유전막(145a) 내에 특정 원소가 공급될 수 있다. 상기 특정 원소는 상기 제1 및 제2 게이트 유전막(145a, 145b)을 구성하는 복수의 원소들 중 적어도 하나의 원소와 반응하는 원소일 수 있다. 또한, 상기 특정 원소는 상기 제1 및 제2 게이트 유전막(145a, 145b)을 구성하는 복수의 원소들 중 적어도 다른 하나의 원소와는 반응하지 않을 수 있다. 예를 들어, 상기 제1 및 제2 게이트 유전막(145a, 145b)이 하프늄실리콘산화질화물을 포함하는 경우, 상기 특정 원소는 불소(F)일 수 있다. 상기 특정 원소는 이온주입, 클러스터 주입 및 플라즈마 처리를 포함하는 원소 주입법들 중에서 선택된 어느 하나에 의해 상기 제1 게이트 유전막(145a) 내에 공급될 수 있다. 상기 특정 원소는 주입방법에 따라, 이온 상태, 원자 상태 또는 화합물에 포함된 상태로 공급될 수 있다.

상기 특정 원소와 상기 제1 게이트 유전막(145a)에 포함된 복수의 원소 중 적어도 하나의 원소와 반응하여 생성물(product)이 형성될 수 있다. 상기 특정 원소와 상기 복수의 원소의 반응은 어닐링 공정에 의해 수행될 수 있다. 상기 어닐링 공정에 의해 상기 생성물이 상기 제1 게이트 유전막(145a)으로부터 제거될 수 있다. 이 때, 상기 특정 원소와 반응하지 않은 원소의 일부는 상기 제1 게이트 유전막(145a) 내에 잔류할 수 있다. 상기 생성물은 상기 제1 게이트 유전막(145a)으로부터 실질적으로 제거될 수 있다. 이와 달리, 상기 생성물은 일부가 상기 제1 게이트 유전막(145a) 내에 잔류할 수 있다.

상기 어닐링 공정에 있어서, 챔버 내의 온도 및/또는 압력등을 포함하는 공정 조건은 상기 생성물의 기화점(vaporization point)에 따라 조절될 수 있다. 상기 어닐링 공정시, 상기 특정 원소는 생성물에 포함되어 제거되거나, 특정 원소가 분자를 이루어 상기 제1 게이트 유전막(145a)로 부터 제거될 수 있다. 예를 들어, 상기 특정 원소가 불소이고 상기 게이트 유전막이 하프늄실리콘산화질화막인 경우, 상기 불소는 SiOF 또는 불소기체(F2)의 형태로 상기 제1 게이트 유전막(145a)으로부터 제거될 수 있다.

상기 특정원소 및 특정원소의 생성물의 제거로 인해, 상기 제1 영역의 게이트 유전막(145a)과 상기 제2 게이트 유전막(145b)의 물리적 및/또는 전기적 특성이 서로 달라질 수 있다. 예를 들어, 제1 게이트 유전막(145a)의 두께는 상기 제2 게이트 유전막(145b)의 두께보다 얇아질 수 있다. 다른 예를 들면, 상기 제1 게이트 유전막(145a) 내의 원소들의 함량비는 상기 제2 게이트 유전막(145b) 내 원소들의 함량비와 달라질 수 있다. 예를 들어, 상기 제1 및 제2 게이트 유전막들(145a, 145b)이 실리콘, 산소 및 금속 원소를 포함하는 경우, 상기 생성물의 제거로 인해 제1 게이트 유전막(145a)의 실리콘 및/또는 산소의 함량비가 상기 제2 게이트 유전막(145b)의 실리콘 및/또는 산소의 함량비보다 낮을 수 있다.

상기 제1 게이트 유전막(145a)과 상기 제2 게이트 유전막(145b)의 함량비 차이는 공급되는 특정 원소의 공급시의 상태(예를 들어, 이온 상태, 플라즈마 상태 또는 화합물에 포함된 상태), 공급되는 특정 원소의 양 및/또는 어닐링 공정의 조건 등에 의해 조절될 수 있다. 예를 들어, 상기 특정 원소를 충분히 제공하여 상기 제1 게이트 유전막(145a)에 포함된 실리콘 및/또는 산소 원소들을 충분히 제거한 경우, 상기 제1 게이트 유전막(145a)은 도전성을 갖게 될 수 있다. 상기 특정 원소는 상기 어닐링 공정의 수행 후에 상기 제1 게이트 유전막(145a)에 일부 남을 수 있다.

상술한 바대로, 상기 게이트 유전막(145)은, 막의 일부분에 선택적으로 특정 원소를 제공하는 것에 의해 서로 다른 막 특성을 갖는 부분들을 포함하게 될 수 있다. 두 영역에 서로 다른 특성을 갖게 막들을 형성하기 위해서는 적어도 두 차례에 걸쳐 막을 형성하는 공정이 필요할 수 있다. 그러나, 본 발명의 실시예들에 따르면 별도로 막을 형성하지 않고도 서로 다른 막 특성을 갖는 막들이 형성될 수 있으므로 공정 효율성이 향상될 수 있다. 예를 들면, 본 발명의 실시예들에 따른 게이트 유전막들을 형성하는 방법은 서로 다른 문턱 전압값들을 갖는 듀얼 게이트 전극들 을 형성하는 데에 유용할 수 있다.

도 3을 참조하면, 상기 제1 및 제2 게이트 유전막(145a, 145b) 상에 게이트 도전막(미도시)이 형성될 수 있다. 상기 게이트 도전막은 도핑된 폴리실리콘, 금속 또는 금속화합물을 포함할 수 있다. 상기 제1 및 제2 게이트 유전막들(145a, 145b)의 서로 다른 원소 함량비에 의해, 상기 게이트 도전막과 상기 제1 게이트 유전막(145a) 사이의 계면 특성과 상기 게이트 도전막과 상기 제2 게이트 유전막(145b) 사이의 계면 특성이 서로 다를 수 있다.

상기 제1 및 제2 게이트 유전막들(145a, 145b) 및 상기 게이트 도전막을 패터닝하여 제1 및 제2 게이트 유전 패턴들(146, 147) 및 제1 및 제2 게이트 전극들(151, 152)이 형성될 수 있다. 상기 패터닝 시, 상기 버퍼 유전막(141)도 함께 패터닝되어 제1 및 제2 버퍼 유전 패턴들(142, 143)이 형성될 수 있다. 상기 제1 버퍼 유전 패턴(142), 상기 제1 게이트 유전 패턴(146) 및 상기 제1 게이트 전극(161)은 제1 게이트 구조물(151)을 구성하고, 상기 제2 버퍼 유전 패턴(142), 상기 제2 게이트 유전 패턴(147) 및 상기 제2 게이트 전극(152)은 제2 게이트 구조물(162)를 구성할 수 있다.

다시 도 3을 참조하여, 본 발명의 일 실시예에 따른 반도체 소자가 설명된다. 도 1 내지 도 3을 참조하여 설명된 내용은 일부 생략될 수 있다. 기판(110) 상에 제1 게이트 구조물(161) 및 제2 게이트 구조물(162)이 배치된다. 상기 기판(110)은 제1 영역 및 제2 영역을 포함할 수 있다. 상기 제1 영역 및 제2 영역 중 어느 하나는 피모스 영역이고, 다른 하나는 엔모스 영역일 수 있다.

상기 기판(110) 내의 소자분리막(120)에 의해 활성영역(130)이 정의될 수 있다. 상기 활성영역(130)은 제1 영역의 활성영역과 제2 영역의 활성영역을 포함할 수 있다. 상기 제1 및 제2 영역의 활성영역 중 어느 하나는 n형 웰을 포함하고, 다른 하나는 p형 웰을 포함할 수 있다. 상기 제1 및 제2 게이트 구조물(161, 162)는 제1 및 제2 활성 영역 상에 각각 배치될 수 있다.

상기 제1 게이트 구조물(161)은 제1 게이트 유전 패턴(146) 및 제1 게이트 전극(151)을 포함하고, 상기 제2 게이트 구조물(162)은 제2 게이트 유전 패턴(147) 및 제2 게이트 전극(152)을 포함할 수 있다. 상기 제1 및 제2 게이트 유전 패턴들(146, 146)과 상기 기판(110) 사이에 제1 및 제2 버퍼 유전 패턴(142, 143)이 각각 개재될 수 있다.

상기 제1 게이트 유전 패턴(146)과 제2 게이트 유전 패턴(147)은 서로 다른 막 특성을 가질 수 있다. 예를 들어, 상기 제1 게이트 유전 패턴(146)의 두께는 상기 제2 게이트 유전 패턴(147)의 두께보다 얇을 수 있다. 다른 예를 들면, 상기 제1 게이트 유전 패턴(146)과 제2 게이트 유전 패턴(147)의 등가 산화막 두께(Equivalent Oxide Thickness:EOT)가 서로 다를 수 있다. 구체적인 예를 들면, 제1 게이트 유전 패턴(146)의 등가산화막 두께가 제2 게이트 유전 패턴(147)의 등가산화막 두께보다 얇을 수 있다. 상기 제1 게이트 유전 패턴(146)과 제2 게이트 유전 패턴(147)에 있어서, 상기 유전막들 내에 포함된 원소들의 함량비들은 서로 다를 수 있다. 상기 제1 및 제2 게이트 유전 패턴들(146, 147)이 금속실리콘산화질화막인 경우, 상기 제1 게이트 유전 패턴(146)의 금속원소의 함량비가 상기 제2 게 이트 유전 패턴(147)의 금속원소의 함량비보다 높을 수 있다. 상기 제1 게이트 유전 패턴(146)은 불소 원소를 더 포함할 수 있다.

상기 제1 및 제2 게이트 유전 패턴들(146, 147)의 물리적 및/또는 전기적 특성의 차이에 의해 상기 제1 및 제2 게이트 유전 패턴들을 포함하는 게이트 구조물들은 서로 다른 문턱 전압값을 가질 수 있다. 구체적으로, 상기 제1 및 제2 게이트 유전 패턴들(146, 147)의 물리적 두께 및/또는 전기적 두께가 서로 다르므로 이를 포함하는 각 게이트 구조물은 서로 다른 유효 일함수를 가질 수 있다.

이와 다르게 상기 제1 게이트 유전 패턴(146)은 게이트 전극으로 작용할 수 있다. 상기 제1 게이트 유전 패턴(146) 내의 금속원소의 함량비가 상기 제1 게이트 유전 패턴(146)이 도전성이 될 정도로 충분히 높은 경우, 상기 제1 게이트 유전 패턴(146)은 후술할 게이트 전극과 함께 게이트 전극으로 작용할 수 있다. 이 경우, 상기 제1 게이트 유전 패턴(146)과 상기 기판(110) 사이에 개재되는 제1 버퍼 유전막(142)이 게이트 유전 패턴의 역할을 할 수 있다. 이 경우 제1 게이트 구조물(161)의 유효 일함수는 상기 제1 게이트 유전 패턴(146) 및/또는 후술할 게이트 전극의 일함수에 따라 결정될 수 있다.

상기 제1 및 제2 게이트 유전 패턴들(146, 147) 상에 제1 게이트 전극(151)및 제2 게이트 전극(152)이 각각 위치한다. 상기 제1 및 제2 게이트 전극(151, 152)은 도핑된 폴리실리콘, 금속 또는 금속질화물을 포함하는 도전막일 수 있다. 상기 제1 및 제2 게이트 유전 패턴들(146, 147)과 상기 제1 및 제2 게이트 전극들(151, 152)을 포함하는 제1 및 제2 게이트 구조물(161, 162)의 문턱 전압값은 상 기 제1 및 제2 게이트 유전 패턴들(146, 147)의 두께, 상기 제1 및 제2 게이트 전극들(151, 152)의 일함수 및/또는 상기 제1 및 제2 게이트 유전 패턴들(146, 147)과 상기 제1 및 제2 게이트 전극들(151, 152) 사이의 계면 특성에 의해 결정될 수 있다. 상기 제1 게이트 유전 패턴(146)과 제2 게이트 유전 패턴(147)은 서로 다른 원소 함량비를 가지므로, 상기 제1 및 제2 게이트 유전 패턴들(146, 147)과 상기 제1 및 제2 게이트 전극들(151, 152)사이의 계면 특성 역시 다를 수 있다. 이에 따라, 제1 게이트 유전 패턴(146) 및 제1 게이트 전극(151)을 포함하는 게이트 구조물(161)과 제2 게이트 유전 패턴(147) 및 제2 게이트 전극(152)을 포함하는 게이트 구조물(162)은 서로 다른 문턱 전압값을 가질 수 있다.

도 4 내지 도 8을 참조하여, 본 발명의 다른 실시예에 따른 반도체 소자의 형성방법이 설명된다. 도 4를 참조하면, 제1 영역 및 제2 영역을 포함하는 기판(210)이 준비된다. 상기 제1 영역 및 제2 영역은 소자분리막(220)에 의해 분리되며, 각각 활성영역들(230)을 포함할 수 있다. 상기 제1 영역 및 제2 영역 중 어느 하나는 피모스 영역이고 다른 하나는 엔모스 영역일 수 있다. 상기 제1 영역 및 제2 영역의 활성영역들(230)은 채널영역을 포함할 수 있다.

상기 기판(210) 상에 마스크 패턴(265)이 형성될 수 있다. 상기 마스크 패턴(265)은 상기 기판(210)의 일부 영역 상에 형성될 수 있다. 예를 들어, 상기 마스크 패턴(165)는 상기 제2 영역의 활성영역(230) 상에 형성될 수 있다. 상기 마스크 패턴(265)을 마스크로 사용하여, 상기 기판(210)의 노출된 상기 제1 영역에 특정 원소를 공급할 수 있다. 상기 특정 원소는 상기 제1 영역의 채널 영역 내에 공 급될 수 있다.

상기 특정 원소는 후술할 게이트 유전막을 구성하는 일부 원소들과 반응하여 제거될 수 있는 물질일 수 있다. 예를 들어, 상기 게이트 유전막이 금속실리콘산화막인 경우, 상기 특정원소는 실리콘 및/또는 산소와 반응할 수 있는 물질일 수 있다. 상기 특정 원소는 이온주입, 플라즈마 처리 또는 클러스터 주입 등의 공정을 수행하여 상기 채널 영역으로 공급될 수 있다. 상기 특정 원소의 공급 후, 상기 마스크 패턴(265)은 제거될 수 있다.

도 5를 참조하면, 상기 활성영역(230) 상에 게이트 유전막(245)이 형성된다. 상기 게이트 유전막(245)는 복수의 원소를 포함할 수 있다. 상기 복수의 원소 중 적어도 하나는 상기 특정 원소와 반응할 수 있는 원소일 수 있다. 예를 들어, 상기 게이트 유전막(245)은 실리콘산화막, 실리콘질화막, 실리콘 산화질화막, 금속실리콘산화막 또는 금속실리콘산화질화막일 수 있다. 구체적인 예를 들어, 상기 게이트 유전막(245)은 하프늄실리콘산화막 또는 하프늄실리콘산화질화막일 수 있다. 상기 게이트 유전막(245)은 상기 특정 원소가 공급된 채널영역과 접하도록 형성될 수 있다. 이하에서, 상기 게이트 유전막(245)은 제1 영역에 형성된 제1 게이트 유전막(245a)과 제2 영역에 형성된 제2 게이트 유전막(245b)을 포함하는 것으로 이해된다.

상기 게이트 유전막(245)의 형성 시, 상기 채널 영역 내의 특정 원소가 상기 제1 게이트 유전막(245a) 내로 이동될 수 있다. 상기 특정 원소의 이동은 상기 게이트 유전막(245)의 형성시의 열에 의해 일어날 수 있다. 이와는 달리, 상기 게이 트 유전막(245)의 형성 후에 어닐링 공정을 수행하여, 상기 특정 원소들을 상기 제1 게이트 유전막(245a) 내로 이동시킬 수도 있다.

상기 특정 원소의 이동은 상기 특정 원소가 상기 채널 영역으로부터 외부 확산(out diffusion)하는 것에 의해 수행될 수 있다. 이에 의해 상기 제1 게이트 유전막(245a)에 특정 원소가 공급될 수 있다. 상술한 바대로 상기 특정 원소는 상기 제1 영역의 채널 영역내에 제공되었으므로, 상기 제1 게이트 유전막(245a)이 선택적으로 상기 특정 원소를 공급받을 수 있다. 상기 특정 원소는 상기 채널 영역으로부터 실질적으로 제거될 수 있다. 이와 달리, 상기 특정 원소의 일부는 상기 채널 영역에 잔류할 수 있다.

도 6을 참조하면, 상기 특정 원소가 상기 제1 게이트 유전막(245a)에 포함된 복수의 원소 중 적어도 하나와 반응하여 생성물이 형성될 수 있다. 이때 형성된 생성물은 형성 중 및/또는 형성 후 상기 제1 게이트 유전막(245a)으로부터 제거될 수 있다.

상기 특정 원소 및 복수의 원소 중 일부와의 반응과 이에 의해 형성된 생성물의 제거는 어닐링 공정에 의해 수행될 수 있다. 상기 어닐링 공정은 도 5를 참조하여 설명한 어닐링 공정일 수 있고, 이와는 달리 추가적인 어닐링 공정을 포함할 수 있다. 즉, 상기 생성물은 상기 어닐링 공정 시 공급되는 열에 의해 형성된 후, 기화되어 상기 제1 게이트 유전막(245a)으로부터 제거될 수 있다. 상기 어닐링 공정의 수행 온도 및/또는 압력을 포함하는 공정조건은 상기 생성물의 기화점에 따라 조절될 수 있다. 상기 생성물은 상기 게이트 유전막(245)이 금속실리콘산화막이고, 상기 특정 원소가 불소인 경우 SiOF일 수 있다.

상기 특정 원소는 상술한 대로 상기 생성물에 포함되어 상기 제1 게이트 유전막(245a)으로부터 제거될 수 있고, 상기 특정 원소가 분자를 이루어 상기 제1 게이트 유전막(245a)으로부터 제거될 수도 있다. 예를 들어, 상기 특정 원소가 불소인 경우, 불소(F2) 기체의 형태로 상기 제1 게이트 유전막(245a)으로부터 제거될 수 있다.

상기 특정 원소와 상기 제1 게이트 유전막(245a)에 포함된 원소의 생성물의 제거에 의해 상기 제1 게이트 유전막(245a)의 막 특성이 변화될 수 있다. 예를 들어, 상기 제1 게이트 유전막(245a)의 두께가 감소될 수 있다. 이에 의해 상기 제1게이트 유전막(245a)은 상기 제2 게이트 유전막(245b)보다 얇은 두께를 가질 수 있다. 다른 예를 들면, 상기 제1 게이트 유전막(245a)의 원소들의 함량비가 상기 제2 게이트 유전막(245b)의 원소들의 함량비와 달라질 수 있다. 상기 제1 및 제2 게이트 유전막들(245a, 245b)이 금속실리콘산화막인 경우, 상기 제1 게이트 유전막(245a) 내의 금속원소의 함량비가 상기 제2 게이트 유전막(245b) 내의 금속원소의 함량비보다 높을 수 있다. 이에 따라, 상기 제1 및 제2 게이트 유전막들(245a, 245b)을 포함하는 게이트 전극 구조물은 각각 다른 문턱 전압값들을 가질 수 있다. 본 발명의 실시예들에 따르면, 서로 다른 막 특성을 갖는 막들이 하나의 막에서 일부 영역의 막 특성을 선택적으로 변화시킴으로써 형성될 수 있다. 이에 따라 공정 효율성이 향상될 수 있다.

도 7을 참조하면, 상기 제1 및 제2 게이트 유전막들(245a, 245b) 상에 게이트 도전막(250)이 형성될 수 있다. 상기 게이트 도전막(250)은 불순물로 도핑된 폴리실리콘, 금속, 또는 금속화합물을 포함할 수 있다. 상기 제1 및 제2 게이트 유전막들(245a, 245b)과 게이트 도전막(250)을 패터닝하여 제1 게이트 유전 패턴(246)과 제1 게이트 전극(251) 및 제2 게이트 유전 패턴(247)과 제2 게이트 전극(252)이 형성될 수 있다. 상기 제1 게이트 유전 패턴(246) 및 제1 게이트 전극(251)은 제1 게이트 구조물(261)을 구성하고, 상기 제2 게이트 유전 패턴(247) 및 제2 게이트 전극(252)은 제2 게이트 구조물(262)을 구성할 수 있다.

다시 도 7을 참조하여, 본 발명의 다른 실시예에 따른 반도체 소자가 설명된다. 기판(210) 상에 소자분리막(220)에 의해 활성 영역(230)이 정의될 수 있다. 상기 활성 영역(230)은 제1 영역 내의 활성 영역과 제2 영역 내의 활성 영역을 포함할 수 있다. 상기 제1 영역 및 제2 영역 중 어느 하나는 피모스 영역이고 다른 하나는 엔모스 영역일 수 있다. 예를 들어, 상기 제1 영역은 n형 웰을 포함하고, 상기 제2 영역은 p형 웰을 포함할 수 있다. 이와는 달리, 상기 제1 영역은 p형 웰을 포함하고, 상기 제2 영역은 n형 웰을 포함할 수 있다.

상기 기판(210)의 제1 영역 및 제2 영역에 제1 게이트 구조물(261) 및 제2 게이트 구조물(262)이 각각 배치된다. 각 게이트 구조물은 게이트 유전막(246, 247) 및 게이트 전극(251, 252)을 각각 포함할 수 있다.

상기 제1 게이트 구조물(261)의 제1 게이트 유전 패턴(246)과 제2 게이트 구조물의 제2 게이트 유전 패턴(247)은 서로 다른 물리적 및/또는 전기적 특성을 가 질 수 있다. 예를 들어, 상기 제1 게이트 유전 패턴(246)은 상기 제2 게이트 유전패턴(247)보다 얇은 두께를 가질 수 있다. 다른 예를 들면, 상기 제1 게이트 유전 패턴(246)과 상기 제2 게이트 유전 패턴(247)는 서로 다른 등가산화막 두께를 가질 수 있다. 구쳬적으로, 상기 제1 게이트 유전 패턴(246)의 등가산화막 두께가 상기 제2 게이트 유전 패턴(247)의 두께보다 얇을 수 있다. 또 다른 예를 들면, 상기 제1 게이트 유전 패턴(246)과 상기 제2 게이트 유전 패턴(247)의 막 내의 원소 함량비는 서로 다를 수 있다. 구체적으로, 상기 제1 및 제2 게이트 유전 패턴들(246,247)이 금속실리콘산화질화막인 경우, 상기 제1 게이트 유전 패턴(246)의 금속 함량비가 상기 제2 게이트 유전 패턴(247)의 금속 함량비보다 높을 수 있다. 상기 제1 게이트 유전 패턴(246)은 불소 원소를 더 포함할 수 있다.

상기 제1 및 제2 게이트 유전 패턴들(246, 247)의 막 특성의 차이에 의해 이들을 포함하는 제1 및 제2 게이트 구조물들(261, 262)은 서로 다른 문턱 전압값들을 가질 수 있다. 이는 상술한 제1 및 제2 게이트 유전 패턴들(246, 247)의 물리적 및/또는 전기적 두께의 차이에 기인할 수 있다. 또는 상기 제1 게이트 유전 패턴(246)과 제2 게이트 유전 패턴(247)의 원소 함량비들의 차이에 기인할 수 있다. 구체적으로, 상기 제1 게이트 유전 패턴(246)과 상기 제1 게이트 전극(251)의 계면 특성과, 상기 제2 게이트 유전 패턴(247)과 제2 게이트 전극(252)의 계면 특성이 서로 다르므로 이에 의해 각 게이트 전극들(251 252)의 유효 일함수가 달라질 수 있다.

도 8을 참조하여, 본 발명의 실시예들에 따른 효과가 설명된다. 도 8에 도시 된 그래프는 본 발명의 실시예들에 따라 형성된 제1 및 제2 게이트 유전패턴에 대한 커패시턴스와 전압의 관계를 나타낸다. 게이트 유전막은 하프늄실리콘산화질화막을 사용하였고 특정원소는 불소를 사용하였다. 그래프에서 x축은 게이트에 인가되는 전압(Vg, voltage)을 나타내고, y축은 커패시턴스(C, capacitance)를 나타낸다. 제1 곡선(-□-)은 특정 원소를 공급한 후, 이에 의해 형성된 생성물을 제거함으로써 형성된 제1 게이트 유전패턴을 포함하는 게이트 구조물의 전압과 커패시턴스의 관계를 나타낸다. 제2 곡선(-■-)은 특정 원소가 공급되지 않은 제2 게이트 유전패턴을 포함하는 게이트 구조물의 전압과 커패시턴스의 관계를 나타낸다. 상기 제1 게이트 구조물은 피모스 영역의 기판 상에, 상기 제2 게이트 구조물은 엔모스 영역의 기판 상에 각각 배치되었다.

그래프를 참조하면, 제1 게이트 구조물의 평탄대 전압(flat band voltage)은 제2 게이트 구조물의 평탄대 전압과 약 250mV의 차이를 보이는 것을 알 수 있다. 이는 제1 게이트 전극과 제2 게이트 전극의 유효 일함수 차이에 기인할 수 있다. 또한, 본 실시예에서 제1 게이트 유전패턴은 약 12Å의 등가 산화막 두께를 나타내었고, 제2 게이트 유전패턴은 약 17Å의 등가 산화막 두께를 나타내었다. 이에 따라, 이들을 포함하는 게이트 구조물들은 서로 다른 문턱 전압값들을 가질 수 있다.

도 1 내지 도 3은 본 발명의 일 실시예에 따른 반도체 소자의 형성방법을 설명하기 위한 도면들이다.

도 4 내지 도 7은 본 발명의 다른 실시예에 따른 반도체 소자의 형성방법을 설명하기 위한 도면들이다.

도 8은 본 발명의 실시예들에 따른 효과를 설명하기 위한 도면이다.

Claims (11)

  1. 기판 상에 복수의 원소들을 포함하는 게이트 유전막을 형성하는 것;
    상기 게이트 유전막에 특정 원소를 공급하는 것;
    상기 복수의 원소들 중 적어도 한 원소와 상기 특정 원소를 반응시켜 생성물을 형성하는 것; 및
    상기 게이트 유전막으로부터 상기 생성물을 제거한 후, 상기 게이트 유전막 상에 게이트 막을 형성하는 것을 포함하는 반도체 소자의 형성방법.
  2. 청구항 1에 있어서,
    상기 생성물을 형성하는 것 및 제거하는 것은 어닐링 공정에 의해 수행되는 반도체 소자의 형성방법.
  3. 청구항 1에 있어서,
    상기 게이트 유전막의 상기 복수의 원소들은 금속 원소를 포함하고, 상기 생성물이 제거된 후의 상기 게이트 유전막은 상기 금속 원소를 포함하는 반도체 소자의 형성방법.
  4. 청구항 3에 있어서,
    상기 생성물이 제거된 상기 게이트 유전막은 도전성을 갖는 반도체 소자의 형성방법.
  5. 청구항 3에 있어서,
    상기 기판상에, 상기 게이트 유전막을 형성하기 전에 버퍼 유전막을 형성하는 것을 더 포함하는 반도체 소자의 형성방법.
  6. 청구항 2에 있어서,
    상기 게이트 유전막에 특정 원소를 공급하는 것은:
    채널 영역에 상기 특정 원소를 제공하는 것; 및
    상기 특정 원소를 상기 채널 영역으로부터 상기 게이트 유전막으로 이동시키는 것을 포함하는 반도체 소자의 형성방법.
  7. 청구항 1에 있어서,
    상기 기판은 엔모스 영역 및 피모스 영역을 포함하고,
    상기 특정 원소는 상기 엔모스 영역 및 피모스 영역 중 선택된 한 영역에 형성된 게이트 유전막에 제공되는 반도체 소자의 형성방법.
  8. 제1 영역 및 제2 영역을 포함하는 기판;
    상기 제1 영역 상의 제1 게이트 전극;
    상기 제1 영역 상에 배치되고, 상기 기판과 상기 제1 게이트 전극 사이의 제1 게이트 유전막;
    상기 제2 영역 상의 제2 게이트 전극; 및
    상기 제2 영역 상에 배치되고, 상기 기판과 상기 제2 게이트 전극 사이의 제2 게이트 유전막을 포함하되,
    상기 제1 영역 및 상기 제2 영역 중 하나는 NMOS 영역이고, 다른 하나는 PMOS영역이고,
    상기 제1 게이트 유전막은 불소를 포함하고, 상기 제1 게이트 유전막의 산소 함량비는 상기 제2 게이트 유전막의 산소 함량비보다 낮고,
    상기 제1 게이트 유전막은 상기 제2 게이트 유전막보다 얇은 반도체 소자.
  9. 삭제
  10. 청구항 8에 있어서,
    상기 제1 게이트 유전막 및 상기 제2 게이트 유전막은 금속원소를 포함하되, 상기 금속원소는 상기 제1 게이트 유전막과 제2 게이트 유전막내에서 서로 다른 함량비를 갖는 반도체 소자.
  11. 청구항 8에 있어서,
    상기 제1 게이트 유전막과 상기 제2 게이트 유전막은 서로 다른 일함수를 갖는 반도체 소자.
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