JP5376123B2 - 半導体装置 - Google Patents
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Description
本発明は、半導体装置及びその製造技術に関し、特に、書き換え可能な不揮発性半導体記憶装置に適用して有効な技術に関するものである。
本発明に関する現時点での技術水準をより十分に説明する目的で、本願で引用され或いは特定される特許、特許出願、特許公報、科学論文等の全てを、ここに、参照することでそれらの全ての説明を組入れる。
０．１３μｍ世代までのＦＬＡＳＨメモリの微細化では、Ｆｌｏａｔｉｎｇ Ｇａｔｅ（ＦＧ）型を用いたセル面積縮小や絶縁膜の薄膜化が主流であった。ところが、９０ｎｍ世代以降では、保持特性確保の観点から絶縁膜の薄膜化が困難になったため、電荷蓄積層に絶縁膜中のトラップを利用するトラップ型メモリが注目されるようになった。
トラップ型の不揮発性メモリセルのひとつとして、電荷蓄積層を含み情報記憶に用いる第一トランジスタ部と第一トランジスタ部を選択する第二トランジスタ部からなる構造が、特許文献１で公開されている。図１は特許文献１で開示されている従来構造を示したものである。半導体基板１上にトラップ層を含む絶縁膜４とメモリ導電体として用いる導電体５から成るＭＯＳ型の第一トランジスタ部と、絶縁膜７とコントロール導電体として用いる導電体８から成るＭＯＳ型の第二トランジスタ部からなる。なお、ＭＯＳとは絶縁ゲート電界効果方のトランジスタ構造を総称する。また、トラップ層を含む絶縁膜４にはシリコン酸化膜／シリコン窒化膜／シリコン酸化膜の３層構造を、導電体５にはｎ型不純物を添加したシリコン、絶縁膜７にはシリコン酸化膜、導電体８にはｎ型不純物を添加したシリコンを用いる。第一のトランジスタ部と第二のトランジスタ部は電極間絶縁膜６で分離されており、第一のトランジスタ部は情報記憶部に用い、第二のトランジスタ部は第一のトランジスタ部を選択するために用いる。ここで、第二トランジスタ部の耐圧を第一トランジスタ部の耐圧よりも低くする事、つまり、トラップ層を含む絶縁膜４の膜厚よりも絶縁膜７の膜厚を薄くしておく事が従来構造の特徴である。データ読み出し動作では不揮発性メモリセルの第二トランジスタ部をオン状態にしたとき、第一トランジスタ部の閾値電圧状態に従って電流が流れるか否かに応じてビット線に記憶情報が読み出される。第二トランジスタ部は第一トランジスタ部よりもゲート酸化膜が薄く、また、ゲート耐圧も小さいから、記憶保持用ＭＯＳトランジスタ部と選択用のＭＯＳトランジスタ部の双方を高耐圧で形成する場合に比べて、選択用のＭＯＳトランジスタに対して比較的低いゲート電圧で比較的大きなトランスコンダクタンス（電流駆動能力）を得ることができ、読み出し速度の高速化に寄与する。ここで、第一トランジスタ部の閾値は低ければ低いほど低電圧で読み出し電流を増大できて良いが、第二トランジスタ部の閾値はパンチスルー電流抑制の観点から下限があり、高めにしておく必要がある。つまり、必然的に第二トランジスタ部の閾値は第一トランジスタ部の閾値以上になる。
従来構造の場合、これら閾値の設定は第一トランジスタ部チャネル領域１４と第二トランジスタ部チャネル領域１５の不純物濃度を調整することで行ってきた。トラップ層を含む絶縁膜４の膜厚よりも絶縁膜７の膜厚が薄い為、絶縁膜７の膜厚が絶縁膜４の膜厚よりも厚い場合に比べてチャネル領域１５の不純物濃度をより高くする必要がある。不純物濃度が高いほど、チャネル中のキャリアの不純物散乱が増し移動度が低下してしまうため、絶縁膜７を薄膜化してもトランスコンダクタンスは低下し、本来期待した効果は得られないという問題がある。また、従来構造の別の問題点として、第一トランジスタ部と第二トランジスタ部の間に隙間があるため、チャネル領域のポテンシャルのギャップができ、読み出し電流をさらに低下させてしまうということがある。
また、第二トランジスタ部の耐圧が低く、高電圧が印加できない為、第一トランジスタ部と第二トランジスタ部を共通電極化できないという問題がある。
本発明は、このような状況においてなされたものであり、上記種々の問題を解決することを主たる課題とする。
本発明の半導体装置は、電荷蓄積層を含む第一の絶縁膜と第一の導電体からなる第一トランジスタ部と電荷蓄積層を含まない第二の絶縁膜と第二の導電体から成る第一トランジスタ部を少なくとも含み、第二トランジスタ部の実効仕事関数が第二トランジスタ部の実効仕事関数よりも高いことを特徴とする。ここで実効仕事関数とは第一導電体材料及び第二導電体材料そのものの仕事関数を示しておらず、それぞれの絶縁膜と導電体の組み合わせにおいて電気的に測定されたフラットバンド電圧をＶＦＢ、前記実効仕事関数をｅＷ、シリコン基板の仕事関数をφＳとした場合、ｅＷ＝ＶＦＢ＋φＳより得られる値を示す。なお第二トランジスタ部の実効仕事関数は４．２ｅＶ以上であることが望ましく、さらに望ましくは４．６ｅＶ以上である。
トランジスタの閾値（ＶＴ）はシリコン基板のフェルミポテンシャルと真性ポテンシャルの差をΦＢ、チャネル濃度をＮａ、シリコンの誘電率をεＳｉ、素電荷をｑとするとＶＴ＝ＶＦＢ＋２ΦＢ＋（４εＳｉｑＮａΦＢ）＾（１／２）／Ｃｏｘで表される。本発明の半導体装置では、第一トランジスタ部よりも第二トランジスタ部の実効仕事関数が高くなるように、絶縁膜と導電体の組み合わせを選択されているため、第一トランジスタ部と第二トランジスタ部のチャネル領域の不純物濃度が等しくても第二トランジスタ部の閾値が高い。また、第二トランジスタ部の実効仕事関数を４．２ｅＶ以上になるようにした場合、第二の絶縁膜にシリコン酸化膜、第二の導電体にｎ型不純物を添加したシリコンを用いた従来構造よりも実効仕事関数が高くなる。よって、チャネル領域の不純物濃度が低くても目的の閾値を得ることができる。第二トランジスタ部のチャネル領域の不純物濃度が低いと、第二トランジスタ部のチャネル領域を流れるキャリア（電子）の不純物散乱成分が低減し、移動度が上昇する。よって、第二の絶縁膜の膜厚が厚くても高いトランスコンダクタンスを得ることができる。
また、副次的な効果として、第一トランジスタ部及び第二トランジスタ部両方のチャネル領域の不純物濃度を低減しているため、第一トランジスタ部及び第二トランジスタ部の間にできたポテンシャルギャップの影響を低減することができる。そのため、読み出し電流を増加させることができる。
本発明の半導体装置では第二の絶縁膜の膜厚を必ずしも薄くする必要が無い。つまり、全体の耐圧が第一トランジスタ部の耐圧に律速されることが無いため、第一トランジスタ部と第二トランジスタ部を共通電極化できる。
また、共通電極化をさらに発展させて、第一トランジスタ部と第二トランジスタ部の境界を無くし、ひとつの電極中にトラップ層を含み実効仕事関数が比較的低い領域とトランプ層を含まず実効仕事関数が高い領域を形成した場合、第一トランジスタ部と第二トランジスタ部の間のギャップが完全に無くなり、読み出し電流さらに増大させることができる。
本発明を用いることにより、耐圧が高くかつ読み取り電流の高い不揮発性半導体記憶装置を実現することができる。
１ 半導体基板
２ ソース・ドレイン
３ ソース・ドレイン
４ トラップ絶縁膜
５ メモリ導電体（ＭＧ）
６ 電極間絶縁膜
７ 絶縁膜
８ コントロール導電体（ＣＧ）
９ 第一の導電体（ｎ型不純物添加シリコン）
１０ 第二の導電体（ｎ型不純物添加シリコン）
１１ 第一の絶縁膜（トラップ層を含まない）
１２ 第二の絶縁膜（トラップ層を含む）
１３ 仕事関数制御用金属添加絶縁膜
１５ ｎ型不純物添加シリコン
１６ ｐ型不純物添加シリコン
１７ 高誘電率絶縁膜
１８ 導電体中の仕事関数コントロール用の金属もしくは金属シリサイド層
１９ 導電体中の仕事関数コントロール用の金属もしくは金属シリサイド層
２０ 導電体中の第一の領域
２１ 導電体中の第二の領域
２２ 電極間ギャップ
２ ソース・ドレイン
３ ソース・ドレイン
４ トラップ絶縁膜
５ メモリ導電体（ＭＧ）
６ 電極間絶縁膜
７ 絶縁膜
８ コントロール導電体（ＣＧ）
９ 第一の導電体（ｎ型不純物添加シリコン）
１０ 第二の導電体（ｎ型不純物添加シリコン）
１１ 第一の絶縁膜（トラップ層を含まない）
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１７ 高誘電率絶縁膜
１８ 導電体中の仕事関数コントロール用の金属もしくは金属シリサイド層
１９ 導電体中の仕事関数コントロール用の金属もしくは金属シリサイド層
２０ 導電体中の第一の領域
２１ 導電体中の第二の領域
２２ 電極間ギャップ
以下、添付した図を参照して、本発明の望ましい実施形態を詳細に説明し、読み出し電流が高く、耐圧が優れたトラップ型不揮発性半導体記憶装置が実現可能な事を示す。
＜第一の実施の形態＞
以下、本発明の実施の形態について図面を用いて説明する。図２は本発明の不揮発性記憶装置の第一の実施の形態を説明するための断面図である。ｐ型半導体基板上１上にトラップ層を含む第一の絶縁膜１１と第一の導電体９からなる第一のゲート積層構造と、トラップ層を含まない第二の絶縁膜１２と第二の導電体１０からなる第二のゲート積層構造が形成され、第一のゲート積層構造と第二のゲート積層構造を挟み込むようにソース・ドレイン領域２とソース・ドレイン領域３が形成されてひとつのメモリセルとなる。また、第一のゲート積層構造と第二のゲート積層構造の間には電極間絶縁膜６が形成されている。電荷蓄積層が近いソース・ドレイン領域３の拡散層深さはホットエレクトロンによる電子の注入効率を上げるため、深い方が良く、ソース・ドレイン領域２はメモリセルの短チャネル効果を抑制するため、浅い方が良い。よって、ソース・ドレイン領域２の拡散層深さよりもソース・ドレイン領域３の拡散層深さが深い方が望ましい。また、隣接するメモリセルをソース・ドレイン領域２もしくはソース・ドレイン領域３を軸に対象に配置し、メモリ領域上に規則的に複数並べることで、隣接するセルのソース・ドレインを共通にすることができ、チップの縮小化に効果がある。
以下、本発明の実施の形態について図面を用いて説明する。図２は本発明の不揮発性記憶装置の第一の実施の形態を説明するための断面図である。ｐ型半導体基板上１上にトラップ層を含む第一の絶縁膜１１と第一の導電体９からなる第一のゲート積層構造と、トラップ層を含まない第二の絶縁膜１２と第二の導電体１０からなる第二のゲート積層構造が形成され、第一のゲート積層構造と第二のゲート積層構造を挟み込むようにソース・ドレイン領域２とソース・ドレイン領域３が形成されてひとつのメモリセルとなる。また、第一のゲート積層構造と第二のゲート積層構造の間には電極間絶縁膜６が形成されている。電荷蓄積層が近いソース・ドレイン領域３の拡散層深さはホットエレクトロンによる電子の注入効率を上げるため、深い方が良く、ソース・ドレイン領域２はメモリセルの短チャネル効果を抑制するため、浅い方が良い。よって、ソース・ドレイン領域２の拡散層深さよりもソース・ドレイン領域３の拡散層深さが深い方が望ましい。また、隣接するメモリセルをソース・ドレイン領域２もしくはソース・ドレイン領域３を軸に対象に配置し、メモリ領域上に規則的に複数並べることで、隣接するセルのソース・ドレインを共通にすることができ、チップの縮小化に効果がある。
本発明の特徴は第二のゲート積層構造の実効仕事関数が第一のゲート積層構造の実効仕事関数に比べて高いことである。望ましくは、第二ゲート積層部の実効仕事関数が４．２ｅＶ以上であり、さらに望ましくは４．６ｅＶ以上である。ここで実効仕事関数とは第一導電体材料及び第二導電体材料そのものの仕事関数を示しておらず、それぞれの絶縁膜と導電体の組み合わせにおいて電気的に測定されたフラットバンド電圧をＶＦＢ、前記実効仕事関数をｅＷ、シリコン基板の仕事関数をφＳとした場合、ｅＷ＝ＶＦＢ＋φＳより得られる値を示す。なお、トラップ層を含む第一の絶縁膜１１の実効仕事関数は、第二の絶縁膜１１が電荷を蓄積していない中性状態における値を示す。
本発明の実施形態においては、第一の導電体９及び第二の導電体１０にはｎ型不純物添加シリコンを用い、かつ、第二の絶縁膜１２の少なくとも表面層には仕事関数制御用金属を添加した絶縁膜１３を用いることが望ましい。具体的には、絶縁膜１３にＨｆもしくはＡｌが添加された酸化シリコンまたは酸窒化シリコン膜を用い、第一の絶縁膜１１には、チャネル領域側から第一、第二、第三の層からなり、前記第一の層及び前記第三の層は酸化シリコン又は酸窒化シリコンで、前記第二の層は窒化シリコン、酸窒化シリコン、アルミナ、ハフニウムシリケート、酸化ハフニウムシリケート、アルミシリケート、酸化アルミシリケートのいずれかを用いた構造にする事が望ましい。もしくは、絶縁膜１３にＨｆもしくはＡｌを添加された酸化シリコンまたは酸窒化シリコン膜を用い、前記第一の絶縁膜１１は、チャネル領域側から第一、第二の層からなり、前記第一の層は酸化シリコン又は酸窒化シリコンで、前記第二の層は窒化シリコン、酸窒化シリコンのいずれかを用いた構造にするのが望ましい。以上の構造を用いることにより、第一ゲート積層構造の実効仕事関数を４．２ｅＶ未満にすることができ、第二ゲート積層構造の実効仕事関数４．２ｅＶ以上にすることができる。
本発明において、トラップ層を含む絶縁膜１１への電荷の書き込みは、第一の導電体９、第二の導電体１０、及び、ソース・ドレイン領域３に正の電圧を印加し、ホットエレクトロンを注入することで行う。また、読み出しは第一の導電体９、第二の導電体１０、及び、ソース・ドレイン２に正の電圧を印加し、ソース・ドレイン３からソース・ドレイン２に電子を流すことで行う。このとき、トラップ層を含む絶縁膜１２に電荷が蓄積されていると、ゲート積層構造１の閾値が上がるため読み出し電流は減少する。
トランジスタの閾値（ＶＴ）はシリコン基板のフェルミポテンシャルと真性ポテンシャルの差をΦＢ、チャネル濃度をＮａ、シリコンの誘電率をεＳｉ、素電荷をｑとするとＶＴ＝ＶＦＢ＋２ΦＢ＋（４εＳｉｑＮａΦＢ）＾（１／２）／Ｃｏｘで表される。本発明の半導体装置では、第一のゲート積層部よりも第二のゲート積層部の実効仕事関数が高いため、第一のゲート積層部のチャネル領域の不純物濃度と第二のゲート積層部のチャネル領域の不純物濃度が等しくても第二のゲート積層部の方が閾値が高く、第二のゲート積層部を用いてパンチスルーの抑制を行うことができる。また、第二ゲート積層部の実効仕事関数が４．２ｅＶ以上である為、第二の絶縁膜にシリコン酸化膜を用い、かつ、第二の導電体にｎ型不純物を添加したシリコンを用いた従来構造に比べて実効
仕事関数が高い。よって、チャネル領域の不純物濃度が低くてもパンチスルーを抑制可能な高い閾値を得ることができる。本発明で示した様に第二ゲート積層部のチャネル領域の不純物濃度が低いと、第二のゲート積層部のチャネル領域を流れるキャリア（電子）の不純物散乱成分が低減し、移動度が上昇する。よって、第二の絶縁膜の膜厚が比較的厚くても高いトランスコンダクタンスを得ることができる。また、第二ゲート積層部の実効仕事関数が４．６ｅＶ以上だと、さらに、第二ゲート積層部チャネル領域の不純物濃度を下げることができ、移動度増大効果もより大きくなる。
仕事関数が高い。よって、チャネル領域の不純物濃度が低くてもパンチスルーを抑制可能な高い閾値を得ることができる。本発明で示した様に第二ゲート積層部のチャネル領域の不純物濃度が低いと、第二のゲート積層部のチャネル領域を流れるキャリア（電子）の不純物散乱成分が低減し、移動度が上昇する。よって、第二の絶縁膜の膜厚が比較的厚くても高いトランスコンダクタンスを得ることができる。また、第二ゲート積層部の実効仕事関数が４．６ｅＶ以上だと、さらに、第二ゲート積層部チャネル領域の不純物濃度を下げることができ、移動度増大効果もより大きくなる。
また、副次的な効果として、第一ゲート積層部及び第二ゲート積層部両方のチャネル領域の不純物濃度が低減しているため、図３に示すように、第一ゲート積層部及び第二ゲート積層部の間にできた電極間ギャップ２２に起因した電子の感じるポテンシャルバリアを小さくすることができる。そのため、読み出し電流をさらに増大することができる。
本発明の半導体装置では第二の絶縁膜の膜厚を必ずしも薄くする必要が無いため、第二のゲート積層構造の耐圧を第一のゲート積層構造の耐圧以上にすることが望ましい。言い換えれば、第二の絶縁膜１２の物理膜厚を前記第一の絶縁膜１１の物理膜厚以上にすることでより高い信頼性を得ることができる。また、全体の耐圧が第一トランジスタ部の耐圧に律速されることが無いため、第一トランジスタ部と第二トランジスタ部を共通電極化でき、周辺回路も含めた不揮発性半導体チップ全体の面積を縮小することができる。
次に図４を用いて本発明の不揮発性半導体記憶装置の製造方法を説明する。
まず、図４（ａ）に示すようにシリコン基板１前面に表面層がＨｆもしくはＡｌが添加された酸化シリコン１３を少なくとも表面層に含む第二の絶縁膜１２及びゲート導電体１０を堆積する。ゲート導電体１０は、ｎ型不純物添加シリコンが望ましい。
続いて、図４（ｂ）に示すように、パターニングされたレジストマスクを用いて、前記ゲート導電体１０及び第二の絶縁膜１２をドライエッチングし第二のゲート積層構造とした。ドライエッチング後パターニングされたレジストマスクを除去した。さらに、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）酸化膜６を堆積し、第二のゲート積層部の片側だけを残してエッチバックした。
次に、図４（ｃ）に示すように、トラップ層を含む第一のゲート絶縁膜１１及び第一のゲート導電体９を堆積し、パターニングされたレジストマスクを用いて、トラップを含む絶縁膜１１及び第一のゲート導電体１０をドライエッチして第一のゲート積層構造とした。ドライエッチバック後、前記パターニングされたレジストマスクをウェットエッチングで除去した。なお、ここで、第一のゲート絶縁膜１１としてはシリコン酸化膜／シリコン窒化膜／シリコン酸化膜の３層構造が、第一の導電体にはｎ型不純物を添加したシリコンが望ましい。
最後に、第一のゲート積層構造及び第二のゲート積層構造を挟むように、ソース・ドレイン領域２、３を形成した。
以上のように、耐圧が高くかつ読み取り電流の高い本発明の不揮発性半導体記憶装置を実現することができる。また、本実施の形態では２つの隣接したゲート積層構造について記述したが、第二のゲート積層構造の別の側面に第三のゲート積層構造を形成し、制御ゲートもしくは別のメモリゲートとして用いても良い。このとき、第一及び第二及び第三のゲート積層構造の間に絶縁膜を挟むことで、それぞれのゲート積層構造を独立に制御でき、逆に、電気的に接続することで周辺回路も含めた不揮発性半導体チップ全体の面積を縮小することができる。
＜第二の実施の形態＞
以下、本発明の第二の実施の形態について図面を用いて説明する。図９は本発明の不揮発性記憶装置の第一の実施の形態を説明するための断面図である。
以下、本発明の第二の実施の形態について図面を用いて説明する。図９は本発明の不揮発性記憶装置の第一の実施の形態を説明するための断面図である。
ｐ型半導体基板１上に絶縁膜１１、１２、１３と導電体１０からなるゲート積層構造を含み、前記ゲート積層構造は、トラップ層を含む第一の領域２０と、第一の領域とは実行仕事関数が異なり、かつ、トラップ層を含まない第二の領域２１が形成されている。まだゲート積層構造を挟み込むようにソース・ドレイン領域２とソース・ドレイン領域３が形成されている。電荷蓄積層が近いソース・ドレイン領域３の拡散層深さはホットエレクトロンによる電子の注入効率を上げるため、深い方が良く、ソース・ドレイン領域２はメモリセルの短チャネル効果を抑制するため、浅い方が良い。よって、ソース・ドレイン領域２の拡散層深さよりもソース・ドレイン領域３の拡散層深さが深い方が望ましい。また、隣接するメモリセルをソース・ドレイン領域２もしくはソース・ドレイン領域３を軸に対象に配置し、メモリ領域上に規則的に複数並べることで、隣接するセルのソース・ドレインを共通にすることができ、チップの縮小化に効果がある。
本発明の特徴は、ひとつの導電体内に２つの領域があることであり、なおかつ、第一の領域に比べて第二の領域の実効仕事関数が高い事である。望ましくは、第二の領域の実効仕事関数が４．２ｅＶ以上であり、さらに望ましくは４．６ｅＶ以上である。
なお、ここでの実効仕事関数とは第一の領域及び第二の領域それぞれの領域を分離して独立したゲートとして測定した値を示す。また、第一の領域の実効仕事関数は第一の絶縁膜１１が電荷を蓄積していない中性状態における値を示す。
本発明の実施形態においては、前記導電体の導電体１０／絶縁膜界面付近はｎ型不純物添加シリコンであり、第二の領域２１の絶縁膜１２の上層には金属元素が添加された酸化シリコン１３を用いることが望ましい。具体的には、前記第二の領域の絶縁膜１３はＨｆもしくはＡｌが添加された酸化シリコンまたは酸窒化シリコン膜であり、前記第一の領域の絶縁膜１１は、チャネル領域側から第一、第二の層からなり、前記第一の層は酸化シリコン又は酸窒化シリコンであり、前記第二の層は窒化シリコン、酸窒化シリコンのいずれかを用いた構造であることが望ましい。もしくは、前記第一の領域の絶縁膜１３はＨｆもしくはＡｌを添加された酸化シリコンまたは酸窒化シリコン膜であり、前記第二の領域の絶縁膜１１は、チャネル領域側から第一、第二、第三の層からなり、前記第一の層及び前記第三の層は酸化シリコン又は酸窒化シリコンであり、前記第二の層は窒化シリコン、酸窒化シリコン、アルミナ、ハフニウムシリケート、酸化ハフニウムシリケート、アルミシリケート、酸化アルミシリケートのいずれかを用いた構造であることが望ましい。
以上の構造を用いることにより、第一の領域２０の実効仕事関数を４．２ｅＶ未満にすることができ、第二の領域２１の実効仕事関数４．２ｅＶ以上にすることができる。
本発明において、トラップ層を含む絶縁膜１１への電荷の書き込みは、の導電体１０及び、ソース・ドレイン３に正の電圧を印加し、ホットエレクトロンを注入することで行う。また、読み出しは導電体１０、及び、ソース・ドレイン２に正の電圧を印加し、ソース・ドレイン３からソース・ドレイン２に電子を流すことで行う。このとき、トラップ層を含む絶縁膜１２に電荷が蓄積されていると、ゲート積層構造１の閾値が上がるため読み出し電流は減少する。
トランジスタの閾値（ＶＴ）はシリコン基板のフェルミポテンシャルと真性ポテンシャルの差をΦＢ、チャネル濃度をＮａ、シリコンの誘電率をεＳｉ、素電荷をｑとするとＶＴ＝ＶＦＢ＋２ΦＢ＋（４εＳｉｑＮａΦＢ）＾（１／２）／Ｃｏｘで表される。本発明の半導体装置では、第一の領域２０よりも第二の領域２１の実効仕事関数が高いため、第一の領域２０のチャネル領域の不純物濃度と第二の領域２１のチャネル領域の不純物濃度が等しくても第二の領域の閾値が高く、第二の領域を用いてパンチスルーの抑制を行うことができる。また、第二の領域の実効仕事関数が４．２ｅＶ以上である為、第二の絶縁膜１２にシリコン酸化膜を用い、かつ、第二の導電体にｎ型不純物を添加したシリコンを用いた従来構造に比べて実効仕事関数が高い。よって、チャネル領域の不純物濃度が低くてもパンチスルーを抑制可能な高い閾値を得ることができる。本発明で示した様に第二の領域２１のチャネル領域の不純物濃度が低いと、第二の領域２１のチャネル領域を流れるキャリア（電子）の不純物散乱成分が低減し、移動度が上昇する。よって、第二の絶縁膜の膜厚１２が比較的厚くても高いトランスコンダクタンスを得ることができる。また、第二ゲート積層部の実効仕事関数が４．６ｅＶ以上だと、さらに、第二の領域２１のチャネル領域の不純物濃度を下げることができ、移動度増大効果もより大きくなる。
また、本構造を用いた場合、第一の領域２０と第二の領域２１の間に隙間が無いため、従来構造及び第一の実施の形態で示したゲート積層構造間のギャップが無く、さらに高い読み出し電流を得ることができる。
本発明の半導体装置では第二の領域の絶縁膜１２の膜厚を必ずしも薄くする必要が無いため、第二の領域の耐圧を第一のゲート積層構造の耐圧以上にすることが望ましい。言い換えれば、第二の領域の絶縁膜１２の物理膜厚を前記第一の領域の絶縁膜１１の物理膜厚以上にすることでより高い信頼性を得ることができる。
次に図１０を用いて本発明の不揮発性半導体記憶装置の製造方法を説明する。
まず、図１０（ａ）に示すようにシリコン基板１全面に表面層がＨｆもしくはＡｌが添加された酸化シリコン層１３を少なくとも表面層に含む第二の領域の絶縁膜１２を堆積する。
続いて、図１０（ｂ）に示すように、パターニングされたレジストマスクを用いて、前記ＨｆもしくはＡｌが添加された酸化シリコン層１３及び第二の領域の絶縁膜１２をエッチング除去する。エッチングにはフッ酸を用いた。エッチング除去後、パターニングされたレジストマスクを除去した。
次に、図１０（ｃ）に示すように全面にトラップを含む第一の領域の絶縁膜１１を堆積し、前記ＨｆもしくはＡｌが添加された酸化シリコン１３上の第一の絶縁膜１１をパターニングされたレジストマスクを用いてエッチング除去した。エッチングには第一の絶縁膜１１に対して選択性の高いドライエッチング条件を用い、ＨｆもしくはＡｌが添加された酸化シリコン１３にダメージが入らないようにした。エッチング後、パターニングされたレジストマスクは除去した。ここで、第一のゲート絶縁膜１１としてはシリコン酸化膜／シリコン窒化膜／シリコン酸化膜の３層構造が望ましい。
次に、図１０（ｄ）に示すように、ウェハ全面に導電体１０を堆積し、パターニングされたレジストマスクとドライエッチングを用いてゲート形状に加工した。エッチング後、パターニングされたレジストマスクは除去した。ここで、導電体にはｎ型不純物を添加したシリコンが望ましい。
最後に、図１０（ｅ）に示すように第一のゲート積層構造及び第二のゲート積層構造を挟むように、ソース・ドレイン領域２、３を形成した。
以上のようにして、耐圧が高くかつ読み取り電流の高い本発明の不揮発性半導体記憶装置を実現することができる。
図５に第一の実施例を示す。ｐ型半導体基板上１上にトラップ層を含む第一の絶縁膜１１と第一の導電体１５からなる第一のゲート積層構造と、トラップ層を含まない第二の絶縁膜１２と第二の導電体１６からなる第二のゲート積層構造が形成され、第一のゲート積層構造と第二のゲート積層構造を挟み込むようにソース・ドレイン領域２とソース・ドレイン領域３が形成されている。また、第一のゲート積層構造と第二のゲート積層構造の間には電極間絶縁膜６が形成されている。本実施例の特徴は第一の導電体１５にｎ型不純物添加シリコンを用い、第二の導電体１６にｐ型不純物添加シリコンを用いることである。
前記第二の導電体１１の少なくとも導電体／第二の絶縁膜１２界面はｐ型不純物添加シリコンであり、前記第一の導電体１５の少なくとも導電体／第一の絶縁膜１１界面はｎ型不純物添加シリコンであり、前記第二の絶縁膜１２は酸化シリコンまたは酸窒化シリコン膜であり、前記第一の絶縁膜１１は、チャネル領域側から第一、第二の層からなり、前記第一の層が酸化シリコン又は酸窒化シリコンであり、前記第二の層は窒化シリコン、酸窒化シリコンのいずれかを用いた構造であることが望ましい。
もしくは、前記第二の導電体１６の少なくとも導電体／第二の絶縁膜１２界面はｐ型不純物添加シリコンであり、前記第一の導電体１５の少なくとも導電体／第一の絶縁膜１１界面はｎ型不純物添加シリコンであり、前記第二の絶縁膜１２は酸化シリコンまたは酸窒化シリコン膜であり、前記第一の絶縁膜１１は、チャネル領域側から第一、第二、第三の層からなり、前記第一の層及び前記第三の層は酸化シリコン又は酸窒化シリコンであり、前記第二の層は窒化シリコン、酸窒化シリコン、アルミナ、ハフニウムシリケート、酸化ハフニウムシリケート、アルミシリケート、酸化アルミシリケートのいずれかを用いた構造であることが望ましい。
以上の構造を用いることによって、第二のゲート積層構造の実効仕事関数は第一のゲート積層構造の実効仕事関数よりも高くなり、かつ第二ゲート積層部の実効仕事関数を４．６ｅＶ以上することができる。そのため、第二のゲート積層部のチャネル領域の不純物濃度を大幅に下げてもパンチスルーを抑制することができ、移動度の増大とゲート積層部間ギャップの抑制が可能となる。これらの効果によって読み出し電流は大幅に増大する。
図６に第二の実施例を示す。ｐ型半導体基板上１上にトラップ層を含む第一の絶縁膜１１と第一の導電体９からなる第一のゲート積層構造と、トラップ層を含まない高誘電率絶縁膜１７と第二の導電体１０からなる第二のゲート積層構造が形成され、第一のゲート積層構造と第二のゲート積層構造を挟み込むようにソース・ドレイン領域２とソース・ドレイン領域３が形成されている。また、第一のゲート積層構造と第二のゲート積層構造の間には電極間絶縁膜６が形成されている。本実施例の特徴は第一の導電体１５と第二の導電体１６にｎ型不純物添加シリコンを用い、第二のゲート積層構造に高誘電率絶縁膜を用いることである。
なお、前記第二の絶縁膜１２の誘電率が、前記第一の絶縁膜１１の誘電率よりも高いことが望ましく、言い換えれば、記第二の絶縁膜１２の耐圧は前記第一の絶縁膜１１の耐圧以上であることが望ましい。
具体的には、前記第二の絶縁膜１７は、アルミナ、ハフニウムシリケート、酸化ハフニウムシリケート、アルミシリケート、酸化アルミシリケートにより形成された単層膜か、下地として酸化シリコン膜又は酸窒化シリコン膜が形成され、その上にアルミナ、ハフニウムシリケート、酸化ハフニウムシリケート、アルミシリケート、酸化アルミシリケートのいずれかが形成された２層構造であり、前記第一の絶縁膜１１は、チャネル領域側から第一、第二の層からなり、前記第一の層は酸化シリコン又は酸窒化シリコンであり、前記第二の層は窒化シリコン、酸窒化シリコンのいずれかであることが望ましい。
もしくは前記第二の絶縁膜１７は、アルミナ、ハフニウムシリケート、酸化ハフニウムシリケート、アルミシリケート、酸化アルミシリケートにより形成された単層膜か、下地として酸化シリコン膜又は酸窒化シリコン膜が形成され、その上にアルミナ、ハフニウムシリケート、酸化ハフニウムシリケート、アルミシリケート、酸化アルミシリケートのいずれかが形成された２層構造であり、前記第一の絶縁膜１１は、チャネル領域側から第一、第二、第三の層からなり、前記第一の層及び前記第三の層は酸化シリコン又は酸窒化シリコンであり、前記第二の層は窒化シリコン、酸窒化シリコン、アルミナ、ハフニウムシリケート、酸化ハフニウムシリケート、アルミシリケート、酸化アルミシリケートのいずれかを用いた構造であることが望ましい。
以上の構造を用いることによって、第二のゲート積層構造の実効仕事関数は第一のゲート積層構造の実効仕事関数よりも高くなり、かつ第二ゲート積層部の実効仕事関数を４．２ｅＶ以上にすることができる。そのため、第二のゲート積層部のチャネル領域の不純物濃度を下げることができ、移動度の増大とゲート積層部間ギャップの抑制が可能となる。その結果、読み出し電流が増大する。また、第二の絶縁膜１７に高誘電率絶縁膜を用いているため、膜厚もしくは耐圧が第一の絶縁膜１１と等しくても電気的な膜厚を薄くすることができ、実施例２よりも読み出し電流をさらに増大する効果がある。
図７に第三の実施例を示す。ｐ型半導体基板上１上にトラップ層を含む第一の絶縁膜１１と第一の導電体９からなる第一のゲート積層構造と、トラップ層を含まない第二の絶縁膜１２と第一の金属もしくは金属シリサイド１８と第二の導電体１０からなる第二のゲート積層構造が形成され、第一のゲート積層構造と第二のゲート積層構造を挟み込むようにソース・ドレイン領域２とソース・ドレイン領域３が形成されている。また、第一のゲート積層構造と第二のゲート積層構造の間には電極間絶縁膜６が形成されている。本実施例の特徴は第二の絶縁膜１２と第二の導電体の導電体１５の間に第一の金属もしくは金属シリサイド１８を挟むことである。
具体的には、前記第二の導電体１０の少なくとも導電体／第二の絶縁膜１２界面に金属もしくは金属シリサイド層１８を挟み、前記第一の導電体９の少なくとも導電体／第一の絶縁膜１１界面はｎ型不純物添加シリコンであり、前記第二の絶縁膜１２は酸化シリコンまたは酸窒化シリコン膜であり、前記第一の絶縁膜１１は、チャネル領域側から第一、第二の層からなり、前記第一の層は酸化シリコン又は酸窒化シリコンであり、前記第二の層は窒化シリコン、酸窒化シリコンのいずれか用いた構造であることが望ましい。
もしくは、前記第二の導電体１０の少なくとも導電体／第二の絶縁膜１２界面に金属もしくは金属シリサイド層１８を挟み、前記第一の導電体９の少なくとも導電体／第一の絶縁膜１１界面はｎ型不純物添加シリコンであり、前記第二の絶縁膜１２は酸化シリコンまたは酸窒化シリコン膜であり、前記第一の絶縁膜１１は、チャネル領域側から第一、第二、第三の層からなり、前記第一の層及び前記第三の層は酸化シリコン又は酸窒化シリコンであり、前記第二の層は窒化シリコン、酸窒化シリコン、アルミナ、ハフニウムシリケート、酸化ハフニウムシリケート、アルミシリケート、酸化アルミシリケートのいずれかを用いた構造であることが望ましい。
さらに、これら金属もしくは金属シリサイド１８はニッケルシリサイド、白金シリサイド、ニッケル白金シリサイド、イリジウムシリサイド、白金ゲルマニウム、ニッケルゲルマニウム、白金ゲルマニウム、モリブデン、チタン窒化膜、ルテニウムのいずれかであることが望ましい。
以上の構造を用いることによって、第二のゲート積層構造の実効仕事関数は第一のゲート積層構造の実効仕事関数よりも高くなり、かつ第二ゲート積層部の実効仕事関数を４．６ｅＶ以上にすることができる。そのため、第二のゲート積層部のチャネル領域の不純物濃度を下げることができ、移動度の増大とゲート積層部間ギャップの抑制が可能となる。結果として、読み出し電流が増大する。また、電極側が金属もしくは金属シリサイドゲートであるため、不純物添加シリコンを使った場合に発生するゲート空乏化成分がない。つまり、ゲート空乏化が無い分電気的な膜厚を薄膜化できるため、読み出し電流を実施例１よりも増大することができる。
もしくは、第二の導電体９の少なくとも第二の絶縁膜１２／導電体界面は金属もしくは金属シリサイドであり、前記第一の導電体１０の少なくとも第一の絶縁膜１１／導電体界面はｎ型不純物添加シリコンであり、第二の絶縁膜１２に金属元素が添加されても良く、具体的には、第二の導電体１０が少なくとも第二の絶縁膜１２／導電体界面においてニッケルシリサイド、白金シリサイド、ニッケル白金シリサイド、イリジウムシリサイド、白金ゲルマニウム、ニッケルゲルマニウム、白金ゲルマニウム、モリブデン、チタン窒化膜、ルテニウムのいずれかであり、第二の絶縁膜１２はＨｆもしくはＡｌを添加された酸化シリコンまたは酸窒化シリコン膜であり、前記第一の絶縁膜１１は、チャネル領域側から第一、第二の層からなり、前記第一の層は酸化シリコン又は酸窒化シリコンであり、前記第二の層は窒化シリコン、酸窒化シリコンのいずれかを用いた構造を用いるか、もしくは、前記第二の導電体１０が少なくとも第二の絶縁膜１２／導電体界面においてニッケルシリサイド、白金シリサイド、ニッケル白金シリサイド、イリジウムシリサイド、白金ゲルマニウム、ニッケルゲルマニウム、白金ゲルマニウム、モリブデン、チタン窒化膜、ルテニウムのいずれかであり、第二の絶縁膜１２はＨｆもしくはＡｌを添加された酸化シリコンまたは酸窒化シリコン膜であり、前記第一の絶縁膜１１は、チャネル領域側から第一、第二、第三の層からなり、前記第一の層及び前記第三の層は酸化シリコン又は酸窒化シリコンであり、前記第二の層は窒化シリコン、酸窒化シリコン、アルミナ、ハフニウムシリケート、酸化ハフニウムシリケート、アルミシリケート、酸化アルミシリケートのいずれかを用いた構造であっても同様の効果が得られる。
さらに、第二の絶縁膜１２の誘電率を第一の絶縁膜１１の誘電率よりも大きくすることで、第二の絶縁膜の耐圧を第一の絶縁膜の耐圧以上し、なおかつ、第二の絶縁膜１２の電気的な膜厚を薄膜化できるため、信頼性を劣化させることなく読み出し電流を増大することが可能となる。
この場合は、前記第二の導電体１０が少なくとも第二の絶縁膜１２／導電体１０界面においてニッケルシリサイド、白金シリサイド、ニッケル白金シリサイド、イリジウムシリサイド、白金ゲルマニウム、ニッケルゲルマニウム、白金ゲルマニウム、モリブデン、チタン窒化膜、ルテニウムのいずれかであり、前記第二の絶縁膜１２は、アルミナ、ハフニウムシリケート、酸化ハフニウムシリケート、アルミシリケート、酸化アルミシリケートのいずれか単層か、基板との界面層として酸化シリコン膜又は酸窒化シリコン膜を含む２層構造であり、前記第一の絶縁膜１１は、チャネル領域側から第一、第二の層からなり、前記第一の層は酸化シリコン又は酸窒化シリコンであり、前記第二の層は窒化シリコン又は酸窒化シリコンのいずれかを用いた構造であることが望ましい。
もしくは前記第二の導電体１０が少なくとも第二の絶縁膜１２／導電体界面１０においてニッケルシリサイド、白金シリサイド、ニッケル白金シリサイド、イリジウムシリサイド、白金ゲルマニウム、ニッケルゲルマニウム、白金ゲルマニウム、モリブデン、チタン窒化膜、ルテニウムのいずれかであり、前記第二の絶縁膜１２は、アルミナ、ハフニウムシリケート、酸化ハフニウムシリケート、アルミシリケート、酸化アルミシリケートのいずれか単層か、基板との界面層として酸化シリコン膜又は酸窒化シリコン膜を含む２層構造であり、前記第一の絶縁膜１１は、チャネル領域側から第一、第二、第三の層からなり、前記第一の層及び前記第三の層は酸化シリコン又は酸窒化シリコンであり、前記第二の層は窒化シリコン、酸窒化シリコン、アルミナ、ハフニウムシリケート、酸化ハフニウムシリケート、アルミシリケート、酸化アルミシリケートのいずれかを用いた構造であることが望ましい。
図８に第四の実施例を示す。ｐ型半導体基板上１上にトラップ層を含む第一の絶縁膜１１と第二の金属もしくは金属シリサイド１９と第一の導電体９からなる第一のゲート積層構造と、トラップ層を含まない第二の絶縁膜１２と第一の金属もしくは金属シリサイド１８と第二の導電体１０からなる第二のゲート積層構造が形成され、第一のゲート積層構造と第二のゲート積層構造を挟み込むようにソース・ドレイン領域２とソース・ドレイン領域３が形成されている。また、第一のゲート積層構造と第二のゲート積層構造の間には電極間絶縁膜６が形成されている。本実施例の特徴は第一の導電体９／第一の絶縁膜１１界面及び第二の導電体１０／第二の絶縁膜１２界面に異なる金属もしくは金属シリサイド１８、１９が挟まれていることである。
具体的には、前記第一及び第二のゲート積層構造の導電体９、１０の少なくとも絶縁膜／導電体界面は、異なる金属もしくは金属シリサイドであり、前記第二の絶縁膜１２は酸化シリコンまたは酸窒化シリコン膜であり、前記第一の絶縁膜１１は、チャネル領域側から第一、第二の層からなり、前記第一の層は酸化シリコン又は酸窒化シリコンであり、前記第二の層は窒化シリコン、酸窒化シリコンのいずれかを用いた構造であることが望ましい。もしくは、前記第一及び第二のゲート積層構造の導電体９、１０の少なくとも絶縁膜／導電体界面は、異なる金属もしくは金属シリサイドであり、前記第二の絶縁膜１２は酸化シリコンまたは酸窒化シリコン膜であり、前記第一の絶縁膜１１は、チャネル領域側から第一、第二、第三の層からなり、前記第一の層及び前記第三の層は酸化シリコン又は酸窒化シリコンであり、前記第二の層は窒化シリコン、酸窒化シリコン、アルミナ、ハフニウムシリケート、酸化ハフニウムシリケート、アルミシリケート、酸化アルミシリケートのいずれかを用いた構造であることが望ましい。
さらに具体的には、前記第二の導電体１０は少なくとも第二の絶縁膜１２／導電体１０界面においてニッケルシリサイド、白金シリサイド、ニッケル白金シリサイド、イリジウムシリサイド、白金ゲルマニウム、ニッケルゲルマニウム、白金ゲルマニウム、モリブデン、チタン窒化膜、ルテニウムのいずれかであり、第一の導電体９は少なくとも第二の絶縁膜１１／導電体９界面においてジルコニウム窒化膜、タンタル、アルミニウム、ジルコニウム、ハフニウムのいずれかであることが望ましい。
以上の構造を用いることによって、第二のゲート積層構造の実効仕事関数は第一のゲート積層構造の実効仕事関数よりも高くなり、かつ第二ゲート積層部の実効仕事関数を４．６ｅＶ以上にし、第一のゲート積層部は少なくとも４．６ｅＶ未満にすることができる。そのため、第二のゲート積層部のチャネル領域の不純物濃度を下げることができ、移動度の増大とゲート積層部間ギャップの抑制が可能となる。結果として、読み出し電流が増大する。また、第一のゲート積層構造及び第二のゲート積層構造の電極側が金属もしくは金属シリサイドゲートであるため、不純物添加シリコンを使った場合に発生するゲート空乏化成分がない。つまり、ゲート空乏化が無い分、第一及び第二のゲート積層構造の電気膜厚を薄膜化できるため、読み出し電流を実施例１〜３よりも増大することができる。
また、前記第一及び第二のゲート積層構造の導電体９、１０の少なくとも絶縁膜／導電体界面は、異なる金属もしくは金属シリサイド１９、１８であり、第二の絶縁膜１２に金属元素が添加されていても同様の効果を得ることができる。
具体的には、前記第二の導電体１０は少なくとも第二の絶縁膜１２／導電体１０界面においてニッケルシリサイド、白金シリサイド、ニッケル白金シリサイド、イリジウムシリサイド、白金ゲルマニウム、ニッケルゲルマニウム、白金ゲルマニウム、モリブデン、チタン窒化膜、ルテニウムのいずれかであり、第一の導電体９は少なくとも第一の絶縁膜１１／導電体９界面においてジルコニウム窒化膜、タンタル、アルミニウム、ジルコニウム、ハフニウムのいずれかであり、第二の絶縁膜１２はＨｆもしくはＡｌを添加された酸化シリコンまたは酸窒化シリコン膜であり、前記第一の絶縁膜１１は、チャネル領域側から第一、第二の層からなり、前記第一の層及び前記第三の層は酸化シリコン又は酸窒化シリコンであり、前記第二の層は窒化シリコン、酸窒化シリコンのいずれかを用いた構造であるか、もしくは、前記第二の導電体１０は少なくとも第二の絶縁膜１２／導電体１０界面においてニッケルシリサイド、白金シリサイド、ニッケル白金シリサイド、イリジウムシリサイド、白金ゲルマニウム、ニッケルゲルマニウム、白金ゲルマニウム、モリブデン、チタン窒化膜、ルテニウムのいずれかであり、第一の導電体９は少なくとも第一の絶縁膜１１／導電体９界面においてジルコニウム窒化膜、タンタル、アルミニウム、ジルコニウム、ハフニウムのいずれかであり、第二の絶縁膜１２はＨｆもしくはＡｌを添加された酸化シリコンまたは酸窒化シリコン膜であり、前記第一の絶縁膜１１は、チャネル領域側から第一、第二、第三の層、又は第一、第二の層からなり、前記第一の層及び前記第三の層は酸化シリコン又は酸窒化シリコンであり、前記第二の層は窒化シリコン、酸窒化シリコン、アルミナ、ハフニウムシリケート、酸化ハフニウムシリケート、アルミシリケート、酸化アルミシリケートのいずれかであれば同様の効果を得ることができる。
さらに、第二の絶縁膜１２の誘電率を第一の絶縁膜１１の誘電率よりも大きくすることで、第二の絶縁膜の耐圧を第一の絶縁膜の耐圧以上にし、なおかつ、第二の絶縁膜１２の電気的な膜厚を薄膜化できるため、信頼性を劣化させることなく読み出し電流を増大することが可能となる。つまり、チャネル不純物濃度の低減、絶縁膜の高誘電率化、ゲート空乏層の除外によって実施例１から４の中で最も高い読み出し電流を信頼性を失うことなく得ることができる。
この場合は、前記第二の導電体１０は少なくとも絶縁膜１２／導電体１０界面においてニッケルシリサイド、白金シリサイド、ニッケル白金シリサイド、イリジウムシリサイド、白金ゲルマニウム、ニッケルゲルマニウム、白金ゲルマニウム、モリブデン、チタン窒化膜、ルテニウムであり、第一の導電体９は少なくとも絶縁膜１１／導電体９界面においてジルコニウム窒化膜、タンタル、アルミニウム、ジルコニウム、ハフニウムであり、前記第二の絶縁膜１２は、アルミナ、ハフニウムシリケート、酸化ハフニウムシリケート、アルミシリケート、酸化アルミシリケートにより形成される単層か、基板との界面層として酸化シリコン膜及び酸窒化シリコン膜を含む２層構造であり、前記第一の絶縁膜１１は、チャネル領域側から第一、第二、第三の層からなり、前記第一の層及び前記第三の層は酸化シリコン又は酸窒化シリコンであり、前記第二の層は窒化シリコン、酸窒化シリコン、アルミナ、ハフニウムシリケート、酸化ハフニウムシリケート、アルミシリケート、酸化アルミシリケートのいずれかを用いた構造であることが望ましい。もしくは、前記第二の導電体１０は少なくとも絶縁膜１２／導電体１０界面においてニッケルシリサイド、白金シリサイド、ニッケル白金シリサイド、イリジウムシリサイド、白金ゲルマニウム、ニッケルゲルマニウム、白金ゲルマニウム、モリブデン、チタン窒化膜、ルテニウムであり、第一の導電体９は少なくとも絶縁膜１１／導電体９界面においてジルコニウム窒化膜、タンタル、アルミニウム、ジルコニウム、ハフニウムであり、前記第二の絶縁膜１２は、アルミナ、ハフニウムシリケート、酸化ハフニウムシリケート、アルミシリケート、酸化アルミシリケートにより形成される単層か、基板との界面層として酸化シリコン膜及び酸窒化シリコン膜を含む２層構造であり、前記第一の絶縁膜１１は、チャネル領域側から第一、第二の層からなり、前記第一の層は酸化シリコン又は酸窒化シリコンであり、前記第二の層は窒化シリコン、酸窒化シリコンのいずれかを用いた構造であることが望ましい。
図１１に、前記第二の実施形態の実施例としての第５の実施例を示す。ｐ型半導体基板１上に絶縁膜１１、１７と導電体１０からなるゲート積層構造を含み、前記ゲート積層構造は、トラップ層を含む第一の領域２０と、第一の領域とは実行仕事関数が異なり、かつ、トラップ層を含まない第二の領域２１が形成されている。また、ゲート積層構造を挟み込むようにソース・ドレイン領域２とソース・ドレイン領域３が形成されている。
本実施例の特徴は導電体１０にｎ型不純物添加シリコンを用い、第二の領域に高誘電率絶縁膜１７を用いることである。
なお、前記第二の領域の絶縁膜１７の誘電率が、前記第一の領域の絶縁膜１１の誘電率よりも高いことが望ましく、言い換えれば、記第二の領域の絶縁膜１７の耐圧は前記第一の領域の絶縁膜１１の耐圧以上であることが望ましい。
具体的には前記、前記第二の領域の絶縁膜１７は、アルミナ、ハフニウムシリケート、酸化ハフニウムシリケート、アルミシリケート、酸化アルミシリケートのいずれかが形成された単層膜か、基板として酸化シリコン膜又は酸窒化シリコン膜が形成され、その上にアルミナ、ハフニウムシリケート、酸化ハフニウムシリケート、アルミシリケート、酸化アルミシリケートのいずれかが形成された２層構造であり、前記第一の領域の絶縁膜１１は、チャネル領域側から第一、第二、第三の層からなり、前記第一の層及び前記第三の層は酸化シリコン又は酸窒化シリコンであり、前記第二の層は窒化シリコン、酸窒化シリコン、アルミナ、ハフニウムシリケート、酸化ハフニウムシリケート、アルミシリケート、酸化アルミシリケートのいずれかを用いた構造であることが望ましい。もしくは、前記第二の領域の絶縁膜１７は、アルミナ、ハフニウムシリケート、酸化ハフニウムシリケート、アルミシリケート、酸化アルミシリケートのいずれかが形成された単層膜か、基板として酸化シリコン膜又は酸窒化シリコン膜が形成され、その上にアルミナ、ハフニウムシリケート、酸化ハフニウムシリケート、アルミシリケート、酸化アルミシリケートのいずれかが形成された２層構造であり、前記第一の領域の絶縁膜１１は、チャネル領域側から第一、第二からなり、前記第一の層は酸化シリコン又は酸窒化シリコンであり、前記第二の層は窒化シリコン、酸窒化シリコンのいずれかを用いた構造であることが望ましい。
以上の構造を用いることによって、第二の領域の実効仕事関数は第一の領域の実効仕事関数よりも高くなり、かつ第二の領域の実効仕事関数を４．２ｅＶ以上にすることができる。そのため、第二の領域のチャネル領域の不純物濃度を下げることができ、移動度の増大が可能となる。その結果、読み出し電流が増大する。また、第二の領域の絶縁膜１７に高誘電率絶縁膜を用いているため、膜厚もしくは耐圧が第一の絶縁膜１１と等しくても電気的な膜厚を薄くすることができ、第二の実施の形態よりも読み出し電流をさらに増大する効果がある。
図１２に前記第二の実施形態の実施例としての第６の実施例を示す。ｐ型半導体基板１上に絶縁膜１１、１２と導電体１０及び絶縁膜１２と導電体１０の界面に形成された金属もしくは金属シリサイド１８からなるゲート積層構造を含み、前記ゲート積層構造は、トラップ層を含む第一の領域２０と、第一の領域とは実行仕事関数が異なり、かつ、トラップ層を含まない第二の領域２１が形成されている。また、ゲート積層構造を挟み込むようにソース・ドレイン領域２とソース・ドレイン領域３が形成されている。本実施例の特徴は第二の絶縁膜１２と導電体１０の間に第一の金属もしくは金属シリサイド１８を挟むことである。
具体的には、導電体１０の第二の領域２１の少なくとも絶縁膜／導電体界面付近は金属もしくは金属シリサイドであり、導電体１０の第一の領域２０の少なくとも絶縁膜／導電体界面付近はｎ型不純物添加シリコンであり、第二の領域の絶縁膜１２は酸化シリコンまたは酸窒化シリコン膜であり、第一の領域の絶縁膜１１は、チャネル領域側から第一、第二の層からなり、前記第一の層は酸化シリコン又は酸窒化シリコンであり、前記第二の層は窒化シリコン、酸窒化シリコンのいずれかを用いた構造である事が望ましい。
もしくは、導電体１０の第二の領域２１の少なくとも絶縁膜／導電体界面付近は金属もしくは金属シリサイドであり、導電体１０の第一の領域２０の少なくとも絶縁膜／導電体界面付近はｎ型不純物添加シリコンであり、第二の領域の絶縁膜１２は酸化シリコンまたは酸窒化シリコン膜であり、第一の領域の絶縁膜１１は、チャネル領域側から第一、第二、第三の層からなり、前記第一の層及び前記第三の層は酸化シリコン又は酸窒化シリコンであり、前記第二の層は窒化シリコン、酸窒化シリコン、アルミナ、ハフニウムシリケート、酸化ハフニウムシリケート、アルミシリケート、酸化アルミシリケートのいずれかを用いた構造であることが尾望ましい。さらに、これら金属もしくは金属シリサイド１８はニッケルシリサイド、白金シリサイド、ニッケル白金シリサイド、イリジウムシリサイド、白金ゲルマニウム、ニッケルゲルマニウム、白金ゲルマニウム、モリブデン、チタン窒化膜、ルテニウムのいずれかであることが望ましい。
以上の構造を用いることによって、第二の領域２１の実効仕事関数は第一の領域２０の実効仕事関数よりも高くなり、かつ第二の領域２１の実効仕事関数を４．６ｅＶ以上にすることができる。そのため、第二の領域２１のチャネル領域の不純物濃度を下げることができ、移動度の増大が可能となる。結果として、読み出し電流が増大する。また、電極側が金属もしくは金属シリサイドゲートであるため、不純物添加シリコンを使った場合に発生するゲート空乏化成分がない。つまり、ゲート空乏化が無い分電気膜厚を薄膜化できるため、読み出し電流を実施例５よりも増大することができる。
また、導電体１０の第二の領域２１の少なくとも絶縁膜／導電体界面は金属もしくは金属シリサイドであり、導電体１０の第一の領域２０の少なくとも絶縁膜／導電体界面はｎ型不純物添加シリコンであり、前記第二の領域の絶縁膜１２に金属元素が添加されていても良く、具体的には、導電体１０の第二の領域２１の少なくとも絶縁膜／導電体界面においてニッケルシリサイド、白金シリサイド、ニッケル白金シリサイド、イリジウムシリサイド、白金ゲルマニウム、ニッケルゲルマニウム、白金ゲルマニウム、モリブデン、チタン窒化膜、ルテニウムのいずれかであり、第二の領域の絶縁膜１２はＨｆもしくはＡｌを添加された酸化シリコンまたは酸窒化シリコン膜であり、第一の領域の絶縁膜１１は、チャネル領域側から第一、第二の層からなり、前記第一の層は酸化シリコン又は酸窒化シリコンであり、前記第二の層は窒化シリコン、酸窒化シリコンのいずれかを用いた構造であっても同様の効果が得られる。
さらに、第二の領域の絶縁膜１２の誘電率を第一の領域の絶縁膜１１の誘電率よりも大きくすることで、第二の領域の絶縁膜１２の耐圧を第一の領域絶縁膜１１の耐圧以上し、なおかつ、第二の領域の絶縁膜１２の電気的な膜厚を薄膜化できるため、信頼性を劣化させることなく読み出し電流を増大することが可能となる。
この場合は、導電体１０の第二の領域２１が少なくとも絶縁膜／導電体界面においてニッケルシリサイド、白金シリサイド、ニッケル白金シリサイド、イリジウムシリサイド、白金ゲルマニウム、ニッケルゲルマニウム、白金ゲルマニウム、モリブデン、チタン窒化膜、ルテニウムのいずれかであり、第二の領域の絶縁膜１２はＨｆもしくはＡｌを添加された酸化シリコンまたは酸窒化シリコン膜であり、第一の領域の絶縁膜１１は、チャネル領域側から第一、第二、第三の層からなり、前記第一の層及び前記第三の層は酸化シリコン又は酸窒化シリコンであり、前記第二の層は窒化シリコン、酸窒化シリコン、アルミナ、ハフニウムシリケート、酸化ハフニウムシリケート、アルミシリケート、酸化アルミシリケートのいずれかを用いた構造であることが望ましい。もしくは、導電体１０の第二の領域２１が少なくとも絶縁膜／導電体界面においてニッケルシリサイド、白金シリサイド、ニッケル白金シリサイド、イリジウムシリサイド、白金ゲルマニウム、ニッケルゲルマニウム、白金ゲルマニウム、モリブデン、チタン窒化膜、ルテニウムのいずれかであり、第二の領域の絶縁膜１２はＨｆもしくはＡｌを添加された酸化シリコンまたは酸窒化シリコン膜であり、第一の領域の絶縁膜１１は、チャネル領域側から第一、第二の層からなり、前記第一の層は酸化シリコン又は酸窒化シリコンであり、前記第二の層は窒化シリコンもしくは酸窒化シリコンのいずれかを用いた構造であることが望ましい。
もしくは、導電体１０の第二の領域２１が少なくとも絶縁膜／導電体界面においてニッケルシリサイド、白金シリサイド、ニッケル白金シリサイド、イリジウムシリサイド、白金ゲルマニウム、ニッケルゲルマニウム、白金ゲルマニウム、モリブデン、チタン窒化膜、ルテニウムのいずれかであり、第二の領域の絶縁膜１２は、アルミナ、ハフニウムシリケート、酸化ハフニウムシリケート、アルミシリケート、酸化アルミシリケートのいずれかが形成された単層膜か、基板との界面層として酸化シリコン膜又は酸窒化シリコン膜が形成されその上にアルミナ、ハフニウムシリケート、酸化ハフニウムシリケート、アルミシリケート、酸化アルミシリケートのいずれかが形成された２層膜であり、第一の領域の絶縁膜１１は、チャネル領域側から第一、第二の層からなり、前記第一の層は酸化シリコン又は酸窒化シリコンであり、前記第二の層は窒化シリコン、酸窒化シリコン、アルミナ、ハフニウムシリケート、酸化ハフニウムシリケート、アルミシリケート、酸化アルミシリケートのいずれかを用いた構造であるか、導電体１０の第二の領域２１の少なくとも絶縁膜／導電体界面においてニッケルシリサイド、白金シリサイド、ニッケル白金シリサイド、イリジウムシリサイド、白金ゲルマニウム、ニッケルゲルマニウム、白金ゲルマニウム、モリブデン、チタン窒化膜、ルテニウムのいずれかであり、第二の領域の絶縁膜１２は、アルミナ、ハフニウムシリケート、酸化ハフニウムシリケート、アルミシリケート、酸化アルミシリケートのいずれかが形成された単層膜か、基板との界面層として酸化シリコン膜又は酸窒化シリコン膜が形成されその上にアルミナ、ハフニウムシリケート、酸化ハフニウムシリケート、アルミシリケート、酸化アルミシリケートのいずれかが形成された２層膜であり、第一の領域の絶縁膜１１は、チャネル領域側から第一、第二、第三の層からなり、前記第一の層及び前記第三の層は酸化シリコン又は酸窒化シリコンであり、前記第二の層は窒化シリコン、酸窒化シリコン、アルミナ、ハフニウムシリケート、酸化ハフニウムシリケート、アルミシリケート、酸化アルミシリケートのいずれかを用いた構造であることが望ましい。
図１３に前記第二の実施形態の実施例としての第７の実施例を示す。ｐ型半導体基板１上に絶縁膜１１、１２と導電体１０及び絶縁膜１１、１２と導電体１０の界面に形成された金属もしくは金属シリサイド１８、１９からなるゲート積層構造を含み、前記ゲート積層構造は、トラップ層を含む第一の領域２０と、第一の領域とは実行仕事関数が異なり、かつ、トラップ層を含まない第二の領域２１が形成されている。また、ゲート積層構造を挟み込むようにソース・ドレイン領域２とソース・ドレイン領域３が形成されている。本実施例の特徴は導電体１０／第一の領域の絶縁膜１１界面及び導電体１０／第二の領域の絶縁膜１２界面に異なる金属もしくは金属シリサイド１８、１９が挟まれていることである。
具体的には導電体１０の第一の領域２０及び第二の領域２１絶縁膜／導電体界面は、異なる金属もしくは金属シリサイドであり、第二の領域の絶縁膜１２は酸化シリコンまたは酸窒化シリコン膜であり、前記第一の領域の絶縁膜１１は、チャネル領域側から第一、第二の層からなり、前記第一の層は酸化シリコン又は酸窒化シリコンであり、前記第二の層は窒化シリコン、酸窒化シリコンのいずれかを用いた構造であることが望ましい。もしくは、導電体１０の第一の領域２０及び第二の領域２１の少なくとも絶縁膜／導電体界面は、異なる金属もしくは金属シリサイドであり、第二の領域の絶縁膜１２は酸化シリコンまたは酸窒化シリコン膜であり、前記第一の領域の絶縁膜１１は、チャネル領域側から第一、第二、第三の層からなり、前記第一の層及び前記第三の層は酸化シリコン又は酸窒化シリコンであり、前記第二の層は窒化シリコン、酸窒化シリコン、アルミナ、ハフニウムシリケート、酸化ハフニウムシリケート、アルミシリケート、酸化アルミシリケートのいずれかを用いた構造であることが望ましい。
さらに具体的には、導電体１０の第二の領域２１の少なくとも絶縁膜／導電体界面にはニッケルシリサイド、白金シリサイド、ニッケル白金シリサイド、イリジウムシリサイド、白金ゲルマニウム、ニッケルゲルマニウム、白金ゲルマニウム、モリブデン、チタン窒化膜、ルテニウムがあり、導電体１０の第一の領域２０の少なくとも絶縁膜／導電体界面ジルコニウム窒化膜、タンタル、アルミニウム、ジルコニウム、ハフニウムがある構造であることが望ましい。
以上の構造を用いることによって、第二の領域２１の実効仕事関数は第一の領域２０の実効仕事関数よりも高くなり、かつ第二の領域２１の実効仕事関数を４．６ｅＶ以上にし、第一の領域２０の実効仕事関数を４．６ｅＶ未満にすることができる。そのため、第二の領域２１のチャネル領域の不純物濃度を下げることができ、移動度の増大が可能となる。結果として、読み出し電流が増大する。また、第一の領域２１及び第二の領域２０の電極／絶縁膜界面が金属もしくは金属シリサイドゲートであるため、不純物添加シリコンを使った場合に発生するゲート空乏化成分がない。つまり、ゲート空乏化が無い分、第一及び第二の領域の電気膜厚を薄膜化できるため、読み出し電流を実施例５〜６よりも増大することができる。
また、導電体１０の第一の領域２１及び第二の領域２０の少なくとも絶縁膜／導電体界面は、異なる金属もしくは金属シリサイド１９、１８であり、第二の領域の絶縁膜１２に金属元素が添加されていても同様の効果を得ることができる。
具体的には、導電体１０の第二領域２１の少なくとも絶縁膜／導電体界面においてニッケルシリサイド、白金シリサイド、ニッケル白金シリサイド、イリジウムシリサイド、白金ゲルマニウム、ニッケルゲルマニウム、白金ゲルマニウム、モリブデン、チタン窒化膜、ルテニウムのいずれかであり、導電体１０の第一の領域２０少なくとも絶縁膜／導電体界面においてジルコニウム窒化膜、タンタル、アルミニウム、ジルコニウム、ハフニウムのいずれかであり、第二の領域の絶縁膜１２はＨｆもしくはＡｌを添加された酸化シリコンまたは酸窒化シリコン膜であり、第一の領域の絶縁膜１１は、チャネル領域側から第一、第二の層からなり、前記第一の層及び前記第三の層は酸化シリコン又は酸窒化シリコンであり、前記第二の層は窒化シリコン、酸窒化シリコンのいずれかを用いた構造であるか、もしくは、導電体１０の第二領域２１の少なくとも絶縁膜／導電体界面においてニッケルシリサイド、白金シリサイド、ニッケル白金シリサイド、イリジウムシリサイド、白金ゲルマニウム、ニッケルゲルマニウム、白金ゲルマニウム、モリブデン、チタン窒化膜、ルテニウムのいずれかであり、導電体１０の第一の領域２０の少なくとも絶縁膜／導電体界面においてジルコニウム窒化膜、タンタル、アルミニウム、ジルコニウム、ハフニウムのいずれかであり、第二の領域の絶縁膜はＨｆもしくはＡｌを添加された酸化シリコンまたは酸窒化シリコン膜であり、第一の領域の絶縁膜１１は、チャネル領域側から第一、第二、第三の層からなり、前記第一の層及び前記第三の層は酸化シリコン又は酸窒化シリコンであり、前記第二の層は窒化シリコン、酸窒化シリコン、アルミナ、ハフニウムシリケート、酸化ハフニウムシリケート、アルミシリケート、酸化アルミシリケートのいずれかであれば同様の効果を得ることができる。
さらに、第二の領域の絶縁膜１２の誘電率を第一の領域の絶縁膜１１の誘電率よりも大きくすることで、第二の領域の絶縁膜の耐圧を第一の領域の絶縁膜の耐圧以上にし、なおかつ、第二の領域の絶縁膜１２の電気的な膜厚を薄膜化できるため、信頼性を劣化させることなく読み出し電流を増大することが可能となる。つまり、チャネル不純物濃度の低減、ギャップレス化、絶縁膜の高誘電率化、ゲート空乏層の除外によって実施の形態１及び２及び実施例１から７の中で最も高い読み出し電流を信頼性を失うことなく得ることができる。
この場合、導電体１０の第二の領域２１領域は少なくとも絶縁膜／導電体界面においてニッケルシリサイド、白金シリサイド、ニッケル白金シリサイド、イリジウムシリサイド、白金ゲルマニウム、ニッケルゲルマニウム、白金ゲルマニウム、モリブデン、チタン窒化膜、ルテニウムであり、導電体１０の第一の領域２０は少なくとも絶縁膜／導電体界面においてジルコニウム窒化膜、タンタル、アルミニウム、ジルコニウム、ハフニウムであり、第二の領域の絶縁膜１２は、アルミナ、ハフニウムシリケート、酸化ハフニウムシリケート、アルミシリケート、酸化アルミシリケートが形成された単層膜か、基板との界面層として酸化シリコン膜及び酸窒化シリコン膜が形成され、その上にアルミナ、ハフニウムシリケート、酸化ハフニウムシリケート、アルミシリケート、酸化アルミシリケートが形成された２層構造であり、前記第一の領域の絶縁膜１１は、チャネル領域側から第一、第二の層からなり、前記第一の層は酸化シリコン又は酸窒化シリコンであり、前記第二の層は窒化シリコンもしくは酸窒化シリコンのいずれかを用いた構造であることが望ましい。もしくは、導電体１０の第二の領域２１は少なくとも絶縁膜／導電体界面においてニッケルシリサイド、白金シリサイド、ニッケル白金シリサイド、イリジウムシリサイド、白金ゲルマニウム、ニッケルゲルマニウム、白金ゲルマニウム、モリブデン、チタン窒化膜、ルテニウムであり、導電体１０の第一の領域２０は少なくとも絶縁膜／導電体界面においてジルコニウム窒化膜、タンタル、アルミニウム、ジルコニウム、ハフニウムであり、第二の領域の絶縁膜１２は、アルミナ、ハフニウムシリケート、酸化ハフニウムシリケート、アルミシリケート、酸化アルミシリケートが形成された単層膜か、基板との界面層として酸化シリコン膜及び酸窒化シリコン膜が形成され、その上にアルミナ、ハフニウムシリケート、酸化ハフニウムシリケート、アルミシリケート、酸化アルミシリケートが形成された２層構造であり、前記第一の領域の絶縁膜１１は、チャネル領域側から第一、第二、第三の層からなり、前記第一の層及び前記第三の層は酸化シリコン又は酸窒化シリコンであり、前記第二の層は窒化シリコン、酸窒化シリコン、アルミナ、ハフニウムシリケート、酸化ハフニウムシリケート、アルミシリケート、酸化アルミシリケートのいずれかを用いた構造であることが望ましい。
本発明は、半導体装置及びその製造技術に関し、特に、書き換え可能な不揮発性半導体記憶装置に適用して有効な技術に関するものであれば、あらゆるものに適用することが可能であり、その利用の可能性において何ら限定するものではない。
幾つかの好適な実施の形態及び実施例に関連付けして本発明を説明したが、これら実施の形態及び実施例は単に実例を挙げて発明を説明するためのものであって、限定することを意味するものではないことが理解できる。本明細書を読んだ後であれば、当業者にとって等価な構成要素や技術による数多くの変更および置換が容易であることが明白であるが、このような変更および置換は、添付の請求項の真の範囲及び精神に該当するものであることは明白である。
Claims (69)
- 第一導電型の半導体基板上に形成された第一のチャネル領域と電荷蓄積層を含む第一の絶縁膜と第一の導電体から成る第一のゲート積層構造と、第一のゲート積層構造に隣接して形成された第二のチャネル領域と電荷蓄積層を含まない第二の絶縁膜と第二の導電体から成る第二のゲート積層構造を少なくとも含み、前記第二のゲート積層構造の実効仕事関数が前記第一のゲート積層構造の実効仕事関数に比べて高く、さらに前記第二のゲート積層構造の耐圧が第一の積層構造の耐圧以上であることを特徴とする半導体装置。
- 前記第二のゲート積層構造の実効仕事関数が４．２ｅＶ以上であることを特徴とする請求項１に記載の半導体装置。
- 前記第二のゲート積層構造の実効仕事関数が４．６ｅＶ以上であることを特徴とする請求項１に記載の半導体装置。
- 前記第二の絶縁膜の物理膜厚が前記第一の絶縁膜の物理膜厚以上であることを特徴とする請求項１から３のいずれかに記載の半導体装置。
- 請求項１から４のいずれかに記載の半導体装置であって、前記第二の導電体の少なくとも導電体／第二の絶縁膜界面はｐ型不純物添加シリコンであり、前記第一の導電体の少なくとも導電体／第一の絶縁膜界面はｎ型不純物添加シリコンであり、前記第二の絶縁膜は酸化シリコンまたは酸窒化シリコン膜であり、前記第一の絶縁膜は、チャネル領域側から第一、第二の層からなり、前記第一の層は酸化シリコン又は酸窒化シリコンであり、前記第二の層は窒化シリコン、酸窒化シリコンのいずれかであることを特徴とする半導体装置。
- 請求項１から４のいずれかに記載の半導体装置であって、前記第二の導電体の少なくとも導電体／第二の絶縁膜界面はｐ型不純物添加シリコンであり、前記第一の導電体の少なくとも導電体／第一の絶縁膜界面はｎ型不純物添加シリコンであり、前記第二の絶縁膜は酸化シリコンまたは酸窒化シリコン膜であり、前記第一の絶縁膜は、チャネル領域側から第一、第二、第三の層からなり、前記第一の層及び前記第三の層は酸化シリコン又は酸窒化シリコンであり、前記第二の層は窒化シリコン、酸窒化シリコン、アルミナ、ハフニウムシリケート、酸化ハフニウムシリケート、アルミシリケート、酸化アルミシリケートのいずれかであることを特徴とする半導体装置。
- 請求項１から４のいずれかに記載の半導体装置であって、前記第一の導電体及び第二の導電体の少なくとも導電体／絶縁膜界面はｎ型不純物添加シリコンであり、前記第二の絶縁膜に金属元素が添加されていることを特徴とする半導体装置。
- 前記第二の絶縁膜はＨｆもしくはＡｌを添加された酸化シリコンまたは酸窒化シリコン膜であり、前記第一の絶縁膜は、チャネル領域側から第一、第二の層からなり、前記第一の層は酸化シリコン又は酸窒化シリコンであり、前記第二の層は窒化シリコン、酸窒化シリコンのいずれかであることを特徴とする請求項７に記載の半導体装置。
- 前記第二の絶縁膜はＨｆもしくはＡｌを添加された酸化シリコンまたは酸窒化シリコン膜でおり、前記第一の絶縁膜は、チャネル領域側から第一、第二、第三の層からなり、前記第一の層及び前記第三の層は酸化シリコン又は酸窒化シリコンであり、前記第二の層は窒化シリコン、酸窒化シリコン、アルミナ、ハフニウムシリケート、酸化ハフニウムシリケート、アルミシリケート、酸化アルミシリケートのいずれかであることを特徴とする請求項７に記載の半導体装置。
- 請求項１から４のいずれかに記載の半導体装置であって、前記第一の導電体及び前記第二の導電体の少なくとも電極／絶縁膜界はｎ型不純物添加シリコンであり、前記第二の絶縁膜の耐圧が前記第一の絶縁膜の耐圧以上であることを特徴とする半導体装置。
- 請求項１から４のいずれかに記載の半導体装置であって、前記第一の導電体及び前記第二の導電体の少なくとも電極／絶縁膜界はｎ型不純物添加シリコンであり、前記第二の絶縁膜の誘電率が前記第一の絶縁膜の誘電率よりも高いことを特徴とする半導体装置。
- 前記第二の絶縁膜は、アルミナ、ハフニウムシリケート、酸化ハフニウムシリケート、アルミシリケート、酸化アルミシリケートにより形成された単層膜か、下地として酸化シリコン膜又は酸窒化シリコン膜が形成され、その上にアルミナ、ハフニウムシリケート、酸化ハフニウムシリケート、アルミシリケート、酸化アルミシリケートのいずれかが形成された２層構造であり、前記第一の絶縁膜は、チャネル領域側から第一、第二の層からなり、前記第一の層は酸化シリコン又は酸窒化シリコンであり、前記第二の層は窒化シリコン、酸窒化シリコンのいずれかであることを特徴とする請求項１０または１１に記載の半導体装置。
- 前記第二の絶縁膜は、アルミナ、ハフニウムシリケート、酸化ハフニウムシリケート、アルミシリケート、酸化アルミシリケートにより形成された単層膜か、下地として酸化シリコン膜又は酸窒化シリコン膜が形成され、その上にアルミナ、ハフニウムシリケート、酸化ハフニウムシリケート、アルミシリケート、酸化アルミシリケートのいずれかが形成された２層構造であり、前記第一の絶縁膜は、チャネル領域側から第一、第二、第三の層からなり、前記第一の層及び前記第三の層は酸化シリコン又は酸窒化シリコンであり、前記第二の層は窒化シリコン、酸窒化シリコン、アルミナ、ハフニウムシリケート、酸化ハフニウムシリケート、アルミシリケート、酸化アルミシリケートのいずれかであることを特徴とする請求項１０または１１に記載の半導体装置。
- 請求項１から４のいずれかに記載の半導体装置であって、前記第二の導電体の少なくとも導電体／第二の絶縁膜界面は金属もしくは金属シリサイドであり、前記第一の導電体の少なくとも導電体／第一の絶縁膜界面はｎ型不純物添加シリコンであり、前記第二の絶縁膜は酸化シリコンまたは酸窒化シリコン膜であり、前記第一の絶縁膜は、チャネル領域側から第一、第二の層からなり、前記第一の層は酸化シリコン又は酸窒化シリコンであり、前記第二の層は窒化シリコン、酸窒化シリコンのいずれかであることを特徴とする半導体装置。
- 請求項１から４のいずれかに記載の半導体装置であって、前記第二の導電体の少なくとも導電体／第二の絶縁膜界面は金属もしくは金属シリサイドであり、前記第一の導電体の少なくとも導電体／第一の絶縁膜界面はｎ型不純物添加シリコンであり、前記第二の絶縁膜は酸化シリコンまたは酸窒化シリコン膜であり、前記第一の絶縁膜は、チャネル領域側から第一、第二、第三の層からなり、前記第一の層及び前記第三の層は酸化シリコン又は酸窒化シリコンであり、前記第二の層は窒化シリコン、酸窒化シリコン、アルミナ、ハフニウムシリケート、酸化ハフニウムシリケート、アルミシリケート、酸化アルミシリケートのいずれかであることを特徴とする半導体装置。
- 前記第二の導電体が少なくとも導電体／第二の絶縁膜界面においてニッケルシリサイド、白金シリサイド、ニッケル白金シリサイド、イリジウムシリサイド、白金ゲルマニウム、ニッケルゲルマニウム、白金ゲルマニウム、モリブデン、チタン窒化膜、ルテニウムのいずれかであることを特徴とする請求項１から４に記載の半導体装置。
- 請求項１から４のいずれかに記載の半導体装置であって、前記第二の導電体の少なくとも第二の絶縁膜／導電体界面は金属もしくは金属シリサイドであり、前記第一の導電体の少なくとも第一の絶縁膜／導電体界面はｎ型不純物添加シリコンであり、第二の絶縁膜に金属元素が添加されていることを特徴とする半導体装置。
- 前記第二の導電体が少なくとも第二の絶縁膜／導電体界面においてニッケルシリサイド、白金シリサイド、ニッケル白金シリサイド、イリジウムシリサイド、白金ゲルマニウム、ニッケルゲルマニウム、白金ゲルマニウム、モリブデン、チタン窒化膜、ルテニウムのいずれかであり、第二の絶縁膜はＨｆもしくはＡｌを添加された酸化シリコンまたは酸窒化シリコン膜であり、前記第一の絶縁膜は、チャネル領域側から第一、第二の層からなり、前記第一の層は酸化シリコン又は酸窒化シリコンであり、前記第二の層は窒化シリコン、酸窒化シリコンのいずれかであることを特徴とする請求項１７に記載の半導体装置。
- 前記第二の導電体が少なくとも第二の絶縁膜／導電体界面においてニッケルシリサイド、白金シリサイド、ニッケル白金シリサイド、イリジウムシリサイド、白金ゲルマニウム、ニッケルゲルマニウム、白金ゲルマニウム、モリブデン、チタン窒化膜、ルテニウムのいずれかであり、第二の絶縁膜はＨｆもしくはＡｌを添加された酸化シリコンまたは酸窒化シリコン膜であり、前記第一の絶縁膜は、チャネル領域側から第一、第二、第三の層からなり、前記第一の層及び前記第三の層は酸化シリコン又は酸窒化シリコンであり、前記第二の層は窒化シリコン、酸窒化シリコン、アルミナ、ハフニウムシリケート、酸化ハフニウムシリケート、アルミシリケート、酸化アルミシリケートのいずれかであることを特徴とする請求項１７に記載の半導体装置。
- 請求項１から４のいずれかに記載の半導体装置であって、前記第二の導電体の少なくとも絶縁膜／導電体界面は金属もしくは金属シリサイドであり、前記第一の導電体の少なくとも絶縁膜／導電体界面はｎ型不純物添加シリコンであり、前記第二の絶縁膜の耐圧が前記第一の絶縁膜の耐圧以上であることを特徴とする半導体装置。
- 請求項１から４のいずれかに記載の半導体装置であって、前記第二の導電体の少なくとも第二の絶縁膜／導電体界面は金属もしくは金属シリサイドであり、前記第一の導電体の少なくとも第一の絶縁膜／導電体界面はｎ型不純物添加シリコンであり、前記第二の絶縁膜の誘電率が、前記第一の絶縁膜の誘電率よりも高いことを特徴とする半導体装置。
- 前記第二の導電体が少なくとも第二の絶縁膜／導電体界面においてニッケルシリサイド、白金シリサイド、ニッケル白金シリサイド、イリジウムシリサイド、白金ゲルマニウム、ニッケルゲルマニウム、白金ゲルマニウム、モリブデン、チタン窒化膜、ルテニウムのいずれかであり、前記第二の絶縁膜は、アルミナ、ハフニウムシリケート、酸化ハフニウムシリケート、アルミシリケート、酸化アルミシリケートのいずれか単層か、基板との界面層として酸化シリコン膜又は酸窒化シリコン膜を含む２層構造であり、前記第一の絶縁膜は、チャネル領域側から第一、第二の層からなり、前記第一の層は酸化シリコン又は酸窒化シリコンであり、前記第二の層は窒化シリコン又は酸窒化シリコンのいずれかであることを特徴とする請求項２０または２１に記載の半導体装置。
- 前記第二の導電体が少なくとも第二の絶縁膜／導電体界面においてニッケルシリサイド、白金シリサイド、ニッケル白金シリサイド、イリジウムシリサイド、白金ゲルマニウム、ニッケルゲルマニウム、白金ゲルマニウム、モリブデン、チタン窒化膜、ルテニウムのいずれかであり、前記第二の絶縁膜は、アルミナ、ハフニウムシリケート、酸化ハフニウムシリケート、アルミシリケート、酸化アルミシリケートのいずれか単層か、基板との界面層として酸化シリコン膜又は酸窒化シリコン膜を含む２層構造であり、前記第一の絶縁膜は、チャネル領域側から第一、第二、第三の層からなり、前記第一の層及び前記第三の層は酸化シリコン又は酸窒化シリコンであり、前記第二の層は窒化シリコン、酸窒化シリコン、アルミナ、ハフニウムシリケート、酸化ハフニウムシリケート、アルミシリケート、酸化アルミシリケートのいずれかであることを特徴とする請求項２０または２１に記載の半導体装置。
- 請求項１から４のいずれかに記載の半導体装置であって、前記第一及び第二のゲート積層構造の導電体の少なくとも絶縁膜／導電体界面は、異なる金属もしくは金属シリサイドであり、前記第二の絶縁膜は酸化シリコンまたは酸窒化シリコン膜であり、前記第一の絶縁膜は、チャネル領域側から第一、第二の層からなり、前記第一の層及び前記第三の層は酸化シリコン又は酸窒化シリコンであり、前記第二の層は窒化シリコン、酸窒化シリコンのいずれかであることを特徴とする半導体装置。
- 請求項１から４のいずれかに記載の半導体装置であって、前記第一及び第二のゲート積層構造の導電体の少なくとも絶縁膜／導電体界面は、異なる金属もしくは金属シリサイドであり、前記第二の絶縁膜は酸化シリコンまたは酸窒化シリコン膜であり、前記第一の絶縁膜は、チャネル領域側から第一、第二、第三の層、又は第一、第二の層からなり、前記第一の層及び前記第三の層は酸化シリコン又は酸窒化シリコンであり、前記第二の層は窒化シリコン、酸窒化シリコン、アルミナ、ハフニウムシリケート、酸化ハフニウムシリケート、アルミシリケート、酸化アルミシリケートのいずれかであることを特徴とする半導体装置。
- 前記第二の導電体は少なくとも第二の絶縁膜／導電体界面においてニッケルシリサイド、白金シリサイド、ニッケル白金シリサイド、イリジウムシリサイド、白金ゲルマニウム、ニッケルゲルマニウム、白金ゲルマニウム、モリブデン、チタン窒化膜、ルテニウムのいずれかであり、第一の導電体は少なくとも第二の絶縁膜／導電体界面においてジルコニウム窒化膜、タンタル、アルミニウム、ジルコニウム、ハフニウムのいずれかであることを特徴とする請求項２４または２５に記載の半導体装置。
- 請求項１から４のいずれかに記載の半導体装置であって、前記第一及び第二のゲート積層構造の導電体の少なくとも絶縁膜／導電体界面は、異なる金属もしくは金属シリサイドであり、第二の絶縁膜に金属元素が添加されていることを特徴とする半導体装置。
- 前記第二の導電体は少なくとも第二の絶縁膜／導電体界面においてニッケルシリサイド、白金シリサイド、ニッケル白金シリサイド、イリジウムシリサイド、白金ゲルマニウム、ニッケルゲルマニウム、白金ゲルマニウム、モリブデン、チタン窒化膜、ルテニウムのいずれかであり、第一の導電体は少なくとも第一の絶縁膜／導電体界面においてジルコニウム窒化膜、タンタル、アルミニウム、ジルコニウム、ハフニウムのいずれかであり、第二の絶縁膜はＨｆもしくはＡｌを添加された酸化シリコンまたは酸窒化シリコン膜であり、前記第一の絶縁膜は、チャネル領域側から第一、第二の層からなり、前記第一の層は酸化シリコン又は酸窒化シリコンであり、前記第二の層は窒化シリコン、酸窒化シリコンのいずれかであることを特徴とする請求項２７に記載の半導体装置。
- 前記第二の導電体は少なくとも第二の絶縁膜／導電体界面においてニッケルシリサイド、白金シリサイド、ニッケル白金シリサイド、イリジウムシリサイド、白金ゲルマニウム、ニッケルゲルマニウム、白金ゲルマニウム、モリブデン、チタン窒化膜、ルテニウムのいずれかであり、第一の導電体は少なくとも第一の絶縁膜／導電体界面においてジルコニウム窒化膜、タンタル、アルミニウム、ジルコニウム、ハフニウムのいずれかであり、第二の絶縁膜はＨｆもしくはＡｌを添加された酸化シリコンまたは酸窒化シリコン膜であり、前記第一の絶縁膜は、チャネル領域側から第一、第二、第三の層からなり、前記第一の層及び前記第三の層は酸化シリコン又は酸窒化シリコンであり、前記第二の層は窒化シリコン、酸窒化シリコン、アルミナ、ハフニウムシリケート、酸化ハフニウムシリケート、アルミシリケート、酸化アルミシリケートのいずれかであることを特徴とする請求項２７に記載の半導体装置。
- 請求項１から４に記載の半導体装置であって、第一及び第二のゲート積層構造の導電体の少なくとも絶縁膜／導電体界面は、異なる金属もしくは金属シリサイドであり、第二の絶縁膜の耐圧が第一の絶縁膜の耐圧以上であることを特徴とする半導体装置。
- 請求項１から４に記載の半導体装置であって、第一及び第二のゲート積層構造の導電体の少なくとも絶縁膜／導電体界面は、異なる金属もしくは金属シリサイドであり、第二のゲート積層構造の絶縁膜の誘電率が、第一のゲート積層構造の絶縁膜の誘電率よりも高いことを特徴とする半導体装置。
- 前記第二の導電体は少なくとも絶縁膜／導電体界面においてニッケルシリサイド、白金シリサイド、ニッケル白金シリサイド、イリジウムシリサイド、白金ゲルマニウム、ニッケルゲルマニウム、白金ゲルマニウム、モリブデン、チタン窒化膜、ルテニウムであり、第一の導電体は少なくとも絶縁膜／導電体界面においてジルコニウム窒化膜、夕ンクル、アルミニウム、ジルコニウム、ハフニウムであり、前記第二の絶縁膜は、アルミナ、ハフニウムシリケート、酸化ハフニウムシリケート、アルミシリケート、酸化アルミシリケート単層か、基板との界面層として酸化シリコン膜及び酸窒化シリコン膜を含む２層構造であり、前記第一の絶縁膜は、チャネル領域側から第一、第二、第三の層からなり、前記第一の層及び前記第三の層は酸化シリコン又は酸窒化シリコンであり、前記第二の層は窒化シリコン、酸窒化シリコン、アルミナ、ハフニウムシリケート、酸化ハフニウムシリケート、アルミシリケート、酸化アルミシリケートのいずれかであることを特徴とする請求項３０または３１に記載の半導体装置。
- 請求項１から３２に記載の半導体装置であって、前記第一のゲート積層構造と第二のゲート積層構造が接続されていることを特徴とする半導体装置。
- 第一導電型の半導体基板上に形成された絶縁膜と導電体からなるゲート積層構造を含み、前記ゲート積層構造は、トラップ層を含む第一の領域と、第一の領域とは実行仕事関数が異なり、かつ、トラップ層を含まない第二の領域から成り、第一の領域に比べ第二の領域の実行仕事関数が高く、さらに前記第二の領域の耐圧が第一の領域の耐圧以上であることを特徴とする半導体装置。
- 前記第二の領域実効仕事関数が４．２ｅＶ以上であることを特徴とする請求項３４に記載の半導体装置。
- 前記第二の領域の実効仕事関数が４．６ｅＶ以上であることを特徴とする請求項３５に記載の半導体装置。
- 前記第二の領域の絶縁膜の物理膜厚が前記第一の領域の絶縁膜の物理膜厚以上であることを特徴とする請求項３４から３６のいずれかに記載の半導体装置。
- 請求項３４から３７のいずれかに記載の半導体装置であって、前記導電体の導電体／絶縁膜界面付近はｎ型不純物添加シリコンであり、第二の領域の絶縁膜には金属元素が添加されていることを特徴とする半導体装置。
- 請求項３８に記載の半導体装置であって、前記絶縁膜の第二の領域はＨｆもしくはＡｌが添加された酸化シリコンまたは酸窒化シリコン膜であり、前記絶縁膜の第一の領域は、チャネル領域側から第一、第二の層からなり、前記第一の層は酸化シリコン又は酸窒化シリコンであり、前記第二の層は窒化シリコン、酸窒化シリコンのいずれかであることを特徴とする半導体装置。
- 請求項３８に記載の半導体装置であって、前記絶縁膜の第一の領域はＨｆもしくはＡｌを添加された酸化シリコンまたは酸窒化シリコン膜であり、前記絶縁膜の第二の領域は、チャネル領域側から第一、第二、第三の層からなり、前記第一の層及び前記第三の層は酸化シリコン又は酸窒化シリコンであり、前記第二の層は窒化シリコン、酸窒化シリコン、アルミナ、ハフニウムシリケート、酸化ハフニウムシリケート、アルミシリケート、酸化アルミシリケートのいずれかであることを特徴とする半導体装置。
- 請求項３４から３７のいずれかに記載の半導体装置であって、前記導電体の導電体／絶縁膜界面付近はｎ型不純物添加シリコンであり、前記ゲート積層構造の第二の領域の絶縁膜の耐圧が第一の領域の絶縁膜の耐圧以上であることを特徴とする半導体装置。
- 請求項３４から３７のいずれかに記載の半導体装置であって、前記導電体の導電体／絶縁膜界面付近はｎ型不純物添加シリコンであり、前記ゲート積層構造の第二の領域の絶縁膜の誘電率が、第一の領域の絶縁膜の誘電率よりも高いことを特徴とする半導体装置。
- 前記第二の領域の絶縁膜は、アルミナ、ハフニウムシリケート、酸化ハフニウムシリケート、アルミシリケート、酸化アルミシリケートのいずれかにより形成された単層膜か、基板として酸化シリコン膜又は酸窒化シリコン膜が形成され、その上にアルミナ、ハフニウムシリケート、酸化ハフニウムシリケート、アルミシリケート、酸化アルミシリケートのいずれかが形成された２層構造であり、前記第一の領域の絶縁膜は、チャネル領域側から第一、第二、第三の層からなり、前記第一の層及び前記第三の層は酸化シリコン又は酸窒化シリコンであり、前記第二の層は窒化シリコン、酸窒化シリコン、アルミナ、ハフニウムシリケート、酸化ハフニウムシリケート、アルミシリケート、酸化アルミシリケートのいずれかであることを特徴とする請求項４１または４２に記載の半導体装置。
- 請求項３４から３７のいずれかに記載の半導体装置であって、前記ゲート積層構造の第二の領域の導電体の少なくとも絶縁膜／導電体界面付近は金属もしくは金属シリサイドであり、第一の領域の導電体の少なくとも絶縁膜／導電体界面付近はｎ型不純物添加シリコンであり、第二の領域の絶縁膜は酸化シリコンまたは酸窒化シリコン膜であり、第一の領域の絶縁膜は、チャネル領域側から第一、第二の層からなり、前記第一の層は酸化シリコン又は酸窒化シリコンであり、前記第二の層は窒化シリコン、酸窒化シリコンのいずれかであることを特徴とする半導体装置。
- 請求項３４から３７のいずれかに記載の半導体装置であって、前記ゲート積層構造の第二の領域の導電体の少なくとも絶縁膜／導電体界面付近は金属もしくは金属シリサイドであり、第一の領域の導電体の少なくとも絶縁膜／導電体界面付近はｎ型不純物添加シリコンであり、第二の領域の絶縁膜は酸化シリコンまたは酸窒化シリコン膜であり、第一の領域の絶縁膜は、チャネル領域側から第一、第二、第三の層からなり、前記第一の層及び前記第三の層は酸化シリコン又は酸窒化シリコンであり、前記第二の層は窒化シリコン、酸窒化シリコン、アルミナ、ハフニウムシリケート、酸化ハフニウムシリケート、アルミシリケート、酸化アルミシリケートのいずれかであることを特徴とする半導体装置。
- 前記ゲート積層構造の第二の領域の導電体が少なくとも絶縁膜／導電体界面においてニッケルシリサイド、白金シリサイド、ニッケル白金シリサイド、イリジウムシリサイド、白金ゲルマニウム、ニッケルゲルマニウム、白金ゲルマニウム、モリブデン、チタン窒化膜、ルテニウムのいずれかであることを特徴とする請求項４４または４５に記載の半導体装置。
- 請求項３４から３７のいずれかに記載の半導体装置であって、前記ゲート積層構造の第二の領域の導電体の少なくとも絶縁膜／導電体界面は金属もしくは金属シリサイドであり、第一の領域の導電体の少なくとも絶縁膜／導電体界面はｎ型不純物添加シリコンであり、前記第二の領域の絶縁膜に金属元素が添加されていることを特徴とする半導体装置。
- 前記ゲート積層構造の第二の領域の導電体が少なくとも絶縁膜／導電体界面においてニッケルシリサイド、白金シリサイド、ニッケル白金シリサイド、イリジウムシリサイド、白金ゲルマニウム、ニッケルゲルマニウム、白金ゲルマニウム、モリブデン、チタン窒化膜、ルテニウムのいずれかであり、第二の領域の絶縁膜はＨｆもしくはＡｌを添加された酸化シリコンまたは酸窒化シリコン膜であり、第一の領域の絶縁膜は、チャネル領域側から第一、第二の層からなり、前記第一の層は酸化シリコン又は酸窒化シリコンであり、前記第二の層は窒化シリコン、酸窒化シリコンのいずれかであることを特徴とする請求項４７に記載の半導体装置。
- 前記ゲート積層構造の第二の領域の導電体が少なくとも絶縁膜／導電体界面においてニッケルシリサイド、白金シリサイド、ニッケル白金シリサイド、イリジウムシリサイド、白金ゲルマニウム、ニッケルゲルマニウム、白金ゲルマニウム、モリブデン、チタン窒化膜、ルテニウムのいずれかであり、第二の領域の絶縁膜はＨｆもしくはＡｌを添加された酸化シリコンまたは酸窒化シリコン膜であり、第一の領域の絶縁膜は、チャネル領域側から第一、第二、第三の層からなり、前記第一の層及び前記第三の層は酸化シリコン又は酸窒化シリコンであり、前記第二の層は窒化シリコン、酸窒化シリコン、アルミナ、ハフニウムシリケート、酸化ハフニウムシリケート、アルミシリケート、酸化アルミシリケートのいずれかであることを特徴とする請求項４７に記載の半導体装置。
- 請求項３４から３７のいずれかに記載の半導体装置であって、前記ゲート積層構造の第二の領域の導電体の少なくとも絶縁膜／導電体界面は金属もしくは金属シリサイドであり、第一の領域の導電体の少なくとも絶縁膜／導電体界面はｎ型不純物添加シリコンであり、第二の領域の絶縁膜の耐圧が第一の領域の絶縁膜の耐圧以上であることを特徴とする半導体装置。
- 請求項３４から３７のいずれかに記載の半導体装置であって、前記ゲート積層構造の第二の領域の導電体の少なくとも絶縁膜／導電体界面は金属もしくは金属シリサイドであり、第一の領域の導電体の少なくとも絶縁膜／導電体界面はｎ型不純物添加シリコンであり、第二の領域の絶縁膜の誘電率が、第一の領域の絶縁膜の誘電率よりも高いことを特徴とする半導体装置。
- 前記ゲート積層構造の第二の領域の導電体が少なくとも絶縁膜／導電体界面においてニッケルシリサイド、白金シリサイド、ニッケル白金シリサイド、イリジウムシリサイド、白金ゲルマニウム、ニッケルゲルマニウム、白金ゲルマニウム、モリブデン、チタン窒化膜、ルテニウムのいずれかであり、第二の領域の絶縁膜は、アルミナ、ハフニウムシリケート、酸化ハフニウムシリケート、アルミシリケート、酸化アルミシリケートのいずれかにより形成された単層膜か、基板との界面層として酸化シリコン膜又は酸窒化シリコン膜が形成されその上にアルミナ、ハフニウムシリケート、酸化ハフニウムシリケート、アルミシリケート、酸化アルミシリケートのいずれかが形成された２層膜であり、第一の領域の絶縁膜は、チャネル領域側から第一、第二の層からなり、前記第一の層は酸化シリコン又は酸窒化シリコンであり、前記第二の層は窒化シリコン、酸窒化シリコン、アルミナ、ハフニウムシリケート、酸化ハフニウムシリケート、アルミシリケート、酸化アルミシリケートのいずれかであることを特徴とする請求項５０または５１に記載の半導体装置。
- 前記ゲート積層構造の第二の領域の導電体が少なくとも絶縁膜／導電体界面においてニッケルシリサイド、白金シリサイド、ニッケル白金シリサイド、イリジウムシリサイド、白金ゲルマニウム、ニッケルゲルマニウム、白金ゲルマニウム、モリブデン、チタン窒化膜、ルテニウムのいずれかであり、第二の領域の絶縁膜は、アルミナ、ハフニウムシリケート、酸化ハフニウムシリケート、アルミシリケート、酸化アルミシリケートのいずれかにより形成された単層膜か、基板との界面層として酸化シリコン膜又は酸窒化シリコン膜が形成されその上にアルミナ、ハフニウムシリケート、酸化ハフニウムシリケート、アルミシリケート、酸化アルミシリケートのいずれかが形成された２層膜であり、第一の領域の絶縁膜は、チャネル領域側から第一、第二、第三の層からなり、前記第一の層及び前記第三の層は酸化シリコン又は酸窒化シリコンであり、前記第二の層は窒化シリコン、酸窒化シリコン、アルミナ、ハフニウムシリケート、酸化ハフニウムシリケート、アルミシリケート、酸化アルミシリケートのいずれかであることを特徴とする請求項５０または５１に記載の半導体装置。
- 請求項３４から３７のいずれかに記載の半導体装置であって、前記ゲート積層膜の第一の領域の導電体及び第二の領域の導電体の少なくとも絶縁膜／導電体界面は、異なる金属もしくは金属シリサイドであり、第二の領域の絶縁膜は酸化シリコンまたは酸窒化シリコン膜であり、前記第一の領域の絶縁膜は、チャネル領域側から第一、第二の層からなり、前記第一の層は酸化シリコン又は酸窒化シリコンであり、前記第二の層は窒化シリコン、酸窒化シリコンのいずれかであることを特徴とする半導体装置。
- 請求項３４から３７のいずれかに記載の半導体装置であって、前記ゲート積層膜の第一の領域の導電体及び第二の領域の導電体の少なくとも絶縁膜／導電体界面は、異なる金属もしくは金属シリサイドであり、第二の領域の絶縁膜は酸化シリコンまたは酸窒化シリコン膜であり、前記第一の領域の絶縁膜は、チャネル領域側から第一、第二、第三の層からなり、前記第一の層及び前記第三の層は酸化シリコン又は酸窒化シリコンであり、前記第二の層は窒化シリコン、酸窒化シリコン、アルミナ、ハフニウムシリケート、酸化ハフニウムシリケート、アルミシリケート、酸化アルミシリケートのいずれかであることを特徴とする半導体装置。
- 前記ゲート積層構造の第二の領域の導電体は少なくとも絶縁膜／導電体界面においてニッケルシリサイド、白金シリサイド、ニッケル白金シリサイド、イリジウムシリサイド、白金ゲルマニウム、ニッケルゲルマニウム、白金ゲルマニウム、モリブデン、チタン窒化膜、ルテニウムのいずれかであり、第一の領域の導電体は少なくとも絶縁膜／導電体界面においてジルコニウム窒化膜、タンタル、アルミニウム、ジルコニウム、ハフニウムのいずれかであることを特徴とする請求項５４または５５に記載の半導体装置。
- 請求項３４から３７のいずれかに記載の半導体装置であり、前記ゲート積層構造の第一領域の導電体及び第二の領域の導電体の少なくとも絶縁膜／導電体界面は、異なる金属もしくは金属シリサイドであり、第二の領域の絶縁膜に金属元素が添加されていることを特徴とする半導体装置。
- 前記第二領域の導電体は少なくとも絶縁膜／導電体界面においてニッケルシリサイド、白金シリサイド、ニッケル白金シリサイド、イリジウムシリサイド、白金ゲルマニウム、ニッケルゲルマニウム、白金ゲルマニウム、モリブデン、チタン窒化膜、ルテニウムのいずれかであり、第一の領域の導電体は少なくとも絶縁膜／導電体界面においてジルコニウム窒化膜、タンタル、アルミニウム、ジルコニウム、ハフニウムのいずれかであり、第二の領域の絶縁膜はＨｆもしくはＡｌを添加された酸化シリコンまたは酸窒化シリコン膜であり、第一の領域の絶縁膜は、チャネル領域側から第一、第二の層からなり、前記第一の層は酸化シリコン又は酸窒化シリコンであり、前記第二の層は窒化シリコン、酸窒化シリコンのいずれかであることを特徴とする請求項５７に記載の半導体装置。
- 前記第二領域の導電体は少なくとも絶縁膜／導電体界面においてニッケルシリサイド、白金シリサイド、ニッケル白金シリサイド、イリジウムシリサイド、白金ゲルマニウム、ニッケルゲルマニウム、白金ゲルマニウム、モリブデン、チタン窒化膜、ルテニウムのいずれかであり、第一の領域の導電体は少なくとも絶縁膜／導電体界面においてジルコニウム窒化膜、タンタル、アルミニウム、ジルコニウム、ハフニウムのいずれかであり、第二の領域の絶縁膜はＨｆもしくはＡｌを添加された酸化シリコンまたは酸窒化シリコン膜であり、第一の領域の絶縁膜は、チャネル領域側から第一、第二、第三の層からなり、前記第一の層及び前記第三の層は酸化シリコン又は酸窒化シリコンであり、前記第二の層は窒化シリコン、酸窒化シリコン、アルミナ、ハフニウムシリケート、酸化ハフニウムシリケート、アルミシリケート、酸化アルミシリケートのいずれかであることを特徴とする請求項５７に記載の半導体装置。
- 請求項３４から３７のいずれかに記載の半導体装置であって、前記ゲート積層構造の第一領域の導電体及び第二の領域の導電体の少なくとも絶縁膜／導電体界面は、異なる金属もしくは金属シリサイドであり、第二の領域絶縁膜の耐圧が第一の領域の絶縁膜の耐圧以上であることを特徴とする半導体装置。
- 請求項３４から３７のいずれかに記載の半導体装置であって、前記ゲート積層構造の第一領域の導電体及び第二の領域の導電体の少なくとも絶縁膜／導電体界面は、異なる金属もしくは金属シリサイドであり、第二の領域の絶縁膜の誘電率が、第一の領域の絶縁膜の誘電率よりも高いことを特徴とする半導体装置。
- 前記ゲート積層構造の第二の領域の導電体は少なくとも絶縁膜／導電体界面においてニッケルシリサイド、白金シリサイド、ニッケル白金シリサイド、イリジウムシリサイド、白金ゲルマニウム、ニッケルゲルマニウム、白金ゲルマニウム、モリブデン、チタン窒化膜、ルテニウムであり、第一の領域の導電体は少なくとも絶縁膜／導電体界面においてジルコニウム窒化膜、タンタル、アルミニウム、ジルコニウム、ハフニウムであり、第二の領域の絶縁膜は、アルミナ、ハフニウムシリケート、酸化ハフニウムシリケート、アルミシリケート、酸化アルミシリケートにより形成された単層膜か、基板との界面層として酸化シリコン膜及び酸窒化シリコン膜が形成され、その上にアルミナ、ハフニウムシリケート、酸化ハフニウムシリケート、アルミシリケート、酸化アルミシリケートが形成された２層構造であり、前記第一の絶縁膜は、チャネル領域側から第一、第二の層からなり、前記第一の層は酸化シリコン又は酸窒化シリコンであり、前記第二の層は窒化シリコンもしくは酸窒化シリコンのいずれかであることを特徴とする請求項６０または６１に記載の半導体装置。
- 前記ゲート積層構造の第二の領域の導電体は少なくとも絶縁膜／導電体界面においてニッケルシリサイド、白金シリサイド、ニッケル白金シリサイド、イリジウムシリサイド、白金ゲルマニウム、ニッケルゲルマニウム、白金ゲルマニウム、モリブデン、チタン窒化膜、ルテニウムであり、第一の領域の導電体は少なくとも絶縁膜／導電体界面においてジルコニウム窒化膜、タンタル、アルミニウム、ジルコニウム、ハフニウムであり、第二の領域の絶縁膜は、アルミナ、ハフニウムシリケート、酸化ハフニウムシリケート、アルミシリケート、酸化アルミシリケートにより形成された単層膜か、基板との界面層として酸化シリコン膜及び酸窒化シリコン膜が形成され、その上にアルミナ、ハフニウムシリケート、酸化ハフニウムシリケート、アルミシリケート、酸化アルミシリケートが形成された２層構造であり、前記第一の絶縁膜は、チャネル領域側から第一、第二、第三の層からなり、前記第一の層及び前記第三の層は酸化シリコン又は酸窒化シリコンであり、前記第二の層は窒化シリコン、酸窒化シリコン、アルミナ、ハフニウムシリケート、酸化ハフニウムシリケート、アルミシリケート、酸化アルミシリケートのいずれかであることを特徴とする請求項６０または６１に記載の半導体装置。
- 請求項１から６３のいずれかに記載の半導体装置であって、第一のゲート積層構造と第二のゲート積層構造もしくはゲート積層構造を挟み込むように形成され、第一のゲート積層構造もしくはゲート積層構造の第一の領域と接するように形成された第一の第二導電型不純物拡散層と第二のゲート積層構造もしくはゲート積層構造の第二の領域と接するように形成された第二の第二導電型不純物拡散層とを含むことを特徴とする半導体装置。
- 第二の第二導電型不純物拡散層に比べて第一の第二導電型不純物拡散層の接合深さが深いことを特徴とする請求項６４に記載の半導体装置。
- 請求項６４または６５に記載の半導体装置であり、第一のゲート積層構造及び第二のゲート積層構造が第一の第二導電型不純物拡散層もしくは第二の第二導電型不純物拡散層を軸に対象に配置され、半導体基板上のメモリ領域に規則的に複数並んでいることを特徴とする半導体装置。
- 請求項１から３２のいずれかに記載の半導体装置であって、第二のゲート積層構造に隣接して第三のゲート積層構造が形成され、第一及び第二及び第三のゲート積層構造が第一及び第二の第二導電型不純物拡散層に挟まれていることを特徴とする半導体装置。
- 第一のゲート積層構造と第二のゲート積層構造、及び、第二のゲート積層構造と第三のゲート積層構造の間にゲート絶縁膜が挟まれていることを特徴とする請求項６７に記載の半導体装置。
- 第一のゲート積層構造と第二のゲート積層構造と第三のゲート積層構造が電気的に接続されていることを特徴とする請求項６７または６８に記載の半導体装置。
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