JP2009272545A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents
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Abstract
【解決手段】半導体基板の表面層に備えられたチャネル領域を挟む一対の不純物拡散領域と、チャネル領域上に備えられたゲート絶縁膜をチャネル長方向で挟む一対の電荷保持膜と、ゲート絶縁膜及び一対の電荷保持膜上に備えられた単一層からなるゲート電極とを含むメモリセルを、チャネル長方向及びチャネル幅方向のそれぞれに少なくとも2つずつ隣接して有し、チャネル長方向に隣接するメモリセル間の不純物拡散領域が、隣接するメモリセルで共有され、チャネル長方向に隣接するメモリセルのゲート電極上に、チャネル長方向に隣接するメモリセルで共有されるワード線を備え、一対の不純物拡散領域が、チャネル幅方向で隣接するメモリセルにおいてそれぞれビット線として共有された不揮発性半導体記憶装置により上記課題を解決する。
【選択図】図1
Description
これらの改良法を図22(a)〜(i)を用いて説明する。
第1の課題は、メモリセルの形成に複雑なエッチング工程と堆積工程を繰り返す必要がある点である。第2従来例に示したように、堆積とエッチバック又はCMPが数回繰り返されている。上記第2従来例以外にも幾つかの改良発明が提案されているが、全て堆積とエッチングを繰り返す必要がある。そのため製造工程が長くなり製造コストが高騰する。
第2の課題は、記憶領域又は記憶領域に挟まれた中央のチャネル部分のシリコン基板上をドライエッチングする必要がある点である。そのため、シリコン基板表面へのエッチングダメージが避けられなかった。
前記チャネル長方向に隣接するメモリセル間の不純物拡散領域が、前記隣接するメモリセルで共有され、
前記チャネル長方向に隣接するメモリセルのゲート電極上に、前記チャネル長方向に隣接するメモリセルで共有されるワード線を備え、
前記一対の不純物拡散領域が、前記チャネル幅方向で隣接するメモリセルにおいてそれぞれビット線として共有されていることを特徴とする不揮発性半導体記憶装置が提供される。
半導体基板の全面にチャネル幅方向に伸びる一対の絶縁膜とゲート電極膜とをこの順で堆積する工程と、
前記絶縁膜を等方性エッチングすることで、前記一対のゲート電極膜の周縁部下側に位置する前記絶縁膜を横方向から除去してゲート絶縁膜とする工程と、
前記一対のゲート電極膜の周縁部下側の前記絶縁膜がエッチング除去された後の間隙部に電荷保持膜を充填する工程と、
前記一対のゲート電極膜をマスクにして前記半導体基板に不純物を注入することで、前記一対のゲート電極膜間及び外側の前記半導体基板の表面層にチャネル幅方向に伸びるソース領域及びドレイン領域となる不純物拡散領域を形成する工程と、
前記ゲート電極膜をパターニングすることで、チャネル長方向及びチャネル幅方向のそれぞれに少なくとも2つずつ隣接するようにゲート電極を形成する工程と、
前記チャネル長方向に隣接するメモリセルのゲート電極上に、前記チャネル長方向に隣接するメモリセルで共有されるワード線を形成する工程とを有することを特徴とする不揮発性半導体記憶装置の製造方法が提供される。
また、本発明によれば、チャネル長方向に隣接するメモリセル間で不純物拡散領域が共有され、チャネル幅方向に隣接するメモリセル間で不純物拡散領域がビット線として共有され、チャネル長方向に隣接するメモリセル間で共有されるワード線がゲート電極上に形成されているため、セル面積を縮小できる。
更に、本発明によれば、半導体基板表面へのダメージを抑制して記憶サイトを簡便に分離可能な製造方法が提供できる。
半導体基板は、所定の濃度でp型又はn型の不純物が拡散されていてもよい。
ソース領域とドレイン領域との間にはチャネル領域が位置する。チャネル領域の幅は、例えば90〜180nmとでき、長さは、例えば、100〜250nmとできる。
ゲート絶縁膜及び一対の電荷保持膜上にはゲート電極が位置する。本発明では、ゲート電極は1つのメモリセルに1つとできる。従って、図22に示すような複数のゲート電極を有する従来の装置に比べて、セル面積を縮小できる。
なお、隣接するゲート電極間で、ワード線下には、通常、層間絶縁膜が形成されている。層間絶縁膜の厚さは、ワード線と層間絶縁膜と不純物拡散層との間で寄生容量が生じない程度であることが好ましい。
まず、半導体基板の全面にチャネル幅方向に伸びる一対の絶縁膜とゲート電極膜とをこの順で堆積する。絶縁膜はゲート絶縁膜の形成用の膜であり、ゲート電極膜はゲート電極の形成用の膜である。絶縁膜の形成方法は、特に限定されず、熱酸化法、CVD法等が挙げられる。ゲート電極膜の形成方法は、特に限定されず、CVD法、蒸着法等が挙げられる。一対の絶縁膜とゲート電極膜への成形は、公知のフォトリソグラフィ法及びエッチング法により行うことができる。
次に、チャネル長方向に隣接するメモリセルのゲート電極上に、チャネル長方向に隣接するメモリセルで共有されるワード線を形成する。ワード線の形成方法は、特に限定されず、公知の方法をいずれも使用できる。例えば、隣接するゲート電極間を、CVD法、塗布焼成法等により層間絶縁膜で埋めた後、ワード線形成用の導電膜を積層し、公知のフォトリソグラフィ法及びエッチング法によりパターニングすることで形成できる。
以上の工程により、本発明の不揮発性半導体記憶装置が得られる。
図1〜5に、本発明の不揮発性半導体記憶装置の概略説明図を示す。図1は不揮発性半導体記憶装置の概略斜視図であり、図2は図1の回路図であり、図3は図1の概略平面図であり、図4は図3のA−A’線の概略断面図であり、図5は図3のB−B’線の概略断面図である。図1〜5では、9つのメモリセルが3×3で整列し、アレイ状となっている。個々のメモリセルは、この実施形態では、2つの記憶サイトを有するMONOS型メモリセル(以下、単に「メモリセル」と称す)である。
(1)チャネル長方向に隣接するメモリセル間の不純物拡散領域7は、隣接するメモリセルで共有され、
(2)チャネル長方向に隣接するメモリセルのゲート電極4上に、チャネル長方向に隣接するメモリセルで共有されるワード線9を備え、
(3)一対の不純物拡散領域7は、チャネル幅方向で隣接するメモリセルにおいてそれぞれビット線7bitとして共有されている。
まず、図6に示すように、シリコン基板1上に、熱酸化によりゲート絶縁膜2を形成する。引き続き、図7に示すように、ゲート電極4となるゲート電極膜3(例えば、多結晶シリコン膜)を全面に堆積する。次に、図8に示すように、ゲート電極膜3がチャネル幅方向に分離されるようにエッチング加工する。現在の微細加工技術では、ゲート長は200nm程度であるが、勿論今後の微細加工技術の発展により更に縮小可能である。
最後に、図4に示すように、全面にポリシリコン膜を堆積し、公知のフォトリソグラフィ法及びエッチング法により整形して、ワード線9を形成する。このエッチング時にゲート電極膜3が、チャネル幅方向に分離されて、ゲート電極4となる。
この場所の電荷保持膜へ情報を書き込み、消去し及び読み出すために、ビット線1〜3と、ワード線1及び2とに印加する電圧の一例を表1に示す。
なお、左側の電荷保持膜への情報の書き込みは、ビット線2に0V、ビット線3に5Vを印加することにより行うことができる。
上記消去では、2×2ブロック全体の情報が一括して消去(ブロック消去)されている。消去は図15(b)の原理により行われる。
なお、左側の電荷保持膜への情報の読み出しは、ビット線2に1V、ビット線3に0Vを印加することにより行うことができる。
第2実施形態を、図17を参照して説明する。第2の実施形態は、周辺MOSトランジスタの側壁スペーサをメモリセルの製造に調和させた製造例を示す。
第1実施形態では、図13に示すシリコン酸化膜5a、5bとシリコン窒化膜6を、ゲート電極4をマスクにしてエッチバックしている。第2実施形態では、上記工程に代えて、次の工程を行う。まず、図11に示すシリコン窒化膜6を堆積し、周辺MOSトランジスタの不純物拡散領域より先に、メモリセルの不純物拡散領域7を、ゲート電極4をマスクにして形成する。この後に、周辺MOSトランジスタのゲート電極の側壁スペーサ12となるスペーサ用絶縁膜を堆積し、図17に示すように、スペーサ用絶縁膜を異方性エッチングによりエッチバックする。この時、スペーサ用絶縁膜の異方性エッチングと共に、シリコン酸化膜5a、5bとシリコン窒化膜6のエッチバックも行われる。
なお、上記メモリセルでは、不純物拡散領域をゲート電極をマスクとして行なっているが、ゲート電極及び側壁スペーサをマスクとして行ってもよい
第3実施形態について、概略工程断面図である図18(a)〜(g)を参照して説明する。
第3実施形態では、図18(a)に示すように、ゲート絶縁膜2の等方性エッチングの終了までは、第1実施形態と同じである。
図18(a)は、図9と同様に、ゲート電極4の周縁部下側部分のゲート絶縁膜2がエッチング除去された後の状態を示している。間隙部2aは、ゲート絶縁膜2の膜厚と同じ高さ15nmの高さである。
この後は、第1実施形態と同様にして、不揮発性半導体記憶装置が得られる。
第4実施形態を、図19を参照して説明する。第4実施形態は、周辺MOSトランジスタの側壁スペーサをメモリセルの製造に調和させた製造例を示す。
第3実施形態では、図18(g)に示すシリコン酸化膜5a、5bとシリコン窒化膜6を、ゲート電極4をマスクにしてエッチバックしている。第2実施形態では、上記工程に代えて、次の工程を行う。まず、図18(e)に示すシリコン窒化膜6を堆積し、周辺MOSトランジスタの不純物拡散領域より先に、メモリセルの不純物拡散領域7を、ゲート電極4をマスクにして形成する。この後に、周辺MOSトランジスタのゲート電極の側壁スペーサ12となるスペーサ用絶縁膜を堆積し、図19に示すように、スペーサ用絶縁膜を異方性エッチングによりエッチバックする。この時、スペーサ用絶縁膜の異方性エッチングと共に、シリコン酸化膜5a、5bとシリコン窒化膜6のエッチバックも行われる。
この実施形態では、電荷保持膜であるONO膜の物理的な膜厚と、ゲート絶縁膜の膜厚とを独立に制御できる。そのため、電荷保持特性の最適なONO膜を形成できる。
3:ゲート電極膜、4、28:ゲート電極、
5a、5b、21、23、26、27:シリコン酸化膜
6、22、25:シリコン窒化膜、7:不純物拡散領域
7a:第1の不純物拡散領域(ソース領域)、
7b:第2の不純物拡散領域(ドレイン領域)
7bit:ビット線、8:層間絶縁膜、9:ワード線、
10:コンタクトホール、11:金属配線
12:側壁スペーサ(スペーサ用絶縁膜)、13:電子、14:ホール
15:犠牲酸化膜、24:記憶サイト、29:ゲート電極スペーサ
Claims (6)
- 半導体基板の表面層に備えられたチャネル領域及び前記チャネル領域を挟むソース領域及びドレイン領域としての一対の不純物拡散領域と、前記チャネル領域上に備えられたゲート絶縁膜及び前記ゲート絶縁膜をチャネル長方向で挟む一対の電荷保持膜と、前記ゲート絶縁膜及び前記一対の電荷保持膜上に備えられた単一層からなるゲート電極とを含むメモリセルを、チャネル長方向及びチャネル幅方向のそれぞれに少なくとも2つずつ隣接して有し、
前記チャネル長方向に隣接するメモリセル間の不純物拡散領域が、前記隣接するメモリセルで共有され、
前記チャネル長方向に隣接するメモリセルのゲート電極上に、前記チャネル長方向に隣接するメモリセルで共有されるワード線を備え、
前記一対の不純物拡散領域が、前記チャネル幅方向で隣接するメモリセルにおいてそれぞれビット線として共有されていることを特徴とする不揮発性半導体記憶装置。 - 前記ビット線及び前記ワード線が、前記チャネル長方向及びチャネル幅方向のそれぞれに少なくとも2つずつ隣接するメモリセルの形成領域外に延在し、前記延在したビット線及びワード線上に更にコンタクトを備える請求項1に記載の不揮発性半導体記憶装置。
- 前記電荷保持膜が、シリコン酸化膜、シリコン窒化膜及びシリコン酸化膜の積層体である請求項1又は2に記載の不揮発性半導体記憶装置。
- 請求項1〜3のいずれか1つに記載の不揮発性半導体記憶装置の製造方法であって、
半導体基板の全面にチャネル幅方向に伸びる一対の絶縁膜とゲート電極膜とをこの順で堆積する工程と、
前記絶縁膜を等方性エッチングすることで、前記一対のゲート電極膜の周縁部下側に位置する前記絶縁膜を横方向から除去してゲート絶縁膜とする工程と、
前記一対のゲート電極膜の周縁部下側の前記絶縁膜がエッチング除去された後の間隙部に電荷保持膜を充填する工程と、
前記一対のゲート電極膜をマスクにして前記半導体基板に不純物を注入することで、前記一対のゲート電極膜間及び外側の前記半導体基板の表面層にチャネル幅方向に伸びるソース領域及びドレイン領域となる不純物拡散領域を形成する工程と、
前記ゲート電極膜をパターニングすることで、チャネル長方向及びチャネル幅方向のそれぞれに少なくとも2つずつ隣接するようにゲート電極を形成する工程と、
前記チャネル長方向に隣接するメモリセルのゲート電極上に、前記チャネル長方向に隣接するメモリセルで共有されるワード線を形成する工程とを有することを特徴とする不揮発性半導体記憶装置の製造方法。 - 前記一対のゲート電極膜の周縁部下側の前記絶縁膜がエッチング除去された後の間隙部に電荷保持膜を充填する工程が、前記間隙部を含む前記ゲート電極膜の全面に電荷保持膜形成用膜を堆積した後、前記ゲート電極膜の側面の前記電荷保持膜形成用膜を除去することで、間隙部に電荷保持膜を充填する工程である請求項4に記載の不揮発性半導体記憶装置の製造方法。
- 前記電荷保持膜形成用膜が、シリコン酸化膜、シリコン窒化膜及びシリコン酸化膜の積層体であり、前記ゲート電極膜の側面の前記電荷保持膜形成用膜を構成する前記シリコン酸化膜がフッ酸により、前記シリコン窒化膜が熱燐酸により除去される請求項5に記載の不揮発性半導体記憶装置の製造方法。
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