KR20080039097A - 반도체 소자 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 콘택 플러그 및 금속배선 간 접촉 저항을 감소시킬 수 있는 반도체 소자 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 콘택홀 형성을 위해 층간절연막을 식각하는 단계와, 콘택 플러그 형성을 위해 상기 콘택홀 내에 도전층을 형성하는 단계와, 세정공정을 실시하여 상기 도전층의 상부 표면 거칠기를 증가시키는 단계와, 상기 도전층 상에 금속배선을 형성하는 단계를 포함하는 반도체 소자 제조방법을 제공한다.
낸드 플래시, 콘택 플러그, 고온세정공정, 표면 거칠기, 접촉 저항
Description
도 1 내지 도 3은 본 발명의 실시예에 따른 반도체 소자 제조방법을 설명하기 위해 도시한 공정 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
10 : 기판
11 : 층간절연막
12 : 드레인 콘택 플러그
13 : 금속배선
본 발명은 반도체 소자 제조 기술에 관한 것으로, 특히 70nm급 이하의 드레인 콘택 플러그를 포함하는 플래시 메모리 소자 제조방법에 관한 것이다.
최근에는 전기적으로 프로그램(program)과 소거(erase)가 가능하며, 일정 주 기로 데이터(data)를 재작성하는 리프레시(refresh) 기능이 필요 없는 플래시 메모리 소자의 수요가 증가하고 있다. 그리고, 많은 데이터를 저장할 수 있는 대용량 메모리 소자의 개발을 위해서 메모리 소자의 고집적화 기술에 대한 연구가 활발하게 진행되고 있다. 여기서, 프로그램이라 함은 데이터를 메모리 셀에 기입(write)하는 동작을 가리키며, 소거라 함은 메모리 셀에 기입된 데이터를 제거하는 동작을 가리킨다.
메모리 소자의 고집적화를 위해 복수개의 메모리 셀(memory cell)들이 직렬로 접속(즉, 인접한 셀 끼리 드레인 또는 소스를 서로 공유하는 구조)되어 한 개의 스트링(string)을 구성하는 낸드 플래시 메모리 소자(NAND-type flash memory device)가 개발되었다. 낸드 플래시 메모리 소자는 노어 플래시 메모리 소자(NOR-type flash memory device)와 달리 순차적으로 정보를 독출(read)하는 메모리 소자이다. 이러한 낸드 플래시 메모리 소자의 프로그램 및 소거는 F-N 터널링(tunneling) 방식을 이용하여 플로팅 게이트(floating gate)에 전자를 주입하거나 방출하면서 메모리 셀의 문턱전압(threshold Voltage, Vt)을 제어함으로써 이루어진다.
낸드 플래시 메모리 소자에서는 금속배선을 통해 외부로부터 인가되는 구동전압(바이어스 전압)을 하부의 반도체 구조물층, 예컨대 접합영역인 소스 영역 및 드레인 영역으로 전달하는 역할을 수행하는데, 금속배선과 이러한 소스 및 드레인 영역을 전기적으로 접속시키기 위해서 콘택 플러그(contact plug)가 필요하게 된다.
낸드 플래시 메모리 소자에서 콘택 플러그로는 크게 소스 콘택 플러그(SouRce ConTact Plug, SRCT)와 드레인 콘택 플러그(DRain ConTact Plug, DRCT)가 있다. 소스 콘택 플러그는 액티브 영역에 형성된 소스 영역과 상부 금속배선(소스 라인)을 연결시키고, 드레인 콘택 플러그는 드레인 영역과 상부 금속배선(비트라인)을 연결시킨다. 이하에서는, 통상적인 드레인 콘택 플러그 및 상부 금속배선 형성방법에 대해 간략히 설명하기로 한다.
예컨대, 소스 콘택 플러그 형성이 완료된 기판 상부에 기판 일부를 노출시키는 드레인 콘택홀이 개재된 층간절연막을 두껍게 형성한 후, 드레인 콘택홀을 매립하는 플러그 물질을 증착한다. 그 다음, 플러그 물질을 평탄화하여 드레인 콘택 플러그를 형성한다.
이어서, 드레인 콘택 플러그를 덮도록 텅스텐을 증착하고 이를 일부 식각하여 드레인 콘택 플러그 상에 상부 금속배선을 형성한다.
그러나, 이와 같이 드레인 콘택 플러그 및 금속배선을 형성하다 보면 이들 간의 접촉 면적이 제한적이라는 단점이 있다. 따라서, 드레인 콘택 플러그와 금속배선 간 접촉 저항(contact resistance)이 증가하는 문제가 발생한다.
따라서, 본 발명은 상기한 문제점을 해결하기 위하여 제안된 것으로서, 반도체 소자의 콘택 플러그 및 금속배선 간 접촉 저항을 감소시킬 수 있는 반도체 소자 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 콘택홀 형성을 위해 층간절연막을 식각하는 단계와, 콘택 플러그 형성을 위해 상기 콘택홀 내에 도전층을 형성하는 단계와, 세정공정을 실시하여 상기 도전층의 상부 표면 거칠기를 증가시키는 단계와, 상기 도전층 상에 금속배선을 형성하는 단계를 포함하는 반도체 소자 제조방법을 제공한다.
본 발명은 콘택 플러그와 연결되는 반도체 소자의 금속배선 형성 전에 미리 세정공정을 실시하여 콘택 플러그로 기능하는 도전층의 표면 거칠기를 증가시킴으로써, 콘택 플러그의 표면적을 증가시켜 콘택 플러그와 금속배선 간 접촉 저항을 감소시킬 수 있도록 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
실시예
도 1 내지 도 3은 본 발명의 실시예에 따른 반도체 소자 제조방법을 설명하기 위해 도시한 공정 단면도이다. 여기서는, 일례로 낸드 플래시 메모리 소자를 구성하는 드레인 콘택 플러그 및 이와 연결되는 금속배선 형성방법에 대해 설명하기로 한다.
먼저, 도 1에 도시된 바와 같이, 소스 콘택 플러그(미도시) 형성공정이 완료된 기판(10)을 준비한다. 여기서, 미도시된 소스 콘택 플러그 형성까지의 공정은 공지된 기술과 동일한데, 이는 다음과 같다.
먼저, 워드라인(word line)으로 기능하는 게이트 전극과 소스 및 드레인 영역이 형성된 기판(10) 상부면에 질화막 및 층간절연막(Inter Layer Dielectric, 미도시)(이하, 제1 층간절연막이라 함)을 증착한다. 여기서, 게이트 전극은 SA-STI 공정 또는 ASA-STI 공정을 통해 형성할 수 있으며, 도면에 도시하진 않았지만 터널 산화막, 플로팅 게이트, 유전체막, 컨트롤 게이트 및 도전층을 포함하고 그 양측벽에는 스페이서를 구비한다. 또한, 도전층 상부에는 질화막 계열의 하드 마스크를 더 형성할 수도 있다.
이어서, 포토공정을 실시하여 상기 제1 층간절연막 상부에 소스 콘택 마스크를 형성한 후, 이를 이용한 식각공정을 실시하여 상기 제1 층간절연막을 식각한다. 그런 다음, 상기 소스 콘택 마스크를 스트립(strip) 공정을 통해 제거한다.
이어서, 세정공정을 실시하여 패터닝된 상기 제1 층간절연막을 통해 노출되는 질화막을 제거하여 기판(10) 내에 형성된 소스 영역이 노출되도록 소스 콘택홀(미도시)을 형성한다. 그런 다음, 상기 소스 콘택홀이 매립되도록 도전층, 예컨대 폴리 실리콘을 증착한다. 여기서, 도전층은 폴리 실리콘으로 제한되지 않으며 텅스텐(W), 알루미늄(Al), 구리(Cu) 등과 같이 도전성을 갖는 물질은 모두 사용가능하다.
이어서, 화학적기계적연마 공정을 실시하여 폴리 실리콘을 평탄화한다. 이로써, 소스 콘택홀이 매립되는 소스 콘택 플러그(미도시)가 형성된다.
이어서, 상기 소스 콘택 플러그를 포함한 상기 제1 층간절연막 상에 다시 층간절연막(11, 이하 제2 층간절연막이라 함)을 증착한다. 이때, 상기 제1 층간절연막 및 제2 층간절연막(11)은 산화막 계열의 물질로 형성한다.
이후, 제2 층간절연막(11) 상에 하드마스크 패턴(미도시)을 형성한다. 이때, 하드마스크 패턴은 질화막 계열의 물질로 형성한다.
이어서, 하드마스크 패턴을 통해 노출된 상기 제1 층간절연막 및 제2 층간절연막(11)을 식각하여 드레인 영역을 노출시킨다. 이로써, 깊은 드레인 콘택홀(미도시)이 형성된다.
이어서, 상기 드레인 콘택홀이 매립되도록 도전층, 예컨대 폴리 실리콘막을 증착한다. 여기서, 도전층은 폴리 실리콘으로 제한되지 않으며 텅스텐, 알루미늄, 구리 등과 같이 도전성을 갖는 물질은 모두 사용가능하다. 이후, 화학적기계적연마 공정을 실시하여 폴리 실리콘막을 연마한다. 이로써, 드레인 콘택 플러그(12)가 형성된다.
이어서, 도 2에 도시된 바와 같이, 고온 세정공정을 실시하여 드레인 콘택 플러그(12A)의 표면 거칠기(surface roughness)를 증가시킨다. 이로써, 드레인 콘 택 플러그(12A)의 표면적이 증가된다. 바람직하게는, 고온세정공정은 기존(25℃)보다 현저히 증가된 온도에서, 즉 적어도 80℃ 이상의 고온에서 실시하되, SC(Standard Cleaning)-1 세정액을 이용한다. 여기서, SC-1 세정액이라 함은 NH4OH/H2O2/H2O 용액이 소정 비율로 혼합된 용액을 말한다.
이어서, 도 3에 도시된 바와 같이, 표면적이 증가된 드레인 콘택 플러그(12A)와 연결되도록 그 상부에 금속배선(13)을 형성한다. 예컨대, 드레인 콘택 플러그(12A)를 포함한 제2 층간절연막(11) 상에 금속배선용 금속물질을 증착한 후, 이를 식각하여 금속배선(13)을 형성한다. 이때, 금속물질로는 대표적으로 텅스텐을 사용한다. 이외에도, 알루미늄 또는 구리를 사용할 수도 있다.
즉, 본 발명의 실시예에 따르면, 고온 세정공정을 통해 드레인 콘택 플러그(12A)의 표면적을 증대시켜 드레인 콘택 플러그(12A)와 금속배선(13) 간의 접촉 면적을 증가시킨다. 이를 통해, 드레인 콘택 플러그(12A)와 금속배선(13) 간의 접촉 저항을 감소시킬 수 있다.
본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예들은 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 고온 세정공정을 통해 콘택 플러그의 표면 거칠기를 증가시킴으로써, 콘택 플러그의 표면적을 증대시켜 콘택 플러그와 그 상부의 금속배선 간의 접촉 면적을 증가시킬 수 있다. 이를 통해, 콘택 플러그와 금속배선 간의 접촉 저항을 감소시킬 수 있다. 따라서, 리드 전류(read current)가 증가하여 리드 마진(margin)을 증가시킬 수 있는 효과가 있다.
또한, 고온 세정공정시 기존과 달리 온도만 변경하는 것으로 전체적인 TAT(Turn Around Time)에는 영향을 미치지 않고, 공정 비용에도 영향을 미치지 않으므로 효율적이다.
Claims (5)
- 콘택홀 형성을 위해 층간절연막을 식각하는 단계;콘택 플러그 형성을 위해 상기 콘택홀 내에 도전층을 형성하는 단계;세정공정을 실시하여 상기 도전층의 상부 표면 거칠기를 증가시키는 단계; 및상기 도전층 상에 금속배선을 형성하는 단계를 포함하는 반도체 소자 제조방법.
- 제 1 항에 있어서,상기 세정공정은 적어도 80℃ 이상의 고온에서 실시하는 반도체 소자 제조방법.
- 제 1 항 또는 제 2 항에 있어서,상기 세정공정은 SC(Standard Cleaning)-1을 이용하는 반도체 소자 제조방법.
- 제 1 항 또는 제 2 항에 있어서,상기 콘택 플러그는 폴리 실리콘, 텅스텐, 알루미늄 및 구리 중 어느 하나로 형성하는 반도체 소자 제조방법.
- 제 4 항에 있어서,상기 금속배선은 텅스텐, 알루미늄 및 구리 중 어느 하나로 형성하는 반도체 소자 제조방법.
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2006
- 2006-10-31 KR KR1020060106848A patent/KR20080039097A/ko not_active Application Discontinuation
Cited By (2)
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| US9202794B2 (en) | 2012-04-19 | 2015-12-01 | Samsung Electronics Co., Ltd. | Pad structure of a semiconductor device, method of manufacturing the pad structure and semiconductor package including the pad structure |
| US9570411B2 (en) | 2012-04-19 | 2017-02-14 | Samsung Electronics Co., Ltd. | Pad structure of a semiconductor device, method of manufacturing the pad structure and semiconductor package including the pad structure |
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