JPH08115988A - 電気的に消去可能なプログラマブル・メモリおよびその製造方法 - Google Patents
電気的に消去可能なプログラマブル・メモリおよびその製造方法Info
- Publication number
- JPH08115988A JPH08115988A JP7256188A JP25618895A JPH08115988A JP H08115988 A JPH08115988 A JP H08115988A JP 7256188 A JP7256188 A JP 7256188A JP 25618895 A JP25618895 A JP 25618895A JP H08115988 A JPH08115988 A JP H08115988A
- Authority
- JP
- Japan
- Prior art keywords
- electrically erasable
- floating gate
- programmable memory
- memory
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/49—Simultaneous manufacture of periphery and memory cells comprising different types of peripheral transistor
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/117—Oxidation, selective
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/981—Utilizing varying dielectric thickness
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 薄い窒化物層で覆われた分離構造間にフロー
ティング・ゲート構造を閉じ込めることによって、電気
的に消去可能なＥＥＰＲＯＭにおいて、パッケージング
密度，性能，製造歩留りを改善する。 【解決手段】 フローティング・ゲート２４の閉じ込め
は、セルフ・リミティング化学／機械的研磨プロセスに
よって、窒化物層の表面まで、平坦化することにより行
う。次に、ほぼ平坦な表面に、ゲート酸化物２５および
制御電極２６の接続を形成する。これら接続が形成され
る面の激しいトポグラフィが避けられるので、金属接続
を含む低抵抗接続の改善された形成が可能となり、メモ
リセルのトランジスタの縮小が可能となる。
ティング・ゲート構造を閉じ込めることによって、電気
的に消去可能なＥＥＰＲＯＭにおいて、パッケージング
密度，性能，製造歩留りを改善する。 【解決手段】 フローティング・ゲート２４の閉じ込め
は、セルフ・リミティング化学／機械的研磨プロセスに
よって、窒化物層の表面まで、平坦化することにより行
う。次に、ほぼ平坦な表面に、ゲート酸化物２５および
制御電極２６の接続を形成する。これら接続が形成され
る面の激しいトポグラフィが避けられるので、金属接続
を含む低抵抗接続の改善された形成が可能となり、メモ
リセルのトランジスタの縮小が可能となる。
Description
【０００１】
【発明の属する技術分野】この発明は、一般には、プロ
グラマブル・リードオンリ・メモリ（ＰＲＯＭ）に関
し、特に、高集積密度の電気的に消去可能なプログラマ
ブル・リードオンリ・メモリ（ＥＥＰＲＯＭ）の形態
の、いわゆるフラッシュ・メモリに関するものである。
グラマブル・リードオンリ・メモリ（ＰＲＯＭ）に関
し、特に、高集積密度の電気的に消去可能なプログラマ
ブル・リードオンリ・メモリ（ＥＥＰＲＯＭ）の形態
の、いわゆるフラッシュ・メモリに関するものである。
【０００２】
【従来の技術】特に、デジタル回路およびデータ処理シ
ステムは、種々の目的で、かつ、それらの特性から種々
の利点を引き出すために、異なる種類の記憶デバイスを
用いることができる。例えば、入力シーケンスに対して
一定のシーケンスで出力信号を与える、特定種類のレジ
スタ（例えば、ファーストイン・ファーストアウト（Ｆ
ＩＦＯ）バッファ）は、データの識別性すなわちデータ
が記憶されているときに、データがいかに後にアクセス
されるかを示す追加の情報を記憶する必要を避けること
ができる。他の種類のメモリ構造は、データが、アドレ
スに基づいて取り出されることを可能にする。後者の種
類のデバイスの例は、ランダム・アクセス・メモリおよ
びリードオンリ・メモリである。
ステムは、種々の目的で、かつ、それらの特性から種々
の利点を引き出すために、異なる種類の記憶デバイスを
用いることができる。例えば、入力シーケンスに対して
一定のシーケンスで出力信号を与える、特定種類のレジ
スタ（例えば、ファーストイン・ファーストアウト（Ｆ
ＩＦＯ）バッファ）は、データの識別性すなわちデータ
が記憶されているときに、データがいかに後にアクセス
されるかを示す追加の情報を記憶する必要を避けること
ができる。他の種類のメモリ構造は、データが、アドレ
スに基づいて取り出されることを可能にする。後者の種
類のデバイスの例は、ランダム・アクセス・メモリおよ
びリードオンリ・メモリである。
【０００３】既知のように、前者の種類のメモリは、ダ
イナミックＲＡＭの周期的リフレッシュ、またはスタテ
ィックＲＡＭにおける増加デバイス・カウントを与える
ような、構造の複雑性を犠牲にして、メモリに記憶され
たデータを、任意に変えることを可能にする。しかし、
これらの複雑性の多くは、記憶されたデータが一定であ
り、またはめったに変化しない、後者の種類のメモリに
おいて避けることができる。多くの種類のリードオンリ
・メモリは、不揮発性であり、デバイスを電源から切り
離すことができる期間中のデバイス動作に関する、コマ
ンドまたはデータを記憶するのに使用することができ
る。
イナミックＲＡＭの周期的リフレッシュ、またはスタテ
ィックＲＡＭにおける増加デバイス・カウントを与える
ような、構造の複雑性を犠牲にして、メモリに記憶され
たデータを、任意に変えることを可能にする。しかし、
これらの複雑性の多くは、記憶されたデータが一定であ
り、またはめったに変化しない、後者の種類のメモリに
おいて避けることができる。多くの種類のリードオンリ
・メモリは、不揮発性であり、デバイスを電源から切り
離すことができる期間中のデバイス動作に関する、コマ
ンドまたはデータを記憶するのに使用することができ
る。
【０００４】データを時々変更することを必要とする応
用の場合には、いわゆるプログラマブル・リードオンリ
・メモリがしばしば用いられる。このようなメモリは、
紫外線による照射のような特別の設備、またはメモリ内
容の書直しを実現する特別目的の回路（電気的に消去可
能なリードオンリ・メモリ（ＥＥＰＲＯＭ）と呼ばれ
る）を、しばしば必要とする。そして、セルが個々に消
去され、再書込みされなければならないとき、低速応答
を強いられる。このプロセスを高速にするために、メモ
リのセクションが１回の動作で消去され、書込み速度が
増大されている、いわゆるフラッシュ・メモリが開発さ
れている。
用の場合には、いわゆるプログラマブル・リードオンリ
・メモリがしばしば用いられる。このようなメモリは、
紫外線による照射のような特別の設備、またはメモリ内
容の書直しを実現する特別目的の回路（電気的に消去可
能なリードオンリ・メモリ（ＥＥＰＲＯＭ）と呼ばれ
る）を、しばしば必要とする。そして、セルが個々に消
去され、再書込みされなければならないとき、低速応答
を強いられる。このプロセスを高速にするために、メモ
リのセクションが１回の動作で消去され、書込み速度が
増大されている、いわゆるフラッシュ・メモリが開発さ
れている。
【０００５】一般にＥＥＰＲＯＭおよび特にフラッシュ
・メモリは、いわゆるフローティング・ゲートを有する
トランジスタを形成することによって動作する。フロー
ティング・ゲートは、一般にトンネル酸化物層または単
にトンネル酸化物と呼ばれる非常に薄い酸化物層によ
り、電荷源から分離されている。制御ゲートは、フロー
ティング・ゲート上に形成されているが、通常の電界効
果トランジスタ（ＦＥＴ）のゲート酸化物と同様の厚さ
を有する厚い酸化物によって、フローティング・ゲート
から分離されている。適切な電圧の印加によって、フロ
ーティング・ゲートの下側に電荷が集まったときに、制
御ゲートに電圧を印加することによって、トンネル酸化
物を経て電子を転送して、フローティング・ゲートに電
子を蓄積することを、達成できる。その後に、フローテ
ィング・ゲートに蓄積された電荷を、電荷が消去によっ
て除去されるまでに、フローティング・ゲートの下側の
チャンネルのコンダクタンスによって検出することがで
きる。
・メモリは、いわゆるフローティング・ゲートを有する
トランジスタを形成することによって動作する。フロー
ティング・ゲートは、一般にトンネル酸化物層または単
にトンネル酸化物と呼ばれる非常に薄い酸化物層によ
り、電荷源から分離されている。制御ゲートは、フロー
ティング・ゲート上に形成されているが、通常の電界効
果トランジスタ（ＦＥＴ）のゲート酸化物と同様の厚さ
を有する厚い酸化物によって、フローティング・ゲート
から分離されている。適切な電圧の印加によって、フロ
ーティング・ゲートの下側に電荷が集まったときに、制
御ゲートに電圧を印加することによって、トンネル酸化
物を経て電子を転送して、フローティング・ゲートに電
子を蓄積することを、達成できる。その後に、フローテ
ィング・ゲートに蓄積された電荷を、電荷が消去によっ
て除去されるまでに、フローティング・ゲートの下側の
チャンネルのコンダクタンスによって検出することがで
きる。
【０００６】フラッシュ・メモリの再書込みに用いられ
る１つの方法は、チャンネル・ホット電子（ＣＨＥ）の
注入である。これは、一般には、外部高圧電源を必要と
する。しかし、Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネ
ルを用いるＮＡＮＤ形フラッシュ・メモリが提案されて
おり、このメモリは、すべての動作に対し５Ｖの電源の
みを用いている。Ｆｏｗｌｅｒ−Ｎｏｒｈｄｈｅｉｍト
ンネル方法は、アバランシェ・ブレークダウンを回避
し、トンネル酸化物へのホット正孔注入の機会をかなり
減少させる。これは、データを表す蓄積電荷量を減ら
す。ホット正孔注入の減少の結果、ＣＨＥ注入方法に対
しデータ保持時間が１０倍増大する。
る１つの方法は、チャンネル・ホット電子（ＣＨＥ）の
注入である。これは、一般には、外部高圧電源を必要と
する。しかし、Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネ
ルを用いるＮＡＮＤ形フラッシュ・メモリが提案されて
おり、このメモリは、すべての動作に対し５Ｖの電源の
みを用いている。Ｆｏｗｌｅｒ−Ｎｏｒｈｄｈｅｉｍト
ンネル方法は、アバランシェ・ブレークダウンを回避
し、トンネル酸化物へのホット正孔注入の機会をかなり
減少させる。これは、データを表す蓄積電荷量を減ら
す。ホット正孔注入の減少の結果、ＣＨＥ注入方法に対
しデータ保持時間が１０倍増大する。
【０００７】現在のすべての他の種類の集積回路におい
て、多くの回路および／またはメモリセルを、１つのチ
ップに設けることができるように、集積密度を増大させ
ることに多大の興味が持たれている。残念なことには、
すべてのタイプのＥＥＰＲＯＭ、およびＦｏｗｌｅｒ−
Ｎｏｒｄｈｅｉｍトンネル方法を用いる特にフラッシュ
・メモリの製造に現在用いられるプロセスは、パッケー
ジング密度を増大させるために、縮小を行うことができ
ない。特に、フローティング・ゲートのサイズの減少
は、メモリのプログラミングに通常用いられるフローテ
ィング・ゲートへの容量性結合を減少させ、したがって
書込み速度を減少させる。ワード・ラインおよびビット
・ラインの固有抵抗の増大は、また、書込み速度を減少
させる。従来技術による構成は、メモリに含まれる回路
の相互接続に対してかなり大きい固有抵抗を有するドー
プ半導体材料を使用することを余儀なくされている。
て、多くの回路および／またはメモリセルを、１つのチ
ップに設けることができるように、集積密度を増大させ
ることに多大の興味が持たれている。残念なことには、
すべてのタイプのＥＥＰＲＯＭ、およびＦｏｗｌｅｒ−
Ｎｏｒｄｈｅｉｍトンネル方法を用いる特にフラッシュ
・メモリの製造に現在用いられるプロセスは、パッケー
ジング密度を増大させるために、縮小を行うことができ
ない。特に、フローティング・ゲートのサイズの減少
は、メモリのプログラミングに通常用いられるフローテ
ィング・ゲートへの容量性結合を減少させ、したがって
書込み速度を減少させる。ワード・ラインおよびビット
・ラインの固有抵抗の増大は、また、書込み速度を減少
させる。従来技術による構成は、メモリに含まれる回路
の相互接続に対してかなり大きい固有抵抗を有するドー
プ半導体材料を使用することを余儀なくされている。
【０００８】さらに、フローティング・ゲートとして第
１のポリシリコン層を、制御または選択ゲートとして第
２のポリシリコン層を用いる２層ポリシリコン・タイプ
のＥＥＰＲＯＭの標準構成は、２つのポリシリコン層を
分離するのに用いられる酸化物絶縁層の品質を劣化させ
るトポグラフィの問題を与える。激しい（ｓｅｖｅｒ
ｅ）トポグラフィは、また、メモリのエレメントに関連
して金属の使用を制限する。というのは、激しいトポグ
ラフィ上に金属を堆積することは、十分な信頼性が得ら
れず、金属マイグレーションによる開口を生じさせるか
らである。このため、導体に金属ではなくポリシリコン
を用いることは、固有抵抗を増大させる。さらに、埋込
み酸化物（ＲＯＸ）分離が用いられるとき、非平坦面
は、デフォーカス・ウィンドウ（例えば、被写界深度）
の制限による、リソグラヒック・パターニングの際の露
光分解能に対して問題を与える。この制限は、高速露光
に用いられる高開口数ツールには、特に厳しい。これら
の制限は、スループットの低減および／または製造歩留
りの低減を容易に生じさせる。これらいずれの低減も、
ＥＥＰＲＯＭのコストを増大させる。
１のポリシリコン層を、制御または選択ゲートとして第
２のポリシリコン層を用いる２層ポリシリコン・タイプ
のＥＥＰＲＯＭの標準構成は、２つのポリシリコン層を
分離するのに用いられる酸化物絶縁層の品質を劣化させ
るトポグラフィの問題を与える。激しい（ｓｅｖｅｒ
ｅ）トポグラフィは、また、メモリのエレメントに関連
して金属の使用を制限する。というのは、激しいトポグ
ラフィ上に金属を堆積することは、十分な信頼性が得ら
れず、金属マイグレーションによる開口を生じさせるか
らである。このため、導体に金属ではなくポリシリコン
を用いることは、固有抵抗を増大させる。さらに、埋込
み酸化物（ＲＯＸ）分離が用いられるとき、非平坦面
は、デフォーカス・ウィンドウ（例えば、被写界深度）
の制限による、リソグラヒック・パターニングの際の露
光分解能に対して問題を与える。この制限は、高速露光
に用いられる高開口数ツールには、特に厳しい。これら
の制限は、スループットの低減および／または製造歩留
りの低減を容易に生じさせる。これらいずれの低減も、
ＥＥＰＲＯＭのコストを増大させる。
【０００９】実際には、激しいトポグラフィは、ＥＥＰ
ＲＯＭの動作に利点を有していない。というのは、制御
ゲートと基板またはウェルとの間のフローティング・ゲ
ートが容量性分圧器を形成するので、いわゆるキャパシ
タンス比、すなわちフローティング・ゲートのキャパシ
タンスに対する制御ゲート・キャパシタンスの比、また
は特に、トンネル酸化物の領域に対する制御ゲート酸化
物の領域の比を、増大させるからである。この比は、一
般に、動作可能性（ｏｐｅｒａｂｉｌｉｔｙ）に対する
プログラミング電圧に関係した特定値以上に保たなけれ
ばならず、および動作信頼性は、一定のプログラミング
電圧でこの比が増大するにつれて、増加する。トンネル
酸化物は一般に平坦であるので、制御ゲート酸化物およ
び制御ゲートの激しいトポグラフィは、それ自身、制御
ゲートのキャパシタンスおよびキャパシタンス比を増大
させる。したがって、製造歩留りが幾分悪くても、激し
いトポグラフィは、それが与える動作信頼性の増大の観
点から、通常は許容されている。
ＲＯＭの動作に利点を有していない。というのは、制御
ゲートと基板またはウェルとの間のフローティング・ゲ
ートが容量性分圧器を形成するので、いわゆるキャパシ
タンス比、すなわちフローティング・ゲートのキャパシ
タンスに対する制御ゲート・キャパシタンスの比、また
は特に、トンネル酸化物の領域に対する制御ゲート酸化
物の領域の比を、増大させるからである。この比は、一
般に、動作可能性（ｏｐｅｒａｂｉｌｉｔｙ）に対する
プログラミング電圧に関係した特定値以上に保たなけれ
ばならず、および動作信頼性は、一定のプログラミング
電圧でこの比が増大するにつれて、増加する。トンネル
酸化物は一般に平坦であるので、制御ゲート酸化物およ
び制御ゲートの激しいトポグラフィは、それ自身、制御
ゲートのキャパシタンスおよびキャパシタンス比を増大
させる。したがって、製造歩留りが幾分悪くても、激し
いトポグラフィは、それが与える動作信頼性の増大の観
点から、通常は許容されている。
【００１０】
【発明が解決しようとする課題】したがって、この発明
の目的は、従来技術において固有のトポグラフィの問題
および製造歩留りの低下を避けることのできるＥＥＰＲ
ＯＭの構造を提供することにある。
の目的は、従来技術において固有のトポグラフィの問題
および製造歩留りの低下を避けることのできるＥＥＰＲ
ＯＭの構造を提供することにある。
【００１１】この発明の他の目的は、個々のセルのサイ
ズを、パッケージ密度を増大させるために、減少させる
ことのできるＥＥＰＲＯＭの構造を提供することにあ
る。
ズを、パッケージ密度を増大させるために、減少させる
ことのできるＥＥＰＲＯＭの構造を提供することにあ
る。
【００１２】本発明のさらに他の目的は、減少した固有
抵抗の相互接続に金属および高融点金属を用いることの
できるＥＥＰＲＯＭの構造を提供することにある。
抵抗の相互接続に金属および高融点金属を用いることの
できるＥＥＰＲＯＭの構造を提供することにある。
【００１３】
【課題を解決するための手段】これらの目的および他の
目的を達成するために、フローティング・ゲートおよび
制御ゲートを有するトランジスタを含むメモリセルを有
する電気的に消去可能なプログラマブル・メモリであっ
て、前記トランジスタは、前記トランジスタの境界部分
で、基板上に延びる少なくとも２つの分離構造と、前記
少なくとも２つの分離構造の間に閉じ込められたトンネ
ル酸化物および前記フローティング・ゲートとを備え、
前記フローティング・ゲートは、前記少なくとも２つの
分離構造の表面とほぼ共面である表面を有し、前記表面
は、前記トランジスタが形成される前記基板の表面にほ
ぼ平行であり、前記フローティング・ゲートおよび前記
少なくとも２つの分離構造の前記共面上に形成された前
記制御ゲートのゲート絶縁体および制御電極を備える、
電気的に消去可能なプログラマブル・メモリが提供され
る。
目的を達成するために、フローティング・ゲートおよび
制御ゲートを有するトランジスタを含むメモリセルを有
する電気的に消去可能なプログラマブル・メモリであっ
て、前記トランジスタは、前記トランジスタの境界部分
で、基板上に延びる少なくとも２つの分離構造と、前記
少なくとも２つの分離構造の間に閉じ込められたトンネ
ル酸化物および前記フローティング・ゲートとを備え、
前記フローティング・ゲートは、前記少なくとも２つの
分離構造の表面とほぼ共面である表面を有し、前記表面
は、前記トランジスタが形成される前記基板の表面にほ
ぼ平行であり、前記フローティング・ゲートおよび前記
少なくとも２つの分離構造の前記共面上に形成された前
記制御ゲートのゲート絶縁体および制御電極を備える、
電気的に消去可能なプログラマブル・メモリが提供され
る。
【００１４】この発明の他の態様によれば、電気的に消
去可能なプログラマブル・メモリを製造する方法であっ
て、基板の表面から延びる少なくとも２つの分離構造を
形成する工程と、少なくとも前記分離構造上に、窒化物
層を形成する工程と、少なくとも前記分離構造間に延び
るトンネル酸化物層およびフローティング・ゲートを形
成する工程と、前記フローティング・ゲートを、前記窒
化物層にまで平坦化する工程とを含む電気的に消去可能
なプログラマブル・メモリの製造方法が提供される。
去可能なプログラマブル・メモリを製造する方法であっ
て、基板の表面から延びる少なくとも２つの分離構造を
形成する工程と、少なくとも前記分離構造上に、窒化物
層を形成する工程と、少なくとも前記分離構造間に延び
るトンネル酸化物層およびフローティング・ゲートを形
成する工程と、前記フローティング・ゲートを、前記窒
化物層にまで平坦化する工程とを含む電気的に消去可能
なプログラマブル・メモリの製造方法が提供される。
【００１５】
【発明の実施の形態】図１は、この発明が改善しようと
する従来のＥＥＰＲＯＭゲート構造１０を、非常に簡略
化した形で示す。この構造では、埋込み酸化物（ＲＯ
Ｘ）１２は、隣接ゲート間の分離に用いられている。こ
の発明による好適な形態のフラッシュ・メモリの動作に
ついて以下に説明するように、トランジスタは、非常に
接近して形成される、電荷蓄積用のフローティング・ゲ
ートを有するのが好適である。というのは、メモリセル
は、このような複数個のトランジスタのソース領域およ
びドレイン領域の直列接続によって、プログラムされる
からである。したがって、これらトランジスタによって
形成されるメモリセル間の相互作用を最小にすることが
一般に必要である。
する従来のＥＥＰＲＯＭゲート構造１０を、非常に簡略
化した形で示す。この構造では、埋込み酸化物（ＲＯ
Ｘ）１２は、隣接ゲート間の分離に用いられている。こ
の発明による好適な形態のフラッシュ・メモリの動作に
ついて以下に説明するように、トランジスタは、非常に
接近して形成される、電荷蓄積用のフローティング・ゲ
ートを有するのが好適である。というのは、メモリセル
は、このような複数個のトランジスタのソース領域およ
びドレイン領域の直列接続によって、プログラムされる
からである。したがって、これらトランジスタによって
形成されるメモリセル間の相互作用を最小にすることが
一般に必要である。
【００１６】ＥＥＰＲＯＭゲート構造１０では、埋込み
酸化物が形成されている。酸化物１２の一部が基板１１
内に埋込まれるので、埋込み酸化物と呼ばれる。ＲＯＸ
分離構造間の領域は、薄いトンネル酸化物膜１３によっ
て覆われている。フローティング・ゲート１４は、ポリ
シリコンで形成され、トンネル酸化物上だけでなく、Ｒ
ＯＸ分離構造１２の傾斜側面および一部上に拡がってい
る。フローティング・ゲート１４は、ブレークダウン電
圧を支配するＲＯＸ分離構造の上面での距離だけ離間さ
れている。
酸化物が形成されている。酸化物１２の一部が基板１１
内に埋込まれるので、埋込み酸化物と呼ばれる。ＲＯＸ
分離構造間の領域は、薄いトンネル酸化物膜１３によっ
て覆われている。フローティング・ゲート１４は、ポリ
シリコンで形成され、トンネル酸化物上だけでなく、Ｒ
ＯＸ分離構造１２の傾斜側面および一部上に拡がってい
る。フローティング・ゲート１４は、ブレークダウン電
圧を支配するＲＯＸ分離構造の上面での距離だけ離間さ
れている。
【００１７】フローティング・ゲート１４およびＲＯＸ
分離構造の露出部分は、制御ゲート酸化物層１５と、制
御ゲート電極１６として働く第２のポリシリコン層とに
よって覆われている。制御ゲート電極１６とフローティ
ング・ゲート１４との間の制御ゲート酸化物１５は、そ
れらの間にキャパシタンスを形成する。したがって、従
来の構造は、基板表面に平行な方向における寸法Ｌ２に
対し、キャパシタンス値とブレークダウン電圧との間に
トレードオフを与えることがわかる。さらに、この構造
の激しい表面トポグラフィは、制御ゲート酸化物（時に
は、ポリシリコン間酸化物と呼ばれる）１５を、図１に
示す円形領域１７内を問題のある品質にする傾向があ
る。この領域内の不良酸化物は、ブレークダウン電圧を
低減し、さらに次のような要件を課す。すなわち、許容
し得る製造歩留りを得るには、フローティング・ゲート
間に十分な間隔が設けられなければならないことであ
る。
分離構造の露出部分は、制御ゲート酸化物層１５と、制
御ゲート電極１６として働く第２のポリシリコン層とに
よって覆われている。制御ゲート電極１６とフローティ
ング・ゲート１４との間の制御ゲート酸化物１５は、そ
れらの間にキャパシタンスを形成する。したがって、従
来の構造は、基板表面に平行な方向における寸法Ｌ２に
対し、キャパシタンス値とブレークダウン電圧との間に
トレードオフを与えることがわかる。さらに、この構造
の激しい表面トポグラフィは、制御ゲート酸化物（時に
は、ポリシリコン間酸化物と呼ばれる）１５を、図１に
示す円形領域１７内を問題のある品質にする傾向があ
る。この領域内の不良酸化物は、ブレークダウン電圧を
低減し、さらに次のような要件を課す。すなわち、許容
し得る製造歩留りを得るには、フローティング・ゲート
間に十分な間隔が設けられなければならないことであ
る。
【００１８】フローティング・ゲート１４の拡がりのた
め、Ｌ２は、フローティング・ゲート１４の分離間隔よ
りも広くなければならず、トンネル酸化物の領域を減少
させる傾向がある。したがって、Ｌ２は、所望のキャパ
シタンス比が得られるように酸化物領域の比に従って寸
法設定されなければならず、そしてブレークダウン電圧
およびフローティング・ゲート分離に関しても、満足す
べき製造歩留りを得るためには、不良品質酸化物の可能
性に対して調整されなければならない。したがって、寸
法Ｌ２は、小さなサイズに縮小することができないＥＥ
ＰＲＯＭセルの“ｆｏｏｔ ｐｒｉｎｔ”の主要部分で
ある。このことは、とりわけ真実である。というのは、
非常に薄いトンネル酸化物層は、形成の信頼性と矛盾す
ることなく厚さを縮小することができないからである。
すなわち、トンネルを生じさせる最小電圧を必要とし、
デバイスが耐えなければならない最小ブレークダウン電
圧に制限を課すからである。
め、Ｌ２は、フローティング・ゲート１４の分離間隔よ
りも広くなければならず、トンネル酸化物の領域を減少
させる傾向がある。したがって、Ｌ２は、所望のキャパ
シタンス比が得られるように酸化物領域の比に従って寸
法設定されなければならず、そしてブレークダウン電圧
およびフローティング・ゲート分離に関しても、満足す
べき製造歩留りを得るためには、不良品質酸化物の可能
性に対して調整されなければならない。したがって、寸
法Ｌ２は、小さなサイズに縮小することができないＥＥ
ＰＲＯＭセルの“ｆｏｏｔ ｐｒｉｎｔ”の主要部分で
ある。このことは、とりわけ真実である。というのは、
非常に薄いトンネル酸化物層は、形成の信頼性と矛盾す
ることなく厚さを縮小することができないからである。
すなわち、トンネルを生じさせる最小電圧を必要とし、
デバイスが耐えなければならない最小ブレークダウン電
圧に制限を課すからである。
【００１９】図２は、この発明によるＥＥＰＲＯＭゲー
ト構造２０を簡略化して示す図である。分離酸化物２２
は、図２に示すように、基板２１に部分的に埋込まれて
おり、基板から部分的に突き出ている。しかし、この発
明によれば、トンネル酸化物２３および第１のポリシリ
コン層２４の形成後、ポリシリコン層２４が平坦化され
る。この平坦化は、簡単で信頼性のある化学／機械的研
磨工程によって行うのが好適である。この研磨工程は、
以下に詳述するように、セルフ・リミティング（ｓｅｌ
ｆ−ｌｉｍｉｔｉｎｇ）とすることができる。平坦化
は、ポリシリコン間酸化物２５およびゲート電極２６
が、表面トポグラフィによって劣化されることなく、平
坦表面上に形成されることを可能にする。さらに、リソ
グラフィ露光フォーカスの問題は発生せず、金属または
高融点金属を接続に用いることができる。
ト構造２０を簡略化して示す図である。分離酸化物２２
は、図２に示すように、基板２１に部分的に埋込まれて
おり、基板から部分的に突き出ている。しかし、この発
明によれば、トンネル酸化物２３および第１のポリシリ
コン層２４の形成後、ポリシリコン層２４が平坦化され
る。この平坦化は、簡単で信頼性のある化学／機械的研
磨工程によって行うのが好適である。この研磨工程は、
以下に詳述するように、セルフ・リミティング（ｓｅｌ
ｆ−ｌｉｍｉｔｉｎｇ）とすることができる。平坦化
は、ポリシリコン間酸化物２５およびゲート電極２６
が、表面トポグラフィによって劣化されることなく、平
坦表面上に形成されることを可能にする。さらに、リソ
グラフィ露光フォーカスの問題は発生せず、金属または
高融点金属を接続に用いることができる。
【００２０】しかし、この発明の主な利点は、ポリシリ
コン間酸化物の品質が、表面トポグラフィによって全く
劣化せず、隣接フローティング・ゲートの分離は、ＲＯ
Ｘ分離構造の幅Ｌ１によってのみ決められ、この幅は、
トンネルを生じさせる一定の電圧バイアスに対し、図１
の従来におけるフローティング・ゲート間の分離間隔よ
りも大きい必要はない、という事実にある。したがっ
て、図２の構造は、図１のサイズよりもさらに小さいサ
イズに縮小可能である。さらに、この発明の構造では、
激しい表面トポグラフィを除去することによって、キャ
パシタンス比を低減し、一方、図２の構造は、特定の補
償（例えば、ゲート構造によって占有されるメモリセル
のパーセント領域を増大させる）を与え、セル・サイズ
をかなり小さくすることを可能にしつつ、動作の信頼性
が増強される。
コン間酸化物の品質が、表面トポグラフィによって全く
劣化せず、隣接フローティング・ゲートの分離は、ＲＯ
Ｘ分離構造の幅Ｌ１によってのみ決められ、この幅は、
トンネルを生じさせる一定の電圧バイアスに対し、図１
の従来におけるフローティング・ゲート間の分離間隔よ
りも大きい必要はない、という事実にある。したがっ
て、図２の構造は、図１のサイズよりもさらに小さいサ
イズに縮小可能である。さらに、この発明の構造では、
激しい表面トポグラフィを除去することによって、キャ
パシタンス比を低減し、一方、図２の構造は、特定の補
償（例えば、ゲート構造によって占有されるメモリセル
のパーセント領域を増大させる）を与え、セル・サイズ
をかなり小さくすることを可能にしつつ、動作の信頼性
が増強される。
【００２１】図３〜図１４を参照して、この発明の第１
実施例の製造について説明する。図３は、２つのｐウェ
ル３２，３３が形成されているｎ形基板３１を示してい
る。図３の左側のｐウェル３２は、周辺回路の形成に用
いられる。周辺回路としては、例えば、右側のｐウェル
３３上に形成されるＥＥＰＲＯＭアレイへの書込みを制
御する比較的高い（例えば１２Ｖ）プログラミング電圧
に耐えることのできるトランジスタのＣＭＯＳ対であ
る。２つのｐウェルは、マスク３５と拡散による不純物
注入のような既知のプロセスによって形成できる。約１
５０オングストローム厚さの酸化物層および約２００オ
ングストローム厚さの窒化物層のような保護絶縁層３４
が形成され、図４に示すｎウェル３６の形成のような、
以降の基板の処理プロセスにわたって保持されるのが好
ましい。その理由は、不純物注入は、保護絶縁層を経て
行うことができ、保護絶縁層の除去は、基板表面上に構
造を形成するために、すべての材料（たとえば３６′）
および異物を完全に除去することを保証するからであ
る。
実施例の製造について説明する。図３は、２つのｐウェ
ル３２，３３が形成されているｎ形基板３１を示してい
る。図３の左側のｐウェル３２は、周辺回路の形成に用
いられる。周辺回路としては、例えば、右側のｐウェル
３３上に形成されるＥＥＰＲＯＭアレイへの書込みを制
御する比較的高い（例えば１２Ｖ）プログラミング電圧
に耐えることのできるトランジスタのＣＭＯＳ対であ
る。２つのｐウェルは、マスク３５と拡散による不純物
注入のような既知のプロセスによって形成できる。約１
５０オングストローム厚さの酸化物層および約２００オ
ングストローム厚さの窒化物層のような保護絶縁層３４
が形成され、図４に示すｎウェル３６の形成のような、
以降の基板の処理プロセスにわたって保持されるのが好
ましい。その理由は、不純物注入は、保護絶縁層を経て
行うことができ、保護絶縁層の除去は、基板表面上に構
造を形成するために、すべての材料（たとえば３６′）
および異物を完全に除去することを保証するからであ
る。
【００２２】図５に示すように、基板の一定領域は、さ
らなるマスク（図示せず）を用いてエッチングによって
リセスされ、基板表面より立上がっている埋込み酸化物
分離構造３８，３８′が形成される。ＲＯＸ分離構造の
立上りの寸法は、酸化時間の制御によりコントロールさ
れなければならない。というのは、分離構造は、フロー
ティング・ゲート構造の厚さ（たとえば約２０００オン
グストローム）を最終的に定めるからである。これらの
分離構造は、ｐウェル３２，３３およびｎウェル３６の
境界に、および他の構造の境界が形成される位置に設け
られる。メモリセル・アレイが形成されるｐウェル３３
上に形成されたＲＯＸ分離構造は、実際には、ＲＯＸ構
造３８′と端部が接する細長い矩形開口を有する、点線
３９によって示される層である。これらの矩形開口は、
図１５に示されるデバイスの平面図に、１５０１で明瞭
に示されている。これらの矩形開口内では、窒化物／酸
化物層３４を容易に剥離することができる。
らなるマスク（図示せず）を用いてエッチングによって
リセスされ、基板表面より立上がっている埋込み酸化物
分離構造３８，３８′が形成される。ＲＯＸ分離構造の
立上りの寸法は、酸化時間の制御によりコントロールさ
れなければならない。というのは、分離構造は、フロー
ティング・ゲート構造の厚さ（たとえば約２０００オン
グストローム）を最終的に定めるからである。これらの
分離構造は、ｐウェル３２，３３およびｎウェル３６の
境界に、および他の構造の境界が形成される位置に設け
られる。メモリセル・アレイが形成されるｐウェル３３
上に形成されたＲＯＸ分離構造は、実際には、ＲＯＸ構
造３８′と端部が接する細長い矩形開口を有する、点線
３９によって示される層である。これらの矩形開口は、
図１５に示されるデバイスの平面図に、１５０１で明瞭
に示されている。これらの矩形開口内では、窒化物／酸
化物層３４を容易に剥離することができる。
【００２３】図６において、約２５０オングストローム
厚さのパッド酸化物４０を生成させる。この酸化物は、
いくつかの機能を有し、以下に詳細に説明するように、
層の大部分が犠牲層であって除去されるので、パッド酸
化物と呼ばれる。それにもかかわらず、厚さは幾分重要
である。というのは、残された部分は、選択ゲート・ト
ランジスタ（例えば、図１４の５８，５８Ａ）のゲート
酸化物を形成するからである。なお、選択ゲート・トラ
ンジスタは、この発明を説明するために、ここで用いら
れるＮＡＮＤ形メモリ構造に用いられる。しかし、この
ようなトランジスタが設けられないならば、パッド酸化
物４０の厚さは、この発明にとって重要ではない。それ
にもかかわらず、特定の厚さにパッド酸化物４０を形成
することは、この発明の好適な形態の特徴であるとみな
される。というのは、種々のタイプのＥＥＰＲＯＭにし
ばしば含まれる、低電圧トランジスタのためのゲート酸
化物を含む異なる酸化物構造が、最少の製造工程で形成
できることを可能にするからである。
厚さのパッド酸化物４０を生成させる。この酸化物は、
いくつかの機能を有し、以下に詳細に説明するように、
層の大部分が犠牲層であって除去されるので、パッド酸
化物と呼ばれる。それにもかかわらず、厚さは幾分重要
である。というのは、残された部分は、選択ゲート・ト
ランジスタ（例えば、図１４の５８，５８Ａ）のゲート
酸化物を形成するからである。なお、選択ゲート・トラ
ンジスタは、この発明を説明するために、ここで用いら
れるＮＡＮＤ形メモリ構造に用いられる。しかし、この
ようなトランジスタが設けられないならば、パッド酸化
物４０の厚さは、この発明にとって重要ではない。それ
にもかかわらず、特定の厚さにパッド酸化物４０を形成
することは、この発明の好適な形態の特徴であるとみな
される。というのは、種々のタイプのＥＥＰＲＯＭにし
ばしば含まれる、低電圧トランジスタのためのゲート酸
化物を含む異なる酸化物構造が、最少の製造工程で形成
できることを可能にするからである。
【００２４】パッド酸化物を形成した後に、窒化物の薄
い層４１（たとえば１２５オングストローム）を、パッ
ド酸化物およびＲＯＸ分離構造上に堆積する。この窒化
物層は、この発明の特に重要な特徴であるとみなされ
る。というのは、アルミナ・スラリーを用いる化学／機
械的研磨（米国特許第４，６７１，８５２号明細書に開
示されているような化学／機械的研磨、および特に、窒
化シリコン・エッチ・ストップを用いる、米国特許第
４，９４４，８３６号明細書に開示されているプロセス
のような）に対する、より大きな硬度および抵抗性を用
いて、平坦化をセルフ・リミティングにするからであ
る。
い層４１（たとえば１２５オングストローム）を、パッ
ド酸化物およびＲＯＸ分離構造上に堆積する。この窒化
物層は、この発明の特に重要な特徴であるとみなされ
る。というのは、アルミナ・スラリーを用いる化学／機
械的研磨（米国特許第４，６７１，８５２号明細書に開
示されているような化学／機械的研磨、および特に、窒
化シリコン・エッチ・ストップを用いる、米国特許第
４，９４４，８３６号明細書に開示されているプロセス
のような）に対する、より大きな硬度および抵抗性を用
いて、平坦化をセルフ・リミティングにするからであ
る。
【００２５】パッド酸化物４０の種々の部分の異なる機
能に関しては、図７に７０で示すように、ｐウェル３３
上の窒化物および酸化物に最初に開口を設けて、窒化物
層４１を除去し、約１００オングストローム厚さの薄い
トンネル酸化物４２を、図７に示すように成長させる。
次に、図８に点線４３で示されるように、全デバイス上
に、ブランケット層として第１のポリシリコン層を堆積
する。次に、このブランケット層を、ＲＯＸ分離構造上
の窒化物に対し平坦化し、平坦面４３ａを得る。この平
坦化は、また、ＲＯＸ分離構造の突き出しの高さ内に、
フローティング・ゲート構造を埋込み、図２に関して説
明したように、この発明にしたがって、フローティング
・ゲート構造の厚さを定める。
能に関しては、図７に７０で示すように、ｐウェル３３
上の窒化物および酸化物に最初に開口を設けて、窒化物
層４１を除去し、約１００オングストローム厚さの薄い
トンネル酸化物４２を、図７に示すように成長させる。
次に、図８に点線４３で示されるように、全デバイス上
に、ブランケット層として第１のポリシリコン層を堆積
する。次に、このブランケット層を、ＲＯＸ分離構造上
の窒化物に対し平坦化し、平坦面４３ａを得る。この平
坦化は、また、ＲＯＸ分離構造の突き出しの高さ内に、
フローティング・ゲート構造を埋込み、図２に関して説
明したように、この発明にしたがって、フローティング
・ゲート構造の厚さを定める。
【００２６】次に、図９に示すように、酸化物−窒化物
−酸化物（ＯＮＯ）の組成および構成とするのが望まし
いポリシリコン間酸化物層４４を平坦面４３ａ上に成長
させ、複数の既知の技術のうちのいずれかによって、開
口領域７０を画成するのに用いられた同一のマスクを用
いて（しかし、ネガティブ・レジストを用いて）、パタ
ーニングし、窒化物の薄い層４４ａを堆積し、レジスト
４５を、メモリアレイ領域のｐウェル上に設けて、ｐウ
ェル３２から第１のポリシリコン層を除去し、同時にＯ
ＮＯ層４４を保護する。このことは、また、周辺回路が
形成されるｐウェル３２上のパッド酸化物４０を除去
し、同時にその領域からすべての異物を除去する。レジ
ストを除去した後、周辺回路にゲート酸化物を形成する
酸化工程中の保護のために、ＯＮＯ層４４の上部に依然
として窒化物層４４ａが残されている。次に、高いブレ
ークダウン電圧を得るために厚いことが望ましい（例え
ば、４５０〜５００オングストローム）ゲート酸化物
を、ｐウェル３２上に再成長させる。（この時点では、
メモリアレイ領域内の図１４の選択ゲート・トランジス
タ６８，６８ａのためのゲート酸化物として用いられる
パッド酸化物の部分（もし、あれば）のみが残され
る。）次に、図１０に示すように、窒化物層４４ａを除
去し、第２のポリシリコン層４６を、全デバイス上にブ
ランケット層として堆積する。
−酸化物（ＯＮＯ）の組成および構成とするのが望まし
いポリシリコン間酸化物層４４を平坦面４３ａ上に成長
させ、複数の既知の技術のうちのいずれかによって、開
口領域７０を画成するのに用いられた同一のマスクを用
いて（しかし、ネガティブ・レジストを用いて）、パタ
ーニングし、窒化物の薄い層４４ａを堆積し、レジスト
４５を、メモリアレイ領域のｐウェル上に設けて、ｐウ
ェル３２から第１のポリシリコン層を除去し、同時にＯ
ＮＯ層４４を保護する。このことは、また、周辺回路が
形成されるｐウェル３２上のパッド酸化物４０を除去
し、同時にその領域からすべての異物を除去する。レジ
ストを除去した後、周辺回路にゲート酸化物を形成する
酸化工程中の保護のために、ＯＮＯ層４４の上部に依然
として窒化物層４４ａが残されている。次に、高いブレ
ークダウン電圧を得るために厚いことが望ましい（例え
ば、４５０〜５００オングストローム）ゲート酸化物
を、ｐウェル３２上に再成長させる。（この時点では、
メモリアレイ領域内の図１４の選択ゲート・トランジス
タ６８，６８ａのためのゲート酸化物として用いられる
パッド酸化物の部分（もし、あれば）のみが残され
る。）次に、図１０に示すように、窒化物層４４ａを除
去し、第２のポリシリコン層４６を、全デバイス上にブ
ランケット層として堆積する。
【００２７】図１１に示すように、第２ポリシリコン層
をパターニングするゲート・リソグラフィを、レジスト
層（点線４７で示される）を設け、レジストを露光して
現像し、パターニングされたマスクを形成することによ
り行う。このマスクでは、部分４８がメモリ・アレイ中
にゲート構造を画成し、他の領域４９，５０がｐウェル
３２上の周辺回路領域内のトランジスタのゲートを画成
する。このレジスト・マスクおよびレジストの除去にし
たがって、ゲートまたはトンネル酸化物に対しポリシリ
コンをエッチングした後、第１および第２のポリシリコ
ン層とポリシリコン間酸化物との残された部分は、図１
２に示すようになる。図１５を再び参照し、フローティ
ング・ゲート・ポリシリコンは、図２に示すように（図
１５の断面Ｉ−Ｉに相当する）、平坦化プロセスによっ
てＲＯＸ分離構造の間に閉じ込められていることを思い
起こされたい。このエッチング工程は、第１および第２
のポリシリコン層と、ポリシリコン間酸化物とをエッチ
ングし、ＲＯＸ分離構造３８，３８′間のトンネル酸化
物で停止して、フローティング・ゲートＦＧを形成する
ことによって、垂直方向（たとえば、図１５の断面線II
I −III に沿って）に、フローティング・ゲート構造を
分離する。しかし、このエッチング工程は、ＯＮＯ層４
４と第２のポリシリコン層４６とを分離しないが、フロ
ーティング・ゲートとトンネル酸化物とは、前述したよ
うにＲＯＸ構造３８′により端部で境界を定められた分
離構造内の細い矩形開口に形成されることによって分離
され、第２のポリシリコン層により形成されたこれらラ
インは、図１５に示される制御ゲート接続ＣＧと選択ゲ
ート接続ＳＧ、および各制御トランジスタと選択トラン
ジスタのゲート電極を形成する、ことを理解すべきであ
る。
をパターニングするゲート・リソグラフィを、レジスト
層（点線４７で示される）を設け、レジストを露光して
現像し、パターニングされたマスクを形成することによ
り行う。このマスクでは、部分４８がメモリ・アレイ中
にゲート構造を画成し、他の領域４９，５０がｐウェル
３２上の周辺回路領域内のトランジスタのゲートを画成
する。このレジスト・マスクおよびレジストの除去にし
たがって、ゲートまたはトンネル酸化物に対しポリシリ
コンをエッチングした後、第１および第２のポリシリコ
ン層とポリシリコン間酸化物との残された部分は、図１
２に示すようになる。図１５を再び参照し、フローティ
ング・ゲート・ポリシリコンは、図２に示すように（図
１５の断面Ｉ−Ｉに相当する）、平坦化プロセスによっ
てＲＯＸ分離構造の間に閉じ込められていることを思い
起こされたい。このエッチング工程は、第１および第２
のポリシリコン層と、ポリシリコン間酸化物とをエッチ
ングし、ＲＯＸ分離構造３８，３８′間のトンネル酸化
物で停止して、フローティング・ゲートＦＧを形成する
ことによって、垂直方向（たとえば、図１５の断面線II
I −III に沿って）に、フローティング・ゲート構造を
分離する。しかし、このエッチング工程は、ＯＮＯ層４
４と第２のポリシリコン層４６とを分離しないが、フロ
ーティング・ゲートとトンネル酸化物とは、前述したよ
うにＲＯＸ構造３８′により端部で境界を定められた分
離構造内の細い矩形開口に形成されることによって分離
され、第２のポリシリコン層により形成されたこれらラ
インは、図１５に示される制御ゲート接続ＣＧと選択ゲ
ート接続ＳＧ、および各制御トランジスタと選択トラン
ジスタのゲート電極を形成する、ことを理解すべきであ
る。
【００２８】図１３に示すように、イオン注入を自己整
合で行い、接続を形成し、ゲート構造の周りに形成され
たトランジスタの動作を完全なものとし、かつ強化す
る。特に、ｐ+ 注入部５５，５１，５２，５９は、ｐウ
ェルへの電気接続を作るために形成され、同様のｐ+ 注
入部５３およびｎ+ 注入部５７は、ＰＭＯＳトランジス
タおよびＮＭＯＳトランジスタ（たとえば、周辺回路、
およびメモリアレイの選択ゲート・トランジスタにおけ
る）のソース／ドレイン領域を作るために形成される。
同様に、ｎ+ 注入部５８は、周辺回路のｎウェルへの接
続を作るために形成され、ｎ+ 注入部６０は、ｎ基板へ
の接続を作るために形成され、ｎ+ 注入部５６は、ソー
ス／ドレイン領域と、メモリセル・トランジスタとビッ
ト・ライン接続パッドとの間の直列接続とを作るために
形成され、ｎ+ 注入部５４は、周辺回路のＮＭＯＳトラ
ンジスタのソース／ドレイン領域を作るために形成され
ている。この点に関し、５２を除いたメモリアレイのす
べての注入部は、ｎ+ 注入部であり、いくつかのｐ+ 注
入部（例えば、５１，５３）は、互いに隣接するように
配列し、あるいは配列することができる。したがって、
注入は、既知のブロック・アウト注入法によって行うこ
とができ、高解像度マスクは必要ではない。次に図１４
に示すように、構造を保護絶縁体６１で覆い、金属ビッ
ト・ライン・コンタクト６３を有するビット・ライン６
２を形成することによって、メモリ構造を完成する。
合で行い、接続を形成し、ゲート構造の周りに形成され
たトランジスタの動作を完全なものとし、かつ強化す
る。特に、ｐ+ 注入部５５，５１，５２，５９は、ｐウ
ェルへの電気接続を作るために形成され、同様のｐ+ 注
入部５３およびｎ+ 注入部５７は、ＰＭＯＳトランジス
タおよびＮＭＯＳトランジスタ（たとえば、周辺回路、
およびメモリアレイの選択ゲート・トランジスタにおけ
る）のソース／ドレイン領域を作るために形成される。
同様に、ｎ+ 注入部５８は、周辺回路のｎウェルへの接
続を作るために形成され、ｎ+ 注入部６０は、ｎ基板へ
の接続を作るために形成され、ｎ+ 注入部５６は、ソー
ス／ドレイン領域と、メモリセル・トランジスタとビッ
ト・ライン接続パッドとの間の直列接続とを作るために
形成され、ｎ+ 注入部５４は、周辺回路のＮＭＯＳトラ
ンジスタのソース／ドレイン領域を作るために形成され
ている。この点に関し、５２を除いたメモリアレイのす
べての注入部は、ｎ+ 注入部であり、いくつかのｐ+ 注
入部（例えば、５１，５３）は、互いに隣接するように
配列し、あるいは配列することができる。したがって、
注入は、既知のブロック・アウト注入法によって行うこ
とができ、高解像度マスクは必要ではない。次に図１４
に示すように、構造を保護絶縁体６１で覆い、金属ビッ
ト・ライン・コンタクト６３を有するビット・ライン６
２を形成することによって、メモリ構造を完成する。
【００２９】動作において、図１４，図１５に示された
ＮＡＮＤ形のフラッシュ・メモリは、ｎ+ 注入部５６に
より形成された直列接続の故に、メモリセルの位置の順
序で書込むことができる。この順序は、例えば、選択ゲ
ート・トランジスタ６８ａによって形成されたビット・
ライン接続から最も離れたアレイの端部で開始する。特
に、プログラミング電圧（例えば、フローティング・ゲ
ートの下側のトンネル酸化物を経る電子のトンネルを生
じさせるのに十分な８．５Ｖ）は、最初にＣＧ８に印加
され、一方、ビット・ラインに相当するトランジスタの
残りは、低電圧（例えば、３．５Ｖ）によって導通さ
れ、２つの論理レベルのうちの１つの論理レベルでのデ
ータは、ビット・ライン・コンタクト６３を経て供給さ
れ、電子源を、直列接続に、最終的にはＣＧ８によって
イネーブルされたトランジスタのフローティング・ゲー
トに供給する。
ＮＡＮＤ形のフラッシュ・メモリは、ｎ+ 注入部５６に
より形成された直列接続の故に、メモリセルの位置の順
序で書込むことができる。この順序は、例えば、選択ゲ
ート・トランジスタ６８ａによって形成されたビット・
ライン接続から最も離れたアレイの端部で開始する。特
に、プログラミング電圧（例えば、フローティング・ゲ
ートの下側のトンネル酸化物を経る電子のトンネルを生
じさせるのに十分な８．５Ｖ）は、最初にＣＧ８に印加
され、一方、ビット・ラインに相当するトランジスタの
残りは、低電圧（例えば、３．５Ｖ）によって導通さ
れ、２つの論理レベルのうちの１つの論理レベルでのデ
ータは、ビット・ライン・コンタクト６３を経て供給さ
れ、電子源を、直列接続に、最終的にはＣＧ８によって
イネーブルされたトランジスタのフローティング・ゲー
トに供給する。
【００３０】ラインにおける次のセルに書込むには、電
圧をＣＧ８から除去し（例えば、ＣＧ８はグランド電位
にされて、対応トランジスタをターンオフし、直列接続
のキャパシタンスを低減させる）、高電圧をＣＧ７に印
加する。一方、低電圧は、ＣＧ１〜ＣＧ６に保持され
る。このプロセスは、すべてのメモリセルへのアクセス
に対して、繰り返すことができる。記憶のための電子の
供給を、選択トランジスタ（例えば、ＳＧ１を形成する
６８ａ）によって調整することもできる。選択トランジ
スタは、ビット・ラインを、メモリのＮＡＮＤ機能を作
るゲート接続およびゲート電極に接続している。
圧をＣＧ８から除去し（例えば、ＣＧ８はグランド電位
にされて、対応トランジスタをターンオフし、直列接続
のキャパシタンスを低減させる）、高電圧をＣＧ７に印
加する。一方、低電圧は、ＣＧ１〜ＣＧ６に保持され
る。このプロセスは、すべてのメモリセルへのアクセス
に対して、繰り返すことができる。記憶のための電子の
供給を、選択トランジスタ（例えば、ＳＧ１を形成する
６８ａ）によって調整することもできる。選択トランジ
スタは、ビット・ラインを、メモリのＮＡＮＤ機能を作
るゲート接続およびゲート電極に接続している。
【００３１】上述の動作モードは、トランジスタ６８ａ
によって形成された選択ゲートＳＧ１のみを含むので、
一例とみなされるべきことに留意されたい。電荷転送
は、電荷が転送されるビット・ラインの抵抗によって
も、妨げられる。少なくともこの後者の理由により、書
込みはアレイの中心から外側に向かって、一般に行われ
る。したがって、実際には、最適速度および動作信頼性
に対しては、それぞれトランジスタ６８ａ，６８により
形成される２つの選択ゲートＳＧ１，ＳＧ２が、好適に
用いられる。選択ゲートから電荷が供給されると、ビッ
ト・ラインによる電荷転送は、上述したように制御ゲー
トの増大電圧に応答して、メモリセルでの記憶により終
了する。選択ゲートＳＧ１，ＳＧ２が、制御ゲートへの
電圧の適切な供給によって別個に制御されるならば、選
択ゲートの制御の下で、データはメモリアレイに１つ置
きに書込むことができる。前述したように、選択された
制御ゲートに供給される高電圧、および次に続く制御ゲ
ートに供給される低電圧にしたがう記憶により、電荷転
送は、ビット・ラインに沿って終了し、ビット・ライン
の両端部からの同時書込みも可能である。
によって形成された選択ゲートＳＧ１のみを含むので、
一例とみなされるべきことに留意されたい。電荷転送
は、電荷が転送されるビット・ラインの抵抗によって
も、妨げられる。少なくともこの後者の理由により、書
込みはアレイの中心から外側に向かって、一般に行われ
る。したがって、実際には、最適速度および動作信頼性
に対しては、それぞれトランジスタ６８ａ，６８により
形成される２つの選択ゲートＳＧ１，ＳＧ２が、好適に
用いられる。選択ゲートから電荷が供給されると、ビッ
ト・ラインによる電荷転送は、上述したように制御ゲー
トの増大電圧に応答して、メモリセルでの記憶により終
了する。選択ゲートＳＧ１，ＳＧ２が、制御ゲートへの
電圧の適切な供給によって別個に制御されるならば、選
択ゲートの制御の下で、データはメモリアレイに１つ置
きに書込むことができる。前述したように、選択された
制御ゲートに供給される高電圧、および次に続く制御ゲ
ートに供給される低電圧にしたがう記憶により、電荷転
送は、ビット・ラインに沿って終了し、ビット・ライン
の両端部からの同時書込みも可能である。
【００３２】次に、この発明の第２の実施例を、図１６
〜図２６を参照して説明する。第２の実施例では、前述
した第１の実施例の高パッケージング密度を保持しなが
ら、各メモリセルを個々にアクセスできる。図１６〜図
２１は、断面図であり、図２２〜図２５は、対応する平
面図であり、図２６は平面図に対応する略回路図であ
る。簡単にするために、ＥＥＰＲＯＭのメモリアレイ部
分のみを示す。図１６〜図１８の断面図は、図２３の方
向ｘ−ｘ′におけるものであり、図１９〜図２１の断面
図は、図２３の方向ｙ−ｙ′におけるものである。
〜図２６を参照して説明する。第２の実施例では、前述
した第１の実施例の高パッケージング密度を保持しなが
ら、各メモリセルを個々にアクセスできる。図１６〜図
２１は、断面図であり、図２２〜図２５は、対応する平
面図であり、図２６は平面図に対応する略回路図であ
る。簡単にするために、ＥＥＰＲＯＭのメモリアレイ部
分のみを示す。図１６〜図１８の断面図は、図２３の方
向ｘ−ｘ′におけるものであり、図１９〜図２１の断面
図は、図２３の方向ｙ−ｙ′におけるものである。
【００３３】図１６は、前述したこの発明の第１の実施
例の図１２にほぼ対応するデバイスの製造における一段
階を示す。すなわち、ｐ形基板上の、フローティング・
ゲート絶縁層２１８，第１のポリシリコン層２１６（約
５×１０19〜１０21／ｃｍ3の範囲のｎ形不純物濃度を
有する），制御ゲート絶縁層（好適にはＯＮＯである）
２１４，第２ポリシリコン層２１２（約５×１０19〜１
０21／ｃｍ3 の範囲のｎ形不純物濃度を有する），保護
窒化物層２１０の積層を形成し、平坦化し、パターニン
グした後の段階である。パターニングを行って、図２２
の平面図に示すように、好適には反応性イオン・エッチ
ングにより、積層構造の細長いストリップを形成する。
次に、積層構造と、特にマスクとしての保護上部窒化物
層２１０とを用いて、ｐ形基板にｐ+ 分離注入部（５×
１０16〜１０17／ｃｍ3 の範囲の不純物濃度）を作成し
て、分離接合３００を形成する。
例の図１２にほぼ対応するデバイスの製造における一段
階を示す。すなわち、ｐ形基板上の、フローティング・
ゲート絶縁層２１８，第１のポリシリコン層２１６（約
５×１０19〜１０21／ｃｍ3の範囲のｎ形不純物濃度を
有する），制御ゲート絶縁層（好適にはＯＮＯである）
２１４，第２ポリシリコン層２１２（約５×１０19〜１
０21／ｃｍ3 の範囲のｎ形不純物濃度を有する），保護
窒化物層２１０の積層を形成し、平坦化し、パターニン
グした後の段階である。パターニングを行って、図２２
の平面図に示すように、好適には反応性イオン・エッチ
ングにより、積層構造の細長いストリップを形成する。
次に、積層構造と、特にマスクとしての保護上部窒化物
層２１０とを用いて、ｐ形基板にｐ+ 分離注入部（５×
１０16〜１０17／ｃｍ3 の範囲の不純物濃度）を作成し
て、分離接合３００を形成する。
【００３４】分離注入を一旦行うと、分離注入部（例え
ば、３００）上、および積層構造の側壁（例えば、３１
２）上の分離領域３１４内に、フィールド酸化物が成長
する。次に、さらに他の酸化物３１６を、望ましくは化
学蒸着（ＣＶＤ）により堆積して、積層構造間のギャッ
プを充填する。これは、有効に分離溝となる。このプロ
セスは、また、窒化物層２１０上に酸化物を堆積する。
しかし、窒化物層２１０上の酸化物を、平坦化により
（望ましくは、化学／機械的研磨により）、窒化物層に
至るまで除去して、酸化物堆積３１６を、溝の埋込みに
制限する。次に、窒化物２１０を除去する。
ば、３００）上、および積層構造の側壁（例えば、３１
２）上の分離領域３１４内に、フィールド酸化物が成長
する。次に、さらに他の酸化物３１６を、望ましくは化
学蒸着（ＣＶＤ）により堆積して、積層構造間のギャッ
プを充填する。これは、有効に分離溝となる。このプロ
セスは、また、窒化物層２１０上に酸化物を堆積する。
しかし、窒化物層２１０上の酸化物を、平坦化により
（望ましくは、化学／機械的研磨により）、窒化物層に
至るまで除去して、酸化物堆積３１６を、溝の埋込みに
制限する。次に、窒化物２１０を除去する。
【００３５】図１８に示すように、望ましくはタングス
テン・ポリサイド３３０である導電層と、窒化物層３１
８を、ＣＶＤによって堆積する。次に、これら層を、図
２２に示す積層構造の垂直（例えば列）パターニングに
ほぼ直交する方向（必ずしも直角である必要はない）に
パターニングし、図１６，図１９，図２３に示すよう
に、トランジスタ制御ゲート３４０を接続する水平（例
えば行）導体のアレイを形成する。したがって、残りの
タングステン・ポリサイドは、図２６のワード・ライン
ＷＬとなる配線を平坦表面上に形成する。分離構造と交
わるこれら接続を平坦表面上に形成すると、製造歩留り
およびサービスの増大における信頼性を増大させる。し
たがって、前述した第１の実施例と同様の効果が得られ
る。次に、パターニングされたタングステン・ポリサイ
ドおよびＣＶＤ窒化物層を、マスクとして用いて、積層
構造を基板までエッチングし、細長い積層構造を、図１
８における平面に平行な溝で、個々のメモリセルに分離
する。
テン・ポリサイド３３０である導電層と、窒化物層３１
８を、ＣＶＤによって堆積する。次に、これら層を、図
２２に示す積層構造の垂直（例えば列）パターニングに
ほぼ直交する方向（必ずしも直角である必要はない）に
パターニングし、図１６，図１９，図２３に示すよう
に、トランジスタ制御ゲート３４０を接続する水平（例
えば行）導体のアレイを形成する。したがって、残りの
タングステン・ポリサイドは、図２６のワード・ライン
ＷＬとなる配線を平坦表面上に形成する。分離構造と交
わるこれら接続を平坦表面上に形成すると、製造歩留り
およびサービスの増大における信頼性を増大させる。し
たがって、前述した第１の実施例と同様の効果が得られ
る。次に、パターニングされたタングステン・ポリサイ
ドおよびＣＶＤ窒化物層を、マスクとして用いて、積層
構造を基板までエッチングし、細長い積層構造を、図１
８における平面に平行な溝で、個々のメモリセルに分離
する。
【００３６】図２３（例えば、図１８における平面に平
行であり、ワード・ラインの端面図を与える）のｙ−
ｙ′線の断面図である図１９において、積層構造（タン
グステン・ポリサイド層を含む）の側壁上に窒化物スペ
ーサ３４０が形成され、メモリセルに分離され、メモリ
セル間の分離構造の側壁は、タングステン・ポリサイド
・パターニングに従ってエッチングした後に残る。これ
らの側壁スペーサは、幅を対称的にまたは非対称的に形
成される。スペーサの幅は、ソース／ドレインｎ+ 注入
の領域を自己整合で、５×１０19〜１０21／ｃｍ3 の好
適な不純物濃度に画成する。次に、注入不純物は、熱処
理（例えば、注入プロセスによって生じる結晶転位を修
正するアニーリング）によって、形成されるトランジス
タの所望の特性によって指示されるように、所望のプロ
ファイル（例えば３５０）に拡散される。他の追加の注
入および拡散を、同じ目的で行うことができる。
行であり、ワード・ラインの端面図を与える）のｙ−
ｙ′線の断面図である図１９において、積層構造（タン
グステン・ポリサイド層を含む）の側壁上に窒化物スペ
ーサ３４０が形成され、メモリセルに分離され、メモリ
セル間の分離構造の側壁は、タングステン・ポリサイド
・パターニングに従ってエッチングした後に残る。これ
らの側壁スペーサは、幅を対称的にまたは非対称的に形
成される。スペーサの幅は、ソース／ドレインｎ+ 注入
の領域を自己整合で、５×１０19〜１０21／ｃｍ3 の好
適な不純物濃度に画成する。次に、注入不純物は、熱処
理（例えば、注入プロセスによって生じる結晶転位を修
正するアニーリング）によって、形成されるトランジス
タの所望の特性によって指示されるように、所望のプロ
ファイル（例えば３５０）に拡散される。他の追加の注
入および拡散を、同じ目的で行うことができる。
【００３７】図１６に関連して説明したｐ+ 分離注入
は、点線３５３で示すように、図１９における平面の上
下に存在することを思い起こすであろう。これらの分離
構造は、正しい位置に残され、当業者には周知のよう
に、ｎ+ 注入後に、図１９における平面に垂直な方向に
おける、メモリセルの分離に有効である。
は、点線３５３で示すように、図１９における平面の上
下に存在することを思い起こすであろう。これらの分離
構造は、正しい位置に残され、当業者には周知のよう
に、ｎ+ 注入後に、図１９における平面に垂直な方向に
おける、メモリセルの分離に有効である。
【００３８】次に、タングステン３５１を、ソース／ド
レイン・コンタクト領域３５０上に（窒化物上ではな
い）選択的に堆積し、図２０および図２４に示すよう
に、ＣＶＤ酸化物３５５でシールする。この段階では、
ソース領域およびドレイン領域のみが露出されることに
注意すべきである。ｐ+ 分離領域は、フィールド酸化物
３１４（図１７）で覆われる。したがって、選択タング
ステンは、ｎ+ 拡散領域を含む半導体材料上に選択的に
堆積することができる。この選択堆積は、この発明の好
適な形態にしたがう、デバイスの製造をかなり簡略化す
る。酸化物３５５の平坦化は、任意である。次に、図２
０にさらに示すように、ブロックアウト・マスクを用い
たエッチングによって、１つ置きの酸化物プラグ３５５
を除去する。これは、当業者には十分に理解できる低解
像度プロセスである。このプロセスは、きわめて信頼性
が高く、高製造歩留りである。
レイン・コンタクト領域３５０上に（窒化物上ではな
い）選択的に堆積し、図２０および図２４に示すよう
に、ＣＶＤ酸化物３５５でシールする。この段階では、
ソース領域およびドレイン領域のみが露出されることに
注意すべきである。ｐ+ 分離領域は、フィールド酸化物
３１４（図１７）で覆われる。したがって、選択タング
ステンは、ｎ+ 拡散領域を含む半導体材料上に選択的に
堆積することができる。この選択堆積は、この発明の好
適な形態にしたがう、デバイスの製造をかなり簡略化す
る。酸化物３５５の平坦化は、任意である。次に、図２
０にさらに示すように、ブロックアウト・マスクを用い
たエッチングによって、１つ置きの酸化物プラグ３５５
を除去する。これは、当業者には十分に理解できる低解
像度プロセスである。このプロセスは、きわめて信頼性
が高く、高製造歩留りである。
【００３９】酸化物が選択的に除去された所にソース・
ライン３５２（好適には普通のＣｕ／Ａｌ合金）の形成
後、絶縁ブランケット層３６０（好適にはＣＶＤ酸化
物）が形成され、ソース・ラインをビット・ライン３８
０（ソース・ラインと交差する）から絶縁する。次に、
このブランケット層３６０を、パターニングして（比較
的低解像度で）、残りの酸化物プラグで個々のバイアス
を形成する。残りの酸化物プラグは、前述したように、
ソース・ラインが形成された箇所で除去された酸化物プ
ラグの位置と交互する。次に、１つ置きの残りの酸化物
プラグを除去して、ビット・ライン３８０（普通のＣｕ
／Ａｌ合金が好適である）を形成する。ビット・ライン
は、タングステン・ドレイン・コンタクト３５０のうち
の１つ置きのコンタクトに達し、ＥＥＰＲＯＭ構造を完
成する。ビット・ラインは、図２５において垂直方向に
延びるように示されている。ビット・ラインが形成され
る表面のトポグラフィは、問題にするほどのものではな
い。というのは、ビット・ラインは、必要なだけ厚く形
成することができ、酸化物が除去された領域を十分に充
填することができるからである。もちろん、パシベーシ
ョン層のような他の層、または他の回路を、その上に重
ねることができる。
ライン３５２（好適には普通のＣｕ／Ａｌ合金）の形成
後、絶縁ブランケット層３６０（好適にはＣＶＤ酸化
物）が形成され、ソース・ラインをビット・ライン３８
０（ソース・ラインと交差する）から絶縁する。次に、
このブランケット層３６０を、パターニングして（比較
的低解像度で）、残りの酸化物プラグで個々のバイアス
を形成する。残りの酸化物プラグは、前述したように、
ソース・ラインが形成された箇所で除去された酸化物プ
ラグの位置と交互する。次に、１つ置きの残りの酸化物
プラグを除去して、ビット・ライン３８０（普通のＣｕ
／Ａｌ合金が好適である）を形成する。ビット・ライン
は、タングステン・ドレイン・コンタクト３５０のうち
の１つ置きのコンタクトに達し、ＥＥＰＲＯＭ構造を完
成する。ビット・ラインは、図２５において垂直方向に
延びるように示されている。ビット・ラインが形成され
る表面のトポグラフィは、問題にするほどのものではな
い。というのは、ビット・ラインは、必要なだけ厚く形
成することができ、酸化物が除去された領域を十分に充
填することができるからである。もちろん、パシベーシ
ョン層のような他の層、または他の回路を、その上に重
ねることができる。
【００４０】このようにして形成されたＥＥＰＲＯＭ回
路の概略を図２６に示し、図２５の平面図と対応させて
示す。ワード・ラインおよびソース・ライン（１つのソ
ース・ラインはワード・ラインの各対に対して設けられ
ている）は、水平方向（例えば、列方向）に延び、各列
のトランジスタ対の間のソース・ノードに接続する。ビ
ット・ラインは、図２６において垂直に延び、図１９〜
図２１に関連して前述したように、ソース・ライン接続
と交互するドレイン・ノードに接続する。したがって、
トランジスタのいかなる対をも、ビット・ラインおよび
ソース・ラインに電圧を印加することによって選択する
ことができ、ワード・ラインに印加された電圧に従って
対の１つのトランジスタを選択することができる。この
メモリアレイの動作は、図１５に関連して説明した動作
と同じである。
路の概略を図２６に示し、図２５の平面図と対応させて
示す。ワード・ラインおよびソース・ライン（１つのソ
ース・ラインはワード・ラインの各対に対して設けられ
ている）は、水平方向（例えば、列方向）に延び、各列
のトランジスタ対の間のソース・ノードに接続する。ビ
ット・ラインは、図２６において垂直に延び、図１９〜
図２１に関連して前述したように、ソース・ライン接続
と交互するドレイン・ノードに接続する。したがって、
トランジスタのいかなる対をも、ビット・ラインおよび
ソース・ラインに電圧を印加することによって選択する
ことができ、ワード・ラインに印加された電圧に従って
対の１つのトランジスタを選択することができる。この
メモリアレイの動作は、図１５に関連して説明した動作
と同じである。
【００４１】
【発明の効果】前述したことから、この発明は、簡単な
集積回路構造を提供することが容易にわかる。この集積
回路構造によれば、低減された数の信頼性の高い製造工
程で製造することができ、また、ゲート絶縁層または導
体の完全性を劣化させ、製造歩留りを低下させる激しい
トポグラフィを排除できる。この発明の構造は、また、
ＥＥＰＲＯＭデバイスに適用される場合に、非常に高い
パッケージング密度を与え、およびメモリセルへの高導
電性の相互接続を与えるために、金属および高融点金属
を用いることを可能にする。
集積回路構造を提供することが容易にわかる。この集積
回路構造によれば、低減された数の信頼性の高い製造工
程で製造することができ、また、ゲート絶縁層または導
体の完全性を劣化させ、製造歩留りを低下させる激しい
トポグラフィを排除できる。この発明の構造は、また、
ＥＥＰＲＯＭデバイスに適用される場合に、非常に高い
パッケージング密度を与え、およびメモリセルへの高導
電性の相互接続を与えるために、金属および高融点金属
を用いることを可能にする。
【図１】従来技術によるダブル・ポリシリコンＥＥＰＲ
ＯＭゲート構造の略図である。
ＯＭゲート構造の略図である。
【図２】この発明によるダブル・ポリシリコンＥＥＰＲ
ＯＭゲート構造の略図である。
ＯＭゲート構造の略図である。
【図３】この発明の第１の実施例の製造工程を示す断面
図である。
図である。
【図４】この発明の第１の実施例の製造工程を示す断面
図である。
図である。
【図５】この発明の第１の実施例の製造工程を示す断面
図である。
図である。
【図６】この発明の第１の実施例の製造工程を示す断面
図である。
図である。
【図７】この発明の第１の実施例の製造工程を示す断面
図である。
図である。
【図８】この発明の第１の実施例の製造工程を示す断面
図である。
図である。
【図９】この発明の第１の実施例の製造工程を示す断面
図である。
図である。
【図１０】この発明の第１の実施例の製造工程を示す断
面図である。
面図である。
【図１１】この発明の第１の実施例の製造工程を示す断
面図である。
面図である。
【図１２】この発明の第１の実施例の製造工程を示す断
面図である。
面図である。
【図１３】この発明の第１の実施例の製造工程を示す断
面図である。
面図である。
【図１４】この発明の第１の実施例の製造工程を示す断
面図である。
面図である。
【図１５】図３〜図１４に示した製造工程に従って形成
された構造のメモリアレイ部分の平面図である。
された構造のメモリアレイ部分の平面図である。
【図１６】この発明の第２の実施例の製造工程を示す断
面図であり、図２３のｘ−ｘ′線断面である。
面図であり、図２３のｘ−ｘ′線断面である。
【図１７】この発明の第２の実施例の製造工程を示す断
面図であり、図２３のｘ−ｘ′線断面である。
面図であり、図２３のｘ−ｘ′線断面である。
【図１８】この発明の第２の実施例の製造工程を示す断
面図であり、図２３のｘ−ｘ′線断面である。
面図であり、図２３のｘ−ｘ′線断面である。
【図１９】この発明の第２の実施例の製造工程を示す断
面図であり、図２３のｙ−ｙ′線断面である。
面図であり、図２３のｙ−ｙ′線断面である。
【図２０】この発明の第２の実施例の製造工程を示す断
面図であり、図２３のｙ−ｙ′線断面である。
面図であり、図２３のｙ−ｙ′線断面である。
【図２１】この発明の第２の実施例の製造工程を示す断
面図であり、図２３のｙ−ｙ′線断面である。
面図であり、図２３のｙ−ｙ′線断面である。
【図２２】この発明の第２の実施例の製造工程を示す断
面図である。
面図である。
【図２３】この発明の第２の実施例の製造工程を示す断
面図である。
面図である。
【図２４】この発明の第２の実施例の製造工程を示す断
面図である。
面図である。
【図２５】この発明の第２の実施例の製造工程を示す断
面図である。
面図である。
【図２６】図１６〜図２５に示したこの発明の第２の実
施例の略回路図である。
施例の略回路図である。
２０ ＥＥＰＲＯＭゲート構造 ２１ 基板 ２２ 分離酸化物 ２３ トンネル酸化物 ２４ ポリシリコン層 ２５ ポリシリコン間酸化物 ２６ ゲート電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/115 (72)発明者 キャロル・ガリ アメリカ合衆国 メリーランド州 オデン トン シロ リッジ コート 307−202 (72)発明者 ルイス・ルー−チェン・スー アメリカ合衆国 ニューヨーク州 フィッ シュキル クロスバイ コート ７ (72)発明者 セイキ・オグラ アメリカ合衆国 ニューヨーク州 ホープ ウェル ジャンクション ロングヒル ロ ード 50 (72)発明者 ニヴォ・ロヴェドー アメリカ合衆国 ニューヨーク州 ラグラ ンジュヴィル サンダンス ロード １ (72)発明者 ジョセフ・フランシス・シェパード アメリカ合衆国 ニューヨーク州 ホープ ウェル ジャンクション カントリー ク ラブ ロード 36
Claims (11)
- 【請求項１】フローティング・ゲートおよび制御ゲート
を有するトランジスタを含むメモリセルを有する電気的
に消去可能なプログラマブル・メモリであって、 前記トランジスタは、 前記トランジスタの境界部分で、基板上に延びる少なく
とも２つの分離構造と、 前記少なくとも２つの分離構造の間に閉じ込められたト
ンネル酸化物および前記フローティング・ゲートとを備
え、 前記フローティング・ゲートは、前記少なくとも２つの
分離構造の表面とほぼ共面である表面を有し、前記表面
は、前記トランジスタが形成される前記基板の表面にほ
ぼ平行であり、 前記トランジスタはさらに、前記フローティング・ゲー
トおよび前記少なくとも２つの分離構造の前記共面上に
形成された前記制御ゲートのゲート絶縁体および制御電
極を備える、電気的に消去可能なプログラマブル・メモ
リ。 - 【請求項２】ゲート酸化物およびゲート電極を有する少
なくとも１つの電界効果トランジスタをさらに備え、前
記ゲート電極の境界部分は、前記基板上に延びる少なく
とも２つの分離構造間に閉じ込められ、前記ゲート電極
の表面は、前記分離構造の表面とほぼ共面である表面を
有し、前記基板の表面にほぼ平行である、請求項１記載
の電気的に消去可能なプログラマブル・メモリ。 - 【請求項３】ソース・ラインのアレイおよびビット・ラ
インのアレイをさらに備え、前記ソース・ラインおよび
前記ビット・ラインは、前記メモリのメモリセルに選択
的に接続され、前記ソース・ラインは、前記ビット・ラ
インに直交するように配置されている、請求項１記載の
電気的に消去可能なプログラマブル・メモリ。 - 【請求項４】ドレイン・コンタクトは、前記メモリの各
メモリセルのトランジスタ間に形成され、前記ソース・
ラインおよび前記ビット・ラインは、前記メモリの前記
各メモリセルの前記トランジスタの共通接続制御電極に
直交する方向において１つ置きのドレイン・コンタクト
に接触する、請求項３記載の電気的に消去可能なプログ
ラマブル・メモリ。 - 【請求項５】前記基板内であって、前記フローティング
・ゲートの一部の下側に延びる複数のソース／ドレイン
領域を、さらに備える請求項１記載の電気的に消去可能
なプログラマブル・メモリ。 - 【請求項６】前記基板上に選択的に堆積された金属で形
成された前記複数のソース／ドレイン領域の各々へのコ
ンタクトを有する複数のコンタクトと、 前記コンタクト上にあり、第１の座標方向に延び、前記
複数のコンタクトのうちの１つ置きのコンタクトを接続
するソース・ラインと、 前記ソース・ラインに直交する方向に延び、前記複数の
コンタクトのうちの残りの１つ置きのコンタクトを接続
する接続部と、をさらに備える請求項５記載の電気的に
消去可能なプログラマブル・メモリ。 - 【請求項７】電気的に消去可能なプログラマブル・メモ
リを製造する方法であって、 基板の表面から延びる少なくとも２つの分離構造を形成
する工程と、 少なくとも前記分離構造上に、窒化物層を形成する工程
と、 少なくとも前記分離構造間に延びるトンネル酸化物層お
よびフローティング・ゲートを形成する工程と、 前記フローティング・ゲートを、前記窒化物層にまで平
坦化する工程と、を含む電気的に消去可能なプログラマ
ブル・メモリの製造方法。 - 【請求項８】前記平坦化工程によって形成される表面上
に、導体を形成する工程をさらに含む、請求項７記載の
電気的に消去可能なプログラマブル・メモリの製造方
法。 - 【請求項９】前記平坦化工程を、化学／機械的研磨工程
を含むプロセスで行う、請求項７記載の電気的に消去可
能なプログラマブル・メモリの製造方法。 - 【請求項１０】前記フローティング・ゲート層，前記ト
ンネル酸化物層の選択された部分を選択的に除去する工
程と、 前記選択的な除去工程によって形成された開口を経て、
前記基板内に不純物を注入する工程と、をさらに含む、
請求項７記載の電気的に消去可能なプログラマブル・メ
モリの製造方法。 - 【請求項１１】複数のコンタクトを選択的に堆積する工
程をさらに含み、 前記コンタクト上にソース・ライン接続部を形成する工
程を含み、前記ソース・ライン接続部は、第１の座標方
向に延び、前記複数のコンタクトのうちの１つ置きのコ
ンタクトを接続し、 前記コンタクト上に、さらに他の接続部を形成する工程
を含み、前記さらに他の接続部は、前記第１の座標方向
に直交する第２の座標方向に延び、前記複数のコンタク
トのうちの残りの１つ置きのコンタクトを接続する、請
求項１０記載の電気的に消去可能なプログラマブル・メ
モリの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US319393 | 1989-03-06 | ||
| US08/319,393 US5622881A (en) | 1994-10-06 | 1994-10-06 | Packing density for flash memories |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08115988A true JPH08115988A (ja) | 1996-05-07 |
| JP3056983B2 JP3056983B2 (ja) | 2000-06-26 |
Family
ID=23242073
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7256188A Expired - Lifetime JP3056983B2 (ja) | 1994-10-06 | 1995-10-03 | 電気的に消去可能なプログラマブル・メモリの製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (3) | US5622881A (ja) |
| EP (1) | EP0706222A1 (ja) |
| JP (1) | JP3056983B2 (ja) |
| KR (1) | KR100217532B1 (ja) |
| TW (1) | TW270240B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101350632B1 (ko) * | 2006-06-21 | 2014-01-10 | 마이크론 테크놀로지, 인크. | 플로팅 게이트 메모리 디바이스들 및 제조 |
Families Citing this family (45)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5767005A (en) * | 1993-07-27 | 1998-06-16 | Micron Technology, Inc. | Method for fabricating a flash EEPROM |
| US6281103B1 (en) | 1993-07-27 | 2001-08-28 | Micron Technology, Inc. | Method for fabricating gate semiconductor |
| US6780740B1 (en) * | 1993-07-27 | 2004-08-24 | Micron Technology, Inc. | Method for fabricating a floating gate semiconductor device |
| US6110833A (en) * | 1998-03-03 | 2000-08-29 | Advanced Micro Devices, Inc. | Elimination of oxynitride (ONO) etch residue and polysilicon stringers through isolation of floating gates on adjacent bitlines by polysilicon oxidation |
| US5898614A (en) * | 1994-11-30 | 1999-04-27 | Nkk Corporation | Non-volatile semiconductor memory device |
| JP2937805B2 (ja) * | 1995-05-19 | 1999-08-23 | モトローラ株式会社 | ２層フローティングゲート構造のマルチビット対応セルを有する不揮発性メモリ及びそのプログラム／消去／読出方法 |
| US5872733A (en) * | 1995-06-06 | 1999-02-16 | International Business Machines Corporation | Ramp-up rate control circuit for flash memory charge pump |
| US5707897A (en) * | 1996-05-16 | 1998-01-13 | Taiwan Semiconductor Manufacturing Company Ltd. | Non-volatile-memory cell for electrically programmable read only memory having a trench-like coupling capacitors |
| TW382147B (en) * | 1996-05-31 | 2000-02-11 | United Microeletronics Corp | Trench-type condensed junction-less flash memory and manufacturing method thereof |
| US6288423B1 (en) * | 1997-04-18 | 2001-09-11 | Nippon Steel Corporation | Composite gate structure memory cell having increased capacitance |
| US6133608A (en) * | 1997-04-23 | 2000-10-17 | International Business Machines Corporation | SOI-body selective link method and apparatus |
| US6160292A (en) * | 1997-04-23 | 2000-12-12 | International Business Machines Corporation | Circuit and methods to improve the operation of SOI devices |
| KR100452634B1 (ko) * | 1997-06-20 | 2005-05-17 | 주식회사 하이닉스반도체 | 플래쉬이이피롬셀제조방법 |
| US6008112A (en) * | 1998-01-08 | 1999-12-28 | International Business Machines Corporation | Method for planarized self-aligned floating gate to isolation |
| US6077296A (en) * | 1998-03-04 | 2000-06-20 | Endologix, Inc. | Endoluminal vascular prosthesis |
| US6171908B1 (en) * | 1998-03-25 | 2001-01-09 | Winbond Electronics Corporation | Method of fabricating self-aligned split gate flash memory cell |
| US6410369B1 (en) | 1998-04-22 | 2002-06-25 | International Business Machines Corporation | Soi-body selective link method and apparatus |
| US6097056A (en) | 1998-04-28 | 2000-08-01 | International Business Machines Corporation | Field effect transistor having a floating gate |
| US6221715B1 (en) | 1998-07-28 | 2001-04-24 | Winbond Electronics Corporation | Method of making polysilicon self-aligned to field isolation oxide |
| TW399332B (en) * | 1998-08-12 | 2000-07-21 | United Microelectronics Corp | The structure of flash memory cell and the manufacturing method thereof |
| US6191444B1 (en) | 1998-09-03 | 2001-02-20 | Micron Technology, Inc. | Mini flash process and circuit |
| US6190969B1 (en) | 1999-02-25 | 2001-02-20 | Taiwan Semiconductor Manufacturing Company | Method to fabricate a flash memory cell with a planar stacked gate |
| KR100314127B1 (ko) * | 1999-04-22 | 2001-11-17 | 윤종용 | 반도체소자의 부유게이트 형성방법 |
| US6153494A (en) * | 1999-05-12 | 2000-11-28 | Taiwan Semiconductor Manufacturing Company | Method to increase the coupling ratio of word line to floating gate by lateral coupling in stacked-gate flash |
| US6204159B1 (en) * | 1999-07-09 | 2001-03-20 | Advanced Micro Devices, Inc. | Method of forming select gate to improve reliability and performance for NAND type flash memory devices |
| US6461915B1 (en) * | 1999-09-01 | 2002-10-08 | Micron Technology, Inc. | Method and structure for an improved floating gate memory cell |
| US6323516B1 (en) * | 1999-09-03 | 2001-11-27 | Advanced Micro Devices, Inc. | Flash memory device and fabrication method having a high coupling ratio |
| US6255689B1 (en) * | 1999-12-20 | 2001-07-03 | United Microelectronics Corp. | Flash memory structure and method of manufacture |
| JP2001189439A (ja) * | 2000-01-05 | 2001-07-10 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置の製造方法及び不揮発性半導体記憶装置 |
| US6448606B1 (en) * | 2000-02-24 | 2002-09-10 | Advanced Micro Devices, Inc. | Semiconductor with increased gate coupling coefficient |
| US6376877B1 (en) * | 2000-02-24 | 2002-04-23 | Advanced Micro Devices, Inc. | Double self-aligning shallow trench isolation semiconductor and manufacturing method therefor |
| US6261905B1 (en) | 2000-04-28 | 2001-07-17 | Taiwan Semiconductor Manufacturing Company | Flash memory structure with stacking gate formed using damascene-like structure |
| US6350641B1 (en) * | 2000-05-17 | 2002-02-26 | United Microelectronics Corp. | Method of increasing the depth of lightly doping in a high voltage device |
| US6590255B2 (en) * | 2000-09-29 | 2003-07-08 | Kabushiki Kaisha Toshiba | Semiconductor memory device having memory cell section and peripheral circuit section and method of manufacturing the same |
| KR100423907B1 (ko) * | 2001-06-14 | 2004-03-22 | 삼성전자주식회사 | 반도체 장치 및 그 제조방법 |
| US6448126B1 (en) * | 2001-08-07 | 2002-09-10 | Macronix International Co. Ltd. | Method of forming an embedded memory |
| KR100487532B1 (ko) * | 2002-07-29 | 2005-05-03 | 삼성전자주식회사 | 얕은 트렌치 소자분리구조를 가지는 플래시 메모리 소자및 그제조방법 |
| US6753570B1 (en) * | 2002-08-20 | 2004-06-22 | Advanced Micro Devices, Inc. | Memory device and method of making |
| KR100468771B1 (ko) * | 2002-10-10 | 2005-01-29 | 삼성전자주식회사 | 모스 트랜지스터의 제조방법 |
| WO2004066389A2 (en) * | 2003-01-22 | 2004-08-05 | Koninklijke Philips Electronics N.V. | Floating gate isolation and method of making |
| US7585746B2 (en) * | 2006-07-12 | 2009-09-08 | Chartered Semiconductor Manufacturing, Ltd. | Process integration scheme of SONOS technology |
| US7652318B2 (en) * | 2006-11-03 | 2010-01-26 | Taiwan Semiconductor Manufacturing Co., Ltd. | Split-gate memory cells and fabrication methods thereof |
| JP2010535410A (ja) * | 2007-08-01 | 2010-11-18 | フリースケール セミコンダクター インコーポレイテッド | 半導体デバイスの製造方法およびそれによって得られる半導体デバイス |
| US9240548B2 (en) * | 2012-05-31 | 2016-01-19 | Micron Technology, Inc. | Memory arrays and methods of forming an array of memory cells |
| US10680002B2 (en) * | 2018-05-16 | 2020-06-09 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method to reduce kink effect in semiconductor devices |
Family Cites Families (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56120166A (en) * | 1980-02-27 | 1981-09-21 | Hitachi Ltd | Semiconductor ic device and manufacture thereof |
| US4663645A (en) * | 1984-05-23 | 1987-05-05 | Hitachi, Ltd. | Semiconductor device of an LDD structure having a floating gate |
| US4833514A (en) * | 1985-05-01 | 1989-05-23 | Texas Instruments Incorporated | Planar FAMOS transistor with sealed floating gate and DCS+N2 O oxide |
| US4597060A (en) * | 1985-05-01 | 1986-06-24 | Texas Instruments Incorporated | EPROM array and method for fabricating |
| US4944836A (en) * | 1985-10-28 | 1990-07-31 | International Business Machines Corporation | Chem-mech polishing method for producing coplanar metal/insulator films on a substrate |
| US4671852A (en) | 1986-05-07 | 1987-06-09 | The Standard Oil Company | Method of forming suspended gate, chemically sensitive field-effect transistor |
| US4905062A (en) * | 1987-11-19 | 1990-02-27 | Texas Instruments Incorporated | Planar famos transistor with trench isolation |
| US4997781A (en) * | 1987-11-24 | 1991-03-05 | Texas Instruments Incorporated | Method of making planarized EPROM array |
| US5143860A (en) * | 1987-12-23 | 1992-09-01 | Texas Instruments Incorporated | High density EPROM fabricaiton method having sidewall floating gates |
| FR2635410B1 (fr) * | 1988-08-11 | 1991-08-02 | Sgs Thomson Microelectronics | Memoire de type eprom a haute densite d'integration avec une organisation en damier et un facteur de couplage ameliore et procede de fabrication |
| FR2635411A1 (fr) * | 1988-08-11 | 1990-02-16 | Sgs Thomson Microelectronics | Memoire de type eprom a haute densite d'integration avec une organisation en damier, un facteur de couplage ameliore et une possibilite de redondance |
| US5179427A (en) * | 1989-06-13 | 1993-01-12 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device with voltage stabilizing electrode |
| JPH0393276A (ja) * | 1989-09-05 | 1991-04-18 | Toshiba Micro Electron Kk | 半導体記憶装置及びその製造方法 |
| JPH088317B2 (ja) * | 1990-04-24 | 1996-01-29 | 株式会社東芝 | 半導体記憶装置及びその製造方法 |
| US5204835A (en) * | 1990-06-13 | 1993-04-20 | Waferscale Integration Inc. | Eprom virtual ground array |
| US5032881A (en) * | 1990-06-29 | 1991-07-16 | National Semiconductor Corporation | Asymmetric virtual ground EPROM cell and fabrication method |
| JPH04186777A (ja) * | 1990-11-20 | 1992-07-03 | Nippon Steel Corp | 半導体装置の製造方法 |
| JP3114229B2 (ja) * | 1991-04-05 | 2000-12-04 | ソニー株式会社 | 不揮発性記憶装置 |
| US5120670A (en) * | 1991-04-18 | 1992-06-09 | National Semiconductor Corporation | Thermal process for implementing the planarization inherent to stacked etch in virtual ground EPROM memories |
| JP3293893B2 (ja) * | 1991-12-09 | 2002-06-17 | 株式会社東芝 | 半導体不揮発性記憶装置の製造方法 |
| US5379253A (en) * | 1992-06-01 | 1995-01-03 | National Semiconductor Corporation | High density EEPROM cell array with novel programming scheme and method of manufacture |
| JPH0621473A (ja) * | 1992-06-29 | 1994-01-28 | Sony Corp | メモリ装置及びメモリ装置の製造方法 |
| KR100277267B1 (ko) * | 1992-11-25 | 2001-02-01 | 사와무라 시코 | 반도체 불휘발성 메모리 및 그 제조방법 |
| US5541130A (en) * | 1995-06-07 | 1996-07-30 | International Business Machines Corporation | Process for making and programming a flash memory array |
-
1994
- 1994-10-06 US US08/319,393 patent/US5622881A/en not_active Expired - Lifetime
-
1995
- 1995-05-04 US US08/434,698 patent/US5643813A/en not_active Expired - Fee Related
- 1995-07-10 TW TW084107107A patent/TW270240B/zh active
- 1995-10-03 EP EP95480152A patent/EP0706222A1/en not_active Withdrawn
- 1995-10-03 JP JP7256188A patent/JP3056983B2/ja not_active Expired - Lifetime
- 1995-10-05 KR KR1019950034078A patent/KR100217532B1/ko not_active IP Right Cessation
-
1996
- 1996-09-05 US US08/708,432 patent/US5892257A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101350632B1 (ko) * | 2006-06-21 | 2014-01-10 | 마이크론 테크놀로지, 인크. | 플로팅 게이트 메모리 디바이스들 및 제조 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5892257A (en) | 1999-04-06 |
| JP3056983B2 (ja) | 2000-06-26 |
| US5643813A (en) | 1997-07-01 |
| KR960015927A (ko) | 1996-05-22 |
| US5622881A (en) | 1997-04-22 |
| TW270240B (en) | 1996-02-11 |
| EP0706222A1 (en) | 1996-04-10 |
| KR100217532B1 (ko) | 1999-09-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3056983B2 (ja) | 電気的に消去可能なプログラマブル・メモリの製造方法 | |
| US9412747B2 (en) | Semiconductor device and a method of manufacturing the same | |
| US6849501B2 (en) | Methods for fabricating an improved floating gate memory cell | |
| KR100264816B1 (ko) | 비휘발성 메모리 장치 및 그 동작 방법 | |
| US7416935B2 (en) | Method of manufacturing nonvolatile semiconductor memory device having adjacent selection transistors connected together | |
| US6365457B1 (en) | Method for manufacturing nonvolatile memory device using self-aligned source process | |
| JP2006504280A (ja) | メモリセル電荷記憶素子あたりに二重のコントロールゲートを有するフラッシュメモリセルアレイ | |
| US5414286A (en) | Nonvolatile memory, method of fabricating the same, and method of reading information from the same | |
| US6144064A (en) | Split-gate EEPROM device having floating gate with double polysilicon layer | |
| JPH08181231A (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| US6211074B1 (en) | Methods and arrangements for reducing stress and preventing cracking in a silicide layer | |
| US6806530B2 (en) | EEPROM device and method for fabricating same | |
| KR100289814B1 (ko) | 비휘발성메모리장치및그제조방법 | |
| JPH06177392A (ja) | 不揮発性半導体記憶装置の製造方法 | |
| EP1069620A1 (en) | A flash memory array | |
| KR100390958B1 (ko) | 플래시 메모리 소자의 제조 방법 | |
| JPH07202036A (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JPH08162620A (ja) | 半導体記憶装置 | |
| JP2000299450A (ja) | 半導体装置及び半導体装置の製造方法 |