JP2006504280A - メモリセル電荷記憶素子あたりに二重のコントロールゲートを有するフラッシュメモリセルアレイ - Google Patents

メモリセル電荷記憶素子あたりに二重のコントロールゲートを有するフラッシュメモリセルアレイ Download PDF

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Abstract

フローティングゲートなどの電荷記憶素子のアレイのうちの個々の素子が少なくとも２つのコントロールゲートラインと容量的に結合するようになっているフラッシュＮＡＮＤタイプのＥＥＰＲＯＭシステムを開示する。コントロールゲートラインは、好ましくはフローティングゲートの側壁と結合するようにフローティングゲート間に位置している。その結果として、メモリセルの結合比が望ましく高められる。フローティングゲートの選択された行の両側の両方のコントロールゲートラインは普通同じ電圧まで高められ、その選択された行の両側の直ぐ近くの隣接するフローティングゲートの選択されていない行に結合された第２のコントロールゲートラインは低く保たれる。その選択されたフローティングゲートの領域でその電圧を選択的に高めるために、コントロールゲートラインを基板と容量的に結合させることもできる。フローティングゲートの長さとコントロールゲートラインの厚さとは、スペーサのエッチマスクを形成することによってプロセスの最小分解エレメントより小さくされ得る。

Description

本発明は、一般的にはフラッシュＥＥＰＲＯＭ（電気的に消去可能でプログラム可能な読み出し専用メモリ）タイプの不揮発性半導体メモリに関し、特にＮＡＮＤタイプのメモリセルアレイの構造およびこれを操作する方法に関する。
今日、特に小形ファクタカードの形をとっていてフラッシュＥＥＰＲＯＭセルのアレイを使用する商業的に成功した不揮発性メモリ製品が多数使われている。
１つの普及しているフラッシュＥＥＰＲＯＭのアーキテクチャはＮＡＮＤアレイを利用し、このアレイでは、個々のビットラインと基準電位との間に１つ以上の選択トランジスタを通してメモリセルの多数のストリングが接続されている。このようなアレイの一部が図２Ａの平面図に示されている。ＢＬ０〜ＢＬ４はグローバルな垂直金属ビットライン（図示せず）への拡散ビットライン結線を表す。各ストリング内に４つのフローティングゲートのメモリセルが示されているが、個々のストリングは１列中に通常１６個、３２個或いはもっと多数のフローティングゲートなどのメモリセル電荷記憶素子を含む。ＷＬ０〜ＷＬ３というラベルが付されたコントロールゲート（ワード）ラインとストリング選択ラインＤＳＬおよびＳＳＬとは、複数のストリングを横断して、多くの場合ポリシリコンのフローティングゲートの行の上に伸びる（図２Ａの断面Ａ−Ａに沿っての横断面図である図２ＢにおいてＰ２というラベルが付されている）。コントロールゲートラインは、通常フローティングゲート上に自己整列スタックとして形成され、図２Ｂに示されているように、中間の誘電体層１９を通して互いに容量的に結合される。ストリングの頂部および底部は、通例、周辺から電気的に駆動されるそのアクティブなゲートとしてフローティングゲート材料（Ｐ１）を使用するトランジスタを通して、ビットラインおよび共通ソースラインに各々接続される。フローティングゲートとコントロールゲートとの間のこの容量性結合は、フローティングゲートの電圧がそれに結合されているコントロールゲート上の電圧を高めることによって高められることを可能にしている。１列の中の個々のセルは、各ストリングを流れる電流が選択されたワードラインの下のアドレス指定されたセルに蓄積されている電荷のレベルだけに主として依存するように、比較的に高い電圧をそれらの各々のワードラインに加え、かつ比較的に低い電圧を１つの選択されたワードラインに加えることによって当該ストリング中の残りのセルをしっかりとオンに転換させることによって、プログラミング中に読み出されて検証される。その電流は、通常多数のストリングについて並列に感知され、これにより１行のフローティングゲートに沿って電荷レベル状態を並列に読み出す。ＮＡＮＤメモリセルアレイのアーキテクチャと、メモリシステムの一部としてのそれらの動作との例が、米国特許第５，５７０，３１５号（特許文献１）、第５，７７４，３９７号（特許文献２）および第６，０４６，９３５号（特許文献３）において見出される。
現在のフラッシュＥＥＰＲＯＭアレイの電荷記憶素子は最も一般的には導電性のフローティングゲートであり、それらは通常ドーピングされたポリシリコン材料から形成されている。フラッシュＥＥＰＲＯＭシステムにおいて有益な他のタイプのメモリセルは、伝導性フローティングゲートに代わって不揮発的に電荷を蓄積する不伝導性誘電体材料を利用する。このようなセルはチャンらによる「真の単一トランジスタ酸化物−窒化物−酸化物ＥＥＰＲＯＭデバイス」，ＩＥＥＥ電子デバイスレターズ，第ＥＤＬ−８巻，第３号，１９８７年３月，第９３〜９５ページ (Chan et al., "A True Single-Transistor Oxide-Nitride-Oxide EEPROM Device," IEEE Electron Device Letters, Vol. EDL-8, No.3, March 1987, pp. 93-95) （非特許文献１）に記載されている。酸化シリコン、窒化シリコンおよび酸化シリコン（“ＯＮＯ”）から形成された３重層誘電体は、伝導性コントロールゲートと、メモリセルチャネルの上の半伝導性基板の表面との間に挟まれる。当該セルはセルチャネルから窒化物へ電子を注入することによりプログラムされ、ここでそれらの電子は限定された領域に捕獲され蓄積される。この蓄積された電荷はセルのチャネルの一部のしきい値電圧を検出可能に変化させる。セルは、窒化物へホットホールを注入することによって消去される。ノザキらによる「半導体ディスクの応用のためのＭＯＮＯＳメモリセルを有する１ＭｂのＥＥＰＲＯＭ」，ＩＥＥＥ固体回路ジャーナル，第２６巻，第４号，１９９１年４月，第４９７〜５０１ページ (Nozaki et al., "A 1-Mb EEPROM with MONOS Memory Cell for Semiconductor Disk Application," IEEE Journal of Solid-State Circuits, Vol.26, No.4, April 1991, pp.497-501) （非特許文献２）も参照されたい。ここで、ドーピングされたポリシリコンゲートがメモリセルチャネルの一部に広がって別の選択トランジスタを形成するようになっている分割ゲート構成の同様のセルについて説明している。
典型的な不揮発性フラッシュアレイのメモリセルは、一緒に消去されるセルの別々のブロックに分割される。すなわち、当該ブロックは、消去単位として同時に別々に消去可能な最少数のセルを含んでいるが、２以上のブロックを単一の消去動作で消去することができる。各ブロックは通常１ページ以上のデータを記憶し、ページはプログラミングおよび読み出しの基本単位として同時にデータプログラミングおよび読み出し操作を受ける最少数のセルとして定義されるが、１ページより多くのページが単一の操作でプログラムまたは読み出されてもよい。各ページは、通常１セクタ以上のデータを記憶し、セクタのサイズはホストシステムによって定められている。一例は、磁気ディスクドライブに関して確立された基準に従う５１２バイトのユーザデータと、ユーザデータおよび／またはそれが格納されるブロックに関するオーバーヘッド情報の或る数のバイトのセクタである。
殆ど全ての集積回路の用途の場合のように、ある集積回路機能を実現するために必要とされるシリコン基板面積を縮小させようとする圧力はフラッシュＥＥＰＲＯＭアレイに関しても存在する。与えられたサイズのメモリカードおよびその他のタイプのパッケージの記憶容量を増やし、或いは容量を増やしかつ同時にサイズを小さくするために、シリコン基板の与えられた領域に格納できるデジタルデータの量を増やすことが頻繁に要望されている。データ記憶密度を高める他の１つの方法は、１メモリセル電荷記憶素子あたりに２ビット以上のデータを記憶させることである。これは記憶素子電荷レベル電圧範囲のウィンドウを３つ以上の状態に分割することにより達成される。このような状態を４つ使用すれば、各セルは２ビットのデータを記憶することができ、８状態はセルあたりに３ビットのデータを記憶する等々である。多状態フラッシュＥＥＰＲＯＭ構造および動作が、米国特許第５，０４３，９４０号（特許文献４）および第５，１７２，３３８号（特許文献５）に記載されている。
前に特定された特許および論文は、その全体が本願明細書において参照によりこの背景技術の欄で明確に援用されている。
米国特許第５，５７０，３１５号 米国特許第５，７７４，３９７号 米国特許第６，０４６，９３５号 米国特許第５，０４３，９４０号 米国特許第５，１７２，３３８号 米国特許第５，８８７，１４５号 チャンらによる「真の単一トランジスタ酸化物−窒化物−酸化物ＥＥＰＲＯＭデバイス」，ＩＥＥＥ電子デバイスレターズ，第ＥＤＬ−８巻，第３号，１９８７年３月，第９３〜９５ページ ノザキらによる「半導体ディスクの応用のためのＭＯＮＯＳメモリセルを有する１ＭｂのＥＥＰＲＯＭ」，ＩＥＥＥ固体回路ジャーナル，第２６巻，第４号，１９９１年４月，第４９７〜５０１ページ
現在の不揮発性メモリセルアレイのサイズを絶えず縮小させることに関する１つの顕著な制約はフローティングゲート誘電体である。これは、漏洩と長時間のデータ保持に関する難点とを招来することなく、現在用いられている約７０オングストローム（７ｎｍ）の最小の厚さより薄くすることは実際上できない。このことは、フローティングゲートにその下のメモリセルチャネルにおける伝導を制御するために加えられねばならない電圧は、種々のゲートのサイズとそれらの間の距離とが減少されるときに低下され得ないということを意味する。使用される電圧レベルの補償低下をなし得ないのであれば、種々のゲートの間の電圧の望ましくない結合が、それらの間の距離が小さくなるにつれて増大する。メモリアレイのスケーリングを将来行わなければならないのであれば、このような低下を行うことが重要である。
フローティングゲートの結合比を大きくできるのであれば、コントロールゲート電圧のレベルの低下が可能となる。結合比は、フローティングゲートおよびコントロールゲートの間の静電容量を、フローティングゲートと全ての隣接する電極（最も具体的には、良く知られているように基板）との間の静電容量で割って得られるものに等しい。これら静電容量の値は、結合される向かい合った表面領域のサイズと、それらの間の誘電体層の厚さおよび誘電率とに依存する。ＮＡＮＤアレイの場合、それらの積み重ねられた制御およびフローティングゲート構造の故に、結合比の減少を達成するのは困難である。フローティングゲートの基板との結合領域が縮小の一部として小さくされるとき、それは分母として結合比の増大をもたらす可能性があり、フローティングゲートとコントロールゲートとの間の結合領域も同様に減少され、これは分子を減少させる。
スケーリングの他の望ましくない効果は、伝導性アレイエレメント間の、特に隣接するフローティングゲート間の、寄生容量の増大である。フローティングゲートの状態をプログラミングするとき或いは読み出すときのエラーは、例えば、隣接するセルのフローティングゲートに蓄積されている電荷が非常に近接していることが原因となって発生し得る。この結合は、各状態のためのフローティングゲートトランジスタのしきい値電圧の許容される範囲が非常に小さい多状態動作にかなりの数のエラーを生じさせる可能性を有する。
本発明の１つの主要な態様によれば、メモリセルアレイのフローティングゲートは少なくとも２つのコントロールゲートと個々に結合され、これによりフローティングゲートと基板との間の結合領域を増大させること無くフローティングゲートとコントロールゲートとの間の総結合領域を増やし、よって結合比を大きくする。ＮＡＮＤアレイでは、フローティングゲートの行の上に普通積み重ねられるコントロールゲートは、メモリセルのストリングに沿ってフローティングゲート間に位置するコントロールゲートに取って代わられる。個々のフローティングゲートは、向かい合う側壁を通して、各側に１つずつ、合計２つのコントロールゲートに容量的に結合される。これらのコントロールゲートとの結合領域を広げるようにフローティングゲートの高さが大きくされる。個々のフローティングゲートのコントロールゲートとの総結合領域は、フローティングゲートと基板との間の結合領域とは無関係に大幅に増やされる。これは、コントロールゲート電圧を大幅に低くすることを可能にするけれども、フローティングゲートに結合された電圧を、与えられた厚さを有するゲート誘電体を通してメモリセルチャネルを制御するために今日使用される値まで高めるという結果を依然としてもたらす。
動作時に、フローティングゲートの１つの行の電圧は、それらがプログラミングされたり、或いは読み出される時にその行の両側のコントロールゲートの電圧を上げることによって高められる。隣接する行におけるフローティングゲートの同様の電圧上昇は、たとえそれらがその電圧が高められているコントロールゲートのうちの１つとも結合していても、フローティングゲートのこれらの隣接する行の反対側と結合しているコントロールゲートの電圧を低く保つことによって、低減される。
電気的に駆動されるコントロールゲートはフローティングゲート間の電場を遮蔽する傾向を有するので、ＮＡＮＤメモリセルのストリングに沿うフローティングゲート間でのコントロールゲートの位置決めも、隣接するセルのフローティングゲート間の望ましくない結合を減少させる。さらに、個々のセルのプログラミングを抑止するなどの一定の操作のための基板の電圧を上昇させるために、コントロールゲートを基板のフローティングゲート間の領域に容量的に結合させることができる。
本発明の他の１つの主要な態様によれば、与えられた数のフローティングゲート記憶素子を有するＮＡＮＤストリング内の個々のトランジスタのチャネルの長さは、プロセスに使用されているリソグラフィーの最小分解能素子サイズよりかなり小さい寸法を有するスペーサを用いてフローティングゲートを形成することによって、現存する長さの殆ど半分まで大幅に短縮される。このようなスペーサは、ドーピングされたポリシリコンまたは他の伝導性材料、例えば第１の誘電体材料の伝導性材料の層の上に第２の誘電体材料のストリップの側に沿って形成される。当該第２の誘電体材料が除去されると、当該第１の誘電体材料のスペーサはマスクを形成し、そのマスクを通して、下にある伝導性フローティングゲート材料がエッチングされる。フローティングゲートと、それらの間のスペーサとのサイズは低減される。コントロールゲートは、好ましくは比較的に小さなフローティングゲートの間に設けられ、前述したのと同様に操作される。小さいＮＡＮＤメモリセルのストリングは、与えられた領域内により多くの当該セルのストリングが形成され、与えられたサイズのメモリセルアレイにおけるデータ記憶密度が高まるという結果をもたらす。
本発明の付加的な態様、利点および特徴は、添付図面と関連して解釈されるべきであるその代表的な例についての以下の説明に含まれる。
メモリシステム
本発明の種々の態様を実現し得るメモリシステムの例が、図１のブロック図により例示されている。マトリックスをなすように配列された複数のメモリセルＭを含むメモリセルアレイ１は、列制御回路２、行制御回路３、ｃ−ソース制御回路４およびｃ−ｐ−ウェル制御回路５によって制御される。この例では、メモリセルアレイ１は、前に背景技術の欄で説明され、かつ本願明細書において参照により援用されている参考文献において説明されるＮＡＮＤタイプのメモリセルアレイである。制御回路２は、メモリセル（Ｍ）に記憶されているデータを読み出し、プログラミング動作中にメモリセル（Ｍ）の状態を判定し、プログラミングを促進し或いはプログラミングを抑止するようにビットライン（ＢＬ）の電位レベルを制御するために、メモリセルアレイ１のビットライン（ＢＬ）に接続される。行制御回路３は、ワードライン（ＷＬ）のうちの１つを選択し、読み出し電圧を印加し、列制御回路２により制御されるビットライン電位レベルと結合されるプログラム電圧を印加し、メモリセル（Ｍ）が形成されるｐ形領域の電圧と結合される消去電圧を印加するためにワードライン（ＷＬ）に接続される。ｃ−ソース制御回路４は、メモリセル（Ｍ）に接続されている共通ソースライン（図１で“ｃ−ソース”とラベルが付されている）を制御する。ｃ−ｐ−ウェル制御回路５はｃ−ｐ−ウェル電圧を制御する。
メモリセル（Ｍ）に記憶されているデータは、列制御回路２により読み出されて、Ｉ／Ｏラインおよびデータ入出力バッファ６を介して外部Ｉ／Ｏラインへ出力される。当該メモリセルに格納されるべきプログラムデータは、外部Ｉ／Ｏラインを介してデータ入出力バッファ６に入力され、列制御回路２へ転送される。外部Ｉ／Ｏラインは、コントローラ９に接続される。コントローラ９は、種々のタイプのレジスタと、揮発性ランダムアクセスメモリ（ＲＡＭ）１０を含む他のメモリとを含む。
フラッシュメモリデバイスを制御するためのコマンドデータは、コントローラ９と接続されている外部コントロールラインに接続されたコマンド回路７に入力される。コマンドデータは、どんな動作が要求されているかをフラッシュメモリに知らせる。入力されたコマンドは、列制御回路２、行制御回路３、ｃ−ソース制御回路４、ｃ−ｐ−ウェル制御回路５およびデータ入出力バッファ６を制御する状態マシン８へ転送される。状態マシン８は、ＲＥＡＤＹ／ＢＵＳＹ或いはＰＡＳＳ／ＦＡＩＬなどのフラッシュメモリについての状況データを出力することができる。
コントローラ９は、パーソナルコンピュータ、デジタルカメラ或いはパーソナルデジタルアシスタントなどのホストシステムと接続されるか、或いは接続可能である。メモリアレイ１にデータを格納したり、当該アレイからデータを読み出したりするなどのコマンドを開始し、このようなデータを提供したり、受け取ったりするのはホストである。当該コントローラは、このようなコマンドを、コマンド回路７により解釈され、かつ実行され得るコマンド信号に変換する。当該コントローラは、通常メモリアレイに読み書きされるユーザデータのためのバッファメモリも含む。代表的なメモリシステムは、コントローラ９を含む１つの集積回路チップ１１と、メモリアレイおよび関連する制御回路、入出力回路および状態マシン回路を各々含む１つ以上の集積回路チップ１２とを含む。もちろん、システムのメモリアレイおよびコントローラ回路を１つ以上の集積回路チップに集積するのが趨勢である。
図１のメモリシステムは、ホストシステムの一部として埋め込まれてもよく、或いはホストシステムの差込ソケットに取り外し可能に挿入できるメモリカードに含まれてもよい。このようなカードはメモリシステム全体を包含することができ、或いはコントローラとメモリアレイとが、関連する周辺回路を伴って別々のカードに設けられてもよい。複数のカードの実装例が、例えば米国特許第５，８８７，１４５号（特許文献６）に記載され、その全体が本願明細書において参照により明確に援用されている。
第１のＮＡＮＤアレイの実施形態
ＮＡＮＤアレイの数個のメモリセルの主要なコンポーネントが図３に平面図で示され、その等価回路が図１４に示され、ここで対応する構成要素には図３と同じ参照番号がプライム記号（’）付きで付されている。直列接続されたメモリセルの５つのストリング２１〜２５が含まれ、各ストリングに３つのフローティングゲート電荷記憶素子が示されている。ストリング２１はフローティングゲート２７，２８，２９を含み、ストリング２２はフローティングゲート３０，３１，３２を有し、ストリング２３はフローティングゲート３３，３４，３５を含み、ストリング２４はフローティングゲート３６，３７，３８を含み、ストリング２５はフローティングゲート３９，４０，４１を含む。説明を容易にするために、１５個のメモリセルの小さな長方形アレイのみが示されている。このような１つのアレイの実際の実装例は数千個のＮＡＮＤストリング中に数百万個のこのようなメモリセルを含み、各ストリングは普通１６個、３２個またはそれ以上のメモリセルを有する。メモリアレイの局所基板電位を共通基板電位とは無関係に電気的に制御できるように、メモリアレイは、通常共通基板内に含まれる１つ以上のウェル領域の上に配置されていることが分かる。この説明の全体にわたってトランジスタのメモリアレイに関しての“基板”という言葉の使用は、特別に言及されていない限り、このようなウェル領域への言及を含む。
ＮＡＮＤストリング２１〜２５の各々は、当該ストリングをグローバルビットラインＢＬ０〜ＢＬ４（図１４）のうちの異なる１つと基準電位Ｖs との間に制御可能に接続するためにストリングの各端に１つずつ、合計で２個の選択トランジスタを含む。Ｖs は、普通読み出し中は接地にあるけれども、プログラミング中はソース選択トランジスタを横断するリークを最小にするのを助けるために小さな正の値をとることができる。電圧ＶSSL は、選択トランジスタＴ0S〜Ｔ4Sの各々のゲート４３〜４７に印加されて、その各々のメモリセルのストリング２１〜２５の一端のＶs への接続を制御する。ストリング２１〜２５の他端は、選択トランジスタのゲート４９〜５３に印加される電圧ＶDSL によって各々の選択トランジスタＴ0D〜Ｔ4D（図１４）を通して各々のビットラインＢＬ０〜ＢＬ４に接続される。列制御回路２（図１）は、書き込まれるべき具体的なデータを表す電圧を各ビットラインに印加するか、或いは読み出し動作中に電圧または電流を感知する。選択トランジスタＴ0S〜Ｔ4SおよびＴ0D〜Ｔ4D（図１４）は、半導体基板７７の表面７９（図４、５Ａおよび５Ｂ）に各々のソース領域およびドレイン領域５５〜６４および６５〜７４（図３）を包含する。
典型的な従来技術のＮＡＮＤアレイは、適切な絶縁誘電体層を間に有するフローティングゲートの行の上で複数のストリングを横断して伸びるコントロールゲート（ワード）ラインを含む。結合されたフローティングゲートを、それらの状態をプログラミングし、かつ読み出すために必要な電圧レベルまで高めるために必要とされるコントロールゲート電圧をなるべく低くするために、前述したようにコントロールゲートとフローティングゲートとの間の密結合が望ましい。フローティングゲートの各行のために１つのコントロールゲート（ワード）ラインが使用される。フローティングゲートおよびコントロールゲートがｙ方向に（ＮＡＮＤストリングの縦に沿って）自己整列したアレイを作るために、コントロールゲートは通常フローティングゲートを形成するためのマスクとして使用され、それらはｙ方向にコントロールゲートと同じ寸法を有する。このアーキテクチャでは、将来のスケーリングされた技術に適する低いコントロールゲート電圧での動作を可能にするために前述した結合比を高めるために、コントロールゲートとフローティングゲートとの間の結合の領域を増大させる機会は限られている。
従って、図３〜５に示されているＮＡＮＤアレイでは、コントロールゲート（ワード）ライン８１〜８４は、フローティングゲートの上にではなくてフローティングゲートの間に配置される。各々のコントロールゲートラインは、メモリセルの複数のストリングを横断して伸び、多層酸化物−窒化物−酸化物（ＯＮＯ）などの適切な絶縁誘電体を通して両側のフローティングゲートに容量的に結合される。フローティングゲートの両側の側壁領域を用いることによって付加的な結合領域が得られる。この結合領域を大きくするためにフローティングゲートを普通よりも厚く（高く）することができ、その場合、それらの間のコントロールゲートは、追加された結合領域を利用するために少なくともフローティングゲートと同じ厚さにされる。１つの利点は、この結合領域をフローティングゲートおよび基板の結合領域とは大幅に別に制御することができ、結果としてフローティングゲートの基板との結合領域が将来の縮小の際に減じられたとしても望ましい高さの結合比がもたらされることである。
これらのコントロールゲートラインのうちの２つが通常の従来技術のＮＡＮＤアレイの単一のワードラインに取って代わる。例えば、従来のアレイにおけるフローティングゲート２７，３０，３３，３６および３９の行を横断して延びるワードラインは、２つのコントロールゲートライン８１および８２（ＷＬ０およびＷＬ１）により取って代わられる。同様に、普通はフローティングゲート２８，３１，３４，３７および４０の行を横断して伸びる１つのワードラインは、２つのコントロールゲートライン８２および８３（ＷＬ１およびＷＬ２）により取って代わられる。コントロ─ルライン８１〜８４は、アレイをｘ方向に横断して伸ばされ、ｙ方向には間に入っているフローティングゲートの長さとそれらの間の誘電体層の厚さとにより分離されている。メモリのフローティングゲートのサイズは通常フォトリソグラフィがｘおよびｙの両方向に許容する小ささにされるけれども、選択トランジスタ４３〜４７および４９〜５３のチャネル長さ（ｙ寸法）は、最高電圧がその両端間に印加されたときに漏洩を含む全ての伝導を効果的に抑止し得ることを保証する最小特徴サイズより通常は少し大きい。
図３のアレイと、当該アレイの付加的特徴とを形成する方法は、主として図４（メモリセルの１つのストリングを通る図３のｙ方向の断面Ａ−Ａ）、図５Ａ（複数のストリングを横断して伸びるメモリセルの行に沿う図３のｘ方向の断面Ｂ−Ｂ）および図５Ｂ（ワードラインに沿う図３のｘ方向の断面Ｃ−Ｃ）の直交横断面図を参照して説明され得る。通常は１つ以上のウェルの形成を含む基板７７のドーピング後に、トンネル酸化ケイ素（ＳｉＯ2 ）の層９１が基板７７の表面７９上に約８ｎｍの厚さまで成長させられる。その後、通常は低圧化学蒸着（ＬＰＣＶＤ）によって少なくとも当該アレイの領域の上にドーピングされたポリシリコンの第１の層が５０から２００ｎｍまでの厚さに形成され、後にこれからフローティングゲートが形成される。これは、従来技術のＮＡＮＤデバイスの普通の第１のポリシリコン層より厚くて、後に形成されるフローティングゲートが従来より厚いという結果をもたらす。次いで、二酸化ケイ素の薄いパッド９３が当該ポリシリコン層上に形成され、続いて窒化ケイ素（Ｓｉ3 Ｎ4 ）の層９５が通常１００および３００ｎｍの間の厚さまで堆積される。次いで、露出している窒化物、酸化物パッド、ポリシリコンおよびトンネル酸化物をエッチングして、基板全体にわたってｙ方向に伸びると共にｘ方向にマスク形成プロセスにより分解可能な最小間隔寸法だけ分離された積み重ねストリップを残すために、窒化物層の上にマスクが形成される。これらのストリップの幅は、好ましくはそれらの間隔に等しくされる。当該エッチングは異方性であり、これらのストリップの間の基板７７の表面７９を露出させる。
次の一連のステップは、得られたフローティングゲートの列同士の間にシャロウトレンチアイソレーション（Shallow Trench Isolation（ＳＴＩ））による電気的絶縁を提供する。その後、ｙ方向に伸びていてｘ方向においてポリシリコン／誘電体が積み重ねられているストリップ同士の間に位置するトレンチ９７〜１００（図５Ａ）を形成するように、露出された基板表面が異方的にエッチングされる。これらのトレンチは、好ましくは１００〜３００ｎｍの深さまでエッチングされる。露出されたシリコン表面領域に、必要な場合にフィールド酸化物しきい値電圧を局所的に高めるために軽いホウ素ドーズを添加することができる。その後、これらのトレンチと、ポリシリコン／誘電体が積み重ねられているストリップ間のスペースとを完全に埋めるようにアレイ領域全体の上に厚い酸化物層が堆積される。当該積み重ねられているストリップの上の余分な酸化物は、化学機械研磨（Chemical Mechanical Polishing （ＣＭＰ））によって、ストップとして使われる窒化物層９５まで、除去される。すると、窒化物ストリップ９５および厚い酸化物（図５Ａの領域９７〜１００）の上全体に割合に平らな表面が存在することになる。当該技術分野で周知なように、シリコン絶縁トレンチ内の機械的ストレスを軽減し、かつこれらのトレンチ内の厚い酸化物の密度を高めるために高温アニーリングを用いることができる。例えばシリコンにエッチングされたトレンチの中にではなくてシリコン表面の上に厚い絶縁誘電体を形成することによって、シャロウトレンチアイソレーションを使用せずにアレイを形成することも可能である。
次のステップで、形成されたばかりのポリシリコン／誘電体ストリップに対して垂直にｘ方向に伸びるストリップでマスクが形成され、その間のポリシリコン／誘電体ストリップは異方性エッチングによってトンネル誘電体層９１まで除去される。当該マスクのストリップとそれらの間のスペースとの幅の合計、当該プロセスのピッチ、はできる限り小さくされる。実際のマスクは、窒化物または酸化物の他の堆積された層の上のフォトレジストであってよく、それはｘ方向にマスキングストリップを形成するようにマスクされてエッチングされ、続いてこのようにして露出された下の第１のポリシリコン層と露出されたフィールド酸化物領域の一部とをエッチングする。これにより、第１のポリシリコン層の残りのストリップが分離されて個々のフローティングゲートとなる。エッチングプロセスは始めに露出されたフィールド酸化物を約１００〜２００ｎｍ除去し、その後、下にあるトンネル酸化物で停止しながら、露出された第１のポリシリコン層全体を選択的に除去するように化学作用が変更される。フローティングゲートを形成することに加えて、図に示されているように選択トランジスタゲート４５および５１を形成するためにも第１のポリシリコン層を使うことができる。
このエッチングの後、ｘ方向の長さを持って第１のポリシリコンのストリップと並んでトレンチが形成される。アクティブ領域の上ではこれらのトレンチはフローティングゲートの全ての高さに加えて、マスキング層９３および９５の厚さにわたって伸び、フィールド領域の上ではそれらは前述した第１のポリシリコンを分離するステップ中に形成されたときと同じく１００〜２００ｎｍにわたって伸びる。これらのトレンチ内に、コントロールゲートライン８１〜８４、選択ゲートライン８０および８５、並びにソースライン接点およびビットライン接点が形成される。しかし、これらのコントロールゲートラインを形成する前に、図３の平面図の軽く点が付されている領域に記されている領域においてトレンチにイオンが注入される。図４の横断面図は、このようなメモリトランジスタおよび選択ゲート注入ソース並びにドレイン領域６７，７２，１０５，１０６，６２および５７を示す。Ｎ＋イオンは、通常５Ｅ１３〜１Ｅ１５の範囲内の量で注入されてよい。次いで、誘電体層１０３が、新たに形成されたトレンチの側壁および底面に従うことを含んで、当該構造の露出した表面の上に形成される。層１０３は、好ましくはＯＮＯであるが、より高い誘電率を有する材料であってもよい。
その後、トレンチを完全に埋めると共に誘電体層１０３を接触させることを含んで、ドーピングされたポリシリコンの第２の層がアレイ領域上に堆積される。その後、このポリシリコンは、ストップとして使われる窒化物層９５まで（或いは、その代わりに、ＯＮＯ層１０３の層９５と直接接触している部分まで）ＣＭＰによって当該構造の頂部から除去され、続いて当該ポリシリコンが当該トレンチの中へ小さな距離だけ制御エッチングされる。このポリシリコンも、周囲およびアレイのソースおよびドレイン領域への接点が望まれる領域からもマスキングステップを用いて除去される。コントロールゲートライン８１〜８４、ＳＳＬライン８０およびＤＳＬライン８５はその結果である。これらのラインは、少なくともそれらが誘電体層１０３を通して容量的に結合されるフローティングゲートと同じ高さまで伸ばされる。
これらの細いゲートラインは通常一端から駆動され、メモリアレイの相当の部分に渡って伸びるので、これらの直列抵抗は重要である。従って、この重要事項に対処するために、ドーピングされたポリシリコンを種々の材料と交換したり、或いは種々の材料で補うことができる。コントロールゲートラインの頂部をシリサイドすることができ、またそれらが化学エッチングではなくてＣＭＰによって画定されるので、普通よりも厚い層をこの用途に用いることができる。或いは、ドーピングされた第２のポリシリコンの代わりに、タングステンやモリブデンなどの他の伝導性材料を用いてもよい。さらに他の実施形態では、コントロールゲートは、低抵抗率金属相互配線が頂部にかぶせられたポリシリコンのハイブリッドとして形成され得る。これは、例えば、第２のポリシリコンコントロールゲートライン８１〜８４の露出された頂部表面が部分的に下へエッチングされ、次いで障壁金属の薄いスパッタリングされた層で被覆され、続いてタングステンやモリブデンなどの金属層の堆積が行われるときに、達成され得る。この複合層は、その後、窒化物マスキング層をエッチストップとして用いるＣＭＰを採用してエッチバックされる。得られた相互接続構造は、ｘ方向に伸び、トレンチ内の下にある第２のポリシリコンと電気的に接触し、フローティングゲートの上にあるマスキング誘電体層９５によって隣接する類似のワードラインから絶縁されている細い低抵抗率金属ワードラインのストリップを提供する。図５Ｂは、プロセスのこの段階での図３の断面Ｃ−Ｃの横断面図を示す。
次いで、全ての周辺回路とトランジスタとが形成され、ＮＡＮＤストリングのアレイは誘電体絶縁層（図示せず）で覆われ、標準的なバイア／金属化（アルミニウムまたは銅の相互配線）の１つ以上の層が続いて全てのビットライン、ソースライン、ワードラインおよびアクセストランジスタを提供する。これらの金属化層は、きわめて細くなり、従って大きなメモリアレイの全体にわたって非常に抵抗的となる可能性のある長いワードラインの抵抗率を下げるために局所的な或いはグローバルな相互配線として使用され得る。
選択ゲートを相互接続し、ソース接点およびドレイン接点を実現する方法が幾つかある。１つのこのような方法が図３〜５に例示され、ここでＳＳＬライン８０およびＤＳＬライン８５はＰ２（ワードラインと同じ材料）から形成される。選択ゲートトランジスタはＰ１をそれらのゲート材料として使用するが、それは直接に接触させられるべきであり、浮動状態のままにされるべきではない。これを達成する１つの方法は、水平Ｐ２ラインと各Ｐ１ゲートとの間の直接接触である。第１のＰ２の厚さが堆積された後、ＳＳＬ選択ゲートの共通ソースライン接点に最も近い側とＤＳＬ選択ゲートのビットライン接点に最も近い側とにおいてのみ選択的にＯＮＯ層１０３を除去するためにマスクが使用される。その後、前述したＣＭＰ研磨およびエッチバックの後のＰ２の複合された厚さが図４に示されているようになるように第２のＰ２層が堆積される。この第２のＰ２の堆積は、第１のＰ２の堆積およびＰ１ゲート材料の両方とのオーム接触を生じさせ、またＰ２ＳＳＬおよびＤＳＬラインが各々の選択トランジスタのＰ１ゲートに直接接触することを可能にする。多数のＮＡＮＤストリングに共通のソース選択トランジスタのソース領域への接点を水平金属ライン（図３のＭ０ ７９）を用いて生じさせることができ、またドレイン選択トランジスタのドレイン領域への接点をＮＡＮＤストリングの各列について１つずつの垂直金属ライン（図示せず）へ生じさせることができる。これらの結線は、通常周辺領域の相互接続と同時に作られる。選択ゲートへの接点を作る代わりの方法（図示せず）は、通常この場合にも周辺回路および相互接続の形成の際に、各ゲートの頂部に接点領域を開き、これらの領域を選択トランジスタゲートの直ぐ上に位置する水平のポリまたは金属ラインと相互接続することである。
コントロールゲートがフローティングゲートと並んで形成されるので、図３〜５の構造は普通のＮＡＮＤアレイより平らな微細構成を有する。この構造の主な利点は、フローティングゲートとコントロールゲートとの間の結合領域が増大していることであり、これは容量結合比の改善につながり、それは当該メモリセルアレイの動作のときにより低いコントロールゲート電圧を使用することを可能にする。さらに、ストリングにおいてフローティングゲート間にコントロールゲートラインが位置しているので、当該フローティングゲートが互いに遮蔽されることになり、これにより隣り合うフローティングゲート同士の列方向の望ましくない結合が大幅に低減されるか、或いは無くなる。また、図４に最もよく示されているように、コントロールゲートライン８１〜８４は、誘電体層９１および１０３を通して基板７７のイオン注入されたソースおよびドレイン領域と容量的に結合され得るので、これらの領域における基板表面７９の電圧を高める（上昇させる）ために使用され得る。イオン注入のレベルは、コントロールゲートラインがそれらの下の注入された領域を通る伝導のレベルを制御するために使用されるならば、普通より低くすることができ、これをこの構造は可能にする。
さらに、おそらく最も重要なことに、フローティングゲート酸化物層の厚さが小さくされないとしても、フローティングゲートおよびその他のエレメントのサイズ、並びにそれらの間のスペースを小さくするために将来のプロセスのピッチの減少を利用することができる。フローティングゲート酸化物の厚さが小さくされなければ、フローティングゲートの電圧を下げることはできない。しかし、フローティングゲートとコントロールゲートとの結合比または結合領域を大きくできるならば、プロセス縮小の要件と矛盾無くコントロールゲート電圧を下げることができる。個々のフローティングゲートの相対する側壁に結合された二重のコントロールゲートを使用すると共にフローティングゲートの厚さを大きくすれば、この結合領域の拡大が提供される。
第２のＮＡＮＤアレイの実施形態
図３〜５のメモリセルアレイの変化形が図６〜１０に示され、これらは連続する処理ステップが実行された後のｙ方向にＮＡＮＤストリングに沿う横断面図である。第１および第２の実施形態の相当する形成段階の図４および１０は、ＮＡＮＤストリングの同じ長さに含まれるメモリセルのフローティングゲートの数が図１０では図４より遥かに多くて、殆ど２倍であることを示す。これらの構造はｘ方向には同じであるように見える。この第２の実施形態の構造は、第１の実施形態について前述したのと同じ特徴および利点を有し、またｙ方向にかなり小さなメモリセルサイズを有する。これは、使用されるプロセスの最小のリソグラフィ的に分解可能な素子サイズより小さなエレメントを形成するためのアンダーカッティングとスペーサの使用との新規な組み合わせによって達成される。
図６は、第２の実施形態によるＳＴＩフィールド酸化物により分離されたポリシリコンＰ１の垂直ストリップ（後にフローティングゲートになる）を形成する第１の系列の処理ステップの後の図３のアレイのｘ方向に沿う横断面Ｂ−Ｂを示す。図６の中間構造を形成する初期ステップは、プロセスの相当する段階で図５Ａに示されている第１の実施形態について前述したものと同じである。基板１１１は１つ以上のウェルを含むように適切にドーピングされ、トンネル酸化物の層１１５が当該基板の表面１１３上に成長させられる。その後、当該酸化物の上にドーピングされたポリシリコンの層が堆積され、酸化物パッドがその上に形成され、その上に窒化物層が形成され、次いで当該ポリシリコン／誘電体の層はエッチングされてｙ方向に伸びるストリップになる。ＳＴＩトレンチはその後、それらのポリシリコンのストリップ間に形成されて酸化物で埋められる。余分な酸化物は、ストップとして使われる窒化物層までＣＭＰによって除去される。第１の実施形態との１つの差異は、図５Ａの９５に対応する窒化物層が、例えばウェットエッチを用いて酸化物パッド１１９から除去されていることである。
次いで、高密度化された二酸化ケイ素などの割合に厚い（５０〜２００ｎｍ）誘電体層１２１が図７に示されているように酸化物パッド１１９の上に堆積される。次いで、ｘ方向に伸び、リソグラフィ的に分解可能な最小素子サイズにより決まるｙ方向の幅および間隔を有するストリップを伴ってフォトレジストマスク１２３がこの誘電体層の上に形成される。次いで、このマスクを通して誘電体層１２１および１１９がエッチングされる。得られたストリップの幅は、横方向のアンダーカッティングまたはオーバーエッチングによってマスクストリップの幅より小さくされ得る。得られた割合に厚い誘電体ストリップ１２１はポリシリコンのストリップとそれらの間の絶縁酸化物とを横断してｘ方向に伸び、マスクストリップ１２３を通して形成された当該ストリップ１２１は、当該マスクストリップ１２３より細い。酸化物パッド１１９も、このエッチングステップの結果として除去される。このエッチングステップは、ポリシリコンのストリップ（図６の領域９７〜１００）間の絶縁酸化物を過度に除去しないように制御される。
次の系列のステップを図８に示す。マスク１２３が除去された後、ポリシリコンのストリップの表面上に薄い（約５ｎｍの厚さの）酸化物パッド１２５が再形成される。これに続いて、通常はＬＰＣＶＤプロセスを用いてアレイ上に窒化ケイ素を堆積し、次いで酸化物ストリップ１２１の両側で壁に沿ってスペーサ１２７を残すように当該窒化物を異方的にエッチングする。堆積された窒化物の厚さはスペーサの長さＬを主として決定し、これは（後述するように）フローティングゲートの長さを決定し、それは当該構造を形成するために使用されるプロセスの最小幅よりかなり小さい。アンダーカットされた酸化物ストリップの幅Ｗとスペーサの長さＬ（図８）とは、好ましくはポリシリコンのストリップ１１７の長さに沿ってのスペーサ１２７の間隔が実質的に等しくなるように選択される。というのは（後述するように）これが、結果として得られるフローティングゲートのｙ方向の間隔を決定するからである。ストリップ１２１およびスペーサ１２７の材料は交換されてもよく、ストリップ１２１が窒化物であり、スペーサ１２７が酸化物であってもよいが、使用される材料の重要性はスペーサ１２７を完全に残すと同時にストリップ１２１をエッチングによって除去し得るようにすることであることにも留意されたい。
この除去と他のステップとを図８および９により例示する。窒化物スペーサ１２７（図８）の間のギャップは始めに酸化物で埋められるので、酸化物ストリップ１２１をエッチング除去しても、ＮＡＮＤストリング間に露出されたフィールド絶縁酸化物を過度にエッチングする結果にはならない。ＣＭＰは、ＣＭＰストップとして使われる窒化物スペーサ１２７の頂部まで、余分な酸化物を除去する。スペーサ１２７間のこの酸化物と酸化物ストリップ１２１とは、その後ポリシリコン層１１７の上の表面まで逆戻りに一緒に異方的にエッチングされ、それがこの酸化物エッチングを終わらせる終点検出として使用され得る。代わりに、メモリセルのストリング間の露出した絶縁酸化物を保護するために、酸化物ストリップ１２１が除去されるときにエッチングされない材料でこの絶縁酸化物をマスクすることができ、このマスキング材料は、酸化物ストリップ１２１が除去された後に除去される。
次のステップは、残っている窒化物スペーサ１２７をマスクとして用いて、ストリップ１１７などのポリシリコンストリップを分離し、絶縁されたフローティングゲートのアイランドにすることである。ポリシリコンを異方的にエッチングすることにより、フローティングゲート１３１〜１３８が残される。その後、当該フローティングゲートと、被覆窒化物スペーサとをマスクとして用いて、ソースおよびドレインのイオン注入が行われる。Ｎ＋イオン注入量は５Ｅ１３から１Ｅ１５までの範囲内であってよい。フローティングゲート間の注入された領域１４１〜１４７はその結果である。フローティングゲート構造１３１〜１３８が極めて細長く高いけれども、隣接する絶縁酸化物の壁からの支えのおかげで機械的に安定していることに留意すべきである。
図１０を参照すると、次のステップは、図９に示されている段階で存在するメモリアレイの外面に従う誘電体層１５１の形成である。誘電体１５１は、好ましくはＯＮＯで１００および２００ｎｍの間の厚さに作られる。次いで、誘電体層１５１に接触するフローティングゲート間のギャップを完全に埋めるように、ドーピングされたポリシリコンの第２の層がＬＰＣＶＤによりアレイ上に堆積される。その後、逆戻りしてＯＮＯ層１５１の窒化物層材料まで、或いはＯＮＯが使われていなければ当該構造の一部として残っている窒化物スペーサ１２７の頂部まで、余分なポリシリコン材料がＣＭＰによって除去される。窒化物スペーサ１２７を横断して残存しているストリンガを除去するために、付加的なポリシリコンエッチングステップが望ましい。その結果は別々のコントロールゲートライン１５３〜１５９である。これらの導電率を高めるために、第１の実施形態に関して説明した変形例のいずれかを用いてこれらを形成して処理することができる。当該構造の露出した表面はその後にパッシベーション誘電体層により覆われ、続いて金属伝導ラインと、当該ラインをメモリセルのストリングの端のソースおよびドレイン領域と結合させるバイアと、その長さに沿うコントロールゲートラインとを形成する。
第２の実施形態が第１の実施形態について前述した全ての利点を有することに加えて、ＮＡＮＤストリングに沿ってフローティングゲートのより高い密度を有することが図１０から分かる。この追加された利点は、フローティングゲートの長さＬとそれらの間のスペースＷとを限定可能な最小リソグラフィの特徴サイズより小さくすることで結果として得られる。
他の特徴
図１１を参照すると、第１の実施形態および第２の実施形態のいずれかによるアレイの動作における付加的な利点が示されている。典型的なＮＡＮＤストリングでは、さらに縮小されるとき、１６１および１６３のところに示されているようにフローティングゲートの側端の酸化物における電子のエッジトラッピングがさらに厳しい問題になり始める。長期にわたる循環（プログラミングおよび消去）の後に、或る程度のトンネリングした電子が、チャネル領域の上でトンネル酸化物に直に隣接する酸化物の比較的に厚い部分に捉えられたままとなる。この捉えられた電荷はメモリセルトランジスタの伝導状態に寄与し、捉えられた電子が多いほど、読み出し中のしきい値電圧が高くなる。しかし、プログラミング後に当該デバイスを割合に高い温度（例えば、１２５℃）で貯蔵しておけば、この酸化物捕獲されていた電荷を基板へ逆戻りに追い出すことができる。これは、“リラクゼーション”と称され、プログラミング直後のしきい値電圧より０．３ｖ〜０．７ｖ低いしきい値電圧をもたらす可能性がある。このリラクゼーションは、特にフローティングゲートあたりに２より多い記憶状態（“多状態”または“ＭＬＣ”）動作で動作するときに重大な問題となり得る。それは、前に大量にプログラムされていた全てのセルでデータが失われるという結果をもたらし得る。
このリラクゼーション効果は、前述した実施形態のいずれにおいても、コントロールゲートライン（ＣＧ１およびＣＧ２）がフローティングゲート（ＦＧ）の端のトンネル誘電体の端の直ぐ近くに存在していることと、プログラミング中にこれらのコントロールゲートに高電圧が印加されるということによって、部分的に或いは完全に除去される。その結果として、チャネル領域の外側で、酸化物絶縁体内の遥かに深くまで存在し、従って高温での貯蔵後のリラクゼーションの影響を遥かに受けにくいトラッピングサイトに電子が捕獲されることになる。
図１２は、前述した実施形態のいずれにも行える改変を、ＮＡＮＤメモリセルのストリングに沿って描かれた横断面図で示す。プロセスの流れは、ＮＡＮＤ直列ストリングにおいて隣接するフローティングゲートトランジスタの間のアクティブなシリコンに浅い空洞またはトレンチを導入するように改変され得る。このような２つのトレンチ１６５および１６７が図１２に示されている。これらトレンチは、基板に対して２０ｎｍから５０ｎｍの深さまでエッチングを行うことにより形成され、フローティングゲートが形成されてそれらの間の露出されたトンネル誘電体が除去された後に実行される。それからコントロールゲートラインが形成される第２のポリシリコン層の堆積の前に、ソースおよびドレイン領域１６９および１７１を形成するために、これらの浅いトレンチのシリコンに燐または砒素が、通常５Ｅ１３および１Ｅ１５の間の量まで低エネルギーで注入される。
代わりに、通常は処理の初期段階で行われる基板のメモリセルチャネル領域のｐ形ドーピングは、上に存するコントロールゲートが僅かに正の電圧（ＶCG＞０．５Ｖ）に保たれるときに、これらのトレンチのシリコン表面が反転されるように充分に低く行われてよい。ＮＡＮＤストリングの隣接するトランジスタ間のソースおよびドレイン領域におけるフィールド誘起反転のこの代替の実施形態では、当該トレンチの表面に沿って反転層を誘起し、従ってＮＡＮＤストリングに沿って隣接するフローティングゲートトランジスタ間の伝導性を許容するように、コントロールゲート電圧は充分に正の電圧にセットされる。この代替実施形態では、ＮＡＮＤストリングに沿うシリコンのソースおよびドレイン領域へのＮ+ 注入は、おそらく１Ｅ１３と５Ｅ１３との間の非常に低い用量で行われるか、或いは全く省略される。たとえ低用量のＮ+ 注入であっても（これは、現在は必要であるが、これによって避けられる）フローティングゲートの端のトンネル誘電体を損傷させる可能性があり、従って優先的に避けられるので、フローティングゲートトランジスタの外側の直列ＮＡＮＤストリング全体にわたっての電子伝導を容易にするフィールド誘起された反転層の使用はプログラミングおよび消去サイクルの耐久性をさらに改善することができる。いずれの場合にも、このトレンチ内のシリコンがＮ+ に注入されてもされなくても、コントロールゲートラインと基板との間のブースティング静電容量 (boosting capacitance) は、隣接するフローティングゲート間の横方向間隔Ｗが非常に小さくても、この非常に浅いトレンチのおかげで大幅に増やされる。
ＮＡＮＤアレイの実施形態の動作
前述した両方の実施形態の新しいＮＡＮＤセル構造の基本的要素は、従来のようにフローティングゲートの上にコントロールゲートを積み重ねるのではなくて、各フローティングゲートのために１つではなくて２つのコントロールゲートを形成することである。このことの概略的表示が、ゲート間の結合を示すように図１３に示されている。フローティングゲートＦＧの両側壁と当該フローティングゲートの両側の各々隣接するコントロールゲートＣＧ１およびＣＧ２との間に静電容量結合ＣCF1 およびＣCF2 が存在する。この結合は、これらのゲートの間に位置するＯＮＯまたは他のインターポリ誘電体（図示せず）を通しての結合である。また、フローティングゲートＦＧと基板との間の静電容量結合ＣFSは、トンネル誘電体（図示せず）を通しての結合である。どのコントロールゲートも、従来の構造で普通行われているようにはフローティングゲートにそれらの頂部表面から必ずしも結合していない。各トランジスタの２つのコントロールゲートとフローティングゲートとの結合の殆どは、それらが共有する垂直壁に沿っている。
新しい構成におけるフローティングゲートトランジスタの静電容量結合比は、フローティングゲートと、対向するコントロールゲートとの大きくされた物理的高さから大幅に改善され得る。図１３を参照すると、結合比はおおよそ以下のとおりである。
γ＝（ＣCF1 ＋ＣCF2 ）／（ＣCF1 ＋ＣCF2 ＋ＣFS） （１）
通常、コンデンサＣFSのトンネル誘電体は７および９ナノメートルの間の厚さのＳｉＯ2 フィルムを含み、コンデンサＣCF1 およびＣCF2 の誘電体は、通常１４および１８ナノメートルの間の酸化物等価の電気的厚さを有するサンドイッチＯＮＯ誘電体である。従って、フローティングゲートの２つの垂直壁の各々に沿う容量結合の領域がチャネル結合の領域の２倍であるならば、結合比は約０．６６に等しく、これは適切なデバイス動作のために全く充分である。最大プログラム電圧および最大消去電圧をさらに下げることができるようにより高い値が望まれるならば、全てのフローティングゲートをより大きな厚みに形成することによって容易に達成され得る。これは、フローティングゲートと基板との結合領域を増やすことなく、隣接するコントロールゲートとの結合領域を増大させる。新しい構造は、結合比γを減少させず、また高くスケーリングされたＮＡＮＤデバイスにおいて非常に高いプログラム電圧および消去電圧を保つことを必要とすることなく、最小フローティングゲートトランジスタの特徴サイズを縮小する方法を提供する。
二重のコントロールゲートは基板に物理的に近接しているので、コントロールゲートＣＧ１およびＣＧ２の各々と、下にあるソースおよびドレインＮ＋拡散との間の容量結合ＣCS1 およびＣCS2 は、フローティングゲートの頂部にコントロールゲートを有する標準的なＮＡＮＤに比べて顕著に大きくされる。実際上、これら二重のコントロールゲートは、フローティングゲートおよびコントロールゲートに加えて包含されるように他の人たちにより提案されたブースタプレートの機能のためにも役立つ。本願明細書に記載されているＮＡＮＤ構造のコントロールゲートは、プログラム抑止モードのときにチャネルのブースティングに関して同じ有益な効果を有し、しかも付随する問題を有する独立のブースタプレートを必要とせずにこのような有益な効果を有する。
前述した二重のゲートＮＡＮＤの実施形態の、消去、プログラミング、プログラム抑止および読み出しのための基本動作原理は、ＮＡＮＤトランジスタの選択された行にまたがる２つのコントロールゲートに両側から１つずつ特定のコントロールゲート（ワード）ライン電圧を印加する必要があることを除いて、標準的なＮＡＮＤ構造と全く同様である。さらに、選択されたコントロールゲートの各々はＮＡＮＤトランジスタのフローティングゲートのフローティングゲートにその他方の側で容量的に結合されてもいるので、プログラム妨害状態或いは読み出し抑止状態を防止するために隣接するワードラインの適切な電圧との容量結合を用いなければならない。
前述したＮＡＮＤの実施形態におけるこれらの操作を実行する代表的な電圧のセットが図１５のテーブルにより示されている。一例として、フローティングゲート２８，３１，３４，３７および４０（図３および１４）の行がプログラミングのためにアクセスされることを考察する。２つのコントロールゲートと容量的に結合する単一のフローティングゲートは等価コンデンサ分割器回路をもたらす。説明を目的として、コントロールゲート８２、コントロールゲート８３および基板とのフローティングゲートの各々の３つの静電容量（図１３のＣCF1 ，ＣCF2 およびＣFS）の各々が等しいと仮定する。コントロールゲートライン８２および８３の各々に２０ボルト（ＶCG1 およびＶCG2 ）が印加され、０ボルトが基板に印加されたとすると、当該行内の各フローティングゲートの電圧は、これら３つの電圧の合計（４０ボルト）を３で割った値、すなわち１３．３ボルトとなる。従って、フローティングゲートを基板チャネル領域から分離するトンネル誘電体層で１３．３ボルトの電圧降下がある。これは、電子を基板からゲート誘電体を通ってフローティングゲートへトンネリングさせる極めて高い電場を生じさせる（ファウラー−ノルトハイムのトンネリング）。この議論では、いずれかのフローティングゲート上の前の消去またはプログラミングの動作からの正味の負または正の電荷に由来する電圧寄与が含まれていないことに留意しなければならない。
プログラミング電圧は通常パルス列で印加され、代表的なパルス持続時間は数マイクロ秒である。フローティングゲート２８，３１，３４，３７および４０の行がプログラミングされるのと同時に、この行の両側の選択されていない行に影響が及んではならない。フローティングゲート２７，３０，３３，３６および３９はこれらの隣接する行のうちの一方の中にあり、フローティングゲート２９，３２，３５，３８および４１は他方の中にある（図３および１４）。しかし、これらのフローティングゲートの各々の一方の側は、この例では２０ボルトのコントロールゲート８２および８３のうちの１つに容量的に結合されている。しかし、これらのフローティングゲートの各々の反対側は、同時にコントロールゲート８１または８４のうちのいずれかと容量的に結合されている。これらのコントロールゲートの電圧が２ボルトにセットされ、基板が０ボルトであるとすれば、これらの選択されていない行におけるフローティングゲート電圧は約７．３ボルトである。フローティングゲート酸化物の両端間のこの電圧は、プログラミングパルス中に当該酸化物を通して基板チャネルから電子をトンネリングさせるには不十分である。
図１５のテーブルから、コントロールゲートの選択された行に沿っていないコントロールゲートに印加される電圧が、その行がプログラミングされるか、または読み出される行の下にあるか上にあるかによって、異なる電圧にセットされることに留意されたい。これは、ＶＳに接続されているアレイの側から順番に始まる行がプログラムされるタイプのＮＡＮＤを想定している。従って、図３および１４の実施形態では、選択された行の下のフローティングゲートの前の行が既にプログラムされていることが分かっている。同様に、プログラミング動作に関して、選択された行の上の後の行が消去された状態にあることも分かっている。適切なプログラミングのために、ビットライン電圧（０Ｖ）がプログラムされるフローティングゲートトランジスタのチャネルに印加されることが必要である。これは、プログラムされるセルとビットラインとの間にあるＮＡＮＤチェーン中の全ての直列トランジスタがこのプログラミング中にオンに転換されることを必要とする。これは、対応するコントロールゲート電圧が０Ｖより高いことを、通常は１Ｖから２Ｖであることを必要とする。さらに、この議論は図３および１４のアレイを参照し、これらは第２のものよりも前述した第１の実施形態の方に特に関連しているけれども、第２の実施形態によるアレイも同様に操作される。
適切な読み出し感知が行われるためには、選択された行内にある各ストリング中の１つの選択されたメモリセルトランジスタの適切な問合せを許容するようにＮＡＮＤ中の選択されていないトランジスタの全てが伝導しているべきであり、すなわち“オン”の状態であるべきである。最高しきい値状態にプログラムされたメモリトランジスタの伝導を保証するためにフローティングゲートで最低で３．３ボルトが必要であり、かつフローティングゲートと基板との静電容量およびフローティングゲートと隣接するコントロールゲートの静電容量が全て等しいとすれば、２つの隣接するコントロールゲート電圧の合計は最低で１０ボルトであるべきである。図１６は、簡略化のために、８個のトランジスタ（Ｔ０〜Ｔ７）と９個のワードライン（ＷＬ０〜ＷＬ８）から成る１つのＮＡＮＤストリングを示しているが、実際のアレイは多数の並列ＮＡＮＤストリングから成り、その各々が図３および１４に関して前述したように、１６個、３２個またはそれ以上のトランジスタを有することが想定される。多状態トランジスタＴ４が読み出しのために選択され、所望の読み出し手順がビットライン伝導が認められるまでのフローティングゲート電圧の逐次上昇であるとすると、フローティングゲートの電圧は、セルに存する状態と殆ど同数のステップで低い値から高い値（３．３ｖ）まで順次高められるべきである。例えば、セルに４つの状態が記憶されるとすれば、その４状態を区別するために少なくとも３つの電圧ステップが必要である。
この条件を満たす方法はいろいろある。１つの可能なアプローチは、選択されたトランジスタ（Ｔ４）の直ぐ隣のワードライン（ＷＬ４およびＷＬ５）の両方にＶR0ボルトを加え、この選択されたセルの上および下の両方の次の隣のワードライン（ＷＬ３およびＷＬ６）に１０−ＶR0ボルトを加え、そして全てのワードラインに電圧が印加されるまで、選択されたトランジスタの上および下の両方で外側に作用する残りのワードラインの全てにＶR0ボルトおよび１０−ＶR0ボルトのこの交互パターンを続行する。ＶR0は、隣接するコントロールゲートの両方に印加されたときに最低しきい値状態（消去）を最低のプログラムされた電荷記憶状態（“１”）から区別するコントロールゲート電圧として選択される。代表的な値は０と１ボルトとの間にある。伝導の有無を判定するためにビットライン電流が感知される。これらの電圧条件は、全ての選択されていないトランジスタがそれらの隣のコントロールゲートの合計で１０ボルトの電圧を有するという結果をもたらし、さらにその結果として、フローティングゲート電圧は、最高の可能なフローティングゲート状態より高く、かつ全ての選択されていないトランジスタの伝導を保証する３．３ボルトになる。選択されたセルの次の状態を読み出すためにＶR0ボルトの全てのワードラインが新しい電圧ＶR1にセットされ、１０−ＶR0ボルトの全てのワードラインは新しい電圧１０−ＶR1にセットされ、ビットライン電流の有無が感知される。ＶR0と同様に、ＶR1は最低のプログラムされた状態（“１”）と次に高いプログラムされた状態（“２”）とを区別するために選択される。このプロセスは、全ての可能なプログラムされた状態が感知されるまで続行される。このアプローチは、各フローティングゲートにおいて一定の最低必要電圧を維持し、全てのフローティングゲートの電荷状態に対する読み出し妨害条件の可能性を最小にするのに役立つ。
選択されたフローティングゲート状態を読み出す１つの代わりのアプローチは、選択されたトランジスタ（Ｔ４）の直ぐ隣のワードライン（ＷＬ４およびＷＬ５）の両方にＶR0ボルトを加え、選択されたセルの上および下の両方の次の隣のワードライン（ＷＬ３およびＷＬ６）に１０−ＶR0ボルトを加え、全ての残りのワードラインに５ボルトを加えることである。選択されたワードラインの電圧が高められてゆくとき、２つの隣接するワードラインの電圧を同量だけ低くすることができる。このアプローチは、最大４つのコントロールゲートがスイッチングされるという利点を有するが、選択されたトランジスタに隣接するトランジスタのフローティングゲート電圧が前のアプローチの場合の３．３ボルトではなくて５ボルトに保たれるので、これらの隣接するトランジスタに頻繁に必要以上にストレスがかかるという欠点を有する。
ブロックごとの消去は、従来技術のＮＡＮＤブロックと同様に実行される。１つのブロック内の全てのコントロールゲートは０ｖ（消去されたブロック）または浮動（消去されていないブロック）であり、アレイ全体のための局所基板（ｐ−ウェルおよび下のｎ−ウェル）は〜２０ｖに高められる。
図１５のテーブルに示されている電圧は単なる例示に過ぎず、他の電圧でも同じく或いはもっと良く作用するであろうことが理解されよう。例えば、スパイキングおよび過度の高電圧を回避するために、二重のコントロールゲートに印加されて一定のフローティングゲートをアドレス指定する電圧を順序付けするのが好ましい。さらに、全てのコントロールゲートのワードラインとそれに隣接する構造との間に存在する容量結合に依存して前記コントロールゲート上の浮動電圧を動的に維持するように、アドレス指定されたＮＡＮＤストリング内の任意のコントロールゲートの特定の電圧を一定の電圧レベルにセットしてからそれを後の読み出し動作、書き込み動作または消去動作のときにその電圧レベルで浮動させるのが有利であり得る。このコンセプトは、グローバルワードラインを用いて２つ以上のローカルコントロールゲート（ワード）ラインの電圧にアクセスして選択的にセットするために採用され得る。さらに、各フローティングゲートに隣接する種々の誘電体層の厚さが将来の世代で縮小されるとき、付随する短絡および破壊的誘電体ブレークダウンの可能性を伴う過度に高い電場を避けるために全ての電圧を対応的に低下させるべきである。
結論
本発明の種々の態様をその代表的な実施形態に関して説明してきたが、本発明が添付の特許請求の範囲全体の中でその権利が保護されるべきであることが理解できよう。
本発明のメモリセルアレイと動作の改善とを実現し得る１つのタイプのメモリシステムのブロック図である。 従来技術のＮＡＮＤアレイの平面図である。 図２Ａの従来技術のＮＡＮＤアレイの断面Ａ−Ａに沿って描かれた横断面図である。 ＮＡＮＤ構成のメモリセルアレイの例の平面図である。 図３のアレイの断面Ａ−Ａにおいて描かれた横断面図である。 図３のアレイの断面Ｂ−Ｂにおいて描かれた横断面図である。 図３のアレイの断面Ｃ−Ｃにおいて描かれた横断面図である。 図３〜５のアレイの改変された変形例の第１の実施形態の図５Ａに対応するプロセス段階において断面Ｂ−Ｂにおいて描かれた横断面図である。 図３〜５のアレイの第２の実施形態の順次に形成された構造の図３の断面Ａ−Ａにおいて描かれた横断面図である。 図３〜５のアレイの第２の実施形態の順次に形成された構造の図３の断面Ａ−Ａにおいて描かれた横断面図である。 図３〜５のアレイの第２の実施形態の順次に形成された構造の図３の断面Ａ−Ａにおいて描かれた横断面図である。 図３〜５のアレイの第２の実施形態の順次に形成された構造の図３の断面Ａ−Ａにおいて描かれた横断面図である。 図３〜５または図７〜１０のいずれかの実施形態のメモリセルの拡大横断面図であり、その利点を示す。 図３〜５または図７〜１０のいずれかの実施形態において実現され得る代わりのメモリセル構造の横断面図である。 図３〜５または図７〜１０のいずれかの実施形態のゲートエレメントと基板との間の容量性結合を示す。 図３〜５または図７〜１０のいずれかの実施形態によるメモリセルアレイの等価回路図である。 図１４の回路図を参照するメモリセルアレイの動作条件の例のテーブルである。 ＮＡＮＤメモリを読み出す方法を説明するために使用される１つのＮＡＮＤストリングの回路図である。

Claims (37)

  1. 基板上でソースとドレイン領域との間に位置する電荷記憶素子のアレイを含む不揮発性メモリで、前記記憶素子のうちの指定された記憶素子の電荷状態を変更し或いは判定する方法において、
    前記指定された記憶素子と両方とも容量的に結合される少なくとも第１および第２のコントロールゲートに第１の電圧レベルを印加して結合させて、前記指定された記憶素子の電荷状態を変更し或いは判定するステップと、
    同時に、前記第１または第２のコントロールゲートのうちの１つと結合する指定されていない記憶素子の第１のグループと容量的に結合する少なくとも第３のコントロールゲートに第２の電圧レベルを印加して結合させて、前記指定されていない記憶素子の第１のグループの電荷状態を変更も判定も行わせないようにするステップと、
    同時に、他の指定されていない記憶素子が容量的に結合する付加的なコントロールゲートに第３の電圧レベルを印加してそのうちの少なくとも２つを結合させて、前記他の指定されていない記憶素子の電荷状態を変更も判定も行わせないようにするステップと、
    を含むことを特徴とする方法。
  2. 少なくとも前記第１および第２のコントロールゲートに印加される前記第１の電圧レベルは実質的に同じであり、前記第２および第３の電圧レベルは前記第１の電圧レベルとは著しく異なることを特徴とする請求項１記載の方法。
  3. 前記第１の電圧レベルを印加するステップは、前記第１の電圧レベルを１つの範囲の値にわたってインクリメントするステップを含むことを特徴とする請求項１記載の方法。
  4. 前記第１の電圧レベルを印加するステップは、前記第１の電圧レベルのパルスを印加するステップを含むことを特徴とする請求項１記載の方法。
  5. 基板表面中に位置する電荷記憶素子のアレイを含む不揮発性メモリで、前記記憶素子のうちの指定された記憶素子に記憶されるデータを表すそれらの電荷記憶状態を同時にプログラムまたは読み出すために前記指定された記憶素子に電圧を加える方法において、その両側の複数のコントロールゲートのうちの一対と容量的に結合する電荷記憶素子の間で前記アレイを横断して伸びる長さを有する複数のコントロールゲートにいろいろな電圧を印加するステップを含み、前記複数のコントロールゲートのうちの前記指定された記憶素子に隣接するコントロールゲートに第１の電圧レベルを加え、かつ前記複数のコントロールゲートのうちの前記指定された記憶素子に隣接していないコントロールゲートに第２の電圧レベルを加えるステップを含み、前記第１および第２の電圧は著しく異なることを特徴とする方法。
  6. 前記複数のコントロールゲートのうちの前記指定された記憶素子に隣接するコントロールゲートに加えられる前記第１の電圧レベルは実質的に同じであることを特徴とする請求項５記載の方法。
  7. 前記第１の電圧レベルを加えるステップは、前記指定された記憶素子の電荷記憶状態を読み出すために、１つの範囲の値にわたって前記第１の電圧レベルをインクリメントするステップを含むことを特徴とする請求項５記載の方法。
  8. 前記第１の電圧レベルを加えるステップは、前記指定された記憶素子を所望の記憶状態にプログラムするために、前記指定された記憶素子の両側のコントロールゲートに前記第１の電圧レベルでパルスするステップを含むことを特徴とする請求項５記載の方法。
  9. データをプログラムし、かつ読み出すための不揮発性メモリにおいて、
    半導体基板中に位置する電荷記憶素子のアレイと、
    個々の電荷記憶素子の対向する側壁がコントロールゲートラインのうちの少なくとも２つと容量的に結合するように前記アレイを横断して伸びる複数のコントロールゲートラインと、
    前記コントロールゲートラインに接続されて、前記コントロールゲートラインと容量的に結合される前記電荷記憶素子にデータをプログラムし、そこからデータを読み出すときに、制御された電圧を印加するデコーダおよび電圧供給部と、
    を含むことを特徴とするメモリ。
  10. 前記コントロールゲートラインは、電荷記憶素子間の領域で前記基板と付加的に容量的に結合されることを特徴とする請求項９記載のメモリ。
  11. 前記コントロールラインの経路において前記電荷記憶素子間で前記基板に形成されたトレンチを付加的に含み、前記コントロールゲートラインは、前記コントロールラインと前記基板との間に誘電体層を伴って前記トレンチ内に伸び込むことを特徴とする請求項１０記載のメモリ。
  12. 前記メモリセルはメモリセルの複数の直列接続されたストリングを成して向けられ、前記コントロールゲートは前記電荷記憶素子間でメモリセルの複数のストリングを横切って伸びることを特徴とする請求項９記載のメモリ。
  13. 前記メモリセルの複数のストリング間で前記基板に誘電体で埋められた絶縁トレンチをさらに含むことを特徴とする請求項１２記載のメモリ。
  14. 前記コントロールゲートは、前記コントロールゲートの高さの底部分としてのドーピングされたポリシリコンと、これに接触する前記コントロールゲートの高さの上部分としての金属またはシリサイド材料との組み合わせを含むことを特徴とする請求項１２記載のメモリ。
  15. 半導体基板を横断して第１の方向に伸びる直列接続されたメモリセルの複数のストリングを含む不揮発性メモリセルアレイにおいて、前記メモリセルは電荷記憶素子を含み、前記アレイは前記メモリセルのストリングを横断して第２の方向に伸びるコントロールラインを含むと共にその電荷記憶素子に隣接するコントロールゲートを含み、前記第１および第２の方向は互いに直交し、さらに前記コントロールゲートが、前記コントロールゲートの両側で前記メモリセルのストリングの隣接する記憶素子の側壁と容量的に結合するように前記メモリのストリングの隣接する記憶素子の間に位置することを特徴とするメモリセルアレイ。
  16. 前記コントロールラインは、前記記憶素子間の基板領域とさらに容量的に結合されることを特徴とする請求項１５記載のメモリセルアレイ。
  17. 前記コントロールラインは、前記基板領域に形成されたトレンチの中に伸び込み、これらの間に誘電体の層があることを特徴とする請求項１６記載のメモリセルアレイ。
  18. 前記基板領域との前記コントロールラインの容量結合は、前記コントロールラインに加えられた電圧に応じて前記基板領域の導電率を高めることを特徴とすることを特徴とする請求項１１、１６または１７のうちのいずれか記載のメモリセルアレイ。
  19. 前記電荷記憶素子は、その幅より大きい距離だけ前記基板の上に伸びる高さを個々に有する伝導性フローティングゲートを含み、前記コントロールラインは、前記コントロールゲートが容量的に結合されるフローティングゲートの高さと少なくとも同じだけ前記基板の上に伸びることを特徴とする請求項１５記載のメモリセルアレイ。
  20. 前記コントロールラインの底部分はドーピングされたポリシリコン材料を含み、前記コントロールラインの上部分は前記ドーピングされたポリシリコン材料と接触する金属またはシリサイド材料を含むことを特徴とする請求項１９記載のメモリセルアレイ。
  21. 前記コントロールラインの各々は、互いに電気的に絶縁されるように前記フローティングゲートのうちの隣接するフローティングゲートの間の間隔の中に位置することを特徴とする請求項１４または２０のうちのいずれか記載のメモリセルアレイ。
  22. 不揮発性メモリシステムにおいて、
    メモリセルアレイであって、
    半導体基板を横断して第１の方向に伸び、かつ第２の方向に間隔を置く直列接続されたメモリセルの複数のストリングであって、前記第１および第２の方向は垂直であり、前記メモリセルは個々に電荷記憶素子を含む複数のストリングと、
    複数のメモリセルのストリングを横断して第２の方向に伸び、かつ前記第１の方向においては隣接する電荷記憶素子間に位置するコントロールゲートラインであって、個々の電荷記憶素子の両側壁はその両側の前記コントロールゲートの両方と容量的に結合されるコントロールゲートラインと、
    前記コントロールゲートラインに接続された電圧供給回路であって、前記電圧供給回路は、（ａ）少なくとも記憶素子の第１の行の電圧レベルをそれらの電荷状態を変更し或いは判定するために充分なレベルまで高めるために、複数のストリングを横断して少なくとも記憶素子の第１の行の両側の一対のコントロールゲートラインに第１の電圧を供給し、同時に、（ｂ）前記少なくとも第１の行の両側の第２および第３の行の電荷記憶素子の電圧レベルをそれらの状態を変更し或いは判定するためには不十分なレベルに保つために、前記第１の方向においてその両側の前記一対のコントロールゲートラインに隣接する２つのコントロールゲートラインの各々に前記第１の電圧とは異なる第２の電圧を供給する電圧供給回路と、を含むメモリセルアレイと、
    を含むことを特徴とする不揮発性メモリシステム。
  23. 前記電荷状態数は、２より多く、これにより各メモリセルに２ビット以上のデータを記憶させることを可能にすることを特徴とする請求項２２記載のメモリシステム。
  24. 前記メモリセルアレイは、ＮＡＮＤアレイであることを特徴とする請求項２２記載のメモリシステム。
  25. 半導体基板上にメモリセルアレイを作る方法において、
    その間の誘電体の第１の層と共に前記基板の表面領域にフローティングゲートの列および行の長方形アレイを形成するステップと、
    前記基板上のフローティングゲートの列間に絶縁を設けるステップと、
    前記フローティングゲートの両側壁が誘電体の第２の層を通してその両側のコントロールゲートの壁と容量的に結合し、かつ前記コントロールゲートの底面が誘電体の第３の層を通してウェル上の前記基板の表面と容量的に結合するように、前記フローティングゲートの行間で前記列に垂直に前記基板領域を横断して伸びるコントロールゲートを形成するステップと、
    を含むことを特徴とする方法。
  26. 前記フローティングゲートを形成するステップは、
    前記基板の前記表面領域で誘電体の前記第１の層の上に伝導性フローティングゲート材料の層を堆積するステップと、
    前記フローティングゲート材料層の上に第１のタイプの誘電体材料を堆積するステップと、
    前記列の方向に伸び、最小分解可能素子サイズに応じて前記行の方向に幅とそれらの間の間隔とを有するストリップを残すように前記第１のタイプの誘電体材料の部分を除去するステップと、
    前記列の方向においてスペーサ間に前記最小分解可能素子サイズより小さなスペースを残すように、前記第１のタイプの誘電体材料のストリップの側壁に沿って第２のタイプの誘電体のスペーサを形成するステップと、
    前記第１のタイプの誘電体材料の部分と前記スペーサ間のフローティングゲート材料層の部分とを除去し、これにより前記列の方向に長さと前記最小分解可能素子サイズより小さいそれらの間のスペースとを有するフローティングゲートを画定するステップと、
    を含むことを特徴とする請求項２５記載の方法。
  27. 前記第１のタイプの誘電体材料の部分を除去するステップは、ストリップの幅と、それらの間の前記最小分解可能素子サイズに応じたスペースとを有するマスクをその上に形成し、その後、前記マスクを通して、前記マスクストリップの下の前記第１のタイプの誘電体材料を部分的に除去するように前記第１のタイプの誘電体を等方的に横方向にエッチングし、これにより前記最小分解可能素子サイズより小さな幅を有する前記第１のタイプの誘電体材料のストリップを形成するステップを含むことを特徴とする請求項２６記載の方法。
  28. コントロールゲートを形成する前に、前記列の方向において前記フローティングゲート間で前記基板表面にトレンチを形成するステップをさらに含み、前記コントロールゲートを形成するステップは前記トレンチ内に間に電気絶縁を有して伸び込むように前記コントロールゲートを形成するステップを含むことを特徴とする請求項２５または２６のうちのいずれか記載の方法。
  29. 前記コントロールゲートを形成するステップは、前記コントロールゲートの底部分をドーピングされたポリシリコン材料から形成し、その後、前記コントロールゲートの上部分を前記ドーピングされたポリシリコン材料と接触する金属またはシリサイド材料から形成するステップを含むことを特徴とする請求項２５または２６のうちのいずれか記載の方法。
  30. 前記コントロールゲートの上部分を形成するステップは、前記アレイ上に金属またはシリサイドの連続的な層を形成し、その後、前記コントロールゲートの上部分を前記トレンチ内に互いに絶縁された状態で残すだけの前記連続的な層のある量を除去するように化学機械研磨操作を実行するステップを含むことを特徴とする請求項２９記載の方法。
  31. 不揮発性メモリセルアレイを半導体基板上に形成する方法において、
    前記基板に伝導性材料の層を、その間に誘電体の第１の層を介在させ、かつその上に第１のタイプの誘電体の第２の層を置いて形成するステップと、
    第１の方向の幅を有すると共に前記基板を横断して第２の方向に伸びる長さを有するストリップをなすように少なくとも前記伝導性材料と誘電体の第２の層との部分を除去するステップであって、前記第１および第２の方向は互いに垂直である除去するステップと、
    マスキング素子間で誘電体の前記第２の層に溝を形成するために前記第２の方向に最小分解可能素子サイズに応じた寸法を有するマスキング素子を通して誘電体の前記第２の層の部分を除去するステップであって、誘電体の前記第２の層の残ったアイランドの前記第２の方向におけるその対向する側壁間の寸法を減少させるように前記マスキング素子の下の誘電体の前記第２の層の部分を除去することを含む除去するステップと、
    前記第２の方向においてスペーサ間にギャップの第１のセットが存在するように誘電体の前記第２の層の前記アイランドの前記側壁に沿って第２のタイプの誘電体のスペーサを形成するステップと、
    誘電体の前記第２の層の残りの部分を前記スペーサ間から除去し、これにより前記第２の方向において前記スペーサ間にギャップの第２のセットを形成するステップと、
    その後、前記スペーサ間のギャップの前記第１および第２のセットにおいて露出する伝導性材料の前記層の部分を除去し、これにより前記スペーサの下に、その間に前記第２の方向の間隔をおいてフローティングゲートを残すステップと、
    を含むことを特徴とする方法。
  32. その後、前記フローティングゲートの側壁がその間の絶縁材料を通してその両側のコントロールゲートラインの側壁と容量的に結合するように、前記アレイを横断して前記第１の方向に伸びる長さを有すると共に前記フローティングゲート間の前記スペースにおいて前記第２の方向に間隔を置くコントロールゲートラインを形成するステップをさらに含むことを特徴とする請求項３１記載の方法。
  33. 前記フローティングゲート間で前記基板に浅いトレンチを形成するステップをさらに含み、前記コントロールゲートラインを形成するステップは、前記基板の前記トレンチの中に、その間に絶縁材料を置いて伸びこむコントロールゲートラインを形成するステップを含むことを特徴とする請求項３２記載の方法。
  34. 前記コントロールゲートラインを形成するステップは、前記コントロールゲートラインの底部分が前記フローティングゲート間の基板領域と、その間の絶縁材料を通して、容量結合するように前記底部分を形成するステップを含むことを特徴とする請求項３２または３３のいずれか記載の方法。
  35. 前記コントロールゲートラインを形成するステップは、始めにドーピングされたポリシリコン材料で前記コントロールゲートラインの底部分を形成し、その後、前記ドーピングされたポリシリコン材料と接触する金属またはシリサイド材料で前記コントロールゲートラインの上部分を形成するステップを含むことを特徴とする請求項３２または３３のいずれか記載の方法。
  36. 前記コントロールゲートの上部分を形成するステップは、前記アレイ上に金属またはシリサイドの連続的な層を形成し、その後、前記コントロールゲートの上部分を前記トレンチ内に互いに絶縁された状態で残すだけの前記連続的な層のある量を除去するように化学機械研磨操作を実行するステップを含むことを特徴とする請求項３５記載の方法。
  37. ２より多い複数の不揮発性メモリトランジスタのストリングが指定されたビットラインに直列に接続可能になっている半導体基板上のメモリアレイを操作する方法において、前記メモリトランジスタ間の基板領域と容量結合して位置する伝導性ゲートエレメントの電位を利用して前記領域を通して前記ストリングに沿って前記基板にあるレベルの導電率を選択的に提供するステップを含むことを特徴とする方法。
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