JP2000183192A - 不揮発性半導体記憶装置とその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 素子分離膜形成用マスクとフローティングゲ
ート形成用マスク間のマスクずれに起因するリーク電流
の発生を抑制する。 【解決手段】 一導電型のシリコン基板３１に形成され
た素子分離膜３２に隣接するように配置される上部に先
鋭な角部３４Ａを有するフローティングゲート３４と、
前記素子分離膜３２上に配置され、各々が素子分離され
る隣り合うフローティングゲートの側壁部に埋設された
酸化膜５０と、前記フローティングゲート３４及び酸化
膜５０を被覆するトンネル酸化膜３３と、このトンネル
酸化膜３３を介して前記フローティングゲート３４上に
重なる領域を持つように形成されるコントロールゲート
３６と、このフローティングゲート３４及び前記コント
ロールゲート３６に隣接する前記シリコン基板３１の表
面に形成される逆導電型のソース・ドレイン領域３７，
３８とを備えたことを特徴とするものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、シリコン基板上に
形成される素子分離膜と該素子分離膜以外の活性領域に
形成され、かつ隣り合う素子分離膜の間に配置されるフ
ローティングゲートと、該フローティングゲートを被覆
するトンネル酸化膜を介して該フローティングゲートに
重なるように形成されるコントロールゲートとを有する
不揮発性半導体記憶装置とその製造方法に関する。

【０００２】

【従来の技術】メモリセルが単一のトランジスタからな
る電気的に消去可能な不揮発性半導体記憶装置、特にプ
ログラマブルＲＯＭ(EEPROM:Electrically Erasable an
d Programmable ROM)においては、フローティングゲー
トとコントロールゲートとを有する２重ゲート構造のト
ランジスタによって各メモリセルが形成される。このよ
うな２重ゲート構造のメモリセルトランジスタの場合、
フローティングゲートのドレイン領域側で発生したホッ
トエレクトロンを加速してフローティングゲートに注入
することでデータの書き込みが行われる。そして、Ｆ−
Ｎ伝導(Fowler-Nordheim tunnelling)によってフローテ
ィングゲートからコントロールゲートへ電荷を引き抜く
ことでデータの消去が行われる。

【０００３】図１０はフローティングゲートを有する不
揮発性半導体記憶装置のメモリセル部分の平面図で、図
１１はそのＸ２−Ｘ２線の断面図である。この図におい
ては、コントロールゲートがフローティングゲートと並
んで配置されるスプリットゲート構造を示している。

【０００４】Ｐ型のシリコン基板１の表面領域に、ＬＯ
ＣＯＳ（Local Oxidation Of Silicon）法により選択的
に厚く形成されるＬＯＣＯＳ酸化膜よりなる複数の素子
分離膜２が短冊状に形成され、素子領域が区画される。
シリコン基板１上に、酸化膜３Ａを介し、隣り合う素子
分離膜２の間に跨るようにしてフローティングゲート４
が配置される。このフローティングゲート４は、１つの
メモリセル毎に独立して配置される。また、フローティ
ングゲート４上の選択酸化膜５は、選択酸化法によりフ
ローティングゲート４の中央部で厚く形成され、フロー
ティングゲート４の端部には先鋭な角部４Ａ（図１６参
照）が形成されている。これにより、データの消去動作
時にフローティングゲート４の端部で電界集中が生じ易
いようにしている。

【０００５】複数のフローティングゲート４が配置され
たシリコン基板１上に、フローティングゲート４の各列
毎に対応して前記酸化膜３Ａと一体化されたトンネル酸
化膜３を介してコントロールゲート６が配置される。こ
のコントロールゲート６は、一部がフローティングゲー
ト４上に重なり、残りの部分が酸化膜３Ａを介してシリ
コン基板１に接するように配置される。また、これらの
フローティングゲート４及びコントロールゲート６は、
それぞれ隣り合う列が互いに面対称となるように配置さ
れる。

【０００６】前記コントロールゲート６の間の基板領域
及びフローティングゲート４の間の基板領域に、Ｎ型の
ドレイン領域７及びソース領域８が形成される。ドレイ
ン領域７は、コントロールゲート６の間で素子分離膜２
に囲まれてそれぞれが独立し、ソース領域８は、コント
ロールゲート６の延在する方向に連続する。これらのフ
ローティングゲート４、コントロールゲート６、ドレイ
ン領域７及びソース領域８によりメモリセルトランジス
タが構成される。

【０００７】そして、前記コントロールゲート６上に、
酸化膜９を介して、アルミニウム配線１０がコントロー
ルゲート６と交差する方向に配置される。このアルミニ
ウム配線１０は、コンタクトホール１１を通して、ドレ
イン領域７に接続される。そして、各コントロールゲー
ト６は、ワード線となり、コントロールゲート６と平行
に延在するソース領域８は、ソース線となる。また、ド
レイン領域７に接続されるアルミニウム配線１０は、ビ
ット線となる。

【０００８】このような２重ゲート構造のメモリセルト
ランジスタの場合、フローティングゲート４に注入され
る電荷の量によってソース、ドレイン間のオン抵抗値が
変動する。そこで、フローティングゲート４に選択的に
電荷を注入することにより、特定のメモリセルトランジ
スタのオン抵抗値を変動させ、これによって生じる各メ
モリセルトランジスタの動作特性の差を記憶するデータ
に対応づけるようにしている。

【０００９】以上の不揮発性半導体記憶装置におけるデ
ータの書き込み、消去及び読み出しの各動作は、例え
ば、以下のようにして行われる。書き込み動作において
は、コントロールゲート６の電位を２Ｖ、ドレイン領域
７の電位を０．５Ｖ、ソース領域８の高電位を１２Ｖと
する。すると、コントロールゲート６及びフローティン
グゲート４間とフローティングゲート４及び基板（ソー
ス領域８）間とが容量結合されており（コントロールゲ
ート６及びフローティングゲート４間の容量＜フローテ
ィングゲート４及び基板（ソース領域８）間の容量）、
この容量結合比によりフローティングゲート４の電位が
９Ｖ程度に持ち上げられ、ドレイン領域７付近で発生す
るホットエレクトロンがフローティングゲート４側へ加
速され、酸化膜３Ａを通してフローティングゲート４に
注入されてデータの書き込みが行われる。

【００１０】一方、消去動作においては、ドレイン領域
７及びソース領域８の電位を０Ｖとし、コントロールゲ
ート６を１４Ｖとする。これにより、フローティングゲ
ート４内に蓄積されている電荷（電子）が、フローティ
ングゲート４の角部の鋭角部分からＦ−Ｎ（Fowler-Nor
dheim tunnelling）伝導によって前記トンネル酸化膜３
を突き抜けてコントロールゲート６に放出されてデータ
が消去される。

【００１１】そして、読み出し動作においては、コント
ロールゲート６の電位を４Ｖとし、ドレイン領域７を２
Ｖ、ソース領域８を０Ｖとする。このとき、フローティ
ングゲート４に電荷（電子）が注入されていると、フロ
ーティングゲート４の電位が低くなるため、フローティ
ングゲート４の下にはチャネルが形成されずドレイン電
流は流れない。逆に、フローティングゲート４に電荷
（電子）が注入されていなければ、フローティングゲー
ト４の電位が高くなるため、フローティングゲート４の
下にチャネルが形成されてドレイン電流が流れる。

【００１２】以下、このような不揮発性半導体記憶装置
の製造方法について説明する。尚、図１２乃至図１７に
おいて、（ａ）は平面図、（ｂ）はＡ−Ａ断面図、
（ｃ）はＢ−Ｂ断面図である。

【００１３】図１２において、シリコン基板１上にＬＯ
ＣＯＳ法により素子分離膜２を形成する。即ち、図１２
（ｂ）に示すように前記シリコン基板１上にパッド酸化
膜２１、パッドポリシリコン膜２２を形成し、開口部を
有するシリコン窒化膜２３をマスクにして選択酸化して
素子分離膜２を形成する。尚、パッドポリシリコン膜２
２は必ずしも必要ではなく、省略しても良い。

【００１４】次に、図１３に示すように前記パッド酸化
膜２１、パッドポリシリコン膜２２を除去する。

【００１５】続いて、図１４に示すようにシリコン基板
１上を熱酸化してゲート酸化膜３Ａを形成し、その上に
ポリシリコン膜２４を形成した後に、開口部を有するシ
リコン窒化膜２５を形成する。

【００１６】次に、図１５に示すように前記シリコン窒
化膜２５をマスクにして前記ポリシリコン膜２４を選択
酸化して選択酸化膜５を形成する。

【００１７】続いて、図１６に示すように前記シリコン
窒化膜２５を除去した後に、選択酸化膜５をマスクにし
てポリシリコン膜２４をエッチングして先鋭な角部４Ａ
を有するフローティングゲート４を形成する。

【００１８】そして、図１７に示すように全面にトンネ
ル酸化膜３を形成した後に、ポリシリコン膜及びタング
ステンシリサイド膜から成る導電膜を形成し、パターニ
ングしてコントロールゲート６を形成する。尚、前記コ
ントロールゲート６は、ポリシリコン膜から成る単層膜
であっても良い。

【００１９】以下、説明は省略するが、図１０及び図１
１に示すようにソース領域８及びドレイン領域７を形成
して不揮発性半導体記憶装置のメモリセルが形成され
る。

【００２０】

【発明が解決しようとする課題】しかしながら、図１８
（図１７（ｂ）の一部拡大図）に示すように素子分離膜
２の端部に乗り上げたフローティングゲート４を覆うコ
ントロールゲート６が角状に尖り（図１８に示す点線円
内のＡ参照）、その部分に電界集中が生じるため、フロ
ーティングゲート４とコントロールゲート６間の耐圧が
低下して、いわゆるリバーストンネリング不良が発生し
易くなるといった課題があった。

【００２１】また、フローティングゲート４と素子分離
膜２との間に高い合せ精度が要求されるといった課題も
あった。即ち、素子分離膜形成用マスクとフローティン
グゲート形成用マスクとの間でマスクずれが発生する
と、素子分離膜２上にフローテイングゲート４Ｂの端部
が重ならない、あるいは重なりが浅くなる（図１９参
照）。

【００２２】この場合、例えば前述した書き込み動作時
にソース領域８に高電圧を印加してフローティングゲー
ト４Ｂの電位を高める際に、図１９に示すようにソース
領域８からドレイン領域７側にリーク電流が流れ（図中
→ＩL参照）てしまい、フローテイングゲート４Ｂの電
位が十分に高められずに、書き込み動作が不十分になる
という課題があった。

【００２３】尚、これに対応するため、いたずらにフロ
ーティングゲートのサイズを大きくすると、図１０に示
すように隣り合うフローティングゲート同士の間隔が狭
いため、フローテイングゲート同士が接してしまうとい
う問題が発生する。

【００２４】従って、本発明は素子分離膜形成用マスク
とフローティングゲート形成用マスク間のマスクずれに
起因するリーク電流の発生を抑制すると共に、リバース
トンネリング不良の発生を抑制する不発性半導体記憶装
置とその製造方法を提供することを目的とする。

【００２５】

【課題を解決するための手段】そこで、本発明は上記課
題を解決するためになされたもので、本発明の不揮発性
半導体記憶装置は、一導電型のシリコン基板３１に形成
された素子分離膜３２と、この素子分離膜３２に隣接す
るように配置される上部に先鋭な角部３４Ａを有するフ
ローティングゲート３４と、前記素子分離膜３２上に配
置され、各々が素子分離される隣り合うフローティング
ゲートの側壁部に埋設された酸化膜５０と、前記フロー
ティングゲート３４及び酸化膜５０を被覆するトンネル
酸化膜３３と、このトンネル酸化膜３３を介して前記フ
ローティングゲート３４上に重なる領域を持つように形
成されるコントロールゲート３６と、このフローティン
グゲート３４及び前記コントロールゲート３６に隣接す
る前記シリコン基板３１の表面に形成される逆導電型の
ソース・ドレイン領域３７，３８とを備えたことを特徴
とするものである。

【００２６】そして、その製造方法は、前記シリコン基
板３１上にＬＯＣＯＳ法により素子分離膜３２を形成
し、この素子分離膜３２を含む全面にゲート酸化膜３３
Ａ及びポリシリコン膜５４を形成した後に、このポリシ
リコン膜５４上に形成した前記素子分離膜３２に交差す
る領域に開口部５５Ａを有するシリコン窒化膜５５をマ
スクにして前記ポリシリコン膜５４を選択酸化して選択
酸化膜３５を形成する。次に、前記素子分離膜３２と重
なるように開口部５６Ａが形成されたフォトレジスト膜
５６をマスクにして当該開口部５６Ａ下に露出した部分
の選択酸化膜３５及び選択酸化膜３５下のポリシリコン
膜５４を除去して選択酸化膜３５及びポリシリコン膜５
４を各フローティングゲート形成膜毎に分離する。続い
て、前記フォトレジスト膜５６をマスクにして当該開口
部５６Ａ下にボロンイオン注入して基板表層にチャネル
ストッパ層５７を形成する。次に、前記フォトレジスト
膜５６及び前記シリコン窒化膜５５を除去した後に、分
離された隣り合う各フローティングゲート形成膜の側壁
部から成る溝を含む全面にＣＶＤ法によりＣＶＤ酸化膜
を形成してこのＣＶＤ酸化膜をウエットエッチングを用
いてエッチバックすることで、この溝内に酸化膜５０で
埋設する。続いて、前記選択酸化膜３５をマスクにして
前記ポリシリコン膜５４を異方性エッチングして上部に
先鋭な角部３４Ａを有するフローティングゲート３４を
形成した後に、このフローティングゲート３４及び前記
選択酸化膜３５を被覆するようにトンネル酸化膜３３を
形成する。そして、このトンネル酸化膜３３を介して前
記フローティングゲート３４上に重なる領域を有するコ
ントロールゲート３６を形成する工程とを有するもので
ある。

【００２７】

【発明の実施の形態】以下、本発明の不揮発性半導体記
憶装置の製造方法の一実施形態について図面を参照しな
がら説明する。

【００２８】図１はフローティングゲートを有する不揮
発性半導体記憶装置のメモリセル部分の平面図であり、
図２（ａ），（ｂ）は、図１のＸ１−Ｘ１断面図及びＹ
１−Ｙ１断面図である。この図においては、コントロー
ルゲートがトンネル酸化膜を介してフローティングゲー
トに重なるように並んで配置されるスプリットゲート構
造を示している。

【００２９】Ｐ型のシリコン基板３１にＬＯＣＯＳ法に
より複数の素子分離膜３２が短冊状に形成され、素子領
域が区画される。シリコン基板３１上にゲート酸化膜３
３Ａを介し、隣り合う素子分離膜３２に隣接するように
してフローティングゲート３４が配置される。このフロ
ーティングゲート３４は、１つのメモリセル毎に独立し
て配置される。また、フローティングゲート３４上の選
択酸化膜３５は、選択酸化法によりフローティングゲー
ト３４の中央部で厚く形成され、フローティングゲート
３４の上部に先鋭な角部３４Ａ（図８参照）が形成され
ている。これにより、データの消去動作時にフローティ
ングゲート３４の端部で電界集中が生じ易いようにして
いる。

【００３０】そして、このフローティングゲート３４上
にトンネル酸化膜３３を介してまたがるように形成され
るコントロールゲート３６の長さ方向に沿って隣り合う
フローティングゲート３４の側壁部には、酸化膜５０が
埋設されている。この構造は、本発明の特徴をなす構造
であり、隣り合うフローティングゲート３４の側壁部を
酸化膜５０で埋め込むことにより、従来構造（図１８参
照）のようにコントロールゲート６がフローティングゲ
ート４の側壁部に回り込むことがなくなり、従って、容
量結合比を従来構造に比して小さくでき、リバーストン
ネリング不良を抑制できる。また、素子分離膜形成用マ
スクとフローティングゲート形成用マスクとの間でマス
クずれが発生したとしても、従来のようにコントロール
ゲート６が基板１に接触することがないので、従来のよ
うなフローティングゲートと素子分離膜の間に高い合せ
精度が不要となり、従って、リーク電流が流れることで
書き込み動作が不十分になるという課題を解消できる。

【００３１】更に、複数のフローティングゲート３４が
配置されたシリコン基板３１上に、フローティングゲー
ト３４の各列毎に対応して前記ゲート酸化膜３３Ａと一
体化されたトンネル酸化膜３３を介してコントロールゲ
ート３６が配置される。このコントロールゲート３６
は、一部がフローティングゲート３４上に重なり、残り
の部分がトンネル酸化膜３３を介してシリコン基板３１
に接するように配置される。また、これらのフローティ
ングゲート３４及びコントロールゲート３６は、それぞ
れ隣り合う列が互いに面対称となるように配置される。

【００３２】前記コントロールゲート３６の間の基板領
域及びフローティングゲート３４の間の基板領域に、Ｎ
型のドレイン領域３７及びソース領域３８が形成され
る。ドレイン領域３７は、コントロールゲート３６の間
で素子分離膜３２に囲まれてそれぞれが独立し、ソース
領域３８は、コントロールゲート３６の延在する方向に
連続する。これらのフローティングゲート３４、コント
ロールゲート３６、ドレイン領域３７及びソース領域３
８によりメモリセルトランジスタが構成される。

【００３３】そして、前記コントロールゲート３６上
に、酸化膜３９を介して、アルミニウム配線４０がコン
トロールゲート３６と交差する方向に配置される。この
アルミニウム配線４０は、コンタクトホール４１を通し
て、ドレイン領域３７に接続される。そして、各コント
ロールゲート３６は、ワード線となり、コントロールゲ
ート３６と平行に延在するソース領域３８は、ソース線
となる。また、ドレイン領域３７に接続されるアルミニ
ウム配線４０は、ビット線となる。

【００３４】以下、このような不揮発性半導体記憶装置
のメモリセルの製造方法について説明する。尚、図３乃
至図９において、（ａ）は平面図、（ｂ）はＡ−Ａ断面
図、（ｃ）はＢ−Ｂ断面図を示す。

【００３５】先ず、図３において、シリコン基板３１上
にＬＯＣＯＳ法により素子分離膜３２を形成する。即
ち、図３（ｂ）に示すように前記シリコン基板３１上に
パッド酸化膜５１、パッドポリシリコン膜５２を形成
し、開口部５３Ａを有するシリコン窒化膜５３をマスク
にして選択酸化しておよそ４０００Å〜７０００Åの膜
厚で、およそ０．４μｍサイズの素子分離膜３２を形成
する。尚、パッドポリシリコン膜５２は必ずしも必要で
はなく、省略しても良い。

【００３６】次に、図４に示すように前記パッド酸化膜
５１、パッドポリシリコン膜５２を除去した後に、全面
にＰ型の不純物（例えば、ボロンイオン）をイオン注入
して前記素子分離膜３２下に位置する不図示のチャネル
ストッパ層を形成する。

【００３７】続いて、図５に示すようにシリコン基板３
１上を熱酸化してゲート酸化膜３３Ａ及び導電化したポ
リシリコン膜５４を形成した後に、前記素子分離膜３２
と交差する領域に開口部５５Ａを有するシリコン窒化膜
５５を形成した後に、このシリコン窒化膜５５をマスク
にして前記ポリシリコン膜５４を選択酸化して選択酸化
膜３５を形成する。

【００３８】続いて、図６に示すように前記素子分離膜
３２に重なるように、この素子分離膜３２と平行に開口
部５６Ａを有するフォトレジスト膜５６を形成した後
に、該フォトレジスト膜５６をマスクにして開口部５６
Ａ下に露出した部分の前記選択酸化膜３５をフッ酸等を
用いて除去し、更にその下のポリシリコン膜５４を除去
して（図６（ａ）中に示す斜線部が除去される領域であ
る。）、フローティングゲート３４と成るポリシリコン
膜５４の一端部を分離する。

【００３９】そして、開口部５６Ａを介してＰ型の不純
物（例えば、ボロンイオン）を基板表層にイオン注入し
て素子分離膜３２に隣接する位置（素子分離膜３２下に
形成した前記チャネルストッパ層に隣接する位置）にチ
ャネルストッパ層５７を形成する。このチャネルストッ
パ層５７は、前記フォトレジスト膜５６を形成した際に
マスクずれが発生した場合を考慮するものであり、例え
ば、０．１μｍ程度のマスクずれが予想される。

【００４０】続いて、図７に示すように前記フォトレジ
スト膜５６及び前記シリコン窒化膜５５を除去した後
に、全面にＣＶＤ法によりＴＥＯＳ膜（Tetra Ethyl Or
tho Silicate）等から成る酸化膜を形成し、この酸化膜
を所定量エッチバックすることで、隣り合う選択酸化膜
３５及びポリシリコン膜５４同士の側壁部から成る溝内
に酸化膜５０を埋設する。尚、このエッチバック工程で
は、選択酸化膜３５を構成する熱酸化膜と酸化膜５０を
構成するＴＥＯＳ膜とのエッチングレートの違いを利用
して、ウエットエッチングを行っている。即ち、両者の
エッチングレート比は、熱酸化膜：ＴＥＯＳ膜＝１：
２．５であり、フローティングゲート３４と基板３１
（ソース領域３８）との間の容量結合と、フローティン
グゲート３４とコントロールゲート３６との間の容量結
合との容量結合比の関係（フローティングゲート３４と
コントロールゲート３６との間の容量＜フローティング
ゲート３４と基板３１（ソース領域３８）との間の容
量）を維持するために、当該選択酸化膜３５の膜厚をな
るべく削ることなしに、ＴＥＯＳ膜のエッチングを進め
ると共に、ウエットエッチングでの溝内につまった酸化
膜が残りやすいという特徴を利用して、前記隣り合う選
択酸化膜３５及びポリシリコン膜５４から成る各フロー
ティングゲート形成膜同士の側壁部から成る溝内に酸化
膜５０を残している。

【００４１】続いて、図８に示すように前記選択酸化膜
３５をマスクにして前記ポリシリコン膜５２を異方性エ
ッチングして上部に先鋭な角部３４Ａを有するフローテ
ィングゲート３４を形成する。これにより、図１及び図
８に示すように隣り合うフローティングゲート３４の間
には、酸化膜５０が介在することになる。

【００４２】そして、図９に示すように全面にトンネル
酸化膜３３を形成した後に、ポリシリコン膜及びタング
ステンシリサイド膜から成る導電膜を形成し、パターニ
ングしてコントロールゲート３６を形成する。尚、前記
トンネル酸化膜３３としては、例えば、ＣＶＤ法により
ＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜やＨＴＯ
（High Temperature Oxide）膜等から成るＣＶＤ酸化膜
を形成した後に熱酸化して成る酸化膜が用いられる。ま
た、前記コントロールゲート３６は、ポリシリコン膜か
ら成る単層膜であっても良い。

【００４３】このように本発明では、上述したように隣
り合うフローティングゲート３４の間には、酸化膜５０
が介在することで、フローティングゲート３４上に形成
するトンネル酸化膜３３やコントロールゲート３６は、
従来の図１８に示すようなフローティングゲート４の側
壁部にコントロールゲート６が回り込むことがないの
で、コントロールゲート６の角状の尖りＡによる電界集
中が発生せず、リバーストンネリング不良の発生を抑止
できる。更に、コントロールゲート３６とフローティン
グゲート３４の容量結合比を従来に比して小さくできる
ので、プログラム速度の向上につながる。

【００４４】また、隣り合うフローティングゲート３４
の側壁部に酸化膜５０を埋設したことで、例えば、素子
分離膜形成用マスクとフローティングゲート形成用マス
クとの間でマスクずれが発生したとしても、従来のよう
にコントロールゲート６が基板１に接触することがない
ので、従来のようなフローティングゲートと素子分離膜
の間に高い合せ精度が不要となり、リーク電流が流れる
ことで書き込み動作が不十分になるという課題を解決で
き、しかも、トンネル酸化膜形成後の製造工程におい
て、平坦化が可能になる。

【００４５】以下、説明は省略するが、図１及び図２に
示すようにＮ型のソース領域３８及びドレイン領域３７
が形成され、更に前記コントロールゲート３６上に酸化
膜３９を介して前記ドレイン領域３７にコンタクトホー
ル４１を通してアルミニウム配線４０が接続されること
で、不揮発性半導体記憶装置のメモリセルが形成され
る。

【００４６】

【発明の効果】本発明によれば、隣り合うフローティン
グゲートの側壁部に酸化膜を埋設したことで、従来のよ
うに素子分離膜上に形成されたフローティングゲートを
覆うコントロールゲートが角状に尖り、その部分に電界
集中が生じるため、フローティングゲートとコントロー
ルゲート間の耐圧が低下して、いわゆるリバーストンネ
リング不良が発生し易くなるといった課題を解消でき、
しかも、トンネル酸化膜形成後の製造工程において、平
坦化が可能になる。

【００４７】また、隣り合うフローティングゲートの側
壁部に酸化膜を埋設したことで、素子分離膜形成用マス
クとフローティングゲート形成用マスクとの間でマスク
ずれが発生したとしても、従来のようにコントロールゲ
ートが基板に接触することがないので、従来のようなフ
ローティングゲートと素子分離膜の間に高い合せ精度が
不要となり、リーク電流が流れることで書き込み動作が
不十分になるという課題も解消できる。

【図面の簡単な説明】

【図１】本発明の不揮発性半導体記憶装置のメモリセル
の構造を示す平面図である。

【図２】図１の一部断面図である。

【図３】本発明の不揮発性半導体記憶装置の製造方法を
示す第１図である。

【図４】本発明の不揮発性半導体記憶装置の製造方法を
示す第２図である。

【図５】本発明の不揮発性半導体記憶装置の製造方法を
示す第３図である。

【図６】本発明の不揮発性半導体記憶装置の製造方法を
示す第４図である。

【図７】本発明の不揮発性半導体記憶装置の製造方法を
示す第５図である。

【図８】本発明の不揮発性半導体記憶装置の製造方法を
示す第６図である。

【図９】本発明の不揮発性半導体記憶装置の製造方法を
示す第７図である。

【図１０】従来の不揮発性半導体記憶装置のメモリセル
の構造を示す平面図である。

【図１１】図１０のＸ２−Ｘ２線の断面図である。

【図１２】従来の不揮発性半導体記憶装置の製造方法を
示す第１図である。

【図１３】従来の不揮発性半導体記憶装置の製造方法を
示す第２図である。

【図１４】従来の不揮発性半導体記憶装置の製造方法を
示す第３図である。

【図１５】従来の不揮発性半導体記憶装置の製造方法を
示す第４図である。

【図１６】従来の不揮発性半導体記憶装置の製造方法を
示す第５図である。

【図１７】従来の不揮発性半導体記憶装置の製造方法を
示す第６図である。

【図１８】従来の課題を説明するための図である。

【図１９】従来の課題を説明するための図である。

フロントページの続き Ｆターム(参考） 5F001 AA09 AA22 AA25 AA63 AB03 AC02 AC06 AC20 AD12 AD41 AD62 AE02 AE08 AF06 AF25 AG21 AG29 5F083 EP02 EP25 ER02 ER05 ER09 ER14 ER17 ER21 GA11 GA30 JA36 JA56 KA01 KA05 LA02 NA02 PR29

Claims (4)

【特許請求の範囲】
1. 【請求項１】 一導電型のシリコン基板に形成された素
   子分離膜と、この素子分離膜に隣接するように配置され
   る上部に先鋭な角部を有するフローティングゲートと、
   該フローティングゲートを被覆するトンネル酸化膜と、
   該トンネル酸化膜を介して前記フローティングゲート上
   に重なる領域を持つように形成されるコントロールゲー
   トと、前記フローティングゲート及び前記コントロール
   ゲートに隣接する前記シリコン基板の表面に形成される
   逆導電型の拡散領域とを備えた不揮発性半導体記憶装置
   において、 前記素子分離膜上に配置され、各々が素子分離される隣
   り合うフローティングゲートの側壁部に絶縁膜が埋設さ
   れたことを特徴とする不揮発性半導体記憶装置。
2. 【請求項２】 一導電型のシリコン基板にＬＯＣＯＳ法
   により形成された素子分離膜と、 前記素子分離膜に隣接するように配置される上部に先鋭
   な角部を有するフローティングゲートと、 前記素子分離膜上に配置され、各々が素子分離される隣
   り合うフローティングゲートの側壁部に埋設された絶縁
   膜と、 前記フローティングゲート及び絶縁膜を被覆するトンネ
   ル酸化膜と、 前記トンネル酸化膜を介して前記フローティングゲート
   上に重なる領域を持つように形成されるコントロールゲ
   ートと、 前記フローティングゲート及び前記コントロールゲート
   に隣接する前記シリコン基板の表面に形成される逆導電
   型の拡散領域とを備えたことを特徴とする不揮発性半導
   体記憶装置。
3. 【請求項３】 一導電型のシリコン基板に形成された素
   子分離膜と、この素子分離膜に隣接するように配置され
   る上部に先鋭な角部を有するフローティングゲートと、
   該フローティングゲートを被覆するトンネル酸化膜と、
   該トンネル酸化膜を介して前記フローティングゲート上
   に重なる領域を持つように形成されるコントロールゲー
   トと、前記フローティングゲート及び前記コントロール
   ゲートに隣接する前記シリコン基板の表面に形成される
   逆導電型の拡散領域とを備えた不揮発性半導体記憶装置
   の製造方法において、 前記シリコン基板上にＬＯＣＯＳ法により素子分離膜を
   形成する工程と、 前記素子分離膜を含む全面にゲート酸化膜及び導電膜を
   形成した後にこの導電膜上に形成した素子分離膜に交差
   する領域に開口部を有するシリコン窒化膜をマスクにし
   て前記導電膜を選択酸化して選択酸化膜を形成する工程
   と、 前記素子分離膜と重なるように開口部が形成されたフォ
   トレジスト膜をマスクにして当該開口部下に露出した部
   分の選択酸化膜及び選択酸化膜下の導電膜を除去して選
   択酸化膜及び導電膜を各フローティングゲート形成膜毎
   に分離する工程と、 前記フォトレジスト膜をマスクにして当該開口部下に一
   導電型の不純物をイオン注入してチャネルストッパ層を
   形成する工程と、 前記フォトレジスト膜及び前記シリコン窒化膜を除去し
   た後に前記分離された各フローティングゲート形成膜の
   側壁部を埋め込むように全面に酸化膜を形成してこの酸
   化膜をエッチバックすることで隣り合う各フローティン
   グゲート形成膜の側壁部を酸化膜で埋設する工程と、 前記選択酸化膜をマスクにして前記導電膜を異方性エッ
   チングして上部に先鋭な角部を有するフローティングゲ
   ートを形成する工程と、 前記フローティングゲート及び前記選択酸化膜を被覆す
   るようにトンネル酸化膜を形成する工程と、 前記トンネル酸化膜を介して前記フローティングゲート
   上に重なる領域を有するコントロールゲートを形成する
   工程とを有することを特徴とする不揮発性半導体記憶装
   置の製造方法。
4. 【請求項４】 前記選択酸化膜は熱酸化膜で、前記絶縁
   膜はＣＶＤ法によるＣＶＤ酸化膜から成り、このＣＶＤ
   酸化膜をエッチバックして前記隣り合う各フローティン
   グゲート形成膜の側壁部を埋設する工程では、ウエット
   エッチングを採用していることを特徴とする請求項３に
   記載の不揮発半導体記憶装置の製造方法。