KR100628419B1 - 개선된 게이트 전극을 포함하는 불휘발성 반도체 기억 장치 - Google Patents

개선된 게이트 전극을 포함하는 불휘발성 반도체 기억 장치 Download PDF

Info

Publication number
KR100628419B1
KR100628419B1 KR1020030066807A KR20030066807A KR100628419B1 KR 100628419 B1 KR100628419 B1 KR 100628419B1 KR 1020030066807 A KR1020030066807 A KR 1020030066807A KR 20030066807 A KR20030066807 A KR 20030066807A KR 100628419 B1 KR100628419 B1 KR 100628419B1
Authority
KR
South Korea
Prior art keywords
floating gate
gate
insulating film
control gates
gate insulating
Prior art date
Application number
KR1020030066807A
Other languages
English (en)
Other versions
KR20040076564A (ko
Inventor
아라이후미따까
마쯔나가야스히꼬
사꾸마마꼬또
시로따리이찌로
시미즈아끼라
Original Assignee
가부시끼가이샤 도시바
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시끼가이샤 도시바 filed Critical 가부시끼가이샤 도시바
Publication of KR20040076564A publication Critical patent/KR20040076564A/ko
Application granted granted Critical
Publication of KR100628419B1 publication Critical patent/KR100628419B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H01L29/42336—Gate electrodes for transistors with a floating gate with one gate at least partly formed in a trench
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

반도체 기판 상에 게이트 절연막을 개재하여 부유 게이트가 형성된다. 상기 반도체 기판 내의 상기 부유 게이트의 양쪽에 소스 또는 드레인 영역으로서 확산층이 형성된다. 상기 양쪽 확산층에 대향하여 상기 부유 게이트의 양쪽에 상기 부유 게이트를 구동하기 위한 제1 및 제2 제어 게이트가 게이트간 절연막을 개재하여 형성된다.
게이트 절연막, 부유 게이트, 불휘발성 반도체 기억 장치, 게이트 전극, 메모리 셀

Description

개선된 게이트 전극을 포함하는 불휘발성 반도체 기억 장치{NONVOLATILE SEMICONDUCTOR MEMORY DEVICE INCLUDING IMPROVED GATE ELECTRODE}
도 1은 제1 실시예에 따른 셀을 나타낸 평면도.
도 2a는 도 1의 2A-2A 선에 따른 단면도.
도 2b는 도 1의 2B-2B 선에 따른 단면도.
도 2c는 도 1의 2C-2C 선에 따른 단면도.
도 3은 제1 실시예에 따른 셀의 등가 회로도.
도 4a-4f는 제1 실시예에 따른 셀의 제조 방법을 나타낸 단면도.
도 5a-5b는 도 4에 이어지는 제조 방법을 나타낸 단면도.
도 6은 게이트간 절연막의 변형예를 나타낸 단면도.
도 7은 제2 실시예에 따른 셀을 나타낸 평면도.
도 8a는 도 7의 8A-8A 선에 따른 단면도.
도 8b는 도 7의 8B-8B 선에 따른 단면도.
도 8c는 도 7의 8C-8C 선에 따른 단면도.
도 9a-9f는 제2 실시예에 따른 셀의 제조 방법을 나타낸 단면도.
도 10a-10c는 도 9에 이어지는 제조 방법을 나타낸 단면도.
도 11은 제2 실시예의 변형예를 나타낸 단면도.
도 12는 도 11에 도시된 구성의 또다른 변형예를 나타낸 단면도.
도 13은 종래의 NAND형 EEPROM을 나타낸 회로도.
도 14는 메모리 셀에 데이터를 기입할 때의 전위의 일례를 나타낸 도면.
도 15는 제1 및 제2 실시예에 따른 셀을 이용하는 NAND형 EEPROM을 나타낸 회로도.
도 16은 도 15에 도시된 메모리 셀에 데이터를 기입할 때의 전위의 일례를 나타낸 도면.
도 17은 도 16에 도시된 메모리 셀로의 데이터 기입시의 전위 설정의 일례를 나타낸 등가 회로도.
도 18은 도 16에 도시된 메모리 셀로의 데이터 기입시의 전위 설정의 다른 예를 나타낸 등가 회로도.
도 19는 도 17 및 도 18에 도시된 전위 설정을 사용하는 데이터 기입의 예를 나타낸 도면.
도 20은 제5 실시예에 따라 데이터 소거를 행할 때의 전위를 나타낸 도면.
도 21은 제6 실시예에 따라 데이터 판독을 행할 때의 전위를 나타낸 도면.
도 22는 제6 실시예에 따라 데이터 판독을 행할 때의 전위를 나타낸 도면.
도 23은 종래의 불휘발성 반도체 기억 장치의 일례를 나타낸 평면도.
도 24는 도 23의 24-24 선에 따른 단면도.
도 25는 도 23의 25-25 선에 따른 단면도.
도 26은 도 23의 등가 회로를 나타낸 도면.
도 27은 본 발명의 실시예에 따른 메모리 카드의 내부 구조를 예시적으로 나타낸 블럭도.
도 28은 본 발명의 실시예에 따른 메모리 카드의 내부 구조를 예시적으로 나타낸 블럭도.
도 29는 본 발명의 실시예에 따른 카드 홀더 및 메모리 카드의 예를 나타낸 도면.
도 30은 메모리 카드 또는 카드 홀더를 수신하도록 동작가능한 접속 장치의 예를 나타낸 도면.
도 31은 접속 배선을 통해 퍼스널 컴퓨터에 접속되며 메모리 카드가 내장된 접속 장치의 예를 나타낸 도면.
도 32는 본 발명의 실시예에 따른 IC 카드를 나타낸 평면도.
도 33은 본 발명의 실시예에 따른 IC 카드의 블럭도.
도 34는 각 실시예에 따른 불휘발성 반도체 기억 장치가 적용되는 USB 기억 장치의 일례를 나타낸 블럭도.
<도면의 주요 부분에 대한 부호의 설명>
11 : 실리콘 기판
12 : 터널 절연막
13 : 폴리실리콘층
14 : 마스크층
15 : 트렌치
본 발명은 예를 들어 부유 게이트를 포함하는 불휘발성 반도체 기억 장치에 관한 것이다.
도 23 내지 도 25는 종래의 STI(Shallow Trench Isolation)를 이용하는 NAND형 EEPROM을 나타낸 도면이다. 도 23은 평면도이고, 도 24는 도 23의 24-24 선에 따른 단면도이며, 도 25는 도 23의 25-25 선에 따른 단면도이다. 도 24에 도시된 바와 같이, 게이트 절연막 GI가 실리콘 기판 상에 터널 절연막으로서 형성되며, 그 위에 부유 게이트 FG가 형성된다. 부유 게이트 FG는 서로 인접하게 배치된 셀들 사이에서 절단되어 전기적으로 절연된다. 부유 게이트 FG를 절단하는 구조는 슬릿으로 칭해진다. 슬릿 내의 부유 게이트 FG의 측벽 및 상부는 게이트간 절연막 IGI로 피복된다. 부유 게이트 FG가 터널 절연막 및 게이트간 절연막으로 피복되어 있으면, 부유 게이트 FG에 오랫동안 전하를 유지하는 것이 가능하다. 또한, 제어 게이트 CG가 게이트간 절연막 상에 형성된다. 제어 게이트 CG는 통상적으로 다수의 셀 트랜지스터들에 의해 공유되며 다수의 셀 트랜지스터들을 동시에 구동시키는 기능을 가지고 있으며 워드선 WL로서 표현된다.
반면에, 도 25에 도시된 단면 방향은 통상적으로 비트선 BL 방향으로 표현된다. 도 25에 도시된 바와 같이, 비트선 BL 방향에서, 도 24에 도시된 스택형 게이트 구조가 기판 상에 배열된다. 자기 정합 방식으로 각 셀 트랜지스터를 처리하는 데에 레지스트 또는 가공 마스크층이 사용된다. 선택 게이트를 통해 복수의 셀들이 직렬로 접속되어 있는 NAND형 메모리에서, 소스 및 드레인은 서로 인접하게 배치되어 있는 셀들에 의해 공유되어 셀 면적이 감소된다. 또한, 각 워드선 WL 간의 간격은 미세 가공의 최소 치수로 가공된다.
제어 게이트 CG에 높은 기입 전위가 인가되며 기판이 접지되어 전자를 부유 게이트 FG에 주입하게 된다. 셀 트랜지스터의 미세화에 따라, 인접한 셀들간의 기생 캐패시턴스와 부유 게이트 FG와 주변 구조간의 기생 캐패시턴스가 증가한다. 따라서, 셀 트랜지스터의 기입 전압은 기입 속도를 증가시키기 위해 증가하는 경향이 있다. 기입 전압을 올리기 위해, 제어 게이트 CG 간의 절연 내압을 확보하고 워드선 구동 회로의 고내압화가 요구된다. 따라서, 이는 메모리 소자의 고밀도화/고속화에 있어서 큰 문제로 되어 있다.
기입시의 전위는 도 24 및 도 25의 구조로부터 대략 계산된다. 게이트 절연막 및 터널 절연막을 갖는 캐패시터는, 제어 게이트 CG 및 부유 게이트 FG 사이와, 부유 게이트 FG 및 기판 사이에 각각 고려될 수 있다. 따라서, 제어 게이트 CG로부터 본 메모리 셀은, 두 개의 캐패시터가 직렬로 연결되어 있는 구조와 동일하다.
도 26은 제어 게이트 CG 및 부유 게이트 FG 간의 캐패시터 캐패시턴스가 Cip이며 부유 게이트 FG 및 기판 간의 캐패시터 캐패시턴스가 Ctox인 등가 회로를 나타낸 도면이다. 기입을 위한 고전위(Vpgm=Vcg)가 제어 게이트 CG에 인가될 때에 부유 게이트 FG의 전위 Vfg는 Cip 및 Ctox 간의 용량 결합에 의해 결정되며, 이하의 식에 의해 대략 계산된다.
Vfg = Cr ×(Vcg-Vt+Vt0)
Cr = Cip/(Cip+Ctox)
여기서, Vt는 셀 트랜지스터의 임계 전압을 나타내며, Vt0는, 부유 게이트 FG를 통해 전하가 인가되지 않는 경우의 임계 전압(중성 임계 전압)을 나타낸다.
부유 게이트 FG의 전위 Vfg가 크면 터널 절연막에 높은 전계가 인가되며 부유 게이트 FG에 전자가 용이하게 주입된다. 전술한 식으로부터, 일정하게 설정된 Vcg에 따라 캐패시턴스비 Cr이 Vfg를 증가시키도록 증가될 수도 있다는 것을 알 수 있다. 즉, 기입 전위를 감소시키기 위해 Ctox에 따라 Cip가 크게 되도록 설정될 필요가 있다.
캐패시터의 캐패시턴스는 전극과, 대향 전극들의 영역 사이에 배치된 박막의 유전율에 비례하며, 서로 대향 배치된 전극들간의 거리에 반비례한다. 누설 전류는 터널 절연막을 통해 흐르며 이 터널 절연막을 통해 기입/소거를 위한 전하가 통과하며 기입/소거가 금지된다. 따라서, Cip를 증가시키기 위해 부유 게이트 FG 및 제어 게이트 CG를 갖는 게이트 절연막의 접촉 영역을 증가시키는 방법이 통상적으로 사용된다. 예를 들면, 부유 게이트 FG의 상부면의 폭(도 24에 도시된 치수 1a)을 넓게 하기 위해 슬릿 폭을 감소시킨다. 또는, 부유 게이트 FG의 측벽의 길이(도 24에 도시된 치수 1b)를 증가시키기 위해 부유 게이트 FG의 막 두께를 증가시키는 기법이 개발되었다. 그러나, 그 결과 게이트 또는 배선 재료에 비해 슬릿 가공 치수를 극단적으로 감소시킬 필요가 있게 된다. 또한, 부유 게이트 FG의 막 두께가 증가되면, 게이트 가공이 점점 어렵게 된다. 또한, 미세화에 따라, 워드선 WL 사이에 서로 대향 배치된 부유 게이트 FG들 간의 기생 캐패시턴스가 증대한다. 이러한 방식으로 캐패시턴스비를 유지하는 것은 셀 트랜지스터의 미세화를 방해하는 큰 요소이다.
이 문제를 해결하기 위해, 부유 게이트 FG 또는 제어 게이트 CG의 구성을 더 낮은 기입 전압을 갖는 구성으로 변경하는 기법이 제안되어 왔다.
예를 들면, 부스터 플레이트(booster plate) 및 부유 게이트 간의 캐패시턴스가 증가되고 기입/소거/판독 동작을 저전압으로 수행할 수 있는 NAND형 EEPROM이 개발되어 왔다(예를 들면 일본 특허 출원 공개 제11-145429호).
또한, 부유 게이트와 제어 게이트의 커플링 비를 크게 하고 기입 전압을 저감시켜, 소자의 미세화를 도모한 불휘발성 기억 소자가 개발되어 있다(예를 들면, 일본 특허 출원 공개 제2002-217318호).
또한, 기입/소거/판독 특성을 향상시키기 위해 제어 게이트의 반대편 측벽 내에 부유 게이트가 형성되어 있으며 메모리 소자인 MOSFET를 포함하는 불휘발성 반도체 기억 장치가 개발되어 왔다(예를 들면, 일본 특허 출원 공개 제 2002-50703 호).
또한, 보조 게이트가 부유 게이트에 인접하여 배치되어 있는 AG-AND 메모리 셀이 개발되어 왔다(예를 들면, 2002 IEEE, 952-IEDM, 21.6.1, 10-MB/s Multi-Level Programming of Gb-Scale Flash Memory Enabled by New AG-AND Cell Technology).
그러나, 전술한 종래 기술에도 불구하고, 부유 게이트 주위의 기생 캐패시턴스를 감소시키는 것과 제어 게이트와 부유 게이트 사이의 캐패시턴스를 증가시키는 것은 어려운 일이다. 기입 전압을 낮추고 고집적화 및 고속화를 달성하는 것도 또한 어려운 일이다.
본 발명의 일 국면에 따르면, 반도체 기판 상에 게이트 절연막을 개재하여 형성된 부유 게이트; 상기 부유 게이트의 양쪽에 위치하고, 상기 반도체 기판 내에 형성되어 있는 소스 또는 드레인 영역으로서의 확산층; 상기 부유 게이트의 양쪽에 형성되어, 상기 부유 게이트를 구동하는 제1 및 제2 제어 게이트; 및 상기 제어 게이트들을 상기 부유 게이트 및 확산층으로부터 절연시키는 게이트간 절연막을 포함하는 불휘발성 반도체 기억 장치가 제공된다.
본 발명의 다른 국면에 따르면, 반도체 기판에 형성된 트렌치; 상기 트렌치의 저부에 제1 게이트 절연막을 개재하여 형성된 부유 게이트; 상기 부유 게이트의 양쪽에 상기 반도체 기판 내에 형성되어 있는 소스 또는 드레인 영역으로서의 확산층; 및 상기 양쪽 확산층 상에 위치하고, 상기 부유 게이트의 양쪽 측벽 상에 게이트간 절연막을 개재하여 형성되어, 상기 부유 게이트를 구동하는 제1 및 제2 제어 게이트를 포함하는 불휘발성 반도체 기억 장치가 제공된다.
본 발명의 또 다른 국면에 따르면, 반도체 기판 위쪽에 형성된 부유 게이트; 상기 부유 게이트의 양쪽에 형성되고, 상기 부유 게이트 및 반도체 기판으로부터 절연되어 있는 제1 및 제2 제어 게이트; 상기 반도체 기판과 부유 게이트 사이의 제1 캐패시턴스; 상기 제1 제어 게이트와 부유 게이트 사이의 제2 캐패시턴스; 상기 제2 제어 게이트와 부유 게이트 사이의 제3 캐패시턴스; 상기 제1 제어 게이트와 반도체 기판 사이의 제4 캐패시턴스; 및 상기 제2 제어 게이트와 반도체 기판 사이의 제5 캐패시턴스를 포함하는 불휘발성 반도체 기억 장치가 제공된다.
본 발명의 또 다른 국면에 따르면, 부유 게이트, 소스, 및 드레인을 포함하는 셀 트랜지스터; 및 상기 셀 트랜지스터의 상기 부유 게이트의 양쪽에 배치되어 있는 제1 및 제2 제어 게이트를 포함하고, 이 제1 및 제2 제어 게이트에 의해 상기 부유 게이트가 선택되는 불휘발성 반도체 기억 장치가 제공된다.
본 발명의 또 다른 국면에 따르면, 부유 게이트, 소스, 및 드레인을 포함하고, 서로 인접하여 배치된 상기 소스 및 드레인이 직렬로 접속되어 있는 셀 트랜지스터들; 상기 셀 트랜지스터들 각각의 상기 부유 게이트의 양쪽에 배치된 제어 게이트들; 상기 셀 트랜지스터들의 일단과 비트선과의 사이에 접속된 제1 선택 게이트; 및 상기 셀 트랜지스터들의 타단과 소스선과의 사이에 접속된 제2 선택 게이트를 포함하고, 상기 부유 게이트의 양쪽의 상기 제어 게이트에 의해 상기 부유 게이트가 선택되는 불휘발성 반도체 기억 장치가 제공된다.
이하, 도면을 참조하여 본 발명의 실시예에 대해 기술하기로 한다.
(제1 실시예)
도 1과 도 2a 내지 도 2c는 제1 실시예에 따른 셀을 나타낸 도면이다. 도 1은 셀의 평면도이며, 도 2a는 도 1의 2A-2A 선에 따른 단면도이며, 도 2b는 도 1의 2B-2B 선에 따른 단면도이며, 도 2c는 도 1의 2C-2C 선에 따른 단면도이다.
도 2a에 도시된 바와 같이, 제1 실시예에 따른 셀에 대해, 게이트간 절연막 IGI를 통해 제어 게이트 CG가 부유 게이트 FG의 양측에 형성된다. 이들 제어 게이 트 CG는, 부유 게이트 FG의 양측의 기판(11) 내에 형성된 확산층을 포함하는 소스/드레인 영역(S/D) 위에 형성된다. 즉, 이들 제어 게이트 CG는 게이트간 절연막 IGI를 통해 부유 게이트 FG의 양측벽 및 확산층에 접촉한다. 종래 기술의 셀에서, 하나의 제어 게이트 CG는 하나의 부유 게이트 FG를 구동시킨다. 반면에, 제1 실시예의 셀은 부유 게이트 FG의 양측에 위치되는 두 개의 제어 게이트 CG에 의해 구동된다.
도 3은 제1 실시예에 따른 셀의 등가 회로를 나타낸 도면이다. 여기서, Cip는 제어 게이트 CG 및 부유 게이트 FG 간의 캐패시턴스를 나타내며, Cip_ext는 제어 게이트 CG 및 기판 간의 캐패시턴스를 나타내며, Ctox는 부유 게이트 FG와 기판 사이의 캐패시턴스이다. 이 등가 회로에서, 하나의 부유 게이트 FG에 인접하게 배치된 두 개의 제어 게이트 CG가 동일한 전위(Vcg)를 갖는 것으로 하면, 부유 게이트의 전위 Vfg를 결정하기 위한 캐패시턴스비는 이하의 식에 의해 대략 계산된다.
Cr = Cip/(Cip + Ctox)
= (2ㆍεipㆍWㆍTfg/Tip)/((2ㆍεipㆍWㆍTfg/Tip) + εtoxㆍWㆍL/Ttox)
여기서, εip는 게이트간 절연막의 유전율이며, εtox는 터널 절연막의 유전율이며, W는 셀 트랜지스터의 채널 폭이며, L은 셀 트랜지스터의 게이트 길이이며, Tfg는 FG 막 두께이며, Ttox는 터널 절연막의 막 두께이며, Tip는 게이트간 절연막의 막 두께이다.
전술한 식으로부터 알 수 있는 바와 같이, 본 실시예의 셀 트랜지스터에 대해, 최소 가공 치수로 되는 만큼 트랜지스터의 채널 폭 또는 게이트 길이를 변화시키지 않아도, 부유 게이트의 막 두께 Tfg는 Cr을 증가시키도록 증가될 수 있다. 이는, 셀의 미세화에도 불구하고 캐패시턴스비가 개선될 수 있음을 의미한다.
또한, 도 2a에 도시된 바와 같이, 두 개의 부유 게이트 FG 사이의 스페이스는 후속하여 제어 게이트 CG로 완전히 매립된다. 따라서, 종래 셀에서의 문제점이었던, 워드선 WL 방향으로 서로 인접하게 배치된 부유 게이트들 FG 간의 용량 결합과, 셀 트랜지스터의 소스/드레인 영역이 형성되는 기판과 부유 게이트 FG 사이의 프린지(fringe) 캐패시턴스를 포함하는 두 기생 캐패시턴스는 거의 차폐된다.
전술한 바와 같이, 제1 실시예의 셀에서, 기생 캐패시턴스의 증가를 고려하지 않고 부유 게이트 FG의 막 두께를 증가시킴으로써 캐패시턴스비가 확보될 수 있다. 따라서, 셀 트랜지스터의 게이트 길이 또는 채널 폭이 미세화되어도, 캐패시턴스비는 증가될 수 있다. 또한, 캐패시턴스비가 증가될 수 있기 때문에 기입 전압이 감소될 수 있다. 따라서, 제1 실시예에 따르면, 셀의 미세화와 기입 전압의 감소를 동시에 만족시킬 수 있다.
도 4a 내지 도 5b는 제1 실시예에 따른 셀의 제조 방법을 나타낸 도면이다.
우선, 도 4a에 도시된 바와 같이, 예를 들어 실리콘 산화막으로 이루어진 터널 절연막(12)이 실리콘 기판(11) 상에 형성된다. 예를 들면, 폴리실리콘층(13) 및 마스크층(14)이 터널 절연막(12) 상에 연속적으로 형성되어 부유 게이트를 형성하게 된다. 이 마스크층(14)에 대해 예를 들면 실리콘 산화막 또는 실리콘 질화막이 적용된다. 이 마스크층(14)에 대해, 최소 요구 사항은, 폴리실리콘층(13)에 대한 마스크층의 선택비가 폴리실리콘층(13)을 에칭할 때에 얻어지는 것이다. 그러 나, 보다 바람직하게는, 매립용 절연막에 대한 선택비는 후술하는 STI의 형성 동안 화학적 기계적 연마(CMP) 단계에서 얻어지며, 제어 게이트에 대한 선택비는 제어 게이트의 형성 동안 CMP 단계에서 얻어지는 것이다.
도 4b에 도시된 바와 같이, 마스크 층(14)은 리소그래피 및 선택적 에칭 단계에 의해 패터닝된다. 이 패터닝된 마스크층(14)은 폴리실리콘층(13), 터널 절연막(12), 및 기판(11)을 순서대로 에칭하는 데에 사용되어서 소자 분리를 위한 얕은 트렌치(15)가 형성된다.
그 후, 도 4c에 도시된 바와 같이, 예를 들어 실리콘 산화막으로 이루어진 절연막(16)이 화학적 기상 증착(CVD)에 의해 전체 표면상에 형성되어 기판(11) 내에 형성된 트렌치(15)를 채우게 된다. 이어서, 도 4d에 도시된 바와 같이, CMP 단계에 의해 마스크층(14)까지 절연막(16)을 연마하기 위해 마스크층(14)이 스토퍼로서 사용되어 STI가 형성된다.
다음으로, 도 4e에 도시된 바와 같이, 리소그래피 단계와 선택적 에칭 단계가 계속하여 실행되어 절연막(14,16) 및 폴리실리콘층(13)을 에칭한다. 그 결과, 제어 게이트 CG(워드선 WL)를 형성하기 위한 트렌치(17) 및 부유 게이트 FG가 형성된다. 이 시점에서, 기판(11)이 노출되기까지 제어 게이트가 형성될 영역이 에칭된다. STI 영역에 대해, 터널 절연막(12) 위에서 에칭이 중단될 필요가 있다. 즉, STI 영역의 에칭은 기판(11)의 상부 표면으로부터 어떤 높이에서 중단되어 절연 특성을 갖는 데에 필요한 정도의 막 두께를 가지도록 하는 것이 바람직하다. 이후에, 적절한 가열 단계 또는 절연막 형성 단계가 계속해서 실행된다. 또한, 부 유 게이트 FG 및 마스크층(14)이 마스크로 사용되어 기판(11) 내에 불순물 이온을 주입하고, 확산층이 형성되어 셀 트랜지스터의 소스/드레인 영역(S/D)을 구성하게 된다.
이후에, 도 4f에 도시된 바와 같이, 게이트간 절연막 IGI 및 제어 게이트 CG 가 전체 표면에 걸쳐 계속해서 형성된다. 게이트간 절연막 IGI는 부유 게이트 FG의 대향 측벽과 트렌치(17)의 저면, 즉, 소스/드레인 영역(S/D)과 접촉한다. 게이트간 절연막 IGI는 터널 절연막 GI보다 더 두껍다. 이런 게이트간 절연막 IGI는 예를 들어, 알루미늄 산화물, 하프늄(hafnium) 산화물, 실리콘 산화물, 및 지르코니아(zirconia) 산화물 중의 임의의 하나 또는 적어도 두 개 이상을 포함하는 적층막에 의해 형성된다.
이후에, 도 5a에 도시된 바와 같이, 제어 게이트 CG는 CMP에 의해 마스크층(14) 아래까지 폴리싱된다. 또한, 도 5b에 도시된 바와 같이, 금속 박막이 전 표면에 형성되고 가열/처리되고, 마스크층(14)은 살리사이드(salicide) 반응의 제어막으로서 사용되어 제어 게이트 CG의 상부에만 금속 살리사이드층을 형성한다. 이런 식으로, 워드선은 금속 살리사이드층으로 형성된다.
제어 게이트 CG가 살리사이드 층으로서 설명되었다는 것을 주의해야 한다. 그러나, 본 실시예에서, 제어 게이트 CG가 부유 게이트 FG에 대해서 자기 정렬 방식으로 형성되기 때문에 제어 게이트 CG의 상부 표면에 금속 배선을 형성하는 것이 가능하다. 또한, 당연히 금속 재료 자체만으로 제어 게이트를 형성하는 것이 가능하다. 이런 모드를 다루기 위해서 제어 게이트 CG에 다음의 재료가 사용될 수 있다.
살리사이드 구조에 사용되는 금속 재료의 예로서는 티타늄, 코발트, 및 니켈을 들 수 있다. 또한, 제어 게이트 CG 자체가 금속 재료일 때, 예를 들어, 티타늄, 텅스텐, 텅스텐 질화물, 및 티타늄 질화물 중의 임의의 하나 또는 적어도 두개를 포함하는 적층막을 쓰는 것도 가능하다.
본 실시예에서, 제어 게이트 CG는 게이트간 절연막 IGI를 통해서 부유 게이트 FG의 대향 측표면 상에 형성되었다. 따라서, 부유 게이트 FG와 제어 게이트 CG 사이의 용량 결합은 종래 기술에 비해 증대된다. 따라서, 제어 게이트 CG의 배선 재료는 충분히 낮은 저항값을 가질 필요가 있다.
게이트간 절연막 IGI의 형성 시점에서, 절연막의 형성은 에칭백 단계와 적절히 결합되어 부유 게이트 FG 측벽의 게이트간 절연막 두께에 대해서 제어 게이트 CG의 저면부에 배치된 절연막의 막 두께를 증가시킨다. 그에 따라, 제어 게이트 CG와 기판 사이의 절연 내압은 또한 강화될 수 있다.
도 6은 게이트간 절연막 IGI의 변형예를 나타내며, 게이트간 절연막 IGI가 적층막으로서 ONO막에 의해 형성된 경우의 단면도를 나타낸다. 이 경우에, 도 4e에 도시된 바와 같이, 터널 절연막 GI를 에칭하여 트렌치(17)를 형성한 후에, 실리콘 산화물막(21) 및 실리콘 질화물막(22)이 트렌치(17)내에 적층/형성된다. 이후에, 이런 막들은 에칭백되어 제어 게이트 형성 영역에서만 기판(11)을 노출시키게 된다. 이후에, 적절한 막 두께를 갖는 실리콘 산화물 막이 형성된다. 부유 게이트 FG 측벽은 실리콘 질화물 막(22)으로 코팅된다. 따라서, 실리콘 산화물막(23)의 형성이 금지된다. 그러나, 예를 들어, 터널 절연막 GI보다 더 큰 막 두께를 갖는 실리콘 산화물막(24)이 트렌치의 하부 영역에 형성된다. 이후에, 실리콘 산화물 막은 부유 게이트 FG의 측벽 상에 추가로 적층/형성될 수 있다.
상기 설명한 공정은 ONO막이 아닌 게이트간 절연막에도 사용될 수 있다. 예를 들어, 알루미늄 산화막을 포함하는 단일층 또는 적층막이 게이트간 절연막 IGI로서 사용되고, 실리콘 산화물막이 제어 게이트 CG의 저면부에 형성된 절연막으로서 사용된다. 이 경우에, 막 형성율 또는 에칭율이 서로 다른 절연막들을 적절히 결합하는 것이 또한 가능하다.
제1 실시예에 따르면, 제어 게이트 CG는 게이트간 절연막 IGI를 통해 하나의 부유 게이트 FG의 대향 측벽과 접촉한다. 따라서, 부유 게이트 FG의 막 두께가 셀 트랜지스터의 채널 폭 또는 게이트 길이를 변화시키지 않고서 증가되었을 때, 캐패시턴스비가 증가될 수 있다. 추가로, 제어 게이트가 부유 게이트들 사이에 배치되었을 때, 부유 게이트 주위의 기생 캐패시턴스는 감소될 수 있다. 따라서, 셀의 소형화와 기입 전압의 감소가 실현될 수 있다.
(제2 실시예)
도 7 및 도 8은 제2 실시예를 도시한 도면이다. 도 7은 제2 실시예에 따른 셀의 평면도이다. 도 8a는 도 7의 8A-8A 선에 따른 단면도이고, 도 8b는 도 7의 8B-8B 선에 따른 단면도이고, 도 8c는 도 7의 8C-8C 선에 따른 단면도이다.
제2 실시예에서, 제1 실시예와 마찬가지로, 제어 게이트 CG는 하나의 부유 게이트 FG의 대향 측표면에서 형성되고, 2개의 제어 게이트 CG는 부유 게이트 FG를 제어한다.
제2 실시예에서, 도 8a에 도시한 바와 같이, 셀 트랜지스터의 채널 영역 CH는 기판(11)의 소스/드레인 영역(S/D)인 확산층의 위치보다 더 깊은 위치에 형성된다. 따라서, 제1 실시예와는 다르게, 제어 게이트 CG가 형성된 후에, 부유 게이트 FG가 형성된다. 그 결과, 기판(11)의 채널 영역 CH의 깊이가 적절하게 설정되었을 때, 소스/드레인 영역(S/D)의 불순물 확산으로 인한 단채널 효과를 감소시킬 수 있다.
또한, 제2 실시예의 방법은, 기판을 에칭하고 트렌치를 형성하여 부유 게이트 FG를 형성하는 단계, 이어서 에칭된 트렌치의 측벽에 게이트간 절연막 IGI를 형성하는 단계를 포함한다. 게이트간 절연막 IGI의 막 두께는 게이트간 절연막의 목적상 터널 절연막(제1 게이트 절연막) GI보다 두껍다. 따라서, 자신을 통해 터널 전류가 흐르는 막은 부유 게이트 FG의 저면부에 배치된 게이트 절연막 GI에 한정된다. 그러므로, 그 결정 배향이 서로 다른 실리콘 기판(11)의 측벽과 부유 게이트 FG의 저면부의 코너를 통해서 터널 전류가 흐르는 것을 회피할 수 있다.
도 9a에서 도 10c까지는 제2 실시예에 따른 셀의 제조 공정을 도시하였다.
먼저, 도 9a에 도시된 바와 같이, 실리콘 기판(11) 상의 셀 트랜지스터의 소스/드레인이 되는 확산층(31)을 형성한 후에, 예를 들어, 실리콘 산화물 막(제2 게이트 절연막)(30), 제어 게이트 CG를 형성하는 폴리실리콘층(13), 예로, 실리콘 질화물 막으로 된 마스크층(14)이 계속적으로 형성된다. 마스크층(14)의 재료는 제1 실시예의 것과 유사한 조건에 따라 결정된다.
도 9b에 도시한 바와 같이, 마스크층(14)은 리소그래피 및 선택적 에칭 단계에 의해 패턴화되고, 패턴화된 마스크층(14)은 폴리실리콘층(13), 제어 게이트 절연막인 실리콘 산화물막(30), 및 기판(11)을 차례로 에칭하는 데에 사용되고, 소자들을 격리하기 위한 얕은 트렌치(15)가 형성된다.
이후에, 도 9c에 도시한 바와 같이, 예로 실리콘 산화물막으로 된 절연막(16)이 CVD에 의해 전 표면에 대해 형성되어 트렌치(15)를 채우게 된다. 이어서, 도 9d에 도시된 바와 같이, 마스크층(14)은 스토퍼로 사용되어 CMP에 의해 절연막(16)을 폴리싱하고, STI가 형성된다.
이어서, 도 9e에 도시된 바와 같이, 리소그래피 및 선택적 에칭 단계가 사용되어 마스크층(14), 폴리실리콘층(13), 제어 게이트 절연막(30), 및 부유 게이트 FG를 형성하는 영역의 기판(11), 및 부유 게이트 FG를 형성하기 위한 트렌치(32)가 형성된다. 이 트렌치(32)는 소스/드레인 영역(S/D)인 확산층(31)보다 더 깊게 형성된다. 또한, 이 에칭에 의해 부유 게이트 FG가 트렌치들(32) 사이에 형성된다. 또한, 이 때에, 양호하게는 STI 영역에 대해, 선택적 에칭에 의해서는 충전 절연막이 거의 에칭되지 않는다.
따라서, 열처리를 한 후에, 도 9f에 도시된 바와 같이, 게이트간 절연막 IGI는 트렌치(32)내에 형성된다. 이어서, 트렌치(32) 저면부의 게이트간 절연막 IGI가 제거된 후에, 불순물 이온들이 기판(11)에 주입되고, 셀 트랜지스터의 채널 프로파일이 제어된다. 셀 트랜지스터의 임계 전압이 셀 형성 영역의 웰의 프로파일과 트렌치(32)의 깊이에 의해 조정된다는 것을 주의해야 한다. 이에 따라, 채널 프로파일의 조정 단계를 생략하는 것이 가능해진다. 이어서, 터널 절연막 GI는 트렌치(32)의 저면부에 형성된다. 제어 게이트 절연막(30)의 막 두께는 게이트간 절연막 IGI의 것과 동일하거나 더 크도록 설정된다.
따라서, 도 10a에 도시된 바와 같이, 부유 게이트 FG를 형성하는 배선 재료가 전 표면에 적층되고 트렌치(32)의 부유 게이트 FG를 형성하기 위해 에칭백된다. 부유 게이트 FG의 에칭백된 상부 표면의 위치는 적절한 절연 저항값이 산출되도록 하는 거리만큼 제어 게이트 CG의 상부 표면으로부터 떨어지도록 제어되는 것이 바람직하다. 이 때에, 부유 게이트 FG의 높이 제어성을 향상시키기 위해, 예로, 마스크층(14)이 스토퍼로서 사용되어 부유 게이트 FG를 형성하는 배선 재료를 CMP에 의해 폴리싱하게 된다. 이후에, 배선 재료를 에칭백하는 것이 또한 가능하다.
이어서, 도 10b에 도시된 바와 같이, 부유 게이트 FG를 절연시키기 위해 전 표면에 절연막(도시하지 않음)을 형성한 후에, 제어 게이트 CG만을 노출시키기 위해 CMP 공정이 실행된다.
이후에, 도 10c에 도시된 바와 같이, 제어 게이트 CG의 상부 표면의 높이는 전 표면에 절연막(33)을 형성하기 위해 선택적 에칭백 단계에 의해 낮춰진다. 이 절연막(33)은 예로 실리콘 질화물 단일층 또는 실리콘 질화물을 포함하는 적층막에 의해 형성된다. 이후에, 절연막(33)은 에칭백된다. 또한, 제어 게이트 CG의 폭보다 좁은 개구(34)가 제어 게이트 CG의 상부 표면에 위치한 절연막(33)에 형성된다. 여기에 형성된 절연막(33)은 인접 제어 게이트 CG와의 내압을 충분히 확보하기 위해 적절한 막 두께를 갖도록 설정된다. 이후에, 워드선 WL을 형성하기 위한 리소그래피 및 선택적 에칭단계가 실행되어 제어 게이트 CG에 접속된 워드선 WL을 형성한다.
구체적으로, 예를 들어, 전 표면에 금속막을 형성하는 단계, 및 이어서 워드선 WL을 형성하기 위해 금속막을 선택적으로 에칭하는 단계를 포함하는 방법을 사용하는 것이 가능하다. 대안으로, 전 표면에 절연막을 형성하는 단계, 이어서 절연막에 트렌치를 형성하는 단계, 트렌치에 금속막을 매립하는 단계, CMP에 의해 금속막을 평탄화하는 단계, 및 트렌치 내에 워드선 WL을 형성하는 단계를 포함하는 방법이 사용될 수 있다. 추가로, 보통의 배선을 형성하는 방법을 사용하는 것도 가능하다.
워드선 WL을 형성하기 위한 리소그래피 공정에서 정렬 오류가 발생하는 것을 고려해야 한다. 그러나, 자기 정렬 방식으로 제어 게이트 CG의 상부 표면에 형성된 개구(34)에 의해 서로 인접하여 배치된 워드선 WL 사이의 내압을 충분히 확보하는 것이 가능하다. 또한, 제어 게이트 CG와 배선 재료 사이의 접촉 저항을 감소시키기 위해, 배선을 형성하기 전에 제어 게이트 CG에 대한 살리사이드 공정을 실행하는 것도 가능하다. 도 10c는 CMP에 의해 WL을 형성할 때의 단면도를 도시하였다. 도 10c에서, 제어 게이트 CG 살리사이드 단계는 실행되지 않았다.
도 11은 제2 실시예의 변형예를 도시한 도면이다. 이 변형예는 넓은 게이트 제어 영역이 필요한 경우의 제조 방법과 관계된 것이다. 본 방법은, 도 9e에 도시된 단계에서 제어 게이트 CG인 폴리실리콘층(13) 및 절연막(12)를 에칭하는 단계, 도 11에 도시된 얕은 트렌치(41)를 형성하는 단계, 및 트렌치(41)의 측벽에 게이트간 절연막 IGI를 형성하는 단계를 포함한다. 이에 따라, 제어 게이트 CG의 측벽에만, 게이트간 절연막 IGI를 형성하는 것이 가능하다. 이후에, 기판(11)은 더 에칭되어 트렌치(41)에 접속된 트렌치(41a)를 형성한다. 터널 절연막(제1 게이트 절연막) GI는 트렌치(41a)의 측벽 및 저면부에 형성된다. 이런 방식으로, 부유 게이트 FG의 모든 하부 영역이 터널 절연막 GI와 접촉하도록 하는 넓은 게이트 제어 영역을 형성하는 것이 가능하다.
도 12는 도 11에 도시된 구성을 더 변형하여 획득된 예를 도시하였는데, 도 11과 동일한 부분들은 동일한 참조 번호로 표시되었다. 도 12에 도시된 변형예에서, 절연막의 형성 단계는 에칭백 단계와 적절히 결합되고, 부유 게이트 FG의 저면부에 배치된 절연막의 막 두께는 측면 영역에 배치된 절연막의 두께와 다르게 설정된다. 즉, 변형예에서, 부유 게이트 FG의 저면부에 위치된 절연막(제1 게이트 절연막) GIa의 막 두께는 측면 영역에 위치된 절연막(제3 게이트 절연막) GIb의 것보다 작게 설정된다. 게이트간 절연막 IGI의 막 두께가 T1이고, 절연막 GIb의 두께가 T2이고, 절연막 GIa의 두께가 T3라고 가정할 때, 이들의 관계는 T1 > T2 > T3 이다. 이런 식으로, 터널 전류가 그를 통해 흐르는 영역 GIa의 막 두께와 터널 전류가 흐르지 않는 영역 GIb의 막 두께를 소망하는 값으로 설정하는 것이 가능하다.
제2 실시예에 따르면, 부유 게이트 FG의 저면부는 제어 게이트 CG의 저면부의 아래에 있고, 셀 트랜지스터의 채널 영역 CH는 기판(11)의 소스/드레인 영역(S/D)의 위치보다 더 깊은 위치에 형성된다. 따라서, 소스/드레인 영역(S/D)의 불순물 확산에 의한 단채널 효과는 감소될 수 있다.
또한, 도 11에 도시된 바와 같이, 부유 게이트 FG의 모든 측벽 및 저면부는 터널 절연막 GI와 접촉할 수 있어서, 넓은 제어 게이트 영역이 형성될 수 있다. 따라서, 부유 게이트 FG에 대한 전하의 이동량이 개선될 수 있다.
또한, 도 12에 도시된 바와 같이, 부유 게이트 FG의 저면부에 위치된 절연막 GIa의 막 두께는 측면 영역에 위치된 절연막 GIb의 것보다 작게 설정된다. 이에 따라, 터널 전류는 부유 게이트 FG의 저면부에 위치된 터널 절연막 GIa를 통해서만 흐를 수 있게 된다. 따라서, 서로 결정 배향이 다른 실리콘 기판(11)의 측벽과 부유 게이트 FG의 저면부의 코너를 통해서 터널 전류가 흐르는 것을 회피할 수 있다.
(제3 실시예)
제3 실시예에서, 제1 및 제2 실시예에서 기술된 구성을 포함하는 셀이 사용되는 NAND형 EEPROM의 동작이 설명된다.
먼저, 관련 기술의 NAND형 EEPROM이 도 13 및 도 14를 참조해 설명된다. 도 13은 관련 기술의 NAND형 EEPROM을 도시하였고, 도 14는 NAND형 EEPROM의 메모리 셀에 데이터를 기입할 때의 전위의 한 예를 도시하였다. 도 13 및 도 14에서, 동일한 부분은 동일한 참조 부호로 표시되었다.
NAND형 EEPROM은 인접한 메모리 셀 MC인 셀 트랜지스터와, 선택 게이트 ST1 및 ST2의 소스 및 드레인을 직렬로 서로 접속함으로써 구성된다. 각각의 선택 게이트 ST2들은 공통 소스선 SRC에 접속된다. 이 구성에서, 예를 들어, 도 13에 도시된 비트선 BLk는 기입 비트선으로 사용되고, BLk+1 및 BLk-1은 기입 금지 비트선으로 사용된다.
데이터의 기입 시점에서, 소정의 게이트 전위 Vsg가 비트선측의 선택 게이트선 SG1에 인가된다. 다음으로, 충분히 낮은 전위 VBLpgm이 기입을 실행하기 위해 비트선에 인가된다. 게이트 전위 Vsg는 선택 게이트 ST1이 VBLpgm에 대해서 충분히 턴 온될 수 있도록 하는 전위에 설정된다. 한편, 충분히 높은 전위 VBLinhibit가 기입을 금지하는 비트선 BLK+1, 및 BLk-1에 인가된다. VBLinhibit는 선택 게이트 ST1이 충분히 오프되도록 하는 전위에 설정된다. VBLpgm이 비트선에 인가되는 셀 트랜지스터에서, 선택 게이트 ST1은 턴온되고, VBLpgm은 셀 트랜지스터에 전달된다. 따라서, 셀 트랜지스터의 채널 전위는 기입을 실행하도록 충분히 낮아진다.
한편, VBLinhibit가 비트선에 인가되는 셀 트랜지스터에서, 선택 게이트 ST1는 오프된다. 따라서, 셀 트랜지스터의 채널 전위는 제어 게이트 CG와의 용량 결합에 의해 상승하고, 기입은 실행되지 않는다. 이 상태가 기입 금지 상태이다.
종래의 EEPROM에서, 데이터의 기입 시점에서, 셀에 데이터를 기입하기 위해 기입 전위 Vpgm을 선택된 워드선 WL에 공급하는 동작, 또는 채널을 형성하기 위해 비선택 워드선 WL에 전송 전위 Vpass를 공급하는 동작에 있어서, 제어 게이트 CG와 부유 게이트 FG사이의 용량 결합이 사용된다. 또한, 기입 금지 상태에서, 제어 게이트 CG와 부유 게이트 FG 사이의 용량 결합이 채널 전위를 승압하기 위해서 사용될 때, Vpass가 사용된다. 기입 금지 상태에서, 데이터가 잘못 기입되는 불량(오기입 불량)을 방지하기 위해 채널 전위를 더 승압하는 것이 필요하다. 한편, Vpass가 채널의 전위를 승압하기 위해 증가되었을 때, 오기입 불량은 Vpass 자체에 의해 발생된다. 특히, 기입 상태의 셀이 존재라고 채널 전위가 낮은 NAND 열(row)에 속하는 셀에서 그 영향은 가장 심각하다. 따라서, Vpass를 승압하지 않고 채널 전위만을 승압하는 것이 가장 바람직하다.
도 15는 제1 실시예 및 제2 실시예에 따른 셀이 사용되는 NAND형 EEPROM의 회로도이다. 도 16은 본 실시예에 따라 데이터를 기입할 때의 전위의 한 예를 도시하고 있다.
본 실시예에서, NAND형 EEPROM은 인접하는 복수의 메모리 셀 MC로서의 셀 트랜지스터, 및 선택 게이트 ST1, ST2의 소스와 드레인을 직렬 접속하여 구성되어 있다. 또한, 2개의 제어 게이트 CG의 사이에 부유 게이트 FG가 배치되어 있다. 즉, 1개의 부유 게이트 FG는 2개의 제어 게이트 CG를 공유하고, 2개의 제어 게이트 CG에 의해 1개의 부유 게이트 FG가 선택된다.
도 16, 도 17에 도시한 바와 같이, 본 실시예에서는, 기입시 하나의 부유 게이트 FG에 인접하는 2개의 제어 게이트 CG에 예를 들면 동일한 기입 전압 Vpgm이 인가되고, 기판은 예를 들면 0V로 설정된다. 이 상태에서 기판으로부터 부유 게이트 FG에 전하가 주입된다.
제1 실시예에 도시한 바와 같이, 본 발명을 이용하면 미세화와 무관하게 캐패시턴스비를 증대시킬 수 있고, 종래와 비교하여 Vpgm을 저감시킬 수 있다. 한편, 기입 금지 상태인 경우에는, 도 3에 도시한 바와 같이, 본 실시예에서 제어 게이트 CG는 부유 게이트 FG뿐만 아니라, 캐패시턴스 Cip_ext를 통해 확산층에 결합되어 있다. 이 때문에, 종래에는 제어 게이트 CG와 부유 게이트 FG 사이의 용량 결합만으로 채널 전위를 승압시킨다. 한편, 제3 실시예에 따르면, 제어 게이트 CG와 부유 게이트 FG와의 용량 결합, 및 제어 게이트 CG와 확산층과의 용량 결합에 의해 채널 전위를 승압시키는 것이 가능하다. 따라서, 종래와 동일한 Vpass 전위를 이용해도, 채널 전위를 보다 높게 승압하는 것이 가능하다.
따라서, 본 실시예에 따르면, Vpass 자신에 의한 스트레스를 증대시키지 않고 기입 금지 시의 채널 전위를 승압시키는 것이 가능하다.
(제4 실시예)
상기 제3 실시예에서는, 2개의 제어 게이트 CG에 동일한 전압을 공급하여 1개의 부유 게이트 FG를 구동하였다. 한편, 제4 실시예는 2개의 제어 게이트 CG에 다른 전위를 공급하는 경우에 대해 설명한다.
도 18은 한쪽의 제어 게이트 CG에 Vpgm, 다른 쪽의 제어 게이트 CG에 0V를 공급한 경우를 도시하고 있다. Cip와 Ctox의 캐패시턴스비를 1.5 : 1로 가정하고, 전하가 전혀 주입되어 있지 않은 부유 게이트 FG의 중성 임계 전압, 및 현재의 임계 전압은 0V로 한다. 도 17에서, 부유 게이트 FG의 전위 Vfg는 다음과 같이 된다.
Vfg=Vpgm*2*Cip/(2*Cip+ Ctox)
=0.75*Vpgm
한편, 도 18에서, 부유 게이트 FG의 전위 Vfg는 다음과 같이 된다.
Vfg=Vpgm*Cip/(2*Cip+Ctox)
=0.375*Vpgm
이와 같이, 2개의 제어 게이트 CG 중 한 쪽의 전위를 변화시키는 것에 의해, 캐패시턴스비를 대폭 제어하는 것이 가능하다.
도 19는 상기 특성을 이용한 데이터 기입의 예를 도시하고 있다. 도 19에서, 기입셀의 양측의 제어 게이트 CG4, CG5에는 Vpgm이 인가되어 있다. 상기 가정을 이용하면, 부유 게이트 FG45에는 0.75*Vpgm의 전위가 인가되어 있다. 또한, 기입셀에 인접하여 배치된 2개의 제어 게이트 CG에 더 인접하여 배치된 제어 게이트 CG3에는 0V가 인가되어 있다. 이 때문에, 기입셀에 인접하여 배치된 부유 게이트 FG34에는 0.375*Vpgm의 전위가 인가되어 있다. 따라서, 부유 게이트 FG34에 의한 인접 셀로의 전계 스트레스는 부유 게이트 FG45와 비교하여 1/2로 되어, 기입 오류를 억제하는 것이 가능하다. 상기 셀에서 더 이격된 제어 게이트 CG2에는 전위의 전송, 혹은 채널 전위를 승압하기 위한 소정의 전위 Vpass가 인가되어 있다. 실제의 디바이스 동작 시에는 기입 특성, 채널 승압 특성, 전위 전송 특성 등을 고려하여, 제어 게이트 CG의 전위가 적절하게 조합된다.
상기 제4 실시예에 따르면, 1개의 부유 게이트 FG에 인접하는 2개의 제어 게이트 CG의 전위를 적절하게 조합하는 것에 의해, 기입 특성을 향상시킬 수 있고, 기입 오류를 회피할 수 있다.
(제5 실시예)
도 20은 제5 실시예를 도시하는 것으로, 데이터 소거를 행하는 경우의 전위를 도시하고 있다. 데이터 소거를 행하기 위해, 셀 트랜지스터가 배치되어 있는 기판을 소거 전위 Vera로 승압한다. 또한, 컨택트 및 선택 게이트 SGS, SGD에 대해, 전위를 기판과 동일 전위 Vera로 승압한다. 또한, 소거하는 셀에 인접하는 제어 게이트 CG1, 2…에 충분히 낮은 전위, 예를 들면 0V를 공급한다. 그러면, 부유 게이트 FG로부터 승압된 기판쪽으로 전하가 방출되어 데이터가 소거된다.
또, 소거하지 않는 셀에 대해서는, 제어 게이트 CG가 부유 상태라는 것을 주의해야 한다. 이 경우, 기판과의 용량 결합에 의해 제어 게이트 CG의 전위가 기판 전위까지 승압되어 데이터의 소거가 금지된다. 본 실시예에서는, 데이터가 소거되는 모든 셀의 양측면을 제어 게이트 CG로 둘러싸는 것에 의해, 선택 게이트 SGS, SGD 등에 의한 영향은 발생하지 않는다.
또한, 선택 게이트 SGS, SGD는 인접하는 제어 게이트 CG와의 용량 결합에 의해 과도한 전계가 게이트 절연막에 인가되지 않도록, 적절한 게이트 치수 혹은 구조로 설정되는 것이 바람직하다.
상기 제5 실시예에 따르면, 부유 게이트 FG의 양측에 제어 게이트 CG를 배치한 셀 구조의 메모리에서, 확실하게 데이터를 소거할 수 있다.
(제6 실시예)
도 21, 도 22는 제6 실시예를 도시하는 것으로, 데이터 판독 시의 전위를 도시하고 있다. 도 21에서, 판독 셀의 부유 게이트 FG45에 인접하는 2개의 제어 게이트 CG4, CG5에는 판독 전압 Vw1이 공급된다. 판독 전압 Vw1은 기입 특성, 데이터 유지 특성, 셀 트랜지스터 임계 전압의 동작 범위 등을 고려하여 적절한 전위로 설정되는 것이 바람직하다. 판독 전압 Vw1=0V로 설정하고, 제4 실시예에서 설명한 가정을 이용하면, 판독 셀의 부유 게이트 FG45에는 0V의 전위가 인가된다.
한편, 판독 셀에 인접하는 2개의 제어 게이트 CG에 더 인접하여 배치된 제어 게이트 CG3에는 셀 전류를 흘리기 위한 전위 Vread가 인가되어 있다. Vread는 판독 셀에 접속되어 있는 비선택 셀의 영향을 제외하고, 판독 셀의 임계값 전압을 판정하기 위해 적절한 전위에 설정되어 있는 것이 바람직하다.
본 실시예에서는, 셀의 양측면에 배치된 2개의 제어 게이트 CG의 양방이 판독 전압 Vw1을 나타내는 셀에 대해서만 임계값 전압이 판정된다. 2개의 제어 게이트 CG의 전위가 상기와 다른 조합으로 된 셀에 대해서는, 기억된 데이터와 무관하게 온 상태가 되도록 임계 전압을 설정된다.
NAND형 EEPROM의 판독은 상술한 바와 같이 선택된 셀 이외의 셀 트랜지스터는 온 상태로 해야 한다. 충분한 셀 전류를 얻기 위해서는, 확산층에 충분한 전하를 공급할 필요가 있다. 종래에는, 확산층으로 불순물을 주입하여 전하를 공급해 왔다. 그러나, 셀 전류의 확보와 불순물의 확산에 의한 단채널 효과의 열화는 미세화에 따라 상반하는 문제로서 점차로 대두되었다.
제1 내지 제6 실시예에 따르면, 제어 게이트 CG와 확산층과의 사이에 용량 결합 Cip-ext이 존재하고 있다. 따라서, 비선택 제어 게이트 CG에 전위를 공급함으로써 제어 게이트 CG 아래의 확산층의 반전을 보조할 수 있다. 따라서, 판독 시에만 또한 제어 게이트 CG의 제어 범위에만 전하를 공급하는 것이 가능하다.
도 22는 상기 효과를 이용한 경우의 전위의 일례를 도시하고 있다. 제어 게이트 CG와 기판 사이에 형성된 절연막의 두께와, 판독 시의 비선택 제어 게이트 CG의 전위는 다음의 조건을 만족하도록 설정된다. 즉, 확산층에 대한 불순물의 주입량을 감소시켜, 셀 트랜지스터의 단채널 효과의 열화를 억제한다. 또한, 판독 시에 제어 게이트 CG에 적절한 전위를 인가하여 원하는 셀 전류를 얻는다. 두께 및 전위는 이들을 동시에 만족하도록 설정되는 것이 바람직하다.
도 1-22에 도시된 바와 같은 본 발명의 실시예는 다양한 구현을 갖는다. 이러한 구현들 중 일부는 도 27-33에 도시된다.
하나의 실시예로서, 도 27에 도시된 바와 같이, 메모리 카드(60)는 각각의 실시예들에 개시된 바와 같은 NAND형 EEPROM으로 구성된 반도체 기억 장치(50)를 포함한다. 도 27에 도시된 바와 같이, 메모리 카드(60)는 소정의 신호 및 데이터를 외부 장치(도시되지 않음)로부터/로 수신/출력하도록 동작가능하다.
신호선(signal line)(DAT), 명령선 인에이블 신호선(command line enable signal line)(CLE), 어드레스선 인에이블 신호선(address line enable signal line)(ALE), 및 대기/동작 신호선(ready/busy signal line)(R/B은 반도체 기억 장치(50)를 구비하는 메모리 카드(60)에 접속된다. 신호선(DAT)은 데이터, 어드레스 또는 명령 신호를 전송한다. 명령선 인이에블 신호선(CLE)은 명령 신호가 신호선(DAT)에 전송되었음을 나타내는 신호를 전송한다. 어드레스선 인에이블 신호선(ALE)은 어드레스 신호가 신호선(DAT)에 전송되었음을 나타내는 신호를 전송한다. 대기/동작 신호선(R/B)은 반도체 기억 장치(50)가 대기 상태인지 아닌지를 나타내는 신호를 전송한다.
또 다른 전형적인 구현은 도 28에 도시된다. 도 28의 메모리 카드(60)는 NAND형 EEPROM으로 구성되는 반도체 기억 장치(50) 외에, 반도체 기억 장치(50)를 제어하고 소정의 신호를 외부 장치(도시되지 않음)로부터/로 수신/전송하는 제어기(70)를 포함한다는 점에서, 도 27에 도시된 메모리 카드와 다르다.
제어기(70)는 I/F(interface unit; 71, 72), MPU(microprocessor unit; 73), 버퍼 RAM(74), 및 ECC(error correction code) 유닛(75)을 포함한다. I/F(interface unit; 71, 72)은 소정의 신호를 외부 장치(도시되지 않음) 및 반도체 기억 장치(50)로부터/로 각각 수신/출력한다. 마이크로프로세서 유닛(73)은 논리 어드레스를 물리 어드레스로 변환한다. 버퍼 RAM(74)는 데이터를 일시적으로 기억한다. 에러 정정 코드 유닛(75)은 에러 정정 코드를 생성한다. CMD(command signal line), CLK(clock signal line) 및 DAT(signal line)은 메모리 카드(60)에 접속된다. 제어 신호선의 수, DAT(signal line)의 비트폭 및 제어기(70)의 회로 구성은 적절히 수정될 수 있음에 유의한다.
또 다른 예시적인 구현은 도 29에 도시되어 있다. 도 29에서 도시되는 바와 같이, 메모리 카드 홀더(80)는 실시예들 각각에서 논의된 바와 같은 NAND형 EEPROM로 구성된 반도체 기억 장치(50)를 구비하는 메모리 카드(60)를 수신하기 위해 설치된다. 카드 홀더(80)는 전자 장치(도시되지 않음)에 접속되고, 카드(60)와 전자 장치 간의 인터페이스로서 동작가능하다. 카드 홀더(80)는 도 28과 관련하여 기술된 제어기(70)의 기능을 하나 이상 수행할 수도 있다.
또 다른 예시적인 구현은 도 30을 참조하여 설명될 것이다. 도 30은 메모리 카드 또는 카드 홀더를 수신하도록 동작가능한 접속 장치를 도시하는데, 이들 중 하나는 NAND형 EEPROM으로 구성된 반도체 기억 장치를 포함한다. 메모리 카드 또는 카드 홀더는 접속 장치(90)에 삽입가능하고, 장치에 전기적으로 접속가능하다. 접속 장치(90)는 접속 배선(92) 및 인터페이스 회로(93)를 통해 보드(91)에 접속된다. 보드(91)는 CPU(Central Processing Unit; 94)와 버스(95)를 포함한다.
또 다른 예시적인 구현은 도 31에 도시된다. 도 31에 도시된 바와 같이, 메모리 카드(60) 또는 카드 홀더(80) -이들 중 어느 하나는 NAND형 EEPROM으로 구성된 반도체 기억 장치를 포함함- 는 접속 장치(90)에 삽입되어 전기적으로 접속가능하다. 접속 장치(90)는 접속 배선(92)을 통해 PC(Personal Computer)(300)에 접속된다.
또 다른 예시적인 구현은 도 32 및 33에 도시된다. 도 32 및 33에 도시된 바와 같이, 실시예들 각각에 기술된 바와 같은 NAND형 EEPROM으로 구성된 반도체 기억 장치(50), 및 ROM(read only memory; 410), RAM(random access memory; 420), 및 CPU(central processing unit; 430) 등의 그 밖의 회로들은 IC(interface circuit) 카드(500) 내에 포함된다. IC 카드(500)는 카드(500)의 MPU(micro-processing unit)부(400)에 결합되는 평면 단자(plane terminal; 600)를 통해 외부 장치에 접속가능하다. CPU(430)는 연산부(431) 및 제어부(432)를 포함하고, 제어부(432)는 불휘발성 반도체 기억 장치(50), ROM(410), 및 RAM(420)에 결합되어 있다. 바람직하게, MPU(400)는 카드(500)의 하나의 표면에 형성되고, 평면 접속 단자(600)는 또 다른 표면에 형성된다.
여기 참고로서 포함된 U.S. 특허 제6,002,605호에서의 설명을 고려하여 현재 설명을 읽는다면, 또 다른 구현이 당업자에게는 쉽게 인식될 수 있을 것이다.
도 34는 상술한 실시예 각각에 따른 NAND형 EEPROM이 적용된 또 다른 실시예를 도시한다. 도 34에 도시된 바와 같이, USB(universal serial bus) 기억 시스템(142)은 호스트 플랫폼(144)과 USB 기억장치(146)로 구성된다.
호스트 플랫폼(144)은 USB 케이블(148)을 통해 USB 기억장치(146)에 접속된다. 호스트 플랫폼(144)은 USB 커넥터(150)를 통해 USB 케이블(148)에 접속되고, USB 기억 장치(146)는 USB 커넥터(152)를 통해 USB 케이블(148)에 접속된다. 호스트 플랫폼(144)은 USB 버스에 전송된 패킷을 제어하는 USB 호스트 제어기(154)를 포함한다.
USB 기억장치(146)는 USB 플래시 제어기(156), USB 커넥터(152), 및 적어도 하나의 플래시 메모리 모듈(158)을 포함한다. USB 플래시 제어기(156)는 USB 기억 장치(146)의 또 다른 소자를 제어하고, 또한, USB 버스로의 USB 기억 장치(146)의 인터페이스를 제어한다. 플래시 메모리 모듈(158)은 각각의 실시예에 따른 NAND형 EEPROM으로 구성된 반도체 기억 장치를 포함한다.
USB 기억 장치(146)가 호스트 플랫폼(144)에 접속될 때, 표준 USB 공정이 개시된다. 이러한 공정에서, 호스트 플랫폼(144)은 USB 기억 장치(146)를 인지하여, USB 기억 장치(146)와의 통신 모드를 선택한다. 그 후, 호스트 플랫폼(144)은 엔드 포인트라 불리는 전송 데이터를 기억하는 FIFO(first-in-first-out)을 통해 USB 기억 장치로/로부터 데이터를 전송/수신한다. 호스트 플랫폼(144)은 또 다른 엔드 포인트를 통해, USB 기억 장치(146)의 물리적 및 전기적 상태의 변화, 부착/분리(attachment/detachment) 등을 인지하고, 만약 존재한다면, 수신될 패킷을 수신한다.
호스트 플랫폼(144)은 USB 기억 장치(146)로부터의 서비스를 요청하는 요청 패킷을 USB 호스트 제어기(154)에 보낸다. USB 호스트 제어기(154)는 USB 케이블(148)에 패킷을 전송한다. USB 기억 장치(146)는 이러한 요청 패킷을 수락한 엔드 포인트를 포함한다. 이러한 경우에, 이러한 요청들은 USB 플래시 제어기(156)에 의해 수신된다.
다음에, USB 플래시 제어기(156)는 플래시 메모리 모듈(158)로부터의 데이터 판독, 플래시 메모리 모듈(158)로의 데이터 기입, 및 데이터 소거 등의 여러 동작을 수행한다. 또한, USB 플래시 제어기(156)는 USB 어드레스를 얻는 것과 같은 기본 USB 기능을 지원한다. USB 플래시 제어기(156)는 플래시 메모리 모듈(158)의 출력을 제어하기 위한 제어선(16), 및 /CE 또는 판독/기입 신호 등 다양한 신호들을 통해 플래시 메모리 모듈(158)을 제어한다. 플래시 메모리 모듈(158)은 어드레스 데이터 버스(162)를 통해 USB 플래시 제어기(156)에도 접속된다. 어드레스 데이터 버스(162)는 플래시 메모리 모듈(158)에 대해 판독, 기입, 소거 명령을 전송하고, 플래시 메모리 모듈(158)의 어드레스 및 데이터를 전송한다.
USB 기억 장치(146)는 호스트 플랫폼(144)에 의해 요청된 다양한 동작에 대하여, 결과 및 상태를 호스트 플랫폼(144)에게 알리기 위해, 상태 엔드 포인트(엔드 포인트 0)를 사용하여, 상태 패킷을 전송한다. 이러한 공정에 있어서, 호스트 플랫폼(144)은 임의의 상태 패킷(폴링)이 존재하는지를 체크하고, USB 기억 장치(146)는 새로운 상태 메시지의 패킷이 존재하지 않을 때, 텅빈 패킷 또는 상태 패킷 그 자체를 복귀시킨다. USB 케이블(148)은 생략될 수 있고, USB 커넥터는 USB 기억 장치(146)를 호스트 플랫폼(144)에 직접 접속하는데 사용될 수 있다. 또한, USB 기억 장치의 다양한 기능이 수행될 수 있다.
부가적인 이점 및 수정들은 당업자에 의해 쉽게 이행될 것이다. 따라서, 보다 넓은 견지에 있어서의 본 발명은 여기서 도시되고 기술된 특정한 상세 및 대표적인 실시예들에 한정되지 않는다. 따라서, 첨부된 청구항 및 그들의 등가물에 의해 정의되는 바와 같은 일반적인 발명의 개념의 진의 또는 범주에서 벗어나지 않는 한, 다양한 수정이 가능할 것이다.
본 발명에 따르면, 개선된 게이트 전극을 포함하는 불휘발성 반도체 기억 장치가 제공된다.

Claims (40)

  1. 반도체 기판 상에 게이트 절연막을 개재하여 형성된 부유 게이트;
    상기 부유 게이트의 양쪽에 위치되고, 상기 반도체 기판 내에 형성되어 있는 소스 또는 드레인 영역으로서의 확산층들;
    상기 확산층들 위 그리고 상기 부유 게이트의 상기 양쪽에만 형성되고, 상기 부유 게이트를 구동하는 제1 및 제2 제어 게이트들; 및
    상기 제1 및 제2 제어 게이트들을 상기 부유 게이트 및 확산층들로부터 절연시키는 게이트간 절연막
    을 포함하고,
    상기 게이트간 절연막은 제1 및 제2 부분들을 포함하고, 상기 제1 부분은 상기 부유 게이트에 접촉하고, 상기 제2 부분은 상기 제1 또는 제2 제어 게이트의 하면에 접촉하고, 상기 제1 부분은 실리콘 질화막을 포함하는 적층막이고, 상기 제2 부분은 실리콘 산화막의 단층인 불휘발성 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 게이트간 절연막은 상기 부유 게이트의 양쪽 측벽들 및 상기 제1 및 제2 제어 게이트들의 하면들에 접촉하고, 상기 제1 및 제2 제어 게이트들은 상기 확산층들에 대향하여 배치되어 있는 불휘발성 반도체 기억 장치.
  3. 제1항에 있어서,
    상기 제2 부분의 두께는 상기 제1 부분의 두께보다 두꺼운 불휘발성 반도체 기억 장치.
  4. 제3항에 있어서,
    상기 제1 부분은 실리콘 질화막을 포함하는 적층막이고, 상기 제2 부분은 실리콘 산화막인 불휘발성 반도체 기억 장치.
  5. 제3항에 있어서,
    상기 제1 부분은 알루미늄 산화물을 포함하는 단층 또는 적층막이고, 상기 제2 부분은 실리콘 산화막인 불휘발성 반도체 기억 장치.
  6. 제3항에 있어서,
    상기 부유 게이트의 상기 확산층들에 대향하여 배치된 양쪽 측면 측들에 형성되고, 인접하는 메모리 셀들을 절연시키는 절연체들;
    상기 확산층들 상의 상기 절연체들에 형성된 제1 및 제2 트렌치들; 및
    상기 제1 및 제2 트렌치들 내에 형성되어 상기 제1 및 제2 제어 게이트들을 구성하는 도전체들
    을 더 포함하고,
    상기 인접하는 메모리 셀들의 상기 제1 및 제2 제어 게이트들은 상기 도전체들을 통하여 접속되는 불휘발성 반도체 기억 장치.
  7. 제6항에 있어서,
    상기 부유 게이트의 상기 제1 및 제2 제어 게이트들과 접촉하는 측면과 다른 측면에 대향하여 형성되어 있는 제3 트렌치; 및
    상기 제3 트렌치 내에 매립된 제2 절연체
    를 더 포함하고,
    상기 제3 트렌치 내의 상기 제2 절연체 상의 상기 제1 및 제2 제어 게이트들의 저면들은 상기 반도체 기판 상의 상기 제1 및 제2 제어 게이트들의 저면들보다 높은 불휘발성 반도체 기억 장치.
  8. 반도체 기판에 형성된 트렌치;
    상기 트렌치의 저부에 제1 게이트 절연막을 개재하여 형성된 부유 게이트;
    상기 부유 게이트의 양쪽의 상기 반도체 기판 내에 형성되어 있는 소스 또는 드레인 영역으로서의 확산층들; 및
    상기 양쪽 확산층들 상에 위치되고, 상기 부유 게이트의 양쪽 측벽들 상에 게이트간 절연막을 개재하여 형성되고, 상기 부유 게이트를 구동하는 제1 및 제2 제어 게이트들
    을 포함하는 불휘발성 반도체 기억 장치.
  9. 제8항에 있어서,
    상기 제1 및 제2 제어 게이트들과 상기 반도체 기판 사이에 형성된 제2 게이트 절연막
    을 더 포함하고,
    상기 게이트간 절연막은 상기 부유 게이트의 양쪽 측벽들에 접촉하고, 상기 제2 게이트 절연막은 상기 게이트간 절연막보다 두꺼운 불휘발성 반도체 기억 장치.
  10. 제8항에 있어서,
    상기 제1 게이트 절연막은 상기 부유 게이트의 저부 및 측면들에 접촉하는 불휘발성 반도체 기억 장치.
  11. 제8항에 있어서,
    상기 게이트간 절연막은 상기 부유 게이트의 양쪽 측벽들에 접촉하고, 상기 트렌치의 측면들과 상기 부유 게이트 사이에 제3 게이트 절연막이 배치되고, 상기 부유 게이트의 저면에 형성된 제1 게이트 절연막, 게이트간 절연막, 및 제3 게이트 절연막이 서로 다른 막두께를 갖는 불휘발성 반도체 기억 장치.
  12. 제11항에 있어서,
    상기 게이트간 절연막의 막두께를 T1, 상기 제3 게이트 절연막의 막두께를 T2, 상기 제1 게이트 절연막의 막두께를 T3이라 할 때, 이들 간의 관계가 T1 > T2 > T3인 불휘발성 반도체 기억 장치.
  13. 제12항에 있어서,
    상기 부유 게이트의 상기 제1 및 제2 제어 게이트들에 대향하여 배치된 측면과 다른 측면에 대향하여 형성된 트렌치; 및
    상기 트렌치 내에 매립된 제1 절연체
    를 더 포함하고,
    상기 제1 및 제2 제어 게이트들의 상면들은 상기 제1 절연체의 상면보다 낮게 형성되어 있는 불휘발성 반도체 기억 장치.
  14. 제13항에 있어서,
    상기 제1 및 제2 제어 게이트들의 상부들에 형성된 제2 절연체들;
    상기 제1 및 제2 제어 게이트들에 대향하여 상기 제2 절연체들에 형성되고, 상기 제1 및 제2 제어 게이트들의 상면들의 면적보다 작은 면적을 갖는 제1 및 제2 개구부들; 및
    상기 제1 및 제2 개구부들을 통하여 상기 제1 및 제2 제어 게이트들에 접속된 제1 및 제2 배선들
    을 더 포함하는 불휘발성 반도체 기억 장치.
  15. 제14항에 있어서,
    상기 제1 및 제2 제어 게이트들은 서로 다른 전위들로 설정되는 불휘발성 반도체 기억 장치.
  16. 제14항에 있어서,
    상기 게이트간 절연막의 막두께는 상기 게이트 절연막의 막두께보다 두꺼운 불휘발성 반도체 기억 장치.
  17. 제14항에 있어서,
    상기 게이트간 절연막은, 알루미늄 산화물, 하프늄 산화물, 실리콘 산화물, 실리콘 질화물, 지르코니아 산화물(zirconia oxide) 중 어느 하나 또는 적어도 2개를 포함하는 적층막에 의해 형성되는 불휘발성 반도체 기억 장치.
  18. 제14항에 있어서,
    상기 제2 절연체는 실리콘 질화물의 단층 또는 실리콘 질화물을 포함하는 적층막에 의해 형성되는 불휘발성 반도체 기억 장치.
  19. 제14항에 있어서,
    상기 부유 게이트 및 제1 및 제2 제어 게이트들은 폴리실리콘으로 형성되는 불휘발성 반도체 기억 장치.
  20. 제14항에 있어서,
    상기 제1 및 제2 제어 게이트들은, 티타늄, 텅스텐, 텅스텐 질화물, 및 티타늄 질화물 중 어느 하나 또는 적어도 2개를 포함하는 적층막에 의해 형성되는 불휘발성 반도체 기억 장치.
  21. 제14항에 있어서,
    상기 제어 게이트는, 티타늄, 코발트, 또는 니켈 금속의 살리사이드 구조를 포함하는 불휘발성 반도체 기억 장치.
  22. 제14항에 있어서,
    상기 부유 게이트의 저면은 상기 제어 게이트의 저면보다 아래에 위치하는 불휘발성 반도체 기억 장치.
  23. 제14항에 있어서,
    상기 제1 및 제2 제어 게이트들이 동일한 전위를 갖는 경우, 상기 부유 게이트의 전위를 결정하기 위한 캐패시턴스비(Cr)가 다음 수학식
    Cr = Cip / (Cip+Ctox)
    = (2·εip·W·Tfg/Tip) / ((2·εip·W·Tfg/Tip)
    + εtox·W·L/Ttox)
    여기서, εip: 상기 게이트간 절연막의 유전율, εtox: 상기 게이트 절연막의 유전율, W: 상기 셀 트랜지스터의 채널 폭, L: 상기 셀 트랜지스터의 게이트 길이, Tfg: FG 막두께, Ttox: 게이트 절연막의 막두께, Tip: 게이트간 절연막의 막두께로 표현되는 불휘발성 반도체 기억 장치.
  24. 반도체 기판 위쪽에 형성된 부유 게이트;
    확산층들 위 그리고 상기 부유 게이트의 양쪽에만 형성되고, 게이트간 절연막에 의해 상기 부유 게이트 및 반도체 기판으로부터 절연되어 있는 제1 및 제2 제어 게이트들;
    상기 반도체 기판과 부유 게이트 사이의 제1 캐패시턴스;
    상기 제1 제어 게이트와 부유 게이트 사이의 제2 캐패시턴스;
    상기 제2 제어 게이트와 부유 게이트 사이의 제3 캐패시턴스;
    상기 제1 제어 게이트와 반도체 기판 사이의 제4 캐패시턴스; 및
    상기 제2 제어 게이트와 반도체 기판 사이의 제5 캐패시턴스
    를 포함하고,
    상기 게이트간 절연막은 제1 및 제2 부분들을 포함하고, 상기 제1 부분은 상기 부유 게이트에 접촉하고, 상기 제2 부분은 상기 제1 또는 제2 제어 게이트의 하면에 접촉하고, 상기 제1 부분은 실리콘 질화막을 포함하는 적층막이고, 상기 제2 부분은 실리콘 산화막의 단층인 불휘발성 반도체 기억 장치.
  25. 부유 게이트, 소스, 및 드레인을 포함하는 셀 트랜지스터; 및
    상기 셀 트랜지스터의 상기 부유 게이트의 양쪽에만 그리고 상기 소스 및 드레인 위에 배치되어 있는 제1 및 제2 제어 게이트들
    을 포함하고,
    상기 부유 게이트는 상기 제1 및 제2 제어 게이트들에 의해 선택되는 불휘발성 반도체 기억 장치.
  26. 부유 게이트, 소스, 및 드레인을 포함하고, 인접하는 상기 소스들 및 드레인들이 직렬로 접속되어 있는 셀 트랜지스터들;
    상기 셀 트랜지스터들 각각의 상기 부유 게이트의 양쪽에 배치된 제어 게이트들;
    상기 셀 트랜지스터들의 일단과 비트선 사이에 접속된 제1 선택 게이트; 및
    상기 셀 트랜지스터들의 타단과 소스선 사이에 접속된 제2 선택 게이트
    를 포함하고,
    상기 부유 게이트의 양쪽의 상기 제어 게이트들이 상기 부유 게이트를 선택하는 불휘발성 반도체 기억 장치.
  27. 제26항에 있어서,
    상기 부유 게이트는 2개의 인접하는 제어 게이트들에 의해 선택되는 불휘발성 반도체 기억 장치.
  28. 제1항에 기재된 불휘발성 반도체 기억 장치를 포함하는 메모리 카드.
  29. 제28항에 기재된 메모리 카드가 삽입되는 카드 홀더(cardholder).
  30. 제29항에 기재된 카드 홀더 및 메모리 카드 중 하나가 삽입되는 접속 장치.
  31. 제30항에 있어서,
    상기 접속 장치는 컴퓨터에 접속되도록 구성되어 있는 접속 장치.
  32. 제1항에 기재된 불휘발성 반도체 기억 장치 및 상기 불휘발성 반도체 기억 장치를 제어하는 제어기를 포함하는 메모리 카드.
  33. 제32항에 기재된 메모리 카드가 삽입되는 카드 홀더.
  34. 제32항에 기재된 메모리 카드가 삽입되는 접속 장치.
  35. 제34항에 있어서,
    상기 접속 장치는 컴퓨터에 접속되도록 구성되어 있는 접속 장치.
  36. 제1항에 기재된 불휘발성 반도체 기억 장치를 포함하는 IC 카드.
  37. 제1항에 기재된 불휘발성 반도체 기억 장치를 제어하는 제어기를 포함하는 IC 카드.
  38. 제1항에 따른 USB 기억 시스템으로서,
    제1항에 기재된 불휘발성 반도체 기억 장치를 갖는 USB 기억 장치;
    상기 불휘발성 반도체 기억 장치를 제어하는 제1 제어기; 및
    상기 제1 제어기에 접속된 제1 커넥터
    를 포함하는 USB 기억 시스템.
  39. 제38항에 있어서,
    상기 USB 기억 장치의 상기 제1 커넥터에 접속되는 제2 커넥터, 및 상기 제2 커넥터에 접속되어, 상기 USB 기억 시스템을 제어하는 제어기를 포함하는 호스트 플랫폼
    을 더 포함하는 USB 기억 시스템.
  40. 게이트 절연막을 통해 반도체 기판 상에 형성된 부유 게이트;
    상기 부유 게이트의 양측에 위치되고 상기 반도체 기판 내에 형성된 소스 또는 드레인 영역들로서의 확산층들;
    상기 확산층들 위 그리고 상기 부유 게이트의 상기 양측에만 형성되고, 상기 부유 게이트를 구동하는 제1 및 제2 제어 게이트들; 및
    상기 부유 게이트 및 확산층들로부터 상기 제1 및 제2 제어 게이트들을 절연시키는 게이트간 절연막
    을 포함하고,
    상기 게이트간 절연막은 제1 및 제2 부분들을 포함하고, 상기 제1 부분은 상기 부유 게이트에 접촉하고, 상기 제2 부분은 상기 제1 또는 제2 제어 게이트의 하면에 접촉하고, 상기 제1 부분은 알루미늄 산화물을 포함하는 단층 또는 적층막이고, 상기 제2 부분은 실리콘 산화막의 단층인 불휘발성 반도체 기억 장치.
KR1020030066807A 2003-02-26 2003-09-26 개선된 게이트 전극을 포함하는 불휘발성 반도체 기억 장치 KR100628419B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2003049615 2003-02-26
JPJP-P-2003-00049615 2003-02-26

Publications (2)

Publication Number Publication Date
KR20040076564A KR20040076564A (ko) 2004-09-01
KR100628419B1 true KR100628419B1 (ko) 2006-09-28

Family

ID=37362734

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030066807A KR100628419B1 (ko) 2003-02-26 2003-09-26 개선된 게이트 전극을 포함하는 불휘발성 반도체 기억 장치

Country Status (2)

Country Link
US (3) US7122858B2 (ko)
KR (1) KR100628419B1 (ko)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100628419B1 (ko) * 2003-02-26 2006-09-28 가부시끼가이샤 도시바 개선된 게이트 전극을 포함하는 불휘발성 반도체 기억 장치
JP2006253461A (ja) * 2005-03-11 2006-09-21 Toshiba Corp 半導体集積回路装置およびその製造方法
JP4822841B2 (ja) 2005-12-28 2011-11-24 株式会社東芝 半導体記憶装置及びその製造方法
JP4791868B2 (ja) * 2006-03-28 2011-10-12 株式会社東芝 Ｆｉｎ−ＮＡＮＤ型フラッシュメモリ
JP2008010537A (ja) * 2006-06-28 2008-01-17 Toshiba Corp Ｎａｎｄ型不揮発性半導体記憶装置およびｎａｎｄ型不揮発性半導体記憶装置の製造方法
JP4331189B2 (ja) * 2006-09-20 2009-09-16 株式会社東芝 不揮発性半導体メモリ
TWI321833B (en) * 2006-12-12 2010-03-11 Vanguard Int Semiconduct Corp Non-volatile memory and fabricating method thereof
US7745285B2 (en) * 2007-03-30 2010-06-29 Sandisk Corporation Methods of forming and operating NAND memory with side-tunneling
KR100871606B1 (ko) * 2007-06-18 2008-12-02 삼성전자주식회사 비휘발성 메모리 소자의 프로그래밍 방법 및 이를 이용한낸드 플래시 메모리 소자의 구동 방법
JP2009135373A (ja) * 2007-12-03 2009-06-18 Toshiba Corp 不揮発性半導体記憶装置
KR101045089B1 (ko) * 2008-08-22 2011-06-29 주식회사 하이닉스반도체 반도체 장치 및 그 제조방법
KR101539699B1 (ko) * 2009-03-19 2015-07-27 삼성전자주식회사 3차원 구조의 비휘발성 메모리 소자 및 그 제조방법
KR101045073B1 (ko) * 2009-08-07 2011-06-29 주식회사 하이닉스반도체 수직채널형 비휘발성 메모리 소자 및 그 제조 방법
US8711630B2 (en) 2010-12-29 2014-04-29 Hynix Semiconductor Inc. Programming method of non-volatile memory device
US9019767B2 (en) 2011-02-17 2015-04-28 SK Hynix Inc. Nonvolatile memory device and operating method thereof
US8592889B1 (en) * 2012-05-21 2013-11-26 United Microelectronics Corp. Memory structure
US9882566B1 (en) * 2017-01-10 2018-01-30 Ememory Technology Inc. Driving circuit for non-volatile memory

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6473771A (en) 1987-09-16 1989-03-20 Hitachi Ltd Semiconductor integrated circuit
JPH03108771A (ja) 1989-09-22 1991-05-08 Toshiba Corp 不揮発性半導体記憶装置およびその製造方法
JP2588311B2 (ja) 1991-01-29 1997-03-05 富士通株式会社 不揮発性半導体記憶装置およびその製造方法
JP3073352B2 (ja) 1992-01-31 2000-08-07 シャープ株式会社 不揮発性メモリ及びその書き込み方法
KR100217901B1 (ko) * 1996-03-11 1999-09-01 김영환 플래쉬 이이피롬 셀 및 그 제조방법
DE19732870C2 (de) * 1997-07-30 1999-10-07 Siemens Ag Nichtflüchtige Speicherzelle mit hoher Koppelkapazität und Verfahren zu ihrer Herstellung
JP3540579B2 (ja) 1997-11-07 2004-07-07 株式会社東芝 半導体記憶装置及びその製造方法
US6373095B1 (en) * 1998-02-25 2002-04-16 International Business Machines Corporation NVRAM cell having increased coupling ratio between a control gate and floating gate without an increase in cell area
JP3147108B2 (ja) 1999-01-20 2001-03-19 日本電気株式会社 半導体記憶装置の製造方法
JP3743189B2 (ja) 1999-01-27 2006-02-08 富士通株式会社 不揮発性半導体記憶装置及びその製造方法
EP1116275A1 (en) * 1999-07-29 2001-07-18 Koninklijke Philips Electronics N.V. Non-volatile semiconductor memory device
JP4488565B2 (ja) * 1999-12-03 2010-06-23 富士通株式会社 半導体記憶装置の製造方法
EP1183732A1 (en) * 2000-03-08 2002-03-06 Koninklijke Philips Electronics N.V. Semiconductor device and method of manufacturing the same
JP2002026151A (ja) 2000-07-05 2002-01-25 Mitsubishi Electric Corp 半導体メモリ装置
JP2002050703A (ja) 2000-08-01 2002-02-15 Hitachi Ltd 多値不揮発性半導体記憶装置
US6403494B1 (en) * 2000-08-14 2002-06-11 Taiwan Semiconductor Manufacturing Company Method of forming a floating gate self-aligned to STI on EEPROM
JP2002176114A (ja) 2000-09-26 2002-06-21 Toshiba Corp 半導体装置及びその製造方法
JP4008651B2 (ja) 2000-10-31 2007-11-14 株式会社東芝 半導体装置とその製造方法
JP4084922B2 (ja) * 2000-12-22 2008-04-30 株式会社ルネサステクノロジ 不揮発性記憶装置の書込み方法
JP2002217318A (ja) 2001-01-19 2002-08-02 Sony Corp 不揮発性半導体記憶素子及びその製造方法
US20030030123A1 (en) 2001-08-10 2003-02-13 Masayuki Ichige Semiconductor memory device equipped with memory transistor and peripheral transistor and method of manufacturing the same
US6888755B2 (en) * 2002-10-28 2005-05-03 Sandisk Corporation Flash memory cell arrays having dual control gates per memory cell charge storage element
JP3914142B2 (ja) 2002-11-29 2007-05-16 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
US6894339B2 (en) * 2003-01-02 2005-05-17 Actrans System Inc. Flash memory with trench select gate and fabrication process
KR100628419B1 (ko) * 2003-02-26 2006-09-28 가부시끼가이샤 도시바 개선된 게이트 전극을 포함하는 불휘발성 반도체 기억 장치
JP4212444B2 (ja) 2003-09-22 2009-01-21 株式会社東芝 不揮発性半導体記憶装置
JP4005962B2 (ja) 2003-09-22 2007-11-14 株式会社東芝 不揮発性半導体記憶装置
JP4271111B2 (ja) 2004-09-21 2009-06-03 株式会社東芝 不揮発性半導体記憶装置

Also Published As

Publication number Publication date
US7122858B2 (en) 2006-10-17
US7298006B2 (en) 2007-11-20
US20080054340A1 (en) 2008-03-06
US20050190600A1 (en) 2005-09-01
US7521749B2 (en) 2009-04-21
KR20040076564A (ko) 2004-09-01
US20070018235A1 (en) 2007-01-25

Similar Documents

Publication Publication Date Title
US7078763B2 (en) Nonvolatile semiconductor memory device including improved gate electrode
US7122858B2 (en) Nonvolatile semiconductor memory device including improved gate electrode
KR100628843B1 (ko) 불휘발성 반도체 기억 장치
US7371643B2 (en) Nonvolatile semiconductor memory device
US8253182B2 (en) Nonvolatile semiconductor memory and method for fabricating the same
US7244984B2 (en) Nonvolatile semiconductor memory including two memory cell columns sharing a single bit line
KR20030040182A (ko) 다층 게이트 구조물을 포함하는 반도체 메모리 장치
JP2007157854A (ja) 不揮発性半導体記憶装置及びその製造方法
US8349720B2 (en) Nonvolatile semiconductor memory and manufacturing method thereof
US7393747B2 (en) Nonvolatile semiconductor memory and a fabrication method thereof
JP4909682B2 (ja) 不揮発性半導体記憶装置
US20230075993A1 (en) Semiconductor memory device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110811

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20120907

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee