JP3073352B2 - 不揮発性メモリ及びその書き込み方法 - Google Patents
不揮発性メモリ及びその書き込み方法Info
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- JP3073352B2 JP3073352B2 JP05012805A JP1280593A JP3073352B2 JP 3073352 B2 JP3073352 B2 JP 3073352B2 JP 05012805 A JP05012805 A JP 05012805A JP 1280593 A JP1280593 A JP 1280593A JP 3073352 B2 JP3073352 B2 JP 3073352B2
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- Japan
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- memory
- electrode
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Description
【０００１】
【産業上の利用分野】この発明は高集積化可能な不揮発
性メモリとその書き込み方法に関し、更に詳しくは、半
導体基板上に、絶縁膜を介して形成される第１電極とし
ての補助ゲート（AUXILIARY GATE：以下ＡＧという）
と、ＡＧの側壁に絶縁膜を介して形成されるフローティ
ングゲート（以下ＦＧという）と、絶縁膜を介して少な
くともＦＧ上に配設される第２電極としてのコントロー
ルゲート（以下ＣＧという）を有するメモリセルが複数
個、Ｘ方向、Ｙ方向にマトリックス状に配列されたメモ
リセル群を備え、Ｘ方向に形成されるメモリセル群にお
いて、隣接する各メモリセルがソースとドレインとを共
有する大容量化に適したスタック型のフラッシュ・ＥＥ
ＰＲＯＭである不揮発性メモリとその書き込み方法に関
するものである。
性メモリとその書き込み方法に関し、更に詳しくは、半
導体基板上に、絶縁膜を介して形成される第１電極とし
ての補助ゲート（AUXILIARY GATE：以下ＡＧという）
と、ＡＧの側壁に絶縁膜を介して形成されるフローティ
ングゲート（以下ＦＧという）と、絶縁膜を介して少な
くともＦＧ上に配設される第２電極としてのコントロー
ルゲート（以下ＣＧという）を有するメモリセルが複数
個、Ｘ方向、Ｙ方向にマトリックス状に配列されたメモ
リセル群を備え、Ｘ方向に形成されるメモリセル群にお
いて、隣接する各メモリセルがソースとドレインとを共
有する大容量化に適したスタック型のフラッシュ・ＥＥ
ＰＲＯＭである不揮発性メモリとその書き込み方法に関
するものである。
【０００２】
【従来の技術及び発明が解決しようとする課題】不揮発
性メモリのメモリセルとしては、例えば、図５、図６に
示すように、ソース４１とドレイン４２とを有するＳｉ
基板４３上に、ゲート絶縁膜４４を介して補助ゲートＡ
Ｇ４５が形成されたものがある。この補助ゲートＡＧ４
５の側壁には絶縁膜４９を介してフローティングゲート
ＦＧ４６が形成されている。また、絶縁膜４７を介し
て、フローティングゲートＦＧ４６及び補助ゲートＡＧ
４５上にコントロールゲートＣＧ４８が配設されてい
る。そして、このメモリセル４０が複数個、Ｘ方向、Ｙ
方向にマトリックス状に配列されている。このように配
列されたメモリセル群においては、当然のことながら各
メモリセルは個別にソース４１とドレイン４２とを有し
ていた。
性メモリのメモリセルとしては、例えば、図５、図６に
示すように、ソース４１とドレイン４２とを有するＳｉ
基板４３上に、ゲート絶縁膜４４を介して補助ゲートＡ
Ｇ４５が形成されたものがある。この補助ゲートＡＧ４
５の側壁には絶縁膜４９を介してフローティングゲート
ＦＧ４６が形成されている。また、絶縁膜４７を介し
て、フローティングゲートＦＧ４６及び補助ゲートＡＧ
４５上にコントロールゲートＣＧ４８が配設されてい
る。そして、このメモリセル４０が複数個、Ｘ方向、Ｙ
方向にマトリックス状に配列されている。このように配
列されたメモリセル群においては、当然のことながら各
メモリセルは個別にソース４１とドレイン４２とを有し
ていた。
【０００３】このメモリセル４０の書き込み特性を図７
に示す。図７において、縦軸は書き込み（プログラム）
後のフローティングゲートＦＧ４６のしきい値電圧Ｖt
（ボルト）を示し、横軸は補助ゲート電圧ＶAG（ボル
ト）を示す。また、Ｖd はドレイン電圧を、ＶCGはコン
トロールゲートへの印加電圧をそれぞれ示す。図６は図
５のメモリセルの等価回路図である。フローティングゲ
ートＦＧへ注入される電子の数はチャネル方向の電界の
強さに依存する。補助ゲートＡＧへの印加電圧を上げて
いくと、チャネル電流は指数関数的に増加するが、補助
ゲートＡＧのしきい値電圧以上では飽和してくる。一
方、電界はＶAGを上げていくほど低下する。従って、補
助ゲートＡＧへしきい値電圧程度を印加した場合が最も
書き込み効率が良くなる。
に示す。図７において、縦軸は書き込み（プログラム）
後のフローティングゲートＦＧ４６のしきい値電圧Ｖt
（ボルト）を示し、横軸は補助ゲート電圧ＶAG（ボル
ト）を示す。また、Ｖd はドレイン電圧を、ＶCGはコン
トロールゲートへの印加電圧をそれぞれ示す。図６は図
５のメモリセルの等価回路図である。フローティングゲ
ートＦＧへ注入される電子の数はチャネル方向の電界の
強さに依存する。補助ゲートＡＧへの印加電圧を上げて
いくと、チャネル電流は指数関数的に増加するが、補助
ゲートＡＧのしきい値電圧以上では飽和してくる。一
方、電界はＶAGを上げていくほど低下する。従って、補
助ゲートＡＧへしきい値電圧程度を印加した場合が最も
書き込み効率が良くなる。
【０００４】この発明は、メモリセル群の面積を縮小で
きるメモリセルを有する不揮発性メモリ及びメモリセル
の面積を縮小しても上記書き込み特性を利用して書き込
み可能な不揮発性メモリの書き込み方法を提供するもの
である。
きるメモリセルを有する不揮発性メモリ及びメモリセル
の面積を縮小しても上記書き込み特性を利用して書き込
み可能な不揮発性メモリの書き込み方法を提供するもの
である。
【０００５】
【課題を解決するための手段及び作用】この発明によれ
ば、半導体基板上に形成される第１電極と、その第１電
極の側壁に絶縁膜を介して形成されるフローティングゲ
ートと、絶縁膜を介して少なくともフローティングゲー
ト上に配設され、それによってフローティングゲートの
電位を制御しうる第２電極とからなるメモリセルを備
え、該メモリセルがＸ方向とＹ方向とにマトリックス状
に配列され、１対の第１の不純物拡散層と第２の不純物
拡散層が上記マトリックス状のＸ方向に配列した少なく
とも２つ以上のメモリセルからなるメモリセル群のそれ
ぞれに共有されて形成されており、さらに第２電極が前
記メモリセル群の各メモリセルに共通接続されている不
揮発性メモリが提供される。
ば、半導体基板上に形成される第１電極と、その第１電
極の側壁に絶縁膜を介して形成されるフローティングゲ
ートと、絶縁膜を介して少なくともフローティングゲー
ト上に配設され、それによってフローティングゲートの
電位を制御しうる第２電極とからなるメモリセルを備
え、該メモリセルがＸ方向とＹ方向とにマトリックス状
に配列され、１対の第１の不純物拡散層と第２の不純物
拡散層が上記マトリックス状のＸ方向に配列した少なく
とも２つ以上のメモリセルからなるメモリセル群のそれ
ぞれに共有されて形成されており、さらに第２電極が前
記メモリセル群の各メモリセルに共通接続されている不
揮発性メモリが提供される。
【０００６】また、上記の不揮発性メモリの書き込みを
行うメモリセルの第１電極にのみ、しきい値電圧に近似
の電圧を印加し、その書き込みを行うメモリセルを含む
メモリセル群内の他のメモリセルの第１電極にしきい値
電圧よりも十分に高い電圧を印加することにより、所望
のメモリセルに書き込みを行う不揮発性メモリの書き込
み方法が提供される。
行うメモリセルの第１電極にのみ、しきい値電圧に近似
の電圧を印加し、その書き込みを行うメモリセルを含む
メモリセル群内の他のメモリセルの第１電極にしきい値
電圧よりも十分に高い電圧を印加することにより、所望
のメモリセルに書き込みを行う不揮発性メモリの書き込
み方法が提供される。
【０００７】この発明の不揮発性メモリは、例えば、図
２に示したように、メモリセルＣ１、メモリセルＣ２、
メモリセルＣ３及びメモリセルＣ４からなるメモリセル
群を有しており、各メモリセルが図５で示すような、上
記の書き込み特性を持っている。並列する各メモリセル
からなるメモリセル群の両端には、一対の第１の不純物
拡散層２１と第２の不純物拡散層２２とが形成されてい
る。
２に示したように、メモリセルＣ１、メモリセルＣ２、
メモリセルＣ３及びメモリセルＣ４からなるメモリセル
群を有しており、各メモリセルが図５で示すような、上
記の書き込み特性を持っている。並列する各メモリセル
からなるメモリセル群の両端には、一対の第１の不純物
拡散層２１と第２の不純物拡散層２２とが形成されてい
る。
【０００８】すなわち、このメモリセル群を構成する複
数のメモリセルが第２の不純物拡散層と第１の不純物拡
散層とを共有し、個々のメモリセルに個別に第１不純物
拡散層と第２の不純物拡散層とをもたないことから、メ
モリセルの面積をより縮小することができる。そして、
書き込み時には、第２の不純物拡散層、第１の不純物拡
散層の電位を、メモリセル群の両端に位置する拡散層の
みに与えるものである。例えば、Ｘ方向に結線されるメ
モリセル群が図２及び図３に示すように、４つのメモリ
セルＣ１，Ｃ２，Ｃ３，Ｃ４からなっている場合、書き
込み用の電位をメモリセル群の第１の不純物拡散層２１
と第２の不純物拡散層２２のみに与えることで、任意の
メモリセルへの書き込みを実現するようにしたものであ
る。このため、本発明の不揮発性メモリにおいては、図
５及び図６に示したような１つのメモリセル４０が１つ
のトランジスタから形成されている場合に比べて、上記
１つのメモリセルの１／８の面積で１つのトランジスタ
への書き込みが可能である。しかも個々のメモリセルの
書き込みが可能である。
数のメモリセルが第２の不純物拡散層と第１の不純物拡
散層とを共有し、個々のメモリセルに個別に第１不純物
拡散層と第２の不純物拡散層とをもたないことから、メ
モリセルの面積をより縮小することができる。そして、
書き込み時には、第２の不純物拡散層、第１の不純物拡
散層の電位を、メモリセル群の両端に位置する拡散層の
みに与えるものである。例えば、Ｘ方向に結線されるメ
モリセル群が図２及び図３に示すように、４つのメモリ
セルＣ１，Ｃ２，Ｃ３，Ｃ４からなっている場合、書き
込み用の電位をメモリセル群の第１の不純物拡散層２１
と第２の不純物拡散層２２のみに与えることで、任意の
メモリセルへの書き込みを実現するようにしたものであ
る。このため、本発明の不揮発性メモリにおいては、図
５及び図６に示したような１つのメモリセル４０が１つ
のトランジスタから形成されている場合に比べて、上記
１つのメモリセルの１／８の面積で１つのトランジスタ
への書き込みが可能である。しかも個々のメモリセルの
書き込みが可能である。
【０００９】
【実施例】以下この発明の不揮発性メモリの実施例につ
いて説明する。なお、これによってその発明は限定され
るものではない。図１〜図３に示したように、不揮発性
メモリは、半導体基板２３上にＳｉＯ2膜（絶縁膜）２
０を介して補助ゲートＡＧ（第１電極）２４が形成さ
れ、この補助ゲートＡＧ２４の側壁にＳｉＯ2 膜（絶縁
膜）２５を介してフローティングゲートＦＧ２６ａが形
成されている。また、補助ゲートＡＧ２４とフローティ
ングゲートＦＧ２６ａ上に、ＳｉＯ2 膜（絶縁膜）２７
を介してコントロールゲート（第２電極) ＣＧ２８が配
設されて１メモリセルを構成している。そして、このよ
うなメモリセルがＸ方向にｎ個備えられ、メモリセル群
Ｒ1,Ｒ2,・・・Ｒn を構成している。また、１つのメモ
リセル群を構成するメモリセルに配設されているコント
ロールゲートＣＧ２８は、それぞれ互いに連続的に形成
されており、各メモリセル群には一対のソース（第１の
不純物拡散層）２１とドレイン（第２の不純物拡散層）
２２が形成されている。さらに、これらメモリセル群が
Ｙ軸方向にも順次配列してマトリックス状に配設されて
いる。
いて説明する。なお、これによってその発明は限定され
るものではない。図１〜図３に示したように、不揮発性
メモリは、半導体基板２３上にＳｉＯ2膜（絶縁膜）２
０を介して補助ゲートＡＧ（第１電極）２４が形成さ
れ、この補助ゲートＡＧ２４の側壁にＳｉＯ2 膜（絶縁
膜）２５を介してフローティングゲートＦＧ２６ａが形
成されている。また、補助ゲートＡＧ２４とフローティ
ングゲートＦＧ２６ａ上に、ＳｉＯ2 膜（絶縁膜）２７
を介してコントロールゲート（第２電極) ＣＧ２８が配
設されて１メモリセルを構成している。そして、このよ
うなメモリセルがＸ方向にｎ個備えられ、メモリセル群
Ｒ1,Ｒ2,・・・Ｒn を構成している。また、１つのメモ
リセル群を構成するメモリセルに配設されているコント
ロールゲートＣＧ２８は、それぞれ互いに連続的に形成
されており、各メモリセル群には一対のソース（第１の
不純物拡散層）２１とドレイン（第２の不純物拡散層）
２２が形成されている。さらに、これらメモリセル群が
Ｙ軸方向にも順次配列してマトリックス状に配設されて
いる。
【００１０】図２に示したように、１つのメモリセル群
Ｒ1 が４つのメモリセルＣ1,Ｃ2,Ｃ3,Ｃ4 で構成されて
いる場合について説明すると、メモリセル群を構成する
各メモリセルにはソース・ドレインがそれぞれ形成され
ておらず、１メモリセル群に一対のソース２１とドレイ
ン２２が形成されている。これにより、メモリセル群の
面積を縮小化することができる。
Ｒ1 が４つのメモリセルＣ1,Ｃ2,Ｃ3,Ｃ4 で構成されて
いる場合について説明すると、メモリセル群を構成する
各メモリセルにはソース・ドレインがそれぞれ形成され
ておらず、１メモリセル群に一対のソース２１とドレイ
ン２２が形成されている。これにより、メモリセル群の
面積を縮小化することができる。
【００１１】以下、本発明の不揮発性メモリの書き込み
方法について説明する。４つのメモリセルＣ1,Ｃ2,Ｃ3,
Ｃ4 はそれぞれ図７に示されるような書き込み特性を有
する。これを利用して１つのＣＧ２８下でＸ方向に並設
したｎ個のメモリセルＣ1,Ｃ2,Ｃ3,Ｃ4,・・・Ｃn の両
端部にのみソース、ドレイン電圧を与えるとともに、書
き込みを行いたいメモリセルのＡＧのみに２ボルトの電
圧を与え、それ以外は６ボルト以上の電圧を与えてお
く。
方法について説明する。４つのメモリセルＣ1,Ｃ2,Ｃ3,
Ｃ4 はそれぞれ図７に示されるような書き込み特性を有
する。これを利用して１つのＣＧ２８下でＸ方向に並設
したｎ個のメモリセルＣ1,Ｃ2,Ｃ3,Ｃ4,・・・Ｃn の両
端部にのみソース、ドレイン電圧を与えるとともに、書
き込みを行いたいメモリセルのＡＧのみに２ボルトの電
圧を与え、それ以外は６ボルト以上の電圧を与えてお
く。
【００１２】例えば、表１に示すように、メモリセルＣ
1 のＡＧへ２ボルトの電圧を与え、Ｃ2,Ｃ3,Ｃ4 のＡＧ
へはそれそれ６ボルト、ＣＧには１２ボルト、ドレイン
には５ボルトの電圧を与える。
1 のＡＧへ２ボルトの電圧を与え、Ｃ2,Ｃ3,Ｃ4 のＡＧ
へはそれそれ６ボルト、ＣＧには１２ボルト、ドレイン
には５ボルトの電圧を与える。
【００１３】
【表１】 このように電圧を印加することにより、メモリセルＣ1
に書き込みできる。しかもこの書き込みは、任意のメモ
リセルのＡＧにしきい値電圧に近似の電圧を印加するこ
とで、個々のメモリセルにおいて可能である。また、別
の実施例を図４に示す。
に書き込みできる。しかもこの書き込みは、任意のメモ
リセルのＡＧにしきい値電圧に近似の電圧を印加するこ
とで、個々のメモリセルにおいて可能である。また、別
の実施例を図４に示す。
【００１４】この場合の不揮発性メモリは、半導体基板
２３上にＳｉＯ2 膜（絶縁膜）２０を介して補助ゲート
ＡＧ（第１電極）２４が形成され、この補助ゲートＡＧ
２４の側壁にＳｉＯ2 膜（絶縁膜）２５を介してフロー
ティングゲートＦＧ２６が形成されている。また、補助
ゲートＡＧ２４とフローティングゲートＦＧ２６上に、
ＳｉＯ2 膜（絶縁膜）２７を介してコントロールゲート
（第２電極) ＣＧ２８が配設されて１メモリセルを構成
している。そして、このようなメモリセルがＸ方向にｎ
個備えられ、メモリセル群を構成している。また、１つ
のメモリセル群を構成するメモリセルに配設されている
コントロールゲートＣＧ２８は、それぞれ互いに連続的
に形成されており、各メモリセル群には一対のソース
（第１の不純物拡散層）２１とドレイン（第２の不純物
拡散層）２２が形成されている。さらに、これらメモリ
セル群がＹ軸方向にも順次配列してマトリックス状に配
設されている。
２３上にＳｉＯ2 膜（絶縁膜）２０を介して補助ゲート
ＡＧ（第１電極）２４が形成され、この補助ゲートＡＧ
２４の側壁にＳｉＯ2 膜（絶縁膜）２５を介してフロー
ティングゲートＦＧ２６が形成されている。また、補助
ゲートＡＧ２４とフローティングゲートＦＧ２６上に、
ＳｉＯ2 膜（絶縁膜）２７を介してコントロールゲート
（第２電極) ＣＧ２８が配設されて１メモリセルを構成
している。そして、このようなメモリセルがＸ方向にｎ
個備えられ、メモリセル群を構成している。また、１つ
のメモリセル群を構成するメモリセルに配設されている
コントロールゲートＣＧ２８は、それぞれ互いに連続的
に形成されており、各メモリセル群には一対のソース
（第１の不純物拡散層）２１とドレイン（第２の不純物
拡散層）２２が形成されている。さらに、これらメモリ
セル群がＹ軸方向にも順次配列してマトリックス状に配
設されている。
【００１５】このような不揮発性メモリは、例えば、半
導体基板２３上にＳｉＯ2 膜２０を形成したのち、公知
の方法により、補助ゲートＡＧ（第１電極）２４を形成
する。そして、この補助ゲートＡＧ２４の側壁にＳｉＯ
2 膜（絶縁膜）２５を形成する。その後、補助ゲートＡ
Ｇ２４と補助ゲートＡＧ２４との間に、例えば、補助ゲ
ートＡＧ２４と同程度の厚さのポリシリコンを埋め込
み、補助ゲートＡＧ２４と補助ゲートＡＧ２４との間に
のみポリシリコンを残すように、全面をエッチングする
ことによって、フローティングゲートＦＧ２６を形成す
ることができる。その後は、上記の不揮発性メモリの製
造方法と同様の方法で不揮発性メモリを作製することが
できる。
導体基板２３上にＳｉＯ2 膜２０を形成したのち、公知
の方法により、補助ゲートＡＧ（第１電極）２４を形成
する。そして、この補助ゲートＡＧ２４の側壁にＳｉＯ
2 膜（絶縁膜）２５を形成する。その後、補助ゲートＡ
Ｇ２４と補助ゲートＡＧ２４との間に、例えば、補助ゲ
ートＡＧ２４と同程度の厚さのポリシリコンを埋め込
み、補助ゲートＡＧ２４と補助ゲートＡＧ２４との間に
のみポリシリコンを残すように、全面をエッチングする
ことによって、フローティングゲートＦＧ２６を形成す
ることができる。その後は、上記の不揮発性メモリの製
造方法と同様の方法で不揮発性メモリを作製することが
できる。
【００１６】
【発明の効果】この発明の不揮発性メモリによれば、半
導体基板上に形成される第１電極と、その第１電極の側
壁に絶縁膜を介して形成されるフローティングゲート
と、絶縁膜を介して少なくともフローティングゲート上
に配設され、それによってフローティングゲートの電位
を制御しうる第２電極とからなるメモリセルを備え、該
メモリセルがＸ方向とＹ方向とにマトリックス状に配列
され、１対の第１の不純物拡散層と第２の不純物拡散層
が上記マトリックス状のＸ方向に配列した少なくとも２
つ以上のメモリセルからなるメモリセル群のそれぞれに
共有されて形成されており、さらに第２電極が前記メモ
リセル群の各メモリセルに共通接続されているので、メ
モリセルの面積をより縮小することができる。
導体基板上に形成される第１電極と、その第１電極の側
壁に絶縁膜を介して形成されるフローティングゲート
と、絶縁膜を介して少なくともフローティングゲート上
に配設され、それによってフローティングゲートの電位
を制御しうる第２電極とからなるメモリセルを備え、該
メモリセルがＸ方向とＹ方向とにマトリックス状に配列
され、１対の第１の不純物拡散層と第２の不純物拡散層
が上記マトリックス状のＸ方向に配列した少なくとも２
つ以上のメモリセルからなるメモリセル群のそれぞれに
共有されて形成されており、さらに第２電極が前記メモ
リセル群の各メモリセルに共通接続されているので、メ
モリセルの面積をより縮小することができる。
【００１７】また、上記の不揮発性メモリの書き込みを
行うメモリセルの第１電極にのみ、しきい値電圧に近似
の電圧を印加し、その書き込みを行うメモリセルを含む
メモリセル群内の他のメモリセルの第１電極にしきい値
電圧よりも十分に高い電圧を印加することにより、所望
のメモリセルに書き込みを行うことにより、書き込みが
個々のメモリセルにおいて可能となる。
行うメモリセルの第１電極にのみ、しきい値電圧に近似
の電圧を印加し、その書き込みを行うメモリセルを含む
メモリセル群内の他のメモリセルの第１電極にしきい値
電圧よりも十分に高い電圧を印加することにより、所望
のメモリセルに書き込みを行うことにより、書き込みが
個々のメモリセルにおいて可能となる。
【図１】この発明の不揮発性メモリの一実施例の全体構
成を示す平面図である。
成を示す平面図である。
【図２】図１のII−II線断面図である。
【図３】図２の等価回路図である。
【図４】この発明の別の実施例を示す要部の概略断面図
である。
である。
【図５】従来の不揮発性メモリの実施例を示す要部の概
略断面図である。
略断面図である。
【図６】図５の等価回路図である。
【図７】不揮発性メモリの書き込み後の特性を示す図で
ある。
ある。
２１ ソース（第１の不純物拡散層） ２２ ドレイン（第２の不純物拡散層） ２３ Ｓｉ基板 ２４ 補助ゲート( 第１電極) ２６ａ，２６ｂ フローティングゲート ２８ コントロールゲート( 第２電極）
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−34379（ＪＰ，Ａ) 特開 昭63−45864（ＪＰ，Ａ) 特開 平１−304784（ＪＰ，Ａ) 特開 昭62−136880（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792
Claims (2)
- 【請求項１】 半導体基板上に形成される第１電極と、
その第１電極の側壁に絶縁膜を介して形成されるフロー
ティングゲートと、絶縁膜を介して少なくともフローテ
ィングゲート上に配設され、それによってフローティン
グゲートの電位を制御しうる第２電極とからなるメモリ
セルを備え、 該メモリセルがＸ方向とＹ方向とにマトリックス状に配
列され、 １対の第１の不純物拡散層と第２の不純物拡散層が上記
マトリックス状のＸ方向に配列した少なくとも２つ以上
のメモリセルからなるメモリセル群のそれぞれに共有さ
れて形成されており、さらに第２電極が前記メモリセル
群の各メモリセルに共通接続されていることを特徴とす
る不揮発性メモリ。 - 【請求項２】 請求項１記載の不揮発性メモリの書き込
みを行うメモリセルの第１電極にのみ、しきい値電圧に
近似の電圧を印加し、その書き込みを行うメモリセルを
含むメモリセル群内の他のメモリセルの第１電極にしき
い値電圧よりも十分に高い電圧を印加することにより、
所望のメモリセルに書き込みを行うことを特徴とする不
揮発性メモリの書き込み方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4-16787 | 1992-01-31 | ||
| JP1678792 | 1992-01-31 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05275714A JPH05275714A (ja) | 1993-10-22 |
| JP3073352B2 true JP3073352B2 (ja) | 2000-08-07 |
Family
ID=11925892
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05012805A Expired - Lifetime JP3073352B2 (ja) | 1992-01-31 | 1993-01-28 | 不揮発性メモリ及びその書き込み方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3073352B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7298006B2 (en) | 2003-02-26 | 2007-11-20 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device including improved gate electrode |
-
1993
- 1993-01-28 JP JP05012805A patent/JP3073352B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7298006B2 (en) | 2003-02-26 | 2007-11-20 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device including improved gate electrode |
| US7521749B2 (en) | 2003-02-26 | 2009-04-21 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device including improved gate electrode |
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| JPH05275714A (ja) | 1993-10-22 |
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