JP2975484B2 - 不揮発性半導体記憶装置およびその製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、一般的には電気的に
書込および消去を行なうことが可能な不揮発性半導体記
憶装置に関し、より特定的にはフラッシュメモリの素子
特性の向上を可能とした不揮発性半導体記憶装置および
その製造方法を提供することにある。

【０００２】

【従来の技術】データを自由に書込むことができ、書込
まれた情報電荷を電気的に消去することが可能なフラッ
シュメモリが知られている。

【０００３】図１７は、フラッシュメモリの一般的な構
成を示すブロック図である。図においてフラッシュメモ
リは、行列状に配置されたメモリセルマトリックス１０
０と、Ｘアドレスデコーダ２００と、Ｙゲート３００
と、Ｙアドレスデコーダ４００と、アドレスバッファ５
００と、書込回路６００と、センスアンプ７００と、入
出力バッファ８００と、コントロールロジック９００と
を含む。メモリセルマトリックス１００は行列状に配置
された複数個のメモリトランジスタをその内部に有して
いる。メモリセルマトリックス１００の行および列を選
択するためにＸアドレスデコーダ２００とＹゲート３０
０とが接続されている。Ｙゲート３００には、列の選択
情報を与えるＹアドレスデコーダ４００が接続されてい
る。Ｘアドレスデコーダ２００とＹアドレスデコーダ４
００には、それぞれアドレス情報が一時格納されるアド
レスバッファ５００が接続されている。Ｙゲート３００
には、データ入力時に書込動作を行なうための書込回路
６００と、データ出力時に流れる電流値から“０”と
“１”を判定するセンスアンプ７００が接続されてい
る。書込回路６００とセンスアンプ７００にはそれぞれ
入出力データを一時格納する入出力バッファ８００が接
続されている。アドレスバッファ５００と入出力バッフ
ァ８００には、フラッシュメモリの動作制御を行なうた
めのコントロールロジック９００が接続されている。コ
ントロールロジック９００は、チップイネーブル信号、
アウトプットイネーブル信号およびプログラム信号に基
づいた制御を行なう。

【０００４】図１８は、図１７に示されたメモリセルマ
トリックス１００の概略構成を示す等価回路図である。
図において、行方向に延びる複数本のワード線ＷＬ₁ ，
ＷＬ ₂ ，…，ＷＬ_i と、列方向に延びる複数本のビット
線ＢＬ₁ ，ＢＬ₂ ，…，ＢＬ _j とが互いに直交するよう
に配置され、マトリックスを構成している。各ワード線
と各ビット線の交点には、それぞれフローティングゲー
トを有するメモリトランジスタＱ₁₁，Ｑ₁₂，…，Ｑ_ijが
配置されている。各メモリトランジスタのドレインは各
ビット線に接続されている。メモリトランジスタのソー
スは各ソース線Ｓ₁ ，Ｓ₂ ，…に接続されている。同一
行に属するメモリトランジスタのソースは、図に示され
るように相互に接続されている。図１９は、上記のよう
なフラッシュメモリを構成する１つのメモリトランジス
タの断面構造を示す部分断面図である。図１９に示され
るフラッシュメモリはスタックゲート型フラッシュメモ
リと呼ばれている。図２０は、従来のスタックゲート型
フラッシュメモリの平面的配置を示す概略平面図であ
る。図２１は、図２０のＹ−Ｙ線矢視断面図である。こ
れらの図を参照して、従来のフラッシュメモリの構造に
ついて説明する。

【０００５】主表面を有するｐ型半導体基板１と、この
ｐ型半導体基板１の主表面にＳｉＯ ₂ よりなる絶縁膜２
を介してｍ行ｎ列のマトリックス状に配置された（ｍ×
ｎ）個の電荷蓄積電極３が配置されている。この電荷蓄
積電極３の隣接する２列にまたがる各列間毎には素子分
離領域４が形成されている。また電荷蓄積電極３上に
は、ＳｉＯ₂ などよりなる絶縁膜５を介して各行毎に形
成されたｍ本のワード線からなる制御電極６が形成され
ている。

【０００６】素子分離領域４および電荷蓄積領域３によ
り囲まれた領域の半導体基板１の主表面から所定の深さ
にかけて不純物濃度５×１０¹⁹／ｃｍ³ 、シート抵抗８
０Ω／□からなるｎ型のドレイン領域７が形成されてい
る。また、このドレイン領域７を挟む電荷蓄積電極３の
外側の領域の半導体基板１の主表面から所定の深さにか
けて不純物濃度１×１０²¹／ｃｍ³ 、シート抵抗５０Ω
／□からなるｎ型のソース領域８が形成されている。

【０００７】また、電荷蓄積電極３および制御電極６を
覆い、かつ上記ドレイン領域７に一部が重なるように形
成された第３の層間絶縁膜１０が形成されている。

【０００８】上記ドレイン領域７あるいはソース領域８
上には、第３の層間絶縁膜１０の側壁に沿って形成さ
れ、かつ、ドレイン領域７とソース領域８の各々に電気
的に接続されたポリシリコンよりなる第１の導電層１１
が設けられている。この第１の導電層１１には、ドレイ
ン領域８においてさらに、上向きに延びるように高融点
金属材料たとえばタングステン（Ｗ）などからなる第２
の導電層１３が設けられている。この第２の導電層１３
は、上記第３の絶縁膜１０および第１の導電層１１を覆
うように堆積された層間絶縁膜１２を介して形成された
ｎ本のビット線１４にそれぞれ接続されている。

【０００９】上記のように構成されたフラッシュメモリ
の動作について、図１９を参照して説明する。

【００１０】まず書込動作においては、ｎ型ドレイン領
域７に３〜７Ｖ程度の電圧Ｖ_D 、制御電極６に９〜１３
Ｖ程度の電圧Ｖ_G が印加される。さらにｎ型ソース領域
８とｐ型半導体基板１は接地電位に保たれる。このと
き、メモリトランジスタのチャネルには数百μＡの電流
が流れる。ソースからドレインに流れた電子のうちドレ
イン近傍で加速された電子は、この近傍で高いエネルギ
を有する電子、すなわちチャネルホットエレクトロンと
なる。この電子の一部は、酸化膜とシリコン基板界面の
エネルギ障壁を越え、図中矢印Ａに示されるように、電
荷蓄積電極３に注入される。このようにして、電荷蓄積
電極３に電子の蓄積が行なわれると、メモリトランジス
タのしきい値電圧Ｖ_thが高くなる。このしきい値電圧Ｖ
_thが所定の値よりも高くなった状態が書込まれた状態、
“０”と呼ばれる。

【００１１】次に、消去動作においては、ｎ型ソース領
域８に７〜１３Ｖ程度の電圧Ｖ_S が印加され、制御電極
６とｐ型半導体基板１は接地電位に保持される。さらに
ｎ型ドレイン領域７は解放される。ｎ型ソース領域８に
印加された電圧Ｖ_S による電界により、図中矢印Ｂに示
されるように電荷蓄積電極３中の電子は、薄いゲート電
極２をトンネル現象によって通過する。このようにし
て、電荷蓄積電極３中の電子が引抜かれることにより、
メモリトランジスタのしきい値電圧Ｖ_thが低くなる。こ
のしきい値電圧Ｖ_thが所定の値よりも低い状態が、消去
された状態、“１”と呼ばれる。各メモリトランジスタ
のソースは、図１８に示されるように接続されているの
で、この消去動作によって、すべてのメモリセルを一括
消去できる。

【００１２】さらに、読出動作においては、制御電極６
に５Ｖ程度の電圧Ｖ_G ′、ｎ型ドレイン領域７に１〜２
Ｖ程度の電圧Ｖ_D ′が印加される。このとき、メモリト
ランジスタのチャネル領域に電流が流れるかどうか、す
なわちメモリトランジスタがオン状態かオフ状態かによ
って上記の“１”、“０”の判定が行なわれる。

【００１３】次に、上記構造よりなるスタックゲート型
フラッシュメモリの製造工程について図２２ないし図３
３を参照して説明する。図２２〜図３３は、図２１に示
された断面構造に従って従来のスタックゲート型フラッ
シュメモリの製造方法を工程順に示す断面図である。

【００１４】まず、図２２を参照して、ｐ型シリコン基
板１の上面に１００Å程度の酸化膜よりなる第１の絶縁
膜２を形成する。この第１の絶縁膜２の上に１０００Å
程度のポリシリコン層３を形成し、パターニングを行な
う。このポリシリコン層３の上に第２の絶縁膜５を形成
する。この第２の絶縁膜５は３層の積層膜となってお
り、図には示していないが、膜厚１００Å程度の酸化膜
とその上ＣＶＤ法により膜厚１００Å程度の窒化膜を形
成し、さらにこの窒化膜の上に膜厚１００Å程度の酸化
膜を形成することにより第２の絶縁膜５が形成されてい
る。

【００１５】さらに、この第２の絶縁膜５の上に、厚さ
２５００Å程度の第２のポリシリコン層６を形成し、こ
の第２のポリシリコン層６の上に酸化膜１０を形成す
る。その後この酸化膜１０の上に所定のパターン形状を
有するレジスト７１を形成する。

【００１６】次に、図２３を参照して、このレジスト膜
７１をマスクとして異方性エッチングを行ない酸化膜１
０、第２のポリシリコン層６、第２の絶縁膜５、第１の
ポリシリコン層３を順次エッチングし、電荷蓄積電極３
と制御電極４を形成する。

【００１７】次に、図２４を参照して、レジスト膜７１
を除去した後、ソース領域となる基板上にレジスト膜７
２を形成し、このレジスト膜７２と電荷蓄積電極３と制
御電極６をマスクとして、砒素（Ａｓ）を３５ｋｅＶ，
５×１０¹⁴／ｃｍ² の条件で導入し、濃度５×１０¹⁹／
ｃｍ³ 、シート抵抗８０Ω／□のｎ型不純物領域からな
るドレイン領域７を形成する。

【００１８】次に、図２５を参照して、レジスト膜７２
を除去した後、再びドレイン領域７の表面をレジスト膜
７３で覆い、このレジスト膜７３と電荷蓄積電極３と制
御電極６をマスクとして、砒素（Ａｓ）を３５ｋｅＶ，
１×１０¹⁶／ｃｍ² の条件で導入し、濃度１×１０²¹／
ｃｍ³ 、シート抵抗５０Ω／□のｎ型不純物領域からな
るソース領域８を形成する。次に、図２６を参照して、
レジスト膜７３を除去した後、基板上全面に酸化膜１０
を形成する。その後異方性エッチングにより酸化膜１０
をエッチングする。これにより、図２７に示す酸化膜か
らなるサイドウォール１０が完成する。

【００１９】次に、図２８を参照して、シリコン基板表
面全面にポリシリコン１１を堆積する。その後、図２９
を参照して、このポリシリコン１１の上面に所定形状に
パターニングしたレジスト膜７４を形成する。その後、
異方性エッチングによりポリシリコン１１をエッチング
して、図に示すようにその底部においてドレイン領域７
あるいはソース領域８とサイドウォール１０の側壁に沿
った第１の導電層１１を形成する。

【００２０】次に、図３０を参照して、半導体基板上全
面にＴＥＯＳなどを用いて層間絶縁膜１２を堆積し、約
９００℃ウェットリフローを３０分行なった後、表面の
平坦化を行ない、図３１に示す層間絶縁膜１２を形成す
る。

【００２１】次に、図３２を参照して、層間絶縁膜１２
の上に、ドレイン領域７上方に所定の穴があいたパター
ンを有するレジスト膜７５を形成する。その後、異方性
エッチングにより、この層間絶縁膜１２をエッチング
し、コンタクトホール１３ａを形成する。

【００２２】次に、図３３を参照して、コンタクトホー
ル１３ａの内部に、高融点金属たとえばタングステン
（Ｗ）などからなる第２の導電層１３を形成させ、その
後、ビット線１４を形成することにより、この発明に基
づいたスタックゲート型フラッシュメモリが完成する。

【００２３】

【発明が解決しようとする課題】しかしながら、上記不
揮発性半導体装置においては、以下に示す問題点を有し
ている。

【００２４】再び図３０および図３１を参照して、半導
体基板の上にＴＥＯＳなどを用いて層間絶縁膜１２を堆
積し、その後約９００℃のウェットリフローを３０分間
行ない、層間絶縁膜１２の平坦化を行なっている。この
熱処理時に、Ｏ₂ などのいわゆる酸化種が層間絶縁膜１
２およびサイドウォール１０内を拡散し、制御電極６，
電荷蓄積電極３さらには半導体基板１の表面を酸化して
しまい、図３４中に○印Ａに示すように、第１の絶縁膜
２および第２の絶縁膜５の各電極のエッジ部の膜厚が増
加してしまう。このために、メモリの消去時において、
トンネル現象を利用するフラッシュメモリにおいては、
所定の消去動作が行なえなくなるなどのメモリセル特性
に悪影響を与えている。この問題点を解決するために、
制御電極６の上面から半導体基板の表面の所定箇所にか
けて制御電極６の側面および電荷蓄積電極３の側面を覆
うように第３の絶縁膜を形成し、第３の絶縁膜を介して
耐酸化性膜のサイドウォールを形成する方法が考えられ
る。しかし、耐酸化性膜として窒化膜のようなストレス
の大きい膜を用いた場合、第３の絶縁膜との間で剥がれ
が生じるおそれがある。

【００２５】この発明は、上記問題点を解決するために
なされたもので、層間絶縁膜のリフロー時における酸化
種の拡散を防止することにより、メモリセルの特性に悪
影響を与えない不揮発性半導体記憶装置およびその製造
方法を提供することを目的としつつ、その際に問題とな
る耐酸化性膜の剥がれの防止をも目的とする。

【００２６】

【課題を解決するための手段】この発明に基づいた不揮
発性半導体記憶装置においては、半導体基板と、半導体
基板の上に第１の絶縁膜を介して形成された電荷蓄積電
極と、この電荷蓄積電極の上に第２の絶縁膜を介して形
成された制御電極と、この制御電極の上面から半導体基
板の表面の所定箇所にかけてこの前記制御電極の側面お
よび電荷蓄積電極の側面を覆うように第３の絶縁膜とし
てＣＶＤ法で形成されたＴＥＯＳ系酸化膜と、電荷蓄積
電極と制御電極の側面側であって、上記ＴＥＯＳ系酸化
膜を介して設けられた耐酸化性膜と、電荷蓄積電極を両
側から挟む位置の半導体基板の表面から所定の深さに形
成された不純物領域とを有している。

【００２７】次に、この発明に基づいた不揮発性半導体
記憶装置の製造方法によれば、半導体基板の表面に第１
の絶縁膜が形成される。この第１の絶縁膜の上に第１の
電極層が形成される。この第１の電極層の上に第２の絶
縁膜が形成される。この第２の絶縁膜の上に第２の電極
層が形成される。第１の電極層と第２の電極層を同一マ
スクで各々所定の形状にエッチングし、電荷蓄積電極と
制御電極が形成される。制御電極とレジストをマスクと
して半導体基板の表面に不純物を導入し不純物領域が形
成される。制御電極の上方から半導体基板の表面の所定
箇所にかけて制御電極および電荷蓄積電極の側面を覆う
ようにＣＶＤ法でＴＥＯＳ系酸化膜が形成される。この
ＴＥＯＳ系酸化膜の上面に沿って耐酸化性膜を形成し、
その後この耐酸化性膜に所定の異方性エッチングを行な
うことにより制御電極および電荷蓄積電極の側面側にサ
イドウォールが形成される。

【００２８】

【作用】この発明に基づいた不揮発性半導体記憶装置お
よびその製造方法によれば、電荷蓄積電極と制御電極の
側面側において、ＣＶＤ法で形成されたＴＥＯＳ系酸化
膜を介して耐酸化性膜が形成されている。

【００２９】この耐酸化性膜により、層間絶縁膜のリフ
ローの熱処理時に酸化種の拡散を防止する。これによ
り、電荷蓄積電極および制御電極の酸化による第１の絶
縁膜および第２の絶縁膜の膜厚の増加を防止することが
可能となる。また、ＣＶＤ法で形成されたＴＥＯＳ系酸
化膜は、生じる応力が窒化膜などの耐酸化性膜と同じ向
きにできるので、耐酸化性膜による応力をＴＥＯＳ系酸
化膜によって緩和し、耐酸化性膜の剥がれを回避するこ
とができる。

【００３０】

【実施例】以下、この発明に基づいた一実施例について
図面を参照して説明する。図１は、図２０において説明
したスタックゲート型フラッシュメモリの平面配置図中
Ｙ−Ｙ線矢視断面に対応する部分断面図である。なお、
本実施例においても平面配置図は図２０と同様であるた
めにここでの記載は省略する。

【００３１】図１および図２０を参照して、主表面を有
するｐ型半導体基板１と、このｐ型半導体基板１の主表
面にＳｉＯ₂ よりなる第１の絶縁膜２を介してｍ行ｎ列
のマトリックス状に配置された（ｍ×ｎ）個の電荷蓄積
電極３が配置されている。この電荷蓄積電極３の隣接す
る２列にまたがる各列間毎には素子分離領域４が形成さ
れている。また、電荷蓄積電極３上には、ＳｉＯ₂ など
よりなる第２の絶縁膜５を介して各行毎に形成されたｍ
本のワード線からなる制御電極６が形成されている。

【００３２】素子分離領域４および電荷蓄積電極３によ
り囲まれた領域の半導体基板１の主表面から所定の深さ
にかけて不純物濃度５×１０¹⁹／ｃｍ³ 、シート抵抗８
０Ω／□からなるｎ型のドレイン領域７が形成されてい
る。また、このドレイン領域７を挟む電荷蓄積電極３の
外側の領域の半導体基板１の主表面から所定の深さにか
けて不純物濃度１×１０²¹／ｃｍ³ 、シート抵抗５０Ω
／□からなるｎ型のソース領域８が形成されている。

【００３３】電荷蓄積電極３および制御電極６は、制御
電極６の上面から半導体基板１の表面の所定箇所にかけ
て電荷蓄積電極３および制御電極６の側面が第３の絶縁
膜としてＣＶＤ法で形成されたＴＥＯＳ系酸化膜９によ
り覆われている。さらに、電荷蓄積電極３および制御電
極６の側面側において、ＣＶＤ法で形成されたＴＥＯＳ
系酸化膜９を介して窒化膜からなる耐酸化性膜２０が形
成されている。

【００３４】上記ドレイン領域７上には、耐酸化性膜２
０およびＣＶＤ法で形成されたＴＥＯＳ系酸化膜９の表
面に沿って形成され、かつこのドレイン領域７と電気的
に接続されたポリシリコンよりなる第１の導電層１１が
設けられている。この第１の導電層１１には、さらに上
向きに伸びるように高融点金属材料たとえばタングステ
ン（Ｗ）などからなる第２の導電層１３が設けられてい
る。この第２の導電層１３は、上記ＣＶＤ法で形成され
たＴＥＯＳ系酸化膜９および第１の導電層１１を覆うよ
うに堆積された層間絶縁膜１２を介して形成されたｎ本
のビット線１４にそれぞれ接続されている。

【００３５】ここで、上記構造において、耐酸化性膜２
０は、電荷蓄積電極３、制御電極６および半導体基板１
に対し第３の絶縁膜としてＣＶＤ法で形成されたＴＥＯ
Ｓ系酸化膜９を介して設けられている。ＴＥＯＳ系酸化
膜を介することとしているのは、直接半導体基板１の表
面または電荷蓄積電極３および制御電極６の表面に接す
るように窒化膜からなる耐酸化性膜２０を設けた場合、
窒化膜にストレスが発生してしまうからである。つま
り、窒化膜のストレスの発生は、シリコン窒化膜とシリ
コン基板との収縮率（熱膨脹率）の違いでシリコン窒化
膜とシリコン基板の界面に生ずる応力に起因する。通
常、窒化膜はＣＶＤ法により７５０℃前後の温度で堆積
するが、この時点ではストレスは発生しない。その後、
ＣＶＤ炉から引出して常温にまで低下する間に、収縮率
の大きい窒化膜はシリコン基板よりも早く収縮し、シリ
コン基板を押し縮めようとする。このことは、窒化膜だ
けではなくＴＥＯＳ系酸化膜などにおいても、表１に示
すようにシリコン基板に対し収縮率の違いからストレス
が発生する。

【００３６】

【表１】

【００３７】また、その応力の向きも図２に示すよう
に、シリコン基板上に堆積する膜の種類により引張応力
（ａ）と押し縮め応力（ｂ）の２種類が存在する。した
がって、窒化膜を堆積する場合には、基板と窒化膜の界
面に応力の向きが窒化膜と逆向きの膜を適用する方法が
通常用いられている。また、応力の大きさも窒化膜はそ
の他の膜に比べて大きく、酸化膜が持つ外部からの応力
を緩和するという性質を窒化膜はあまり持ちあわせてい
ないので、応力が同じ向きでも酸化膜（ＴＥＯＳ系）を
敷く方が、直接半導体基板上に窒化膜を堆積するよりも
よいことが知られている。たとえば、図３（ａ）に示す
ようにシリコン基板の上にシリコン酸化膜を形成し、そ
の上に窒化膜を形成して図に示す矢印の向きに応力が発
生した場合、基板に生じるストレスは小さいが、窒化膜
とシリコン酸化膜の間は応力が非常に大きくなるために
窒化膜が剥れる心配が生じる。また一方、図３（ｂ）に
示すように、シリコン基板の上に積層された酸化膜と窒
化膜に生じるストレスの向きが図に示す矢印の方向であ
れば、窒化膜のストレスは酸化膜で緩和され、基板には
酸化膜のストレスのみが影響することがわかる。

【００３８】以上により、本実施例においても、窒化膜
とシリコン基板間のストレスの緩和を図るために第３の
絶縁膜としてＣＶＤ法で形成されたＴＥＯＳ系酸化膜９
を介して窒化膜２０が設けられている。

【００３９】次に、この図面に従ったスタックゲート型
フラッシュメモリの製造方法について説明する。図４〜
図１６は、図１に示された断面構造に従ってこの発明の
フラッシュメモリの製造方法を工程順に示す断面図であ
る。

【００４０】まず図４を参照して、ｐ型シリコン基板１
の上面に１００Å程度の酸化膜よりなる第１の絶縁膜２
を形成する。さらにこの第１の絶縁膜２の上に１０００
Å程度のポリシリコン層３を堆積しパターニングする。
このポリシリコン層３の上面に第２の絶縁膜５を形成す
る。この第２の絶縁膜５は、３層の積層膜（図示せず）
となっており、通常膜厚１００Å程度の酸化膜を形成
し、その上にＣＶＤ法により膜厚１００Å程度の窒化膜
を形成して、さらにその窒化膜の上に膜厚１００Å程度
の酸化膜を形成することで得られている。

【００４１】さらに引続き第２の絶縁膜５の上に厚さ２
５００Å程度の第２のポリシリコン層６を形成し、この
第２のポリシリコン層６の上に絶縁膜９′を形成する。
その後、この絶縁膜９′の上に所定のパターン形状を有
するレジスト膜７１を形成する。

【００４２】次に、図５を参照して、レジスト膜７１を
マスクとして、異方性エッチングを行ない絶縁膜９′と
第２のポリシリコン６と第２の絶縁膜５と第１のポリシ
リコン３を順次エッチングし、電荷蓄積電極３と制御電
極６を形成する。

【００４３】次に、図６を参照して、レジスト７１を除
去した後、ソース領域となる基板上にレジスト膜７２を
形成し、このレジスト膜７２と電荷蓄積電極３と制御電
極６をマスクとして砒素（Ａｓ）を３５ｋｅＶ，５×１
０¹⁴／ｃｍ² の条件で導入し、濃度５×１０¹⁹／ｃ
ｍ³ 、シート抵抗８０Ω／□のｎ型不純物領域からなる
ドレイン領域７を形成する。

【００４４】次に、図７を参照して、レジスト膜７２を
除去した後、ドレイン領域７の表面をレジスト膜７３で
覆い、このレジスト膜７３と電荷蓄積電極３と制御電極
６をマスクとして、砒素（Ａｓ）を３５ｋｅＶ，１×１
０¹⁶／ｃｍ² の条件で導入し、濃度１×１０²¹／ｃ
ｍ³ 、シート抵抗５０Ω／□のｎ型不純物領域からなる
ソース領域８を形成する。

【００４５】次に、図８を参照して、基板表面全面にＣ
ＶＤ法により１００Å程度の酸化膜９を堆積する。

【００４６】次に、図９を参照して、さらにこの酸化膜
９の上面に窒化膜２０をＣＶＤ法により２０００Å程度
堆積する。

【００４７】次に、図１０を参照して、異方性エッチン
グにより、窒化膜２０をエッチングする。これにより、
図に示すように半導体基板１および電荷蓄積電極３およ
び制御電極６に対して酸化膜９を介して窒化膜２０から
なるサイドウォールを形成する。さらに、基板全面上に
絶縁膜を形成し、所定の箇所のみをエッチングし開孔す
る。

【００４８】次に、図１１を参照して、シリコン基板表
面全面にポリシリコン１１を堆積する。その後、図１２
を参照して、ポリシリコン１１の上面に所定形状にパタ
ーニングしたレジスト７４を形成する。次に、異方性エ
ッチングによりポリシリコン１１をエッチングして、図
に示すようにその底部においてドレイン領域７あるいは
ソース領域８と電気的に接続し耐酸化性膜２０の側壁に
沿った第１の導電層１１を形成する。

【００４９】次に、図１３を参照して、半導体基板上全
面にＴＥＯＳなどを用いて層間絶縁膜１２を堆積し、約
９００℃ウェットリフローを３０分行なった後、表面の
平坦化を行ない、図１４に示す層間絶縁膜１２を形成す
る。

【００５０】次に、図１５を参照して、層間絶縁膜１２
の上にドレイン領域８上方に所定の穴があいたパターン
を有するレジスト膜７５を形成する。その後、異方性エ
ッチングによりこの層間絶縁膜１２をエッチングしコン
タクトホール１３ａを形成する。

【００５１】次に、コンタクトホール１３ａの内部に、
高融点金属たとえばタングステン（Ｗ）などからなる第
２の導電層１３を形成させ、その後、ビット線１４を形
成することにより、図１に示すこの発明に基づいた不揮
発性半導体記憶装置が完成する。

【００５２】以上この実施例における不揮発性半導体記
憶装置およびその製造方法によれば、電荷蓄積電極と制
御電極の側面側においてＣＶＤ法で形成されたＴＥＯＳ
系酸化膜を介して耐酸化性膜が形成されている。この耐
酸化性膜により、層間絶縁膜のリフローの熱処理時に酸
化種の拡散を防止する。さらに、電荷蓄積電極および制
御電極の酸化による第１の絶縁膜および第２の絶縁膜の
膜厚の増加を防止することができ、フラッシュメモリの
消去時におけるトンネル現象に影響を与えることがない
ために、メモリトランジスタの良好な特性を得ることが
可能となる。また、ＣＶＤ法で形成されたＴＥＯＳ系酸
化膜は、耐酸化性膜によって生じる応力を緩和すること
ができ、耐酸化性膜の剥がれを防止することができる。

【００５３】

【発明の効果】この発明に基づいた不揮発性半導体記憶
装置およびその製造方法によれば、半導体基板表面およ
び電荷蓄積電極と制御電極の側面側においてＣＶＤ法で
形成されたＴＥＯＳ系酸化膜を介して耐酸化性膜が形成
されている。

【００５４】この耐酸化性膜により層間絶縁膜のリフロ
ーの熱処理時に酸化種の拡散を防止する。これにより電
荷蓄積電極および制御電極の酸化による第１の絶縁膜お
よび第２の絶縁膜の膜厚の増加を防止することができ、
フラッシュメモリの消去時におけるトンネル動作に影響
を与えることなく良好な特性を得ることができ、信頼性
の高い不揮発性半導体記憶装置の提供が可能となる。ま
た、ＣＶＤ法で形成されたＴＥＯＳ系酸化膜は、耐酸化
性膜と応力の向きが同じにできるので、耐酸化性膜によ
って生じる応力を緩和することができ、耐酸化性膜の剥
がれを防止することができる。

【図面の簡単な説明】

【図１】この発明に基づいた不揮発性半導体装置の構造
を示す部分断面図である。

【図２】（ａ）は、シリコン基板とシリコン基板上に堆
積した膜の引張応力の関係を示す模式図であり、（ｂ）
は、シリコン基板とシリコン基板上に堆積した膜の押し
縮め応力の関係を示す模式図である。

【図３】（ａ）および（ｂ）は、シリコン基板上に成膜
された応力の状態を示す模式図である。

【図４】この発明に基づいた不揮発性半導体装置の製造
方法における第１工程を示す図である。

【図５】この発明に基づいた不揮発性半導体装置の製造
方法における第２工程を示す図である。

【図６】この発明に基づいた不揮発性半導体装置の製造
方法における第３工程を示す図である。

【図７】この発明に基づいた不揮発性半導体装置の製造
方法における第４工程を示す図である。

【図８】この発明に基づいた不揮発性半導体装置の製造
方法における第５工程を示す図である。

【図９】この発明に基づいた不揮発性半導体装置の製造
方法における第６工程を示す図である。

【図１０】この発明に基づいた不揮発性半導体装置の製
造方法における第７工程を示す図である。

【図１１】この発明に基づいた不揮発性半導体装置の製
造方法における第８工程を示す図である。

【図１２】この発明に基づいた不揮発性半導体装置の製
造方法における第９工程を示す図である。

【図１３】この発明に基づいた不揮発性半導体装置の製
造方法における第１０工程を示す図である。

【図１４】この発明に基づいた不揮発性半導体装置の製
造方法における第１１工程を示す図である。

【図１５】この発明に基づいた不揮発性半導体装置の製
造方法における第１２工程を示す図である。

【図１６】この発明に基づいた不揮発性半導体装置の製
造方法における第１３工程を示す図である。

【図１７】従来のフラッシュメモリの一般的な構成を示
すブロック図である。

【図１８】図１７に示すメモリセルマトリックス１００
の概略構成を示す等価回路図である。

【図１９】従来の一例として挙げたフラッシュメモリを
示す断面図である。

【図２０】従来のフラッシュメモリを示す平面概略図で
ある。

【図２１】図２０におけるＹ−Ｙ線矢視断面図である。

【図２２】従来技術における不揮発性半導体装置の製造
方法における第１工程を示す図である。

【図２３】従来技術における不揮発性半導体装置の製造
方法における第２工程を示す図である。

【図２４】従来技術における不揮発性半導体装置の製造
方法における第３工程を示す図である。

【図２５】従来技術における不揮発性半導体装置の製造
方法における第４工程を示す図である。

【図２６】従来技術における不揮発性半導体装置の製造
方法における第５工程を示す図である。

【図２７】従来技術における不揮発性半導体装置の製造
方法における第６工程を示す図である。

【図２８】従来技術における不揮発性半導体装置の製造
方法における第７工程を示す図である。

【図２９】従来技術における不揮発性半導体装置の製造
方法における第８工程を示す図である。

【図３０】従来技術における不揮発性半導体装置の製造
方法における第９工程を示す図である。

【図３１】従来技術における不揮発性半導体装置の製造
方法における第１０工程を示す図である。

【図３２】従来技術における不揮発性半導体装置の製造
方法における第１１工程を示す図である。

【図３３】従来技術における不揮発性半導体装置の製造
方法における第１２工程を示す図である。

【図３４】従来技術における不揮発性半導体装置の問題
点を示す模式図である。

【符号の説明】

１ 半導体基板 ２ 第１の絶縁膜 ３ 電荷蓄積電極 ５ 第２の絶縁膜 ６ 制御電極 ９ ＣＶＤ法で形成されたＴＥＯＳ系酸化膜 １１ 第１の導電層 １２ 層間絶縁膜 １３ 第２の導電層 １４ ビット線 ２０ 耐酸化性膜 なお、各図中、同一符号は同一または相当部分を示す。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−291068（ＪＰ，Ａ) 特開 平３−232231（ＪＰ，Ａ) 特開 平４−155963（ＪＰ，Ａ) 特開 平２−230775（ＪＰ，Ａ) 特開 平４−139879（ＪＰ，Ａ) 特開 昭62−125679（ＪＰ，Ａ) 特開 昭61−241966（ＪＰ，Ａ) 特開 昭64−73772（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 半導体基板と、 前記半導体基板の上に第１の絶縁膜を介して形成された
   電荷蓄積電極と、 この電荷蓄積電極の上に第２の絶縁膜を介して形成され
   た制御電極と、 この制御電極の上面から前記半導体基板の表面の所定箇
   所にかけて前記電荷蓄積電極の側面および前記制御電極
   の側面を覆うようにＣＶＤ法で形成されたＴＥＯＳ系酸
   化膜と、 前記電荷蓄積電極と前記制御電極の側面側であって、前
   記ＴＥＯＳ系酸化膜を介して設けられた耐酸化性膜と、 前記電荷蓄積電極を両側から挟む位置であって、前記半
   導体基板の表面から所定の深さに形成された不純物領域
   と、 を備えた不揮発性半導体記憶装置。
2. 【請求項２】 半導体基板の表面に第１の絶縁膜を形成
   する工程と、 前記第１の絶縁膜の上に第１の電極層を形成する工程
   と、 前記第１の電極層の上に第２の絶縁膜を形成する工程
   と、 この第２の絶縁膜の上に第２の電極層を形成する工程
   と、 前記第１の電極層と前記第２の電極層を同一マスクで各
   々所定の形状にエッチングし、電荷蓄積電極と制御電極
   を同時に形成する工程と、 前記制御電極とレジストをマスクとして半導体基板の表
   面に不純物を導入し不純物領域を形成する工程と、 前記制御電極の上方から前記半導体基板の表面の所定箇
   所にかけて前記電荷蓄積電極および前記制御電極の側面
   を覆うようにＣＶＤ法でＴＥＯＳ系酸化膜を形成する工
   程と、 前記ＴＥＯＳ系酸化膜の上面に沿って耐酸化性膜を形成
   し、その後この耐酸化性膜に所定の異方性エッチングを
   行なうことにより前記電荷蓄積電極および前記制御電極
   の側面側にサイドウォールを形成する工程と、 を備えた不揮発性半導体記憶装置の製造方法。