JP3236706B2 - 不揮発性半導体記憶装置およびその製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、電気的に書込および
消去を行なうことが可能な不揮発性半導体記憶装置およ
びその製造方法に関し、特に、駆動能力を低下させるこ
となく書換特性を向上させることが可能な構造を有する
不揮発性半導体記憶装置およびその製造方法に関するも
のである。

【０００２】

【従来の技術】従来から、データを自由に書込むことが
でき、しかも電気的に消去可能なメモリデバイスとして
フラッシュメモリは知られている。１つのトランジスタ
で構成され、書込まれた情報電荷を電気的に一括消去す
ることが可能なＥＥＰＲＯＭ、いわゆるフラッシュメモ
リが、米国特許第４，８６８，６１９号や“An In-Syst
em Reprogrammable 32K ×8 CMOS Flash Memory" by Vi
rgil Niles Kynett et al., IEEE Journal of Solid-St
ate Circuits, vol. 23, No. 5, October 1988で提案さ
れている。

【０００３】以下、上記のフラッシュメモリの一例につ
いて図１０〜図２４を用いて説明する。図１０は、フラ
ッシュメモリの一般的な構成を示すブロック図である。

【０００４】図１０を参照して、フラッシュメモリは、
メモリセルアレイ１００と、Ｘアドレスデコーダ２００
と、Ｙゲート３００と、Ｙアドレスデコーダ４００とア
ドレスバッファ５００と、書込回路６００と、センスア
ンプ７００と、入出力バッファ８００と、コントロール
ロジック９００とを含む。

【０００５】メモリセルアレイ１００は、行列上に配置
された複数個のメモリトランジスタをその内部に有す
る。メモリセルアレイ１００の行および列を選択するた
めに、Ｘアドレスデコーダ２００とＹゲート３００と
が、メモリセルアレイ１００に接続されている。

【０００６】Ｙゲート３００には、列の選択情報を与え
るＹアドレスデコーダ４００が接続されている。Ｘアド
レスデコーダ２００およびＹアドレスデコーダ４００に
は、それぞれ、アドレス情報が一時格納されるアドレス
バッファ５００が接続されている。

【０００７】Ｙゲート３００には、データ入出力時に書
込動作を行なうための書込回路６００が接続されてい
る。また、Ｙゲート３００には、データ出力時に流れる
電流値から“０”と“１”とを判定するセンスアンプ７
００が接続されている。書込回路６００とセンスアンプ
７００には、それぞれ、入出力データを一時格納する入
出力バッファ８００が接続されている。

【０００８】アドレスバッファ５００と入出力バッファ
８００には、フラッシュメモリの動作制御を行なうため
のコントロールロジック９００が接続されている。この
コントロールロジック９００は、チップイネーブル信
号，アウトプットイネーブル信号およびプログラム信号
に基づいた制御を行なう。

【０００９】次に、図１１を用いて上記のメモリセルア
レイ１００内に形成されたメモリトランジスタと、上記
の各要素との接続関係について説明する。図１１は、図
１０に示されたメモリセルアレイ１００の概略構成を示
す等価回路図である。

【００１０】図１１を参照して、メモリセルアレイ１０
０内には、行方向に延びる複数本のワード線ＷＬ₁ ，Ｗ
Ｌ₂ ，…，ＷＬｉと、列方向に延びる複数本のビット線
ＢＬ ₁ ，ＢＬ₂ ，…，ＢＬｊとが互いに直交するように
配置される。そして、各ワード線と各ビット線との交点
に、それぞれフローティングゲート電極を有するメモリ
トランジスタＱ₁₁，Ｑ₁₂，…，Ｑｉｊが設けられてい
る。

【００１１】上記の各メモリトランジスタのドレインは
各ビット線に接続されている。また、各メモリトランジ
スタのコントロールゲート電極は各ワード線に接続され
ている。メモリトランジスタのソースは、各ソース線Ｓ
₁ ，Ｓ₂ ，…，Ｓｉに接続されている。同一行に属する
メモリトランジスタのソースは、図１１に示されるよう
に、相互に接続されている。

【００１２】図１２は、上記のようなフラッシュメモリ
を構成する１つのメモリトランジスタの断面構造図であ
る。図１２に示されるメモリトランジスタは、スタック
ゲート型とよばれる。図１３は従来のスタックゲート型
フラッシュメモリの平面的な配置を示す概略平面図であ
る。図１４は、図１３におけるＸＩＶ−ＸＩＶ線に沿う
断面を示す図である。これらの図を用いて、従来のフラ
ッシュメモリの構造についてより詳しく説明する。

【００１３】まず図１２および図１４を参照して、シリ
コン基板１０１の主表面に設けられたｐ型不純物領域１
０４には、ｎ型のドレイン領域１０３とｎ型のソース領
域１０５とが間隔をあけて形成されている。これらのド
レイン領域１０３とソース領域１０５との間に挟まれた
領域にチャネルが形成されるように、この領域上には、
コントロールゲート電極１１３とフローティングゲート
電極１０９との積層構造が形成されている。

【００１４】フローティングゲート電極１０９は、ｐ型
不純物領域１０４の主表面上に、約１００Å程度の薄い
膜厚のトンネル絶縁膜１０７を介在して形成されてい
る。コントロールゲート電極１１３は、フローティング
ゲート電極１０９から電気的に分離されるように、フロ
ーティングゲート１０９電極上に層間絶縁膜１１１を介
在して形成されている。この場合であれば、絶縁層１１
１は、シリコン酸化膜１１１ａと、シリコン窒化膜１１
１ｂとシリコン酸化膜１１１ｃとの積層構造で構成され
ている。

【００１５】上記のフローティングゲート電極１０９は
多結晶シリコンによって構成されている。また、コント
ロールゲート電極１１３は、多結晶シリコンあるいは多
結晶シリコンと高融点金属の積層膜によって構成されて
いる。上記のフローティングゲート電極１０９，絶縁層
１１１およびコントロールゲート電極１１３の積層構造
の側壁には、サイドウォール絶縁膜１１４が形成されて
いる。このサイドウォール絶縁膜１１４およびコントロ
ールゲート電極１１３を覆うように、シリコン酸化膜１
１５およびシリコン窒化膜１１６がそれぞれ形成されて
いる。

【００１６】このシリコン窒化膜１１６上には、図１４
に示されるように、スムースコート膜１２３が形成され
る。このスムースコート膜１２３の所定位置（ドレイン
領域１０３上の領域）には、コンタクトホール１２２が
形成されている。このコンタクトホール１２２内表面お
よびスムースコート膜１２３上には、ビット線１１７が
形成されている。このビット線１１７とドレイン領域１
０３とは、ドレインコンタクト１２１を介して電気的に
接続される。

【００１７】次に、図１３を参照して、コントロールゲ
ート電極（ワード線）１１３は、相互に接続されて横方
向（行方向）に延びるように形成されている。ビット線
１１７は、上記のワード線１１３と直交するように配置
される。そして、ビット線１１７は、ドレインコンタク
ト１２１を介して、縦方向（列方向）に並ぶドレイン領
域１０３と電気的に接続されている。

【００１８】それにより、縦方向に並ぶドレイン領域１
０３が相互に接続される。一方、ソース領域１０５は、
図１３に示されるように、ワード線１１３とフィールド
酸化膜１１９とによって囲まれた領域に形成され、ワー
ド線１１３が延びる方向に沿って延在している。上記の
各ドレイン領域１０３も、ワード線１１３とフィールド
酸化膜１１９とによって囲まれた領域内に形成されてい
る。

【００１９】次に、上記のような構成を有するフラッシ
ュメモリの動作について図１２を用いて説明する。

【００２０】図１２を参照して、まず、書込動作につい
て説明する。書込動作においては、ドレイン領域１０３
に６〜８Ｖ程度の電圧Ｖ_D が印加され、コントロールゲ
ート電極１１３に１０〜１５Ｖ程度の電圧Ｖ_G が印加さ
れる。このとき、ソース領域１０５とｐ型不純物領域１
０４とは接地電位に保持される。それにより、メモリト
ランジスタのチャネル領域には、数１００μＡ程度の電
流が流れる。

【００２１】このとき、ソース領域１０５からドレイン
領域１０３に向かって電子が流れる。これらの電子のう
ちドレイン領域１０３近傍で加速された電子は、このド
レイン領域１０３近傍において高いエネルギを有する電
子、いわゆるチャネルホットエレクトロンとなる。

【００２２】そして、この電子は、コントロールゲート
電極１１３に印加された上記の電圧Ｖ_G による電界によ
って、図１２において矢印で示されるように、フロー
ティングゲート電極１０９内に注入される。このように
してフローティングゲート電極１０９内に電子の蓄積が
行なわれる。それにより、メモリトランジスタのしきい
値電圧Ｖ_thが、所定の値よりも高くなる。このようにメ
モリトランジスタのしきい値電圧Ｖ_thが所定の値よりも
高くなった状態が、書込まれた状態、“０”とよばれ
る。

【００２３】次に、消去動作について説明する。消去動
作においては、ソース領域１０５に１０〜１２Ｖ程度の
電圧Ｖ_S が印加され、コントロールゲート電極１１３と
ｐ型不純物領域１０４とは接地電位に保持される。この
とき、ドレイン領域１０３はフローティング状態に保持
される。

【００２４】そして、ソース領域１０５に印加された上
記の電圧Ｖ_S による電界によって、図１２において矢印
に示されるように、フローティングゲート電極１０９
内の電子が、薄いトンネル絶縁膜１０７をトンネル現象
によって通過する。

【００２５】このようにしてフローティングゲート電極
１０９内の電子が引き抜かれることによって、メモリト
ランジスタのしきい値電圧Ｖ_thが所定の値よりも低くな
る。このようにメモリトランジスタのしきい値電圧Ｖ_th
の値が所定の値よりも低くなった状態が、消去された状
態、“１”とよばれる。各メモリトランジスタのソース
領域１０５は、図１３に示されるように互いに接続され
ている。そのため、この消去動作によって、すべてのメ
モリセルを一括消去することが可能となる。

【００２６】次に、読出動作について説明する。読出動
作においては、コントロールゲート電極１１３に５Ｖ程
度の電圧Ｖ_G ′が印加され、ドレイン領域１０３に１〜
２Ｖ程度の電圧Ｖ_D ′が印加される。このとき、メモリ
トランジスタのチャネル領域に電流が流れるか否か、す
なわちメモリトランジスタがオン状態かオフ状態かによ
って上記の“１”，“０”の判定が行なわれる。

【００２７】次に、上記の構造を有するフラッシュメモ
リの製造方法について図１５〜図２４を用いて説明す
る。図１５〜図２４は、上記のフラッシュメモリの製造
工程の第１工程〜第８工程を示す断面図である。なお、
図１９は、図１８におけるＸＩＸ−ＸＩＸ線に沿う断面
を示す断面図であり、図２２は、図２１におけるＸＸＩ
Ｉ−ＸＸＩＩ線に沿う断面図を示している。

【００２８】まず図１５を参照して、ｐ型で＜１００＞
のシリコン基板１０１の主表面上に、３００Å程度の膜
厚を有するシリコン酸化膜１０２を形成する。そして、
このシリコン酸化膜１０２を通して、シリコン基板１０
１の主表面においてｐ型不純物領域を形成するべき領域
内にボロン（Ｂ）を注入する。このときの注入条件は、
１００ＫｅＶ，１．０×１０¹³／ｃｍ² である。

【００２９】次に、図１６を参照して、シリコン基板１
０１内に注入した上記の不純物（Ｂ）を拡散することに
よって、ｐ型不純物領域１０４を形成する。このときの
条件は、１２００℃で６時間である。その後、シリコン
酸化膜１０２を除去する。

【００３０】次に、図１７を参照して、ｐ型不純物領域
１０４の主表面全面上に、熱酸化法を用いて、１００Å
程度の膜厚を有するシリコン酸化膜１０７を形成する。
これがトンネル絶縁膜１０７となる。

【００３１】次に、上記のトンネル絶縁膜１０７上に、
ＣＶＤ（Chemical Vapor Deposition)法を用いて、約１
０００Å程度の膜厚を有する多結晶シリコン層１０８を
形成する。この多結晶シリコン層１０８がフローティン
グゲート電極１０９となる。そして、この多結晶シリコ
ン層１０８上にフローティングゲート電極１０９の形状
にパターニングされたレジストパターン１０６を形成す
る。

【００３２】そして、このレジストパターン１０６をマ
スクとして用いて多結晶シリコン層１０８をエッチング
する。このときの図１８に示されるＸＩＸ−ＸＩＸ線に
沿う断面構造が、図１９に示されている。上記のように
多結晶シリコン層１０８をパターニングした後、レジス
トパターン１０６を除去する。

【００３３】次に、図２０を参照して、上記の多結晶シ
リコン層１０８上に、ＣＶＤ法などを用いて、１５０Å
程度の膜厚を有するシリコン酸化膜１１１ａを形成す
る。そして、このシリコン酸化膜１１１ａ上に、ＣＶＤ
法などを用いて、１５０Å程度の膜厚を有するシリコン
窒化膜１１１ｂを形成する。このシリコン窒化膜１１１
ｂに熱酸化処理を施すことによって、このシリコン窒化
膜１１１ｂ表面に約２０Å程度の膜厚を有するシリコン
酸化膜１１１ｃを形成する。

【００３４】これらのシリコン酸化膜１１１ａ，１１１
ｃおよびシリコン窒化膜１１１ｂによって、絶縁層１１
１が構成される。そして、シリコン酸化膜１１１ｃ上
に、ＣＶＤ法などを用いて２５００Å程度の膜厚を有す
る多結晶シリコン層１１０を形成する。この多結晶シリ
コン層１１０がコントロールゲート電極１１３となる。

【００３５】次に、図２１を参照して、多結晶シリコン
層１１０上に、所定形状にパターニングされたレジスト
パターン１１２を形成する。そして、このレジストパタ
ーン１１２をマスクとして用いて、多結晶シリコン層１
１０，シリコン酸化膜１１１ｃ，シリコン窒化膜１１１
ｂ，シリコン酸化膜１１１ａおよび多結晶シリコン層１
０８を順次エッチングする。

【００３６】それにより、図２１に示されるように、コ
ントロールゲート電極１１３およびフローティングゲー
ト電極１０９が形成される。このときの図２１における
ＸＸＩＩ−ＸＸＩＩ線に沿う断面が、図２２に示されて
いる。

【００３７】次に、上記のレジストパターン１１２を除
去する。そして、図２３に示されるように、ＣＶＤ法お
よびエッチバック法などを用いることによってフローテ
ィングゲート電極１０９とコントロールゲート電極１１
３との積層構造の側壁に、サイドウォール絶縁膜１１４
を形成する。

【００３８】そして、このサイドウォール絶縁膜１１４
上およびコントロールゲート電極１１３上に、ＣＶＤ法
などを用いて、シリコン酸化膜１１５を形成する。この
シリコン酸化膜１１５上にＣＶＤ法などを用いて、シリ
コン窒化膜１１６を形成する。このシリコン窒化膜１１
６上に、スムースコート膜１２３を形成する。

【００３９】次に、図２４を参照して、ドレイン領域１
０３上に位置する部分にエッチング法などを用いて、コ
ンタクトホール１２２を形成する。そして、このコンタ
クトホール１２２内表面上およびスムースコート膜１２
３上にスパッタリング法などによって、アルミニウム配
線層（ビット線）１１７を形成する。このビット線１１
７は、ドレインコンタクト１２１を介してドレイン領域
１０３に電気的に接続される。

【００４０】このアルミニウム配線層１１７上に、再び
スムースコート膜１１８を形成する。そして、このスム
ースコート膜１１８上に、スパッタリング法などを用い
て、アルミニウム配線層１２０を形成する。以上の工程
を経て、フラッシュメモリが形成されることになる。

【００４１】

【発明が解決しようとする課題】しかしながら、上記の
フラッシュメモリには、次に説明するような問題点があ
った。上記のフラッシュメモリにおいては、トンネル絶
縁膜１０７としてシリコン酸化膜を用いていた。したが
って、消去動作時においては、このシリコン酸化膜から
なる薄いトンネル絶縁膜１０７をトンネル現象によって
電子が通過する。

【００４２】このように、シリコン酸化膜からなるトン
ネル絶縁膜１０７を電子が通過することによってシリコ
ン酸化膜が劣化し、書込／消去を繰返すことによってト
ンネル絶縁膜１０７が絶縁破壊するといった問題点があ
った。

【００４３】上記のような電子の通過によって誘起され
る絶縁破壊を抑制する方法の１つに、シリコン酸化膜を
熱窒化して得られる窒化酸化膜や、この窒化酸化膜を熱
酸化して得られる再酸化窒化酸化膜を用いる方法が、Ex
tended Abstracts of the 22nd Conference on Solid S
tate Devices and Materials, Sendai, 1990, pp.171-1
74 や、Appl. Phys. Lett. 60(12), 23 March 1992, p
p.1489-1491 などに提案されている。

【００４４】上記の文献に記載されているように、熱窒
化処理あるいは熱窒化処理および熱酸化処理をシリコン
酸化膜に施すことによって、シリコン酸化膜自体をトン
ネル絶縁膜１０７として使用する場合よりも書換耐性を
ある程度向上させることが可能となる。しかし、この場
合においても、次に説明するような２つの問題点があっ
た。

【００４５】まず第１の問題点について、図２５〜図２
７を用いて説明する。図２５は、トンネル絶縁膜１０７
ａとして、窒化酸化膜あるいは再酸化窒化酸化膜を用い
た場合のメモリトランジスタを示す断面図である。図２
６は、上記のような熱窒化処理あるいは熱窒化処理およ
び熱酸化処理が施された後のトンネル絶縁膜１０７ａお
よびその近傍の領域に含まれる窒素濃度分布を示す図で
ある。

【００４６】図２７は、トンネル絶縁膜としてシリコン
酸化膜を用いた場合（Ｉ）およびトンネル絶縁膜として
再酸化窒化酸化膜を用いた場合（ＩＩｂ，ＩＩａ）にお
ける累積故障率（％）と、トンネル絶縁膜を通過した電
荷の密度Ｑｉｎｊ（Ｃ／ｃｍ ² ）との関係を示す図であ
る。

【００４７】なお、図２７において（Ｉ）は、トンネル
絶縁膜１０７ａとしてシリコン基板を熱酸化することに
よって得られたシリコン酸化膜を用い、消去動作と同様
の方向に電子を通過させた場合を示している。また、
（ＩＩａ）は、再酸化窒化酸化膜をトンネル絶縁膜１０
７ａとして用い、消去動作と逆方向に電子を通過させた
場合を示している。また、（ＩＩｂ）は、再酸化窒化酸
化膜をトンネル絶縁膜１０７ａとして用い、消去動作と
同様の方向に電子を通過させた場合を示している。ここ
で、上記の累積故障率（％）とは、トンネル絶縁膜１０
７ａとしてシリコン酸化膜あるいは再酸化窒化酸化膜を
用いた場合にトンネル絶縁膜１０７ａの絶縁破壊によっ
て故障に至ったデバイスの累積故障率のことである。

【００４８】まず図２５を参照して、データの書込時に
は、上記のように、チャネルホットエレクトロンによっ
て、シリコン基板１０１からフローティングゲート電極
１０９へ電子が注入される。ここで図２６を参照して、
上記のトンネル絶縁膜１０７ａは、シリコン基板１０１
上にシリコン酸化膜を形成した後に、このシリコン酸化
膜に熱窒化処理および熱酸化処理が施されることによっ
て形成される。

【００４９】それにより、図２６に示されるように、ト
ンネル絶縁膜１０７ａの上面と、シリコン基板１０１と
トンネル絶縁膜１０７ａとの界面１２６が主に窒化され
る。その結果、シリコン基板１０１とトンネル絶縁膜１
０７ａとの界面に、シリコン基板１０１の窒化部分Ｄが
形成されることになる。

【００５０】そして、上記の書込時の場合と同様の方向
に電子を移動させ、トンネル絶縁膜１０７ａを通過させ
た。この電子は、図２６に示されるように、まず上記
の窒化部分Ｄを通ってトンネル絶縁膜１０７ａ内を通過
する。そして、フローティングゲート電極１０９内に注
入される。

【００５１】その結果、図２７において（ＩＩａ）で示
されるように、トンネル絶縁膜１０７ａの材質がシリコ
ン酸化膜の場合（Ｉ）に比べて、累積故障率に対する電
荷密度の値が大きくなる。すなわち、トンネル絶縁膜１
０７ａの耐性が向上することになる。

【００５２】ここで再び図２５を参照して、消去時に
は、領域Ｂ内において、トンネル現象によってフローテ
ィングゲート電極１０９からソース領域１０５へ電子が
引き抜かれる。この領域Ｂのように、電子がトンネル現
象によってトンネル絶縁膜１０７ａを通過する領域を、
以下本明細書においては、「トンネル領域」と称する。

【００５３】この場合には、図２６においてに示され
るように、まず最初にトンネル絶縁膜１０７ａ上面の窒
化部分を電子は通過する。そしてその後、トンネル絶縁
膜１０７ａ内を通過し、ソース領域１０５内に注入され
る。すなわち、消去時には、上記の書込時の場合とは違
って、電子は、まず最初にトンネル絶縁膜１０７ａ自体
の窒化部分を通過することとなる。

【００５４】そして、上記の消去時の場合と同様の方向
に電子を移動させ、トンネル絶縁膜１０７ａを通過させ
た。その結果、図２７において（ＩＩｂ）で示されるよ
うに、トンネル絶縁膜１０７ａの材質がシリコン酸化膜
である場合（Ｉ）よりも累積故障率に対する電荷の密度
の値は小さくなっている。すなわち、トンネル絶縁膜１
０７ａの耐性が劣化している。

【００５５】以上のことから、上記の熱窒化処理あるい
は熱窒化処理および熱酸化処理が施されたトンネル絶縁
膜１０７ａでは、シリコン基板１０１からフローティン
グゲート電極１０９へ電子を移動させる（書込方向）場
合にはその耐性は向上するが、フローティングゲート電
極１０９からソース領域１０５へ電子を移動させる（消
去方向）場合には、トンネル絶縁膜１０７ａの耐性はシ
リコン酸化膜の場合に比べて劣化することがわかる。

【００５６】すなわち、上記の熱窒化処理あるいは熱窒
化処理および熱酸化処理が施されたトンネル絶縁膜１０
７ａを用いたとしても、フラッシュメモリの書換耐性を
十分に向上させることはできないといった問題があっ
た。

【００５７】次に、第２の問題点について図２８および
図２９を用いて説明する。図２８は、上記の熱窒化処理
あるいは熱窒化処理と熱酸化処理との組合せの処理が施
されたトンネル絶縁膜１０７ａを有するメモリトランジ
スタを示す平面図である。図２９は、図２８におけるＸ
ＸＩＸ−ＸＸＩＸ線に沿う断面構造およびトンネル絶縁
膜１０７ａ上面の窒素濃度分布を示す図である。

【００５８】まず図２８を参照して、トンネル絶縁膜１
０７ａに上記の熱窒化処理あるいは熱窒化処理後の熱酸
化処理を施した場合には、トンネル絶縁膜１０７ａの上
面全面が窒化されることになる。それにより、メモリト
ランジスタにおけるチャネル領域１２４上に相当する部
分も窒化されることになる。より具体的には、図２９に
示されるように、チャネル領域１２４上を含むトンネル
絶縁膜１０７ａの上面は、全面にわたってほぼ一様に窒
化される。

【００５９】このように、チャネル領域１２４上に位置
するトンネル絶縁膜１０７ａが窒化されることによっ
て、次のような問題点が生じる。すなわち、Internatio
nal Electron Device Meeting, 1991, pp.649-652 に示
されるように、窒化処理が全面に施されたトンネル絶縁
膜１０７ａを有することによって、トランジスタの低電
圧下における駆動能力が低下する。つまり、トンネル絶
縁膜１０７ａとして上記の窒化酸化膜あるいは再酸化窒
化酸化膜を用いた場合には、メモリトランジスタの低電
圧下における駆動能力が低下するという問題が生じるこ
とになる。

【００６０】この発明は、上記のような課題を解決する
ためになされたものである。この発明の１つの目的は、
書換特性を向上させることが可能となる不揮発性半導体
記憶装置およびその製造方法を提供することにある。

【００６１】この発明の他の目的は、低電圧下における
メモリトランジスタの駆動能力を低下させることなく書
換特性を向上させることが可能となる不揮発性半導体記
憶装置およびその製造方法を提供することにある。

【００６２】

【００６３】

【課題を解決するための手段】この発明に基づく不揮発
性半導体記憶装置は、１つの局面では、主表面を有する
第１導電型の半導体基板と、この半導体基板の主表面に
チャネル領域を規定するように間隔をあけて形成された
第２導電型の１対の不純物領域と、チャネル領域上から
不純物領域上にわたって形成されたトンネル絶縁膜と、
トンネル絶縁膜と半導体基板との界面近傍であって、チ
ャネル領域側に位置する１対の不純物領域の端部を各々
その内部に含む半導体基板内の１対の領域に、チャネル
領域と部分的に重なりかつ互いに間隔をあけて形成され
た、半導体基板を構成する材質の窒化物層と、トンネル
絶縁膜上に形成されたフローティングゲートと、半導体
基板を構成する材質の窒化物層の上方に位置するフロー
ティングゲートとトンネル絶縁膜との界面近傍の領域に
形成された、フローティングゲートを構成する材質の窒
化物層とを備えている。

【００６４】この発明に基づく不揮発性半導体記憶装置
は、さらに他の局面では、主表面を有する第１導電型の
半導体基板と、半導体基板の主表面にチャネル領域を規
定するように間隔をあけて形成された１対の第２導電型
の不純物領域と、チャネル領域上から不純物領域上にわ
たって形成されたトンネル絶縁膜と、トンネル絶縁膜上
に形成された電荷蓄積電極と、電荷蓄積電極上に絶縁層
を介在して形成された制御電極とを備え、不純物領域と
電荷蓄積電極との間でトンネル現象によって電子のやり
とりが行なわれるトンネル領域内に位置する電荷蓄積電
極とトンネル絶縁膜との界面における窒素含有量が、チ
ャネル領域上に位置する電荷蓄積電極とトンネル絶縁膜
との界面における窒素含有量よりも多い。

【００６５】この発明に基づく不揮発性半導体記憶装置
の製造方法によれば、まず、半導体基板上にトンネル絶
縁膜、電荷蓄積電極材料を順次形成する。そして、電荷
蓄積電極材料を所定形状にパターニングすることによっ
て電荷蓄積電極を形成する。そして、半導体基板とトン
ネル絶縁膜と電荷蓄積電極との積層構造に窒化処理を施
すことによって、半導体基板と電荷蓄積電極との間でト
ンネル現象による電子のやりとりが行なわれるトンネル
領域内に位置するトンネル絶縁膜と電荷蓄積電極との界
面に電荷蓄積電極材料の窒化物層を形成する。

【００６６】

【作用】この発明に基づく不揮発性半導体記憶装置で
は、半導体基板とトンネル絶縁膜との界面およびフロー
ティングゲートとトンネル絶縁膜との界面に、半導体基
板を構成する材質の窒化物層とフローティングゲートを
構成する材質の窒化物層が形成されている。フローティ
ングゲートから半導体基板へ電子を移動させる際に、電
子は、まずフローティングゲートを構成する材質の窒化
物層とトンネル絶縁膜との界面を通過した後に、トンネ
ル絶縁膜内を通過することとなる。それにより、図２７
に示される（ＩＩａ）の場合と同様に、電子が上記のよ
うな窒化物層とトンネル絶縁膜との界面を最初に通過す
ることなくトンネル絶縁膜内を通過した場合よりもトン
ネル絶縁膜の電子の通過に対する耐性を向上させること
が可能となる。半導体基板からフローティングゲートへ
電子を移動させる場合も同様である。その結果、従来例
よりも、書込／消去動作を繰返すことによって誘起され
るトンネル絶縁膜の絶縁破壊を抑制することが可能とな
る。

【００６７】

【００６８】この発明に基づく不揮発性半導体記憶装置
は、さらに他の局面では、トンネル領域内に位置する電
荷蓄積電極とトンネル絶縁膜との界面における窒素含有
量が、チャネル領域上に位置する電荷蓄積電極とトンネ
ル絶縁膜との界面における窒素含有量よりも多くなって
いる。それにより、従来の手法によって形成された窒化
酸化膜あるいは再酸化窒化酸化膜をトンネル絶縁膜とし
て使用した場合よりも、メモリトランジスタの低電圧下
における駆動能力を向上させることが可能となる。

【００６９】この発明に基づく不揮発性半導体記憶装置
の製造方法によれば、トンネル絶縁膜上に電荷蓄積電極
を形成した後に、半導体基板とトンネル絶縁膜と電荷蓄
積電極との積層構造に窒化処理が施される。それによ
り、電荷蓄積電極とトンネル絶縁膜との界面に、電荷蓄
積電極材料の窒化物層を形成することが可能となる。

【００７０】

【実施例】以下、この発明に基づく実施例について、図
１〜図９を用いて説明する。図１は、この発明に従って
形成されたメモリトランジスタを示す平面図である。図
２は、図１におけるＩＩ−ＩＩ線に沿って見た断面図お
よび図１に示されるメモリトランジスタにおけるトンネ
ル絶縁膜７に含まれる窒素濃度分布を示す図である。図
３は、図２に示されるメモリトランジスタのチャネル領
域部分を拡大した図および、トンネル絶縁膜７，トンネ
ル絶縁膜７とフローティングゲート電極９との界面２６
およびトンネル絶縁膜７とシリコン基板１との界面２５
における窒素の濃度分布を示す図である。図４は、この
発明に従う製造方法によって窒化処理が施された後のメ
モリトランジスタにおける窒化部分３１を模式的に示す
図である。

【００７１】まず、図１および図２を参照して、この発
明に基づくフラッシュメモリ（不揮発性半導体記憶装
置）におけるメモリトランジスタは、シリコン基板１の
主表面に形成されたｐ型不純物領域４内に、チャネル領
域２４を規定するように間隔をあけて形成されたｎ型ド
レイン領域３およびｎ型ソース領域５を有している。

【００７２】そして、チャネル領域２４上からソース／
ドレイン領域５，３上にわたってトンネル絶縁膜７が形
成されている。このトンネル絶縁膜７上には、多結晶シ
リコンなどからなるフローティングゲート電極９が形成
されている。

【００７３】フローティングゲート電極９上には、絶縁
層１１を介在してコントロールゲート電極１３が形成さ
れている。この場合であれば、絶縁層１１は、シリコン
酸化膜１１ａ，シリコン窒化膜１１ｂおよびシリコン酸
化膜１１ｃを有している。

【００７４】図１および図２に示されるように、本発明
に従うフラッシュメモリにおけるトンネル絶縁膜７は、
メモリトランジスタのチャネル領域２４上に位置する部
分で、殆ど窒化されていない部分を有している。それに
より、低電圧下におけるメモリトランジスタの駆動能力
を、従来のような窒化処理が施されたトンネル絶縁膜７
を使用したメモリトランジスタよりも向上させることが
可能となる。

【００７５】次に、図２〜図４を用いて、本発明に従う
フラッシュメモリの動作および構造について詳しく説明
する。まず図２を参照して、基本的な動作に関しては、
従来例と同様である。すなわち、書込時（シリコン基板
１からフローティングゲート電極９内へ電子を注入する
動作時）には、図中で示されるように、領域Ｃ内にお
いて、チャネルホットエレクトロンによる電子のフロー
ティングゲート電極９への注入が行なわれる。

【００７６】また消去時（フローティングゲート電極９
からシリコン基板１へ電子を移動させる動作時）には、
領域Ａ（トンネル領域）内において、トンネル現象によ
って、フローティングゲート電極９からシリコン基板１
へ電子が引き抜かれる。

【００７７】次に図４を参照して、本発明に従うメモリ
トランジスタは、その表面に窒化部分３１を有してい
る。これは、製造方法に起因するものであるため、後に
詳しく説明する。この窒化部分３１内における、領域Ａ
および領域Ｄ内に位置する部分の存在が、特にメモリト
ランジスタの動作時のトンネル絶縁膜の耐性に大きく影
響を及ぼす。

【００７８】より具体的には、領域Ａ内におけるフロー
ティングゲート電極９とトンネル絶縁膜７との界面２
６，領域Ａ内におけるトンネル絶縁膜７とシリコン基板
１との界面２５，領域Ｄ内におけるフローティングゲー
ト電極９とトンネル絶縁膜７との界面２６および領域Ｄ
内におけるトンネル絶縁膜７とシリコン基板１との界面
２５が窒化されることが、トンネル絶縁膜７の書換耐性
に大きく影響することとなる。

【００７９】次に、図３および図４を用いて、メモリト
ランジスタの動作と上記の窒化部分との関係についてよ
り詳しく説明する。図４を参照して、上記の窒化部分３
１を有することによって、領域Ａ（トンネル領域）内に
位置する、フローティングゲート電極９とトンネル絶縁
膜７との界面２６が窒化される。それにより、図３に示
されるように、その界面２６近傍において、フローティ
ングゲート電極９の窒化部分Ｄ１が存在することとな
る。

【００８０】また、このとき、領域Ａ内に位置するトン
ネル絶縁膜７とシリコン基板１との界面２５も窒化され
る。それにより、図３に示されるように、トンネル絶縁
膜７とシリコン基板１との界面２５近傍においてシリコ
ン基板１の窒化部分Ｄ２が形成される。また、トンネル
絶縁膜７において、上記の界面２５，２６近傍に位置す
る部分にトンネル絶縁膜７自体の窒化部分が形成され
る。

【００８１】また、図４を参照して、領域Ｄ内において
も同様に、上記の界面２５，２６近傍に、フローティン
グゲート電極９の窒化部分、トンネル絶縁膜７の窒化部
分およびシリコン基板１の窒化部分が形成される。それ
により、少なくとも、上記の書込動作が行なわれる領域
Ｄ内においては、従来の熱窒化処理などが施された場合
と同様の界面２５は得られる。その結果、従来の熱窒化
処理が施された場合と同様の書込時の特性は得られる。

【００８２】上記の構成を有することによって、書込時
（シリコン基板１からフローティングゲート電極９へ電
子を注入する動作時）には、シリコン基板１内のホット
エレクトロンは、図３においてで示されるように、シ
リコン基板１の窒化部分Ｄ２をまず最初に通過する。そ
して、トンネル絶縁膜７内を通過し、フローティングゲ
ート電極９に到達する。

【００８３】それにより、この部分においては従来の熱
窒化処理あるいは熱窒化処理および熱酸化処理が施され
たトンネル絶縁膜１０７を有する場合と同様に、トンネ
ル絶縁膜７の材質としてシリコン酸化膜を用いる場合に
比べて電子の通過に対するトンネル絶縁膜７の耐性は向
上する。

【００８４】一方、消去時（フローティングゲート電極
９からシリコン基板１内に電子を移動させる動作時）に
は、図３においてで示されるように、電子は、まず、
フローティングゲート電極９の窒化部分Ｄ１およびトン
ネル絶縁膜７の窒化部分を通過し、トンネル絶縁膜７内
に注入される。そして、トンネル絶縁膜７の窒化部分お
よびシリコン基板１の窒化部分Ｄ２を通過して、ソース
領域５内に電子は到達する。

【００８５】この場合にも、上記の書込時と同様に、電
子は、まず、フローティングゲート電極９の窒化部分Ｄ
１を通過した後にトンネル絶縁膜７内に注入されること
になる。それにより、上記の書込時の場合と同様に、こ
の消去時においてもトンネル絶縁膜７の耐性を向上させ
ることが可能となるのではないかと本願発明者は推測し
た。

【００８６】その推測に基づいて本願発明者は実験を行
ない、図９に示される結果を得た。図９は、トンネル絶
縁膜を通過した電荷の密度Ｑｉｎｊ（Ｃ／ｃｍ² ）と、
累積故障率（％）との関係を示す図である。なお図９に
おいては、上記の消去方向に電子を移動させた場合のト
ンネル絶縁膜７の耐性に関するデータが記載されてい
る。

【００８７】図９に示されるように、本発明によれば、
従来の熱窒化処理あるいは熱窒化処理および熱酸化処理
をトンネル絶縁膜に施した場合（ＩＩｂ）に比べて、消
去時のトンネル絶縁膜７の耐性を向上させることが可能
となることが実証されている。図９に示されるデータよ
り、本願発明者が行なった上記の推測が正しかったこと
が実証されたと言える。以上説明したように、本発明に
従うフラッシュメモリのメモリトランジスタにおいて
は、トンネル絶縁膜７とフローティングゲート電極９と
の界面に窒化部分Ｄ１を、トンネル絶縁膜７とシリコン
基板１との界面にシリコン基板１の窒化部分Ｄ２を有す
ることによって、従来よりもトンネル絶縁膜７の書込／
消去動作の繰返しに対する耐性を向上させることが可能
となる。それにより信頼性の高いフラッシュメモリが得
られる。

【００８８】次に、図５〜図８を用いて、本発明に従う
フラッシュメモリの製造方法について説明する。図５お
よび図６は、本発明に従う不揮発性半導体記憶装置の製
造工程の第６工程および第７工程を示す断面図である。
図７は、図６に示されるメモリトランジスタの部分拡大
断面図である。図８は、この発明に従うフラッシュメモ
リの製造工程の第７工程を示す断面図である。

【００８９】まず従来例と同様の工程を経て、図５に示
される構造を得る。すなわち、ｐ型シリコン基板１０１
の主表面にｐ型不純物領域４を形成する。そしてこのｐ
型不純物領域４上に、トンネル絶縁膜７，フローティン
グゲート電極９材料，シリコン酸化膜１１ａ，シリコン
窒化膜１１ｂ，シリコン酸化膜１１ｃ，コントロールゲ
ート電極１３材料をそれぞれ堆積する。

【００９０】そして、コントロールゲート電極１３材料
上に、所定形状にパターニングされたレジストパターン
１２を形成する。このレジストパターン１２をマスクと
して用いて、上記の各層を順次エッチングすることによ
って、コントロールゲート１３，絶縁層１１（１１ａ，
１１ｂ，１１ｃ）およびフローティングゲート電極９を
それぞれ形成する。

【００９１】次に、図６を参照して、レジストパターン
１２を除去する。この状態で、熱窒化処理および熱酸化
処理が順次施されることになる。このように、シリコン
基板１、フローティングゲート電極９、トンネル絶縁膜
７、コントロールゲート電極１３の積層構造に熱窒化処
理が施されることによって図４に示される窒化部分３１
が形成される。

【００９２】また、図４に示されるような窒化部分３１
が形成されるため、界面２５および界面２６におけるメ
モリトランジスタのチャネル領域上に位置する部分で、
ほとんど窒化されない部分が存在する。それにより、メ
モリトランジスタの低電圧下における駆動能力はほとん
ど低下しない。

【００９３】次に、上記の熱窒化処理あるいは熱酸化処
理の具体的な条件について詳述する。まず第１の方法と
しては、８５０℃以上の温度でＮＨ₃ 雰囲気内で熱窒化
処理を施した後、Ｏ₂ を用いて９５０℃以上の温度で酸
化処理を施す方法を挙げることができる。

【００９４】第２の方法としては、ＮＨ₃ を用いて上記
の場合と同様の窒化処理を施した後、Ｈ₂ Ｏを用いて７
５０℃以上の温度で酸化処理を施す手法を挙げることが
できる。

【００９５】また、第３の方法としては、上記の場合と
同様にＮＨ₃ を用いて窒化処理を施した後、Ｎ₂ Ｏを用
いて８００℃以上の温度で熱処理を施す方法を挙げるこ
とができる。

【００９６】第４の方法としては、Ｎ₂ Ｏを用いて９０
０℃以上の温度で熱処理を施すものを挙げることができ
る。

【００９７】以上のような熱窒化処理および熱酸化処理
が施されることによって、図７に示されるように、領域
Ａ，Ｃ内におけるフローティングゲート電極９とトンネ
ル絶縁膜７との界面２６と、領域Ａ，Ｃ内におけるトン
ネル絶縁膜７とシリコン基板１との界面２５とが窒化さ
れる。

【００９８】それにより、領域Ａ，Ｃ内に位置する界面
２６近傍に、フローティングゲート電極９の窒化部分
と、トンネル絶縁膜７の窒化部分とが形成される。ま
た、領域Ａ，Ｃ内におけるトンネル絶縁膜７とシリコン
基板１との界面２６においても、シリコン基板１の窒化
部分と、トンネル絶縁膜７の窒化部分とが形成されるこ
とになる。それにより、上述したように、トンネル絶縁
膜７の書換動作に対する耐性を向上させることが可能と
なる。

【００９９】次に、図８を参照して、上記のような熱窒
化処理あるいは熱酸化処理が施された後は、従来例と同
様の工程を経て、サイドウォール絶縁膜１４，シリコン
酸化膜１５，シリコン窒化膜１６，スムースコート膜２
３，コンタクトホール２２，ドレインコンタクト２１，
ビット線１７，スムースコート膜１８，アルミニウム配
線層２０がそれぞれ形成される。

【０１００】以上の工程を経て、この発明に従うフラッ
シュメモリが形成されることになる。なお、本発明は、
電荷蓄積電極を有し、電気的に書込／消去が行なえる不
揮発性半導体記憶装置であれば適用可能である。

【０１０１】

【発明の効果】以上説明したように、この発明によれ
ば、トンネル領域内に位置する電荷蓄積電極とトンネル
絶縁膜との界面に、電荷蓄積電極を構成する材質の窒化
物層を形成することが可能となる。それにより、電荷蓄
積電極から半導体基板へ電子を移動させる際のトンネル
絶縁膜の耐性を向上させることが可能となる。その結
果、不揮発性半導体記憶装置の信頼性を向上させること
が可能となる。

【０１０２】また、この発明によれば、トンネル領域内
に位置する電荷蓄積電極とトンネル絶縁膜との界面にお
ける窒素含有量が、チャネル領域上に位置する電荷蓄積
電極とトンネル絶縁膜との界面における窒素含有量より
も多くなるように、メモリトランジスタを形成すること
が可能となる。それにより、メモリトランジスタの低電
圧下における電流駆動能力が低下することを防止すると
ともに不揮発性半導体記憶装置の信頼性を向上させるこ
とが可能となる。

【図面の簡単な説明】

【図１】この発明に基づく一実施例におけるフラッシュ
メモリに含まれるメモリトランジスタの平面図である。

【図２】図１におけるＩＩ−ＩＩ線に沿って見た断面お
よびトンネル絶縁膜７上面の窒素濃度分布を示す図であ
る。

【図３】図２におけるチャネル領域近傍を拡大した図お
よびその部分におけるトンネル絶縁膜近傍の窒素濃度分
布を示す図である。

【図４】この発明に従って形成されたメモリトランジス
タにおける窒化部分を模式的に示す図である。

【図５】この発明に基づくフラッシュメモリの製造工程
の第５工程を示す断面図である。

【図６】この発明に基づくフラッシュメモリの製造工程
の第６工程を示す断面図である。

【図７】図６におけるトンネル絶縁膜７近傍を拡大して
断面図である。

【図８】この発明に基づくフラッシュメモリの製造工程
の第７工程を示す断面図である。

【図９】この発明に基づくフラッシュメモリと従来のフ
ラッシュメモリの累積故障率（％）とトンネル絶縁膜を
通過した電荷の密度Ｑｉｎｊ（Ｃ／ｃｍ² ）との関係を
示す図である。

【図１０】フラッシュメモリの一般的な構成を示すブロ
ック図である。

【図１１】図１０に示されたメモリセルアレイの概略構
成を示す等価回路図である。

【図１２】フラッシュメモリを構成する１つのメモリト
ランジスタの断面構造を示す図である。

【図１３】従来のスタックゲート型フラッシュメモリの
平面的配置を示す概略平面図である。

【図１４】図１３におけるＸＩＶ−ＸＩＶ線に沿う部分
断面図である。

【図１５】従来のフラッシュメモリの製造工程の第１工
程を示す部分断面図である。

【図１６】従来のフラッシュメモリの製造工程の第２工
程を示す部分断面図である。

【図１７】従来のフラッシュメモリの製造工程の第３工
程を示す部分断面図である。

【図１８】従来のフラッシュメモリの製造工程の第４工
程を示す部分断面図である。

【図１９】図１８におけるＸＩＸ−ＸＩＸ線に沿う断面
図である。

【図２０】従来のフラッシュメモリの製造工程の第５工
程を示す部分断面図である。

【図２１】従来のフラッシュメモリの製造工程の第６工
程を示す部分断面図である。

【図２２】図２１におけるＸＸＩＩ−ＸＸＩＩ線に沿う
断面図である。

【図２３】従来のフラッシュメモリの製造工程の第７工
程を示す部分断面図である。

【図２４】従来のフラッシュメモリの製造工程の第８工
程を示す部分断面図である。

【図２５】トンネル絶縁膜として窒化酸化膜あるいは再
酸化窒化酸化膜を用いた場合のメモリトランジスタを示
す断面図である。

【図２６】図２５におけるメモリトランジスタのチャネ
ル領域近傍を拡大した断面図およびトンネル絶縁膜およ
びその近傍に含まれる窒素濃度分布を示す図である。

【図２７】トンネル絶縁膜としてシリコン酸化膜を用い
た場合（Ｉ）と、トンネル絶縁膜として再酸化窒化酸化
膜を用いた場合（ＩＩａ，ＩＩｂ）の累積故障率（％）
とトンネル絶縁膜を通過した電荷の密度Ｑｉｎｊ（Ｃ／
ｃｍ² ）との関係を示す図である。

【図２８】トンネル絶縁膜として窒化酸化膜あるいは再
酸化窒化酸化膜を用いた場合のメモリトランジスタの部
分平面図である。

【図２９】図２８におけるＸＸＩＸ−ＸＸＩＸ線に沿う
断面およびトンネル絶縁膜に含まれる窒素濃度分布を示
す図である。

【符号の説明】

１，１０１ シリコン基板 ３，１０３ ドレイン領域 ４，１０４ ｐ型不純物領域 ５，１０５ ソース領域 ７，１０７，１０７ａ トンネル絶縁膜 ９，１０９ フローティングゲート電極 １１，１１１ 絶縁層 １３，１１３ コントロールゲート電極 ２４，１２４ チャネル領域 ２５，２６，１２５，１２６ 界面 ３１ 窒化部分

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 主表面を有する第１導電型の半導体基板
   と、 前記半導体基板の主表面にチャネル領域を規定するよう
   に間隔をあけて形成された第２導電型の１対の不純物領
   域と、 前記チャネル領域上から前記不純物領域上にわたって形
   成されたトンネル絶縁膜と、 前記トンネル絶縁膜と前記半導体基板との界面近傍であ
   って、前記チャネル領域側に位置する前記１対の不純物
   領域の端部を各々その内部に含む前記半導体基板内の１
   対の領域に、前記チャネル領域と部分的に重なりかつ互
   いに間隔をあけて形成された、前記半導体基板を構成す
   る材質の窒化物層と、 前記トンネル絶縁膜上に形成されたフローティングゲー
   トと、 前記半導体基板を構成する材質の窒化物層の上方に位置
   する前記フローティングゲートと前記トンネル絶縁膜と
   の界面近傍の領域に形成された、前記フローティングゲ
   ートを構成する材質の窒化物層と、 を備えた不揮発性半導体記憶装置。
2. 【請求項２】 主表面を有する第１導電型の半導体基板
   と、 前記半導体基板の主表面にチャネル領域を規定するよう
   に間隔をあけて形成された１対の第２導電型の不純物領
   域と、 前記チャネル領域上から前記不純物領域上にわたって形
   成されたトンネル絶縁膜と、 前記トンネル絶縁膜上に形成されたフローティングゲー
   トと、 前記フローティングゲート上に絶縁層を介在して形成さ
   れたコントロールゲートと、 を備え、 前記不純物領域と前記フローティングゲートとの間でト
   ンネル現象によって電子のやりとりが行なわれるトンネ
   ル領域内に位置する前記フローティングゲートと前記ト
   ンネル絶縁膜との界面における窒素含有量が、前記チャ
   ネル領域上に位置する前記フローティングゲートと前記
   トンネル絶縁膜との界面における窒素含有量よりも多
   い、不揮発性半導体記憶装置。
3. 【請求項３】 半導体基板上にトンネル絶縁膜、電荷蓄
   積電極材料を順次形成する工程と、 前記電荷蓄積電極材料を所定形状にパターニングするこ
   とによって電荷蓄積電極を形成する工程と、 前記半導体基板と、前記トンネル絶縁膜と、前記電荷蓄
   積電極との積層構造に窒化処理を施すことによって、前
   記半導体基板と前記電荷蓄積電極との間でトンネル現象
   による電子のやりとりが行なわれるトンネル領域内に位
   置する前記トンネル絶縁膜と前記電荷蓄積電極との界面
   に、前記電荷蓄積電極材料の窒化物層を形成する工程
   と、 を備えた不揮発性半導体記憶装置の製造方法。