JP2006024922A - 電荷トラップ不揮発性メモリおよびこれを作動させるための方法 - Google Patents
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Abstract
【解決手段】マルチゲートメモリセルが、半導体本体と、この半導体本体に並列配置された複数ゲートとを備える。半導体本体の電荷保存構造が、複数ゲートのゲート下部に電荷トラップ場所を含む。列内の第1ゲートおよび最終ゲート近傍の半導体本体にソース・ドレーンバイアス電圧を導通するための回路と、複数ゲートにゲートバイアス電圧を導通するための回路とが含まれる。マルチゲートメモリセルは、ゲートの一部、または全ゲート間の電荷保存場所で、列内の複数ゲート下部に連続マルチゲートチャネル領域を含む。
【選択図】図4
Description
マルチゲートチャネル領域の半導体本体に対して基板バイアス条件を適用するステップと;
列内の第1および最終ゲートの内の1つの近傍の半導体本体に対してソースバイアス条件を適用するステップと;
列内の第1および最終ゲートの内の他の1つの近傍の半導体本体に対してドレーンバイアス条件を適用するステップと;
列中の複数ゲートに対してゲートバイアス条件を適用するステップであって、このゲートバイアス条件が、高しきい値状況を確立するため、選択されたゲート下部の電荷トラップ場所に電子注入電流を誘起する上で十分な列中の選択ゲートにおける基板バイアス条件に対するプログラム電圧と、他ゲート下部の電荷保存場所に十分な電流注入を行うことなく他ゲート下部の複数ゲートチャネル領域内に反転を誘起するうえで十分な列内の他ゲートにおける反転電圧とを含むことを特徴とするステップとを含む。
マルチゲートチャネル領域の半導体本体に対して基板バイアス条件を適用するステップと;
列内の第1および最終ゲートの内の1つの近傍の半導体本体に対してソースバイアス条件を適用するステップと;
列内の第1および最終ゲートの内の他の1つの近傍の半導体本体に対してドレーンバイアス条件を適用するステップと;
列中の複数ゲートにゲートバイアス条件を適用するステップであって、低しきい値状況を確立するため、列中のゲート下部の電荷トラップ場所からの電子注入、もしくは正孔注入を誘起する上で十分な電圧をこのゲートバイアス条件が含むステップとを含む。
マルチゲートチャネル領域の半導体本体に対して基板バイアス条件を適用するステップと;
列内の第1および最終ゲートの内の1つの近傍の半導体本体に対してソースバイアス条件を適用するステップと;
列内の第1および最終ゲートの内の他の1つの近傍の半導体本体に対してドレーンバイアス条件を適用するステップと;
列中の複数ゲート下部の1つ以上の選択場所を消去するためのゲートバイアス条件を適用するステップであって、このゲートバイアス条件が、選択されたゲートにおいて低しきい値状況を確立するため、列中の選択ゲート下部の電荷トラップ場所に正孔注入を誘起する上で十分な電圧と、他のゲート下部のマルチゲートチャネル領域に反転を誘起する上で十分な列内の他ゲートにおける反転電圧とを含むことを特徴とするステップとを含む。
消去される列中の複数ゲートのゲート組を識別し、このゲート組が1つを超える部材を持つステップと;
第1の選択ゲート下部の電荷保存場所にソース側およびドレーン側の1つ、もしくはそれらの両方に帯域対帯域トンネル誘起熱正孔注入を誘起するようゲート組中の第1選択ゲートに対する消去のためにこのゲートバイアス条件を適用するステップと;
次の選択ゲート下部の電荷保存場所にソース側およびドレーン側の1つ、もしくはそれらの両方に帯域対帯域トンネル誘起熱正孔注入を誘起するようゲート組中の次の選択ゲートに対する消去のためにこのゲートバイアス条件を適用し、組中の全ゲートに対して消去を行うため、このゲートバイアス条件を適用するまで繰り返すステップを含む。
マルチゲートチャネル領域の半導体本体に対して基板バイアス条件を適用するステップと;
列内の第1および最終ゲートの内の1つの近傍の半導体本体に対してソースバイアス条件を適用するステップと;
列内の第1および最終ゲートの内の他の1つの近傍の半導体本体に対してドレーンバイアス条件を適用するステップと;
列中の複数ゲートに対してゲートバイアス条件を適用するステップであって、このゲートバイアス条件が、列中の被選択ゲートの基板バイアス条件に対して読み込まれた電圧を含み、この読み込まれた電圧が低しきい値状況に対するしきい値電圧および他ゲートの下部の複数ゲートチャネル領域に反転を誘起する上で十分な列中の他ゲートにおける反転電圧よりも高く、この反転電圧が高しきい値状況よりも高いことを特徴とするステップとを含む方法。
第1の導電率タイプを持つ半導体本体を準備するステップと;
半導体本体に電荷保存構造を形成するステップと;
電荷保存構造上に第1のゲート導電体層を析出させるステップと;
電荷保存構造上に第1の複数ゲートを規定するため、第1ゲート導電体層のパターニングを行うステップであって、第1の複数ゲートが、半導体本体の第1端子場所と第2端子場所との間の連続マルチゲートチャネル領域上の空間をもって直列配置されるステップと;
第1の複数ゲートの少なくとも側壁に材料の隔離層を形成するステップと;
半導体本体上に第2の複数ゲートを規定するため、第1の複数ゲート間の空間に含み、かつ隔離層によって第1複数ゲートから隔離された隔離層上に第2ゲート導体層を析出させるステップであって、マルチゲートメモリセルを形成するため、第1複数ゲートと第2複数ゲートとが、半導体本体の第1端子場所と第2端子場所との間の連続マルチゲートチャネル領域上に直列配置されるステップとを含む方法に従って製造される。
その他の場合、端子101,102は、マルチゲートメモリセルの列で共有される導体ラインとして実行され、列中の任意の場所に電圧を供給するための回路に結合できる。
12 上部誘電体
13 電荷トラップ材料
14 底部誘電体
15,16 メモリセル用端子
17 ドープチャネル領域
20〜25 ドープ領域
27〜30 電荷保存構造
31〜34 チャネル領域
50、51 ゲート
52 上部誘電体
53 電荷トラップ層
54 底部誘電体
55 ドープ領域端子
57 基板
58 チャネル領域
70、71 電荷保存場所
73、74 反転
75 反転領域
76 熱正孔
77 反転領域
78 熱正孔
100 基板
101,102 端子
103 制御ゲート
104 電荷保存場所
105 上部誘電体
106 電荷トラップ層
107 底部誘電体層
110 電子記号
120 反転
125〜128 反転領域
130 熱正孔
131 熱正孔
150,151 回路
173 ゲート
174 ゲート
184 電荷保存場所
201、202 ゲート
202、203、205、206 端子場所
207、208 ゲート誘電体
209 ゲート
210,211 選択ゲート
212 端子場所
214,215 ゲート誘電体
220 選択ゲート
221 選択ゲート
250 ブロック
251〜257 ブロック
300 半導体基板
301 底部酸化物層
302 電荷トラップ層
303 上部酸化物層
304 多結晶珪素層
304x ゲート電極
305 誘電体層
306x ゲート電極
307 ソース端子
308 ドレーン端子
317 ソース端子
318 ドレーン端子
340 絶縁体
341〜347 スペース
349,350 ドレーン注入
351〜356 多層スタック
400 メモリアレイ
401 行デコーダ
402 ワードライン
403 列デコーダ
404 複数ビットライン
405 バス
406 ブロック
407 データバス
408 バイアス配置供給電圧
409 バイアス配置状態機械
411 データ入力ライン
412 データ出力ライン
450 集積回路
500 半導体基板
501,502 制御ゲート
503,504 端子
512 反転領域
514 反転領域
600 半導体本体
601,602 N型端子
603 ゲート
604 電荷保存場所
605 上部誘電体
606 電荷トラップ誘電体
607 底部誘電体
615 反転領域
625、626、635、645 反転領域
700〜706 マルチゲートメモリセル
710〜716 選択ゲート
718 接触バイア
719 水平ソースライン
720〜726 選択ゲート
728 接触バイア
740〜746 マルチゲートメモリセル
748、758 接触バイア
750〜756 上部制御ゲート
760〜766 底部制御ゲート
769 水平ソースライン
800、801 セクタ
802〜811 接点
Claims (15)
- 集積回路メモリ装置であって、この装置が:
半導体本体と;
半導体本体に直列配置された複数ゲートであって、列内の隣接ゲートから列内のゲートを絶縁する絶縁部材とともに、この複数ゲートが列内の第1ゲートと列内の最終ゲートとを含むマルチゲートと;
半導体本体の電荷保存構造であって、この電荷保存構造が、列内の複数ゲートの内の1つを越えるものの下部に電荷トラップ場所を含む電荷保存構造と;
列内にある第1ゲートおよび最終ゲート近傍の半導体本体に対してソース・ドレーンバイアス電圧を導通する回路と;
複数ゲートに対してゲートバイアス電圧を導通する回路と
を備えるものであって;
半導体本体が、列内の複数ゲートの下部に連続マルチゲートチャネル領域を含み、このマルチゲートチャネル領域がn型およびp型導電率の内の1つを持つことを特徴とする装置。 - 請求項1に記載の装置であって、列内の全ゲート下部に電荷トラップ場所を含む装置。
- 請求項1に記載の装置であって、ソース・ドレーンバイアス電圧を導通する回路が、ビットラインとして配置される導電体を備え、ゲートバイアス電圧を導通する回路が、ワードラインとして導電体を備えることを特徴とする装置。
- 請求項1に記載の装置であって、ソース・ドレーンバイアス電圧を導通する回路が、ビットラインとして配置される導電体を備え、半導体本体の第1終端場所が列内の第1ゲートに隣接し、半導体本体の第2終端場所が列内の最終ゲートに隣接するとともに、第1・第2終端場所がn型およびp型導電率とは別の導電率をもち、装置が、第1・第2終端場所の少なくとも1つをビットラインに対して選択的に接続することを特徴とする装置。
- 請求項1に記載の装置であって、ソース・ドレーンバイアス電圧を半導体本体に導通する回路が、列内の第1ゲートに隣接する半導体本体の第1終端場所と、列内の最終ゲートに隣接する半導体本体の第2終端場所とを持つとともに、第1・第2終端場所がn型およびp型導電率とは別の導電率を持つことを特徴とする装置。
- 請求項1に記載の装置であって、ソース・ドレーンバイアス電圧を導通する回路が、列内およびマルチゲートチャネル領域上の第1ゲートに隣接する追加ゲートを含むビットラインを備え、この追加ゲートが復号回路に結合され、被選択時にマルチゲートチャネル領域をビットラインに結合することを特徴とする装置。
- 請求項1に記載の装置であって、ソース・ドレーンバイアス電圧を導通する回路が、列内およびマルチゲートチャネル領域の第1ゲートに隣接する第1追加ゲートを含む第1・第2ビットラインと、列内およびマルチゲートチャネル領域の最終ゲートに隣接する第2追加ゲートとを備え、この第1・第2追加ゲートが復号回路に結合され、被選択時にマルチゲートチャネル領域を第1・第2ビットラインに結合することを特徴とする装置。
- 請求項1に記載の装置であって、電荷保存構造が、底部誘電体層、電荷トラップ誘電体層、上部誘電体層を含む誘電体スタックを備えることを特徴とする装置。
- 請求項1に記載の装置であって、電荷保存構造が、底部誘電体層、電荷トラップ誘電体層、上部誘電体層を含む誘電体スタックを備えるとともに、電荷トラップ誘電体層が窒化珪素を備えることを特徴とする装置。
- 請求項1に記載の装置であって、列内の選択ゲート下部の電荷トラップ場所まで通る電子注入を含むバイアス配置を確立するため、ソース・ドレーンバイアス電圧を導通する回路と、ゲートバイアス電圧を導通する回路とを制御する制御装置を含む装置。
- 請求項1に記載の装置であって、ゲート列が、2つを越えるゲートを含み、電荷保存構造が、ゲート列内の2つを越えるゲートの下部に電荷トラップ場所を含むことを特徴とする装置。
- 集積回路メモリ装置であって、この装置が:
半導体本体と;
半導体本体を超えて延伸する複数のワードラインと;
半導体本体を超えて複数ワードラインに対してほぼ直交に配置された複数のビットラインと;
複数ワードラインと複数ビットラインとに結合された半導体本体の復号回路と;
複数ワードラインと複数ビットラインとに結合されたマルチゲート保存要素アレイであって、このマルチゲート保存要素がそれぞれ
並列に配置され、複数ワードラインの各ワードラインに結合される複数ゲートであって、列内の隣接ゲートから列内のゲートを絶縁する絶縁部材とともに、この複数ゲートが列内に第1ゲートと列内に最終ゲートとを含むマルチゲートと;
半導体本体の電荷保存構造であって、この電荷保存構造が、列内の複数ゲートの内の1つ以上の下部に電荷トラップ場所を含む電荷保存構造と;
列内の複数ゲートの下部の連続マルチゲートチャネル領域であって、このマルチゲートチャネル領域がn型およびp型導電率の内の1つを持つ連続マルチゲートチャネル領域と
を含むマルチゲート保存要素アレイと;
列内の第1および最終ゲート近傍のソース・ドレーン端子であって、ソース・ドレーン端子の少なくとも1つが複数ビットラインの1つのビットラインに結合されるソース・ドレーン端子と
を備える集積回路メモリ装置。 - 集積回路メモリ装置を動作させるための方法であって、この装置が、半導体本体と、半導体本体に直列配置された複数ゲートであって、列内の隣接ゲートから列内のゲートを絶縁する絶縁部材とともに、この複数ゲートが列内の第1ゲートと列内の最終ゲートとを含むマルチゲートと、半導体本体上の電荷保存構造であって、この電荷保存構造が、列内の複数ゲートの内の1つを越えるものの下部に電荷トラップ場所を含み、半導体本体が、列内の複数ゲートの下部に連続マルチゲートチャネル領域を含み、このマルチゲートチャネル領域がn型およびp型導電率の内の1つを持つことを特徴とする電荷保存構造とを備え、この方法が、選択されたゲートでデータをプログラムするためのバイアス配置を適用するステップを含み、プログラムのためのバイアス配置が:
マルチゲートチャネル領域内の半導体本体に対して基板バイアス条件を適用するステップと;
列内の第1および最終ゲートの内の1つの近傍の半導体本体に対してソースバイアス条件を適用するステップと;
列内の第1および最終ゲートの内の他の1つの近傍の半導体本体に対してドレーンバイアス条件を適用するステップと;
列中の複数ゲートに対してゲートバイアス条件を適用するステップであって、このゲートバイアス条件が、高しきい値状況を確立するため、選択されたゲートの下部の電荷トラップ場所に電子注入電流を誘起する上で十分な選択ゲートにおける基板バイアス条件に対するプログラム電圧と、他ゲート下部の電荷保存場所に十分な電流注入を行うことなく他ゲート下部のマルチゲートチャネル領域内に反転を誘起するうえで十分な列内の他ゲートにおける反転電圧と
を含むことを特徴とするステップとを含むことを特徴とする方法。 - 請求項13に記載の方法であって、さらに、読み込みのためのバイアス配置を適用するステップを含み、この方法が:
マルチゲートチャネル領域の半導体本体に対して基板バイアス条件を適用するステップと;
列内の第1および最終ゲートの内の1つの近傍の半導体本体に対してソースバイアス条件を適用するステップと;
列内の第1および最終ゲートの内の他の1つの近傍の半導体本体に対してドレーンバイアス条件を適用するステップと;
列中の複数ゲートに対してゲートバイアス条件を適用するステップであって、このゲートバイアス条件が、列中の被選択ゲートの基板バイアス条件に対して読み込まれた電圧を含み、この読み込まれた電圧が低しきい値状況に対するしきい値電圧および他ゲートの下部のマルチゲートチャネル領域に反転を誘起する上で十分な列中の他ゲートにおける反転電圧よりも高く、この反転電圧が高しきい値状況よりも高いことを特徴とするステップと
を含む方法。 - 請求項14に記載の方法であって、さらに、消去のためのバイアス配置を適用するステップを含み、この方法が:
マルチゲートチャネル領域の半導体本体に対して基板バイアス条件を適用するステップと;
列内の第1および最終ゲートの内の1つの近傍の半導体本体に対してソースバイアス条件を適用するステップと;
列内の第1および最終ゲートの内の他の1つの近傍の半導体本体に対してドレーンバイアス条件を適用するステップと;
列中の複数ゲートにゲートバイアス条件を適用するステップであって、低しきい値状況を確立するため、列中のゲート下部の電荷トラップ場所からの電子注入、もしくは電荷トラップ場所への正孔注入を誘起する上で十分な電圧をこのゲートバイアス条件が含むことを特徴とするステップと
を含む方法。
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