TWI291766B - Charge trapping non-volatile memory and method for operating same - Google Patents

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Description

I29174§L,oc/g 九、發明說明： 【發明所屬之技術領域】 本發明是有關於一種積體電路非揮發性記憶體元 件，且特別是有關於一種新的記憶胞及其操作方法。 【先前技術】 電性可程式化及可抹除的非揮發性記憶體技術，如具 有電荷儲存功能的電性可抹除且可程式化唯讀記情體 (electrically erasable and programmable read only memory ^ EEPROM)與快閃記憶體(flash memory)，已使用在各種現 代化的應用中。一些記憶胞結構被使用來作為電性可抹除 且可程式化唯讀記憶體與快閃記憶體。隨著積體電路尺寸 的縮小，為了製程的可擴充性與簡化，具有電荷捕捉介電 層的記憶胞結構逐漸受到較大的關注。具有電荷捕捉介電 層的記憶胞結構例如包括工業命名為氮化矽唯讀記憶 (nitride read only memory，NROM)、矽·氧化物-氮化物_ 氧化物-石夕(silicon_oxide-nitride-oxide-silicon，SONOS)、 金屬-氧化物_氮化物_氧化物_矽 (metal_oxide_nitride_oxide_silicon，MONOS)與藉熱電子注 入氮化電子儲存器中以程式化(pr〇gramming by hot hole injection nitride electron storage，PHINES)的結構。這些記 ，胞結構利用在例如是氮化矽的電荷捕捉介電層中捕捉電 何來儲存資料。當捕捉負電荷時，記憶胞的臨界電壓電壓 則會增加。自電荷捕捉層移除負電荷則降低記憶胞的臨界 電壓電壓。 doc/g 圖Ϊ綠示為習知_種 結構剖面圖。基底包括1的電制捉記憶胞之 摻雜區，叹錄電極15、、、m㈣極I5、I6的n+ 記憶胞的剩餘部分包括 曰、p摻雜通道區17。 位於基底上的底介· ^捕構’電荷捕捉結構包括 捉材料U、位於電荷‘;=電=Μ上的電荷捕 於頂介電層12上的開極u ^^電層12以及位 〜W奈米的二氣化坊法知片/、孓的頁Μ電層包括厚度為5 數材料，例如包括氧化'^其他類似的高介電常 介電常數姑粗;。、料 石和氮氧化矽，或其他類似的高 捉材料包括厚产為荷捕捉結構，典型的電荷捕 電常數材料，S氮:化::的八氮 化給(Hfmw、甘夕、金屬氧化物如氧化铭、二氧 A疋如圖所7F連績的膜層。 置中來斟二己電極15、16作為源極/汲極，在偏壓配 f6的2 進行讀取、程式化與抹除。形成電極15、 道區3 般包括植入半導體基底的雜質，以建立與通 入::雜#料喊的料電極。植人雜*的步驟使得植 雜貝擴散至半導體基底中，而可以限制能力以縮小電 到的最^f的通道的長度，甚至是使用微影收縮所能達 斤灿f2A與圖2特示為習知將記憶胞程式化至高臨界電 I、心時V致福勒諾海穿遂(F〇wier_N〇rdheim tunneling)自 獅 itwf.doc/g 基底進入電荷捕捉結構中的一種偏壓配置。根據習知技術 的配置，圖2A顯示閘極、源極、汲極與基底上的偏壓Vg、 Vs、Vd、Vb，其導致了如圖2B所示的電子穿遂。 圖3繪示為習知以反及閘(11(^奶(1，;^八1^1：))型陣列結 構所串聯排列的SONOS型記憶胞，利用一種偏壓配置來 程式化定的記憶胞。在圖3中，記憶胞列包括一摻雜區 〜=、選擇閘極SLG1與SLG2以及字元線WLi〜WL4。 電荷儲存結構27〜30位於字元線WLi〜WL4之下，以及 位於分別在摻雜區21與22、摻雜區22與23、摻雜 與24、摻雜區24與25之間的通道區31〜34之;;/推雜 區20、26作為位元線或分別作為位元線BLi與BL2的連 接。選擇閘極SLG1與SLG2形成選擇電晶體，摻雜區21 與22以及摻雜區25與26分別用來連接或隔離記憶胞列與 與EL。為了程式化記憶胞列中的選定的記憶胞，如字元 線WL!上的記憶胞，如圖所示使用一偏壓配置，其中位元 線，h不是偶接到地(以FN注入來程式化選定的記憶胞）， 就是偶接以施加電位Vcc(以禁止選定的記憶胞的程式 化）。為了耦接位元線BLl至摻雜區21，選擇閘極SL(}i 接收施加電位Vcc。選擇閘極SLG2接收〇v的電壓或接 地，以隔離位元線BL2與摻雜區25。當基底接地時，選定 的記憶胞的字元線，在本例巾為字元線％，接收約為游 的高電壓。未選定的記憶胞的字元線接收約為1〇v的電 壓，足夠使得個別的通道區產生反轉，但不足以使重要的 電荷射出。如圖3所示，摻雜區形成在每一個通道區之間。 loc/g 因此，對於源極/汲極來說，從半導體基底中擴散線 (diffusion line)的使用，在傳統的記憶胞的尺寸上產生了一 個限制。用來形成擴散線的雜質的擴散，散開超過所植入 的區域，增加了摻雜區的尺寸，以及導致記憶胞尺寸的其 他限制，包括避免擊穿(p0unch-through)的最小通道長度。 使用擴散線來克服問題的方法已被發展出來，此方法 基於在基底中產生傳導反轉區域，使用在記憶胞中鄰近電 荷儲存結構的控制電極，因此不斷變化的已建立反轉區域 則做為源極/沒極電極。因為沒有進行植入製程，反轉區域 的尺寸能夠依據製程的最小特徵尺寸更準確的控制。 ^O-nm^ode multi-level AG-AND type flash memory with cell size of true 2F2/bit and programming throughput of lOMB/s，” IEDM，2003, page823-826 以及由 ishii 等人所提 出的美國專利公開號No· US 2004/0084714。Sasago等人所 提出的改進閘極的技術可以視為應用在各種形式的浮置閘 極A憶體元件的所謂的分離閘極(split gate)技術的延伸。請 參考由Chang所提出關於分離閘極元件的的美國專利第 5,408，115 號。 因此’發展出製作簡單以及提供高密度應用的非揮發 性記憶體的技術是令人滿意的。 【發明内容】 本發明提出一種具有多重間極(multiple_gate)記憶胞 的積體電路記憶體元件。在一實施例中，上述元件包括一 半導體主體以及在半導體主體上多數個串聯排列的閘極。 l291M f*d〇c/g m體主體上的一個電荷儲存結構包括在多數個閘極中 明極之下的電荷捕捉區域。還包括在半導體主體 極「胞列的第一閘極與最終閘極附近，分別傳㈣ 統，第—電極區域與第二電極區域的電路系 極奸二^間極偏壓至多數個閑極的電路系統。多重閘 的=，包括一個連續且位於記憶胞列的多數個閘極之下 域之間ί通道區域，其位於第一電極區域與第二電極區 列的所右二實知例中’電荷捕捉區域包括位於記憶胞 =所，非皆作為控制閘極 中的實侧巾，在乡重難賴虹，在記憶胞列 域儲閘!亟中：全部或超過-個的閛極之下的二個區 ，猎以使用每一個控制間極的二個儲存區域來 ?例Γ ’傳導源極/汲極偏壓的電路系統包括 導材料，而傳導間極偏壓的電路系統 =1 =子 傳導材料。舉例來說，第一摻雜區 第半導體主體中，以鄰接記憶胞列的 =相，的導電類型’並作為源她極電極。：其= 例中’利用在多重閉極記憶胞中存取健存區域時所=的 1291孤 doc/g 反轉£或认供苐—電極 施例中，例如為選擇電aa _ _ f —電極£域在一些實 區域盘S的70件選擇性地連接作為第~ ^第―⑨邮域中至少—_摻㈣或反轉區至位元 為了建立偏壓配詈决；隹7· 導源極/祕驗㈣路的猶，控制傳 二有多重閘極記憶胞的積體電路元件進行Ϊ 用护告”。文：：中’、為了建立一個高的臨界電壓狀態，利 =!:if壓配置，其包括-個程式化偏壓配置， 二捕二衫:主入牙逐至記憶胞上的電荷捕捉區域中，此電 何捕捉區域位於記憶胞列中的敎的閘極之下。在 的過程中’絲選定㈣極驗至錢 押 制間極，或其他全部的控制，充分的在通道區中弓= ，轉來支撐電子穿遂。在—些包括利用電子注人來進行程 式化的例子中’以控制器提供偏壓配置，其包括—個抹除 偏壓配置，則丨起電子射出或t洞注人至電荷儲存區域中 來進行抹除，以建立一個低的臨界電壓狀態。 在具有多重閘極記憶胞的積體電路的實施例中，包括 利用每-健制閘極的二個儲存區域的實關，控制器控 制傳導源極級極偏壓的電路系統與傳導閘極偏壓的電路 系統來建立-個偏壓置，以在位於記憶胞财的超過一 個的閘極中的每一個閘極之下的電荷捕捉區域儲存資料。 在一個例子中，為了建立一個低的臨界電壓狀態，利用控 制裔來提供偏壓配置，其包括一個程式化偏壓配置，以引 I291764vf.d〇c/g -， 祕制注人穿遂至記憶胞上的電荷捕捉區域巾，此電荷 -.捕捉區域在選定的二個電荷儲存區域其中之一中，而電荷 施例中包括熱電洞抹除，依照一 加偏壓配置來進行抹除，此抹除 極記憶胞中的記憶胞列中的一個 域，而不抹除位於記憶胞列中的 域0 儲存區域位於滅朗巾的敎的祕之下。在位於選定 的控制f雜之下的敎的電荷儲魏域的程式化過程中， 施加偏壓至記憶胞列中的另—個閘極，或其他全部的開 極’充分的在通道區巾51起反齡切制料。在一些 包括利用侧注人來進行程式化的例子中，以控制器提供 偏壓配置’其包括—個抹除偏壓配置，則丨㈣子注入至 ，荷，存區域中來進行抹除，以建立—個高的臨界㈣狀 恐。f具有多重祕記憶胞的積體電路的實施例中，包括 利用每-健侧極的二個儲存區域的實施例 此 族制Φ紅杯敍Φ、、曰《w^/ν h _ ~ n
11 I291M^c/g 本發明的方法包括於締中在位於選定㈣極之下的 =偏壓配置以讀取·;在—位於選定的閘極之下的區 域她加偏壓配置以程式化資料；在一位於 的區域施加偏壓配置以抹除資料。在本方法的實^ 程式化的偏壓配置包括·· 、 ^多㈣極通道區巾施加基底偏壓（bias condition)至半導體主體； 於記憶胞列中的第-閘極和最終間極其中之一的 施加源極偏壓條件至半導體主體； 於記憶胞列中的第-閘極和最終閑極中的另一個的附 近施加汲極偏壓條件至半導體主體；以及 於記憶胞列中施加多數個開極偏壓條件至多數個間 =，其中這些閘極偏壓條件包括一程式化電壓與一反轉電 其中於記憶胞财的選定·上的程式化霞相對ς 基底偏壓條件，足_低電子注人電流至位於選定間極下 方的電荷做區域’以建立高臨界電餘態，記憶胞 列中的其他閘極上的反轉電壓足賊少多㈣極通道區中 的反轉，其中多重閘極通道區位於上述其他 ，有有效㈣付人至㈣上述其他_下方㈣數個= 何儲存區。 在本方法的實施例中，進行抹除的偏壓配置包括： 於多重閘極通道區中施加基底偏壓條件至半導體主 於記憶胞列中第一閘極與最終閘極其中之一附近施 12 1291766^ 加源極偏壓條件至半導體主體； 於記憶胞列巾第-閘極與最終閘極其巾另—個附近 施加沒極偏壓條件至半導體主體；以及 於記憶胞列中施加多數個閘極偏壓條件至多數個間 極，其中這上述這些閘極偏壓條件包括多數個電壓，這些 電壓足夠引㈣子從電荷捕捉區域㈣錢敢人電荷插 捉區域，以建立低的臨界電壓狀態，其中電荷捕捉區域位 於記憶胞列中之上述閘極之下。 在另一個例子中，進行抹除的偏壓配置包括·· 於夕重閘極通道區中施加基底偏壓條件至半導體主 體； 於纪憶胞列中第一閘極與最終閘極其中之一附近施 加源極偏壓條件至半導體主體； 於S己憶胞列中第一閘極與最終閘極其中另一個附近 施加汲極偏壓條件至半導體主體；以及 於圯fe胞列中施加多數個閘極偏壓條件以對位於多數 個閘極下方-個或多個選定_域，其巾上述這些閘極偏 壓條件包括多數個電壓，這些電壓足夠引起電洞注入位於 記憶胞列中選定的閘極下方的電荷捕捉區域，且上述閘極 偏壓條件包括於記憶胞列中的其他閘極上的反轉偏壓，此 反轉笔壓足夠減少多重閘極通道區中的反轉，以在選定的 閘極中建立低的臨界電壓狀態，其中多重閘極通道區位於 上述其他閘極下方。 依照本發明實施例所述的抹除步驟，此抹除步驟包括： I29iZlc/g _ 、/對屺fe胞列中欲進行抹除的多數個閘極中的一組閘極 —，進行驗證，此組閘極具有超過一個閘極； 施加多數個閘極偏壓條件對上述那組閘極中的第一選 定ΐ極ΐΐ抹除’以引起源極側或閘極側其中之一或全部 的▼對帶穿遂(band_to-band tunneling)所引發的熱電洞注 入電荷儲存區，此電荷儲存區位於第一選定閘極下方； 、—施加多數個閘極偏壓條件對上述那組閘極中的下一個 ❿ 认疋閘極進行抹除，以引起源極側或閘極側其中之一或全 部的π，帶穿遂(band_t〇_band tunneling)所引發的熱電洞 /主入電荷儲存區，此電荷儲存區位於下一個選定閘極下 方，並且重複上述步驟直到施加上述閘極偏壓條件至上述 那組閘極中的所有閘極。 在本方法的實施例中，進行讀取以決定資料以高的和 低的6a界電壓狀態表示的偏壓配置包括： 於多重閘極通這區中施加基底偏壓條件至半導體主 體； 鲁於記憶朗巾第-雜與最終·其巾之—附近施 加源極偏壓條件至半導體主體； . 於記憶胞财第—閘極與最終閘極其中另-個附近 施加汲極偏壓條件至半導體主體；以及 於記憶胞财施加多數個間極偏祕件至多數個間 極’其中這些間極偏虔條件包括於記憶胞列中的選定間極 上相對於基底麵條件的讀取電墨，此讀取電墨高於低臨 界電愿狀態的臨界電磨’且這些間極偏祕件包括於記憶 doc/g 胞列中的其他閘極上的反轉偏壓，此反轉電壓足夠減少多 重閘極通道區中的反轉，其中多重閘極通道區位於上述其 他閘極下方，此反轉電壓高於高臨界電壓狀態的臨界電壓。 排列在陣列中的上述多重閘極記憶胞包括多數個字 元線，在至少一列中耦接至多重閘極記憶胞的多數個間 極；多數個位元線，與多數個字元線垂直排列，並且在一 行或夕行中排列以連接至多重閘極記憶胞；多數個選擇間 極’在至少一列中排列以連接個別的多重閘極記憶胞至相 關的多數條70線中的位元線，以回應卿閘極控制訊 號；以及-選擇線，在至少—列中祕至多數個選擇閉極， 以提供選擇控制訊號。此外，—控制器控制多數個位 ^線、多數個位元線與選擇線，在陣列中以傳導源極偏壓 ”沒極偏壓至多重閘極記憶胞，且在至少一列中傳極 偏壓至多重閘極記憶胞中的多數個閘極。 ^ 在Γ些實施例中，依照本發明的方法製作上述的多重 閘極纪fe胞與多重閘極記憶胞的陣列，此方法包括·· 提供具有第一導電型的半導體主體； 於半導體主體上形成電荷儲存結構； 於電荷儲存結構上沈積第一閘極導體層； 圖案化第一閘極導體層以定義 的多重閘極通道區上，此多重閘極 F yp 於連績 Φ馀恭$閑枉通運&位於半導體主髀 中弟一乾極區域與第二電極區域之間； 體 至少於多數個第-閘極的侧壁上形成絕緣層；
15 1291766 14198twf.doc/g ’ 於絕緣層上沈積第二閘極導體層，包括在多數個第— - 閘極之間，並且以絕緣層隔離多數個第一閘極；於半導體 主體上疋義多數個第二閘極’多數個第一閘極與多數個第 二閘極串聯排列於連續的多重閘極通道區上，此多重間極 通道區位於半導體主體中第一電極區域與第二電極區域之 間，以形成多重閘極記憶胞。 在上述多重閘極記憶胞的實施例中，記憶胞列中的間 .極利用控制閘極侧壁上的絕緣層以小距離互相分隔，此擊 作方法以於之别所述。在連績的多重閘極通道區中，此距 離實質上小於閘極的長度，對於個別的閘極，包括小於1〇 奈米的距離。 為讓本發明之上述和其他目的、特徵和優點能更明顯 易懂，下文特舉實施例，並配合所附圖式，作詳細說明如 下。 【實施方式】 以下將對本發明實施例做詳細的說明，並同時參胛圖 ► 4至圖51。 乂 “、、回 如一般所使用的，程式化是指一個位元接著一位元地 設定選定的記憶區域的臨界電壓，而抹除是指設定選定的 記憶區塊或記憶區的臨界電壓至抹除條件卜❽此 condition) ’其包括整個陣列或部分陣列的快__抹 除。在本發明的實施例中，資料的寫入步驟包括，首先， 對-個選定的區塊的抹除處理，以將區塊中的記憶區設定 至抹除臨界電壓’-般為高的或低的臨界電麗狀態的其中 rf.doc/g 一種。接著，對區塊中的記憶區進行程式化處理，以將選 疋的§己丨思區設定至程式化狀態，一般為高的或低的臨界電 壓狀態的其中另一種，而留下區塊中未選定的記憶區在抹 除狀態。在此所述之技術的實施例包括程式化是指提高記 憶區的臨界電壓而抹除是指降低記憶區的臨界電壓的產品 和方法，以及程式化是指降低記憶區的臨界電壓而抹除是 指提高記憶區的臨界電壓的產品和方法。 圖4繪示為依照本發明的一種雙閘極記憶胞，以一種 偏壓配置來對選定的區域進行程式化。削極記憶胞包括 分別在左右電極區以n+摻雜區所形成的電極55、56盥左 右閘極50、51以及基底57巾的通道區％。換雜區作為電 極電極55、56以連接雙閘極記憶胞至位元線，或其他電路 ^統以提供偏壓。通道區58為連續的p型區域且位於 I電極55、56之間，明顯地沒有掺雜區而分離出在左右間 且二ΐίΖ的通道區的部分。電荷捕捉結構包括例如為 二_\1^的代ί性厚度的頂介電層52、電荷捕捉層53 捕Jit 的代表性厚度的底介電層54。電荷 =5G、51與ρ型基底中的通= 純例如為約6奈轉的氮化石夕 y Ό g料，其不會將在選定的記情胞中被捕 捉的電荷傳導至實質上夢變々降A 中被捕 和其他高功歸 1291766 14198twf.doc/g 位元或多位元的資料。舉例來說，利用對區 化臨界電壓位階，可以在每一個區域儲存多位元。夕王工、 圖5繪示為-细極記憶胞的圖示槪，此閘 胞如圖4所示，其中源極與没極分別對應推雜區電極。^ 56’且控制閘極丨對應閘極5〇’而控制閘極2對鹿閘極、 圖6繪示為對雙_記憶胞帽定的記憶區進行: =一種偏壓配置，此閘極記憶胞如圖4所示。依照偏$ ^己置’利用基底57接地，施加約18V的％至間極 =加約卿至閘極5卜而摻雜區電極55、56其中之一接 存也接地或浮接，在位於閘極5G下方的電荷^ 存結構中以電子符號60代表的區域中引起FN穿遂。 圖7A至圖7D緣示為在雙閘極記憶 $酉己置，此閘極記憶胞如圖4所示。在圖7A貝至取圖貝二偏 =:r 資==== 爪中’藉由源極側或沒極 f ® 圖 才亟記憶胞的“位元2(bit2)，，的们買取代表雙閘 接收_電壓Vg2 _極51之下的電^貝ζ儲，在位於 圖7Α繪示為在電荷儲存 也。 極56施加正的2V作為、％& 唄取位兀1”時，在電 的偏墨配置。t 以及使電極55接地作為源極 伸電極55、56之間的通道 ，Vg2足夠问而使 極電屡Vg2蓋生的反轉區 反轉區73。利用由閘 "’將在源極或汲極上的電壓耦 18 129 ,接至靠近電荷儲存區70的通道區巾的區域。對記憶胞設定 '施加至閘極50的閘極電壓Vgl在低的臨界電壓之上，且高 的臨界電壓之下。在一實施例中，所施加的閉極電壓V心 約為2V。圖7B!會示為對相反的電極55、56以偏壓電 荷儲存區70中讀取相同的“位元Γ，。 • 圖7C繪示為在電荷儲存區71讀取“位元2，，時，在電 S 56施加正的2V作為汲極以及使電極55接地作為源極 • $偏壓配置。於閘極50所施加的閘極電壓％|夠高而使 得電;55 56之間的通道區中產生反轉區％。利用由閘 =電壓Vgi產生的反轉區74，將在源極或汲極上的電壓耦 ，至靠近電荷儲存區71的通道區中的區域。對記憶胞設定 也加至閘極51的閘極電壓Vgz在低的臨界電壓之上，且高 2臨界電壓之下。在—實施例中，所施加的閘極電壓Vgi #為2V。圖7D繪示為對相反的電極55、56以偏壓在電 何储存區71中讀取相同的“位元2，，。 魯 次，8與圖9繪示為在對如圖4所示的記憶胞進行抹除 日t可以選擇的偏壓配置，此二種偏壓配置在多重閘極 • 〖戶思胞中以每一閘極一位元來進行操作，並且適於結合圖 %斤示的長式化偏壓來使用。請參照圖8，在位於控制閘極 ’ 當的儲存區域中，抹除“位元1”的抹除偏壓配置包括 I5接地且施加約5V 56時，施加約_5V的閘 vgi至閘極50以及施加約ιον的閘極電壓乂@2至 厂甲1極51 » 極5〇 。如此便在閘極51之下產生反轉區75，以及在閘 之下的基底中產生熱電洞76。熱電洞注入至“位元1，， 19 Ι29Π磁 twf.doc/g 域’取代電子並且降低閘極5。之下的儲存區域的 請參照圖9 ’在位於之下控制閘極5〇的 除:位元Γ，的可選擇的抹除偏壓配置包括當電極=地$ ^約5V至電極55時，施加約_5V的閘極 =約，的閘極電壓％至開極Μ。= =極51之下產生反轉區77 ’以及在開極5〇之 中產生熱電洞78。熱電敝人至“位元 下的基底 代電子並且降低閘極50之下的儲存子區域，取 些實施例中，藉由先施加；的電 =在一 I所:的驗配置，以使儲存區域中的電荷分佈 衡，而可以抹除“位元i”。 j刀师運到十 圖10繪示為本發明一實施例，A 胞中具有超過二個閑極，將圖4 /的^雜記憶 ，-的連續的通道區上擴展至 獅㈣形成的第-電極101 =buried 制閘極⑽如⑽㈣己置於雷102。多數個控 荷儲存結構包括頂介電層105ϋ=1 之上’其十此電 層收。電荷捕捉層觸巾的電;^，層106與底介電 置於基底上介於電極10卜102之門的子°\1〇4_1〜1〇4-Ν配 圖所示，一種偏動 麵連績的通道區中。如 極购〜至控制間 沒極電麼Vd至電極102。當铁至电極101，以及施加 田…、/原極電壓與汲極電壓可以 20 doc/g 相反地t別施加在電極102與電極丨〇1。 从杏單—的如圖1G所示的錄閘極記憶胞可以依特殊 它貝=列做選擇。舉例來說，在一實施例中N等於8。在 另一貝施例中，可以大於或小於8。 二11綠不為_種多重閘極記憶胞的圖示符號，此 =憶胞如圖1G所示，其中源極與汲極分別對應電極 、102 ’且控制閘極1對應閘極1〇3_1，而控制閘極N 對應閘極1G3_N。 ^ ^ —。圖12繪示為在多重閘極記憶胞中對選定的記憶區進 行私式化@種偏壓配置，其與圖所述相似。依照偏壓 配置:當電極1G1、搬其中之—接地且另-個也接地或浮 接藉由基底100接地，施加18v的Vg2至問極刚_2， 施=約10V至閑極而]與〜1〇3_N，在閉極1〇3_2之下的 包荷儲存結構中以電子符號11〇表示的區域引起腹穿遂。 ，13繪示為在電荷儲存區1〇4-5中讀取“位元5，，的一 種不範偏壓配置，其中，對作為汲極的電極1〇2施加正的 2V ’而將作為源極的電極1〇1接地。閉極電壓％〜％ 與vg0〜vgN足夠高的在介於電極1(H、1〇2之間的 中產生反轉區12〇、121。閘極電壓Vgi〜Vg4與Vg6〜VgN 所產生的反轉區120、121將在源極或汲極上的電壓耦接至 靠近電荷儲存區104-5的通道區中的區域。對記憶胞設定 施加至閘極103-5的閘極電壓Vg5在低的臨界電壓之上， 且咼的臨界電壓之下。在本例中，所施加的閘極電壓 約為2 V。 I2917i66twf.d〇c/g • f 14與圖15繪示為在對如圖i〇所示的記憶胞進行 除貧料時可以選擇的偏屋配置，此二種偏壓配置在多重 ^極胞中以母一閘極一位元來進行操作，並且適於結 合圖12所示的程式化偏壓來使用。請參照圖14，在位於 控制閘極103 -3之下的儲存區域中，抹除“位元3，，的抹除偏 -壓配置包括當電極1〇1接地且施加約5V至電極102時， 施加約_5V的閘極電壓Vg3至閘極103-3以及施加約ιόν • 的閘極電壓Vg 1〜Vg2與Vg4〜VgN至閘極1 〇3 1〜1 〇3 -2與 仞3"4〜103-N。如此便在閘極103-1〜1〇3_2之下產生反轉 區125，與在閘極1〇3·4〜1〇3_Ν之下產生反轉區126，以 及在閘極103-3之下的基底中產生熱電洞ι3〇。熱電洞注 入至“位元3”的儲存區域，取代電子並且降低閘極1〇3_3 之下的儲存區域的臨界電壓。 請參照圖15,在位於之下控制閘極1〇3_3的儲存區 中，抹除“位元3”的可選擇的抹除偏壓配置包括當電極1〇2 接地且施加約5V至電極101時，施加約_5V的閘極電壓 • Vg3至閘極1〇3·3以及施加約10V的閘極電壓Vgi〜Vg2 與Vg4〜VgN至閘極與1〇3_4〜1〇3_N。如此2 ~ 便在閘極1〇3_1與1〇3·2之下產生反轉區127，與在閘極 .1〇3_4〜103·Ν之下產生反轉區128，以及在閘極\'〇3_3之 下的基底中產生熱電洞131。熱電洞注入至“位元3”的儲存 ' 區域’取代電子並且降低閘極103_3之下的儲存區域的^ 界電壓。 在一些實施例中’藉由先施加圖14所示的偏壓配置， 22 1291肌 再施加圖15所示的偏壓配置，以使儲存區域中的電荷分佈 達到平衡，而可以抹除“位元3”或其他選定的位元。 圖16繪示為適用於如圖Μ與圖15所示的偏壓配置 之抹除步驟流程圖，其中此步驟是用來對每一個位元區施 加偏壓，以於位元區的附近產生熱電洞。首先，步驟25〇 開始對一個記憶胞中的全部資料進行抹除，此記憶胞例如 是圖10所示的記憶胞。接著，在步驟251中，設定指標 1=1 ’其中指標i對應記憶胞中的閘極。然後，在步 ，252中，對現行位元(current bit)施加一偏壓配置。此偏 壓配置可以是如圖14所示、如圖15所示或其他的偏壓配 置。接下來，在步驟253中，利用測試是否i=N來判定記 ，，中所有的位元區是否已被抹除。進行步驟254，增加 指標1 ’並在步驟251中施加偏屋配置至記憶胞中的下一 ^元區。假如i等於N，在步驟255中，進行抹除驗證 ^驟再來’在步驟256中，判定記憶胞使否通過抹除驗 ^、。饭如沒有通過，在此實施例中則從步驟25ι重新 ^ 叙如記憶胞通過抹除驗證，則在步驟2S7 Φ έ士未a
P繪示為如圖10所示的多重閘極記憶胞的 利用將源極偏壓與汲極偏壓傳導至閘極 的一個實 103-1 與 23 I29im,doc/g 103-n附近的電極區域，其中開極1〇3]與i〇3_N位於半 -導體，體中的記憶胞閘極列中。電路系統15〇、151可以力 夕方式元成，其包括使用如圖中的電極 的摻雜區電極，並利用以導體惟材質的接點(c〇ntact)供應 電壓至電極ΗΠ、1()2。電極1〇卜1〇2可以是區域連接點 (local contact point)，其為配置於積體電路中的金屬層或其 他膜層中的内連線結構(未繪示)以連接電極。選擇性地， 丨電極101、102可以是一行多重閘極所共用的導體線，並且 耗接至迅路系統，此電路系統沿著上述多重閘極供應電壓 至任何一處。 圖18繪示為傳導源極偏壓與汲極偏壓至半導體主體 的，路系統的另-實施例。在此實施例中，第一選擇閘極 電晶體包括閘極201、位於電極202的摻雜區與位於電極 2〇3的摻雜區。第二選擇閘極電晶體包括閘極2〇9、位於電 極205的摻雜區與位於電極2〇6的摻雜區。位於電極搬 與電極206的摻雜區耦接至總體的位元線或其他位元線結 構以傳送電壓至各自的電極。偏壓柄接至位於電極203 與電極205的摻雜區，以回應施加於閘極201、209的控制 電壓SLG1、SLG2。閘介電層207配置於電極202、203 之間的通道區之上，其中閘介電層207例如為單層的二氧 化石夕層。同樣地，閘介電層208配置於電極205、206之間 的通道區之上。 圖19繪不為傳導源極偏壓與>及極偏壓至半導體主體 的電路系統的另一實施例。在此實施例中，第一選擇閘極
24 ㈣與^^=叫分別配置於半導體主 層214、2i5之上。苐一選擇閉極21〇與第二 = 分別配置於電極犯、213之間的閘極列的相對二端，且11 續的通道區位於多重閘極記憶胞中的電荷儲存區之 19與圖=的差異在於省略了位於電極2〇3與電極2〇5二 摻雜區。藉由在第一選擇閘極21〇與第二選擇閘極2ιι之 下產生反轉區’通過位於電極212與電極213的摻雜區 施加偏壓，以將電壓自電極212、213傳導至位於多重閑極 3己憶胞中的電荷儲存區之下連續的通道區。 圖20繪示為傳導源極偏壓與沒極偏壓至半導體主體 的電路系統的另一實施例。圖2〇與圖19的差異在於電荷 儲存結構延伸至第一選擇閘極21〇與第二選擇閘極2ιι : 下，其中電荷儲存結構包括頂介電層1〇5、電荷捕捉層 與底介電層107。 圖21綠示為傳導源極偏壓與没極偏壓至半導體主體 的電路系統的另一實施例。圖20與圖10的差異在於電荷 儲存結構延伸至位於摻雜區電極101與電極102之上，其 中電荷儲存結構包括頂介電層105、電荷捕捉層106斑庙 介電層107。 / 圖22與圖23緣示為重閘極記憶胞的實施例，其中每 隔一個間極便配置於儲存區域上並作為控制閘極，以讀取 或寫入資料。在此二個實施例中，選擇閘極配置於每一個 控制閘極之間。在如圖22與圖23所示的實施例中，較佳 在多重閘極記憶胞中的閘極列包括奇數個閘極。因 25 I291^4vf.d〇c/g ^ ’記憶胞财的最㈣極可叫為_ Ν+ι 中，偶數個閘極作為控制閘極以儲存資料。資在^ 在所有閘極之間可以是連續的，$ H 、 … ^ ^ 1 或疋如圖所示分段的结 ，，而僅位於控侧極之下來儲存資料。因此 制 夕重閘極記憶胞的程式化與讀取，當閘極m•卜、、174工3、 =〜m洲作為轉閘極以產生反轉 •、173·4、173·6〜17沾配置於電荷儲魏謂、 184-4、184-6〜184_N。 一在圖23中，奇數個閘極作為控制開極以儲存資料。 貝枓儲存、，構在所有_之間可以是連續的，或是如圖所 :分段的結構，而僅位於控制閘極之下來儲存資料。因此， 為了控制多重閘極記憶胞的程式化與讀取，當開極174_2、 174-4、174-6〜i74_N作為選擇閘極以產生反轉區時，間極 Π3-1、173_3、173·5〜173_ν+1 配置於電荷儲存區 184]、 184-3、184-5 〜184-Ν+1。 圖24Α至圖24F繪示為如圖1〇所示的多重閘極記憶 胞之製作流程剖面圖。首先，請參照圖24Α，提供半導體 基底300,基底300例如為ρ型矽基底或其他半導體基底。 在本發明的實施例中，基底300利用所謂的三井(triple_wen) 技術來隔離，其中基底3〇〇包括埋在n型區域中的ρ型區 域，而η型區域埋在p型區域中。在即將形成多重閘極記 憶胞的基底區域中，形成底氧化層301、電荷捕捉層3〇2 與頂氧化層303。上述膜層可以利用各種熟知的技術來形 成包括熱氧化法、化學氣相沈積法、電漿增強型化學氣 26 129 H/g 相沈積法、高密度電漿化學沈積法、原子層沈積法或其他 • 熟知的和新興的技術。 接著，請參照圖24B，在形成底氧化層301、電荷捕 捉層302與頂氧化層3〇3之後，在即將形成多重閘極記憶 胞的基底上的區域形成一層多晶石夕層304或其他導電閘極 材料。多晶矽層304可以利用各種熟知的技術來形成。 然後，請參照圖24C，將多晶矽層304進行圖案化姓 _ 刻，以形成閘電極304X。在一些實施例中，閘電極3〇4χ 作為字元線結構，以朝圖示面的方向，向内平行延伸橫越 形成記憶胞的區域。 〃 接下來，請參照圖24D，以絕緣層305覆蓋多數個閘 電極304X，包括覆蓋閘電極304χ的側壁。絕緣層3〇5的 材質為絕緣材料，例如為二氧化矽、氮化矽或其他絕緣材 料。絕緣層305覆蓋閘電極3〇4Χ的側壁，與隔絕填入空 隙中的閘極隔絕。在一實施例中，閘電極3〇4χ侧壁上的 絶緣層305的厚度小於1〇〇奈米。在實施例中具有一個最 > 小的特徵尺寸F，而上述厚度最好是小於〇1F。一般來說， 絕緣層的厚度盡可能的小，實質上小於閘電極3〇4χ的長 度。 、 再來，請參照圖24E，沈積第二多晶矽層，以於閘電 極304X之間形成間電極3〇6X。形成第二多晶矽層的方法 包括化學氣相沈積法或其他技術，可以有效地填滿空隙。 如圖所示，閘電極306X具有與閘電極3〇4X相同的高度。 在其他實施例中，電極之間不一定具有相同的高度。在一 27 1291766 14198twf.doc/g 些實施例中，平坦化的技術可以使用化學機械研磨技術。 如一般所知的，閘電極304X與閘電極306X可以包 括以石夕化物或金屬為材質的頂層，以增進導電性。 之後，請參照圖24F，將具有底氧化層3〇卜電荷捕 捉層302、頂氧化層303與多晶矽層的電荷儲存結構進行 圖案化與姓刻，以暴露出基底3〇〇中的離子植入區域。將 η型摻雜物植入電極區域，以形成源極電極3〇7與汲極電 極308。經由圖24Α至圖24F，完成與圖10所示^目似的多 重閘極記憶胞。同樣地，結構上的變化可以快速地以熟知 的技術來完成。 … 圖25繪示為一實施例的處理步驟，其中在基底上源 極電極307與汲極電極308的摻雜區域中，底氧化層3〇/、' 電荷捕捉層302與頂氧化層3〇3並未被移除。因此0，植入 2扑不同’其必須穿過用來形成電荷捕捉結構的 材料層。 圖細繪示為製作如® 22所示的多重閘極 導面Λ首先’與圖24Α至圖24Β相同，提 =开卩將形成多重雜記憶胞的基底區 接著，ί主夫昭乳匕層301、電何捕捉層302與頂氧化層3〇3。 存區域:二126Α ’ ^成具有儲存區域的記憶胞，此儲 26二；記憶胞中偶數個閘極的下方。在圖26Α至圖 氧化層D 3。3 ==;，但與圖24C不同，並未以頂 乍為银刻終止層。上述綱製程穿過作為電荷 28 I291M f.doc/g 材料層(301、搬，3)，而留下堆疊層351傷 二二Γ於多騎控制閘極下方的電荷儲存區。在圖26 、乂、驟中，形成隔離層340以隔離堆疊層351〜356，且在 ^1^41 347中提供一層閘介電層。其中，隔離層340 的材貝例如為二氧化石夕。在圖26C的步驟中，以多晶石夕填 滿間隙341〜347。在圖26D的步驟中，植入源極349與汲 極350以完成記憶胞。 圖27為依照本發明一實施例所緣示的積體電路之簡 化方塊圖。積體電路彻包括在半導體基底上以多重問極 形成的記憶陣列400，此記憶陣列働微小範圍的電荷捕 捉記憶胞。列解碼器(row dec〇der)4〇丨耦接至多重閘極記憶 胞的多數個字元線402以及耦接至選擇閘極線，並沿著記 憶陣列400的列方向排列。行解碼器(c〇lumn心⑺㈣· 耦接至沿著記憶陣列400的列方向排列的多數個位元線 404，以傳送源極電壓與汲極電壓，以及自記憶陣列4㈨ 中的多重閘極記憶胞讀取資料。藉由在匯流排4〇5上提供 位址(address)至行解碼器403與列解碼器401。在方塊406 中的感測放大器(sense amplifiers)與資料輸入結構@咖_比 structure)經由資料匯流排407耦接至行解碼器403。從積 體電路450上的輸入/輸出埠(inpUt/outpUt p〇rt)或由其他資 料來源内部或外部至積體電路450而來的資料，經由資料 輸入線(data_in line)411提供至方塊406中的資料輸入結 構。伙方塊406中的感測放大裔而來的貧料，經由資料輸 出線(data out line)412供應到積體電路450上的輸入/輸出 29 doc/g 埠，或供應到其他資料目的内部或外部至積體電路45〇。 在此例中’使用偏壓狀態機(bias arrangement state machine)來實行的控制器控制偏壓配置提供電 壓（bias arrangement supply v〇ltage)4〇8 的功能例如讀取、程式 化、抹除、抹除驗證與程式化驗證電壓。控制器可以使用 …、头的特殊目的邏輯電路系統（SpecW _purp〇Se 咖(^1；7)來Λ行。在另一實施例中，控制器包括一般目的 的，理機(processor)，其可以實行在相同的積體電路上， 執行電腦程式以控制元件的操作。在其他實施例中，利用 結合特殊目的邏輯電路系統與一般目的的處理機，可以作 為控制器。 圖28繪示為本發明一實施例，其中記憶胞具有5〇1、 5〇2,且位於每一個控制閘極之下具有二個資料儲存區。記 憶胞包括半導體基底，半導體基底·具有作為記憶 胞之源極與汲極的n型電極5〇3、5〇4。如圖所示，電荷儲 存區具有4個位元，其中位元M與位元μ2位於控制閘 極501之下，而位元2-1與位元2-2位於控制閘極5〇2之 下偏壓Vgl與分別施加至控制閘極501、502。在— 二貝施例中，a己j思胞中的每一個閘極之下的每一個資料儲 存，可以儲存超過1位元。依據記憶胞中電極作為源極的 功能或汲極的功能，施加偏壓Vs至電極503、504其中之 二，而偏壓W至電極503、5〇4中的另一個。施力:偏壓 b至基底500。施加偏壓配置以於電荷儲存區域進行程 化、抹除與讀取資料。 王二 30 1291 通 itwf.doc/g 1291 通 itwf.doc/g
圖29與圖30繪示為抹除於特定的閘極之下的儲疒 域之可選擇的偏壓配置。在圖29的偏壓配置中，藉由 約8V的正的閘極電壓Vgl至控制閘極5〇1，施加^
控制閘極502，以及施加約-10V至源極電極5〇3、沒極㊄ 極504與基底500，在基底500與控制閘極501之下的^ 荷捕捉區之間產生FN穿遂(符號5〇5所表示）。FN穿遂使 得s己憶胞的臨界電壓增加，而建立了高的臨界電壓抹除狀 悲。在圖30的偏壓配置中，當源極電極5〇3與汲極電極 504浮接時，藉由施加約-8V的負的閘極電壓Vgi至至控 制閘極501，施加約0V至控制閘極5〇2，以及施加約ι〇〇 至基底500，在控制閘極501與控制閘極5〇1之下的電荷 捕捉區之間產生FN穿遂(符號506所表示)。FN穿遂使得 記憶胞的臨界電壓增加，而建立了高的臨界電壓抹除狀態。
圖31至圖34繪示為基於熱電洞注入，對記憶胞中每 一個閘極下的二個電荷儲存區進行程式化的偏壓配置，其 適於將如圖+29與圖30中的抹除偏壓配置結合使用。如圖 31所示，藉由使用如圖所示的偏壓配置的熱電洞注入，可 以將位元Μ程式化，其中控制閘極5〇1接收Vg^_5V， 控制閘極502接收Vg2=+l〇V，電極503接收VS=+5V，電 極504接收Vd=0V，而基底接收Vb=〇v。此偏壓配置於控 制閘極502下方引起反轉區510，而在控制閘極502上導 致相對南的電壓。另外，在通道區中鄰近n+植入區所引起 的熱電洞，以符號511表示，注入電荷儲存結構，置換電 子並對於位元Μ在電荷儲存區中降低記憶胞的臨界電
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壓。其中，n+植入區作為電極5〇3之用。 如圖32所示，藉由栋用1 洞注入’可以將位幻_2程式化圖偏壓配置的熱電 ，控制閘極502接收Vg二極501接收 Vs=OV，電極504接收Vd=+5V， 電極503接收 偏壓配置於控·極5G2下 閘極502上導致相對高的電壓 得犯而在控制 轉區512所引起的熱電洞，以符 通道區中鄰近反 存結構，置換電子並對於位元儲 憶胞的臨界電壓。 …存區中降低5己 、、主入如•’猎域Λ如圖所示的偏壓配置的熱電洞 。’iL :立凡2-1程式化，其中控制閘極501接收 ==着，控制閘極502接收％哺，電極5〇3接收 Vs=價，電極504接收VdK)v，而基底接收vb=〇v。此 偏壓配置於控侧極5G1下方引起反無514，而在控制 閘極501上導致相對高的電壓。另外，在通道區中鄰近反 轉區514所引起的熱電洞，以符號515絲，注入電荷儲 存結構’置換電子並躲位元在電荷儲存區中降低記 憶胞的臨界電壓。 如圖34所示，藉由使用如圖所示的偏壓配置的熱電洞 左入，可以將位元2-2程式化，其中控制閘極5〇1接收 Vg「+l〇V ’控制閘極502接收Vg2=_5V，電極503接收 Vs-OV，電極504接收Vd=+5V，而基底接收vb=0V。此 偏壓配置於控制閘極501下方引起反轉區516，而在控制
32 1291766 doc/g 14198twf. 閘極501上導致相對高的電麼。另 植入區所引起的熱電二二在通f中鄰近-，冓，置換電子並對於位元2—2在; 胞的臨界麵。其中，n+植入區作為電極撕之用。-4 電圖3晴示為對記憶胞中每—個閘極下的二個 ^ 讀取的偏壓配置，其適於將如圖29鱼圖 3〇中的抹除偏編己置以及如圖31至圖％中 化偏f =合使用。如圖35所示，使用如圖所示的 ，配置可以讀取位元M ’其中控制閘極训接收 ^产2V ’控制閘極5〇2接收Vg2=+i〇v，電極5〇3接收 ，電極504接收Vd=+2V，而基底接收vb=〇v。此 扁堅配置於控侧極5G2下方引起反無5ig，而在控制 閘，502上導致相對高的輕。對於反轉讀取偏壓配置， ，存在位疋Μ的區域中的電荷，記憶胞的臨界偏廢是固 定的。假如在位it μ的電荷儲存區域被抹除而建立高的 臨界電壓狀態，則在讀取偏壓配置之下沒有電流流通。可 選擇地，假如在位元的電荷儲存區域被程式化而建立 低的臨界電壓狀態，在讀取偏壓配置之下則會有電流流通 記憶胞的通道。 如圖36所示’使用如圖所示的反轉讀取偏壓配置可 以讀取位元1-2，其中控制閘極5〇1接收Vgi=+2V，控制 閘極502接收Vgf+iov，電極5〇3接收V「+2V，電極 504接收Vd=0V ’而基底接收vb=〇v。此偏壓配置於控制 閘極502下方引起反轉區512，而在控制閘極5〇2上導致 I29iZl/g 相對高的電壓。假如在位元U2的電荷儲存區域被抹除而 建立高的臨界電壓狀態，則在讀取偏壓配置之下沒有電流 流通。可選擇地，假如在位元的電荷儲存^被程= 化而建立低的臨界電壓狀態，在讀取偏壓配置之下則會有 電流流通記憶胞的通道。 ' 9 如圖37崎’使用如圖所_反轉讀取偏壓配置可 以讀取位元2-1 ’其中控制閘極501接收Vgi=+i〇v，控制 閘極502接收Vg2=+2V，電極503接收νγ〇ν，電極二5〇4 接收Vd=+2V’❿基賴收Vb=GV。此偏壓配置於控制閑 極501下方引起反轉區514，而在控制馳5〇1 二ί如在位元孓1的電荷儲存區域被抹除而建 f、/核讀取偏舰置之下沒有電流流 通:可選擇地，假如在位元^料荷儲存區域被程式化 而建立低的臨界縣狀態，在讀取偏壓配置之下則· 流流通記憶胞的通道。 、㈢ 私 如圖38所示，使用如圖所示的反轉讀取偏壓配置可 以讀取位元2-2，其中控制閘極5〇1接 ^配= 閉極502接收Vg2=+2V ’電極5〇3接收vs=+2v = 接收Vd=0V，而基底接收Vb=〇v 電桎504 501 cl 此偏壓配置於控制間極 下方狀反轉區516,而在控制閑極5〇1上 古 的電壓。假如在位元2·2的電荷儲存 t二 的臨界電壓狀態，則在讀取偏動⑼/被抹除而建立局 可選擇地，假如在位元2-2 下沒有電流流通。 立低的鲊X +颅业r °7錯存區域被程式化而建 低机界α狀n詠偏壓配置之下則會有電流流 34 1291766 14198twf.doc/s 通記憶胞的通道。 圖28的5己憶胞結構具有二個閘極，且每一個開極盘 二個儲存區域聯繫’此種記憶胞結構延伸出圖％中的 施例，其具有Ν個閉極，且Ν大於2。圖3 9中的多重二 極記憶胞形成在具有卩型摻雜物的半導體主體刪中。& 里電極撕、602做為多重閘極記憶胞的源極和沒極荷 儲存結構包括位於電極謝、6〇2之間的連續的通道區上的 ==位電，層6〇6與底介電層6〇7。控制閉極 I3-1〜鮮㈣於電荷儲存結構與通道區上。依照圖示的 =例田母-個控制閘極嶋〜603_Ν與二個電荷儲存區 聯繫。因此，如圖所示，電荷館存區604_Μ、綱盘 控制閘極孤1聯繫。電荷儲存區6〇m、6〇4·2·2 _ 制閘極603-2聯繫。電荷儲存區6〇4_3_卜6〇4_3_2鱼控^ 閘極603-3聯繫。電荷儲存區綱冰1、6〇4_4· 制 極齡4聯繫。電荷館存區6购、鮮2與控 繫儲存區6〇4·6小6〇4-6-2與控制閘極603-6 ”私何儲存£ 604-Ν-1、604-Ν-2鱼和岳丨丨p弓托 _聯繫。電路系統與記憶胞聯繫來提供驗 化、抹除與讀取儲存在電荷儲存區中的資料。偏麼包括分 制閘極购〜603_Ν上的Vgi〜VgN。偏墨包 括知加至電極601的Vs與施加至電極通的抑。 ^包括施加至半導體主體_❺Vb。半導體主體_ 匕括在上述一些實施例中的絕緣區，其位於大的半導體基 35 1291 施 fd〇c/g 底中。 圖40至圖45繪示為用來抹除、程式化與讀取 憶胞的典型的偏壓配置。 的記 圖40與圖41繪示為可供選擇的偏壓配置。 中’使用正的閘極電壓FN穿遂偏壓配置抹除在多二4〇 記憶胞中位於獅服之下的電前存區。因閉核 4〇中的偏壓配置，施加約+8V的Vgi、Vg3^g依照
Vg(N-D與VgN以及0V的Vg2、％與_購的別4血;^ 除選定的控制閘極603-1、603-3、003-4、0034、μ去 與6〇3-Ν。此偏壓配置引起電子從基底穿遂至電 構，如位於選定的控制閘極6〇3_卜6〇3_3、6〇3 4 ° @存為 603-Ν4 與 603_>^ 下方的符號 61(Μ、61〇 3、6ι(μ、 610-Ν_1與61G_N所示。對於與每—個選定的 6 =區使得臨界電壓增加心標:抹』 L界電壓。未選疋的控制閘極603-2、603_5 閘極電壓’其不足則丨起嚴奸擾先前在未選巧 憶胞中建立的臨界電壓狀態的電子穿遂。 、心 圖41繪示為負的間極電壓FN穿遂偏壓 41中的偏壓配置，施加約_8V的Vgi、Vg3、v罝4^，、、圖 以及0V的Vg2、物贈3的二 除選疋的控制閘極603-1、603-3、603_4、如κ，、 末 與603_N。此偏壓配置引起電子從控制閘極6〇^ 603-4、603-6、603-N-1 與 603-N 穿遂至電荷儲姓·、 符號 61M、611_3、611_4、611_6、611_N^6i = f: 36 I291m,doc/g 秦 . 對於與每一個選定的控制閘極聯繫的儲存區域，電子穿遂 _·使得臨界電壓增加至目標抹除臨界電壓。未選定的控制閘 極j03-2、603-5接收約0V的閘極電壓，其不足以引起足 夠嚴重干擾先前在未選定的記憶胞中建立的臨界電壓狀離 的電子穿遂。 〜 圖42與圖43緣示為對於圖39中的記憶胞引起的埶 電洞注入，以帶對帶穿遂(band_t〇4)and tunnelin)進行左^ • 與右側程式化。使用圖42中的偏壓配置對左側的儲存區域 進行程式化，此左側的儲存區域例如是閘極6〇3_5下方的 電荷儲存區604-5_1。依照圖42中的偏壓配置，未選定的 控，閘極603-1〜603-4與603-6〜603-N接收例如約+10v 的咼電壓，而選定的控制閘極603-5接收約-5V的Vg5。電 極601接收約+5V的Vs，而電極602接收約〇v的Vd。 同樣地，基底接收約0V的Vb。在未選定的控制閘極上的 相對高的電壓產生反轉區615、616,其中反轉區615、616 事禺接電極6(Π、602至控制閘極603-5下方的通道區。引起 _ 的熱電洞的帶對帶穿遂在控制閘極603-5下方的反轉區 615的邊緣被引起，並注入電荷儲存區604-5-1，足夠降低 - 與選疋的控制閘極603-5聯繫的左側儲存區域的臨界電虔 至目標的程式化狀態，此帶對帶穿遂以符號6Π表示。 圖43繪示為對與選定的閘極聯繫的右側儲存區域進 行程式化的偏壓配置。使用圖43中的偏壓配置對右側的儲 存區域進行程式化，此右侧的儲存區域例如是閘極603-3 下方的電荷儲存區604-3-2。依照圖43中的偏壓配置，未 (? 37 1291?氣〜 選疋的控制閘極6〇3_1〜603-2與603-4〜603-N接收例如 •約+ιον的高電壓，而選定的控制閘極6〇3_3接收約_5V的 Vg5。電極601接收約〇v的vs，而電極602接收約+5V 的Vd。同樣地，基底接收約〇v的vb。在未選定的控制 閑極上的相對高的電壓產生反轉區625、626，其中反轉區 625、626耦接電極601、6〇2至控制閘極6〇3-3下方的通 道區。引起的熱電洞的帶對帶穿遂在控制閘極603—3下方 > 的反轉區626的邊緣被引起，並注入電荷儲存區6〇4_3-2， ^夠降低與選定的控制閘極6〇3_3聯繫的左側儲存區域的 臨界電壓至目標的程式化狀態，此帶對帶穿遂以符號627 表示。 圖44與圖45繪示為對於圖39的記憶胞的左侧與右 侧的^轉躓取偏壓配置。使用圖44中的偏壓配置對左側的 儲存區域進行讀取，此左侧的儲存區域例如是控制閘極 603-5下方的電荷儲存區60444。依照圖糾中的偏壓配 置，未選定的控制閘極6〇3-1〜6〇3_4與6〇3-6〜6〇3-N接 > 收例如約+ 10V的焉電壓，而選定的控制閘極接收約 +2V的Vg5。電極6〇1接收約0V的Vs，而電極602接收 、、、勺+2V的Vd。同樣地，基底接收約〇v的vb。在未選定 的控間極上的相對高的電壓產生反轉區635 、636，其中 反轉區635、636耦接電極6〇卜602至控制閘極603-5下 方的通道區。假如電荷儲存區6〇4_5_1具有高的臨界電壓 狀恶(抹除）’則電流被封鎖在電極601、602之間。可選擇 地，假如電荷儲存區60私具有低的臨界電壓狀態(程式 38 I29lz 級 f.doc/g .·化）’則在電極601、6〇2之間引起電流。此電流可以被偵 "·測來表示資料儲存在電荷儲存區604-5-1中。、 使用圖45中的偏壓配置對右侧的儲存區域進行讀 取’此右側的儲存區域例如是控制閘極6〇3_3下方的電荷 儲存區604-3-2。依照圖45中的偏壓配置，未選定的控^ 閘極603]、603-2與603-4〜603-N接收例如约+1〇v ^高 電壓，而選疋的控制閘極603-3接收約+2V的Vg5。電才^ • 601接收約+2V的Vs，而電極602接收約0V的;樣 ，，基底接收約0V的Vb。在未選定的控制閘極上的相對 高的電壓產生反轉區645、646，其中反轉區645、646搞 ^電極60卜602至控制閘極603-3下方的通道區。假如電 荷儲存區604-3-2具有高的臨界電壓狀態(抹除），則電流二 封鎖在電極6(Π、602之間。可選擇地，假如電荷儲存售 604-3-2具有低的臨界電壓狀態(程式化），則在電極6〇ι、 602之間引起電流。此電流可以被偵測來表示資料儲存在 電荷儲存區604-3-2中。 ⑩ 圖46至圖51繪示為多重閘極記憶體的陣列佈局之典 型的實施例，其使用圖11中的符號。圖示的陣列佈局可= ‘ 制在每—個記憶胞單獨—個以及每-個記憶胞多個位元 ，實施例，如之前所述，包括在與每一個控制閘極聯繫的 每一個儲存區域中儲存超過一位元的實施例。 •圖46繪示為第一佈局實施例，其中多重閘極記憶胞 〜706具有ffl 18所示的結構’而多重閘極記憶胞’彻 〜706隨著位元線BLN_3〜BLN+3佈局。平行排列字元線以
39 I291Hc/g ，傳送偏壓Vgl〜VgN至多重閘極記憶胞中相關的閘極。位 ， 元線BLN-3〜BLN+3被排列來傳送偏壓Vs與偏壓vd其中之 一 ’为別牙過選擇閘極710〜716至多重閘極記憶胞7〇〇〜 706的下部電極。選擇閘極71〇〜716耦接至與字元線平行 排列的偏壓線，且運載控制訊號SLG2。另外，位元線BLn_3 至位元線BLn+3排列來傳送偏壓Vs與偏壓yd中之另一 個，分別穿過選擇閘極720〜720至多重閘極記憶胞700〜 706的至上部電極。選擇閘極72〇〜726耦接至與字元線平 行排列的偏壓線，且運載控制訊號SLG卜位元線BL⑹〜 BLN+3 —般在積體電路上使用金屬層來實施，並使用如接 觸窗開口 718、728耦接至選擇閘極710〜716或選擇閘極 720〜726的源極電極或汲極電極。在圖示的陣列佈局中， 多重閘極記憶胞706分別通過選擇閘極716、726與位元線 BLN+3、BLN+2麵接。多重閘極記憶胞705分別通過選擇閘 極715、725與位元線BLn+1、BLn+2耦接。多重閘極記憶 胞704分別通過選擇閘極714、724與位元線BL_、BLn ► 耦接。多重閘極記憶胞703分別通過選擇閘極713、723 與位元線BLN]、BLN|馬接。多重閘極記憶胞702分別通過 選擇閉極712、722與位元線肌叫、BLN_2耦接。多重閘 極記憶胞701分別通過選擇閘極711、721與位元線BLn 3、 BLn_2|馬接。多重閘極記憶胞7〇〇分別通過選擇間極wo、 720與位元線bln_3、BLN_4(未緣示)|馬接。在圖46的實施 例中’多重閘極記憶胞被平行排列，且以二個選擇閘極來 控制陣列中單獨的多重閘極記憶胞與位元線的連接。二個 I29i74l 相f的平行心^胞的源極純在—起，絲接至單獨的位 儿線。同樣地，二谢_的平行記舰岐_接在一起， 且耦接至單獨的位元線。 ^ 圖47繪示為可選擇的佈局實施例，其中多重閘極記 te胞700〜706且右闯1 β % - λα z丄jt :、有圖18所不的結構，而多重閑極記憶胞 700〜706隨者位元線BLn_3至位元線肌㈣佈局。平行排 列字4轉送偏壓Vgi〜VgN至錄雜記憶胞中相關 =閘極。位儿線BLn·3〜BLN+3被排列來傳送偏壓Vs與偏 壓Vd其中之一，分別穿過選擇閘極72〇〜726至多重閘極 。己fe胞700〜706的上部電極。另外，以埋藏的摻雜區或金 屬層形成的水平源極線719被排列來傳送偏壓Vs，分別穿 過選擇閘極710〜716至多重閘極記憶胞7〇〇〜7〇6的下部 電極。選擇閉極710〜716耦接至與字元線平行排列的偏壓 線，且運載控制訊號SLG2。位元線BLno〜BLn+3 一般在 積體電路上使用金屬層來實施，並使用如接觸窗開口 728 耦接至選擇閘極720〜726的汲極電極。在圖示的陣列佈局 中，多重閘極記憶胞706分別通過選擇閘極716、726與位 元線BLN+3、源極線719耦接。多重閘極記憶胞7〇5通過 選擇閘極725分別與位元線BLn+2、源極線719耦接。多 重閘極記憶胞704通過選擇間極724分別與位元線 BLN+1、源極線719 |馬接。多重閘極記憶胞703通過選擇閘 極723分別與位元線bln、源極線719耦接。多重閘極記 憶胞702分別通過選擇閘極722與位元線见叫、源極線 719耗接。多重閘極記憶胞7〇1分別通過選擇間極721與 41 1291?4紙£(1_ 位元線BLN_2、源極線719耦接。多重閘極記憶胞7〇〇分 別通過選擇閘極720與位元線BLn：j、源極線719耦接。 在圖47的實施例中，在此區中全部的平行記憶胞的源極耦 接在一起，且耦接至與位元線方向垂直的水平源極線。每 一個多重閘極記憶胞的汲極耦接至單獨的位元線，而不與 鄰近的位元線共用。 〃 圖48繪不為另一個佈局實施例，其與圖46中的佈局 相似。排列選擇閘極720〜726與710〜716，藉由一次僅 有一個多重閘極記憶胞連接至一條位元線，以提供解碼功 能。特別的是，選擇閘極72卜723與725的閘極電極耦接 至控制訊號SLG1，而選擇閘極72〇、722、724與726的 間極電極搞接至控制訊號SLG2。同樣地，選擇閉極7ιι、 713與715的閘極電極耦接至控制訊號SLG4，而選擇閘極 710、712、714與716的閘極電極耦接至控制訊號SLG3。 =此之外的配置皆與圖46所述相似。在圖48的實施例中， 藉=二個選㈣縣控做元_連接至單獨的多重間極 吕己憶，。二個相鄰的平行記憶胞的源極耦接在一起，且耦 接至單獨的位元線。同樣地，二彳_㈣平行記憶胞的沒 極耦接在起，且耦接至單獨的位元線。選擇閘極是用來 控制鄰近的平行記憶胞在同-時_不會連接至共用的位 元線。 圖49綠示為第三佈局實施例，其中多重間極記憶胞 40 746具有圖2〇所示的結構，而多重閘極記憶胞7仞 746 P現著位元線BLn_3至位元線bLn+3佈局。平行排列字
42 1291746 ：twf.doc/g 兀線以傳送偏壓vgl〜vgN至多重閘極記憶胞中相關的閘 才^ °位元線BLNO〜BLN+3被排列來分別傳送偏壓Vs與偏 壓Vd其中之一至多重閘極記憶胞74〇〜746的上部電極。 多重閘極記憶胞中的上部控制閘極75〇〜756耦接至與字 元線平行排列的偏壓線，且運載控制訊號SLG丨。另外， 位το線BLN_3〜BLN+3排列來分別傳送偏壓Vs與偏壓Vd 中之另一個至多重閘極記憶胞74〇〜746的至下部電極。下 部控制間極760〜766搞接至與字元線平行排列的偏壓 線，且運載控制訊號SLG2。位元線BL糾〜扯㈣一般在 積體電路上使用金屬層來實施，並使用如接觸窗開口 748、749耦接至選擇閘極71〇〜716或選擇閘極72〇〜 的源極電極或汲極電極。在圖示的陣列佈局中， 記憶胞746分別耦接至位元緣m m 凡、、杲BLn+3、BLnw，以回應在多 =^思胞746的上部控制閘極與下部控制間極上的訊
Si SLG2、。夕重閘極記憶胞745分別轉接至位元線 mSir’以回應在多重間極記憶胞745的上部控制 謭和”下邛控制閘極上的訊號SL(}1、乩〇2。 憶胞744分別輕接至位元後b Ψ ^文王m求i^LN+丨、：bln，以回靡a炙舌ρ弓 極記憶胞744的上邱抻制鬥把a μ在夕重閘 SLCH、It 與下部控制間極上的訊號 slG2。多重間極記憶胞743分別域至位元線 厂bln，以回應在多重間極記憶胞w的上 才^、下部控制閘極上的訊號SLCU、 二 胞742分別耦接至位 夕^極以思 己u, 742的上部控制閉極與下部控制間極上的訊號 (s： 43 1291766 14198twf.doc/g SLGl、SLG2。多重間極記憶胞741分別麵接至位元線 bln·3、bln_2，以回應在多重閘極記憶胞741的上部控 開極與下部控制閘極上的訊號SLG1、SLG2。多重^ 憶胞増分_接至位元線、By未綠示）:以回 應在多重間極記憶胞740的上部控制閘極與下部控制閉極 上的訊號SLG1、SLG2。操作每—個峨胞巾的上部控制 間極與下部控制間極來維持與其聯繫的儲存區域在低的 界電録態，允許每-個記憶胞中的上部控制閉極盘 控制閘極可以代替如圖46的陣列實施例中的選擇閘極7⑴ =6與720〜726。在圖49的實施例中，多重閉極記憶胞 被平行排列，且以二個選擇閘極來控制陣列中單獨的多重 胞與位元線的連接。二個相鄰的平行記憶胞的源 2接在-起，且麵接至單獨的位元線。同樣地，二個相 =的平行記憶胞的汲極祕在一起，且耦接至單獨的位元 線0 ，50緣示為第四佈局實施例，其中多重間極記憶胞 Μ〜746具有圖20所示的結構，而多重閑極記憶胞74〇 傳、者位兀線BLN-3〜BLN+3佈局。平行排列字元線以 傳=壓Vgl〜VgN至多重閘極記憶胞中相關的間極。位 =在bln.3〜bln+3被排列來分別傳送偏壓Vd至多重閉極 =月包740〜746的上部電極。多重閘極記憶胞中的上部控 截ΖτΓ 750〜756耗接至與字元線平行排列的偏壓線，且運 ==訊號SLG1。另外，以埋藏的摻雜區或金屬層形成 的水平源極線769被排列來傳送偏壓Vs至多重閘極記憶 1291¾ f.doc/g 胞740〜746的下部電極。下部控制閘極76〇〜766耦接至 與字元線平行排列的偏壓線，且運載控制訊號SLG2。位 元線BLNO〜BLN+3—般在積體電路上使用金屬層來實施， 並使用如接觸窗開口 758耦接至多重閘極記憶胞的汲極電 極。在圖示的陣列佈局中，多重閘極記憶胞746分別耦接 至位tl線BLN+3與源極線769，以回應在多重閘極記憶胞 746的上部控制閘極與下部控制閘極上的訊號sLG7、 SLG2夕重閘極§己丨思胞745分別輕接至位元線BLn+2與源 極線769，以回應在多重閘極記憶胞745的上部控制間極 與下控制閘極上的訊號SLG1、SLG2。多重閘極記憶胞 44刀別麵接至位元線bln+1與源極線769，以回應在多重 閘極記憶胞744的上部控制閘極與下部控制閘極:的訊號 LG1 SLG2。夕重閉極§己憶胞743分別|馬接至位元線 與源極線769，以回應在多重閉極記憶胞如的上部控制 =極與下部控制間極上的訊號SLG1、SLG2。多重閘極記 ，胞742分別麵接至位元線BLn i與源極、線，以回應在 記憶胞742的上部控·極與下部控制耐社的 绫^ 卜SLG2。多重閘極記憶胞741分_接至位元 iLt源極線769’以回應在多重間極記憶胞741的上 控制閘極與下部控制閘極上的訊號SLG1、SLG2。多重 閘極記憶胞740分別|禹接$綠πτ t 夕 _ — “刀·接至位凡線BLn_3與源極線769,以 極下部控制閘 她與下部控制_來維=二== 45 I29l74^.doc/g 臨界電壓狀態，允許每一個記憶胞中的上部控制閘極與下 部控制閘極可以代替如圖47的陣列實施例中的選擇閘極 710〜716與720〜726。在圖50的實施例中，在此區中全 部的平行記憶胞的源極耦接在一起，且耦接至與位元線方 向垂直的水平源極線。每一個多重閘極記憶胞的汲極耦接 至單獨的位元線，而不與鄰近的位元線共用。 圖51緣示為g己憶體區塊的佈局，此記憶體區塊包括 多重閘極記憶胞的多個區段，這些區段與圖46中的區段松 似。此種佈局也可以利用在圖47至圖50的區段結構。在 圖51中’緣示出第一區段8〇〇與第二區段如丨。第一區段 8〇〇與弟一區段801共用位此二區段之間的於接觸窗8〇2、 803、804與805。第一區段800與位於其上的區段共用接 ，窗806、807與808，此二區段具有相同的佈局。同/樣地， 第二區段801與位於其上的區段共用接觸窗8〇9、81〇與 811 ’此二區段具有相同的佈局。重複上述區段以形成一記 憶體區塊，且重複這些區塊以於積體電路上形成一個大的 陣列。在可選擇的貫施例中，第一區段⑽〇與第二區段8〇1 叮在共用的接觸_周圍以鏡像方式配置。陣列可以利用在 如圖27所不的高密度的記憶體元件中，此陣列包括如圖 51所示的多數個記憶體區塊。 在圖46至圖48與圖51的實施例中，雖然在每一個 選擇閘極對之間僅有一個多重閘極記憶胞，但其他實施例 包括在每-個選擇閘極對之間超過—個多重閘極記憶胞。 同樣地，圖48與圖49繪示在連接至位元_接觸窗之間 46 1291 觀 f.doc/g :===線中的位元線的接觸窗之間，在記憶 列令上部多重間極記憶胞的上部閉極胞 ;=胞列中下部多重__的下部閘 =部 - ώ/^上所相技術提供每—個記憶胞可以儲存多個位 ί 體’其可以使用間單的製成來製造。此 王式化/、抹除的操作可以湘低功率來實行。 太蔡以實施例揭露如上，然其並非用以限定 鬥二Α壬1為白此技藝者’在不脫離本發明之精神和範 可ΐί許，動與潤飾，因此本發明之保護範圍 田耳後附之申请專利範圍所界定者為準。 【圖式簡單說明】 圖1繪示為習知-種電荷捕捉記憶胞。 圖2Α與圖2Β綠示為以引起FN穿遂對習知的電荷捕 捉記憶胞進行程式化的偏壓配置。 圖3緣示為習知-·χΝΑΝΒ結構的電荷捕捉記憶胞 列的配置’亚以-種偏壓配置對記憶胞列巾選定的記憶胞 進行程式化。 圖4繪示為具有二個控制閘極的多重閘極記憶胞。 號。圖5繪示為如圖4所示的多重問極記憶胞的圖示符 圖6緣示為具有_個控制閘極的多重閘極記憶胞，並 47
I291746^vfd〇c/g 胞列中對位於選定的記憶胞下方的 ，7八至圖7D_示為具有二個控制閘極的多重間極 冰也’灿_的賴配置在記憶_ 記憶胞下方的儲存區域進行讀取。 、 圖8^不為具有二個控制閘極的多重閘極記憶胞，並 配置在記憶胞列中對位於選定的記憶胞下方的 儲存£域進行抹除。 圖9繪示為具有二個控制閘極的多重閑極記憶胞，並 以可選擇的偏壓配置在記憶胞财對錄選定的記憶胞下 方的儲存區域進行抹除。 圖10繪示為具有N個控制閘極的多重閘極記憶胞。 圖11緣示為如圖4所示的多重閘極記憶胞示符 、，圖12、、、曰示為具有N個控制閘極的多重間極記憶胞， 並以-種偏壓配置在記憶胞列巾對位於選定的記憶胞下方 的儲存區域進行程式化。 、，圖1:3繪不為具有N個控制閘極的多重閘極記憶胞， 並以一種偏壓配置在記憶胞列中對位於選定的記憶胞下方 的儲存區域進行讀取。 “ 、，圖14繪示為具有N個控制閘極的多重閘極記憶胞， 並以一種偏壓配置在記憶胞列中對位於選定的記憶胞下方 的儲存區域進行抹除。 〜 圖15繪示為具有N個控制閘極的多重閘極記憶胞， 1291徽_ 並以可選擇的偏壓配置在記憶胞列中對位於選定的記憶胞 下方的儲存區域進行抹除。 圖16繪不為施加圖14與圖15的偏壓配置來進行抹 除的簡化流程圖。 圖π繪示為具有N個控制閘極的多重閘極記憶胞， 在記憶胞财第-酿與最終閘_近，以電路系統傳導 源極電壓和汲極電壓至半導體主體。 圖18緣示為具有N個控制間極的多重間極記憶胞， 魏胞列中第-閘極與最終間極附近，以選擇閘極 體 不為具_個控制閘極的多重閘極記憶胞 擇的實施方式，在記憶胞列中第―閘極 附近’對選擇料源極健和汲極電壓至半導體主體 以另：〇二為的t:::控，的多重閘極記憶胞 線擇的Λ方式’在記憶胞列中第—閘極㈣ 附近’對選擇閘極傳導源極電壓和汲極電壓至半$ 圖21緣示為具有Ν個控制閘極的多 近對k擇閘極傳¥源極電遷和汲極電壓 極㈣為具有N+1略數個)_極的ill 胞’以記億胞列中偶數的，作為控她 圖 23繪示為具有N+1個(奇數個)控制開極的多重 49 doc/g 1291孤· =胞’以記億胞列中奇數的閑極作為控制閘極來儲存資 重閘極記触的製作流程。 圖25緣不為在如圖24Α至in ^々 的製作流程中，穿過電荷儲存&構 ^㈣極記憶胞 的步驟。 1_成源極和沒極摻雜物 圖26A至圖26D綠示為如圖22 _ 23 憶胞的製作流程圖。 夕重間極π己 方塊^繪示為包括多朗極記憶胞陣騎積體電路之 圖28繪示為具有二個控制間極 _ 重間極記憶胞’射上雖魏域縣- 圖29繪不為具有二個控制間 ^甲^、 重閘極記憶胞，在選定的控制閘極下以—多 抹除資料，其中上述儲存區域與每置進行 圖3。繪不為具有二個控制閘極與:個;二:/ 重閘極記憶胞，在敎的控制閘極下 === 進行與每-個= 重開極記憶胞，對位於第一控制 ：：域的二 控制閘極聯繫。 -中上述儲存區域與每一個
50 1291 观 twf.doc/g 1291 观 twf.doc/g 以-種偏壓配置進行程式化， 控制閘極聯繫。 ，、甲上述儲存區域與每一 圖 値 元2-1 個 重閘極記憶個2制閘極與二個儲存區域的多 以-種偏壓配置進控制閑極下方的左側位元 控制閘極聯繫。 其中上述儲存區域與每 重閘：記憶胞，‘位二第们2制閘極與二個儲存區域的多 以-種偏壓配置進行=:㈣閘極下方的右侧位元2-2 控制閘極聯繫。 其中上述儲存區域與每一個 重閘i記憶胞，：;立:;=制閘極與二個儲存區域的多 以-種偏壓配置進行^ =制閘極下方的左側位元1-1 制閘極聯繫。 貝 /、中上述儲存區域與每一個控 重閘：記憶胞，；;立於筮，制閘極與二個儲存區域的多 以-種偏壓配置進行讀取，^閘極下方的右側位元1-2 制閘極聯繫。 "中上述儲存區域與每一個控 圖37緣示為具有二個 重閘極記憶胞，對位於Μ _工制閘極與二個儲存區域的多 以-種偏壓配置進行讀取，，制間極下方的左側位元2-1 制閘極聯繫。 "中上述儲存區域與每一個控 重閘極記憶胞，i;立個=]閘極與二個儲存區域的多 於弟-控制閘極下方的右側位元2-2 51 I291mfdoc/g ，39緣示為具有N個控 =5?存區域與每-二^ 重閘極記憶胞，在選定的個儲存區域的多 重_記憶;，在選定的：==;=的多 進行抹除，1中卜— r 了k擇的偏壓配置 圖《繪 -==:定 制閘極聯繫。 /、中上述儲存區域與每一個控 重：:=/選 行程式化’其。儲存二= .:====:=存區域的多 閘配置進行讀取’其中上述倚存區域舆每==二 重：====;= 52 12917獻啊
一種偏，配置進行讀取，其中上述儲存區域與每—個控 閘極聯繫。 二 圖46 %示為多重閘極記憶胞之一區段的佈局圖。 圖47繪示為多重閘極記憶胞之一區段的第一埋 的佈局圖。 &擇 圖48繪示為多重閘極記憶胞之一區段的第二可握 的佈局圖。 、伴
圖49繪示為多重 的佈局圖。 閘極記憶胞之一區段的第三可選擇 圖50繪示為多重閘極記憶胞之一區段的第四可選擇 的佈局圖。 、 圖51繪示為多重閘極記憶胞之一區塊的佈局圖，此區 塊包括多數個區段。 【主要元件符號說明】 卜 103-1 〜ι〇3·Ν、501、502、603-1 〜603-N、750〜 756、760〜766 ··控制閘極
11、50、5卜 201、209、173-1 〜173-N+1 :閘極 12 ' 52、1〇5、605 :頂介電層 13 ·電荷捕捉材料 14 ' 54、1〇7、607 :底介電層 15、16、55、56、ΗΠ、102、202、203、205、206、 212 ' 213 ' 503、504、601、602 ·•電極 17 ' 31〜34、58 :通道區 2〇〜26 ·推雜區
(S 53 1291766 14198twf.doc/g ^ * 53、106、302、606 :電荷捕捉層 / · 57、500 :基底 60、110 :電子符號 70、71、104-1 〜104-N、184-1 〜184-N+1、604-1-1 〜 604-：^-1、604-1-2〜604-：^-2:電荷儲存區 73、74、75、77、120、121、125、126、127、128、 510、512、514、516、615、616、625、626、635、636、 045、046 :反轉區 76、78、130、131 :熱電洞 1〇〇:基底 150、151 ··電路系統 207、208、214、215 :閘介電層 210、2n、710〜716、720〜726、SLG1、SLG2 :選 擇閘極 250〜257 :步驟 3〇1 :底氧化層 • 303:頂氧化層 304 :多晶矽層 304X、306X :閘電極 307:源極電極 308 ·沒極電極 . 340 ·隔離層 341〜347 :間隙 349 :源極 54 1291 徽 f.doc/g 350 :汲極 351〜356 :堆疊層 400 :記憶陣列 401 :列解碼器 402、WLi-WTU ··字元線 403:行解碼器 404、BLi、BL2、BLn-3〜BLn+3 ·位兀線 405 ·匯流排 406 :方塊 407 :資料匯流排 411 :資料輸入線 412 :資料輸出線 450 :積體電路 505、506、5H、513、515、517、610_1 〜610-N、611-1 〜611-N、617、627 ··符號 600 :半導體主體 700〜706、740〜746 :多重閘極記憶胞 718、 728、748、749、758 ··接觸窗開口 719、 769 :源極線 800 ·區段 802〜811 ··接觸窗 i :標號 F:特徵尺寸 SLG3、SLG4 :控制訊號
Vg、Vs、Vd、Vb ··偏壓 55

Claims (1)

  1. I29im f.doc/g 十、申請專利範圍： I一種積體電路記憶體元件，包括： 一半導體主體； 夕數個難，轉㈣於該半導體主體上，以多數 離相鄰之該些閘極，該些閘極形成-閘極列， 〜=匕括該閘極列中之一第一閘極與一最終閘極； 六荷齡結構’配置於該半導體域上，該電荷健 =,1*括夕數個電荷捕捉區域，該些電荷捕捉區域位於 〇串列中超過一個該些閘極下方； 、 閘極:二:路用以傳導源極偏壓與汲極偏壓至該 ^歹]中0-閘極附近與該最終·附近之該半導體主 體，以及 一第广電路系統，用以傳導閘極偏壓至該些閘極； 夕/、中肩半^體主體包括連續的一多重閘極通道區，該 夕閘極通這區位於該閘極列中該些閘極之下，且該多I 間極通道區具有η料雜與ρ型導紐其:夕重 I如申請專利範圍第1項所述之積體電路記憶體元 午，其中該電荷捕捉區域位於全部該些閘極下方。 3·如申，專利範圍第丨項所述之積體電路記憶體元 、’其中該第一電路系統包括排列為位元線之一第一導恭 材料，以及該第二電路系、统包括排列為字元線之二^ 電材料。 4·如申凊專利範圍第1項所述之積體電路記憶體元 ，其中该第一電路系統包括排列為位元線之一第一導電 56 l29ll^t,oc/g 材料、位於該半導體主體中鄰近該閘極 ，:位，半導體主體中鄰近該閘極列中之該最終間S 極區域，其中該第，電極區域與該第二電極區域 二二型導電性與1^導電性其中之-;以及-元件，適 二k擇性連接該第一電極區域與該第二電極區至少JL中之 —至位元線。 /、 件，專利範圍第1柄述之龍電路記憶體元 Λ弟電路糸統包括排列為位元線之一第一導電 之j、位於該半導體主體中鄰近該閘極列中之該第一閘極 一第位^ A半導體主體中鄰近該卩雜列中之該最終閘極之 且 包極區域’其中該第一電極區域與該第二電極區域 一有η型導電性與p型導電性其中之一。 ' 件，專鄉㈣1項所述之積體電路記憶體元 附ή⑴^第私路系統包括一位元線，該位元線包括一 通;i ’鄰近该閑極列之該第—間極且位於該多重閉極 之上，自經過選擇後，該附加閘極耦接至該解碼電 路系統且將該多重閑極通道區搞接至該位元線。 件，糊範㈣1項所叙積體電路記憶體元 綠Γ、# μ弟一電路系統包括一第一位元線與—第二位元 第立凡線與該第二位元線包括鄰近該間極列之該 鱼鄰二於該多重閘極通道區之上之一第1加閘極 ^之間極列之該最終間極且位於該多重閘極通道區之 該第極’當經過選擇後，該第一附加閘極與 -附加間極轉接至解碼電路系統且將該多重閉極通道 57 1291 观 twf.doc/g 區耦接至該第一位元線與該第二位元線。 8·如巾料職目帛丨項所述之積體電 =，其中該電荷儲存結構包括_堆疊介電層、— "電層與-頂介電層，其中該堆疊介電包括二，捉 申請專利範圍P項所述之積體電路二 =其中該電荷儲存結構包括—堆疊 > = 介電屉溆一了苔人^ 包何捕捉 且其^電該堆疊介電包括—底介電層， 中遠電何捕捉介電層由氮化矽所組成。 件，範圍第1項所述之積體電路記憶體元 統以建控制該第一電路系統與第二電路系 區域，、’則丨起電子注人穿遂至該電荷捕捉 方。/、中該电何捕捉區域位於該閘極列中一選定閘極下 件，m專利範圍第1項所述之積體電路記憶體元 包括包括超過二個閘極’且該電荷儲存結構 捉^中位於超過二個該些閘極下之多數個電荷捕 u· 一種積體電路記憶體元件，包括·· 一半導體主體； 二數個子元線’延伸穿過該半導體主體； 主題夕數條m，與該些？元線齡湖穿過該半導體 路電路系統，位於該半導體主體上，且該解碼電 系統輕接至該些字元線與該些位元線；
    58 1291· twf.doc/g 一陣列，包括多數個多重 m 至該些字元線與該些位元線，=早凡’該陣列轉接 分別包括： ”〜I多重閘極儲存單元 多數個閘極，排列於 減至該些字元線中之字列中，該些閘極分別 極列中之一第一間搞盥一问、，、中多數個閘極包括該閘 閘極列中相鄰之該些閘:取終間極，並以絕緣構件隔離該 健存結構包體上’該電荷 一個該些閘極下之下；以及时3位於該閘極列中超過 且位於心重=為連續的 區具有n型導電性與P型導電性其中之一=及閑極通迢 間極一汲極電極’位於該閉‘中之該第一 :°/、〜〜雜附近，且該源 其中之一搞接至該些位元線中之一位元線I及極电極至少 件1^申請專鄕圍第12項所私龍魏記僮體元 件’其中该電荷捕捉區域位於全部該 心 3^料__ 12顧叙频2記憶體元 来/、中"源極電極包括—第一電極區’於半主 間極列t之該第一難，且該沒極電極包括一第二 A中；第於:導體主體中鄰近該閘極列中之該最終閘極， 導= 該第二電極區具有η型導電性細型 59 I291764v,d〇c/g 件，其中該麵路記憶體元 電極區，於半導體ΐί=極，且該汲極電極包括一第二 其中該第體中辦近该閘極列中之該最終閘極， 導電性其中之二二=二電極區具有η型導電性與Ρ型 件適於選擇性連二==碼=二 其中之-至該些位元線。$匕…W —電極區至少 近該閘極列之該第：^f存早70分別包括-附加閘極， 當經過選擇後，哕附；立於該多重閘極通道區之上 件，_ 12項所狀频電路記憶· 认如申請專^鬥其-中/亥堆$介電包括—底介電層。 :’其中該電荷儲存：包路;憶體' 介電層與-頂介電層，其中該堆n、—電荷· 且其中該電荷捕捉介電層由氮切所=括—底介電層， 件，更包括申項所述之積體電路記憶體元 以對於該_料喊_些位元線， 之该些多重間極儲存單元建立-偏屢配 1291 砸 ^f.doc/g 該偏壓配置狀電子注人穿遂至該電荷捕捉區域，盆 中该電荷捕捉區域位於該閘極列中一選定閑極下方。八 如.如申請專利範圍第12項所述之積 :1进=控制器，減至該些字元線與該些位元: 置：f二車列中之該些多重閘極儲存單元建立-偏壓配 配置引起電子射出穿遂至該電荷捕捉區域，其 μ電何捕捉區域位於該閘極列中一選定閘極下方。 件，^中如該申^之積體電路記憶體元 閘極列中位於超過二個該些開極下之多數個電荷捕 件，範㈣12項所述之龍電路記憶體元 以建夕:二益’摩禺接至该些字元線與該些位元線， 存單元ΐΐ ^ ，以於鱗财對鮮多重間極儲 仔早兀進仃頃取、程式化與抹除。 褅 記怜㈣縣枝，_體電路 匕U體70件包括—該半導體主體、位㈣ 聯排列之多數個閘極且該些閑極 ^ —體上串 列中該些間極具有—第·; ^閑極列、於該間極 件間極列中鄰近之該絕緣構 列中超過-個該些_下;^包括位於該閘極 半導體主體包括位於該_“==储存區，其中該 多重間極通道區，該多重職:道亥以’極:方之連續的- 附逋逼Μη型導電性與p型 61
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